JP2008117863A - Semiconductor element, and display device - Google Patents
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Description
本発明は、半導体素子及び表示装置に関する。より詳しくは、液晶表示パネル等に好適に用いることができる半導体素子及び表示装置に関するものである。 The present invention relates to a semiconductor element and a display device. More specifically, the present invention relates to a semiconductor element and a display device that can be suitably used for a liquid crystal display panel or the like.
液晶表示装置は、薄型・軽量・低消費電力といった特長を活かし、幅広い分野で利用されている。例えば、アクティブマトリクス駆動方式の液晶表示装置は、アクティブ素子として、薄膜トランジスタ（以下、「ＴＦＴ」という。）等の半導体素子が画素毎に設けられており、アクティブ素子がオンになると駆動電圧が画素に書き込まれ、アクティブ素子がオフになった後も保持容量素子によって駆動電圧は保持されるものであり、クロストークが少ない鮮明な画像を提供することができる。したがって、アクティブマトリクス駆動方式の液晶表示装置は、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯情報端末（ＰＤＡ）等のモバイル情報機器及びカーナビゲーション等のディスプレイ装置として多用されている。 Liquid crystal display devices are used in a wide range of fields, taking advantage of their thinness, light weight, and low power consumption. For example, in an active matrix liquid crystal display device, a semiconductor element such as a thin film transistor (hereinafter referred to as “TFT”) is provided for each pixel as an active element, and when the active element is turned on, a driving voltage is applied to the pixel. The drive voltage is held by the storage capacitor element even after the writing and the active element is turned off, and a clear image with little crosstalk can be provided. Therefore, an active matrix liquid crystal display device is widely used as a mobile information device such as a personal computer (PC), a mobile phone, and a personal digital assistant (PDA), and a display device such as a car navigation system.
通常、アクティブマトリクス駆動方式の液晶表示装置では、アモルファスシリコンやポリシリコン等から構成される半導体層が、ＴＦＴの活性層して用いられる。しかしながら、アモルファスシリコン等は光伝導度が大きいため、ＴＦＴの活性層である半導体層に光が入射すると、光電界効果により光電流（オフ電流）が発生し、液晶表示装置のコントラスト比等の表示性能が低下してしまう。特に、アクティブマトリクス駆動方式の液晶表示装置を投射型表示装置のライトバルブとして用いる場合、液晶表示装置には高輝度の光が入射するため、光電流による影響が大きくなる。近年では、投射型表示装置の小型化や高輝度化が進んでおり、ライトバルブとして用いられる液晶表示装置に入射する光の輝度が増加する傾向にある。このため、光電流の問題はより深刻なものとなっている。 Normally, in an active matrix liquid crystal display device, a semiconductor layer made of amorphous silicon, polysilicon, or the like is used as an active layer of a TFT. However, since amorphous silicon or the like has high photoconductivity, when light is incident on the semiconductor layer, which is the active layer of the TFT, a photocurrent (off-current) is generated due to the optical electric field effect, and the contrast ratio of the liquid crystal display device is displayed. Performance will be degraded. In particular, when an active matrix driving type liquid crystal display device is used as a light valve of a projection display device, high-intensity light is incident on the liquid crystal display device, so that the influence of the photocurrent increases. In recent years, projection-type display devices have become smaller and have higher brightness, and the brightness of light incident on a liquid crystal display device used as a light valve tends to increase. For this reason, the problem of photocurrent has become more serious.
これに対しては、光電流による影響を低減する方法として、ＴＦＴの活性層の下側に高融点金属や高融点金属シリサイド等からなる遮光膜を設ける方法が開示されている（例えば、特許文献１〜６参照。）。なお、遮光膜とＴＦＴの活性層との距離に関し、特許文献４及び６では、遮光膜によるバックゲート効果がＴＦＴに与える影響を抑制するために適切に設定することが記載されている。また、遮光膜の電位に関し、特許文献２及び３では、ＴＦＴのスイッチング特性等に悪影響を及ぼさないようにするために、遮光膜は、接地されるか、定電位源に接続されることが記載されている。更に、特許文献２及び３では、遮光膜は、浮遊していてもよく、蓄積容量用の配線として用いることも可能であることが記載されている。 For this, as a method for reducing the influence of the photocurrent, a method is disclosed in which a light-shielding film made of a refractory metal, a refractory metal silicide, or the like is provided below the active layer of the TFT (for example, Patent Document) 1-6.) Regarding the distance between the light shielding film and the active layer of the TFT, Patent Documents 4 and 6 describe that the distance is appropriately set in order to suppress the influence of the back gate effect by the light shielding film on the TFT. Regarding the potential of the light shielding film, Patent Documents 2 and 3 describe that the light shielding film is grounded or connected to a constant potential source so as not to adversely affect the switching characteristics of the TFT. Has been. Furthermore, Patent Documents 2 and 3 describe that the light shielding film may be floating and can be used as a wiring for a storage capacitor.
他方、ＴＦＴの微細化に伴い、ショートチャネル効果やゲート漏れ電流等の問題が顕在化しており、ＴＦＴの構造としては、半導体層を上下２つのゲート電極で挟んだダブルゲート構造が注目されている。このようなダブルゲート構造によれば、チャネル領域を２つ形成することができるため、オン電流を増加させることができるとともに、サブスレッショルド特性の急峻化を図ることができる。 On the other hand, with the miniaturization of TFTs, problems such as a short channel effect and gate leakage current have become apparent, and as a TFT structure, a double gate structure in which a semiconductor layer is sandwiched between two upper and lower gate electrodes has attracted attention. . According to such a double gate structure, since two channel regions can be formed, the on-current can be increased and the subthreshold characteristic can be sharpened.
しかしながら、ダブルゲート構造を有するＴＦＴにおいて、光電流による影響を低減しようすると、遮光膜によるバックゲート効果がＴＦＴに与える影響を抑制するべく、ボトムゲート電極の下側に遮光膜を別途設ける必要があるため、工程数を増加させてしまうという点で改善の余地があった。
本発明は、上記現状に鑑みてなされたものであり、工程数を増加させることなく、オン電流の増加、オフ電流の減少、及び、サブスレッショルド特性の急峻化を図ることができる半導体素子及び表示装置を提供することを目的とするものである。 The present invention has been made in view of the above-described present situation, and can increase the on-current, decrease the off-current, and sharpen the subthreshold characteristics without increasing the number of steps. The object is to provide an apparatus.
本発明者らは、工程数を増加させることなく、オン電流の増加、オフ電流の減少、及び、サブスレッショルド特性の急峻化を図ることができる半導体素子について種々検討したところ、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極がこの順に積層された構造、すなわちダブルゲート構造を採用することにより、オン電流の増加、及び、サブスレッショルド特性の急峻化を図ることができることに着目した。 The present inventors have made various studies on a semiconductor element that can increase the on-current, decrease the off-current, and sharpen the subthreshold characteristics without increasing the number of steps. By adopting a structure in which a gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are stacked in this order, that is, a double gate structure, an increase in on-current and a steep sub-threshold characteristic can be achieved. We focused on what we can do.
そこで、ボトムゲート電極に遮光性を持たせ、平面視したときに、上記ボトムゲート電極をトップゲート電極と対向する半導体層中の領域よりも広く、かつ上記ボトムゲート電極に上記領域を覆わせることにより、遮光膜を別途設けることなく、遮光性を有するボトムゲート電極を用いて、バックライト等から出射された光が下方からトップゲート電極と対向する半導体層中の領域（すなわち、トップゲート電極に電圧を印加したときにチャネルが形成される領域）に入射するのを抑制することができるため、オフ電流（光電流）を減少させることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。 Therefore, the bottom gate electrode is provided with a light-shielding property, and when viewed in plan, the bottom gate electrode is wider than the region in the semiconductor layer facing the top gate electrode, and the bottom gate electrode covers the region. By using a bottom gate electrode having a light shielding property without separately providing a light shielding film, light emitted from a backlight or the like is a region in the semiconductor layer facing the top gate electrode from below (that is, on the top gate electrode). It can be found that the off-state current (photocurrent) can be reduced because it can be prevented from being incident on a region where a channel is formed when a voltage is applied, and the above-mentioned problems can be solved brilliantly. The present invention has been reached.
すなわち、本発明は、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極がこの順に積層された構造を有する半導体素子であって、上記ボトムゲート電極は、遮光性を有し、平面視したときに、トップゲート電極と対向する半導体層中の領域よりも広く、かつ上記領域を覆う半導体素子（以下「第一の半導体素子」ともいう。）である。
以下に本発明を詳述する。
That is, the present invention is a semiconductor device having a structure in which a bottom gate electrode, a bottom gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are laminated in this order, and the bottom gate electrode has a light shielding property. It is a semiconductor element (hereinafter also referred to as “first semiconductor element”) that is wider than the region in the semiconductor layer facing the top gate electrode and covers the region when viewed in plan.
The present invention is described in detail below.
本発明の第一の半導体素子は、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極がこの順に積層された構造を有する。上記第一の半導体素子としては特に限定されず、例えば薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）が挙げられるが、中でも、ＴＦＴが好適である。このような半導体層を上下２つのゲート電極で挟んだダブルゲート構造によれば、チャネルが半導体層の上下２つに形成されることから、ゲート電極を半導体層の上下の一方にしか配置されないトップゲート構造やボトムゲート構造の半導体素子に比して、多くのオン電流を流すことができる。また、同一の電流を流す場合には、ゲート電極一つ当たりに流れる電流量を略半分にすることができる。更に、半導体素子の微少化に伴って現れるショートチャネル効果（短チャネル効果）を抑制することができるため、例えば、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（Ｉｄ−Ｖｇ特性、トランスファ特性）では、サブスレッショルド領域での立ち上がりを急峻化させることができるとともに、ロールオフ特性（ゲート閾値電圧の負側へのシフト）も有効に押さえることができる。 The first semiconductor element of the present invention has a structure in which a bottom gate electrode, a bottom gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are stacked in this order. The first semiconductor element is not particularly limited and includes, for example, a thin film transistor (TFT) and a thin film diode (TFD). Among these, a TFT is preferable. According to such a double gate structure in which the semiconductor layer is sandwiched between the upper and lower gate electrodes, since the channel is formed on the upper and lower sides of the semiconductor layer, the top where the gate electrode is disposed only on one of the upper and lower sides of the semiconductor layer. A larger amount of on-current can flow than a semiconductor element having a gate structure or a bottom gate structure. In addition, when the same current flows, the amount of current flowing per gate electrode can be halved. Furthermore, since the short channel effect (short channel effect) that appears with the miniaturization of semiconductor elements can be suppressed, for example, drain current (Id) versus gate voltage (Vg) characteristics (Id-Vg characteristics, transfer characteristics). Then, the rise in the subthreshold region can be made sharp, and the roll-off characteristic (shift of the gate threshold voltage to the negative side) can be effectively suppressed.
上記ボトムゲート電極は、遮光性を有し、平面視したときに、トップゲート電極と対向する半導体層中の領域よりも広く、かつ上記領域を覆う。上記半導体層は、通常、アモルファスシリコンやポリシリコン等から構成されるが、アモルファスシリコン等は光伝導度が大きいため、光が照射されると、光電界効果が現れ、オフ電流（光電流）が増加してしまう。したがって、例えば、半導体素子が液晶表示装置等に搭載される場合には、バックライト等から光が半導体層に入射するのを回避するために、ボトムゲート電極の下側に遮光膜を別途設けることが考えられるが、この場合、遮光層を形成する工程を追加する必要があり、プロセス上不利である。そこで、本発明の第一の半導体素子では、ボトムゲート電極に遮光性を持たせ、平面視したときに、上記ボトムゲート電極をトップゲート電極と対向する半導体層中の領域よりも広く、かつ上記ボトムゲート電極に上記領域を覆わせる。これにより、遮光膜を別途設けることなく、バックライト等から出射された光が下方からトップゲート電極と対向する半導体層中の領域（すなわち、トップゲート電極に電圧を印加したときに形成されるチャネル領域）に入射するのを抑制することができるため、工程数を増加させることなく、オフ電流を減少させることができる。このオフ電流減少の効果は、遮光性を有するボトムゲート電極が平面視したときにトップゲート電極と対向する半導体層中の領域と一致する形態に比べて大きい。
なお、本明細書で「遮光性」とは、可視全波長域において分光透過率が１０％未満であることをいうが、好ましくは、５％未満であることをいう。分光透過率の測定方法としては、分光光度計による測定等が挙げられる。
The bottom gate electrode has a light shielding property and, when viewed in plan, is wider than a region in the semiconductor layer facing the top gate electrode and covers the region. The semiconductor layer is usually composed of amorphous silicon, polysilicon, or the like, but amorphous silicon or the like has high photoconductivity, so that when it is irradiated with light, a photo electric field effect appears and an off-current (photocurrent) is generated. It will increase. Therefore, for example, when a semiconductor element is mounted on a liquid crystal display device or the like, a light shielding film is separately provided below the bottom gate electrode in order to prevent light from entering the semiconductor layer from a backlight or the like. However, in this case, it is necessary to add a step of forming the light shielding layer, which is disadvantageous in the process. Therefore, in the first semiconductor element of the present invention, the bottom gate electrode has light shielding properties, and when viewed in plan, the bottom gate electrode is wider than the region in the semiconductor layer facing the top gate electrode, and the above-mentioned The region is covered with the bottom gate electrode. As a result, a region in the semiconductor layer in which light emitted from a backlight or the like is opposed to the top gate electrode from below without applying a light shielding film (that is, a channel formed when a voltage is applied to the top gate electrode) Therefore, the off-state current can be reduced without increasing the number of steps. The effect of reducing the off-state current is greater than that of a mode in which the light-shielding bottom gate electrode coincides with a region in the semiconductor layer facing the top gate electrode when viewed in plan.
In the present specification, “light shielding” means that the spectral transmittance is less than 10% in the entire visible wavelength range, but preferably less than 5%. Examples of the method for measuring the spectral transmittance include measurement with a spectrophotometer.
上記ボトムゲート電極の面積は、小さすぎると、露光工程におけるアライメントずれにより、ボトムゲート電極が、平面視したときに、トップゲート電極と対向する半導体層中の領域を覆わなくなるおそれがある。したがって、オフ電流を確実に減少させる観点からは、ボトムゲート電極は、トップゲート電極と対向する半導体層中の領域に加え、ボトムゲート電極とトップゲート電極との重ね合わせマージンも覆うことが好ましく、例えば、ボトムゲート電極の大きさは、トップゲート電極と対向する半導体層中の領域の大きさよりも０．５μｍ大きいことが好ましい。また、オフ電流をより減少させる観点からは、ボトムゲート電極は、ボトムゲート電極とトップゲート電極との重ね合わせマージンに加えて、光の回り込みマージンも覆うことがより好ましく、半導体層中のソース領域及びドレイン領域も覆うことが更に好ましく、半導体層全域を覆うことが特に好ましい。なお、上記ボトムゲート電極の面積は、大きすぎると、余分な容量成分が形成され、半導体素子の動作スピードを遅くするおそれがある。したがって、ボトムゲート電極の面積を必要以上に広げないことにより、寄生容量を増やさないようにすることが重要である。 If the area of the bottom gate electrode is too small, the bottom gate electrode may not cover the region in the semiconductor layer facing the top gate electrode when viewed in plan due to misalignment in the exposure process. Therefore, from the viewpoint of reliably reducing the off-current, the bottom gate electrode preferably covers the overlap margin between the bottom gate electrode and the top gate electrode in addition to the region in the semiconductor layer facing the top gate electrode. For example, the size of the bottom gate electrode is preferably 0.5 μm larger than the size of the region in the semiconductor layer facing the top gate electrode. Further, from the viewpoint of further reducing the off-state current, it is more preferable that the bottom gate electrode covers not only the overlap margin of the bottom gate electrode and the top gate electrode but also the light wraparound margin, and the source region in the semiconductor layer It is further preferable to cover the drain region, and it is particularly preferable to cover the entire semiconductor layer. If the area of the bottom gate electrode is too large, an extra capacitance component is formed, which may reduce the operation speed of the semiconductor element. Therefore, it is important not to increase the parasitic capacitance by not expanding the area of the bottom gate electrode more than necessary.
本発明の第一の半導体素子は、上記ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極を構成要素として有するものである限り、その他の構成要素を有していても有さなくてもよく、特に限定されるものではない。なお、本発明の第一の半導体素子は、光が下方からトップゲート電極と対向する半導体層中の領域に入射するのを抑制することができることから、例えば、半導体素子よりも背面側に設けられたバックライトを用いて表示を行う液晶表示装置に特に好適に用いることができる。 The first semiconductor element of the present invention has other components as long as the bottom gate electrode, the bottom gate insulating film, the semiconductor layer, the top gate insulating film, and the top gate electrode are included as components. There is no particular limitation. Note that the first semiconductor element of the present invention is provided on the back side of the semiconductor element, for example, because light can be prevented from entering a region in the semiconductor layer facing the top gate electrode from below. In particular, it can be suitably used for a liquid crystal display device that performs display using a backlight.
本発明の第一の半導体素子における好ましい形態について以下に詳しく説明する。
上記ボトムゲート絶縁膜は、トップゲート絶縁膜よりも酸化シリコン換算膜厚が大きいことが好ましい。ボトムゲート電極をトップゲート電極よりも広くし、かつボトムゲート絶縁膜の酸化シリコン換算膜厚をトップゲート絶縁膜の酸化シリコン換算膜厚よりも大きくすることにより、ボトムゲート電極によるバックバイアス効果を用いることができるため、半導体素子の閾値電圧を制御することが可能となる。
The preferable form in the 1st semiconductor element of this invention is demonstrated in detail below.
The bottom gate insulating film preferably has a silicon oxide equivalent film thickness larger than that of the top gate insulating film. Back bias effect by the bottom gate electrode is used by making the bottom gate electrode wider than the top gate electrode and making the silicon oxide equivalent film thickness of the bottom gate insulating film larger than the silicon oxide equivalent film thickness of the top gate insulating film Therefore, the threshold voltage of the semiconductor element can be controlled.
なお、一般に、絶縁膜の酸化シリコン換算膜厚（ＥＯＴ）は、下記式（１）で表される。
ＥＯＴ＝εＳｉＯ２×Ｔ／ε （１）
式中、εＳｉＯ２は、酸化シリコンの誘電率を表し、Ｔは、絶縁膜の物理的な膜厚を表し、εは、絶縁膜を構成する材料の誘電率を表す。
In general, the silicon oxide equivalent film thickness (EOT) of the insulating film is expressed by the following formula (1).
EOT = ε SiO 2 × T / ε (1)
In the equation, ε SiO2 represents the dielectric constant of silicon oxide, T represents the physical film thickness of the insulating film, and ε represents the dielectric constant of the material constituting the insulating film.
上記ボトムゲート絶縁膜は、トップゲート絶縁膜よりも酸化シリコン換算膜厚が０ｎｍ以上１００ｎｍ以下大きいことがより好ましい。０ｎｍ未満であると、ボトムゲート電極によるバックバイアス効果が過大になり、ボトムゲート電極がメインのゲート電極として機能する結果、寄生容量が増加してトランジスタ等の半導体素子の動作速度が低下するおそれがある。１００ｎｍを超えると、ボトムゲート電極によるバックバイアス効果が充分でなく、ボトムゲート電極がバックゲート電極として機能しなくなる結果、半導体素子の閾値電圧を制御することができなくなるおそれがある。 The bottom gate insulating film preferably has a silicon oxide equivalent film thickness of 0 nm to 100 nm larger than that of the top gate insulating film. If the thickness is less than 0 nm, the back bias effect by the bottom gate electrode becomes excessive, and the bottom gate electrode functions as the main gate electrode. As a result, the parasitic capacitance increases and the operation speed of a semiconductor element such as a transistor may decrease. is there. When the thickness exceeds 100 nm, the back bias effect by the bottom gate electrode is not sufficient, and the bottom gate electrode does not function as the back gate electrode. As a result, the threshold voltage of the semiconductor element may not be controlled.
上記ボトムゲート絶縁膜の酸化シリコン換算膜厚は、３０ｎｍ以上２００ｎｍ以下であることが好ましい。３０ｎｍ未満であると、ゲート電極と半導体層とがリークするおそれがあり、２００ｎｍを超えると、ボトムゲート電極によるバックバイアス効果を用いることができなくなるおそれがある。 The silicon oxide equivalent film thickness of the bottom gate insulating film is preferably 30 nm or more and 200 nm or less. If it is less than 30 nm, the gate electrode and the semiconductor layer may leak, and if it exceeds 200 nm, the back bias effect by the bottom gate electrode may not be used.
上記トップゲート絶縁膜の酸化シリコン換算膜厚は、３０ｎｍ以上１２０ｎｍ以下であることが好ましい。３０ｎｍ未満であると、トップゲート絶縁膜の耐圧が充分でなく、トップゲート電極に充分な電圧を印加することができなくなるおそれがある。また、３０ｎｍ未満であると、トップゲート絶縁膜に局所的に膜厚が小さい箇所ができてしまい、トップゲート電極からのリーク電流が流れるおそれがある。一方、１２０ｎｍを超えると、トップゲート電極によるバイアス効果が半導体層に伝わらず、スイッチング素子としての機能を損なうおそれがある。 The silicon oxide equivalent film thickness of the top gate insulating film is preferably 30 nm or more and 120 nm or less. If it is less than 30 nm, the withstand voltage of the top gate insulating film is not sufficient, and there is a possibility that a sufficient voltage cannot be applied to the top gate electrode. On the other hand, if the thickness is less than 30 nm, a portion having a small film thickness is locally formed in the top gate insulating film, and a leak current from the top gate electrode may flow. On the other hand, if it exceeds 120 nm, the bias effect by the top gate electrode is not transmitted to the semiconductor layer, and the function as a switching element may be impaired.
上記ボトムゲート絶縁膜がトップゲート絶縁膜を構成する材料から構成される場合等、ボトムゲート絶縁膜を構成する材料とトップゲート絶縁膜を構成する材料との誘電率が同じである場合には、ボトムゲート絶縁膜は、トップゲート絶縁膜よりも物理的な膜厚が大きいことが好ましい。これによれば、同一の材料を用いて、ボトムゲート絶縁膜の酸化シリコン換算膜厚をトップゲート絶縁膜の酸化シリコン換算膜厚よりも大きくすることが可能となる。 When the dielectric constant of the material constituting the bottom gate insulating film and the material constituting the top gate insulating film is the same, such as when the bottom gate insulating film is composed of the material constituting the top gate insulating film, The bottom gate insulating film preferably has a larger physical film thickness than the top gate insulating film. According to this, it becomes possible to make the silicon oxide equivalent film thickness of the bottom gate insulating film larger than the silicon oxide equivalent film thickness of the top gate insulating film using the same material.
絶縁耐圧の向上の観点からは、ボトムゲート絶縁膜及びトップゲート絶縁膜は、それぞれ物理的な膜厚が大きいほど好ましい。ゲート絶縁膜としてシリコン窒化膜を用いることにより、ゲート絶縁膜の物理的な膜厚を大きくすることができる。ただし、シリコン窒化膜は、単独でなく、シリコン酸化膜と一緒に用いられることが好ましい。この場合、シリコン等からなる半導体層との界面にシリコン酸化膜を配置し、該シリコン酸化膜上にシリコン窒化膜を配置し、該シリコン窒化膜上にトップゲート電極又はボトムゲート電極を配置する。なお、シリコン酸化膜及びシリコン酸化膜の各々の膜厚は、略１：１とするのが一般的である。 From the viewpoint of improving the withstand voltage, it is preferable that the bottom gate insulating film and the top gate insulating film have a larger physical film thickness. By using a silicon nitride film as the gate insulating film, the physical thickness of the gate insulating film can be increased. However, it is preferable that the silicon nitride film is not used alone but is used together with the silicon oxide film. In this case, a silicon oxide film is disposed at the interface with the semiconductor layer made of silicon or the like, a silicon nitride film is disposed on the silicon oxide film, and a top gate electrode or a bottom gate electrode is disposed on the silicon nitride film. The film thickness of each of the silicon oxide film and the silicon oxide film is generally about 1: 1.
上記ボトムゲート電極及びトップゲート電極は、互いに接続されることが好ましい。これによれば、ボトムゲート電極とトップゲート電極とを同電位とすることにより、ボトムゲート電極が基板バイアス効果を示すため、トランジスタ等の半導体素子の閾値電圧を低くすることができるとともに、サブスレショルド係数を小さくすることができる。したがって、このような形態はトランジスタ性能の向上に有利である。 The bottom gate electrode and the top gate electrode are preferably connected to each other. According to this, by setting the bottom gate electrode and the top gate electrode to the same potential, the bottom gate electrode exhibits a substrate bias effect, so that the threshold voltage of a semiconductor element such as a transistor can be lowered and the subthreshold The coefficient can be reduced. Therefore, such a configuration is advantageous for improving the transistor performance.
上記ボトムゲート電極及びトップゲート電極は、ボトムゲート絶縁膜及びトップゲート絶縁膜を貫通するコンタクトホールを介して互いに接続されることが好ましい。このようにトップゲート電極とボトムゲート電極との接続を一つのコンタクトホールで実現することにより、レイアウト面積の低減及び工程の簡略化を図ることができる。 The bottom gate electrode and the top gate electrode are preferably connected to each other through a contact hole penetrating the bottom gate insulating film and the top gate insulating film. Thus, by realizing the connection between the top gate electrode and the bottom gate electrode with one contact hole, the layout area can be reduced and the process can be simplified.
上記コンタクトホールは、ボトムゲート電極の側面で上記ボトムゲート電極と接続（接触）させてもよいが、ボトムゲート電極の上面で上記ボトムゲート電極と接続されることが好ましい。すなわち、上記コンタクトホールとボトムゲート電極との界面は、全体がボトムゲート電極上にあることが好ましい。これによれば、コンタクトホールとボトムゲート電極との接触面積を大きくすることができ、コンタクト抵抗を小さくすることができる。なお、上記コンタクトホールは、トップゲート電極の側面で上記トップゲート電極と接続されることが好ましい。 The contact hole may be connected (contacted) to the bottom gate electrode on the side surface of the bottom gate electrode, but is preferably connected to the bottom gate electrode on the upper surface of the bottom gate electrode. That is, the entire interface between the contact hole and the bottom gate electrode is preferably on the bottom gate electrode. According to this, the contact area between the contact hole and the bottom gate electrode can be increased, and the contact resistance can be reduced. The contact hole is preferably connected to the top gate electrode on the side surface of the top gate electrode.
本発明はまた、上記第一の半導体素子を備える表示装置でもある。本発明の第一の半導体素子によれば、工程数を増加させることなく、オン電流の増加、オフ電流の減少、及び、サブスレッショルド特性の急峻化を図ることができるため、表示装置において第一の半導体素子を画素スイッチング素子等として用いることにより、高表示品位の表示装置を提供することができる。表示装置としては特に限定されず、例えば液晶表示装置等が挙げられる。 The present invention is also a display device including the first semiconductor element. According to the first semiconductor element of the present invention, the on-current can be increased, the off-current can be decreased, and the subthreshold characteristic can be sharpened without increasing the number of steps. By using the semiconductor element as a pixel switching element or the like, a display device with high display quality can be provided. The display device is not particularly limited, and examples thereof include a liquid crystal display device.
上記表示装置は、表示パネル内に受光素子を有し、かつ、上記受光素子の背面側に、上記第一の半導体素子のボトムゲート電極を構成する材料から構成される遮光膜を有することが好ましい。例えば、通常のタッチパネル液晶表示装置では、液晶表示装置の上にタッチスクリーンが重ねられるため、表示装置が分厚くなるとともに、輝度も落ちてしまう。そこで、本発明のように、光を検出する光センサー等の受光素子を表示パネル内に組み込むことにより、上記受光素子によって画面上への書き込みが可能となるため、タッチスクリーン等が不要となる結果、表示装置の輝度の低下やコントラストの低下等を抑制することができる。また、部品点数の削減で薄型化、小型化及び軽量化を図ることができる。更に、上記受光素子の背面側（バックライト等が配置された側）に、第一の半導体素子のボトムゲート電極と同一の材料から構成される遮光膜を設けることにより、第一の半導体素子のボトムゲート電極とともに形成することが可能な遮光膜を用いて、バックライト等から出射された光が下方から受光素子に入射するのを防ぐことができるため、工程数を増加させることなく、受光素子の受光感度を向上させることができる。 The display device preferably includes a light receiving element in the display panel, and a light shielding film formed of a material forming the bottom gate electrode of the first semiconductor element on the back side of the light receiving element. . For example, in a normal touch panel liquid crystal display device, a touch screen is superimposed on the liquid crystal display device, so that the display device becomes thicker and the luminance also decreases. Therefore, as in the present invention, by incorporating a light receiving element such as an optical sensor for detecting light into the display panel, writing on the screen can be performed by the light receiving element, thereby eliminating the need for a touch screen or the like. In addition, it is possible to suppress a decrease in luminance or a decrease in contrast of the display device. In addition, reduction in the number of parts can reduce the thickness, size, and weight. Further, by providing a light-shielding film made of the same material as the bottom gate electrode of the first semiconductor element on the back side of the light receiving element (the side where the backlight or the like is disposed), By using a light-shielding film that can be formed with the bottom gate electrode, it is possible to prevent light emitted from a backlight or the like from entering the light-receiving element from below, so that the light-receiving element does not increase the number of processes. The light receiving sensitivity can be improved.
上記表示装置は、表示パネル内に受光素子を有し、上記受光素子は、第一の半導体素子で構成されることが好ましい。本発明の第一の半導体素子によれば、光が下方からトップゲート電極と対向する半導体層中の領域に入射するのを抑制することができるため、第一の半導体素子を受光素子、又は、その構成物品として用いることにより、受光素子の受光感度を向上させることができる。 The display device preferably includes a light receiving element in a display panel, and the light receiving element includes a first semiconductor element. According to the first semiconductor element of the present invention, since light can be prevented from entering the region in the semiconductor layer facing the top gate electrode from below, the first semiconductor element is used as the light receiving element, or By using it as the component, the light receiving sensitivity of the light receiving element can be improved.
本発明はまた、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極がこの順に積層された構造を有する半導体素子であって、上記トップゲート電極は、遮光性を有し、平面視したときに、ボトムゲート電極と対向する半導体層中の領域よりも広く、かつ上記領域を覆う半導体素子（以下「第二の半導体素子」ともいう。）でもある。この第二の半導体素子は、トップゲート電極に遮光性を持たせ、平面視したときに、上記トップゲート電極をボトムゲート電極と対向する半導体層中の領域よりも広く、かつ上記トップゲート電極に上記領域を覆わせることにより、光が上方からボトムゲート電極と対向する半導体層中の領域（すなわち、ボトムゲート電極に電圧を印加したときに形成されるチャネル領域）に入射するのを抑制することができるようにしたこと以外は、第一の半導体素子と同様である。したがって、本発明の第二の半導体素子によれば、第一の半導体素子と同様の作用効果を奏することができる。 The present invention also provides a semiconductor element having a structure in which a bottom gate electrode, a bottom gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are laminated in this order, and the top gate electrode has a light shielding property. It is also a semiconductor element (hereinafter also referred to as “second semiconductor element”) that is wider than the region in the semiconductor layer facing the bottom gate electrode and covers the region when viewed in plan. The second semiconductor element has a light shielding property on the top gate electrode, and when viewed in plan, the top gate electrode is wider than a region in the semiconductor layer facing the bottom gate electrode, and the top gate electrode By covering the region, light is prevented from entering the region in the semiconductor layer facing the bottom gate electrode from above (that is, the channel region formed when a voltage is applied to the bottom gate electrode). The semiconductor device is the same as the first semiconductor element except that it can be formed. Therefore, according to the 2nd semiconductor element of this invention, there can exist an effect similar to a 1st semiconductor element.
本発明の第二の半導体素子は、上記ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極を構成要素として有するものである限り、その他の構成要素を有していても有さなくてもよく、特に限定されるものではない。上記第二の半導体素子としては特に限定されず、例えばＴＦＴ、ＴＦＤが挙げられるが、中でも、ＴＦＴが好適である。なお、本発明の第二の半導体素子は、光が上方からボトムゲート電極と対向する半導体層中の領域に入射するのを抑制することができることから、例えば、半導体素子よりも表示面側に設けられた有機発光層を発光させることで表示を行う有機エレクトロルミネセンス表示装置に特に好適に用いることができる。 The second semiconductor element of the present invention has other components as long as the bottom gate electrode, the bottom gate insulating film, the semiconductor layer, the top gate insulating film, and the top gate electrode are included as components. There is no particular limitation. The second semiconductor element is not particularly limited, and examples thereof include TFT and TFD. Among these, TFT is preferable. Since the second semiconductor element of the present invention can suppress light from entering the region in the semiconductor layer facing the bottom gate electrode from above, it is provided, for example, on the display surface side of the semiconductor element. It can use especially suitably for the organic electroluminescent display apparatus which displays by making the obtained organic light emitting layer emit light.
本発明の第二の半導体素子における好ましい形態は、トップゲート電極とボトムゲート電極との関係、及び、トップゲート絶縁膜とボトムゲート絶縁膜との関係が反対であることを除いて、本発明の第一の半導体素子における好ましい形態と同様である。
上記トップゲート絶縁膜は、ボトムゲート絶縁膜よりも酸化シリコン換算膜厚が大きいことが好ましい。
上記トップゲート電極及びボトムゲート電極は、互いに接続されることが好ましい。
上記トップゲート電極及びボトムゲート電極は、トップゲート絶縁膜及びボトムゲート絶縁膜を貫通するコンタクトホールを介して互いに接続されることが好ましい。
上記コンタクトホールは、トップゲート電極の下面で上記トップゲート電極と接続されることが好ましい。
上記コンタクトホールは、ボトムゲート電極の側面で上記ボトムゲート電極と接続されることが好ましい。
本発明はまた、上記第二の半導体素子を備える表示装置でもある。
上記表示装置は、表示パネル内に受光素子を有し、かつ、上記受光素子の背面側に、上記第二の半導体素子のトップゲート電極を構成する材料から構成される遮光膜を有することが好ましい。
上記表示装置は、表示パネル内に受光素子を有し、上記受光素子は、上記第二の半導体素子で構成されることが好ましい。
The preferred form of the second semiconductor element of the present invention is that the relationship between the top gate electrode and the bottom gate electrode and the relationship between the top gate insulating film and the bottom gate insulating film are opposite. It is the same as that of the preferable form in a 1st semiconductor element.
The top gate insulating film preferably has a silicon oxide equivalent film thickness larger than that of the bottom gate insulating film.
The top gate electrode and the bottom gate electrode are preferably connected to each other.
The top gate electrode and the bottom gate electrode are preferably connected to each other through a contact hole that penetrates the top gate insulating film and the bottom gate insulating film.
The contact hole is preferably connected to the top gate electrode on the lower surface of the top gate electrode.
The contact hole is preferably connected to the bottom gate electrode on a side surface of the bottom gate electrode.
The present invention is also a display device including the second semiconductor element.
The display device preferably includes a light receiving element in the display panel, and a light shielding film made of a material constituting the top gate electrode of the second semiconductor element on the back side of the light receiving element. .
The display device preferably includes a light receiving element in a display panel, and the light receiving element includes the second semiconductor element.
本発明は更に、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極がこの順に積層された構造を有する半導体素子であって、上記ボトムゲート電極及びトップゲート電極は、互いに接続される半導体素子（以下「第三の半導体素子」ともいう。）でもある。この第三の半導体素子によれば、ボトムゲート電極とトップゲート電極とを同電位とすることにより、ボトムゲート電極が基板バイアス効果を示すため、トランジスタ等の半導体素子の閾値電圧を低くすることができるとともに、サブスレショルド係数を小さくすることができる。したがって、この形態はトランジスタ性能の向上に有利である。 The present invention further relates to a semiconductor element having a structure in which a bottom gate electrode, a bottom gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are laminated in this order, wherein the bottom gate electrode and the top gate electrode are: It is also a semiconductor element connected to each other (hereinafter also referred to as “third semiconductor element”). According to the third semiconductor element, by setting the bottom gate electrode and the top gate electrode to the same potential, the bottom gate electrode exhibits a substrate bias effect, so that the threshold voltage of a semiconductor element such as a transistor can be lowered. In addition, the subthreshold coefficient can be reduced. Therefore, this form is advantageous for improving the transistor performance.
本発明の第三の半導体素子は、上記ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜及びトップゲート電極を構成要素として有するものである限り、その他の構成要素を有していても有さなくてもよく、特に限定されるものではない。上記第三の半導体素子としては特に限定されず、例えばＴＦＴ、ＴＦＤが挙げられるが、中でも、ＴＦＴが好適である。 The third semiconductor element of the present invention has other components as long as the bottom gate electrode, the bottom gate insulating film, the semiconductor layer, the top gate insulating film, and the top gate electrode are included as components. There is no particular limitation. The third semiconductor element is not particularly limited, and examples thereof include TFT and TFD. Among these, TFT is preferable.
本発明の第三の半導体素子における好ましい形態について以下に詳しく説明する。
上記ボトムゲート電極及びトップゲート電極は、ボトムゲート絶縁膜及びトップゲート絶縁膜を貫通するコンタクトホールを介して互いに接続されることが好ましい。このようにトップゲート電極とボトムゲート電極との接続を一つのコンタクトホールで実現することにより、レイアウト面積の低減及び工程の簡略化を図ることができる。
A preferred embodiment of the third semiconductor element of the present invention will be described in detail below.
The bottom gate electrode and the top gate electrode are preferably connected to each other through a contact hole penetrating the bottom gate insulating film and the top gate insulating film. Thus, by realizing the connection between the top gate electrode and the bottom gate electrode with one contact hole, the layout area can be reduced and the process can be simplified.
上記ボトムゲート電極は、平面視したときに、トップゲート電極よりも広く、かつ上記トップゲート電極を覆うものであり、上記コンタクトホールは、ボトムゲート電極の上面で上記ボトムゲート電極と接続されることが好ましい。また、上記トップゲート電極は、平面視したときに、ボトムゲート電極も広く、かつボトムゲート電極を覆うものであり、上記コンタクトホールは、トップゲート電極の下面で上記トップゲート電極と接続されることが好ましい。これらによれば、コンタクトホールとボトムゲート電極又はトップゲート電極との接触面積を大きくすることができ、コンタクト抵抗を小さくすることができる。 The bottom gate electrode is wider than the top gate electrode when viewed in plan and covers the top gate electrode, and the contact hole is connected to the bottom gate electrode on the upper surface of the bottom gate electrode. Is preferred. Further, the top gate electrode has a wide bottom gate electrode and covers the bottom gate electrode when seen in a plan view, and the contact hole is connected to the top gate electrode on the lower surface of the top gate electrode. Is preferred. According to these, the contact area between the contact hole and the bottom gate electrode or the top gate electrode can be increased, and the contact resistance can be reduced.
本発明はそして、上記第三の半導体素子を備える表示装置でもある。本発明の第三の半導体素子によれば、ボトムゲート電極が基板バイアス効果を示すため、トランジスタ等の半導体素子の閾値電圧を低くすることができるとともに、サブスレショルド係数を小さくすることができるため、表示装置において第三の半導体素子を画素スイッチング素子等として用いることにより、高表示品位の表示装置を提供することができる。表示装置としては特に限定されず、例えば液晶表示装置等が挙げられる。 The present invention is also a display device including the third semiconductor element. According to the third semiconductor element of the present invention, since the bottom gate electrode exhibits a substrate bias effect, the threshold voltage of a semiconductor element such as a transistor can be lowered and the subthreshold coefficient can be reduced. By using the third semiconductor element as a pixel switching element or the like in the display device, a display device with high display quality can be provided. The display device is not particularly limited, and examples thereof include a liquid crystal display device.
本発明の半導体素子によれば、ダブルゲート構造を採用することにより、オン電流の増加、及び、サブスレッショルド特性の急峻化を図ることができるとともに、ボトムゲート電極に遮光性を付与し、平面視したときに、上記ボトムゲート電極をトップゲート電極と対向する半導体層中の領域よりも広く、かつ上記ボトムゲート電極に上記領域を覆わせることにより、工程数を増加させることなく、オフ電流を抑制することができる。 According to the semiconductor element of the present invention, by adopting the double gate structure, it is possible to increase the on-current and sharpen the subthreshold characteristic, and to provide the bottom gate electrode with a light-shielding property, in plan view. In this case, the bottom gate electrode is wider than the region in the semiconductor layer facing the top gate electrode, and the bottom gate electrode is covered with the region, thereby suppressing off current without increasing the number of steps. can do.
以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to embodiments, but the present invention is not limited only to these embodiments.
（実施形態１）
図１（ａ）は、本発明の実施形態１に係るＮチャネル型ＴＦＴの構成を示す平面模式図である。図１（ｂ）は、（ａ）のＡ−Ｂ線における断面模式図であり、（ｃ）は、（ａ）のＣ−Ｄ線における断面模式図である。
本実施形態に係るＮチャネル型ＴＦＴ（半導体素子）１００は、図１に示すように、基板１０上に、ボトムゲート電極１１、ボトムゲート絶縁膜１２、半導体層１３、トップゲート絶縁膜１４、トップゲート電極１５及び層間絶縁膜１６がこの順に積層された構造を有する。このようなダブルゲート構造を採用することにより、オン電流の増加を図ることができる。
(Embodiment 1)
FIG. 1A is a schematic plan view showing the configuration of an N-channel TFT according to Embodiment 1 of the present invention. 1B is a schematic cross-sectional view taken along line AB in FIG. 1A, and FIG. 1C is a schematic cross-sectional view taken along line CD in FIG.
As shown in FIG. 1, the N-channel TFT (semiconductor element) 100 according to this embodiment includes a
本実施形態では、図１（ａ）に示すように、ボトムゲート電極１１は、トップゲート電極１５に比べて大きく、その大きさは、トップゲート電極１５と対向する半導体層１３中の領域１３ａに対して、１．０μｍ大きい。また、ボトムゲート電極１１を構成する材料は、モリブデンシリサイドであり、膜厚が０．２μｍであるため、ボトムゲート電極１１の可視全波長域における分光透過率が１％未満である。このように、ボトムゲート電極１１に遮光性を持たせ、平面視したときに、上記ボトムゲート電極１１を半導体層１３中の領域１３ａよりも広く、かつ上記ボトムゲート電極１１に半導体層１３中の領域１３ａを覆わせることにより、下方からの光が半導体層１３中の領域１３ａに届かないようにすることができるため、オフ電流を抑制することができる。
In the present embodiment, as shown in FIG. 1A, the
また、本実施形態では、ボトムゲート絶縁膜１２は、膜厚が１００ｎｍのシリコン酸化膜である。他方、トップゲート絶縁膜１４は、膜厚が７０ｎｍのシリコン酸化膜である。このように、トップゲート絶縁膜１４の酸化シリコン換算膜厚をボトムゲート絶縁膜１２の酸化シリコン換算膜厚より小さくすることにより、トップゲート電極１５でＮチャネル型ＴＦＴのオンオフを主に制御し、ボトムゲート電極１１の電位を制御することができるため、サブスレッショルド特性を急峻化させることができる。
In the present embodiment, the bottom
更に、本実施形態のように、ボトムゲート電極１１をトップゲート電極１５よりも広くし、トップゲート絶縁膜１４の酸化シリコン換算膜厚をボトムゲート絶縁膜１２の酸化シリコン換算膜厚より小さくすることにより、ボトムゲート電極１１によるバックバイアス効果を用いることができるため、閾値電圧を制御することができる。
Further, as in the present embodiment, the
なお、図２は、ボトムゲート電極１１によるバックバイアス効果を説明するＩｄ−Ｖｇ特性図である。実線は、ボトムゲート電極１１への印加電圧が０Ｖの場合を示す。一点鎖線は、ボトムゲート電極１１への印加電圧が−１Ｖの場合を示す。破線は、ボトムゲート電極１１への印加電圧が＋１Ｖの場合を示す。
FIG. 2 is an Id-Vg characteristic diagram for explaining the back bias effect by the
図２に示すように、ボトムゲート電極１１への印加電圧が０Ｖの場合に、Ｉ−Ｖ特性（実線）を示すトランジスタは、ボトムゲート電極の電圧−１Ｖの場合に、Ｉ−Ｖ特性は一点鎖線のような特性にシフトする。これは、ボトムゲート電極１１に負の電位を印加することで、半導体層１３の電子をトップゲート電極１５側に移動させて、トップゲート電極１５側に正の電位を加えて、反転層を形成しようとしたときに、半導体層１３が反転しにくくなり、閾値のプラスシフトを引き起こすことを示している。一方、ボトムゲート電極１１の電圧＋１Ｖの場合、Ｉ−Ｖ特性は破線のような特性にシフトする。これは、ボトムゲート電極１１に正の電位を印加することで、半導体層１３の電子をボトムゲート電極１１側に移動させて、トップゲート電極１５側に正の電位を加えて、反転層を形成しようとしたときに、半導体層１３が反転しやすくなり、閾値のマイナスシフトを引き起こすことを示している。
このように、本実施形態では、ボトムゲート電極１１によるバックバイアス効果を用いることにより、閾値電圧を制御することが可能である。
As shown in FIG. 2, when the applied voltage to the
Thus, in this embodiment, the threshold voltage can be controlled by using the back bias effect by the
また、本実施形態では、ボトムゲート電極１１とトップゲート電極１５とが、コンタクトホール１７ｃで接続されている。このように、トップゲート電極１１とボトムゲート電極１３とを同電位にすることにより、半導体層１３に対するボトムゲート電極１１によるバックバイアス効果を印加電圧とともに変化させることができるため、オン電流の増加、及び、サブスレショルド特性の急峻化といった効果の更なる向上を見込める。
In the present embodiment, the
更に、本実施形態では、図１（ｃ）に示すように、ボトムゲート電極１１とトップゲート電極１５との接続を１つのコンタクトホール１７ｃでまかなっている。このように、ボトムゲート電極１１とトップゲート電極１５とを１つのコンタクトホールで接続することにより、レイアウト面積の増加を抑制することができる。
Furthermore, in this embodiment, as shown in FIG. 1C, the
そして、本実施形態では、図１（ｃ）に示すように、コンタクトホール１７ｃとボトムゲート電極１１とは、ボトムゲート電極１１の上面で接続されている。これによれば、コンタクトホール１７ｃとボトムゲート電極１１との接触面積を大きくすることができるため、コンタクト抵抗を小さくすることができる。
なお、本実施形態では、Ｎチャネル型トランジスタについて説明したが、Ｐチャネル型トランジスタについても、同様の効果が見込める。
In the present embodiment, as shown in FIG. 1C, the
In the present embodiment, the N-channel type transistor has been described, but the same effect can be expected for the P-channel type transistor.
以下、ＴＦＴの各部材を構成する材料について説明する。
基板１０を構成する材料としては、絶縁材料が好ましく、例えばガラスやプラスチック等が挙げられる。
ボトムゲート電極１１及びトップゲート電極１５を構成する材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属や、モリブデンシリサイド等の高融点シリサイドが好適である。ボトムゲート電極１１及びトップゲート電極１５の形成方法としては、スパッタ法で金属材料やシリサイドを成膜した後、フォトエッチング法でパターニングする方法等が挙げられる。
Hereinafter, the material which comprises each member of TFT is demonstrated.
The material constituting the
As a material constituting the
ボトムゲート絶縁膜１２及びトップゲート絶縁膜１４を構成する材料としては、特に限定されず、例えば、酸化シリコン（ＳｉＯ２）が挙げられ、ＳｉＯ２よりも誘電率が低い材料として、ＳｉＯＦ、ＳｉＯＣ等が挙げられ、ＳｉＯ２よりも誘電率が高い材料として、四窒化三ケイ素（Ｓｉ３Ｎ４）等の窒化シリコン（ＳｉＮｘ（ｘは正数））、シリコンオキシナイトライド（ＳｉＮＯ）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）等が挙げられる。なお、ボトムゲート絶縁膜１２及びトップゲート絶縁膜１４を構成する材料は、同一であってもよいし、異なってもよい。また、ボトムゲート絶縁膜１２及びトップゲート絶縁膜１４は、単層構造であってもよいし、積層構造であってもよい。ボトムゲート絶縁膜１２及びトップゲート絶縁膜１４の形成方法としては、プラズマＣＶＤ法で絶縁材料を成膜した後、フォトエッチング法でパターニングする方法等が挙げられる。
The material constituting the bottom
半導体層１３を構成する材料としては、廉価性及び量産性の観点から、シリコンが好ましく、例えば、アモルファスシリコン、ポリシリコン、連続粒界結晶（ＣＧ）シリコンが挙げられるが、高移動度を実現する観点から、ポリシリコン、ＣＧシリコン等より好ましい。半導体層１３の形成方法としては、アモルファスシリコン成膜後に、レーザによるアニール工程を経てポリシリコンを得る方法や、アモルファスシリコン成膜後に、金属触媒でシリコンの固層成長でＣＧシリコンを得る方法等が挙げられる。
層間絶縁膜１６を構成する材料としては、特に限定されず、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ（ｘは正数））が挙げられる。層間絶縁膜１６の形成方法としては、プラズマＣＶＤ法で絶縁材料を成膜する方法が挙げられる。
The material constituting the
The material constituting the
１０：基板
１１：ボトムゲート電極
１２：ボトムゲート絶縁膜
１３：半導体層
１３ａ：トップゲート電極と対向する半導体層中の領域（斜線部）
１４：トップゲート絶縁膜
１５：トップゲート電極
１６：層間絶縁膜
１７ａ〜１７ｃ：コンタクトホール
１００：Ｎチャネル型ＴＦＴ（半導体素子）
10: Substrate 11: Bottom gate electrode 12: Bottom gate insulating film 13:
14: Top gate insulating film 15: Top gate electrode 16:
Claims (24)
該ボトムゲート電極は、遮光性を有し、平面視したときに、トップゲート電極と対向する半導体層中の領域よりも広く、かつ該領域を覆うことを特徴とする半導体素子。 A semiconductor element having a structure in which a bottom gate electrode, a bottom gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are stacked in this order,
The bottom gate electrode is light-shielding and has a wider area than a region in a semiconductor layer facing the top gate electrode when viewed in plan, and covers the region.
該表示装置は、表示パネル内に受光素子を有し、かつ、該受光素子の背面側に、該半導体素子のボトムゲート電極を構成する材料から構成される遮光膜を有することを特徴とする表示装置。 A display device comprising the semiconductor element according to claim 1,
The display device includes a light receiving element in a display panel, and a light shielding film made of a material constituting a bottom gate electrode of the semiconductor element on a back side of the light receiving element. apparatus.
該表示装置は、表示パネル内に受光素子を有し、
該受光素子は、該半導体素子で構成されることを特徴とする表示装置。 A display device comprising the semiconductor element according to claim 1,
The display device has a light receiving element in the display panel,
The display device, wherein the light receiving element includes the semiconductor element.
該トップゲート電極は、遮光性を有し、平面視したときに、ボトムゲート電極と対向する半導体層中の領域よりも広く、かつ該領域を覆うことを特徴とする半導体素子。 A semiconductor element having a structure in which a bottom gate electrode, a bottom gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are stacked in this order,
The semiconductor element, wherein the top gate electrode has a light-shielding property and is wider than a region in the semiconductor layer facing the bottom gate electrode when viewed in plan, and covers the region.
該表示装置は、表示パネル内に受光素子を有し、かつ、該受光素子の背面側に、該半導体素子のトップゲート電極を構成する材料から構成される遮光膜を有することを特徴とする表示装置。 A display device comprising the semiconductor element according to claim 10,
The display device includes a light receiving element in a display panel, and a light shielding film formed of a material constituting a top gate electrode of the semiconductor element on a back side of the light receiving element. apparatus.
該表示装置は、表示パネル内に受光素子を有し、
該受光素子は、該半導体素子で構成されることを特徴とする表示装置。 A display device comprising the semiconductor element according to claim 10,
The display device has a light receiving element in the display panel,
The display device, wherein the light receiving element includes the semiconductor element.
該ボトムゲート電極及びトップゲート電極は、互いに接続されることを特徴とする半導体素子。 A semiconductor element having a structure in which a bottom gate electrode, a bottom gate insulating film, a semiconductor layer, a top gate insulating film, and a top gate electrode are stacked in this order,
The bottom gate electrode and the top gate electrode are connected to each other.
前記コンタクトホールは、ボトムゲート電極の上面で該ボトムゲート電極と接続されることを特徴とする請求項２０記載の半導体素子。 The bottom gate electrode is wider than the top gate electrode when viewed in plan and covers the top gate electrode;
21. The semiconductor device according to claim 20, wherein the contact hole is connected to the bottom gate electrode on an upper surface of the bottom gate electrode.
前記コンタクトホールは、トップゲート電極の下面で該トップゲート電極と接続されることを特徴とする請求項２０記載の半導体素子。 The top gate electrode, when viewed in plan, has a wide bottom gate electrode and covers the bottom gate electrode,
21. The semiconductor device according to claim 20, wherein the contact hole is connected to the top gate electrode at a lower surface of the top gate electrode.
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