JP2008117492A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2008117492A JP2008117492A JP2006301492A JP2006301492A JP2008117492A JP 2008117492 A JP2008117492 A JP 2008117492A JP 2006301492 A JP2006301492 A JP 2006301492A JP 2006301492 A JP2006301492 A JP 2006301492A JP 2008117492 A JP2008117492 A JP 2008117492A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- line pair
- data line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Read Only Memory (AREA)
Abstract
Description
この発明は、複数のメモリセルを有する半導体装置に関するものであり、特に同期読出しおよび非同期読出しのいずれも可能な半導体装置に関するものである。 The present invention relates to a semiconductor device having a plurality of memory cells, and more particularly to a semiconductor device capable of both synchronous reading and asynchronous reading.
半導体製造技術の進歩により、同一チップ上にロジック回路とこのロジック回路からのデータアクセスが可能なメモリモジュールとを形成したSoC(System on a Chip)が実現されている。このようなSoC(System on a Chip)は、高速処理および低消費電力などを実現できるため、様々な装置への適用が盛んである。 Advances in semiconductor manufacturing technology have realized SoC (System on a Chip) in which a logic circuit and a memory module capable of accessing data from the logic circuit are formed on the same chip. Since such SoC (System on a Chip) can realize high-speed processing and low power consumption, it is actively applied to various devices.
ところで、メモリモジュールからのデータ読出し方式は、クロック信号に同期してメモリセルの選択およびセンス動作などを実行する同期モード、およびクロック信号と非同期に読出し動作を実行する非同期モードの2つに大別できる。 By the way, the method of reading data from the memory module is roughly divided into two modes: a synchronous mode in which a memory cell is selected and sensed in synchronization with a clock signal, and an asynchronous mode in which a read operation is executed asynchronously with the clock signal. it can.
一般的に、メモリセルの選択やセンス動作などを逐次的に実行する同期モードの方がより読出し動作を高速化することができる。一方で、メモリセルについての評価試験を行なう場合や、外部から接続されるパラレルライタによって特定のメモリセルに書込まれたデータを読出す場合などには、非同期モードが必要となる。そのため、同期モードおよび非同期モードのいずれでも読出し動作が可能なSoCが提案されている。 In general, the read mode can be speeded up more in the synchronous mode in which memory cell selection and sense operation are sequentially performed. On the other hand, the asynchronous mode is required when an evaluation test is performed on a memory cell, or when data written in a specific memory cell is read by a parallel writer connected from the outside. For this reason, SoCs have been proposed that can perform read operations in both synchronous and asynchronous modes.
たとえば、特開2004−199648号公報(特許公報1)には、非同期式メモリ装置、ページモードで動作する同期式メモリ装置、およびバーストモードで動作する同期式メモリ装置をすべて1つのチップ上に実現する複合型メモリ装置が開示されている。 For example, in Japanese Patent Application Laid-Open No. 2004-199648 (Patent Publication 1), an asynchronous memory device, a synchronous memory device that operates in a page mode, and a synchronous memory device that operates in a burst mode are all realized on one chip. A composite memory device is disclosed.
また、特開2005−108301号公報(特許公報2)には、同一のメモリモジュールにおいて異なる動作モードを実行可能な半導体集積回路装置が開示されている。この半導体集積回路装置は、あらかじめ決められた範囲のサイクル時間に制限されない自由度の高い非同期動作と高速動作モードとを兼ね備える。
同期モードでは、メモリセルの選択および選択されたメモリセルについてのセンス動作がクロック信号に同期して行なわれる。そのため、同期モードでセンス動作を実行するためのセンスアンプは、当該クロック信号に応じた所定のタイミングでの高速なセンス動作が要求される。一方、非同期モードでは、クロック信号と無関係に入力されるアドレス信号に応答してセンス動作を実行しなければならない。そのため、非同期モードでセンス動作を実行するセンスアンプは、連続的なセンス動作が要求される。 In the synchronous mode, the selection of the memory cell and the sensing operation for the selected memory cell are performed in synchronization with the clock signal. For this reason, a sense amplifier for performing a sense operation in the synchronous mode is required to perform a high-speed sense operation at a predetermined timing according to the clock signal. On the other hand, in the asynchronous mode, a sensing operation must be executed in response to an address signal input regardless of the clock signal. Therefore, a sense amplifier that performs a sensing operation in the asynchronous mode is required to perform a continuous sensing operation.
すなわち、同期モードおよび非同期モードにおいてセンスアンプに要求される特性は、互いに異なる。そのため、同期モードおよび非同期モードのいずれをも実行可能なメモリモジュールでは、それぞれのモードにおいてセンス動作を実行するための2種類のセンスアンプが互いに独立に設けられる。 That is, the characteristics required for the sense amplifier in the synchronous mode and the asynchronous mode are different from each other. For this reason, in a memory module that can execute both the synchronous mode and the asynchronous mode, two types of sense amplifiers for performing a sensing operation in each mode are provided independently of each other.
しかしながら、このように2種類のセンスアンプが設けられるような構成を採用すると、選択されたメモリセルから得られる読出信号をそれぞれのセンスアンプに供給する必要があるため、比較的消費電力が増大するという問題があった。また、全体の回路構成が複雑化するという問題もあった。 However, when such a configuration in which two types of sense amplifiers are provided is employed, a read signal obtained from a selected memory cell needs to be supplied to each sense amplifier, and thus power consumption increases relatively. There was a problem. There is also a problem that the overall circuit configuration is complicated.
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、同期読出しおよび非同期読出しのいずれも可能な半導体装置において、消費電力を低減するとともに、回路構成をより簡素化した半導体装置を提供することである。 Accordingly, the present invention has been made to solve such a problem, and an object of the present invention is to reduce power consumption and further simplify a circuit configuration in a semiconductor device capable of both synchronous reading and asynchronous reading. A semiconductor device is provided.
この発明によれば、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルからデータを読出すためのセンスアンプとを備える半導体装置である。この発明に係る半導体装置は、クロック信号に同期して読出し動作を行なう第1のモード、およびクロック信号と非同期に読出し動作を行なう第2のモードを選択可能に構成され、センスアンプは、相補のデータ線からなるデータ線対と、選択されたメモリセルの記憶データに応じた相補の読出信号をデータ線対に与えるための入力回路と、データ線対に接続され、第1のモードの選択時にデータ読出しを行なうための第1のセンス回路と、データ線対に接続され、第2のモードの選択時にデータ読出しを行なうための第2のセンス回路とを含む。そして、第1のセンス回路は、クロック信号に対応して与えられるイネーブル信号に応答して、当該時点のデータ線対に現れる読出信号の電位関係に基づいて決定した第1のデータ信号を出力するように構成され、第2のセンス回路は、データ線対に現れる読出信号を差動増幅した第2のデータ信号を出力するように構成される。さらに、この発明に係る半導体装置は、第1のセンス回路を駆動するための電源電位を断続可能な第1のゲート回路と、第2のセンス回路とデータ線対との間に介挿され、第2のセンス回路とデータ線対とを電気的に断続可能な第2のゲート回路とを備える。そして、第1のゲート回路は、第2のモードの選択時に第1のセンス回路への電源電位の供給を遮断し、第2のゲート回路は、第2のモードの非選択時に第2のセンス回路とデータ線対とを電気的に遮断する。 According to the present invention, a semiconductor device includes a memory array having a plurality of memory cells arranged in a matrix, and a sense amplifier for reading data from the memory cells. The semiconductor device according to the present invention is configured to be able to select a first mode in which a read operation is performed in synchronization with a clock signal and a second mode in which a read operation is performed asynchronously with the clock signal. A data line pair consisting of data lines, an input circuit for supplying a complementary read signal corresponding to the storage data of the selected memory cell to the data line pair, and connected to the data line pair, when the first mode is selected A first sense circuit for reading data and a second sense circuit connected to the data line pair for reading data when the second mode is selected are included. Then, the first sense circuit outputs the first data signal determined based on the potential relationship of the read signal appearing on the data line pair at that time in response to the enable signal given corresponding to the clock signal. The second sense circuit is configured to output a second data signal obtained by differentially amplifying the read signal appearing on the data line pair. Furthermore, the semiconductor device according to the present invention is interposed between a first gate circuit capable of interrupting the power supply potential for driving the first sense circuit, the second sense circuit and the data line pair, And a second gate circuit capable of electrically connecting and disconnecting the second sense circuit and the data line pair. The first gate circuit cuts off the supply of the power supply potential to the first sense circuit when the second mode is selected, and the second gate circuit performs the second sense when the second mode is not selected. The circuit and the data line pair are electrically disconnected.
この発明によれば、同期読出しおよび非同期読出しのいずれも可能な半導体装置において、消費電力を低減するとともに、回路構成をより簡素化した半導体装置を実現できる。 According to the present invention, in a semiconductor device capable of both synchronous reading and asynchronous reading, it is possible to realize a semiconductor device with reduced power consumption and a simplified circuit configuration.
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。 Embodiments of the present invention will be described in detail with reference to the drawings. Note that the same or corresponding parts in the drawings are denoted by the same reference numerals and description thereof will not be repeated.
図1は、本実施形態に従う半導体装置100の概略構成図である。
図1を参照して、半導体装置100は、メモリモジュール8と、メモリモジュールインターフェイス回路20と、CPU(Central Processing Unit)22と、RAM(Random Access Memory)24と、DMAコントローラ(DMAC:Dynamic Memory Access Controller)26と、データバス10とを備える、SoCである。そして、メモリモジュールインターフェイス回路20と、CPU22と、RAM24と、DMAコントローラ26とは、データバス10を介して互いに接続される。さらに、メモリモジュール8は、メモリモジュールインターフェイス回路20を介して、データバス10と接続される。
FIG. 1 is a schematic configuration diagram of a
Referring to FIG. 1, a
CPU22は、メモリモジュール8から読出したデータや、RAM24から読出したデータを受けて、演算処理(ロジック演算)を実行するための演算処理部である。そして、CPU22は、演算処理によって得られた演算結果をメモリモジュール8やRAM24へ格納する。
The
RAM24は、CPU22の演算処理に伴う一時的なデータを格納するための記憶領域である。すなわち、RAM24は、揮発性の記憶素子である。
The
DMAコントローラ26は、データバス10を介してRAM24との間で行なわれるデータ転送を制御するための回路である。すなわち、DMAコントローラ26は、CPU22を介することなく、メモリモジュール8とRAM24との間のデータ転送などを可能にする。
The
メモリモジュール8は、メモリモジュールインターフェイス回路20を介して、入力されるデータ(図示しない)をアドレスと対応付けて記憶するとともに、選択されたアドレスに記憶されたデータを読出して、メモリモジュールインターフェイス回路20へ出力する。一例として、本実施形態においては、メモリモジュール8は、64ビット単位(Data0〜Data63)でデータを出力する。より詳細には、メモリモジュール8は、制御部1と、複数のメモリアレイ2と、複数のメモリアレイ2に対応する複数のセンスアンプ4と、エラー訂正回路6とを含む。
The memory module 8 stores input data (not shown) via the memory
また、メモリモジュール8は、クロック信号CLKに同期して読出し動作を行なう同期モードと、クロック信号と非同期に読出し動作を行なう非同期モードを選択可能に構成される。そして、メモリモジュール8は、CPU22から与えられるモード選択信号MODに応じて、いずれかのモードで動作する。
Memory module 8 is configured to be able to select a synchronous mode in which a read operation is performed in synchronization with clock signal CLK and an asynchronous mode in which a read operation is performed asynchronously with the clock signal. The memory module 8 operates in any mode in accordance with the mode selection signal MOD given from the
制御部1は、メモリモジュールインターフェイス回路20およびCPU22から制御信号(モード選択信号MODやクロック信号CLKなど)を受けて、メモリアレイ2、センスアンプ4およびエラー訂正回路6の動作を制御する。
The
メモリアレイ2の各々は、行列状に配置された複数のメモリセルを有し、制御部1からから与えられるアドレス信号などに応じて、データの読出しおよびデータの書込み動作を実行する。特に、メモリアレイ2は、不揮発的にデータを記憶可能なメモリセルであり、一例として、各メモリセルは、フラッシュメモリで構成される。代替的に、各メモリセルをMRAM(Magnetic Random Access Memory)やFeRAM(Ferroelectric Random Access Memory)などで構成してもよい。
Each of the memory arrays 2 has a plurality of memory cells arranged in a matrix, and performs data read and data write operations in accordance with an address signal or the like given from the
本実施形態では、データ読出しおよび書込みの信頼性を高めるために、メモリモジュール8には、データ領域として用いられる64個のメモリアレイ2と、パリティ領域として用いられる7個のメモリアレイ2とが設けられる。 In this embodiment, in order to improve the reliability of data reading and writing, the memory module 8 is provided with 64 memory arrays 2 used as data areas and 7 memory arrays 2 used as parity areas. It is done.
そして、メモリアレイ2の各々において選択されたメモリセルから、対応する相補のグローバルビット線対GBLP0,/GBLP0〜GBLP6,/GBLP6、もしくはGBL0,/GBL0〜GBL63,/GBL63を介して、記憶データに応じた読出信号が対応のセンスアンプ4へ出力される。
Then, memory data is transferred from the selected memory cell in each of the memory arrays 2 via the corresponding complementary global bit line pairs GBLP0, / GBLP0 to GBLP6, / GBLP6, or GBL0, / GBL0 to GBL63, / GBL63. A corresponding read signal is output to the
センスアンプ4の各々は、対応のメモリアレイ2から出力される読出信号に基づいて、対応のメモリセルの記憶データを読出す。そして、センスアンプ4の各々は、読出した記憶データをデータ出力DoutP0〜DoutP6,Dout0〜Dout63として、エラー訂正回路6へ出力する。
Each of
エラー訂正回路6は、センスアンプ4の各々から出力されるデータ出力Dout0〜Dout63からパリティ検査符号を生成するとともに、当該生成したパリティ検査符号とデータ出力DoutP0〜DoutP6とを比較して、データ誤り有無の検査ならびにデータ誤りの訂正を実行する。そして、エラー訂正回路6は、当該エラー検査およびエラー訂正を行なった後の読出データData0〜Data63をメモリモジュールインターフェイス回路20へ出力する。
The error correction circuit 6 generates a parity check code from the data outputs Dout0 to Dout63 output from each of the
メモリモジュールインターフェイス回路20は、データ取込クロック生成部18と、データバッファ12と、レジスタ14と、データバスドライバ回路16とを含む。
The memory
データ取込クロック生成部18は、CPU22の動作タイミングを規定するCPUクロック信号CPU_CLKを受けて、データバッファ12およびレジスタ14の動作タイミングを制御する。さらに、データ取込クロック生成部18は、CPUクロック信号CPU_CLKから、メモリモジュール8を同期モードで作動させるためのクロック信号CLKを生成し、メモリモジュール8へ与える。
The data capture clock generation unit 18 receives the CPU clock signal CPU_CLK that defines the operation timing of the
データバッファ12は、メモリモジュール8から連続的に出力される読出データData0〜Data63を一時的に格納するとともに、FIFO(First In First Out)方式に従って、当該格納した読出データをレジスタ14へ出力する。
The
レジスタ14は、データバッファ12から出力される読出データを、データバス10のデータ幅(ビット数)と一致させるためにデータ配列を変更するなどして、データバスドライバ回路16へ出力する。
The
データバスドライバ回路16は、データバス10上に読出しデータを伝搬させるために、CPU22やRAM14の入力インピーダンスを考慮して、読出しデータの信号を増幅して出力する。
The data
本実施形態では、特にメモリモジュール8からのデータ読出し動作について詳述する。なお、以下の説明においては、相補のグローバルビット線対を符号「GBL,/GBL」を用いて総称するとともに、対応のグローバルビット線をそれぞれ符号「GBL」および符号「/GBL」を用いて総称する。また、センスアンプ4から出力されるデータ出力を符号「Dout」を用いて総称する。
In the present embodiment, a data reading operation from the memory module 8 will be described in detail. In the following description, complementary global bit line pairs are collectively referred to by using the symbols “GBL, / GBL”, and the corresponding global bit lines are collectively referred to by using the symbols “GBL” and “/ GBL”, respectively. To do. Further, the data output output from the
図2は、メモリモジュール8の要部を示すより詳細な構成図である。
図2を参照して、メモリアレイ2の各々は、グローバルビット線対GBL,/GBLを介して、センスアンプ4と電気的に接続される。そして、メモリアレイ2の各々は、ビット線BL1〜BLnと、ワード線WL1〜WLmと、複数(n個×m個)のメモリセルMCと、カラムセレクタCOL〜COLnと、ロウデコーダ30と、カラムデコーダ32と、参照メモリセル34と、プリチャージトランジスタ36a,36bと、ディスチャージトランジスタ38a,38bとを含む。
FIG. 2 is a more detailed configuration diagram showing the main part of the memory module 8.
Referring to FIG. 2, each of memory arrays 2 is electrically connected to sense
ビット線BL1〜BLnは、行方向に沿って整列配置され、ワード線WL1〜WLmは、列方向に沿って整列配置される。そして、ビット線BL1〜BLnと、ワード線WL1〜WLmとの交差点の各々に対応付けて、メモリセルMCが配置される。すなわち、メモリセルMCは、n個×m個の行列状に配置される。 Bit lines BL1 to BLn are arranged in alignment along the row direction, and word lines WL1 to WLm are arranged in alignment in the column direction. Memory cells MC are arranged in association with the intersections of the bit lines BL1 to BLn and the word lines WL1 to WLm. That is, the memory cells MC are arranged in an n × m matrix.
メモリセルMCの各々は、対応のビット線BL1〜BLnと、基準電位との間に接続されるとともに、そのゲートは、対応のワード線WL1〜WLmに接続される。そして、メモリセルMCは、記憶するデータに応じて出力電極間に生じるしきい電圧を変化させる。一例として、本実施形態では、メモリセルMCの各々は、高しきい電圧および低しきい電圧に対応付けて2値のデータを記憶する。なお、以下の説明においては、高電圧状態と低電圧状態との2値をとり得る場合には、「H」レベル(高電圧状態)および「L」レベル(低電圧状態)のように表わす。 Each of memory cells MC is connected between corresponding bit lines BL1 to BLn and a reference potential, and its gate is connected to corresponding word lines WL1 to WLm. The memory cell MC changes the threshold voltage generated between the output electrodes in accordance with the stored data. As an example, in the present embodiment, each of the memory cells MC stores binary data in association with a high threshold voltage and a low threshold voltage. In the following description, when two values of a high voltage state and a low voltage state can be taken, they are represented as “H” level (high voltage state) and “L” level (low voltage state).
カラムセレクタCOL〜COLnの各々は、対応のビット線BL1〜BLnと、グローバルビット線GBLとの間に介挿され、カラムデコーダ32からゲートに与えられるゲート信号(図示しない)に応じて、対応のビット線BL1〜BLnとグローバルビット線GBLとの間を電気的に接続もしくは遮断する。すなわち、ビット線BL1〜BLnのうち、活性化されたカラムセレクタに対応するビット線がグローバルビット線GBLと電気的に接続される。
Each of the column selectors COL to COLn is inserted between the corresponding bit line BL1 to BLn and the global bit line GBL, and in response to a gate signal (not shown) applied from the
ロウデコーダ30は、ワード線WL1〜WLmと電気的に接続され、制御部1(図1)から与えられるアドレス信号ADDおよび制御信号CTRLに応じて、選択されるメモリセルMCに対応するワード線を活性化する。すると、活性化されたワード線に対応するメモリセルMCは、活性化されて、その出力電極間に記憶データに応じたしきい電圧を生じる。
The
カラムデコーダ32は、制御部1(図1)から与えられるアドレス信号ADDおよび制御信号CTRLに応じて、選択されるメモリセルMCに対応するカラムセレクタを活性化する。すると、活性化されたカラムセレクタに対応するビット線に接続されるメモリセルMCは、グローバルビット線GBLと接続される。
The
したがって、活性化されたワード線と、活性化されたカラムセレクタに対応するビット線との交差点に配置されるメモリセルMCがグローバルビット線GBLと接続されることになる。 Therefore, the memory cell MC arranged at the intersection of the activated word line and the bit line corresponding to the activated column selector is connected to the global bit line GBL.
参照メモリセル34は、グローバルビット線/GBLと電気的に接続され、メモリセルMCが生じる「H」レベルと「L」レベルとの中間のしきい電圧を生じるように形成される。
プリチャージトランジスタ36a,36bは、それぞれグローバルビット線GBLおよび/GBLに接続される。そして、プリチャージトランジスタ36a,36bは、ゲートに与えられるプリチャージ指令PRCに応答して、プリチャージ電位VPPをそれぞれグローバルビット線GBLおよび/GBLに与える。
ディスチャージトランジスタ38a,38bは、それぞれグローバルビット線GBLおよび/GBLに接続される。そして、ディスチャージトランジスタ38a,38bは、ゲートに与えられるディスチャージ指令DISに応答して、それぞれグローバルビット線GBLおよび/GBLを基準電位に放電(ディスチャージ)する。
センスアンプ4は、選択されたメモリセルMCで生じる信号と、参照メモリセル34で生じる信号とを比較して、データ出力Doutを生成して出力する。なお、本明細書において、「読出信号」とは、選択されたメモリセルMCで生じる信号と参照メモリセル34で生じる信号とからなる相補の信号を意味する。
The
上述したように、メモリモジュール8は、同期モードおよび非同期モードのいずれでも動作するように構成される。そのため、センスアンプ4は、選択される読出しモードに応じたセンス動作を実行する。
As described above, the memory module 8 is configured to operate in both the synchronous mode and the asynchronous mode. Therefore, the
概略すると、同期モードでは、クロック信号CLKに同期して、メモリセルMCの選択、グローバルビット線GBL(およびビット線BL)のプリチャージ、メモリセルMCと参照メモリセル34と生じる信号のセンス動作、およびグローバルビット線GBL(およびビット線BL)のディスチャージが逐次的に実行される。そのため、センスアンプ4は、予め定められるタイミングにおいて、メモリセルMCに記憶されているデータ値を判断する必要がある。
In summary, in the synchronous mode, in synchronization with the clock signal CLK, the memory cell MC is selected, the global bit line GBL (and the bit line BL) is precharged, and the sense operation of the signal generated between the memory cell MC and the
一方、非同期モードでは、クロック信号CLKにかかわらず、メモリモジュール8の外部から与えられるアドレス信号ADDが新たに与えられる時点(もしくは、アドレス信号ADDが変更される時点)において、メモリセルMCに記憶されているデータ値を判断する必要がある。すなわち、非同期モードでは、センスアンプは、いずれのタイミングにおいても、センス動作を可能に構成される必要がある。 On the other hand, in the asynchronous mode, regardless of the clock signal CLK, it is stored in the memory cell MC when the address signal ADD given from the outside of the memory module 8 is newly given (or when the address signal ADD is changed). It is necessary to determine the data value. In other words, in the asynchronous mode, the sense amplifier needs to be configured to be able to perform a sense operation at any timing.
上述のように、同期モードおよび非同期モードのそれぞれにおいて異なるセンス動作が要求される。そのため、従来のSoCでは、それぞれのモードにおいてセンス動作を実行するための2種類のセンスアンプが互いに独立に設けられていた。 As described above, different sensing operations are required in each of the synchronous mode and the asynchronous mode. Therefore, in the conventional SoC, two types of sense amplifiers for executing the sensing operation in each mode are provided independently of each other.
図3は、従来のSoCにおけるセンスアンプの一例を示す概略構成図である。
図3を参照して、従来のSoCは、アンプ部40と、同期モード用センスアンプ42と、非同期モード用センスアンプ46とを備える。
FIG. 3 is a schematic configuration diagram showing an example of a sense amplifier in a conventional SoC.
Referring to FIG. 3, the conventional SoC includes an
アンプ部40は、グローバルビット線対GBL,/GBLに接続され、グローバルビット線対GBL,/GBLに現れる読出信号を増幅する。そして、アンプ部40は、増幅した読出信号を同期モード用センスアンプ42および非同期モード用センスアンプ46へ出力する。
The
同期モード用センスアンプ42は、クロスカップル型のラッチ回路を含んで構成される。そして、同期モード用センスアンプ42は、アンプイネーブル信号AMP_Enaを与えられると、当該時点の読出信号の電位関係に基づいて決定した同期読出データ信号を保持出力する。
The synchronous
一方、非同期モード用センスアンプ46は、カレントミラー回路を含んで構成される。そして、非同期モード用センスアンプ46は、非同期イネーブル信号ASY_Enaを与えられる期間において、アンプ部40から与えられる読出信号を差動増幅した非同期読出データ信号を連続出力する。
On the other hand, the asynchronous
具体的には、同期モード用センスアンプ42は、NチャネルMOSトランジスタQ14,Q16,Q18,Q20a,Q20b,Q24a,Q24bと、PチャネルMOSトランジスタQ10,Q12と、ドライバ回路44とを含む。
Specifically, synchronous
PチャネルMOSトランジスタQ10,Q12と、NチャネルMOSトランジスタQ14,Q16とは、クロスカップル型のラッチ回路を構成する。そして、このラッチ回路は、電源電位VDDと基準電位との間に接続され、電源電位VDDを受けて駆動する。 P-channel MOS transistors Q10 and Q12 and N-channel MOS transistors Q14 and Q16 constitute a cross-coupled latch circuit. The latch circuit is connected between the power supply potential VDD and the reference potential, and is driven by receiving the power supply potential VDD.
NチャネルMOSトランジスタQ18は、接続ノードN18と基準電位との間に接続されるとともに、そのゲートには、アンプイネーブル信号AMP_Enaが与えられる。すなわち、NチャネルMOSトランジスタQ18は、ラッチ回路への電源電位VDDの供給を断続させる。そして、アンプイネーブル信号AMP_Enaが「H」レベルに駆動されると、NチャネルMOSトランジスタQ18は活性化して、電源電位VDDからラッチ回路へ駆動電流が供給される。 N-channel MOS transistor Q18 is connected between connection node N18 and a reference potential, and an amplifier enable signal AMP_Ena is applied to its gate. That is, N channel MOS transistor Q18 intermittently supplies power supply potential VDD to the latch circuit. When amplifier enable signal AMP_Ena is driven to the “H” level, N channel MOS transistor Q18 is activated, and a drive current is supplied from power supply potential VDD to the latch circuit.
NチャネルMOSトランジスタQ20aおよびQ24aは、接続ノードN10と基準電位との間に直列接続される。そして、NチャネルMOSトランジスタQ20aのゲートには、入力イネーブル信号INP_Enaが与えられるとともに、NチャネルMOSトランジスタQ24aのゲートには、アンプ部40から出力される読出し信号の一方が与えられる。
N channel MOS transistors Q20a and Q24a are connected in series between connection node N10 and the reference potential. An input enable signal INP_Ena is applied to the gate of N channel MOS transistor Q20a, and one of the read signals output from
同様に、NチャネルMOSトランジスタQ20bおよびQ24bは、接続ノードN20と基準電位との間に直列接続される。そして、NチャネルMOSトランジスタQ20bのゲートには、入力イネーブル信号INP_Enaが与えられるとともに、NチャネルMOSトランジスタQ24bのゲートには、アンプ部40から出力される読出し信号の他方が与えられる。
Similarly, N channel MOS transistors Q20b and Q24b are connected in series between connection node N20 and the reference potential. The input enable signal INP_Ena is applied to the gate of the N channel MOS transistor Q20b, and the other read signal output from the
入力イネーブル信号INP_Enaが「H」レベルに駆動されると、NチャネルMOSトランジスタQ20a,Q20bは活性化して、それぞれ接続ノードN10およびN20に所定の電位が生じる。ここで、NチャネルMOSトランジスタQ24aおよびQ24bに生じるしきい電圧は、それぞれグローバルビット線対GBL,/GBLを介して伝達される読出信号に応じて決まるので、接続ノードN10およびN12には、それぞれ読出信号に応じた電位が与えられることになる。 When input enable signal INP_Ena is driven to "H" level, N channel MOS transistors Q20a and Q20b are activated to generate predetermined potentials at connection nodes N10 and N20, respectively. Here, the threshold voltages generated in N channel MOS transistors Q24a and Q24b are determined according to the read signal transmitted through global bit line pair GBL, / GBL, respectively, so that connection nodes N10 and N12 are read out respectively. A potential corresponding to the signal is applied.
すると、接続ノードN10の電位と、接続ノードN12の電位との大小関係に応じて、PチャネルMOSトランジスタQ10もしくはQ12の状態(活性状態もしくは非活性状態)が決定する。さらに、アンプイネーブル信号AMP_Enaが与えられると、接続ノードN20には、PチャネルMOSトランジスタQ12の状態に応じて、電源電位VDD(「H」レベル)もしくは基準電位(「L」レベル)が現れる。さらに、ドライバイネーブル信号DRV_Enaがドライバ回路44に与えられることで、接続ノードN20に現れる電位が増幅されて、データ出力Doutとして出力される。
Then, the state (active state or inactive state) of P channel MOS transistor Q10 or Q12 is determined according to the magnitude relationship between the potential of connection node N10 and the potential of connection node N12. Furthermore, when amplifier enable signal AMP_Ena is applied, power supply potential VDD (“H” level) or reference potential (“L” level) appears at connection node N20 in accordance with the state of P channel MOS transistor Q12. Further, the driver enable signal DRV_Ena is supplied to the
また、非同期モード用センスアンプ46は、PチャネルMOSトランジスタQ28,Q30,Q32と、NチャネルMOSトランジスタQ34a,Q34b,Q38と、ドライバ回路48とを含む。
Asynchronous
PチャネルMOSトランジスタQ28,Q30と、NチャネルMOSトランジスタQ34a,Q34bとは、カレントミラー回路を構成する。そして、このカレントミラー回路は、電源電位VDDと基準電位との間に接続され、電源電位VDDを受けて駆動する。 P channel MOS transistors Q28 and Q30 and N channel MOS transistors Q34a and Q34b form a current mirror circuit. The current mirror circuit is connected between the power supply potential VDD and the reference potential, and is driven by receiving the power supply potential VDD.
NチャネルMOSトランジスタQ38は、接続ノードN28と基準電位との間に接続されるとともに、そのゲートには、非同期イネーブル信号ASY_Enaが与えられる。すなわち、NチャネルMOSトランジスタQ38は、カレントミラー回路への電源電位VDDの供給を断続させる。そして、非同期イネーブル信号ASY_Enaが「H」レベルに駆動されると、NチャネルMOSトランジスタQ38は活性化して、電源電位VDDからカレントミラー回路へ駆動電流が供給される。 N-channel MOS transistor Q38 is connected between connection node N28 and a reference potential, and an asynchronous enable signal ASY_Ena is applied to its gate. That is, N channel MOS transistor Q38 intermittently supplies power supply potential VDD to the current mirror circuit. When asynchronous enable signal ASY_Ena is driven to “H” level, N channel MOS transistor Q38 is activated, and a drive current is supplied from power supply potential VDD to the current mirror circuit.
このカレントミラー回路では、NチャネルMOSトランジスタQ34aを流れる電流と、NチャネルMOSトランジスタQ34bを流れる電流との差に相当する電流が接続ノードN26から送出される。 In this current mirror circuit, a current corresponding to the difference between the current flowing through N channel MOS transistor Q34a and the current flowing through N channel MOS transistor Q34b is sent from connection node N26.
ここで、NチャネルMOSトランジスタQ34aおよびQ34bは、互いにサイズ(チャネル長さとチャネル幅との比)が同一となるように形成される。そして、NチャネルMOSトランジスタQ34aおよびQ34bのゲートには、それぞれグローバルビット線GBLおよび/GBLに現れる読出信号に相当するゲート電流が与えられる。そのため、NチャネルMOSトランジスタQ34aおよびQ34bには、それぞれグローバルビット線GBLおよび/GBLに流れる読出信号に対応する貫通電流が流れ、接続ノードN26からは、グローバルビット線GBLおよび/GBLに現れる読出信号を差動増幅した電流がドライバ回路48へ送出される。
Here, N channel MOS transistors Q34a and Q34b are formed to have the same size (ratio between channel length and channel width). Gate currents corresponding to read signals appearing on global bit lines GBL and / GBL are applied to the gates of N channel MOS transistors Q34a and Q34b, respectively. Therefore, a through current corresponding to a read signal flowing in global bit lines GBL and / GBL flows through N channel MOS transistors Q34a and Q34b, respectively, and a read signal appearing in global bit lines GBL and / GBL flows from connection node N26. The differentially amplified current is sent to the
ドライバ回路48は、非同期イネーブル信号ASY_Enaに応答して活性化するように構成される。そして、非同期モードの選択中には、非同期イネーブル信号ASY_Enaは「H」レベルに保持されるので、ドライバ回路48は、読出信号の電流差に応じた電流出力を差動増幅して、データ出力Doutとして連続出力する。
The
上述のように、従来のSoCでは、読出しモードに応じた2種類のセンスアンプが設けられていたため、アンプ部40から見た電気負荷が大きくなり、アンプ部40での消費電力が比較的大きかった。また、同期モード用センスアンプ42および非同期モード用センスアンプ46の形成に伴って、全体の回路構成が比較的複雑になっていた。
As described above, in the conventional SoC, since two types of sense amplifiers corresponding to the reading mode are provided, the electrical load viewed from the
そこで、本実施形態では、図3に示す従来のSoCに比較して、消費電力を低減するとともに、回路構成を簡素化したセンスアンプを提供する。 Therefore, the present embodiment provides a sense amplifier that reduces power consumption and simplifies the circuit configuration as compared with the conventional SoC shown in FIG.
図4は、本実施形態に従うセンスアンプ4の概略構成図である。
図4を参照して、本実施形態に従うセンスアンプ4は、データ線DLおよび/DLと、入力回路50と、同期モード用センス回路54と、非同期モード用センス回路52と、第1ゲート回路62と、第2ゲート回路64と、第3ゲート回路56とを含む。なお、以下の説明では、相補のデータ線DLおよび/DLをデータ線対DL,/DLとも総称する。
FIG. 4 is a schematic configuration diagram of the
Referring to FIG. 4, the
同期モードにおけるセンスアンプ4での動作を概略すると、クロック信号CLKに同期してロウデコーダ30(図2)およびカラムデコーダ32(図2)がメモリセルMCを選択する。このメモリセルMCの選択に連動して、制御部1(図1)は、アンプイネーブル信号AMP_Ena、入力イネーブル信号INP_Ena、およびドライバイネーブル信号DRV_Enaを逐次的に「H」レベルに駆動する。このとき、非同期イネーブル信号ASY_Enaは、「L」レベルに保持される。これにより、非同期モード用センス回路52は、データ線対DL,/DLと電気的に遮断される。
When the operation of the
すると、同期モード用センス回路54は、入力イネーブル信号INP_Enaが「H」レベルに駆動された時点において、データ線対DL,/DLに現れる読出信号の電位関係に基づいて、データ信号を「L」レベルまたは「H」レベルに決定する。その後、アンプイネーブル信号AMP_Enaおよびドライバイネーブル信号DRV_Enaが「H」レベルに駆動されると、同期モード用センス回路54は、決定したデータ信号をデータ出力Doutとして出力する。このとき、非同期モード用センス回路52からは何らのデータ出力Doutも行なわれないので、同期モード用センス回路54からのデータ出力Doutがエラー訂正回路6(図1)へ出力される。
Then, at the time when the input enable signal INP_Ena is driven to the “H” level, the synchronous
一方、非同期モードにおけるセンスアンプ4での動作を概略すると、ロウデコーダ30(図2)およびカラムデコーダ32(図2)がクロック信号CLKにかかわらずメモリセルMCを選択する。制御部1(図1)は、非同期イネーブル信号ASY_Enaを「H」レベルに保持する。これにより、非同期モード用センス回路52は、データ線対DL,/DLと電気的に接続され、同期モード用センス回路54は、電源電位VDDと遮断されて非活性化する。なお、アンプイネーブル信号AMP_Enaおよびドライバイネーブル信号DRV_Enaは、いずれも「L」レベルに保持され、入力イネーブル信号INP_Enaは、「H」レベルに保持される。
On the other hand, the operation of the
すると、非同期モード用センス回路52は活性化され、データ線対DL,/DLに現れる読出信号を差動増幅して、データ出力Doutとして出力する。このとき、同期モード用センス回路54からは何らのデータ出力Doutも行なわれないので、非同期モード用センス回路52からのデータ出力Doutがエラー訂正回路6(図1)へ出力される。
Then, the asynchronous
以下、センスアンプ4の各部位について詳述する。
入力回路50は、選択されたメモリセルMCの記憶データに応じた相補の読出信号をデータ線対DL,/DLへ与える。より詳細には、入力回路50は、相補のNチャネルMOSトランジスタQ72aおよびQ72bと、アンプ部60とを含む。
Hereinafter, each part of the
アンプ部60は、グローバルビット線対GBL,/GBLに接続され、グローバルビット線対GBL,/GBLに現れる読出信号を増幅する。そして、アンプ部60は、増幅した相補の読出信号をそれぞれNチャネルMOSトランジスタQ72aおよびQ72bへ出力する。
NチャネルMOSトランジスタQ72aおよびQ72bは、それぞれデータ線DLおよび/DLと基準電位との間に介挿され、そのゲートには、アンプ部60の対応の出力が与えられる。ここで、NチャネルMOSトランジスタQ72aおよびQ72bは、互いにサイズ(チャネル長さとチャネル幅との比)が同一となるように形成される。そのため、NチャネルMOSトランジスタQ72aおよびQ72bには、それぞれグローバルビット線GBLおよび/GBLに流れる読出信号に相当する貫通電流が流れる。したがって、データ線対DL,/DLには、グローバルビット線対GBL,/GBLに現れる読出信号に対応する読出信号が与えられることになる。
N channel MOS transistors Q72a and Q72b are respectively inserted between data lines DL and / DL and a reference potential, and corresponding outputs of
なお、データ線対DL,/DLに現れる読出信号は、データ線対DL,/DLと基準電位との間に接続される相補のNチャネルMOSトランジスタQ72a,Q72bのしきい電圧に依存して決定される。そのため、「H」レベルの読出信号に対応するNチャネルMOSトランジスタでは、そのゲートに「H」レベルの信号が与えられるので、活性化して導通状態となる。そのため、データ線対DL,/DLには、グローバルビット線対GBL,/GBLに現れる読出信号に対して、「H」レベルと「L」レベルとを相互に反転した読出信号が現れることになる。 The read signal appearing on data line pair DL, / DL is determined depending on the threshold voltage of complementary N channel MOS transistors Q72a, Q72b connected between data line pair DL, / DL and the reference potential. Is done. Therefore, in the N-channel MOS transistor corresponding to the “H” level read signal, since the “H” level signal is applied to the gate thereof, it is activated and becomes conductive. Therefore, a read signal in which “H” level and “L” level are inverted with respect to the read signal appearing on global bit line pair GBL, / GBL appears on data line pair DL, / DL. .
同期モード用センス回路54は、データ線対DL,/DLに接続され、同期モード選択時に、データ線対DL,/DLに現れる読出信号に基づいて、選択されたメモリセルMCから記憶データを読出す。より詳細には、同期モード用センス回路54は、PチャネルMOSトランジスタQ60,Q62と、NチャネルMOSトランジスタQ64,Q66,Q68と、ドライバ回路58とを含む。
Synchronous
PチャネルMOSトランジスタQ60およびQ62、ならびにNチャネルMOSトランジスタQ64およびQ66は、クロスカップル型のラッチ回路を構成する。すなわち、接続ノードN64と接続ノードN68との間には、PチャネルMOSトランジスタQ60とNチャネルMOSトランジスタQ64とが直列に接続されるとともに、PチャネルMOSトランジスタQ62とNチャネルMOSトランジスタQ66とが直列に接続される。 P-channel MOS transistors Q60 and Q62 and N-channel MOS transistors Q64 and Q66 constitute a cross-couple type latch circuit. That is, between connection node N64 and connection node N68, P channel MOS transistor Q60 and N channel MOS transistor Q64 are connected in series, and P channel MOS transistor Q62 and N channel MOS transistor Q66 are connected in series. Connected.
そして、PチャネルMOSトランジスタQ60のゲート、およびNチャネルMOSトランジスタQ64のゲートは、PチャネルMOSトランジスタQ62とNチャネルMOSトランジスタQ66との接続点である接続ノードN62と共通に接続される。 The gate of P channel MOS transistor Q60 and the gate of N channel MOS transistor Q64 are connected in common with a connection node N62 which is a connection point between P channel MOS transistor Q62 and N channel MOS transistor Q66.
同様に、PチャネルMOSトランジスタQ62のゲート、およびNチャネルMOSトランジスタQ66のゲートは、PチャネルMOSトランジスタQ60とNチャネルMOSトランジスタQ64との接続点である接続ノードN60と共通に接続される。 Similarly, the gate of P channel MOS transistor Q62 and the gate of N channel MOS transistor Q66 are commonly connected to connection node N60 which is a connection point between P channel MOS transistor Q60 and N channel MOS transistor Q64.
同期モード用センス回路54は、その駆動電源として、接続ノードN64に接続される第1ゲート回路62から電源電位VDDが与えられる。また、NチャネルMOSトランジスタQ68は、接続ノードN68と基準電位との間に接続され、そのゲートには、アンプイネーブル信号AMP_Enaが与えられる。
The synchronous
第1ゲート回路62から電源電位VDDが供給される期間において、アンプイネーブル信号AMP_Enaが「H」レベルに駆動されると、同期モード用センス回路54は、活性化される。そして、同期モード用センス回路54は、当該時点にデータ線対DL,/DLに現れる読出信号の電位関係に基づいて決定した同期読出データ信号をデータ線対DL,/DLに保持出力する。
When the amplifier enable signal AMP_Ena is driven to the “H” level during the period in which the power supply potential VDD is supplied from the
ここで、ドライバ回路58は、接続ノードN72でデータ線/DLと接続され、データ線/DLに出力される同期読出データ信号を受取る。そして、ドライバ回路58は、同期読出データ信号を増幅して、データ出力Doutとしてエラー訂正回路6(図1)へ出力する。
Here,
以下、同期モード用センス回路54におけるより詳細な動作を説明する。上述したように、データ線対DL,/DLに現れる読出信号は、互いに相補である。そのため、データ線DLの接続ノードN70(および接続ノードN60)の電位と、データ線/DLの接続ノードN72(および接続ノードN62)における電位とは、互いに一致することはなく、いずれかの接続ノードがより高電位状態にある。
Hereinafter, a more detailed operation in the synchronization
ここで、データ線DL、すなわち接続ノードN70がより高電位状態であれば、PチャネルMOSトランジスタQ60のゲート−ソース間には、接続ノードN72と接続ノードN70との間の電位差に相当する負電圧が印加される。一方、PチャネルMOSトランジスタQ62のゲート−ソース間には、接続ノードN70と接続ノードN72との間の電位差に相当する正電圧が印加される。そのため、PチャネルMOSトランジスタQ60は、活性化して導通状態となる一方、PチャネルMOSトランジスタQ62は、非導通状態を維持する。PチャネルMOSトランジスタQ60が導通状態になると、接続ノードN60には、ほぼ電源電位VDDに一致する電位が現れる。すると、NチャネルMOSトランジスタQ66が活性化して導通状態となるため、接続ノードN62には、ほぼ基準電位に一致する電位が現れる。 If data line DL, that is, connection node N70 is in a higher potential state, a negative voltage corresponding to the potential difference between connection node N72 and connection node N70 is applied between the gate and source of P channel MOS transistor Q60. Is applied. On the other hand, a positive voltage corresponding to the potential difference between connection node N70 and connection node N72 is applied between the gate and source of P channel MOS transistor Q62. Therefore, P channel MOS transistor Q60 is activated to be in a conductive state, while P channel MOS transistor Q62 is maintained in a nonconductive state. When P channel MOS transistor Q60 is rendered conductive, a potential substantially matching power supply potential VDD appears at connection node N60. Then, N channel MOS transistor Q66 is activated and becomes conductive, so that a potential substantially matching the reference potential appears at connection node N62.
このような動作の結果、データ線DLには、ほぼ電源電位VDD(「H」レベル)と一致する電位が与えられるとともに、データ線/DLには、ほぼ基準電位(「L」レベル)と一致する電位が与えられる。 As a result of such an operation, the data line DL is supplied with a potential that substantially matches the power supply potential VDD (“H” level), and the data line / DL substantially matches the reference potential (“L” level). Potential to be applied.
一方、データ線/DL、すなわち接続ノードN72がより高電位状態であれば、PチャネルMOSトランジスタQ62のゲート−ソース間には、接続ノードN70と接続ノードN72との間の電位差に相当する負電圧が印加される。一方、PチャネルMOSトランジスタQ60のゲート−ソース間には、接続ノードN72と接続ノードN70との間の電位差に相当する正電圧が印加される。そのため、PチャネルMOSトランジスタQ62は、活性化して導通状態となる一方、PチャネルMOSトランジスタQ60は、非導通状態を維持する。PチャネルMOSトランジスタQ62が導通状態になると、接続ノードN62には、ほぼ電源電位VDDに一致する電位が現れる。すると、NチャネルMOSトランジスタQ64が活性化して導通状態となるため、接続ノードN60には、ほぼ基準電位に一致する電位が現れる。 On the other hand, if data line / DL, that is, connection node N72 is in a higher potential state, a negative voltage corresponding to the potential difference between connection node N70 and connection node N72 is applied between the gate and source of P channel MOS transistor Q62. Is applied. On the other hand, a positive voltage corresponding to the potential difference between connection node N72 and connection node N70 is applied between the gate and source of P channel MOS transistor Q60. Therefore, P channel MOS transistor Q62 is activated to be in a conductive state, while P channel MOS transistor Q60 is maintained in a nonconductive state. When P channel MOS transistor Q62 is rendered conductive, a potential substantially matching power supply potential VDD appears at connection node N62. Then, N channel MOS transistor Q64 is activated and becomes conductive, so that a potential substantially matching the reference potential appears at connection node N60.
このような動作の結果、データ線/DLには、ほぼ電源電位VDD(「H」レベル)と一致する電位が与えられるとともに、データ線DLには、ほぼ基準電位(「L」レベル)と一致する電位が与えられる。 As a result of such an operation, the data line / DL is supplied with a potential that substantially matches the power supply potential VDD (“H” level), and the data line DL substantially matches the reference potential (“L” level). Potential to be applied.
以上のようなセンス動作によって、同期モード用センス回路54は、相補の同期読出データ信号をデータ線対DL,/DLへ出力する。また、出力される電位レベルが確定するまでの過渡的な同期読出データ信号をデータ出力Doutとして出力しないように、ドライバ回路58は、アンプイネーブル信号AMP_Enaが同期モード用センス回路54へ与えられるタイミングに遅延して、活性化させるように構成される。
By the sensing operation as described above, the synchronous
非同期モード用センス回路52は、データ線対DL,/DLに接続され、非同期モード選択時に、データ線対DL,/DLに現れる読出信号を差動増幅した非同期読出データ信号をデータ出力Doutとして連続出力する。より詳細には、非同期モード用センス回路52は、PチャネルMOSトランジスタQ50,Q52,Q54と、ドライバ回路66とを含む。
Asynchronous
PチャネルMOSトランジスタQ50およびQ52は、カレントミラー回路を構成する。すなわち、PチャネルMOSトランジスタQ50は、電源電位VDDとデータ線DLとの間に接続される。また、PチャネルMOSトランジスタQ52は、電源電位VDDとデータ線/DLとの間に接続される。PチャネルMOSトランジスタQ50およびQ52のゲートは共通に接続され、さらに、PチャネルMOSトランジスタQ50のソースとも接続される。 P channel MOS transistors Q50 and Q52 form a current mirror circuit. That is, P channel MOS transistor Q50 is connected between power supply potential VDD and data line DL. P channel MOS transistor Q52 is connected between power supply potential VDD and data line / DL. The gates of P channel MOS transistors Q50 and Q52 are connected in common, and further connected to the source of P channel MOS transistor Q50.
第2ゲート回路64によって、非同期モード用センス回路52とデータ線対DL,/DLとが電気的に接続されると、電源電位VDDからそれぞれデータ線DLおよび/DLを介して基準電位に流れる貫通電流が生じる。すると、非同期モード用センス回路52のカレントミラー回路は、データ線DLを流れる貫通電流と、データ線/DLを流れる貫通電流とを差動増幅し、接続ノードN56から送出する。
When the asynchronous
ここで、それぞれデータ線DLおよび/DLを流れる貫通電流は、グローバルビット線GBLおよび/GBLを流れる読出信号に対応するので、接続ノードN56から送出される差動増幅電流は、選択されたメモリセルMCの記憶データを示すことになる。 Here, the through currents flowing through the data lines DL and / DL respectively correspond to the read signals flowing through the global bit lines GBL and / GBL, so that the differential amplification current sent from the connection node N56 is the selected memory cell. This indicates the data stored in the MC.
ドライバ回路66は、非同期モード用センス回路52の出力段に配置され、接続ノードN56から送出される差動増幅電流を増幅し、データ出力Doutとしてエラー訂正回路6(図1)へ出力する。さらに、ドライバ回路66は、非同期モード用センス回路52の活性化を指示するための非同期イネーブル信号ASY_Enaに応答して、活性化する。
The
PチャネルMOSトランジスタQ54は、PチャネルMOSトランジスタQ52と並列接続され、そのゲートには非同期イネーブル信号ASY_Enaが与えられる。このPチャネルMOSトランジスタQ54は、非同期モード用センス回路52が非活性状態の期間、すなわち非同期イネーブル信号ASY_Enaが「L」レベルに保持される期間において、接続ノードN56が浮動電位とならないように、接続ノードN56を電源電位VDDに保持する。
P-channel MOS transistor Q54 is connected in parallel with P-channel MOS transistor Q52, and an asynchronous enable signal ASY_Ena is applied to its gate. This P-channel MOS transistor Q54 is connected so that the connection node N56 does not become a floating potential during the period when the asynchronous
第1ゲート回路62は、非同期イネーブル信号ASY_Enaに応じて、同期モード用センス回路54を駆動するための電源電位VDDを断続可能に構成される。具体的には、第1ゲート回路62は、同期モード用センス回路54の接続ノードN64と電源電位VDDとの間に接続されるPチャネルMOSトランジスタQ58からなる。そして、PチャネルMOSトランジスタQ58のゲートには、非同期イネーブル信号ASY_Enaが与えられる。
The
そのため、第1ゲート回路62は、非同期イネーブル信号ASY_Enaが「H」レベルに駆動されると、同期モード用センス回路54への電源電位VDDの供給を遮断する。すなわち、非同期イネーブル信号ASY_Enaが「H」レベルに駆動される期間は、非同期モード用センス回路52が活性化されるので、同期モード用センス回路54への電源電位VDDの供給を遮断して、不要な電力消費を抑制する。
Therefore, when the asynchronous enable signal ASY_Ena is driven to the “H” level, the
第2ゲート回路64は、非同期モード用センス回路52とデータ線対DL,/DLとの間に介挿され、非同期イネーブル信号ASY_Enaに応じて、非同期モード用センス回路52とデータ線対DL,/DLとを電気的に断続する。具体的には、第2ゲート回路64は、データ線DLと非同期モード用センス回路52の接続ノードN54との間に介挿されるNチャネルMOSトランジスタQ56aと、データ線/DLと非同期モード用センス回路52の接続ノードN56との間に介挿されるNチャネルMOSトランジスタQ56bとからなる。そして、PチャネルMOSトランジスタQ56aおよびQ56bのゲートには、非同期イネーブル信号ASY_Enaが共通して与えられる。
The
そのため、第2ゲート回路64は、非同期イネーブル信号ASY_Enaが「L」レベルであれば、非同期モード用センス回路52とデータ線対DL,/DLとを電気的に遮断した状態に維持する。そして、非同期イネーブル信号ASY_Enaが「H」レベルに駆動されると、第2ゲート回路64は、非同期モード用センス回路52とデータ線対DL,/DLとを電気的に接続する。このように、第2ゲート回路64は、同期モードの選択中において、データ線対DL,/DLに接続される負荷要素を低減し、入力回路50から見た電気負荷を小さくして、不要な電力消費を抑制する。
Therefore, when the asynchronous enable signal ASY_Ena is at “L” level, the
第3ゲート回路56は、入力回路50と同期モード用センス回路54との間に介挿され、入力イネーブル信号INP_Enaに応じて、入力回路50と同期モード用センス回路54とを電気的に断続する。具体的には、第3ゲート回路56は、入力回路50のNチャネルMOSトランジスタQ72aとデータ線DLとの間に介挿されるNチャネルMOSトランジスタQ70aと、入力回路50のNチャネルMOSトランジスタQ72bとデータ線/DLとの間に介挿されるNチャネルMOSトランジスタQ70bとからなる。そして、NチャネルMOSトランジスタQ70aおよびQ70bのゲートには、入力イネーブル信号INP_Enaが共通して与えられる。
The
そして、第3ゲート回路56は、同期モード用センス回路54および非同期モード用センス回路52が活性化される期間中において、入力回路50から出力される読出信号をデータ線対DL,/DLへ与える。
The
以下、同期モードおよび非同期モードにおけるメモリセルMCからのデータ読出動作について、タイムチャートを用いて説明する。 Hereinafter, a data read operation from the memory cell MC in the synchronous mode and the asynchronous mode will be described using a time chart.
図5は、同期モードのデータ読出しにかかる各部の時間波形を示す図である。なお、図5は、一例として、同期モードにおいて、アドレス<AAA>のメモリセルMCからデータ読出しを行なった後、続いてアドレス<BBB>のメモリセルMCからデータ読出しを行なう場合を示す。 FIG. 5 is a diagram showing the time waveforms of the respective parts relating to the data reading in the synchronous mode. FIG. 5 shows, as an example, a case where data is read from memory cell MC at address <AAA> and then data is read from memory cell MC at address <BBB> in the synchronous mode.
図5(a)は、メモリモジュール8へ与えられるアドレス信号ADDの内容の時間的変化を示す。図5(b)は、メモリモジュール8へ与えられるクロック信号CLKの時間波形を示す。図5(c)および図5(e)は、アドレス<AAA>に対応するそれぞれワード線WLおよびカラムセレクタCOLの時間波形を示す。図5(d)および図5(f)は、アドレス<BBB>に対応するそれぞれワード線WLおよびカラムセレクタCOLの時間波形を示す。図5(g)は、グローバルビット線対GBL,/GBLに現れる読出信号の時間波形を示す。図5(h)は、アンプ部60からの出力される読出信号の時間波形を示す。図5(i)は、入力イネーブル信号INP_Enaの時間波形を示す。図5(j)は、アンプイネーブル信号AMP_Enaの時間波形を示す。図5(k)は、同期モード用センス回路54から出力される同期読出データ信号の時間波形を示す。図5(l)は、ドライバイネーブル信号DRV_Enaの時間波形を示す。図5(m)は、同期モード用センス回路54から出力されるデータ出力Doutの時間波形を示す。
FIG. 5A shows temporal changes in the contents of the address signal ADD supplied to the memory module 8. FIG. 5B shows a time waveform of the clock signal CLK applied to the memory module 8. FIG. 5C and FIG. 5E show time waveforms of the word line WL and the column selector COL corresponding to the address <AAA>, respectively. FIG. 5D and FIG. 5F show time waveforms of the word line WL and the column selector COL corresponding to the address <BBB>, respectively. FIG. 5G shows a time waveform of the read signal appearing on the global bit line pair GBL, / GBL. FIG. 5 (h) shows a time waveform of the read signal output from the
同期モードのデータ読出しでは、非同期イネーブル信号ASY_Enaは、「L」レベルに固定される。 In data reading in the synchronous mode, the asynchronous enable signal ASY_Ena is fixed to the “L” level.
図5(b)を参照して、メモリモジュール8に与えられるクロック信号CLKは、時刻t1およびt9において立ち上がり方向に変化する。本実施形態では、クロック信号CLKの立ち上がりを基準タイミングとして、読出し動作が実行される。すなわち、時刻t1およびt9において、入力されるアドレス信号ADDが有効になる。時刻t1において、アドレス<AAA>が有効になると、図5(c)に示すように、時刻t2において、アドレス<AAA>に対応するワード線WL<AAA>が「H」レベルに駆動される。続いて、図5(e)に示すように、時刻t3において、カラムセレクタCOL<AAA>が「H」レベルに駆動される。この時点で、アドレス<AAA>に対応するメモリセルMCは、グローバルビット線GBLと電気的に接続される。 Referring to FIG. 5B, clock signal CLK applied to memory module 8 changes in the rising direction at times t1 and t9. In the present embodiment, the read operation is executed with the rising edge of the clock signal CLK as the reference timing. That is, the input address signal ADD becomes valid at times t1 and t9. When address <AAA> becomes valid at time t1, as shown in FIG. 5C, at time t2, word line WL <AAA> corresponding to address <AAA> is driven to the “H” level. Subsequently, as shown in FIG. 5E, at the time t3, the column selector COL <AAA> is driven to the “H” level. At this time, the memory cell MC corresponding to the address <AAA> is electrically connected to the global bit line GBL.
その後、プリチャージトランジスタ36a,36b(図2)が「H」レベルに駆動され、アドレス<AAA>に対応するメモリセルMCおよび参照メモリセル34にプリチャージ電位VPPが印加される。すると、図5(g)に示すように、グローバルビット線対GBL,/GBLの電位は、プリチャージ電位VPPまで上昇する(プリチャージ期間)。
Thereafter,
また、同期モード用センスアンプ42で安定的なセンス動作を実行させるために、図示しないプリチャージトランジスタによって、時刻t4において、データ線対DL,/DLをプリチャージする。すると、図5(k)に示すように、データ線DLおよび/DLの電位は、いずれも「H」レベルまで上昇する(出力プリチャージ期間)。
In addition, in order to perform a stable sensing operation in the synchronous
図5(g)に示すように、アドレス<AAA>に対応するメモリセルMCおよび参照メモリセル34のプリチャージ後、当該メモリセルMCに格納されるデータに応じて、グローバルビット線対GBL,/GBLに現れる読出信号に所定の電位差が生じる。すると、時刻t5において、アンプ部60が活性化される。すると、図5(h)に示すように、アンプ部60は、グローバルビット線対GBL,/GBLに現れる読出信号を増幅して出力する。続いて、図5(i)に示すように、時刻t6において、入力イネーブル信号INP_Enaが「H」レベルに駆動される。すると、データ線対DL,/DL上には、図5(h)に示すアンプ部60の出力を反転した読出信号が現れ、この読出信号に応じて、同期モード用センス回路54のラッチ回路を構成する各トランジスタの状態(導通または非導通)が決定する。さらに、図5(j)に示すように、時刻t7において、アンプイネーブル信号AMP_Enaが「H」レベルに駆動される。すると、同期モード用センス回路54が活性化され、決定された同期読出データ信号を保持出力する。
As shown in FIG. 5G, after precharging the memory cell MC and the
同期モード用センス回路54からの同期読出データ信号の保持出力開始に遅延して、図5(l)に示すように、時刻t8において、ドライバイネーブル信号DRV_Enaが「H」レベルに駆動される。すると、図5(m)に示すように、ドライバ回路58で増幅された同期読出データ信号がデータ出力Doutとして出力される。
As shown in FIG. 5L, the driver enable signal DRV_Ena is driven to the “H” level at time t8 with a delay from the start of holding and outputting the synchronous read data signal from the synchronous
データ出力Doutが完了すると、ディスチャージトランジスタ38a,38b(図2)が「H」レベルに駆動され、アドレス<AAA>に対応するメモリセルMCおよび参照メモリセル34に基準電圧が印加されてディスチャージが行なわれる。すると、図5(g)に示すように、グローバルビット線対GBL,/GBLの電位は、いずれも基準電位まで低下する(ディスチャージ期間)。
When data output Dout is completed,
その後、クロック信号CLKの次の立ち上がりタイミングである時刻t9において、次のアドレス<BBB>が有効になる。そして、上述の時刻t1〜時刻t9と同様の動作が繰返される。その動作内容は同様であるので、詳細な説明は繰返さない。 Thereafter, at time t9 which is the next rising timing of the clock signal CLK, the next address <BBB> becomes valid. And the operation | movement similar to the above-mentioned time t1-time t9 is repeated. Since the operation is the same, detailed description will not be repeated.
図6は、非同期モードのデータ読出しにかかる各部の時間波形を示す図である。なお、図6は、一例として、非同期モードにおいて、アドレス<AAA>のメモリセルMCからデータ読出しを行なった後、続いてアドレス<BBB>のメモリセルMCからデータ読出しを行なう場合を示す。 FIG. 6 is a diagram illustrating time waveforms of respective units related to data reading in the asynchronous mode. FIG. 6 shows, as an example, a case where data is read from memory cell MC at address <AAA> and then data is read from memory cell MC at address <BBB> in the asynchronous mode.
図6(a)〜図6(m)に示す時間波形は、図6(k)を除いて、図5(a)〜図5(m)が示す時間波形に対応する。図6(k)は、非同期モード用センス回路52から出力される同期読出データ信号の時間波形を示す。
The time waveforms shown in FIGS. 6A to 6M correspond to the time waveforms shown in FIGS. 5A to 5M except for FIG. 6K. FIG. 6K shows a time waveform of the synchronous read data signal output from the asynchronous
非同期モードのデータ読出しでは、非同期イネーブル信号ASY_Enaは、「H」レベルに固定される。また、図6(i)に示すように、入力イネーブル信号INP_Enaは「H」レベルに固定され、図6(j)に示すように、アンプイネーブル信号AMP_Enaは「L」レベルに固定され、図6(l)に示すように、ドライバイネーブル信号DRV_Enaは「L」レベルに固定される。 In data reading in the asynchronous mode, the asynchronous enable signal ASY_Ena is fixed to the “H” level. Further, as shown in FIG. 6 (i), the input enable signal INP_Ena is fixed to the “H” level, and as shown in FIG. 6 (j), the amplifier enable signal AMP_Ena is fixed to the “L” level. As shown in (l), the driver enable signal DRV_Ena is fixed at the “L” level.
図6(b)に示すように、メモリモジュール8へクロック信号CLKが与えられてもよいが、非同期モードでは、クロック信号CLKと無関係に各部の動作が実行される。 As shown in FIG. 6B, the clock signal CLK may be given to the memory module 8, but in the asynchronous mode, the operation of each unit is executed regardless of the clock signal CLK.
図6(a)に示すように、時刻t11において、アドレス信号ADDの値がアドレス<AAA>に変更されるとする。すると、図6(e)に示すように、時刻t12において、カラムセレクタCOL<AAA>が「H」レベルに駆動される。続いて、図6(c)に示すように、時刻t13において、アドレス信号<AAA>に対応するワード線WL<AAA>が「H」レベルに駆動される。 As shown in FIG. 6A, it is assumed that the value of the address signal ADD is changed to the address <AAA> at time t11. Then, as shown in FIG. 6E, the column selector COL <AAA> is driven to the “H” level at time t12. Subsequently, as shown in FIG. 6C, at time t13, the word line WL <AAA> corresponding to the address signal <AAA> is driven to the “H” level.
すると、図6(g)に示すように、選択されたメモリセルMCに格納されるデータに応じて、グローバルビット線対GBL,/GBLには、所定の時定数をもって読出信号が現れる。なお、非同期モードでは、グローバルビット線GBLおよび/GBLのプリチャージは行なわれない。 Then, as shown in FIG. 6G, a read signal appears on the global bit line pair GBL, / GBL with a predetermined time constant in accordance with the data stored in the selected memory cell MC. In the asynchronous mode, global bit lines GBL and / GBL are not precharged.
図6(h)に示すように、このグローバルビット線対GBL,/GBL上の読出信号に応じて、アンプ部60の出力も時間的に変化する。すると、データ線対DL,/DLに現れる読出信号も変化する。その結果、図6(k)に示すように、データ線対DL,/DLに現れる読出信号を差動増幅する非同期モード用センス回路52の出力も時間的に変化する。そして、図6(m)に示すように、非同期モード用センス回路52の出力が安定した時刻t14において、データ出力Doutが確定する。
As shown in FIG. 6 (h), the output of the
その後、クロック信号CLKとは無関係な時刻t15において、アドレス信号ADDの値が次のアドレス<BBB>に変更されると、上述の時刻t11〜時刻t15と同様の動作が繰返される。その動作内容は同様であるので、詳細な説明は繰返さない。 After that, when the value of the address signal ADD is changed to the next address <BBB> at time t15 unrelated to the clock signal CLK, the same operation as the above-described time t11 to time t15 is repeated. Since the operation is the same, detailed description will not be repeated.
本実施形態では、同期モードが「第1のモード」に相当し、非同期モードが「第2のモード」に相当し、データ線対DL,/DLが「データ線対」に相当し、同期モード用センス回路54が「第1のセンス回路」に相当し、非同期モード用センス回路52が「第2のセンス回路」に相当し、アンプイネーブル信号AMP_Enaが「イネーブル信号」に相当し、第1ゲート回路62が「第1のゲート回路」に相当し、第2ゲート回路64が「第2のゲート回路」に相当し、入力回路50が「入力回路」に相当し、アンプ部60が「アンプ部」に相当し、第3ゲート回路56が「第3のゲート回路」に相当し、ドライバ回路58が「第1のドライバ回路」に相当し、ドライバ回路66が「第2のドライバ回路」に相当する。
In the present embodiment, the synchronous mode corresponds to the “first mode”, the asynchronous mode corresponds to the “second mode”, the data line pair DL, / DL corresponds to the “data line pair”, and the synchronous
この発明の実施の形態によれば、入力回路50は、同期モード用センス回路54および非同期モード用センス回路52が共通に接続されるデータ線対DL,/DLに対して、読出信号を与える。これにより、同期モード用センスアンプ42および非同期モード用センスアンプ46を備える従来の構成に比較して、配線長さを低減できる。よって、アンプ部60から見た電気負荷が小さくなり、消費電力を低減できる。また、アンプ部60自体の電流容量も小さくできるので、回路面積も低減できる。
According to the embodiment of the present invention,
また、この発明の実施の形態によれば、同期モード用センス回路54および非同期モード用センス回路52に対して、共通の入力回路50が設けられる。これにより、同期モード用センスアンプ42および非同期モード用センスアンプ46のそれぞれに入力回路に相当する回路を設ける従来の構成に比較して、より回路構成を簡素化できる。
Further, according to the embodiment of the present invention, the
さらに、この発明の実施の形態によれば、同期モードが選択される期間においては、第2ゲート回路64が非同期モード用センス回路52とデータ線対DL,/DLとを電気的に遮断する。これにより、動作する必要のない同期モードの選択中において、非同期モード用センス回路52をデータ線対DL,/DLから切離すことができるので、アンプ部60から見た電気負荷をより小さくできる。
Furthermore, according to the embodiment of the present invention, in the period when the synchronous mode is selected,
さらに、この発明の実施の形態によれば、非同期モードが選択される期間においては、第1ゲート回路62が同期モード用センス回路54への電源電位VDDの供給を遮断する。これにより、同期モード用センス回路54が活性化する必要のない非同期モードの選択中において、電源電位VDDが印加されることで生じるリーク電流を低減できる。よって、非同期モード時の消費電力を抑制できる。
Furthermore, according to the embodiment of the present invention, the
[変形例]
上述の本実施形態においては、相補のデータ線対DL,/DLと基準電位との間に接続される相補のトランジスタのゲートにグローバルビット線対GBL,/GBLに現れる読出信号を与えることで、いわば間接的に読出信号をデータ線対DL,/DLに与える構成について説明した。代替的に、グローバルビット線対GBL,/GBLに現れる読出信号を直接的にデータ線対DL,/DLに与えるように構成してもよい。
[Modification]
In the present embodiment described above, by applying a read signal appearing on the global bit line pair GBL, / GBL to the gate of the complementary transistor connected between the complementary data line pair DL, / DL and the reference potential, In other words, the configuration in which the read signal is indirectly applied to the data line pair DL, / DL has been described. Alternatively, the read signal appearing on the global bit line pair GBL, / GBL may be directly applied to the data line pair DL, / DL.
図7は、本実施形態の変形例に従うセンスアンプ4#の概略構成図である。
図7を参照して、本実施形態の変形例に従うセンスアンプ4#は、図4に示す本実施形態に従うセンスアンプ4において、入力回路50に代えて入力回路50#を配置したものである。
FIG. 7 is a schematic configuration diagram of a
Referring to FIG. 7, a
入力回路50#は、アンプ部60#から構成される。そして、アンプ部60#は、グローバルビット線対GBL,/GBLに接続され、グローバルビット線対GBL,/GBLに現れる読出信号を増幅する。そして、アンプ部60#は、増幅した相補の読出信号をそれぞれデータ線対DL,/DLへ与える。
すなわち、アンプ部60#は、グローバルビット線対GBL,/GBLに現れる読出信号を増幅して、データ線対DL,/DLへ与えるだけである。そのため、上述の本実施形態のように、グローバルビット線対GBL,/GBLに現れる読出信号を反転した読出信号がデータ線対DL,/DLに現れることはなく、グローバルビット線対GBL,/GBLに現れる読出信号のレベル(「H」レベルもしくは「L」レベル)は、データ線対DL,/DLに現れる読出信号のレベルに一致する。その他については、図4と同様であるので、詳細な説明は繰返さない。
In other words,
また、データ読出し動作も上述の本実施形態と同様であるので、詳細な説明は繰返さない。 Further, since the data read operation is the same as that of the present embodiment described above, detailed description will not be repeated.
この発明の実施の形態の変形例によれば、上述のこの発明の実施の形態における効果を発揮できるとともに、入力回路を構成するトランジスタを低減できる。これにより、センスアンプの構成に必要な回路面積を小さくできる。 According to the modification of the embodiment of the present invention, the effects of the above-described embodiment of the present invention can be exhibited, and the number of transistors constituting the input circuit can be reduced. Thereby, the circuit area required for the configuration of the sense amplifier can be reduced.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 制御部、2 メモリアレイ、4,4# センスアンプ、6 エラー訂正回路、8 メモリモジュール、10 データバス、12 データバッファ、14 レジスタ、16 データバスドライバ回路、18 データ取込クロック生成部、20 メモリモジュールインターフェイス回路、26 DMAコントローラ、30 ロウデコーダ、32 カラムデコーダ、34 参照メモリセル、36a,36b プリチャージトランジスタ、38a,38b ディスチャージトランジスタ、40,60,60# アンプ部、42 同期モード用センスアンプ、44,48 ドライバ回路、46 非同期モード用センスアンプ、50,50# 入力回路、52 非同期モード用センス回路、54 同期モード用センス回路、56 第3ゲート回路、58,66 ドライバ回路、62 第1ゲート回路、64 第2ゲート回路、100 半導体装置、ADD アドレス信号、AMP_Ena アンプイネーブル信号、ASY_Ena 非同期イネーブル信号、BL ビット線、CLK クロック信号、COL カラムセレクタ、CPU_CLK CPUクロック信号、CTRL 制御信号、DIS ディスチャージ指令、DL,/DL データ線対、Dout データ出力、DRV_Ena ドライバイネーブル信号、GBL,/GBL グローバルビット線対、INP_Ena 入力イネーブル信号、MC メモリセル、MOD モード選択信号、PRC プリチャージ指令、Q10,Q12,Q14,Q16,Q18,Q20a,Q20b,Q24a,Q24b,Q28,Q30,Q32,Q34a,Q34b,Q38,Q50,Q52,Q54,Q56a,Q56b,Q58,Q60,Q62,Q64,Q66,Q68,Q70a,Q70b トランジスタ、VDD 電源電位、VPP プリチャージ電位、WL ワード線。 DESCRIPTION OF SYMBOLS 1 Control part, 2 Memory array, 4, 4 # Sense amplifier, 6 Error correction circuit, 8 Memory module, 10 Data bus, 12 Data buffer, 14 Register, 16 Data bus driver circuit, 18 Data capture clock generation part, 20 Memory module interface circuit, 26 DMA controller, 30 row decoder, 32 column decoder, 34 reference memory cell, 36a, 36b precharge transistor, 38a, 38b discharge transistor, 40, 60, 60 # amplifier section, 42 synchronous mode sense amplifier , 44, 48 driver circuit, 46 asynchronous mode sense amplifier, 50, 50 # input circuit, 52 asynchronous mode sense circuit, 54 synchronous mode sense circuit, 56 third gate circuit, 58, 66 driver Circuit, 62 first gate circuit, 64 second gate circuit, 100 semiconductor device, ADD address signal, AMP_Ena amplifier enable signal, ASY_Ena asynchronous enable signal, BL bit line, CLK clock signal, COL column selector, CPU_CLK CPU clock signal, CTRL Control signal, DIS discharge command, DL, / DL data line pair, Dout data output, DRV_Ena driver enable signal, GBL, / GBL global bit line pair, INP_Ena input enable signal, MC memory cell, MOD mode selection signal, PRC precharge Command, Q10, Q12, Q14, Q16, Q18, Q20a, Q20b, Q24a, Q24b, Q28, Q30, Q32, Q34a, Q34b, Q38, Q 50, Q52, Q54, Q56a, Q56b, Q58, Q60, Q62, Q64, Q66, Q68, Q70a, Q70b Transistor, VDD power supply potential, VPP precharge potential, WL word line.
Claims (8)
前記メモリセルからデータを読出すためのセンスアンプと、を備える半導体装置であって、
前記半導体装置は、クロック信号に同期して読出し動作を行なう第1のモード、および前記クロック信号と非同期に読出し動作を行なう第2のモードを選択可能に構成され、
前記センスアンプは、
相補のデータ線からなるデータ線対と、
選択されたメモリセルの記憶データに応じた相補の読出信号を前記データ線対に与えるための入力回路と、
前記データ線対に接続され、前記第1のモードの選択時にデータ読出しを行なうための第1のセンス回路と、
前記データ線対に接続され、前記第2のモードの選択時にデータ読出しを行なうための第2のセンス回路とを含み、
前記第1のセンス回路は、前記クロック信号に対応して与えられるイネーブル信号に応答して、当該時点の前記データ線対に現れる前記読出信号の電位関係に基づいて決定した第1のデータ信号を出力するように構成され、
前記第2のセンス回路は、前記データ線対に現れる前記読出信号を差動増幅した第2のデータ信号を出力するように構成され、
前記半導体装置は、さらに、
前記第1のセンス回路を駆動するための電源電位を断続可能な第1のゲート回路と、
前記第2のセンス回路と前記データ線対との間に介挿され、前記第2のセンス回路と前記データ線対とを電気的に断続可能な第2のゲート回路とを備え、
前記第1のゲート回路は、前記第2のモードの選択時に前記第1のセンス回路への前記電源電位の供給を遮断し、
前記第2のゲート回路は、前記第2のモードの非選択時に前記第2のセンス回路と前記データ線対とを電気的に遮断する、半導体装置。 A memory array having a plurality of memory cells arranged in a matrix;
A sense amplifier for reading data from the memory cell, and a semiconductor device comprising:
The semiconductor device is configured to be able to select a first mode in which a read operation is performed in synchronization with a clock signal and a second mode in which a read operation is performed asynchronously with the clock signal,
The sense amplifier is
A data line pair consisting of complementary data lines;
An input circuit for supplying a complementary read signal to the data line pair according to the stored data of the selected memory cell;
A first sense circuit connected to the data line pair for reading data when the first mode is selected;
A second sense circuit connected to the data line pair for reading data when the second mode is selected,
The first sense circuit, in response to an enable signal applied corresponding to the clock signal, outputs a first data signal determined based on a potential relationship of the read signal appearing on the data line pair at the time. Configured to output,
The second sense circuit is configured to output a second data signal obtained by differentially amplifying the read signal appearing on the data line pair,
The semiconductor device further includes:
A first gate circuit capable of interrupting a power supply potential for driving the first sense circuit;
A second gate circuit interposed between the second sense circuit and the data line pair and capable of electrically connecting and disconnecting the second sense circuit and the data line pair;
The first gate circuit cuts off the supply of the power supply potential to the first sense circuit when the second mode is selected;
The semiconductor device, wherein the second gate circuit electrically cuts off the second sense circuit and the data line pair when the second mode is not selected.
前記相補のトランジスタの各々は、対応の前記読出信号がゲートに与えられるように構成される、請求項1に記載の半導体装置。 The input circuit includes a complementary transistor interposed between one end of the data line pair and a reference potential,
2. The semiconductor device according to claim 1, wherein each of the complementary transistors is configured such that a corresponding read signal is applied to a gate.
前記第3のゲート回路は、前記第1および第2のセンス回路が活性化される期間中において、前記入力回路と前記データ線対とを電気的に接続する、請求項1〜4のいずれか1項に記載の半導体装置。 The semiconductor device further includes a third gate circuit that is interposed between the input circuit and the data line pair and configured to be able to electrically connect and disconnect the input circuit and the data line pair.
5. The third gate circuit according to claim 1, wherein the third gate circuit electrically connects the input circuit and the data line pair during a period in which the first and second sense circuits are activated. 2. A semiconductor device according to item 1.
前記第1のドライバ回路は、前記イネーブル信号が前記第1のセンス回路へ与えられるタイミングに遅延して活性化されるように構成される、請求項1〜5のいずれか1項に記載の半導体装置。 The first sense circuit further includes a first driver circuit connected to one data line of the data line pair for outputting the first data signal to the outside,
6. The semiconductor device according to claim 1, wherein the first driver circuit is configured to be activated with a delay to a timing at which the enable signal is supplied to the first sense circuit. 6. apparatus.
前記第2のドライバ回路は、前記第2のモードの選択時に活性化されるように構成される、請求項1〜6のいずれか1項に記載の半導体装置。 The second sense circuit further includes a second driver circuit disposed at an output stage of the second data signal,
The semiconductor device according to claim 1, wherein the second driver circuit is configured to be activated when the second mode is selected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006301492A JP2008117492A (en) | 2006-11-07 | 2006-11-07 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006301492A JP2008117492A (en) | 2006-11-07 | 2006-11-07 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008117492A true JP2008117492A (en) | 2008-05-22 |
Family
ID=39503280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006301492A Withdrawn JP2008117492A (en) | 2006-11-07 | 2006-11-07 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008117492A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110390962A (en) * | 2018-04-19 | 2019-10-29 | 美光科技公司 | Sensing amplifier with lower offset and increased speed |
CN112767988A (en) * | 2019-10-21 | 2021-05-07 | 铠侠股份有限公司 | Storage system and control method |
-
2006
- 2006-11-07 JP JP2006301492A patent/JP2008117492A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110390962A (en) * | 2018-04-19 | 2019-10-29 | 美光科技公司 | Sensing amplifier with lower offset and increased speed |
CN112767988A (en) * | 2019-10-21 | 2021-05-07 | 铠侠股份有限公司 | Storage system and control method |
CN112767988B (en) * | 2019-10-21 | 2024-06-11 | 铠侠股份有限公司 | Storage system and control method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7898875B2 (en) | Write assist circuit for improving write margins of SRAM cells | |
JP4504364B2 (en) | Memory device with sense amplifier and self-timed latch | |
US6950368B2 (en) | Low-voltage sense amplifier and method | |
JP2009230798A (en) | Magnetic storage device | |
JP2011170942A (en) | Semiconductor device | |
CN111902871A (en) | Apparatus and method for coupling data lines in a memory device | |
TW201019343A (en) | A memory device and method of operating such a memory device | |
KR19980080153A (en) | Memory device and fast write recovery method for fast write recovery | |
US6556482B2 (en) | Semiconductor memory device | |
TWI299167B (en) | Sense amplifier overdriving circuit and semiconductor device using the same | |
JP2008027493A (en) | Semiconductor memory device | |
US6339560B1 (en) | Semiconductor memory based on address transitions | |
US8942049B2 (en) | Channel hot carrier tolerant tracking circuit for signal development on a memory SRAM | |
US6385108B2 (en) | Voltage differential sensing circuit and methods of using same | |
KR100924331B1 (en) | Power supply circuit for sense amplifier of semiconductor memory device | |
US7034572B2 (en) | Voltage level shifting circuit and method | |
JP2008117492A (en) | Semiconductor device | |
JPH10334667A (en) | Semiconductor memory apparatus | |
JP2005267694A (en) | Semiconductor memory device | |
US9619319B2 (en) | Semiconductor device and error correction information writing method | |
US6115308A (en) | Sense amplifier and method of using the same with pipelined read, restore and write operations | |
US6836446B2 (en) | Semiconductor memory device | |
JP2014229338A (en) | Semiconductor device | |
CN116453562A (en) | Word line driving circuit suitable for random access memory and random access memory | |
JP2010170614A (en) | Semiconductor device and method for controlling the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100202 |