JP2008117430A - Integrated circuit with built-in rom having error correction function, and test method thereof - Google Patents

Integrated circuit with built-in rom having error correction function, and test method thereof Download PDF

Info

Publication number
JP2008117430A
JP2008117430A JP2006296859A JP2006296859A JP2008117430A JP 2008117430 A JP2008117430 A JP 2008117430A JP 2006296859 A JP2006296859 A JP 2006296859A JP 2006296859 A JP2006296859 A JP 2006296859A JP 2008117430 A JP2008117430 A JP 2008117430A
Authority
JP
Japan
Prior art keywords
error correction
rom
correction function
error
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006296859A
Other languages
Japanese (ja)
Inventor
Fuyuki Ichiba
冬樹 市場
Hideki Kawatsu
秀樹 川津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006296859A priority Critical patent/JP2008117430A/en
Publication of JP2008117430A publication Critical patent/JP2008117430A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated circuit with built-in ROM having an error correction function capable of reducing test time and further improving manufacture yields and reliability, and to provide a test method therefor. <P>SOLUTION: The integrated circuit 1 with built-in ROM having an error correction function comprises: a terminal 13A outputting data read from a data cell array 11A in a ROM 11 having an error correction function to the outside; and a terminal 13B outputting an error correction code read from an error correction code cell array 11B in the ROM 11 having an error correction function. By connecting the terminals 13A, 13B to an external test device, the ROM 11 having an error correction function can be tested. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、誤り訂正機能付きＲＯＭを内蔵する集積回路およびそのテスト方法に関する。   The present invention relates to an integrated circuit incorporating a ROM with an error correction function and a test method thereof.

論理回路とともにメモリを内蔵するシステムＬＳＩなどの集積回路において、内蔵するメモリとして、フューズの切断などにより１回だけ書き込みが可能な不揮発性メモリ（ＲＯＭ）を使用するものがある。また、そのとき、内蔵のＲＯＭとして、メモリセルから読み出したデータに誤りがあってもその誤りを訂正できる、誤り訂正機能付きＲＯＭを使用することがある。誤り訂正機能付きＲＯＭを使用することにより、ＲＯＭに書き込んだデータの信頼性を向上させることができる。   In an integrated circuit such as a system LSI that incorporates a memory together with a logic circuit, there is a built-in memory that uses a nonvolatile memory (ROM) that can be written only once by cutting a fuse. At that time, as the built-in ROM, a ROM with an error correction function that can correct the error even if there is an error in the data read from the memory cell may be used. By using a ROM with an error correction function, the reliability of data written in the ROM can be improved.

このような誤り訂正機能付きＲＯＭは、そのメモリ領域が、データを書き込むデータセルアレイと、誤り訂正コードを書き込む誤り訂正コードセルアレイと、から構成される。誤り訂正機能付きＲＯＭにデータを書き込む際は、書き込むデータに対応した誤り訂正コードを予め算出しておき、データと誤り訂正コードとを同時に書き込む。   In such a ROM with an error correction function, the memory area includes a data cell array for writing data and an error correction code cell array for writing error correction codes. When writing data to the ROM with an error correction function, an error correction code corresponding to the data to be written is calculated in advance, and the data and the error correction code are written simultaneously.

また、誤り訂正機能付きＲＯＭを内蔵する集積回路は、その論理回路部に、誤り訂正機能付きＲＯＭのデータセルアレイおよび誤り訂正コードセルアレイから読み出したデータを用いて読み出したデータの誤りを訂正する、誤り訂正回路を備える。   In addition, an integrated circuit including a ROM with an error correction function corrects an error in the read data using data read from the data cell array and the error correction code cell array of the ROM with the error correction function in its logic circuit unit. A correction circuit is provided.

そこで、従来、誤り訂正機能付きＲＯＭを内蔵する集積回路の製造時のテストにおいて、この誤り訂正回路の出力をテストすることにより、ＲＯＭに発生した製造上のハード的なエラーを誤り訂正して救済し、集積回路の製造歩留りを向上させる方法が提案されている（例えば、特許文献１参照。）。   Therefore, conventionally, in the test at the time of manufacturing an integrated circuit incorporating a ROM with an error correction function, the output of the error correction circuit is tested to correct and repair a hardware error generated in the ROM. However, a method for improving the manufacturing yield of integrated circuits has been proposed (see, for example, Patent Document 1).

しかし、上述の方法では、テスト時に集積回路に搭載される誤り訂正回路を使用するため、テスト速度がこの誤り訂正回路の動作速度に制約され、テスト速度の高速化によるテスト時間の短縮が図れないという問題があった。   However, in the above method, since an error correction circuit mounted on an integrated circuit is used at the time of testing, the test speed is limited by the operation speed of the error correction circuit, and the test time cannot be shortened by increasing the test speed. There was a problem.

また、誤り訂正機能付きＲＯＭが有する誤り訂正能力を製造時の不良救済で使い切っているため、経年変化による不良などの出荷後に発生する不良を救済できず、誤り訂正機能付きＲＯＭ内蔵集積回路の信頼性が低下するという問題があった。
特開平１１−２５６８９号公報 （第３−４ページ、図１） In addition, since the error correction capability of ROM with error correction function is used up for defect repair at the time of manufacture, defects that occur after shipment such as defects due to aging cannot be repaired, and the reliability of the integrated circuit with built-in error correction function There was a problem that the performance decreased.
JP 11-25689 A (page 3-4, FIG. 1)

そこで、本発明の目的は、テスト時間の短縮が図れ、さらには、製造歩留りおよび信頼性を向上させることのできる誤り訂正機能付きＲＯＭ内蔵集積回路およびそのテスト方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a ROM built-in integrated circuit with an error correction function and a test method thereof that can shorten the test time and can improve the manufacturing yield and reliability.

本発明の一態様によれば、データおよび誤り訂正コードが書き込まれる誤り訂正機能付きＲＯＭと、前記誤り訂正機能付きＲＯＭから読み出したデータの誤りを訂正する誤り訂正回路と、を備える誤り訂正機能付きＲＯＭ内蔵集積回路であって、前記誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路が提供される。   According to one aspect of the present invention, an error correction function comprising a ROM with an error correction function in which data and an error correction code are written, and an error correction circuit that corrects an error in data read from the ROM with an error correction function There is provided a ROM built-in integrated circuit having an error correction function, characterized in that it has a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside.

また、本発明の別の一態様によれば、誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、外部の演算装置により前記誤り訂正機能付きＲＯＭから読み出したデータの誤り訂正演算を行う誤り訂正演算ステップと、前記誤り訂正演算の結果と前記誤り訂正機能付きＲＯＭの読み出しデータの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法が提供される。   According to another aspect of the present invention, there is provided a test method for an integrated circuit with built-in error correction function ROM having a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside. A data read step for reading data and error correction code written in the ROM with error correction function from the terminal to the outside, and an error correction operation for performing error correction calculation of the data read from the ROM with error correction function by an external arithmetic unit A step of comparing the result of the error correction operation with an expected value of read data of the ROM with error correction function, and whether the ROM with error correction function is a non-defective product based on the result of the comparison An integrated circuit with built-in error correction function, characterized by comprising: Test method is provided.

また、本発明のさらに別の一態様によれば、誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、前記誤り訂正機能付きＲＯＭに許容される誤りビット数を許容誤りビット数として設定する許容誤りビット数設定ステップと、前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出ステップと、前記算出された誤りビット数と前記許容誤りビット数とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法が提供される。   According to still another aspect of the present invention, there is provided a test method for an integrated circuit with built-in error correction function ROM having a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside, An allowable error bit number setting step for setting the number of error bits allowed in the ROM with error correction function as an allowable error bit number, and data and error correction code written in the ROM with error correction function from the terminal to the outside A data reading step to be read; a comparison step for comparing data and error correction code read out from the ROM with error correction function with expected values of data and error correction code written in the ROM with error correction function; and Read out from the ROM with error correction function based on the comparison result An error bit number calculating step for calculating the number of error bits of the data and the error correction code, a comparison step for comparing the calculated error bit number with the allowable error bit number, and the error correction based on the result of the comparison And a determination step for determining whether the function-equipped ROM is a non-defective product or not.

また、本発明のさらに別の一態様によれば、誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、前記誤り訂正機能付きＲＯＭに発生する誤りビットの分布に対する許容範囲を誤りビット分布許容範囲として設定する誤りビット分布許容範囲設定ステップと、前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出ステップと、前記算出された誤りビット分布と前記誤りビット分布許容範囲とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法が提供される。   According to still another aspect of the present invention, there is provided a test method for an integrated circuit with built-in error correction function ROM having a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside, An error bit distribution allowable range setting step for setting an allowable range for the distribution of error bits generated in the ROM with error correction function as an error bit distribution allowable range, and data and error correction code written in the ROM with error correction function A step of reading data from the terminal to the outside is compared with the data and error correction code read out from the ROM with error correction function and the expected value of the data and error correction code written in the ROM with error correction function. A step of comparing, and the error corrector based on the result of the comparison Error bit distribution calculating step for calculating data read out from the attached ROM and error bit distribution of the error correction code, comparing step for comparing the calculated error bit distribution and the error bit distribution allowable range, And a determination step for determining whether the ROM with an error correction function is a non-defective product based on a result of the comparison.

本発明によれば、誤り訂正機能付きＲＯＭ内蔵集積回路のテスト時間の短縮が図ることができる。さらに、誤り訂正機能付きＲＯＭ内蔵集積回路の製造歩留りおよび信頼性を向上させることができる。   According to the present invention, the test time of a ROM built-in integrated circuit with an error correction function can be shortened. Furthermore, the manufacturing yield and reliability of the ROM built-in integrated circuit with error correction function can be improved.

図１は、本発明の実施の形態に係る誤り訂正機能付きＲＯＭ内蔵集積回路の構成の例を示すブロック図である。   FIG. 1 is a block diagram showing an example of the configuration of a ROM built-in integrated circuit with an error correction function according to an embodiment of the present invention.

本実施の形態の誤り訂正機能付きＲＯＭ内蔵集積回路１は、誤り訂正機能付きＲＯＭ１１と、論理回路部１２と、端子１３Ａと、端子１３Ｂと、を備える。   The ROM built-in integrated circuit 1 with error correction function of the present embodiment includes a ROM 11 with error correction function, a logic circuit unit 12, a terminal 13A, and a terminal 13B.

誤り訂正機能付きＲＯＭ１１は、フューズの切断などにより１回だけ書き込みが可能な不揮発性メモリであり、そのメモリ領域に、データを書き込むデータセルアレイ１１Ａと、誤り訂正コードを書き込む誤り訂正コードセルアレイ１１Ｂと、を有している。   The ROM 11 with an error correction function is a non-volatile memory that can be written only once by cutting a fuse, and a data cell array 11A for writing data, an error correction code cell array 11B for writing an error correction code in the memory area, have.

論理回路部１２には、誤り訂正機能付きＲＯＭ１１のデータセルアレイ１１から読み出したデータおよび誤り訂正コードセルアレイ１１Ｂから読み出した誤り訂正コードを用いて、データセルアレイ１１から読み出したデータの誤りを訂正する誤り訂正回路１２１が含まれる。   The logic circuit unit 12 uses the data read from the data cell array 11 of the ROM 11 with error correction function and the error correction code read from the error correction code cell array 11B to correct the error of the data read from the data cell array 11. A circuit 121 is included.

また、論理回路部１２には、誤り訂正回路１２１の論理動作を、例えば、スキャンテストによりテストするテスト回路１２２が含まれる。このテスト回路１２２を用いて、外部からのテスト入力により誤り訂正回路１２１を論理動作させ、その出力をテスト出力として出力することにより、誤り訂正機能付きＲＯＭ１１からデータを入力しなくても、誤り訂正回路１２１の動作をテストすることができる。   In addition, the logic circuit unit 12 includes a test circuit 122 that tests the logic operation of the error correction circuit 121 by, for example, a scan test. By using this test circuit 122, the error correction circuit 121 is logically operated by a test input from the outside, and the output is output as a test output, so that error correction can be performed without inputting data from the ROM 11 with the error correction function. The operation of the circuit 121 can be tested.

端子１３Ａは、誤り訂正機能付きＲＯＭ１１のデータセルアレイ１１Ａから読み出したデータを外部へ出力する端子である。   The terminal 13A is a terminal for outputting data read from the data cell array 11A of the ROM 11 with error correction function to the outside.

端子１３Ｂは、誤り訂正機能付きＲＯＭ１１の誤り訂正コードセルアレイ１１Ｂから読み出した誤り訂正コードを外部へ出力する端子である。   The terminal 13B is a terminal for outputting the error correction code read from the error correction code cell array 11B of the ROM 11 with error correction function to the outside.

この端子１３Ａおよび端子１３Ｂを外部テスト装置に接続し、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを読み出すことにより、外部テスト装置による誤り訂正機能付きＲＯＭ１１に対するテストを行うことができる。   By connecting the terminal 13A and the terminal 13B to an external test device and reading the data and error correction code written in the ROM 11 with error correction function, it is possible to test the ROM 11 with error correction function by the external test device.

以下、本発明の実施の形態の誤り訂正機能付きＲＯＭ内蔵集積回路１のテストに関し、その内蔵する誤り訂正機能付きＲＯＭ１１が良品であるかどうか、外部テスト装置を用いてテストする方法の実施例について説明する。   Hereinafter, with respect to the test of the ROM built-in integrated circuit 1 with error correction function according to the embodiment of the present invention, an example of a method for testing whether or not the built-in ROM 11 with error correction function is a non-defective product using an external test device will be described. explain.

誤り訂正機能付きＲＯＭ内蔵集積回路１のテスト方法の実施例１について、図２および図３を用いて説明する。図２は、本発明の実施例１に係るテスト方法の実行に使用する外部テスト装置１０００の構成の例を示す図であり、図３は、本実施例のテスト方法の手順を示すフロー図である。   A first embodiment of the test method for the ROM built-in integrated circuit 1 with an error correction function will be described with reference to FIGS. FIG. 2 is a diagram illustrating an example of the configuration of the external test apparatus 1000 used for executing the test method according to the first embodiment of the present invention, and FIG. 3 is a flowchart illustrating the procedure of the test method according to the present embodiment. is there.

図２に示す外部テスト装置１０００は、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂからそれぞれ読み出して、端子１３Ａから読み出したデータの誤り訂正の演算を行う誤り訂正演算部１００１と、誤り訂正演算部１００１の演算結果と誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａから読み出したデータに対する期待値１１００とを比較する比較部１００２と、比較部１００２による比較の結果にもとづいて誤り訂正機能付きＲＯＭ１１が良品であるかどうかを判定する判定部１００３と、を備える。   The external test apparatus 1000 shown in FIG. 2 uses the data and error correction code written in the ROM 11 with error correction function built in the ROM integrated circuit 1 with error correction function as the terminal 13A of the ROM integrated circuit 1 with error correction function. And an error correction calculation unit 1001 that performs an error correction calculation on the data read from the terminal 13A and the calculation result of the error correction calculation unit 1001 and the terminal 13A of the ROM built-in integrated circuit 1 with an error correction function. A comparison unit 1002 that compares the expected value 1100 with respect to the read data, and a determination unit 1003 that determines whether the ROM 11 with error correction function is a non-defective product based on the comparison result by the comparison unit 1002.

ここで、データ期待値１１００としては、誤り訂正機能付きＲＯＭ１１に書き込んだデータそのものを使用すればよい。   Here, as the expected data value 1100, the data itself written in the ROM 11 with the error correction function may be used.

次に、図３を用いて、本実施例のテスト方法の手順を説明する。   Next, the procedure of the test method of this embodiment will be described with reference to FIG.

誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストの開始にあたっては、先ず、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂから外部テスト装置１０００へ、それぞれ読み出す（ステップＳ０１）。   In starting the test of the ROM 11 with error correction function incorporated in the ROM built-in integrated circuit 1 with error correction function, first, the data and error correction code written in the ROM 11 with error correction function are integrated with the ROM with error correction function. Read from the terminal 13A and terminal 13B of the circuit 1 to the external test apparatus 1000 (step S01).

この読み出したデータおよび誤り訂正コードを用いて、外部テスト装置１０００の誤り訂正演算部１００１が、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａから読み出したデータの誤り訂正の演算を行う（ステップＳ０２）。   Using the read data and error correction code, the error correction calculation unit 1001 of the external test apparatus 1000 performs an error correction calculation of the data read from the terminal 13A of the ROM built-in integrated circuit 1 with an error correction function (step S02). ).

次に、外部テスト装置１０００の比較部１００２が、誤り訂正演算部１００１の演算結果と誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａから読み出したデータに対する期待値とを比較する（ステップＳ０３）。   Next, the comparison unit 1002 of the external test apparatus 1000 compares the calculation result of the error correction calculation unit 1001 with the expected value for the data read from the terminal 13A of the ROM integrated circuit 1 with error correction function (step S03).

この比較の結果にもとづいて、外部テスト装置１０００の判定部１００３が、誤り訂正演算部１００１の演算結果が期待値と一致していれば（ＹＥＳ）、誤り訂正機能付きＲＯＭ１１を良品と判定し、一致していなければ（ＮＯ）、不良品と判定して（ステップＳ０４）、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストを終了する。   Based on the result of this comparison, the determination unit 1003 of the external test apparatus 1000 determines that the ROM 11 with the error correction function is a non-defective product if the operation result of the error correction operation unit 1001 matches the expected value (YES). If they do not match (NO), it is determined as a defective product (step S04), and the test of the ROM 11 with error correction function built in the ROM built-in integrated circuit 1 with error correction function is terminated.

このような本実施例によれば、メモリ容量やクロック周波数の強化が容易な外部テスト装置により誤り訂正演算を行うため、誤り訂正機能付きＲＯＭ内蔵集積回路内の誤り訂正回路よりも高速の誤り訂正演算を行うことができ、誤り訂正機能付きＲＯＭの良品選別テストのテスト時間を短縮することできる。   According to the present embodiment, since error correction is performed by an external test apparatus that can easily enhance the memory capacity and clock frequency, error correction is faster than the error correction circuit in the ROM built-in integrated circuit with error correction function. Calculations can be performed, and the test time of the non-defective product selection test of the ROM with error correction function can be shortened.

誤り訂正機能付きＲＯＭ内蔵集積回路１のテスト方法の実施例２について、図４および図５を用いて説明する。図４は、本発明の実施例２に係るテスト方法の実行に使用する外部テスト装置２０００の構成の例を示す図であり、図５は、本実施例のテスト方法の手順を示すフロー図である。   A second embodiment of the test method for the ROM built-in integrated circuit 1 with error correction function will be described with reference to FIGS. FIG. 4 is a diagram showing an example of the configuration of the external test apparatus 2000 used for execution of the test method according to the second embodiment of the present invention, and FIG. 5 is a flowchart showing the procedure of the test method of the present embodiment. is there.

なお、本実施例では、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１の用いる誤り訂正符号方式は、誤り訂正機能付きＲＯＭ１１に書き込まれたデータをブロック単位に分け、ブロックごとに複数ビットの誤りを訂正できるブロック訂正符号方式を用いるものとする。   In this embodiment, the error correction code system used by the ROM 11 with error correction function incorporated in the ROM built-in integrated circuit 1 with error correction function divides the data written in the ROM 11 with error correction function into block units, It is assumed that a block correction code method capable of correcting an error of a plurality of bits every time is used.

また、誤り訂正できる最大ビット数に対して、何ビットまでの誤りを許容するかの許容誤りビット数を予め設定しておくものとする。例えば、誤り訂正できる最大ビット数が２であるときに、１ビットまでの誤りを許容するのであれば、許容誤りビット数を１と設定しておくものとする。   It is also assumed that an allowable error bit number indicating how many errors are allowed is set in advance with respect to the maximum bit number that can be corrected. For example, when the maximum number of bits that can be error-corrected is 2, if an error of up to 1 bit is allowed, the allowable error bit number is set to 1.

図４に示す外部テスト装置２０００は、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂからそれぞれ読み出して、データおよび誤り訂正コードの期待値２１００と比較する比較部２００１と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出部２００２と、その算出された誤りビット数と予め設定された許容誤りビット数２２００とを比較する比較部２００３と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１が良品であるかどうかを判定する判定部２００４と、を備える。   The external test apparatus 2000 shown in FIG. 4 uses the data 13 and the error correction code written in the ROM 11 with error correction function built in the ROM integrated circuit 1 with error correction function to the terminal 13A of the ROM integrated circuit 1 with error correction function. And a comparison unit 2001 that reads data from the terminal 13B and compares the data and the expected value 2100 of the error correction code, and calculates the number of error bits of the data read from the ROM 11 with the error correction function and the error correction code based on the comparison result The error bit number calculation unit 2002 to perform, the comparison unit 2003 for comparing the calculated error bit number with a preset allowable error bit number 2200, and the ROM 11 with error correction function based on the comparison result are non-defective products. Determination unit 2004 for determining whether or not.

ここで、データ期待値２１００としては、誤り訂正機能付きＲＯＭ１１に書き込んだデータおよび誤り訂正コードそのものを使用すればよい。   Here, as the expected data value 2100, the data written in the ROM 11 with error correction function and the error correction code itself may be used.

次に、図５を用いて、本実施例のテスト方法の手順を説明する。   Next, the procedure of the test method of this embodiment will be described with reference to FIG.

誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストの開始にあたっては、先ず、誤り訂正機能付きＲＯＭ１１に対する許容誤りビット数を設定する（ステップＳ１１）。   In starting the test of the ROM 11 with error correction function built in the integrated circuit 1 with error correction function, first, the allowable number of error bits for the ROM 11 with error correction function is set (step S11).

その後、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂから外部テスト装置２０００へ、それぞれ読み出す（ステップＳ１２）。   Thereafter, the data and error correction code written in the ROM 11 with error correction function are read out from the terminal 13A and the terminal 13B of the ROM built-in integrated circuit 1 with error correction function to the external test apparatus 2000 (step S12).

次に、外部テスト装置２０００の比較部２００１が、この読み出したデータおよび誤り訂正コードをその期待値とそれぞれ比較する（ステップＳ１３）。   Next, the comparison unit 2001 of the external test apparatus 2000 compares the read data and error correction code with their expected values (step S13).

この比較の結果にもとづいて、外部テスト装置２０００の誤りビット数算出部２００２が、誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビット数を算出する（ステップＳ１４）。   Based on the result of this comparison, the error bit number calculation unit 2002 of the external test apparatus 2000 calculates the number of error bits of the data and error correction code read from the ROM 11 with error correction function (step S14).

次に、外部テスト装置２０００の比較部２００３が、その算出された誤りビット数とステップＳ１１で設定した許容誤りビット数とを比較する（ステップＳ１５）。   Next, the comparison unit 2003 of the external test apparatus 2000 compares the calculated number of error bits with the allowable number of error bits set in step S11 (step S15).

この比較の結果にもとづいて、外部テスト装置２０００の判定部２００４が、誤りビット数算出部２００２で算出した誤りビット数が許容誤りビット数以下であれば（ＹＥＳ）、誤り訂正機能付きＲＯＭ１１を良品と判定し、許容誤りビット数を超えていれば（ＮＯ）、不良品と判定して（ステップＳ１６）、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストを終了する。   Based on the result of the comparison, if the number of error bits calculated by the error bit number calculation unit 2002 by the determination unit 2004 of the external test apparatus 2000 is equal to or less than the allowable error bit number (YES), the ROM 11 with error correction function is determined to be good. If the allowable number of error bits is exceeded (NO), it is determined as a defective product (step S16), and the test of the ROM 11 with error correction function built in the ROM built-in integrated circuit 1 with error correction function is completed. To do.

このような本実施例によれば、誤り訂正機能付きＲＯＭの良品選別テスト時に、誤り訂正機能付きＲＯＭから読み出したデータに対する誤り訂正演算を行わないので、誤り訂正機能付きＲＯＭの良品選別テスト時間をさらに短縮することができる。   According to the present embodiment, since the error correction operation is not performed on the data read from the ROM with the error correction function at the time of the non-defective product selection test of the ROM with the error correction function, the non-defective product selection test time of the ROM with the error correction function is reduced. Further shortening is possible.

さらに、誤り訂正機能付きＲＯＭの誤り訂正できる最大ビット数に対して、それより少ない数を許容誤りビット数として設定できるので、誤り訂正機能付きＲＯＭが有する誤り訂正能力を製造時の不良救済で使い切ることを避けられる。そのため、出荷後に不良が発生しても、その不良を救済する余裕があり、誤り訂正機能付きＲＯＭ内蔵集積回路の信頼性を向上させることができる。   Furthermore, since the allowable number of error bits can be set to a smaller number than the maximum number of bits that can be corrected by the error correction ROM, the error correction capability of the ROM with the error correction function can be used up for defect repair at the time of manufacture. You can avoid that. For this reason, even if a defect occurs after shipment, there is room for repairing the defect, and the reliability of the ROM built-in integrated circuit with an error correction function can be improved.

誤り訂正機能付きＲＯＭ内蔵集積回路１のテスト方法の実施例３について、図６および図７を用いて説明する。図６は、本発明の実施例３に係るテスト方法の実行に使用する外部テスト装置３０００の構成の例を示す図であり、図７は、本実施例のテスト方法の手順を示すフロー図である。   A third embodiment of the test method of the ROM built-in integrated circuit 1 with error correction function will be described with reference to FIGS. FIG. 6 is a diagram illustrating an example of the configuration of the external test apparatus 3000 used for executing the test method according to the third embodiment of the present invention, and FIG. 7 is a flowchart illustrating the procedure of the test method according to the present embodiment. is there.

なお、本実施例でも実施例２と同様、誤り訂正符号方式には、データのブロックごとに複数ビットの誤りを訂正できるブロック訂正符号方式を用いるものとする。   In this embodiment as well, as in the second embodiment, a block correction code method capable of correcting an error of a plurality of bits for each data block is used as the error correction code method.

また、各ブロックに許容できる誤りビット数に対して、さらに許容できる誤りの分布の条件を規定した誤りビット分布許容範囲を予め設定しておくものとする。   In addition, an error bit distribution allowable range that prescribes an allowable error distribution condition is set in advance for the number of error bits allowable in each block.

例えば、ブロックごとに誤り訂正できる最大ビット数が３であるときに、２ビットまでの誤りは許容するが、連続する２ビットの誤りは不良としたいときは、誤りビット分布許容範囲の条件として、「許容誤りビット数２に対して、連続誤りビット数の許容範囲は１とする」と、設定するようにする。そのほかに、「ブロックごとの許容誤りビット数は２とし、ＲＯＭ全体の誤りビット数の許容範囲は××個とする」などの条件設定も可能とする。   For example, when the maximum number of bits that can be corrected for each block is 3, an error of up to 2 bits is allowed, but when it is desired that a continuous 2-bit error is defective, the error bit distribution allowable range condition is as follows: “The allowable range of the number of consecutive error bits is 1 with respect to the number of allowable error bits 2” is set. In addition, it is possible to set conditions such as “the allowable number of error bits per block is 2 and the allowable range of the number of error bits in the entire ROM is xx”.

図６に示す外部テスト装置３０００は、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂからそれぞれ読み出して、データおよび誤り訂正コードの期待値３１００と比較する比較部３００１と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出部３００２と、その算出された誤りビット分布と予め設定された誤りビット分布許容範囲３２００とを比較する比較部３００３と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１が良品であるかどうかを判定する判定部３００４と、を備える。   The external test apparatus 3000 shown in FIG. 6 uses the data and error correction code written in the ROM 11 with error correction function built in the ROM integrated circuit 1 with error correction function to the terminal 13A of the ROM integrated circuit 1 with error correction function. And a comparison unit 3001 for reading out from the terminal 13B and comparing with the expected value 3100 of the data and error correction code, and the distribution of the error bits of the data read from the ROM 11 with error correction function and the error correction code based on the comparison result The error bit distribution calculation unit 3002 to be calculated, the comparison unit 3003 that compares the calculated error bit distribution with a preset error bit distribution allowable range 3200, and the ROM 11 with an error correction function based on the comparison result are non-defective products. A determination unit 3004 for determining whether or not That.

ここで、データ期待値３１００としては、誤り訂正機能付きＲＯＭ１１に書き込んだデータおよび誤り訂正コードそのものを使用すればよい。   Here, as the expected data value 3100, the data written in the ROM 11 with error correction function and the error correction code itself may be used.

次に、図７を用いて、本実施例のテスト方法の手順を説明する。   Next, the procedure of the test method of this embodiment will be described with reference to FIG.

誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストの開始にあたっては、先ず、誤り訂正機能付きＲＯＭ１１に対する誤りビット分布許容範囲を設定する（ステップＳ２１）。   In starting the test of the ROM 11 with error correction function incorporated in the ROM built-in integrated circuit 1 with error correction function, first, an allowable error bit distribution range for the ROM 11 with error correction function is set (step S21).

その後、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂから外部テスト装置３０００へ、それぞれ読み出す（ステップＳ２２）。   Thereafter, the data and error correction code written in the ROM 11 with error correction function are read from the terminals 13A and 13B of the ROM built-in integrated circuit 1 with error correction function to the external test device 3000 (step S22).

次に、外部テスト装置３０００の比較部３００１が、この読み出したデータおよび誤り訂正コードをその期待値とそれぞれ比較する（ステップＳ２３）。   Next, the comparison unit 3001 of the external test apparatus 3000 compares the read data and error correction code with their expected values (step S23).

この比較の結果にもとづいて、外部テスト装置３０００の誤りビット分布算出部３００２が、誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビット分布を算出する（ステップＳ２４）。   Based on the result of this comparison, the error bit distribution calculation unit 3002 of the external test apparatus 3000 calculates the error bit distribution of the data and error correction code read from the ROM 11 with error correction function (step S24).

次に、外部テスト装置３０００の比較部３００３が、その算出された誤りビット分布とステップＳ２１で設定した誤りビット分布許容範囲とを比較する（ステップＳ２５）。   Next, the comparison unit 3003 of the external test apparatus 3000 compares the calculated error bit distribution with the error bit distribution allowable range set in step S21 (step S25).

この比較の結果にもとづいて、外部テスト装置３０００の判定部３００４が、誤りビット分布算出部３００２で算出した誤りビット分布が誤りビット分布許容範囲以内であれば（ＹＥＳ）、誤り訂正機能付きＲＯＭ１１を良品と判定し、誤りビット分布許容範囲を超えていれば（ＮＯ）、不良品と判定して（ステップＳ２６）、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストを終了する。   Based on the result of this comparison, if the error bit distribution calculated by the error bit distribution calculation unit 3002 by the determination unit 3004 of the external test apparatus 3000 is within the error bit distribution allowable range (YES), the ROM 11 with error correction function is installed. If the error bit distribution allowable range is exceeded (NO), the product is determined to be defective (step S26), and the error correction function built-in ROM 11 integrated in the integrated circuit 1 with error correction function is tested. Exit.

このような本実施例によれば、誤り訂正機能付きＲＯＭの良品選別テスト時に、誤り訂正機能付きＲＯＭに許容する誤りビット数の条件のほかに、さらに、許容する誤りビットの分布についての条件を設定することができる。これにより、より厳しい良品選別基準を設定することができ、誤り訂正機能付きＲＯＭの信頼性をより向上させることができる。   According to the present embodiment, in addition to the condition of the number of error bits allowed for the ROM with the error correction function, the condition for the distribution of the error bits to be allowed is further determined in the non-defective product selection test of the ROM with the error correction function. Can be set. This makes it possible to set stricter non-defective product selection criteria and further improve the reliability of the ROM with an error correction function.

本発明の実施の形態に係る誤り訂正機能付きＲＯＭ内蔵集積回路の構成の例を示すブロック図。The block diagram which shows the example of a structure of ROM built-in integrated circuit with an error correction function which concerns on embodiment of this invention. 本発明の実施例１に係るテスト方法の実行に使用する外部テスト装置の構成の例を示す図。The figure which shows the example of a structure of the external test apparatus used for execution of the test method which concerns on Example 1 of this invention. 本発明の実施例１に係るテスト方法の手順を示すフロー図。The flowchart which shows the procedure of the test method which concerns on Example 1 of this invention. 本発明の実施例２に係るテスト方法の実行に使用する外部テスト装置の構成の例を示す図。The figure which shows the example of a structure of the external test apparatus used for execution of the test method which concerns on Example 2 of this invention. 本発明の実施例２に係るテスト方法の手順を示すフロー図。The flowchart which shows the procedure of the test method which concerns on Example 2 of this invention. 本発明の実施例３に係るテスト方法の実行に使用する外部テスト装置の構成の例を示す図。The figure which shows the example of a structure of the external test apparatus used for execution of the test method which concerns on Example 3 of this invention. 本発明の実施例３に係るテスト方法の手順を示すフロー図。The flowchart which shows the procedure of the test method which concerns on Example 3 of this invention.

符号の説明Explanation of symbols

１ 誤り訂正機能付きＲＯＭ内蔵集積回路
１１ 誤り訂正機能付きＲＯＭ
１１Ａ データセルアレイ
１１Ｂ 誤り訂正コードセルアレイ
１２ 論理回路部
１２１ 誤り訂正回路
１２２ テスト回路
１３Ａ、１３Ｂ 端子
１０００、２０００、３０００ 外部テスト装置
１００１ 誤り訂正演算部
１００２、２００１、２００３、３００１、３００３ 比較部
１００３、２００４、３００４ 判定部
２００２ 誤りビット数算出部
３００２ 誤りビット分布算出部 1 ROM built-in integrated circuit with error correction function 11 ROM with error correction function
11A Data cell array 11B Error correction code cell array 12 Logic circuit unit 121 Error correction circuit 122 Test circuit 13A, 13B Terminal 1000, 2000, 3000 External test device 1001 Error correction operation unit 1002, 2001, 2003, 3001, 3003 Comparison unit 1003, 2004 3004 Determination unit 2002 Error bit number calculation unit 3002 Error bit distribution calculation unit

Claims (5)

データおよび誤り訂正コードが書き込まれる誤り訂正機能付きＲＯＭと、
前記誤り訂正機能付きＲＯＭから読み出したデータの誤りを訂正する誤り訂正回路と、
前記誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子と
を備えることを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路。 ROM with error correction function in which data and error correction code are written;
An error correction circuit for correcting an error in data read from the ROM with the error correction function;
A ROM built-in integrated circuit with error correction function, comprising: a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside. 前記誤り訂正回路の論理動作をテストするテスト手段
を更に備えることを特徴とする請求項１に記載の誤り訂正機能付きＲＯＭ内蔵集積回路。 2. The ROM built-in integrated circuit with error correction function according to claim 1, further comprising test means for testing a logical operation of the error correction circuit. 誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、
前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
外部の演算装置により前記誤り訂正機能付きＲＯＭから読み出したデータの誤り訂正演算を行う誤り訂正演算ステップと、
前記誤り訂正演算の結果と前記誤り訂正機能付きＲＯＭの読み出しデータの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法。 A test method for a ROM built-in integrated circuit with an error correction function having a terminal for outputting data read from a ROM with an error correction function and an error correction code to the outside,
A data reading step of reading data written in the ROM with error correction function and an error correction code from the terminal to the outside;
An error correction calculation step for performing an error correction calculation of data read from the ROM with the error correction function by an external calculation device;
A comparison step for comparing a result of the error correction operation with an expected value of read data of the ROM with the error correction function;
A test step for determining whether the ROM with error correction function is a non-defective product based on the result of the comparison. 誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、
前記誤り訂正機能付きＲＯＭに許容される誤りビット数を許容誤りビット数として設定する許容誤りビット数設定ステップと、
前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出ステップと、
前記算出された誤りビット数と前記許容誤りビット数とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法。 A test method for a ROM built-in integrated circuit with an error correction function having a terminal for outputting data read from a ROM with an error correction function and an error correction code to the outside,
An allowable error bit number setting step for setting an error bit number allowed in the ROM with the error correction function as an allowable error bit number;
A data reading step of reading data written in the ROM with error correction function and an error correction code from the terminal to the outside;
A comparison step of comparing data and error correction code read out from the ROM with error correction function with expected values of data and error correction code written in the ROM with error correction function;
An error bit number calculating step of calculating the number of error bits of data and error correction code read out from the ROM with error correction function based on the result of the comparison;
A comparison step of comparing the calculated number of error bits with the number of allowable error bits;
A test step for determining whether the ROM with error correction function is a non-defective product based on the result of the comparison. 誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、
前記誤り訂正機能付きＲＯＭに発生する誤りビットの分布に対する許容範囲を誤りビット分布許容範囲として設定する誤りビット分布許容範囲設定ステップと、
前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出ステップと、
前記算出された誤りビット分布と前記誤りビット分布許容範囲とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法。 A test method for a ROM built-in integrated circuit with an error correction function having a terminal for outputting data read from a ROM with an error correction function and an error correction code to the outside,
An error bit distribution allowable range setting step for setting an allowable range for the distribution of error bits generated in the ROM with the error correction function as an error bit distribution allowable range;
A data reading step of reading data written in the ROM with error correction function and an error correction code from the terminal to the outside;
A comparison step of comparing data and error correction code read out from the ROM with error correction function with expected values of data and error correction code written in the ROM with error correction function;
An error bit distribution calculating step of calculating the distribution of error bits of data and error correction code read out from the ROM with error correction function based on the result of the comparison;
A comparison step of comparing the calculated error bit distribution and the error bit distribution allowable range;
A test step for determining whether the ROM with error correction function is a non-defective product based on the result of the comparison.
JP2006296859A 2006-10-31 2006-10-31 Integrated circuit with built-in rom having error correction function, and test method thereof Pending JP2008117430A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006296859A JP2008117430A (en) 2006-10-31 2006-10-31 Integrated circuit with built-in rom having error correction function, and test method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006296859A JP2008117430A (en) 2006-10-31 2006-10-31 Integrated circuit with built-in rom having error correction function, and test method thereof

Publications (1)

Publication Number Publication Date
JP2008117430A true JP2008117430A (en) 2008-05-22

Family

ID=39503234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006296859A Pending JP2008117430A (en) 2006-10-31 2006-10-31 Integrated circuit with built-in rom having error correction function, and test method thereof

Country Status (1)

Country Link
JP (1) JP2008117430A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395226B (en) * 2008-11-07 2013-05-01 Silicon Motion Inc Method for testing storage apparatus and system thereof
JP2018195122A (en) * 2017-05-18 2018-12-06 富士通セミコンダクター株式会社 Semiconductor storage apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395226B (en) * 2008-11-07 2013-05-01 Silicon Motion Inc Method for testing storage apparatus and system thereof
JP2018195122A (en) * 2017-05-18 2018-12-06 富士通セミコンダクター株式会社 Semiconductor storage apparatus

Similar Documents

Publication Publication Date Title
JP2007035245A (en) Memory device, defective cell relief method, and internal voltage trimming method
JP2006079811A (en) Semiconductor memory device equipped with parity generator for error detection
JP2006511904A (en) Self-healing of memory arrays using initial allocation redundancy (PAR) architecture
US20140126313A1 (en) Chip with embedded non-volatile memory and testing method therefor
JP2005266861A (en) Microcomputer and its test method
JP2010244596A (en) Integrated circuit
JP2010123159A (en) Semiconductor integrated circuit
KR20070116551A (en) Semiconductor device, unique id of semiconductor device and method for verifying unique id
US20090073009A1 (en) Semiconductor memory device having error correction function
JP5611916B2 (en) Semiconductor integrated circuit
JP2005293659A (en) Memory device and reference current setting method
JP2008059711A (en) Semiconductor memory device
JP2006179131A (en) Memory system and semiconductor storage device
JP4880999B2 (en) Semiconductor integrated circuit and inspection method thereof
JP2009259113A (en) Nonvolatile memory management device
JP2008117430A (en) Integrated circuit with built-in rom having error correction function, and test method thereof
US7123527B2 (en) Redundancy fuse circuit
JP2009295252A (en) Semiconductor memory device and its error correction method
JP3930446B2 (en) Semiconductor device
KR100944325B1 (en) Repair fuse device
JP2011134406A (en) Nonvolatile semiconductor memory device
KR101218096B1 (en) Test method of semiconductor device and test system of semiconductor device
JP2009093709A (en) Semiconductor integrated circuit and test method
JPH11242899A (en) Semiconductor storage circuit
JP2005004876A (en) Semiconductor memory device and its evaluating method