JP2008117430A - Integrated circuit with built-in rom having error correction function, and test method thereof - Google Patents
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Abstract
Description
本発明は、誤り訂正機能付きROMを内蔵する集積回路およびそのテスト方法に関する。 The present invention relates to an integrated circuit incorporating a ROM with an error correction function and a test method thereof.
論理回路とともにメモリを内蔵するシステムLSIなどの集積回路において、内蔵するメモリとして、フューズの切断などにより1回だけ書き込みが可能な不揮発性メモリ(ROM)を使用するものがある。また、そのとき、内蔵のROMとして、メモリセルから読み出したデータに誤りがあってもその誤りを訂正できる、誤り訂正機能付きROMを使用することがある。誤り訂正機能付きROMを使用することにより、ROMに書き込んだデータの信頼性を向上させることができる。 In an integrated circuit such as a system LSI that incorporates a memory together with a logic circuit, there is a built-in memory that uses a nonvolatile memory (ROM) that can be written only once by cutting a fuse. At that time, as the built-in ROM, a ROM with an error correction function that can correct the error even if there is an error in the data read from the memory cell may be used. By using a ROM with an error correction function, the reliability of data written in the ROM can be improved.
このような誤り訂正機能付きROMは、そのメモリ領域が、データを書き込むデータセルアレイと、誤り訂正コードを書き込む誤り訂正コードセルアレイと、から構成される。誤り訂正機能付きROMにデータを書き込む際は、書き込むデータに対応した誤り訂正コードを予め算出しておき、データと誤り訂正コードとを同時に書き込む。 In such a ROM with an error correction function, the memory area includes a data cell array for writing data and an error correction code cell array for writing error correction codes. When writing data to the ROM with an error correction function, an error correction code corresponding to the data to be written is calculated in advance, and the data and the error correction code are written simultaneously.
また、誤り訂正機能付きROMを内蔵する集積回路は、その論理回路部に、誤り訂正機能付きROMのデータセルアレイおよび誤り訂正コードセルアレイから読み出したデータを用いて読み出したデータの誤りを訂正する、誤り訂正回路を備える。 In addition, an integrated circuit including a ROM with an error correction function corrects an error in the read data using data read from the data cell array and the error correction code cell array of the ROM with the error correction function in its logic circuit unit. A correction circuit is provided.
そこで、従来、誤り訂正機能付きROMを内蔵する集積回路の製造時のテストにおいて、この誤り訂正回路の出力をテストすることにより、ROMに発生した製造上のハード的なエラーを誤り訂正して救済し、集積回路の製造歩留りを向上させる方法が提案されている(例えば、特許文献1参照。)。 Therefore, conventionally, in the test at the time of manufacturing an integrated circuit incorporating a ROM with an error correction function, the output of the error correction circuit is tested to correct and repair a hardware error generated in the ROM. However, a method for improving the manufacturing yield of integrated circuits has been proposed (see, for example, Patent Document 1).
しかし、上述の方法では、テスト時に集積回路に搭載される誤り訂正回路を使用するため、テスト速度がこの誤り訂正回路の動作速度に制約され、テスト速度の高速化によるテスト時間の短縮が図れないという問題があった。 However, in the above method, since an error correction circuit mounted on an integrated circuit is used at the time of testing, the test speed is limited by the operation speed of the error correction circuit, and the test time cannot be shortened by increasing the test speed. There was a problem.
また、誤り訂正機能付きROMが有する誤り訂正能力を製造時の不良救済で使い切っているため、経年変化による不良などの出荷後に発生する不良を救済できず、誤り訂正機能付きROM内蔵集積回路の信頼性が低下するという問題があった。
そこで、本発明の目的は、テスト時間の短縮が図れ、さらには、製造歩留りおよび信頼性を向上させることのできる誤り訂正機能付きROM内蔵集積回路およびそのテスト方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a ROM built-in integrated circuit with an error correction function and a test method thereof that can shorten the test time and can improve the manufacturing yield and reliability.
本発明の一態様によれば、データおよび誤り訂正コードが書き込まれる誤り訂正機能付きROMと、前記誤り訂正機能付きROMから読み出したデータの誤りを訂正する誤り訂正回路と、を備える誤り訂正機能付きROM内蔵集積回路であって、前記誤り訂正機能付きROMから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有することを特徴とする誤り訂正機能付きROM内蔵集積回路が提供される。 According to one aspect of the present invention, an error correction function comprising a ROM with an error correction function in which data and an error correction code are written, and an error correction circuit that corrects an error in data read from the ROM with an error correction function There is provided a ROM built-in integrated circuit having an error correction function, characterized in that it has a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside.
また、本発明の別の一態様によれば、誤り訂正機能付きROMから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きROM内蔵集積回路のテスト方法であって、前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、外部の演算装置により前記誤り訂正機能付きROMから読み出したデータの誤り訂正演算を行う誤り訂正演算ステップと、前記誤り訂正演算の結果と前記誤り訂正機能付きROMの読み出しデータの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きROMが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きROM内蔵集積回路のテスト方法が提供される。 According to another aspect of the present invention, there is provided a test method for an integrated circuit with built-in error correction function ROM having a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside. A data read step for reading data and error correction code written in the ROM with error correction function from the terminal to the outside, and an error correction operation for performing error correction calculation of the data read from the ROM with error correction function by an external arithmetic unit A step of comparing the result of the error correction operation with an expected value of read data of the ROM with error correction function, and whether the ROM with error correction function is a non-defective product based on the result of the comparison An integrated circuit with built-in error correction function, characterized by comprising: Test method is provided.
また、本発明のさらに別の一態様によれば、誤り訂正機能付きROMから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きROM内蔵集積回路のテスト方法であって、前記誤り訂正機能付きROMに許容される誤りビット数を許容誤りビット数として設定する許容誤りビット数設定ステップと、前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出ステップと、前記算出された誤りビット数と前記許容誤りビット数とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きROMが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きROM内蔵集積回路のテスト方法が提供される。 According to still another aspect of the present invention, there is provided a test method for an integrated circuit with built-in error correction function ROM having a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside, An allowable error bit number setting step for setting the number of error bits allowed in the ROM with error correction function as an allowable error bit number, and data and error correction code written in the ROM with error correction function from the terminal to the outside A data reading step to be read; a comparison step for comparing data and error correction code read out from the ROM with error correction function with expected values of data and error correction code written in the ROM with error correction function; and Read out from the ROM with error correction function based on the comparison result An error bit number calculating step for calculating the number of error bits of the data and the error correction code, a comparison step for comparing the calculated error bit number with the allowable error bit number, and the error correction based on the result of the comparison And a determination step for determining whether the function-equipped ROM is a non-defective product or not.
また、本発明のさらに別の一態様によれば、誤り訂正機能付きROMから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きROM内蔵集積回路のテスト方法であって、前記誤り訂正機能付きROMに発生する誤りビットの分布に対する許容範囲を誤りビット分布許容範囲として設定する誤りビット分布許容範囲設定ステップと、前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出ステップと、前記算出された誤りビット分布と前記誤りビット分布許容範囲とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きROMが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きROM内蔵集積回路のテスト方法が提供される。 According to still another aspect of the present invention, there is provided a test method for an integrated circuit with built-in error correction function ROM having a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside, An error bit distribution allowable range setting step for setting an allowable range for the distribution of error bits generated in the ROM with error correction function as an error bit distribution allowable range, and data and error correction code written in the ROM with error correction function A step of reading data from the terminal to the outside is compared with the data and error correction code read out from the ROM with error correction function and the expected value of the data and error correction code written in the ROM with error correction function. A step of comparing, and the error corrector based on the result of the comparison Error bit distribution calculating step for calculating data read out from the attached ROM and error bit distribution of the error correction code, comparing step for comparing the calculated error bit distribution and the error bit distribution allowable range, And a determination step for determining whether the ROM with an error correction function is a non-defective product based on a result of the comparison.
本発明によれば、誤り訂正機能付きROM内蔵集積回路のテスト時間の短縮が図ることができる。さらに、誤り訂正機能付きROM内蔵集積回路の製造歩留りおよび信頼性を向上させることができる。 According to the present invention, the test time of a ROM built-in integrated circuit with an error correction function can be shortened. Furthermore, the manufacturing yield and reliability of the ROM built-in integrated circuit with error correction function can be improved.
図1は、本発明の実施の形態に係る誤り訂正機能付きROM内蔵集積回路の構成の例を示すブロック図である。 FIG. 1 is a block diagram showing an example of the configuration of a ROM built-in integrated circuit with an error correction function according to an embodiment of the present invention.
本実施の形態の誤り訂正機能付きROM内蔵集積回路1は、誤り訂正機能付きROM11と、論理回路部12と、端子13Aと、端子13Bと、を備える。
The ROM built-in integrated circuit 1 with error correction function of the present embodiment includes a ROM 11 with error correction function, a logic circuit unit 12, a
誤り訂正機能付きROM11は、フューズの切断などにより1回だけ書き込みが可能な不揮発性メモリであり、そのメモリ領域に、データを書き込むデータセルアレイ11Aと、誤り訂正コードを書き込む誤り訂正コードセルアレイ11Bと、を有している。
The ROM 11 with an error correction function is a non-volatile memory that can be written only once by cutting a fuse, and a
論理回路部12には、誤り訂正機能付きROM11のデータセルアレイ11から読み出したデータおよび誤り訂正コードセルアレイ11Bから読み出した誤り訂正コードを用いて、データセルアレイ11から読み出したデータの誤りを訂正する誤り訂正回路121が含まれる。
The logic circuit unit 12 uses the data read from the data cell array 11 of the ROM 11 with error correction function and the error correction code read from the error correction
また、論理回路部12には、誤り訂正回路121の論理動作を、例えば、スキャンテストによりテストするテスト回路122が含まれる。このテスト回路122を用いて、外部からのテスト入力により誤り訂正回路121を論理動作させ、その出力をテスト出力として出力することにより、誤り訂正機能付きROM11からデータを入力しなくても、誤り訂正回路121の動作をテストすることができる。
In addition, the logic circuit unit 12 includes a
端子13Aは、誤り訂正機能付きROM11のデータセルアレイ11Aから読み出したデータを外部へ出力する端子である。
The
端子13Bは、誤り訂正機能付きROM11の誤り訂正コードセルアレイ11Bから読み出した誤り訂正コードを外部へ出力する端子である。
The
この端子13Aおよび端子13Bを外部テスト装置に接続し、誤り訂正機能付きROM11に書き込まれたデータおよび誤り訂正コードを読み出すことにより、外部テスト装置による誤り訂正機能付きROM11に対するテストを行うことができる。
By connecting the
以下、本発明の実施の形態の誤り訂正機能付きROM内蔵集積回路1のテストに関し、その内蔵する誤り訂正機能付きROM11が良品であるかどうか、外部テスト装置を用いてテストする方法の実施例について説明する。 Hereinafter, with respect to the test of the ROM built-in integrated circuit 1 with error correction function according to the embodiment of the present invention, an example of a method for testing whether or not the built-in ROM 11 with error correction function is a non-defective product using an external test device will be described. explain.
誤り訂正機能付きROM内蔵集積回路1のテスト方法の実施例1について、図2および図3を用いて説明する。図2は、本発明の実施例1に係るテスト方法の実行に使用する外部テスト装置1000の構成の例を示す図であり、図3は、本実施例のテスト方法の手順を示すフロー図である。 A first embodiment of the test method for the ROM built-in integrated circuit 1 with an error correction function will be described with reference to FIGS. FIG. 2 is a diagram illustrating an example of the configuration of the external test apparatus 1000 used for executing the test method according to the first embodiment of the present invention, and FIG. 3 is a flowchart illustrating the procedure of the test method according to the present embodiment. is there.
図2に示す外部テスト装置1000は、誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きROM内蔵集積回路1の端子13Aおよび端子13Bからそれぞれ読み出して、端子13Aから読み出したデータの誤り訂正の演算を行う誤り訂正演算部1001と、誤り訂正演算部1001の演算結果と誤り訂正機能付きROM内蔵集積回路1の端子13Aから読み出したデータに対する期待値1100とを比較する比較部1002と、比較部1002による比較の結果にもとづいて誤り訂正機能付きROM11が良品であるかどうかを判定する判定部1003と、を備える。
The external test apparatus 1000 shown in FIG. 2 uses the data and error correction code written in the ROM 11 with error correction function built in the ROM integrated circuit 1 with error correction function as the
ここで、データ期待値1100としては、誤り訂正機能付きROM11に書き込んだデータそのものを使用すればよい。
Here, as the
次に、図3を用いて、本実施例のテスト方法の手順を説明する。 Next, the procedure of the test method of this embodiment will be described with reference to FIG.
誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11のテストの開始にあたっては、先ず、誤り訂正機能付きROM11に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きROM内蔵集積回路1の端子13Aおよび端子13Bから外部テスト装置1000へ、それぞれ読み出す(ステップS01)。
In starting the test of the ROM 11 with error correction function incorporated in the ROM built-in integrated circuit 1 with error correction function, first, the data and error correction code written in the ROM 11 with error correction function are integrated with the ROM with error correction function. Read from the
この読み出したデータおよび誤り訂正コードを用いて、外部テスト装置1000の誤り訂正演算部1001が、誤り訂正機能付きROM内蔵集積回路1の端子13Aから読み出したデータの誤り訂正の演算を行う(ステップS02)。
Using the read data and error correction code, the error
次に、外部テスト装置1000の比較部1002が、誤り訂正演算部1001の演算結果と誤り訂正機能付きROM内蔵集積回路1の端子13Aから読み出したデータに対する期待値とを比較する(ステップS03)。
Next, the
この比較の結果にもとづいて、外部テスト装置1000の判定部1003が、誤り訂正演算部1001の演算結果が期待値と一致していれば(YES)、誤り訂正機能付きROM11を良品と判定し、一致していなければ(NO)、不良品と判定して(ステップS04)、誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11のテストを終了する。
Based on the result of this comparison, the
このような本実施例によれば、メモリ容量やクロック周波数の強化が容易な外部テスト装置により誤り訂正演算を行うため、誤り訂正機能付きROM内蔵集積回路内の誤り訂正回路よりも高速の誤り訂正演算を行うことができ、誤り訂正機能付きROMの良品選別テストのテスト時間を短縮することできる。 According to the present embodiment, since error correction is performed by an external test apparatus that can easily enhance the memory capacity and clock frequency, error correction is faster than the error correction circuit in the ROM built-in integrated circuit with error correction function. Calculations can be performed, and the test time of the non-defective product selection test of the ROM with error correction function can be shortened.
誤り訂正機能付きROM内蔵集積回路1のテスト方法の実施例2について、図4および図5を用いて説明する。図4は、本発明の実施例2に係るテスト方法の実行に使用する外部テスト装置2000の構成の例を示す図であり、図5は、本実施例のテスト方法の手順を示すフロー図である。 A second embodiment of the test method for the ROM built-in integrated circuit 1 with error correction function will be described with reference to FIGS. FIG. 4 is a diagram showing an example of the configuration of the external test apparatus 2000 used for execution of the test method according to the second embodiment of the present invention, and FIG. 5 is a flowchart showing the procedure of the test method of the present embodiment. is there.
なお、本実施例では、誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11の用いる誤り訂正符号方式は、誤り訂正機能付きROM11に書き込まれたデータをブロック単位に分け、ブロックごとに複数ビットの誤りを訂正できるブロック訂正符号方式を用いるものとする。 In this embodiment, the error correction code system used by the ROM 11 with error correction function incorporated in the ROM built-in integrated circuit 1 with error correction function divides the data written in the ROM 11 with error correction function into block units, It is assumed that a block correction code method capable of correcting an error of a plurality of bits every time is used.
また、誤り訂正できる最大ビット数に対して、何ビットまでの誤りを許容するかの許容誤りビット数を予め設定しておくものとする。例えば、誤り訂正できる最大ビット数が2であるときに、1ビットまでの誤りを許容するのであれば、許容誤りビット数を1と設定しておくものとする。 It is also assumed that an allowable error bit number indicating how many errors are allowed is set in advance with respect to the maximum bit number that can be corrected. For example, when the maximum number of bits that can be error-corrected is 2, if an error of up to 1 bit is allowed, the allowable error bit number is set to 1.
図4に示す外部テスト装置2000は、誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きROM内蔵集積回路1の端子13Aおよび端子13Bからそれぞれ読み出して、データおよび誤り訂正コードの期待値2100と比較する比較部2001と、その比較結果にもとづいて誤り訂正機能付きROM11から読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出部2002と、その算出された誤りビット数と予め設定された許容誤りビット数2200とを比較する比較部2003と、その比較結果にもとづいて誤り訂正機能付きROM11が良品であるかどうかを判定する判定部2004と、を備える。
The external test apparatus 2000 shown in FIG. 4 uses the data 13 and the error correction code written in the ROM 11 with error correction function built in the ROM integrated circuit 1 with error correction function to the
ここで、データ期待値2100としては、誤り訂正機能付きROM11に書き込んだデータおよび誤り訂正コードそのものを使用すればよい。
Here, as the expected
次に、図5を用いて、本実施例のテスト方法の手順を説明する。 Next, the procedure of the test method of this embodiment will be described with reference to FIG.
誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11のテストの開始にあたっては、先ず、誤り訂正機能付きROM11に対する許容誤りビット数を設定する(ステップS11)。 In starting the test of the ROM 11 with error correction function built in the integrated circuit 1 with error correction function, first, the allowable number of error bits for the ROM 11 with error correction function is set (step S11).
その後、誤り訂正機能付きROM11に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きROM内蔵集積回路1の端子13Aおよび端子13Bから外部テスト装置2000へ、それぞれ読み出す(ステップS12)。 Thereafter, the data and error correction code written in the ROM 11 with error correction function are read out from the terminal 13A and the terminal 13B of the ROM built-in integrated circuit 1 with error correction function to the external test apparatus 2000 (step S12).
次に、外部テスト装置2000の比較部2001が、この読み出したデータおよび誤り訂正コードをその期待値とそれぞれ比較する(ステップS13)。 Next, the comparison unit 2001 of the external test apparatus 2000 compares the read data and error correction code with their expected values (step S13).
この比較の結果にもとづいて、外部テスト装置2000の誤りビット数算出部2002が、誤り訂正機能付きROM11から読み出したデータおよび誤り訂正コードの誤りビット数を算出する(ステップS14)。
Based on the result of this comparison, the error bit
次に、外部テスト装置2000の比較部2003が、その算出された誤りビット数とステップS11で設定した許容誤りビット数とを比較する(ステップS15)。
Next, the
この比較の結果にもとづいて、外部テスト装置2000の判定部2004が、誤りビット数算出部2002で算出した誤りビット数が許容誤りビット数以下であれば(YES)、誤り訂正機能付きROM11を良品と判定し、許容誤りビット数を超えていれば(NO)、不良品と判定して(ステップS16)、誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11のテストを終了する。
Based on the result of the comparison, if the number of error bits calculated by the error bit
このような本実施例によれば、誤り訂正機能付きROMの良品選別テスト時に、誤り訂正機能付きROMから読み出したデータに対する誤り訂正演算を行わないので、誤り訂正機能付きROMの良品選別テスト時間をさらに短縮することができる。 According to the present embodiment, since the error correction operation is not performed on the data read from the ROM with the error correction function at the time of the non-defective product selection test of the ROM with the error correction function, the non-defective product selection test time of the ROM with the error correction function is reduced. Further shortening is possible.
さらに、誤り訂正機能付きROMの誤り訂正できる最大ビット数に対して、それより少ない数を許容誤りビット数として設定できるので、誤り訂正機能付きROMが有する誤り訂正能力を製造時の不良救済で使い切ることを避けられる。そのため、出荷後に不良が発生しても、その不良を救済する余裕があり、誤り訂正機能付きROM内蔵集積回路の信頼性を向上させることができる。 Furthermore, since the allowable number of error bits can be set to a smaller number than the maximum number of bits that can be corrected by the error correction ROM, the error correction capability of the ROM with the error correction function can be used up for defect repair at the time of manufacture. You can avoid that. For this reason, even if a defect occurs after shipment, there is room for repairing the defect, and the reliability of the ROM built-in integrated circuit with an error correction function can be improved.
誤り訂正機能付きROM内蔵集積回路1のテスト方法の実施例3について、図6および図7を用いて説明する。図6は、本発明の実施例3に係るテスト方法の実行に使用する外部テスト装置3000の構成の例を示す図であり、図7は、本実施例のテスト方法の手順を示すフロー図である。 A third embodiment of the test method of the ROM built-in integrated circuit 1 with error correction function will be described with reference to FIGS. FIG. 6 is a diagram illustrating an example of the configuration of the external test apparatus 3000 used for executing the test method according to the third embodiment of the present invention, and FIG. 7 is a flowchart illustrating the procedure of the test method according to the present embodiment. is there.
なお、本実施例でも実施例2と同様、誤り訂正符号方式には、データのブロックごとに複数ビットの誤りを訂正できるブロック訂正符号方式を用いるものとする。 In this embodiment as well, as in the second embodiment, a block correction code method capable of correcting an error of a plurality of bits for each data block is used as the error correction code method.
また、各ブロックに許容できる誤りビット数に対して、さらに許容できる誤りの分布の条件を規定した誤りビット分布許容範囲を予め設定しておくものとする。 In addition, an error bit distribution allowable range that prescribes an allowable error distribution condition is set in advance for the number of error bits allowable in each block.
例えば、ブロックごとに誤り訂正できる最大ビット数が3であるときに、2ビットまでの誤りは許容するが、連続する2ビットの誤りは不良としたいときは、誤りビット分布許容範囲の条件として、「許容誤りビット数2に対して、連続誤りビット数の許容範囲は1とする」と、設定するようにする。そのほかに、「ブロックごとの許容誤りビット数は2とし、ROM全体の誤りビット数の許容範囲は××個とする」などの条件設定も可能とする。 For example, when the maximum number of bits that can be corrected for each block is 3, an error of up to 2 bits is allowed, but when it is desired that a continuous 2-bit error is defective, the error bit distribution allowable range condition is as follows: “The allowable range of the number of consecutive error bits is 1 with respect to the number of allowable error bits 2” is set. In addition, it is possible to set conditions such as “the allowable number of error bits per block is 2 and the allowable range of the number of error bits in the entire ROM is xx”.
図6に示す外部テスト装置3000は、誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きROM内蔵集積回路1の端子13Aおよび端子13Bからそれぞれ読み出して、データおよび誤り訂正コードの期待値3100と比較する比較部3001と、その比較結果にもとづいて誤り訂正機能付きROM11から読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出部3002と、その算出された誤りビット分布と予め設定された誤りビット分布許容範囲3200とを比較する比較部3003と、その比較結果にもとづいて誤り訂正機能付きROM11が良品であるかどうかを判定する判定部3004と、を備える。
The external test apparatus 3000 shown in FIG. 6 uses the data and error correction code written in the ROM 11 with error correction function built in the ROM integrated circuit 1 with error correction function to the terminal 13A of the ROM integrated circuit 1 with error correction function. And a comparison unit 3001 for reading out from the terminal 13B and comparing with the expected
ここで、データ期待値3100としては、誤り訂正機能付きROM11に書き込んだデータおよび誤り訂正コードそのものを使用すればよい。
Here, as the expected
次に、図7を用いて、本実施例のテスト方法の手順を説明する。 Next, the procedure of the test method of this embodiment will be described with reference to FIG.
誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11のテストの開始にあたっては、先ず、誤り訂正機能付きROM11に対する誤りビット分布許容範囲を設定する(ステップS21)。 In starting the test of the ROM 11 with error correction function incorporated in the ROM built-in integrated circuit 1 with error correction function, first, an allowable error bit distribution range for the ROM 11 with error correction function is set (step S21).
その後、誤り訂正機能付きROM11に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きROM内蔵集積回路1の端子13Aおよび端子13Bから外部テスト装置3000へ、それぞれ読み出す(ステップS22)。
Thereafter, the data and error correction code written in the ROM 11 with error correction function are read from the
次に、外部テスト装置3000の比較部3001が、この読み出したデータおよび誤り訂正コードをその期待値とそれぞれ比較する(ステップS23)。 Next, the comparison unit 3001 of the external test apparatus 3000 compares the read data and error correction code with their expected values (step S23).
この比較の結果にもとづいて、外部テスト装置3000の誤りビット分布算出部3002が、誤り訂正機能付きROM11から読み出したデータおよび誤り訂正コードの誤りビット分布を算出する(ステップS24)。
Based on the result of this comparison, the error bit
次に、外部テスト装置3000の比較部3003が、その算出された誤りビット分布とステップS21で設定した誤りビット分布許容範囲とを比較する(ステップS25)。 Next, the comparison unit 3003 of the external test apparatus 3000 compares the calculated error bit distribution with the error bit distribution allowable range set in step S21 (step S25).
この比較の結果にもとづいて、外部テスト装置3000の判定部3004が、誤りビット分布算出部3002で算出した誤りビット分布が誤りビット分布許容範囲以内であれば(YES)、誤り訂正機能付きROM11を良品と判定し、誤りビット分布許容範囲を超えていれば(NO)、不良品と判定して(ステップS26)、誤り訂正機能付きROM内蔵集積回路1に内蔵された誤り訂正機能付きROM11のテストを終了する。
Based on the result of this comparison, if the error bit distribution calculated by the error bit
このような本実施例によれば、誤り訂正機能付きROMの良品選別テスト時に、誤り訂正機能付きROMに許容する誤りビット数の条件のほかに、さらに、許容する誤りビットの分布についての条件を設定することができる。これにより、より厳しい良品選別基準を設定することができ、誤り訂正機能付きROMの信頼性をより向上させることができる。 According to the present embodiment, in addition to the condition of the number of error bits allowed for the ROM with the error correction function, the condition for the distribution of the error bits to be allowed is further determined in the non-defective product selection test of the ROM with the error correction function. Can be set. This makes it possible to set stricter non-defective product selection criteria and further improve the reliability of the ROM with an error correction function.
1 誤り訂正機能付きROM内蔵集積回路
11 誤り訂正機能付きROM
11A データセルアレイ
11B 誤り訂正コードセルアレイ
12 論理回路部
121 誤り訂正回路
122 テスト回路
13A、13B 端子
1000、2000、3000 外部テスト装置
1001 誤り訂正演算部
1002、2001、2003、3001、3003 比較部
1003、2004、3004 判定部
2002 誤りビット数算出部
3002 誤りビット分布算出部
1 ROM built-in integrated circuit with error correction function 11 ROM with error correction function
11A
Claims (5)
前記誤り訂正機能付きROMから読み出したデータの誤りを訂正する誤り訂正回路と、
前記誤り訂正機能付きROMから読み出したデータおよび誤り訂正コードを外部へ出力する端子と
を備えることを特徴とする誤り訂正機能付きROM内蔵集積回路。 ROM with error correction function in which data and error correction code are written;
An error correction circuit for correcting an error in data read from the ROM with the error correction function;
A ROM built-in integrated circuit with error correction function, comprising: a terminal for outputting data read from the ROM with error correction function and an error correction code to the outside.
を更に備えることを特徴とする請求項1に記載の誤り訂正機能付きROM内蔵集積回路。 2. The ROM built-in integrated circuit with error correction function according to claim 1, further comprising test means for testing a logical operation of the error correction circuit.
前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
外部の演算装置により前記誤り訂正機能付きROMから読み出したデータの誤り訂正演算を行う誤り訂正演算ステップと、
前記誤り訂正演算の結果と前記誤り訂正機能付きROMの読み出しデータの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きROMが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きROM内蔵集積回路のテスト方法。 A test method for a ROM built-in integrated circuit with an error correction function having a terminal for outputting data read from a ROM with an error correction function and an error correction code to the outside,
A data reading step of reading data written in the ROM with error correction function and an error correction code from the terminal to the outside;
An error correction calculation step for performing an error correction calculation of data read from the ROM with the error correction function by an external calculation device;
A comparison step for comparing a result of the error correction operation with an expected value of read data of the ROM with the error correction function;
A test step for determining whether the ROM with error correction function is a non-defective product based on the result of the comparison.
前記誤り訂正機能付きROMに許容される誤りビット数を許容誤りビット数として設定する許容誤りビット数設定ステップと、
前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出ステップと、
前記算出された誤りビット数と前記許容誤りビット数とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きROMが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きROM内蔵集積回路のテスト方法。 A test method for a ROM built-in integrated circuit with an error correction function having a terminal for outputting data read from a ROM with an error correction function and an error correction code to the outside,
An allowable error bit number setting step for setting an error bit number allowed in the ROM with the error correction function as an allowable error bit number;
A data reading step of reading data written in the ROM with error correction function and an error correction code from the terminal to the outside;
A comparison step of comparing data and error correction code read out from the ROM with error correction function with expected values of data and error correction code written in the ROM with error correction function;
An error bit number calculating step of calculating the number of error bits of data and error correction code read out from the ROM with error correction function based on the result of the comparison;
A comparison step of comparing the calculated number of error bits with the number of allowable error bits;
A test step for determining whether the ROM with error correction function is a non-defective product based on the result of the comparison.
前記誤り訂正機能付きROMに発生する誤りビットの分布に対する許容範囲を誤りビット分布許容範囲として設定する誤りビット分布許容範囲設定ステップと、
前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きROMに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きROMから外部へ読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出ステップと、
前記算出された誤りビット分布と前記誤りビット分布許容範囲とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きROMが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きROM内蔵集積回路のテスト方法。 A test method for a ROM built-in integrated circuit with an error correction function having a terminal for outputting data read from a ROM with an error correction function and an error correction code to the outside,
An error bit distribution allowable range setting step for setting an allowable range for the distribution of error bits generated in the ROM with the error correction function as an error bit distribution allowable range;
A data reading step of reading data written in the ROM with error correction function and an error correction code from the terminal to the outside;
A comparison step of comparing data and error correction code read out from the ROM with error correction function with expected values of data and error correction code written in the ROM with error correction function;
An error bit distribution calculating step of calculating the distribution of error bits of data and error correction code read out from the ROM with error correction function based on the result of the comparison;
A comparison step of comparing the calculated error bit distribution and the error bit distribution allowable range;
A test step for determining whether the ROM with error correction function is a non-defective product based on the result of the comparison.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006296859A JP2008117430A (en) | 2006-10-31 | 2006-10-31 | Integrated circuit with built-in rom having error correction function, and test method thereof |
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Family
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Family Applications (1)
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Country Status (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI395226B (en) * | 2008-11-07 | 2013-05-01 | Silicon Motion Inc | Method for testing storage apparatus and system thereof |
JP2018195122A (en) * | 2017-05-18 | 2018-12-06 | 富士通セミコンダクター株式会社 | Semiconductor storage apparatus |
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- 2006-10-31 JP JP2006296859A patent/JP2008117430A/en active Pending
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JP2018195122A (en) * | 2017-05-18 | 2018-12-06 | 富士通セミコンダクター株式会社 | Semiconductor storage apparatus |
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