JP2008112897A - 半導体集積回路及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第1の電極及び第2の電極として機能する複数の第1の金属パターン及び複数の第2の金属パターンと、複数の第1の金属パターンのうち対応する第1の金属パターンと電気的に接続する複数の第1のバス(140〜142)と、複数の第2の金属パターンのうち対応する第2の金属パターンと電気的に接続する複数の第2のバス(150〜152)と、複数の第1のバス(140〜142)及び複数の第2のバス(150〜152)の各々には、1つのコンタクト・パッド(304)が設けられている。
【選択図】図1
Description
まず、半導体集積回路の高速化に対して障害になっているのが、MOSトランジスタ自体の遅延とその上層にある配線による配線遅延である。従来は、ゲート長を短くする微細化技術によってMOSトランジスタ自体の遅延を低減してきたが、MOSトランジスタ自体の遅延が小さくなるに従って配線遅延の問題が顕著になってきている。
次に、半導体集積回路の低消費電力化の障害になっているのが、微細化MOSプロセスを活用して、半導体製品のチップ面積を有効利用しつつ、チップ面積をできるだけ小さくし、パワーデバイスを内蔵したパワー集積回路を実現するにある。このようなパワー集積回路では、低消費電力化の目的で、パワーデバイスを駆動する際に、通常、パルス幅変調(PWM)駆動の技術が用いられる。このPWM駆動では、パワーデバイスのON抵抗を小さくすることが、低消費電力化につながる重要なプロセス技術である。
許容電流値が、パワー・トランジスタに流す大電流よりも大きい場合に有用である。
以下に、本発明の第1の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。
なお、図1に示した半導体集積回路は能動的回路であって、ここで能動的回路とは、ICに対して機能性を提供する各種の電気部品のことを意味する。特に、本明細書においては、能動的回路は横方向に配置されたパワー・トランジスタの電力バスとなる金属層のことを意味する。
Rb1×2+Rn1×2+Rs1
=Rb2×2+Rn2×2+Rs2
=Rb3×2+Rn3×2+Rs3
=0.48Ω
リードフレーム2端子間のパワー・トランジスタの抵抗
=((Rb1A+Rn1A+Rs1+Rb1B+Rn1B)×
(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)×
(Rb3A+Rn3A+Rs3+Rb3B+Rn3B))
/((Rb1A+Rn1A+Rs1+Rb1B+Rn1B)×
(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)
+(Rb2A+Rn2A+Rs2+Rb2B+Rn2B)×
(Rb3A+Rn3A+Rs3+Rb3B+Rn3B)
+(Rb3A+Rn3A+Rs3+Rb3B+Rn3B)×
(Rb1A+Rn1A+Rs1+Rb1B+Rn1B))
Rn1×2+Rs1
=Rn2×2+Rs2
=Rn3×2+Rs3
=3.3Ω
図5は、本発明の第1の実施形態に係る半導体集積回路における第1の変形例についての簡略平面図を示している。なお、当該第1の変形例は、上述した図1及び図2に示した半導体集積回路の双方に適用可能な例であり、以下では、当該第1の変形例として図2に示した半導体集積回路に適用した場合を例として説明する。
図6及び図7は、本発明の第1の実施形態に係る半導体集積回路における第2の変形例についての簡略平面図を示している。なお、同様に、当該第1の変形例は、上述した図1及び図2に示した半導体集積回路の双方に適用可能な例であり、以下では、当該第2の変形例として図2に示した半導体集積回路に適用した場合を例として説明する。
以下では、本発明の第2の実施形態に係る半導体集積回路として、上述した第1の実施形態で説明した半導体集積回路を後述する各トランジスタに具体的に適用した例を説明すると共にコンタクト・パッド及び接続部材の変形例について説明する。なお、本実施形態において、第1の実施形態で説明した内容は、本実施形態でも同様であるため、その説明は省略する。
本発明の第2の実施形態における第1の実施例は、上述した第1の実施形態に係る半導体集積回路にDMOSトランジスタを適用した例である。
本実施形態の第1の実施例における第1の変形例は、上述した第1の実施例に係る半導体集積回路に、SOI基板上に集積化されたDMOSトランジスタを適用した例である。
本実施形態の第1の実施例における第2の変形例は、上述した第1の実施例に係る半導体集積回路に、エピタキシャル基板上に集積化されたDMOSトランジスタを適用した例である。
本実施形態の第1の実施例における第3の変形例は、上述の第1の実施例に係る半導体集積回路をDMOSトランジスタに適用した例であって、コンタクト・パッドと第3層目のバスとの接続を複数のビアで行った場合の例である。
本実施形態の第1の実施例における第4の変形例は、上述の第1の実施例に係る半導体集積回路としてDMOSトランジスタを適用した例であって、コンタクト・パッドをめっき法で形成した場合の例である。
本実施形態の第1の実施例における第5の変形例は、上述の第1の実施例に係る半導体集積回路としてDMOSトランジスタを適用した例であって、接続部材としてはんだボールを用いた場合の例である。
本実施形態の第1の実施例における第6の変形例は、上述の第1の実施例に係る半導体集積回路としてDMOSトランジスタを適用した例であって、接続部材としてめっき金属層を用いた場合の例である。
本発明の第2の実施形態における第2の実施例は、上述した第1の実施形態に係る半導体集積回路にCMOSトランジスタを適用した例である。
本発明の第2の実施形態における第3の実施例は、上述した第1の実施形態に係る半導体集積回路にバイポーラトランジスタを適用した例である。
110A、100B、100C 能動的領域(パワー・トランジスタ)
140、141、142、150、151、152 金属層(3層目のバス:第2の金属層)
11〜16 ソース・ライン 金属層(2層目のバス:第1の金属パターン)
21〜26 ドレイン・ライン 金属層(2層目のバス:第2の金属パターン)
S1〜S15 ソース電極用のライン 金属層(1層目のバス:第1の金属パターン)
D1〜D15 ドレイン電極用のライン 金属層(1層目のバス:第2の金属パターン)
X ソース電極用のライン(1層目のバス)とソース・ライン(2層目のバス)を接続するビア
Y ドレイン電極用のライン(1層目のバス)とドレイン・ライン(2層目のバス)を接続するビア
X1 ソース・ライン(2層目のバス)とバス(3層目のバス)を接続するビア
Y1 ドレイン・ライン(2層目のバス)とバス(3層目のバス)を接続するビア
304 コンタクト・パッド
306 ボンディング・ワイヤ
307 リードフレーム
100a1、100a2、100a3 分離によって分割された能動的領域
140c、140d、141c、141d、142c、142d、150d、150c、151c、151d、152c、152d 金属層(3層目のバス)
911 p型シリコン基板
912 埋め込み絶縁体層
913 n型埋め込み領域
914 p型埋め込み領域
915 エピタキシャル領域
916 p型ウェル領域
917 n型ウェル領域
918 ボディ領域
919 ソース領域
920 ドレイン領域
921 ドレインコンタクト領域
922 バックゲート領域
923 エミッタ領域
924 ベース領域
925 ベースコンタクト領域
926 コレクタコンタクト領域
927 基板コンタクト領域
928 素子分離絶縁体層
929 トレンチ分離絶縁体層
930 ゲート酸化物
931 ポリシリコン・ゲート
941 第1のレベル間絶縁体層
942 第1のビア
943a、943b 第1の金属層(1層目のバス:第1及び第2の金属パターン)
944 第2のレベル間絶縁体層
945 第2のビア
946a、946b 第2の金属層(2層目のバス:第1及び第2の金属パターン)
947 第3のレベル間絶縁体層
948 第3のビア
949a 第3の金属層(3層目のバス)
950 第4のレベル間絶縁体層
951 コンタクト・パッド
955 保護用被覆層
956 開口部
961 ボール
962 ボンディング・ワイヤ
963 はんだボール
964 めっき金属層
Claims (35)
- 半導体基板上に形成された集積化されたパワー・トランジスタと、
前記パワー・トランジスタの上に形成された層間絶縁膜と、
前記層間絶縁膜中であって前記パワー・トランジスタの直上に形成された第1の金属層からなり、前記パワー・トランジスタの第1の電極として機能する複数の第1の金属パターンと、
前記第1の金属層からなり、前記パワー・トランジスタの第2の電極として機能する複数の第2の金属パターンと、
前記層間絶縁膜中であって前記第1の金属層の直上に形成された第2の金属層からなり、前記複数の第1の金属パターンのうち対応する第1の金属パターンと電気的に接続する複数の第1のバスと、
前記第2の金属層からなり、前記複数の第2の金属パターンのうち対応する第2の金属パターンと電気的に接続する複数の第2のバスと、
前記複数の第1のバス及び前記複数の第2のバスの各々には、1つのコンタクト・パッドが設けられていることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記複数の第1のバスの各々は、互いに同じ表面積を有しており、
前記複数の第2のバスの各々は、互いに同じ表面積を有していることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記複数の第1のバスの各々は、互いに異なる表面積を有しており、
前記複数の第2のバスの各々は、互いに異なる表面積を有していることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記パワー・トランジスタは、前記複数の第1のバスの各々と前記複数の第2のバスの各々とに対応するように、分離層によって複数に分割されていることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記パワー・トランジスタのサイズは、平面的に見て、前記コンタクト・パッドの各々のサイズ以上の大きさを有していることを特徴とする半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内に包含されていることを特徴とする半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内から一部はみ出していることを特徴とする半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内から全部はみ出していることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記パワー・トランジスタは、DMOSトランジスタであることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記パワー・トランジスタは、CMOSトランジスタであることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記パワー・トランジスタは、バイポーラトランジスタであることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記半導体基板は、SOI基板であることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記半導体基板は、エピタキシャル基板であることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記コンタクト・パッドの各々の厚さは、前記複数の第1のバス及び前記複数の第2のバスの各々の厚さの2倍以上であることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記コンタクト・パッドと前記第1のバス又は前記第2のバスとの接続は、単一のビアを介して行われていることを特徴とする半導体集積回路。 - 請求項15に記載の半導体集積回路において、
前記単一のビアの口径は50μm以上であることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記コンタクト・パッドと前記第1のバス又は前記第2のバスとの接続は、複数のビアアレイを介して行われていることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記複数の第1のバスの各々と前記複数の第2のバスの各々とは、リードフレームに近い側に位置するものから遠くに位置するものへと順に面積が大きくなるように形成されていることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記コンタクト・パッドの各々に取り付けられた接続部材を更に備えていることを特徴とする半導体集積回路。 - 半導体基板上に集積化されたパワー・トランジスタを形成する工程と、
前記パワー・トランジスタの上に第1の層間絶縁膜を形成する工程と、
前記パワー・トランジスタの直上に前記第1の層間絶縁膜を介して第1の金属層を堆積した後に、該第1の金属層をパターニングすることにより、前記パワー・トランジスタの第1の電極として機能する複数の第1の金属パターン及び前記パワー・トランジスタの第2の電極として機能する複数の第2の金属パターンを形成する工程と、
前記第1の層間絶縁膜の上に、前記複数の第1の金属パターン及び前記複数の第2の金属パターンを覆うように第2の層間絶縁膜を形成する工程と、
前記第1の金属層の直上に前記第2の層間絶縁膜を介して第2の金属層を堆積した後に、該第2の金属層をパターニングすることにより、前記複数の第1の金属パターンのうち対応する第1の金属パターンと電気的に接続する複数の第1のバス及び前記複数の第2の金属パターンのうち対応する第2の金属パターンと電気的に接続する複数の第2のバスを形成する工程と、
前記第2の層間絶縁膜の上に、前記複数の第1のバス及び前記複数の第2のバスを覆うように第3の層間絶縁膜を形成する工程と、
前記第3の層間絶縁膜に、前記複数の第1のバス及び前記複数の第2のバスの各々を露出する複数の開口部を形成する工程と、
前記複数の開口部の各々に露出する前記複数の第1のバス及び前記複数の第2のバスの各々に1つのコンタクト・パッドを設ける工程とを備えることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体デバイスの製造方法において、
前記コンタクト・パッドを設ける工程は、めっきすることにより設ける工程を含むことを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドを設ける工程の後に、前記コンタクト・パッドの各々に接続部材を取り付ける工程を更に備えることを特徴とする半導体集積回路の製造方法。 - 請求項22に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にワイヤをボンディングする工程を含むことを特徴とする半導体集積回路の製造方法。 - 請求項22に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にバンプする工程を含むことを特徴とする半導体集積回路の製造方法。 - 請求項24に記載の半導体集積回路の製造方法において、
前記バンプする工程は、はんだボールをリフローする工程を含むことを特徴とする半導体集積回路の製造方法。 - 請求項22に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にめっきすることにより取り付ける工程を含むことを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、DMOSトランジスタであることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、CMOSトランジスタであることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、バイポーラトランジスタであることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記半導体基板は、SOI基板であることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記半導体基板は、エピタキシャル基板であることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドの各々の厚さは、前記複数の第1のバス及び前記複数の第2のバスの各々の厚さの2倍以上であることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドと前記第1のバス又は前記第2のバスとの接続は、単一のビアを介して行われることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記単一のビアの口径は50μm以上であることを特徴とする半導体集積回路の製造方法。 - 請求項20に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドと前記第1のバス又は前記第2のバスとの接続は、複数のビアアレイを介して行われることを特徴とする半導体集積回路の製造方法。
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