JP2008112829A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】例えばスタック型マルチチップパッケージを作製するにあって、より一層の薄型化を可能にした半導体装置を提供する。
【解決手段】半導体装置１は、同一表面に形成された素子搭載部４と接続部５とを有する回路基板２を具備する。回路基板２の素子搭載部５には、第１の半導体素子７がフェースアップ状態で搭載されている。第１の半導体素子７上には、スペーサ１０を介して第２の半導体素子１２がフェースダウン状態で積層されている。回路基板２の接続部５と第２の半導体素子の第２の電極部１１とは対向配置されていると共に、第２の導電性ワイヤ１５を介して電気的に接続されている。
【選択図】図１

Description

本発明は半導体装置とその製造方法に関する。
近年、半導体装置の小型化、高密度実装化、高機能化等を実現するために、１つのパッケージ内に複数の半導体素子を積層して封止したスタック型マルチチップパッケージが実用化されている。スタック型マルチチップパッケージにおいて、複数の半導体素子は回路基板上に順に同一方向に向けて積層される。各半導体素子の電極部は、回路基板の接続部とボンディングワイヤを介して電気的に接続される。このような積層体を封止樹脂でパッケージングすることによって、スタック型マルチチップパッケージが構成される。
スタック型マルチチップパッケージで同一形状の半導体素子を積層する場合や上段側に下段側より大きい半導体素子を積層する場合には、下段側半導体素子の電極部上に上段側半導体素子が存在することになる。このため、下段側半導体素子の電極部やそれに接続されたボンディングワイヤに対する上段側半導体素子の干渉を回避するために、下段側半導体素子上にそれより小面積のスペーサを配置し、その上に上段側半導体素子を積層することが行われている（特許文献１，２等参照）。
上述したようなマルチチップパッケージでは、半導体素子を複数積層するため、複数の半導体素子の各厚さと最上部の半導体素子に接続されたボンディングワイヤのワイヤ高さがパッケージの厚さに影響を与え、これが薄型化の障害になっている。さらに、半導体素子の相互間で積層する順番を工夫しているものの、何段も積層するために半導体素子の電極部をその上段に配置される半導体素子が覆ってしまうということが発生する。そのため、半導体素子間にスペーサを介在させて干渉を回避しているが、スペーサに基づいて半導体素子の外周部の下方が中空状態となるオーバーハング構造が避けられない。
オーバーハング構造の半導体素子の電極部にワイヤボンディングを実施すると、電極部の下方が支持されていないために、半導体素子の厚さが薄い場合にはボンディング時の荷重で撓みが生じる。このような撓みは半導体素子のクラックの発生原因になると共に、ワイヤボンディングの接続不良の原因となる。従って、半導体素子の厚さはある程度の剛性を付与し得る厚さ以上に薄厚化することができない。この点もスタック型マルチチップパッケージの薄型化を阻害する要因となっている。
特開2002-141459号公報 特開2003-218316号公報
本発明の目的は、例えばスタック型マルチチップパッケージのより一層の薄型化を実現することを可能にした半導体装置とその製造方法を提供することにある。
本発明の一態様に係る半導体装置は、接続部を有する回路基板と、前記回路基板上にフェースダウン状態で配置され、前記接続部と対向する電極部を有する半導体素子と、前記回路基板の接続部と前記半導体素子の電極部とを電気的に接続する導電性ワイヤとを具備することを特徴としている。
本発明の他の態様に係る半導体装置は、素子搭載部と、前記素子搭載部と同一表面に形成された接続部とを有する回路基板と、前記回路基板の素子搭載部にフェースアップ状態で搭載され、前記接続部と同一方向に向けて配置された第１の電極部を有する第１の半導体素子と、前記第１の半導体素子上にスペーサを介してフェースダウン状態で積層され、前記接続部と対向配置された第２の電極部を有する第２の半導体素子と、前記回路基板の接続部と前記第１の半導体素子の第１の電極部とを電気的に接続する第１の導電性ワイヤと、前記回路基板の接続部と前記第２の半導体素子の第２の電極部とを電気的に接続する第２の導電性ワイヤとを具備することを特徴としている。
本発明の一態様に係る半導体装置の製造方法は、接続部を有する回路基板上に電極部を有する半導体素子をフェースダウン状態で配置する工程と、前記半導体素子の電極部に導電性ワイヤの一端を第１のボンディングツールを用いて圧着して接続した後、前記回路基板の接続部に前記導電性ワイヤの他端を第２のボンディングツールを用いて圧着して接続する工程とを具備することを特徴としている。
本発明の他の態様に係る半導体装置の製造方法は、接続部を有する回路基板上に第１の電極部を有する第１の半導体素子をフェースアップ状態で搭載する工程と、前記回路基板の接続部と前記第１の半導体素子の第１の電極部とを第１の導電性ワイヤで電気的に接続する工程と、前記第１の半導体素子上にスペーサを介して第２の電極部を有する第２の半導体素子をフェースダウン状態で積層する工程と、前記第２の半導体素子の第２の電極部に第２の導電性ワイヤの一端を第１のボンディングツールを用いて圧着して接続した後、前記回路基板の接続部に前記第２の導電性ワイヤの他端を第２のボンディングツールを用いて圧着して接続する工程とを具備することを特徴としている。
本発明の態様に係る半導体装置とその製造方法によれば、半導体素子に接続された導電性ワイヤが薄型化の阻害要因となることがない。従って、薄型化を実現した半導体装置を提供することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は本発明の第１の実施形態によるスタック型マルチチップ構造の半導体装置の構成を示す断面図である。図１に示す半導体装置１は、インターボーザとして機能する回路基板２を有している。回路基板２は半導体素子を搭載することが可能で、かつ回路を有するものであればよく、樹脂基板、セラミックス基板、ガラス基板等の各種絶縁基板に内層配線や表面配線による配線網を設けたものが挙げられる。樹脂基板を適用した回路基板２としては、一般的な多層銅張積層板（多層プリント配線板）が例示される。
回路基板２の下面側には、外部接続端子３として半田バンプ等が設けられている。なお、ここではＢＧＡパッケージに適用する半導体装置１を示しているため、回路基板２の下面に外部接続端子３として半田バンプを設けている。半導体装置１はＢＧＡパッケージに限らず、ＬＧＡパッケージ等にも適用することが可能であり、この場合には外部接続端子３は金属ランド等で構成される。
回路基板２の上面側には、素子搭載部４と接続部（接続パッド）５とが設けられている。すなわち、素子搭載部４と接続部５とは回路基板２の同一表面に設けられている。接続部５は回路基板２の配線網を介して下面側に設けられた外部接続端子３と電気的に接続されている。接続部５はワイヤボンディング部となるものであり、回路基板２上に搭載する半導体素子数に応じて設けられている。
このような回路基板２の素子搭載部４には、第１の電極部（電極パッド）６を有する第１の半導体素子７が第１の接着剤層８を介して接着されている。第１の接着剤層８にはダイアタッチフィルム等が用いられる。後述する第２および第３の接着剤層も同様である。第１の半導体素子７は第１の電極部６が上方を向くように、フェースアップ状態で回路基板２上に搭載されている。従って、第１の半導体素子７の表面（図１では上面）に設けられた第１の電極部６は、回路基板２の接続部５の同一方向に向けて配置されている。
第１の半導体素子７の第１の電極部６は、第１の導電性ワイヤ９を介して回路基板２の接続部５と電気的に接続されている。第１の導電性ワイヤ９には、一般的なＡｕ線やＣｕ線等の金属ワイヤが適用される。金属ワイヤの径は１８〜３０μｍが一般的であり、特に制限されるものではない。後述する第２の導電性ワイヤも同様である。第１の半導体素子７はフェースアップ状態で回路基板２上に搭載されているため、通常のワイヤボンディング工程で第１の電極部６を回路基板２の接続部５と電気的に接続することができる。
例えば、第１の導電性ワイヤ９の一端は第１の電極部６にボールボンディングされており、他端は接続部５にステッチボンディングされている。第１の導電性ワイヤ９による接続工程は、まず第１の電極部６に対して導電性ワイヤ９の一端をボールボンディングし、導電性ワイヤ９を繰り出してワイヤリングした後、導電性ワイヤ９の他端を接続部５にステッチボンディングすることにより実施される。このような工程は一般的なボンディングツール（キャピラリ）を用いて実施される。なお、回路基板２の接続部５に第１の導電性ワイヤ９をボールボンディングするリバースボンディングを適用することも可能である。
第１の半導体素子７上にはスペーサ１０を介して、第２の電極部（電極パッド）１１を有する第２の半導体素子１２が積層されている。第１の半導体素子７とスペーサ１０、およびスペーサ１０と第２の半導体素子１２とは、それぞれ第２および第３の接着層１３、１４で接着されている。スペーサ１０は第１の半導体素子７の第１の電極部６が露出するように、第１の半導体素子７より小面積の形状を有している。このようなスペーサ１０には、第１の半導体素子７と第２の半導体素子１２との間隔を確保することが可能な厚さを有するＳｉチップ（ダミーチップ）等が用いられる。
スペーサ１０には絶縁樹脂層等を適用してもよい。この場合、スペーサ１０としての絶縁樹脂層は、第１の半導体素子７より小面積に形成してもよいし、あるいは第１の電極部６や第１の導電性ワイヤ９の素子接続側端部を含めて、第１の半導体素子７の上面全面を覆うように形成してもよい。絶縁樹脂層を第１の半導体素子７の上面全面を覆うように形成し、第１の導電性ワイヤ９の素子接続側端部を絶縁樹脂層内に埋め込むことによって、第１の半導体素子７と第２の半導体素子１２との間隔を狭く保った上で、第１の導電性ワイヤ９と第２の半導体素子１２との接触による不良発生等を抑制することができる。
第２の半導体素子１２は第２の電極部１１が下方を向くように、フェースダウン状態で第１の半導体素子７上にスペーサ１０を介して積層されている。従って、第２の半導体素子１２の表面（図１では下面）に設けられた第２の電極部１１は、回路基板２の接続部５と対向配置されている。ここで、第２の半導体素子１２は第１の半導体素子７より大形の形状を有している。従って、第２の半導体素子１２の外周側に設けられた第２の電極部１１は、第１の半導体素子７の第１の電極部６より外側に位置している。第２の半導体素子１２は第１の半導体素子７に対してオフセットされて配置されたものであってもよい。
上述したように、第２の半導体素子１２の第２の電極部１１と回路基板２の接続部５とは対向配置されている。この対向配置された第２の電極部１１と接続部５とが第２の導電性ワイヤ１５を介して電気的に接続されている。第２の半導体素子１２はフェースダウン状態で回路基板２上に配置されているため、通常のワイヤボンディング工程では回路基板２の接続部５と接続することができる。そこで、この実施形態では２種類のボンディングツールを用いたワイヤボンディング工程によって、第２の電極部１１と接続部５とを第２の導電性ワイヤ１５を介して接続している。
第２の導電性ワイヤ１５による接続工程について、図２Ａ〜図２Ｆを参照して詳述する。なお、図２Ａ〜図２Ｆでは図示を省略したが、第１の半導体素子７には既に第１の導電性ワイヤ９が接続されている。まず、図２Ａに示すように、第２の導電性ワイヤ１５となる金属ワイヤ２１を第１のボンディングツール２２で支持する。第１のボンディングツール２２は、水平方向（回路基板２の表面と平行な方向）に延伸する金属ワイヤ２１を支持する機構と圧着する機構と把持（クランプ）する機構とを有し、さらに水平方向および垂直方向に移動可能とされている。
図２Ａに示すように、第１のボンディングツール２２で支持した金属ワイヤ２１の先端（一端）に放電加工でボール２３を形成した後、ボール２３が第２の電極部１１と対向するように第１のボンディングツール２２を水平移動させる。すなわち、ボール２３が形成された金属ワイヤ２１を支持している第１のボンディングツール２２の先端を、回路基板２と第２の半導体素子１２との間の隙間に差し込む。この段階では、金属ワイヤ２１は第１のボンディングツール２２でクランプされている。
次いで、図２Ｂに示すように、第１のボンディングツール２２を垂直方向（下から上）に移動させて、金属ワイヤ２１の先端に設けられたボール２３を第２の電極部１１に圧着させる。この際、第２の半導体素子１２の裏面側には予め水平なブロック２４を当接させておく。ブロック２４は第２の半導体素子１２の裏面を支持することが可能な水平面を有する部材であればよく、金属ブロックやセラミックブロック等を使用することができる。このブロック２４はボール２３を第２の電極部１１に圧着する荷重で第２の半導体素子１２が撓むことを防止するものであり、これによって厚さが例えば８５μｍ以下というような第２の半導体素子１２に対してボール２３を良好に圧着することが可能となる。
ボール２３の圧着工程は、通常のボールボンディング工程と同様に、ボール２３に超音波振動や熱を付加ししつ荷重を加えることによって、ボール２３を第２の電極部１１に拡散接合させる。この際、第２の半導体素子１２の裏面はブロック２４を支持されているため、第２の半導体素子１２の撓みによるクラックや接続不良の発生等を抑制することができる。圧着工程は超音波振動と荷重の付加のみで実施してもよいし、また熱圧着のみで実施してもよい。なお、第２の電極部１１はボール２３に対して拡散接合し得る材質で形成されていればよく、例えばＡｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕ等が用いられる。
次に、図２Ｃに示すように、第１のボンディングツール２２による金属ワイヤ２１のクランプ状態（保持状態）を開放した後、第１のボンディングツール２２から金属ワイヤ２１を繰り出してワイヤリングしつつ、第１のボンディングツール２２を接続する回路基板２の接続部５の方向に移動させる。第１のボンディングツール２２は、図２Ｄに示すように、ワイヤリングした金属ワイヤ２１が接続部５の上方を通過するように移動させる。そして、接続部５の上方に待機する第２のボンディングツール２５で金属ワイヤ２１を圧着することが可能な位置まで第１のボンディングツール２２を移動させる。
そして、図２Ｅに示すように、ワイヤリングした金属ワイヤ２１が接続部５の上方に位置する状態を維持しつつ、第２のボンディングツール２５で金属ワイヤ２１を接続部５に圧着させる。金属ワイヤ２１の他端の圧着工程は、ボール２３の圧着工程と同様に、金属ワイヤ２１に超音波振動や熱を付加ししつ荷重を加えることによって、金属ワイヤ２１を接続部５に拡散接合させる。金属ワイヤ２１の圧着工程は超音波振動と荷重の付加のみで実施してもよいし、また熱圧着のみで実施してもよい。この後、図２Ｆに示すように、第１のボンディングツール２２で金属ワイヤ２１をクランプした状態で、第１のボンディングツール２２を引き上げることによって、金属ワイヤ２１を切断して接続が完了する。
上述したように、２種類のボンディングツール（第１および第２のボンディングツール２２、２５）を用いることによって、第１の半導体素子７上にフェースダウン状態で積層された第２の半導体素子１２の第２の電極部１１に対して、第２の導電性ワイヤ１５をワイヤボンディングすることができる。そして、第１および第２の半導体素子７、１２を封止樹脂１６で封止し、さらに回路基板２の下面側に外部接続端子３として半田バンプ等を形成することによって、ＢＧＡパッケージとして用いられる半導体装置１が得られる。なお、ＬＧＡパッケージとして用いる場合には、半田バンプ等の形成工程が省略される。
第１の実施形態による半導体装置１は、上段側の第２の半導体素子１２の第２の電極部１１に接続された第２の導電性ワイヤ１５が、第２の半導体素子１２の下面から直接的に回路基板２の接続部５に向けてワイヤリングされているため、第２の導電性ワイヤ１５のループ形状が半導体装置１の薄型化を阻害することがない。すなわち、第１および第２の半導体素子７、１２の各厚さとスペーサ１０の厚さとを合計した積層厚で半導体装置１の厚さを規定することができる。
さらに、第２の半導体素子１２にワイヤボンディングするにあたって、第２の半導体素子１２はフェースダウン状態で配置されているため、第２の半導体素子１２の裏面をブロック２４で支持しつつ、第２の導電性ワイヤ１５をワイヤボンディングすることができる。従って、第２の半導体素子１２を薄厚化した場合においても、第２の半導体素子１２の撓みによるクラックや接続不良の発生等を抑制することができる。すなわち、薄厚化した第２の半導体素子１２を適用して、健全な半導体装置１を作製することが可能となる。
これらによって、信頼性や製造歩留り等を低下させることなく、薄型化した半導体装置１を提供することが可能となる。また、第２の導電性ワイヤ１５は直線的にワイヤリングされているため、樹脂封止時のワイヤ流れ等を抑制することができる。さらに、直線的にワイヤリングされた第２の導電性ワイヤ１５で接続距離が短縮されるため、信号遅延の発生等を抑制することができる。従って、特性、信頼性、製造歩留り等に優れる薄型の半導体装置１を再現性よく提供することが可能となる。
なお、上述した実施形態では回路基板２上に２個の半導体素子７、１２を積層して搭載した半導体装置１を示したが、半導体素子の搭載数（積層数）はこれに限られるものではない。例えば、フェースアップ状態の半導体素子を多段に積層したり、さらにフェースダウン状態の半導体素子を多段に積層することも可能である。さらに、フェースダウン状態の半導体素子は、他の半導体素子上に積層されたものに限らず、他の半導体パッケージや電子部品等の上に積層されたものであってもよい。
次に、本発明の第２の実施形態による半導体装置について、図３Ａ〜図３Ｆを参照して説明する。図３Ａ〜図３Ｆは第２の実施形態による半導体装置の製造工程（第１の導電性ワイヤによる接続工程）を示す断面図である。なお、前述した第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。
第１の実施形態においては、第１の半導体素子７の第１の電極部６に対する第１の導電性ワイヤ９の接続工程に通常のワイヤボンディングを適用したが、フェースアップ状態の第１の半導体素子７に対しても２種類のボンディングツール（第１および第２のボンディングツール２２、２５）を用いたワイヤボンディング工程を適用することができる。第２の実施形態においては、第１の半導体素子７に対して２種類のボンディングツールを用いたワイヤボンディング工程を適用している。なお、それ以外の構造については第１の実施形態の半導体装置１と同様である。
第１の導電性ワイヤ９による接続工程について、図３Ａ〜図３Ｆを参照して詳述する。まず、図３Ａに示すように、第１の導電性ワイヤ９となる金属ワイヤ２１を第１のボンディングツール２２で支持する。第１のボンディングツール２２で支持した金属ワイヤ２１の先端（一端）に放電加工でボール２３を形成した後、ボール２３が第１の電極部６と対向するように第１のボンディングツール２２を水平移動させる。この段階では、金属ワイヤ２１は第１のボンディングツール２２でクランプされている。
次いで、図３Ｂに示すように、第１のボンディングツール２２を垂直方向（上から下）に移動させて、金属ワイヤ２１の先端に設けられたボール２３を第１の電極部６に圧着させる。ボール２３の圧着工程は、通常のボールボンディング工程と同様に、ボール２３に超音波振動や熱を付加ししつ荷重を加えることによって、ボール２３を第１の電極部６に拡散接合させる。圧着工程は超音波振動と荷重の付加のみで実施してもよいし、また熱圧着のみで実施してもよい。
次に、図３Ｃに示すように、第１のボンディングツール２２による金属ワイヤ２１のクランプ状態（保持状態）を開放した後、第１のボンディングツール２２から金属ワイヤ２１を繰り出してワイヤリングしつつ、第１のボンディングツール２２を接続する回路基板２の接続部５の方向に移動させる。第１のボンディングツール２２は、図３Ｄに示すように、ワイヤリングした金属ワイヤ２１が接続部５の上方を通過するように移動させる。そして、接続部５の上方に待機する第２のボンディングツール２５で金属ワイヤ２１を圧着することが可能な位置まで第１のボンディングツール２２を移動させる。
そして、図３Ｅに示すように、ワイヤリングした金属ワイヤ２１が接続部５の上方に位置する状態を維持しつつ、第２のボンディングツール２５で金属ワイヤ２１を接続部５に圧着させる。金属ワイヤ２１の他端の圧着工程は、ボール２３の圧着工程と同様に、金属ワイヤ２１に超音波振動や熱を付加ししつ荷重を加えることによって、金属ワイヤ２１を接続部５に拡散接合させる。金属ワイヤ２１の圧着工程は超音波振動と荷重の付加のみで実施してもよいし、また熱圧着のみで実施してもよい。この後、図３Ｆに示すように、第１のボンディングツール２２で金属ワイヤ２１をクランプした状態で、第１のボンディングツール２２を引き上げることによって、金属ワイヤ２１を切断して接続が完了する。
上述したように、２種類のボンディングツール（第１および第２のボンディングツール２２、２５）を用いることによって、フェースアップ状態の第１の半導体素子７に対しても、第１の導電性ワイヤ９をボンディングすることができる。２種類のボンディングツールを用いて接続した第１の導電性ワイヤ９は、通常のワイヤボンディングを適用した場合に比べて接続距離（ワイヤ長さ）を短縮することができる。従って、樹脂封止時のワイヤ流れや信号遅延の発生等を抑制することができる。これらによって、特性、信頼性、製造歩留り等に優れる薄型の半導体装置１を提供することが可能となる。
なお、２種類のボンディングツール（第１および第２のボンディングツール２２、２５）を用いたワイヤボンディング工程は、フェースアップ状態の半導体素子とフェースダウン状態の半導体素子とを積層した半導体装置に限らず、通常の半導体素子の接続工程に対しても適用することができる。例えば、フェースアップ状態の半導体素子を複数積層して半導体装置を作製する場合においても、第１および第２のボンディングツール２２、２５を用いたワイヤボンディング工程は接続距離を短縮できることから有効である。
本発明は上記した各実施形態に限定されるものではなく、少なくとも１個のフェースダウン状態の半導体素子を有する各種構造の半導体装置に適用することができる。そのような半導体装置についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による半導体装置の構成を示す断面図である。 図１に示す半導体装置の作製工程を示す図であって、第２の半導体素子に接続する第２の導電性ワイヤの準備工程を示す断面図である。 図１に示す半導体装置の作製工程を示す図であって、第２の半導体素子に対する第２の導電性ワイヤの圧着工程を示す断面図である。 図１に示す半導体装置の作製工程を示す図であって、第２の導電性ワイヤのワイヤリング状態を示す断面図である。 図１に示す半導体装置の作製工程を示す図であって、第２の導電性ワイヤを接続部上までワイヤリングする工程を示す断面図である。 図１に示す半導体装置の作製工程を示す図であって、回路基板に対する第２の導電性ワイヤの圧着工程を示す断面図である。 図１に示す半導体装置の作製工程を示す図であって、第２の導電性ワイヤの切断工程を示す断面図である。 第２の実施形態による半導体装置の作製工程を示す図であって、第１の半導体素子に接続する第１の導電性ワイヤの準備工程を示す断面図である。 第２の実施形態による半導体装置の作製工程を示す図であって、第１の半導体素子に対する第１の導電性ワイヤの圧着工程を示す断面図である。 第２の実施形態による半導体装置の作製工程を示す図であって、第１の導電性ワイヤのワイヤリング状態を示す断面図である。 第２の実施形態による半導体装置の作製工程を示す図であって、第１の導電性ワイヤを接続部上までワイヤリングする工程を示す断面図である。 第２の実施形態による半導体装置の作製工程を示す図であって、回路基板に対する第１の導電性ワイヤの圧着工程を示す断面図である。 第２の実施形態による半導体装置の作製工程を示す図であって、第１の導電性ワイヤの切断工程を示す断面図である。
符号の説明
１…半導体装置、２…回路基板、４…素子搭載部、５…接続部、６…第１の電極部、７…第１の半導体素子、９…第１の導電性ワイヤ、１０…スペーサ、１１…第２の電極部、１２…第２の半導体素子、１５…第２の導電性ワイヤ、１６…封止樹脂、２１…金属ワイヤ、２２…第１のボンディングツール、２３…ボール、２４…ブロック、２５…第２のボンディングツール。

Claims (5)

  1. 接続部を有する回路基板と、
    前記回路基板上にフェースダウン状態で配置され、前記接続部と対向する電極部を有する半導体素子と、
    前記回路基板の接続部と前記半導体素子の電極部とを電気的に接続する導電性ワイヤと
    を具備することを特徴とする半導体装置。
  2. 素子搭載部と、前記素子搭載部と同一表面に形成された接続部とを有する回路基板と、
    前記回路基板の素子搭載部にフェースアップ状態で搭載され、前記接続部と同一方向に向けて配置された第１の電極部を有する第１の半導体素子と、
    前記第１の半導体素子上にスペーサを介してフェースダウン状態で積層され、前記接続部と対向配置された第２の電極部を有する第２の半導体素子と、
    前記回路基板の接続部と前記第１の半導体素子の第１の電極部とを電気的に接続する第１の導電性ワイヤと、
    前記回路基板の接続部と前記第２の半導体素子の第２の電極部とを電気的に接続する第２の導電性ワイヤと
    を具備することを特徴とする半導体装置。
  3. 接続部を有する回路基板上に電極部を有する半導体素子をフェースダウン状態で配置する工程と、
    前記半導体素子の電極部に導電性ワイヤの一端を第１のボンディングツールを用いて圧着して接続した後、前記回路基板の接続部に前記導電性ワイヤの他端を第２のボンディングツールを用いて圧着して接続する工程と
    を具備することを特徴とする半導体装置の製造方法。
  4. 接続部を有する回路基板上に第１の電極部を有する第１の半導体素子をフェースアップ状態で搭載する工程と、
    前記回路基板の接続部と前記第１の半導体素子の第１の電極部とを第１の導電性ワイヤで電気的に接続する工程と、
    前記第１の半導体素子上にスペーサを介して第２の電極部を有する第２の半導体素子をフェースダウン状態で積層する工程と、
    前記第２の半導体素子の第２の電極部に第２の導電性ワイヤの一端を第１のボンディングツールを用いて圧着して接続した後、前記回路基板の接続部に前記第２の導電性ワイヤの他端を第２のボンディングツールを用いて圧着して接続する工程と
    を具備することを特徴とする積層型半導体装置の製造方法。
  5. 請求項３または請求項４記載の半導体装置の製造方法において、
    前記フェースダウン状態の半導体素子の裏面側を支持しつつ、前記電極部に前記導電性ワイヤの一端を圧着することを特徴とする半導体装置の製造方法。
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