JP2008109266A - Video signal processor and its power control method - Google Patents
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Abstract
Description
本発明は、イメージセンサー用アナログフロントエンド処理回路等の映像信号処理装置における低消費電力化技術に関するものである。 The present invention relates to a technique for reducing power consumption in a video signal processing device such as an analog front-end processing circuit for an image sensor.
従来、ＣＣＤやＣＭＯＳセンサー等を用いたカメラシステムでは、携帯電話やデジタルカメラなどに代表されるように、低消費電力化技術が必須となっている。半導体プロセスの微細化の進歩による回路規模の増大に対して、デジタル回路の低消費電力化技術は進んでいる。一方、アナログフロントエンド回路については、ダイナミックレンジの制約から低電圧化が困難であり、また可変ゲイン幅の拡大やイメージセンサー画素数の増大による処理の高速化を実現するために、増幅器の多段接続やバイアス電流の増加が必要となることから、低消費電力化は難しい状況にある。 2. Description of the Related Art Conventionally, in a camera system using a CCD, a CMOS sensor, or the like, a technique for reducing power consumption is essential as represented by a mobile phone, a digital camera, and the like. In response to an increase in circuit scale due to advances in miniaturization of semiconductor processes, techniques for reducing power consumption of digital circuits are progressing. On the other hand, for analog front-end circuits, it is difficult to reduce the voltage due to dynamic range limitations, and in order to realize high-speed processing by expanding the variable gain width and increasing the number of image sensor pixels, multiple stages of amplifiers are connected. Since it is necessary to increase the bias current, it is difficult to reduce the power consumption.
このような背景において、アナログフロントエンド回路の低消費電力技術として、これまでに次のような技術が提案されている。 Against this background, the following techniques have been proposed so far as low power consumption techniques for analog front-end circuits.
第１の提案は、可変ゲイン回路（以下ＧＣＡ回路と記載）の構成として、１段あたりの増幅率を最大で２倍と低く設定したＧＣＡ回路を多段に接続することによって、少ない消費電力で、高速動作を実現するというものである（特許文献１）。 In the first proposal, as a configuration of a variable gain circuit (hereinafter referred to as a GCA circuit), a GCA circuit in which an amplification factor per stage is set to a maximum of 2 times is connected in multiple stages, thereby reducing power consumption. This is to realize high-speed operation (Patent Document 1).
第２の提案は、スイッチドキャパシタ型のＧＣＡ回路を２段構成とし、１段目と２段目のＧＣＡ回路の増幅器部分を共用化し、電流を消費する増幅器を一個にすることによって、高ゲインを低消費電力で実現するというものである（特許文献２）。 In the second proposal, a switched capacitor type GCA circuit is configured in two stages, the amplifier parts of the first stage and second stage GCA circuits are shared, and a single amplifier that consumes current is used. Is realized with low power consumption (Patent Document 2).
また、第３の提案は、ＧＣＡ回路をアナログ回路とデジタル回路とによって構成し、可変ゲイン範囲のうち、一部をアナログ回路で可変し残部をデジタル回路で可変する制御と、全てをデジタル回路で可変する制御とを適宜切替えるというものである。これにより、撮像状況に応じてアナログＧＣＡ回路の使用を制御して、全体の消費電力を最小にできる（特許文献３）。
しかしながら、これまでに提案された技術には、次のような問題がある。 However, the techniques proposed so far have the following problems.
特許文献１では、最大ゲイン時での消費電力の削減や高速動作への効果は認められるが、最小ゲイン設定時は、１段で実現できる増幅率でありながら多段の増幅器が動作しているため、電力が余分に消費されていることになる。
In
また特許文献２では、電流を消費する増幅器部分を１段目と２段目とで共用化することにより、ＧＣＡ回路２段分の電力を１段分の電力まで削減できるが、増幅器へ供給するバイアス電流は、１段目の可変ゲイン範囲の最大ゲインでの動作に必要な電流までしか下げることができない。つまり最小ゲイン設定時においては、必要以上に余分な電流が流れていることになる。
Further, in
また特許文献３では、ＧＣＡ回路としてアナログ回路とデジタル回路とを併用する場合に、例えばアナログＧＣＡ回路をスイッチドキャパシタにより構成した場合は、アナログＧＣＡ回路の電流は最大ゲイン時の電流となるので、特許文献２と同様に、これ以下への電流削減は不可能である。また仮に、アナログＧＣＡ回路の可変ゲイン方式が例えば差動段Ｇｍ可変方式などの場合は、アナログＧＣＡ回路のゲイン設定が低いほど消費電流は減るが、高速動作の条件下ではスイッチドキャパシタ方式の方が低消費電力で実現できるため、この場合の利点は乏しい。
Further, in
以上のように、従来の低消費電力化技術には、最小ゲイン時におけるアナログ回路の消費電力削減の余地が残されているという共通課題がある。この課題は、高性能化が進んでいるデジタルカメラや、車載用カメラ分野のみならず、今後の超低消費電力が要求され得る用途（例えば医療用カプセル型内視鏡カメラなど）や携帯機器の更なる低電力化を進める際に、問題となることが予想される。 As described above, the conventional low power consumption technology has a common problem that there is still room for reducing the power consumption of the analog circuit at the minimum gain. This issue is not limited to digital cameras and high-performance cameras, but also for applications that require ultra-low power consumption in the future (for example, medical capsule endoscope cameras) and portable devices. It is expected to become a problem when further reducing power consumption.
そこで、イメージセンサー用アナログフロントエンド回路において、電力制御の自由度を従来より高めた低消費電力化手法や回路設計技術が必要である。 Therefore, in an analog front-end circuit for an image sensor, a low power consumption technique and circuit design technology with a higher degree of freedom of power control than before are required.
前記の問題に鑑み、本発明は、映像信号処理装置において、従来よりも、電力制御を柔軟に実現可能にすることを課題とする。 In view of the above problems, it is an object of the present invention to make it possible to implement power control more flexibly than in the conventional video signal processing apparatus.
課題を解決するために、本願発明者らは、撮像状況に応じて動的に消費電流を常に最適化制御する、という従来には無かった新たな視点から検討を行った。 In order to solve the problem, the inventors of the present application have studied from a new point of view, which has never existed before, that the current consumption is always optimized and controlled dynamically according to the imaging situation.
すなわち従来技術では、スイッチドキャパシタ構成のアナログＧＣＡ回路は、通常、最大ゲイン時のバイアス電流にチューニングされ設計されており、消費電流はゲインに関係なくほぼ一定であるが故に、ゲインが低い状態では動作周波数帯域が必要以上に広くなっている。そこで、逆に、動作周波数帯域が必要最低限となるように電流を制御することができれば、その分の消費電力を削減できることになるため、その実現手段として以下の手法を発案した。 In other words, in the prior art, an analog GCA circuit having a switched capacitor configuration is usually tuned and designed to a bias current at the maximum gain, and the current consumption is almost constant regardless of the gain. The operating frequency band is wider than necessary. Therefore, conversely, if the current can be controlled so that the operating frequency band becomes the minimum necessary, the power consumption can be reduced by that amount. Therefore, the following method has been devised as a means for realizing it.
まず、動作周波数帯域に対して電流の過不足を検知する方法が必要となるが、本発明では、ＧＣＡ回路がスイッチドキャパシタ回路のため周期的に信号出力を行うことを利用し、ＧＣＡ回路の出力セトリング特性をＡＤコンバータを用いて評価し、動作周波数帯域に対する余裕度を検知する方式をとった。つまり、周期的に規則正しく現れるＧＣＡ回路のアナログ出力信号に対して、後段に位置するＡＤコンバータのサンプリング位相を通常動作時の位相を含めて２段階以上に切替え、各位相でのＡＤコンバータ出力データを採取し、その差分から検出されるＧＣＡ出力波形の傾きが、許容ゲイン誤差に基づくＡＤコンバータの分解能から逆算された許容範囲内にあるか否かを判定する。 First, a method for detecting whether the current is excessive or insufficient with respect to the operating frequency band is required. In the present invention, since the GCA circuit is a switched capacitor circuit, the signal output is periodically performed. The output settling characteristics were evaluated using an AD converter, and a method for detecting a margin for the operating frequency band was adopted. In other words, for the analog output signal of the GCA circuit that appears periodically and regularly, the sampling phase of the AD converter located at the subsequent stage is switched to two or more stages including the phase during normal operation, and the AD converter output data at each phase is changed. It is determined whether or not the slope of the GCA output waveform that is sampled and detected from the difference is within the allowable range calculated backward from the resolution of the AD converter based on the allowable gain error.
スイッチドキャパシタ回路で構成されたＧＣＡ回路の最高動作周波数ｆは、
ｆ ＝Ｇｍ／（ＣＬ・（Ｇ＋１））
Ｇｍ ∝ √（β・Ｉ）
で表されることが知られている。ここで、
Ｇｍ： ＧＣＡの相互コンダクタンス
ＣＬ： 負荷容量
Ｇ ： ＧＣＡゲイン
Ｉ ： バイアス電流
β ： トランジスタ製造プロセスから決まる定数
である。つまり、一定負荷、一定ゲインのもとでは、
ｆ ∝ √Ｉ
の関係が成り立つ。これはバイアス電流を制御することによって動作周波数帯域を可変できることを示す。
The maximum operating frequency f of the GCA circuit composed of the switched capacitor circuit is
f = Gm / (CL · (G + 1))
Gm ∝ √ (β ・ I)
It is known that here,
Gm: mutual conductance of GCA CL: load capacity G: GCA gain I: bias current β: constant determined from transistor manufacturing process. In other words, under constant load and constant gain,
f ∝ √I
The relationship holds. This indicates that the operating frequency band can be varied by controlling the bias current.
よって本発明では、検出されたＧＣＡ出力波形の傾きの判定結果を用いて、ＧＣＡ回路の増幅器に供給するバイアス電流の加減制御を行うことにより、ＧＣＡ回路の消費電流を動作周波数に応じて調整できる点を利用した。 Therefore, according to the present invention, the current consumption of the GCA circuit can be adjusted in accordance with the operating frequency by controlling the bias current supplied to the amplifier of the GCA circuit using the detected determination result of the slope of the GCA output waveform. Using points.
なお、以上の方法は、ＣＤＳ回路の消費電流の最適化に対しても適用できる。つまりＣＤＳ回路もスイッチドキャパシタ回路構成のため、ＣＤＳ回路の出力セトリング特性を、後段に位置するＧＣＡ回路のサンプリング位相を通常動作時の位相を含めて２段階以上に切替えて、同様の手順で判定し制御を行う。ただしこの場合、ＣＤＳ回路の出力セトリング特性を正確に検知するためには、ＧＣＡ回路とＡＤコンバータのサンプリング位相は相対的に一定に保った状態で制御される必要があることに注意が必要である。 The above method can also be applied to the optimization of the current consumption of the CDS circuit. In other words, since the CDS circuit is also a switched capacitor circuit, the output settling characteristics of the CDS circuit are determined in the same procedure by switching the sampling phase of the GCA circuit located in the subsequent stage to two or more stages including the phase during normal operation. Control. However, in this case, it should be noted that in order to accurately detect the output settling characteristics of the CDS circuit, the sampling phase of the GCA circuit and the AD converter must be controlled to be relatively constant. .
加えて、ＧＣＡ回路とＣＤＳ回路の消費電流の最適化は、イメージセンサー出力の画面フレーム間無効画像期間（Ｖブランキング期間）内において行われることが好ましい。すなわち、ＧＣＡ回路のゲイン設定が完了した後に、テスト信号をイメージセンサー出力信号に代えてＣＤＳ回路に入力し、まずＧＣＡ回路の消費電流の最適化を行い、その後、ＣＤＳ回路の消費電流の最適化を行う、というシーケンスが好ましい。 In addition, it is preferable that the current consumption of the GCA circuit and the CDS circuit is optimized within the inter-frame invalid image period (V blanking period) of the image sensor output. That is, after the gain setting of the GCA circuit is completed, the test signal is input to the CDS circuit instead of the image sensor output signal, and the current consumption of the GCA circuit is optimized first, and then the current consumption of the CDS circuit is optimized. The sequence of performing is preferable.
すなわち、本発明は、映像信号処理装置として、イメージセンサーの画素出力信号の電圧レベルをフィードスルー期間と信号振幅出力期間とにおいてそれぞれサンプリングし、両者の差分をとり、ノイズ除去を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＣＤＳ回路と、前記ＣＤＳ回路の出力信号に対して、可変増幅処理を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＧＣＡ回路と、前記ＧＣＡ回路の出力を、デジタル信号に変換するＡＤコンバータと、前記ＡＤコンバータから出力されたデジタル信号に対して画像処理を行うとともに、このデジタル信号を基にして、前記ＧＣＡ回路の信号増幅率を可変制御する信号処理部と、キャリブレーション信号が有効のとき、テスト信号を出力するテスト信号発生部と、前記キャリブレーション信号が有効のとき、前記イメージセンサの画素出力信号に代えて、前記テスト信号を前記ＣＤＳ回路に与える選択部と、前記キャリブレーション信号が有効のとき、前記ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を、前記ＡＤコンバータにサンプリングクロックとして順次供給する第１のクロック位相制御部と、前記複数のクロック信号がそれぞれ供給されたときの前記ＡＤコンバータの出力データを受け、受けた出力データから、前記ＧＣＡ回路の出力波形の傾きを検出し、前記ＧＣＡ回路の出力駆動電流の過不足を判定する駆動力判定部と、前記駆動力判定部の判定結果を基にして、前記ＧＣＡ回路に供給するバイアス電流を調整する第１のバイアス電流制御部とを備えたものである。 That is, the present invention, as a video signal processing apparatus, samples the voltage level of the pixel output signal of the image sensor in the feedthrough period and the signal amplitude output period, takes the difference between the two, and removes noise. A CDS circuit configured by a switched capacitor circuit; a GCA circuit configured to perform variable amplification processing on an output signal of the CDS circuit; and the GCA circuit configured by a switched capacitor circuit; An AD converter that converts the output of the digital signal into a digital signal, image processing is performed on the digital signal output from the AD converter, and the signal amplification factor of the GCA circuit is variably controlled based on the digital signal When the signal processor and calibration signal are valid, test signal is output A test signal generator, a selection unit for supplying the test signal to the CDS circuit instead of a pixel output signal of the image sensor when the calibration signal is valid, and a test signal generation unit when the calibration signal is valid. A first clock phase controller that sequentially supplies a plurality of clock signals having the same period and different phases as the signal output of the GCA circuit to the AD converter as sampling clocks, and the plurality of clock signals respectively supplied A driving force determining unit that receives the output data of the AD converter when detected, detects the slope of the output waveform of the GCA circuit from the received output data, and determines whether the output driving current of the GCA circuit is excessive or insufficient; A first bar that adjusts the bias current supplied to the GCA circuit based on the determination result of the driving force determination unit. It is obtained by a bias current control unit.
本発明によると、キャリブレーション信号が有効のとき、イメージセンサーの画素出力信号に代えて、テスト信号が、ＣＤＳ回路に与えられる。そして、ＧＣＡ回路の出力をデジタル信号に変換するＡＤコンバータに、第１のクロック位相制御部から、ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号が、サンプリングクロックとして順次供給される。駆動力判定部は、複数のクロック信号がそれぞれ供給されたときのＡＤコンバータの出力データから、ＧＣＡ回路の出力波形の傾きを検出し、ＧＣＡ回路の出力駆動電流の過不足を判定する。この判定結果を基にして、ＧＣＡ回路に供給するバイアス電流が調整される。すなわち、ＧＣＡ回路の出力駆動電流の過不足を判定することによって、動作周波数帯域が必要最低限となるようにバイアス電流を制御することができるので、ＧＣＡ回路の消費電流を最適化することが可能となり、電力制御をより柔軟に実現することができる。 According to the present invention, when the calibration signal is valid, a test signal is supplied to the CDS circuit instead of the pixel output signal of the image sensor. Then, the AD converter that converts the output of the GCA circuit into a digital signal is supplied from the first clock phase control unit to a plurality of clock signals having the same period as the signal output of the GCA circuit and having different phases. Are sequentially supplied. The driving force determination unit detects the slope of the output waveform of the GCA circuit from the output data of the AD converter when a plurality of clock signals are supplied, and determines whether the output driving current of the GCA circuit is excessive or insufficient. Based on this determination result, the bias current supplied to the GCA circuit is adjusted. That is, by determining whether the output drive current of the GCA circuit is excessive or insufficient, it is possible to control the bias current so that the operating frequency band becomes the minimum necessary, so that the current consumption of the GCA circuit can be optimized. Thus, power control can be realized more flexibly.
また、前記本発明に係る映像信号処理装置は、モード制御信号が第１の論理値のとき、通常動作用のクロック信号を前記ＧＣＡ回路に供給する一方、前記モード制御信号が第２の論理値のとき、複数のクロック信号を、前記第１のクロック位相制御部が前記ＡＤコンバータに供給する複数のクロック信号と同一位相差を保った状態で、前記ＧＣＡ回路に順次供給する第２のクロック位相制御部と、前記駆動力判定部の結果を基にして、前記ＣＤＳ回路に供給するバイアス電流を調整する第２のバイアス電流制御部とを備え、前記駆動力判定部は、前記モード制御信号を前記第１の論理値に設定した状態で、判定を行い、前記第１のバイアス電流制御部によって前記ＧＣＡ回路に供給するバイアス電流を調整させ、その後、前記モード制御信号を前記第２の論理値に設定し、判定を行い、前記第２のバイアス電流制御部によって前記ＣＤＳ回路に供給するバイアス電流を調整させるのが好ましい。 The video signal processing apparatus according to the present invention supplies a clock signal for normal operation to the GCA circuit when the mode control signal has a first logic value, while the mode control signal has a second logic value. The second clock phase sequentially supplied to the GCA circuit while maintaining the same phase difference as the plurality of clock signals supplied to the AD converter by the first clock phase controller. A control unit; and a second bias current control unit that adjusts a bias current supplied to the CDS circuit based on a result of the driving force determination unit, wherein the driving force determination unit outputs the mode control signal. In the state set to the first logical value, the determination is performed, the bias current supplied to the GCA circuit is adjusted by the first bias current control unit, and then the mode control signal Set the second logic value, a determination, it is preferable to adjust the bias current supplied to the CDS circuit by said second bias current control unit.
これにより、モード制御信号を第２の論理値に設定した状態で、ＣＤＳ回路に供給するバイアス電流についても、動作周波数帯域が必要最低限となるように制御することができるので、ＣＤＳ回路の消費電流を最適化することが可能となり、電力制御をより柔軟に実現することができる。 Thus, with the mode control signal set to the second logic value, the bias current supplied to the CDS circuit can also be controlled so that the operating frequency band becomes the minimum necessary. The electric current can be optimized, and power control can be realized more flexibly.
また、本発明は、映像信号処理装置として、イメージセンサーの画素出力信号の電圧レベルをフィードスルー期間と信号振幅出力期間とにおいてそれぞれサンプリングし、両者の差分をとり、ノイズ除去を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＣＤＳ回路と、前記ＣＤＳ回路の出力信号に対して、可変増幅処理を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＧＣＡ回路と、前記ＧＣＡ回路の出力を、デジタル信号に変換するＡＤコンバータと、前記ＡＤコンバータから出力されたデジタル信号に対して画像処理を行うとともに、このデジタル信号を基にして、前記ＧＣＡ回路の信号増幅率を可変制御する信号処理部と、キャリブレーション信号が有効のとき、前記ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を生成し、前記ＡＤコンバータにサンプリングクロックを順次供給するクロック位相制御部と、前記複数のクロック信号がそれぞれ供給されたときの前記ＡＤコンバータの出力データを受け、受けた出力データから、前記ＧＣＡ回路の出力波形の傾きを検出し、前記ＧＣＡ回路の出力駆動電流の過不足を判定する駆動力判定部と、前記駆動力判定部の結果を基にして、前記ＧＣＡ回路に供給するバイアス電流を調整するバイアス電流制御部とを備え、前記ＣＤＳ回路は、前記キャリブレーション信号が有効のとき、内部で所定の差動電圧を発生し、この差動電圧の電位差を増幅して出力するものである。 Further, the present invention, as a video signal processing device, samples the voltage level of the pixel output signal of the image sensor in each of the feedthrough period and the signal amplitude output period, takes the difference between the two, and removes noise. A CDS circuit configured by a switched capacitor circuit; a GCA circuit configured to perform variable amplification processing on an output signal of the CDS circuit; and the GCA circuit configured by a switched capacitor circuit; An AD converter that converts the output of the digital signal into a digital signal, image processing is performed on the digital signal output from the AD converter, and the signal amplification factor of the GCA circuit is variably controlled based on the digital signal When the signal processing unit and the calibration signal are valid, the signal of the GCA circuit A clock phase control unit for generating a plurality of clock signals having the same force and cycle and different phases, and sequentially supplying a sampling clock to the AD converter, and the clock signal when the plurality of clock signals are respectively supplied. A driving force determination unit that receives output data of the AD converter, detects an inclination of an output waveform of the GCA circuit from the received output data, and determines whether the output driving current of the GCA circuit is excessive or insufficient, and the driving force determination unit And a bias current control unit for adjusting a bias current to be supplied to the GCA circuit based on the result of the above, the CDS circuit generates a predetermined differential voltage internally when the calibration signal is valid. The voltage difference of this differential voltage is amplified and output.
本発明によると、キャリブレーション信号が有効のとき、ＣＤＳ回路は、内部で所定の差動電圧を発生し、この差動電圧の電位差を増幅して出力する。そして、ＧＣＡ回路の出力をデジタル信号に変換するＡＤコンバータに、第１のクロック位相制御部から、ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号が、サンプリングクロックとして順次供給される。駆動力判定部は、複数のクロック信号がそれぞれ供給されたときのＡＤコンバータの出力データから、ＧＣＡ回路の出力波形の傾きを検出し、ＧＣＡ回路の出力駆動電流の過不足を判定する。この判定結果を基にして、ＧＣＡ回路に供給するバイアス電流が調整される。すなわち、ＧＣＡ回路の出力駆動電流の過不足を判定することによって、動作周波数帯域が必要最低限となるようにバイアス電流を制御することができるので、ＧＣＡ回路の消費電流を最適化することが可能となり、電力制御をより柔軟に実現することができる。 According to the present invention, when the calibration signal is valid, the CDS circuit internally generates a predetermined differential voltage and amplifies and outputs the potential difference of the differential voltage. Then, the AD converter that converts the output of the GCA circuit into a digital signal is supplied from the first clock phase control unit to a plurality of clock signals having the same period as the signal output of the GCA circuit and having different phases. Are sequentially supplied. The driving force determination unit detects the slope of the output waveform of the GCA circuit from the output data of the AD converter when a plurality of clock signals are supplied, and determines whether the output driving current of the GCA circuit is excessive or insufficient. Based on this determination result, the bias current supplied to the GCA circuit is adjusted. That is, by determining whether the output drive current of the GCA circuit is excessive or insufficient, it is possible to control the bias current so that the operating frequency band becomes the minimum necessary, so that the current consumption of the GCA circuit can be optimized. Thus, power control can be realized more flexibly.
また、本発明は、イメージセンサの画素出力信号の電圧レベルをフィードスルー期間と信号振幅出力期間とにおいてそれぞれサンプリングし、両者の差分をとり、ノイズ除去を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＣＤＳ回路と、前記ＣＤＳ回路の出力信号に対して、可変増幅処理を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＧＣＡ回路と、前記ＧＣＡ回路の出力を、デジタル信号に変換するＡＤコンバータと、前記ＡＤコンバータから出力されたデジタル信号に対して画像処理を行うとともに、このデジタル信号を基にして、前記ＧＣＡ回路の信号増幅率を可変制御する信号処理部とを備えた映像信号処理装置において、消費電力を制御する方法として、テスト信号を前記ＣＤＳ回路に与えるステップと、前記ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を生成し、前記ＡＤコンバータにサンプリングクロックとして順次供給するステップと、前記複数のクロック信号がそれぞれ供給されたときの前記ＡＤコンバータの出力データから、前記ＧＣＡ回路の出力波形の傾きを検出し、前記ＧＣＡ回路の出力駆動電流の過不足を判定するステップと、前記判定結果を基にして、前記ＧＣＡ回路に供給するバイアス電流を調整するステップとを備えたものである。 Further, the present invention samples the voltage level of the pixel output signal of the image sensor in each of the feedthrough period and the signal amplitude output period, takes the difference between the two, and performs noise removal, and a switched capacitor circuit. And a CDA circuit configured to perform variable amplification processing on an output signal of the CDS circuit, and a GCA circuit configured by a switched capacitor circuit, and an output of the GCA circuit as a digital signal An AD converter that converts the signal to a digital signal, and a signal processing unit that performs image processing on the digital signal output from the AD converter and variably controls the signal amplification factor of the GCA circuit based on the digital signal. As a method for controlling power consumption in a video signal processing apparatus, a test signal is supplied to the CD. A step of supplying to the circuit, a step of generating a plurality of clock signals having the same period as the signal output of the GCA circuit and having different phases, and sequentially supplying them to the AD converter as sampling clocks, and the plurality of clock signals Detecting the slope of the output waveform of the GCA circuit from the output data of the AD converter when each is supplied, and determining whether the output driving current of the GCA circuit is excessive or insufficient, and based on the determination result Adjusting the bias current supplied to the GCA circuit.
本発明によると、最小ゲイン設定時においても、アナログ回路の更なる電力削減が可能となる。また、本発明によると、ゲイン設定値との相関から計算される電流制御では無く、ＣＤＳ回路やＧＣＡ回路のアナログ出力波形の過渡特性からバイアス電流を制御するので、周囲の環境や使用条件（温度、電圧、周波数など）に左右されない安定した特性が得られ、個体別に究極の低消費電力化が実現される。 According to the present invention, the power consumption of the analog circuit can be further reduced even when the minimum gain is set. Further, according to the present invention, the bias current is controlled not by the current control calculated from the correlation with the gain setting value but by the transient characteristics of the analog output waveform of the CDS circuit or the GCA circuit. , Voltage, frequency, etc.), stable characteristics are obtained, and ultimate low power consumption is realized for each individual.
以下、本発明の実施の形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（第１の実施形態）
図１は本発明の第１の実施形態に係る映像信号処理装置としてのイメージセンサー用アナログフロントエンド回路の構成図である。図１において、相関二重サンプリング回路（ＣＤＳ回路）４は、イメージセンサー２の画素出力信号の電圧レベルをフィードスルー期間と信号振幅出力期間とにおいてそれぞれサンプリングし、両者の差分をとり、ノイズ除去を行う。可変ゲイン回路（ＧＣＡ回路）５は、ＣＤＳ回路４の出力信号に対して、可変増幅処理を行う。このときの増幅率は、信号処理部７から出力されたゲイン制御信号ＳＧによって可変制御される。ここで、ＣＤＳ回路４およびＧＣＡ回路５はともに、スイッチドキャパシタ回路によって構成されているものとする。
(First embodiment)
FIG. 1 is a configuration diagram of an analog front-end circuit for an image sensor as a video signal processing apparatus according to a first embodiment of the present invention. In FIG. 1, a correlated double sampling circuit (CDS circuit) 4 samples the voltage level of the pixel output signal of the
ＡＤコンバータ６は、ＧＣＡ回路５の出力をデジタル信号に変換する。信号処理部７は、ＡＤコンバータ６から出力されたデジタル信号に対して画像処理を行う。また信号処理部７は、このデジタル信号を基にして、画面輝度レベルに応じて画像処理に最適となる信号増幅率を計算し、ゲイン制御信号ＳＧによってＧＣＡ回路５の信号増幅率を可変制御する。タイミング発生部１３は、ＣＤＳ回路４、ＧＣＡ回路５およびＡＤコンバータ６それぞれの動作タイミングを規定する信号を発生する。これらの構成は、従来と同様である。
The
本実施形態では、電力制御を実現するために、テスト信号発生部１、選択部３、第１のクロック位相制御部としてのクロック位相制御部１４ａ、駆動力判定部１０ａ、および第１のバイアス電流制御部としてのバイアス電流制御部９を備えている。テスト信号発生部１、選択部３およびクロック位相制御部１４ａは、信号処理部７から出力されるキャリブレーション信号ＳＣによって、その動作が制御される。
In the present embodiment, in order to realize power control, the
テスト信号発生部１は、キャリブレーション信号ＳＣが有効のとき、テスト信号ＳＴを出力する。選択部３は、キャリブレーション信号ＳＣが有効のとき、イメージセンサー２の画素出力信号に代えて、テスト信号ＳＴをＣＤＳ回路４に選択出力する。クロック位相制御部１４ａは、キャリブレーション信号ＳＣが有効のとき、ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を生成し、ＡＤコンバータ６にサンプリングクロックとして順次供給する。駆動力判定部１０ａは、クロック位相制御部１４ａから複数のクロック信号がそれぞれ供給されたときのＡＤコンバータ６の各出力を受け、受けた各出力から、ＧＣＡ回路５の出力波形の傾きを検出し、ＧＣＡ回路５の出力駆動電流の過不足を判定する。バイアス電流制御部９は、駆動力判定部１０ａの判定結果を基にして、ＧＣＡ回路５に供給するバイアス電流を調整する。
The
以下、本実施形態における電力制御時（キャリブレーション時）の動作について説明する。 Hereinafter, an operation during power control (calibration) in the present embodiment will be described.
信号処理部７がキャリブレーション信号ＳＣを有効にしたとき、テスト信号発生部１はテスト信号ＳＴを出力する。このとき選択部３は、ＣＤＳ回路４に与える信号を、イメージセンサー２の出力信号からテスト信号ＳＴに切り替える。ＣＤＳ回路４はテスト信号ＳＴを相関二重サンプリング処理して出力する。ＧＣＡ回路５はＣＤＳ回路４の出力信号を、ゲイン制御信号ＳＧに応じて所定の増幅率で増幅し、出力する。このとき、テスト信号発生部１は、ＡＤコンバータ６の入力における信号振幅がＡＤコンバータ６のリファレンス電圧に近い最大振幅となるように、テスト信号ＳＴの振幅をゲイン制御信号ＳＧから逆算して設定している。すなわち、テスト信号ＳＴとして、ＧＣＡ回路５の信号増幅率によって増幅されたときＡＤコンバータ６が受け得る最大の振幅を有するものとなる信号を、出力するのが好ましい。
When the
クロック位相制御部１４ａは、キャリブレーション信号ＳＣが有効のとき、ＡＤコンバータ６に供給するクロック信号の位相を、所定の画素数に相当する時間周期毎に、所定の位相差刻みで段階的に順次進める。本実施形態では、クロック位相制御部１４ａは、クロック信号の位相を４段階に制御するものとする。すなわち、ＡＤコンバータ６の通常動作時における基準クロック信号と、この基準クロック信号から所定時間刻みで位相がずれた３個のクロック信号とが、クロック位相制御部１４ａからＡＤコンバータ６に順次供給される。
When the calibration signal SC is valid, the clock
図２は本実施形態におけるクロック位相制御部１４ａの具体的な構成例を示す図である。図２において、キャリブレーション信号ＳＣが有効（ここでは“Ｈ”）になると、画素カウンタ２１がシステムクロックＣＬＫに同期して計数を開始する。画素カウンタ２１の出力端子Ｃ０から、前記所定の画素数に相当する時間周期毎に、１画素に相当する時間幅のパルスが出力される。２ビットカウンタ２２は、画素カウンタ２１の出力端子Ｃ０からのパルスに同期して“０”から“３”までのカウントを行う。セレクタ２３は、タイミング発生部１３のタイミング信号を遅延素子２４ａ，２４ｂ，２４ｃによって遅延して得た４種類の位相の異なるクロック信号の中から、２ビットカウンタ２２のカウント値に応じて、１個のクロック信号を順次選択する。例えば、２ビットカウンタ２２の値が“０”のときは、Ａ端子のクロック信号を選択し、同様に、“１”のときはＢ端子のクロック信号を、“２”のときはＣ端子のクロック信号を、“３”のときはＤ端子のクロックをそれぞれ選択する。セレクタ２３によって選択されたクロック信号は、ＡＤコンバータ６に供給される。この結果、図３（ｂ）に示すような、位相が異なる４種類のクロック信号がＡＤコンバータ６に順次供給される。なお、これらのクロック信号は、ＧＣＡ回路５の信号出力と周期が同一である。
FIG. 2 is a diagram illustrating a specific configuration example of the clock
なお、遅延素子２４の遅延時間は、動作周波数や、後に説明するＧＣＡ回路５の出力波形のセトリング規定方法に応じて適宜決定されたものとする。
It is assumed that the delay time of the delay element 24 is appropriately determined according to the operating frequency and the settling regulation method for the output waveform of the
図４は本実施形態における駆動力判定部１０ａの具体的な構成例を示す図である。図４において、加算平均処理部２５は、クロック位相制御部１４ａからある位相のクロック信号がＡＤコンバータ６に供給されている間、ＡＤコンバータ６の出力データを、所定の画素数分、加算平均する。ここでは、クロック位相制御部１４ａから供給される４種類のクロック信号に対応して、４通りの加算平均値が得られる。加算平均を行う画素数は、クロック位相制御部１４ａ内の画素カウンタ２１のデコード動作による所定のカウント期間によって規定される。画素カウンタ２１は出力端子Ｃ１から、所定のカウント期間の時間幅を持つパルスを出力する。このパルスは、加算平均処理部２５の制御信号となる。そして、このパルスの終了エッジに同期して、４通りの加算平均値は平均値格納レジスタ２６に順次保存される。
FIG. 4 is a diagram illustrating a specific configuration example of the driving
この結果、図３（ａ）に示すように、ＧＣＡ回路５の出力波形において、Ａ，Ｂ，Ｃ，Ｄ点における加算平均値が得られる。なお、図３（ａ）の出力波形は、差動の場合は差分出力を表すものとする。ここで、クロック位相制御部１４ａの２ビットカウンタ２２の値が“０”のとき、Ａ点の加算平均値が得られ、同様に、“１”のときはＢ点の加算平均値、“２”のときはＣ点の加算平均値、“３”のときはＤ点の加算平均値が得られる。
As a result, as shown in FIG. 3 (a), the addition average value at points A, B, C, and D is obtained in the output waveform of the
出力傾斜算出部２８は、平均値格納レジスタ２６に格納された加算平均値について、差分計算を行う。例えば、Ａ点とＢ点との差分Ｄａｂ、Ｂ点とＣ点との差分Ｄｂｃ、およびＣ点とＤ点との差分Ｄｃｄを計算する。ここで、差分Ｄａｂは、ＧＣＡ回路５の出力におけるサンプリング点近傍の波形の傾きを表している。
The output
閾値比較部２９は、差分Ｄａｂの値と、所定の閾値範囲（許容傾斜範囲）との比較を行う。これにより、ＧＣＡ回路５の出力におけるサンプリング点近傍の波形の傾きを検証し、ＧＣＡ回路５の出力セトリング特性を検知することができる。この閾値範囲の設定は、例えば次のように行えばよい。ＡＤコンバータ６が１２ビットＡＤコンバータであり、Ｂ点において９９％のセトリングを想定すると、差分Ｄａｂの限界値は、理論上、
４０９５×（１−０．９９）＝４１ＬＳＢ
となる。実際の比較基準としては、バラツキやノイズによる誤差に対するマージンが例えば５ＬＳＢと見積もれた場合は、
３６ＬＳＢ ＜ 閾値範囲 ＜ ４６ＬＳＢ
と設定することができる。
The
4095 × (1-0.99) = 41LSB
It becomes. As an actual comparison standard, when the margin for error due to variation or noise is estimated to be 5LSB, for example,
36LSB <threshold range <46LSB
Can be set.
すなわち、差分Ｄａｂの算出値が４６ＬＳＢを越えた場合は、ＧＣＡ回路５の出力駆動電流が不足しており、逆に３６ＬＳＢを下回る場合は、出力駆動電流が過剰状態であると判断できる。
That is, when the calculated value of the difference Dab exceeds 46 LSB, it can be determined that the output drive current of the
また、差分Ｄｂｃ，Ｄｃｄについては、ＧＣＡ回路５の異常出力状態を検出する目的で用いればよい。すなわち、Ｄｃｄ＞Ｄｂｃ＞Ｄａｂの大小関係を満たしていることを確認する。これにより、検出結果の信頼性を高めることができる。
Further, the differences Dbc and Dcd may be used for the purpose of detecting an abnormal output state of the
アップダウンカウンタ３０は、差分Ｄａｂの値が閾値範囲を越えた場合は、カウント値を１ステップ上げる一方、差分Ｄａｂの値が閾値範囲よりも小さい場合は、カウント値を１ステップ下げて、このカウント値をバイアス電流設定レジスタ３１に保持する。このカウント値１ステップの幅の設定は、バイアス電流の可変幅に応じ決定される。
The up / down counter 30 increases the count value by one step when the difference Dab value exceeds the threshold range, and decreases the count value by one step when the difference Dab value is smaller than the threshold range. The value is held in the bias
図５はバイアス電流制御部９の構成例を示す回路図である。図５に示すように、バイアス電流制御部９は、バイアス電流設定レジスタ３１に保持されたデジタル値に応じて、バイナリの重み付けがなされた電流源５１ａ〜５１ｅをスイッチ制御する。これによって、ＧＣＡ回路５のバイアス電流の加減調整を離散的に行う。
FIG. 5 is a circuit diagram showing a configuration example of the bias
クロック位相制御部１４ａと駆動力判定部１０ａは、上述した一連の動作を繰り返し実行する。すなわち、駆動力判定部１０ａは、ＧＣＡ回路５の出力変化の時間傾斜が許容傾斜範囲内におさまるように、バイアス電流の設定値を変更していく。
The clock
閾値比較部２９は、差分Ｄａｂの値が閾値範囲におさまると、完了フラグＳＦを発信する。信号処理部７は完了フラグＳＦを受けたとき、キャリブレーション信号ＳＣを無効（ここでは“Ｌ”）に切り替える。
The
キャリブレーション信号ＳＣが無効になると、画素カウンタ２１および２ビットカウンタ２２のカウント値が“０”にリセットされ、クロック位相制御部１４ａは通常動作に戻る。すなわち、通常動作のためのクロック信号がＡＤコンバータ６に供給される。また、テスト信号発生部１はテスト信号ＳＴの出力を停止し、選択部３はイメージセンサー２の画素出力信号をＣＤＳ回路４に選択出力する。
When the calibration signal SC becomes invalid, the count values of the
なお、上述した電力制御の動作は、イメージセンサー２の無効画像期間内に行われるのが好ましい。このため、信号処理部７は、イメージセンサー２の無効画像期間内において、次フレームにおけるＧＣＡ回路５の信号増幅率を設定した後に、キャリブレーション信号ＳＣを有効にする。
The power control operation described above is preferably performed within the invalid image period of the
以上のように本実施形態によると、キャリブレーション信号ＳＣが有効のとき、イメージセンサー２の画素出力信号に代えて、テスト信号ＳＴがＣＤＳ回路４に与えられる。そして、ＧＣＡ回路５の出力をデジタル信号に変換するＡＤコンバータ６に、クロック位相制御部１４ａから、ＧＣＡ回路５の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号が、サンプリングクロックとして順次供給される。駆動力判定部１０ａは、複数のクロック信号がそれぞれ供給されたときのＡＤコンバータ６の出力データから、ＧＣＡ回路５の出力波形の傾きを検出し、ＧＣＡ回路５の出力駆動電流の過不足を判定する。この判定結果を基にして、ＧＣＡ回路５に供給するバイアス電流が調整される。すなわち、ＧＣＡ回路５の出力駆動電流の過不足を判定することによって、動作周波数帯域が必要最低限となるようにバイアス電流を制御することができるので、ＧＣＡ回路５の消費電流を最適化することが可能となり、電力制御をより柔軟に実現することができる。
As described above, according to the present embodiment, when the calibration signal SC is valid, the test signal ST is supplied to the
（第２の実施形態）
図６は本発明の第２の実施形態に係る映像信号処理装置としてのイメージセンサ用アナログフロントエンド回路の構成例である。第１の実施形態では、ＧＣＡ回路５のバイアス電流の最適化を実現することができたが、本実施形態では、これに加えて、ＣＤＳ回路４のバイアス電流の最適化も実現することができる。
(Second Embodiment)
FIG. 6 is a configuration example of an analog front-end circuit for an image sensor as a video signal processing apparatus according to the second embodiment of the present invention. In the first embodiment, the bias current of the
図６において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。図６の構成では、ＧＣＡ回路５にクロック信号を供給する第２のクロック位相制御部としてのクロック位相制御部１４ｂと、ＣＤＳ回路４のバイアス電流を制御する第２のバイアス電流制御部としてのバイアス電流制御部８とが、設けられている。また、駆動力判定部１０ｂの傾斜閾値比較部１２ｂは、クロック位相制御部１４ｂの動作を制御するためのモード制御信号ＳＭを出力する機能を有している。
In FIG. 6, the same reference numerals as those in FIG. 1 are attached to the same components as those in FIG. 1, and detailed description thereof is omitted here. In the configuration of FIG. 6, a clock
図７は本実施形態におけるクロック位相制御部１４ｂの構成例を示す図である。図７に示すように、クロック位相制御部１４ｂは、画素カウンタ２１および２ビットカウンタ２２をクロック位相制御部１４ａと共用している。モード制御信号ＳＭが“Ｈ”（第２の論理値）のとき、セレクタ４２は図２に示すクロック位相制御部１４ａのセレクタ２３と同様に動作する。すなわち、セレクタ４２は、タイミング発生部１３のタイミング信号を遅延素子４１ａ，４１ｂ，４１ｃによって遅延して得た４種類の位相の異なるクロック信号の中から、２ビットカウンタ２２のカウンタ値に応じて、１個のクロック信号を順次選択する。セレクタ４２によって選択されたクロック信号は、ＧＣＡ回路５に供給される。一方、モード制御信号ＳＭが“Ｌ”（第１の論理値）のときは、２ビットカウンタ２２のカウンタ値はセレクタ４２に入力されず、クロック位相制御部１４ｂの位相制御機能は停止される。このときは、通常動作時のクロック信号がＧＣＡ回路５に供給される。
FIG. 7 is a diagram illustrating a configuration example of the clock
図８は本実施形態における駆動力判定部１０ｂの具体的な構成例を示す図である。図４に示す第１の実施形態における駆動力判定部１０ａと比較すると、傾斜閾値比較部１２ｂに、論理積ゲート３２、モード制御フラグレジスタ３３、マルチプレクサ３４、およびバイアス電流設定レジスタ３５が追加されている。モード制御フラグレジスタ３３に保持されるモード制御信号ＳＭは、クロック位相制御部１４ｂの動作を制御する他に、駆動力判定部１０ｂ内部において、論理積ゲート３２とマルチプレクサ３４を制御している。
FIG. 8 is a diagram illustrating a specific configuration example of the driving
以下、本実施形態における電力制御時の動作について説明する。 Hereinafter, an operation during power control in the present embodiment will be described.
信号処理部７がキャリブレーション信号ＳＣを有効にしたとき、第１の実施形態と同様に、テスト信号発生部１はテスト信号ＳＴを出力し、選択部３は、ＣＤＳ回路４に与える信号を、イメージセンサー２の出力信号からテスト信号ＳＴに切り替える。このとき、モード制御信号ＳＭは“Ｌ”に初期化され、クロック位相制御部１４ｂの位相制御機能は停止する。このため、第１の実施形態と同様に、ＧＣＡ回路５の駆動力最適化動作が実行される。この動作の結果、ＧＣＡ回路５の出力変化の時間傾斜が許容傾斜範囲におさまると、閾値比較部２９はモード制御フラグレジスタ３３にパルスを発信し、モード制御信号ＳＭを“Ｌ”から“Ｈ”に切り替える。この結果、論理積ゲート３２が活性化するとともに、マルチプレクサ３４の選択方向が、ＧＣＡ回路５のバイアス電流を制御するバイアス電流設定レジスタ３１からＣＤＳ回路４のバイアス電流を制御するバイアス電流設定レジスタ３５に切り替わる。このとき、ＧＣＡ回路５の駆動力最適化は完了し、バイアス電流制御部９の電流設定は保持される。
When the
次に、ＣＤＳ回路４の駆動力最適化が行われる。キャリブレーション信号ＳＣは有効に維持されたままなので、ＣＤＳ回路４にはテスト信号発生部１からのテスト信号ＳＴが伝達されている。クロック位相制御部１４ｂは、モード制御信号ＳＭが“Ｈ”に設定されているので、ＧＣＡ回路５に供給するクロック信号の位相をクロック位相制御部１４ａと同様に４通りに切替える。このとき、２つのクロック位相制御部１４ａ，１４ｂは２ビットカウンタ２２を共用しているので、ＡＤコンバータ６のクロック位相も同時に４通りに切り替わる。つまり、ＧＣＡ回路５に供給されるクロック信号とＡＤコンバータ６に供給されるクロック信号との位相差は、常に、相対的に固定された状態になる。すなわち、クロック位相制御部１４ｂは、複数のクロック信号を、クロック位相制御部１４ａがＡＤコンバータ６に供給する複数のクロック信号と同一位相差を保った状態で、ＧＣＡ回路５に順次供給する。したがって、このとき出力傾斜検出部１１によって計算される加算平均値は、ＧＣＡ回路５の出力波形の傾きの影響を含まず、ＣＤＳ回路４の出力波形のみに基いたものとなる。よって、上述したようなＧＣＡ回路５の駆動力最適化の際に用いた処理を実行することによって、ＣＤＳ回路４の出力駆動力の判定を行うことができる。
Next, the driving force of the
クロック位相制御部１４ａ，１４ｂと駆動力判定部１０ｂは、算出した出力変化の時間傾斜が許容傾斜範囲内におさまるまで、一連の動作を繰り返し実行する。バイアス電流を設定するデジタル値が、マルチプレクサ３４を介して、ＣＤＳ回路４のバイアス電流を制御するバイアス電流設定レジスタ３５に設定される。出力変化の時間傾斜が許容傾斜範囲内におさまると、閾値比較部２９はモード制御フラグレジスタ３３にパルスを発信し、モード制御信号ＳＭを“Ｌ”に戻す。ただし、このときすでに、モード制御フラグレジスタ３３は“Ｈ”を保持していたので、閾値比較部２９から発信されたパルスは論理積ゲート３２を介して完了フラグＳＦとして信号処理部７に送信される。
The clock
信号処理部７は完了フラグＳＦを受けたとき、キャリブレーション信号ＳＣを無効に切り替える。キャリブレーション信号ＳＣが無効になると、画素カウンタ２１および２ビットカウンタ２２はカウント値が“０”にリセットされ、クロック位相制御部１４ａ，１４ｂは通常動作に戻る。すなわち、通常動作のためのクロック信号が、ＧＣＡ回路５およびＡＤコンバータ６にそれぞれ供給される。また、テスト信号発生部１はテスト信号ＳＴの出力を停止し、選択部３はイメージセンサー２の画素出力信号をＣＤＳ回路４に選択出力する。このとき、バイアス電流制御部８，９は最適なバイアス電流が調整された状態に保持されており、駆動力最適化は完了する。
When the
図９は本実施形態における電力制御動作の流れを示すタイミングチャートである。図９に示すように、上述した電力制御の動作は、イメージセンサー２の無効画像期間内に行われるのが好ましい。このため、信号処理部７は、イメージセンサー２の無効画像期間内において、次フレームにおけるＧＣＡ回路５の信号増幅率を設定（ゲイン設定）した後に、キャリブレーション信号ＳＣを有効にする。また、モード制御信号ＳＭの切替は、セレクタ２３がＤ入力を選択したときの加算平均演算が終了してから、次サイクルの加算平均演算が開始されるまでの期間内に完了する。すなわち、画素カウンタ２１の出力端子Ｃ１のパルスの無効期間内に完了する。
FIG. 9 is a timing chart showing the flow of the power control operation in the present embodiment. As shown in FIG. 9, the above-described power control operation is preferably performed within the invalid image period of the
以上のように本実施形態によると、モード制御信号ＳＭを第２の論理値に設定した状態で、ＣＤＳ回路４に供給するバイアス電流についても、動作周波数帯域が必要最低限となるように制御することができるので、ＣＤＳ回路４の消費電流を最適化することが可能となり、電力制御をより柔軟に実現することができる。
As described above, according to the present embodiment, with the mode control signal SM set to the second logical value, the bias current supplied to the
（第３の実施形態）
上述の第１および第２の実施形態では、電力制御時において、テスト信号発生部１がテスト信号ＳＴを出力し、このテスト信号ＳＴを選択部３を介してＣＤＳ回路４に与えた状態で、バイアス電流の調整を行うものとした。これに対して、本実施形態では、テスト信号発生部および選択部を省き、電力制御時において、ＣＤＳ回路自体が、所定の差動電圧を内部で発生するものとする。
(Third embodiment)
In the first and second embodiments described above, in the power control, the
図１０および図１１は本実施形態に係る映像信号処理装置の構成を示す図であり、それぞれ、図１および図６の構成を改変したものである。図１０および図１１の構成では、テスト信号発生部ＳＴおよび選択部３が省かれており、ＣＤＳ回路４Ａに、ゲイン設定信号ＳＧおよびキャリブレーション信号ＳＣが与えられている。
10 and 11 are diagrams showing the configuration of the video signal processing apparatus according to the present embodiment, which are modifications of the configurations of FIGS. 1 and 6, respectively. 10 and 11, the test signal generator ST and the
図１２は本実施形態におけるＣＤＳ回路４Ａの構成例を示す図である。通常動作時は、キャリブレーション信号ＳＣは無効になっている。このとき、サンプルホールド付差動増幅器６３の両極入力に、イメージセンサー２の画素出力信号が入力される。サンプルホールド付差動増幅器６３は、タイミング発生部１３からの制御信号により、イメージセンサー２の画素出力信号におけるフィードスルー電圧部と信号電圧部とを、それぞれ両極の差動入力にサンプルホールドした後、両者の差分を増幅して出力する。
FIG. 12 is a diagram showing a configuration example of the
電力制御時は、キャリブレーション信号ＳＣは有効になる。このとき、サンプルホールド付差動増幅器６３の入力には、差動電圧発生部６２から出力される所定の差動電圧が入力される。サンプルホールド付差動増幅器６３では、タイミング発生部１３からの制御信号により、差動電圧発生部６２から出力される所定の差動電圧を、両極の差動入力にサンプルホールドし、両者の差分を増幅して出力する。
During power control, the calibration signal SC is valid. At this time, a predetermined differential voltage output from the
電圧可変制御部６１は、ゲイン設定信号ＳＧから得たそのフレームにおけるＧＣＡゲイン設定値と、ＣＤＳ増幅率およびＡＤコンバータの許容入力振幅とを基にして、最大のＣＤＳ入力許容電圧を逆算する。そして、差動電圧発生部６２に対して、この最大の入力許容電圧の差動電圧を発生するよう制御する。この差動電圧は、そのフレーム期間は一定に保たれる。
The voltage
なお、差動電圧発生部６２から出力される差動電圧は、ＧＣＡゲイン設定値に応じて毎フレーム変化するが、出力の一方は常に所定電圧に固定し、他方のみを変化させてもよいし、出力の両方を対称的に変化させてもよい。
The differential voltage output from the
ＣＤＳ回路４Ａ以外の構成の動作は、第１および第２の実施形態と同様である。よって、第１および第２の実施形態と同様に、ＧＣＡ回路５やＣＤＳ回路４Ａのバイアス電流を調整することができる。
The operation of the configuration other than the
以上のように本実施形態によると、キャリブレーション信号ＳＣが有効のとき、ＣＤＳ回路４Ａは、内部で所定の差動電圧を発生し、この差動電圧の電位差を増幅して出力する。そして、第１および第２の実施形態と同様に、ＧＣＡ回路５やＣＤＳ回路４Ａについて、動作周波数帯域が必要最低限となるようにバイアス電流を制御することができるので、ＧＣＡ回路５やＣＤＳ回路４Ａの消費電流を最適化することが可能となり、電力制御をより柔軟に実現することができる。
As described above, according to the present embodiment, when the calibration signal SC is valid, the
なお、上述した各実施形態では、ＡＤコンバータ６およびＧＣＡ回路５に与えるクロック信号の位相を４通りに切り替えるものとしたが、本発明はこれに限られるものではなく、任意に切り替えてよい。本発明の効果を得るためには、最低２通り以上に位相を切り替えればよい。
In each of the above-described embodiments, the clock signal supplied to the
また、バイアス電流制御部は、図５のような離散的な段階切替えを行う構成に限られるものではなく、この他にも例えば、図１３に示すような、ＤＡコンバータ５２を有する構成によっても実現可能である。図１３の構成では、駆動力判定部から出力されたバイアス電流を制御するデジタル信号を、ＤＡコンバータ５２によってアナログ信号に変換し、このアナログ信号に応じて、バイアス電流を制御する。
Further, the bias current control unit is not limited to the configuration in which discrete stage switching is performed as shown in FIG. 5, but may be realized by a configuration having a
また、駆動力判定部は、デジタル回路によって構成されたハードウェアによって実現すればよい。あるいは、例えば画素数の少ないイメージセンサーを用いる比較的低速なシステムの場合や、駆動力判定のアルゴリズムをより精密に行いたい場合には、マイコンまたはＣＰＵによるソフトウェア演算処理によって実現してもよい。 The driving force determination unit may be realized by hardware configured by a digital circuit. Alternatively, for example, in the case of a relatively low-speed system using an image sensor with a small number of pixels or when it is desired to perform a driving force determination algorithm more precisely, it may be realized by software arithmetic processing by a microcomputer or CPU.
また、一部の機能をハードウェアによって実現するとともに、他の機能をソフトウェア演算処理によって実現してもよい。例えば高速処理が必要な出力傾斜検出部１１のみをハードウェアによって構成し、フィードバックまでの時間内に処理すればよい傾斜閾値比較部１２ａ、１２ｂをソフトウェアによって構成するというように、ハードウェアとソフトウェア演算処理とを併用して実現してもよい。
Further, some functions may be realized by hardware, and other functions may be realized by software arithmetic processing. For example, only the output
さらに、本発明に係る映像信号処理装置は、図１４および図１５に示すように、３チップで実現することができる。図１４は図１の構成に対応しており、テスト信号発生部１、選択部３、タイミング発生部１３、クロック位相制御部１４ａ、バイアス電流制御部９、ＣＤＳ回路４、ＧＣＡ回路５およびＡＤコンバータ６が、第１の半導体集積回路１００に集積されており、また、駆動力判定部１０ａおよび信号処理部７が、第２の半導体集積回路１１０に集積されている。すなわち、第１および第２の半導体集積回路１００，１１０とイメージセンサー２との計３チップで実現されている。
Furthermore, the video signal processing apparatus according to the present invention can be realized with three chips as shown in FIGS. FIG. 14 corresponds to the configuration of FIG. 1 and includes a
図１５は図６の構成に対応しており、テスト信号発生部１、選択部３、タイミング発生部１３、クロック位相制御部１４ａ，１４ｂ、バイアス電流制御部８，９、ＣＤＳ回路４、ＧＣＡ回路５およびＡＤコンバータ６が、第１の半導体集積回路１０１に集積されており、また、駆動力判定部１０ｂおよび信号処理部７が、第２の半導体集積回路１１１に集積されている。すなわち、第１および第２の半導体集積回路１０１，１１１とイメージセンサー２との計３チップで実現されている。
FIG. 15 corresponds to the configuration of FIG. 6. The
あるいは、本発明に係る映像信号処理装置は、図１６および図１７に示すように、３チップで実現することができる。図１６は図１の構成に対応しており、テスト信号発生部１、選択部３、バイアス電流制御部９、ＣＤＳ回路４、ＧＣＡ回路５およびＡＤコンバータ６が、第１の半導体集積回路１０２に集積されており、また、タイミング発生部１３、クロック位相制御部１４ａ、駆動力判定部１０ａおよび信号処理部７が、第２の半導体集積回路１１２に集積されている。すなわち、第１および第２の半導体集積回路１０２，１１２とイメージセンサー２との計３チップで実現されている。
Alternatively, the video signal processing apparatus according to the present invention can be realized with three chips as shown in FIGS. FIG. 16 corresponds to the configuration of FIG. 1. The
図１７は図６の構成に対応しており、テスト信号発生部１、選択部３、バイアス電流制御部８，９、ＣＤＳ回路４、ＧＣＡ回路５およびＡＤコンバータ６が、第１の半導体集積回路１０３に集積されており、また、タイミング発生部１３、クロック位相制御部１４ａ，１４ｂ、駆動力判定部１０ｂおよび信号処理部７が、第２の半導体集積回路１１３に集積されている。すなわち、第１および第２の半導体集積回路１０３，１１３とイメージセンサー２との計３チップで実現されている。
FIG. 17 corresponds to the configuration of FIG. 6. The
加えて、イメージセンサーにＡＤコンバータまでの前処理部とタイミング発生部が搭載されている場合は、イメージセンサーに、テスト信号発生部、選択部、クロック位相制御部、およびバイアス電流制御部を内蔵すれば、駆動力判定部と信号処理部とを集積した他の半導体集積回路との２チップによって、本装置を実現できる。 In addition, if the image sensor is equipped with a pre-processing unit up to the AD converter and a timing generator, the image sensor should include a test signal generator, a selector, a clock phase controller, and a bias current controller. For example, this apparatus can be realized by two chips of another semiconductor integrated circuit in which a driving force determination unit and a signal processing unit are integrated.
図１８は図１の構成に対応しており、イメージセンサー２が搭載された第１の半導体集積回路１０４に、テスト信号発生部１、選択部３、タイミング発生部１３、クロック位相制御部１４ａ、バイアス電流制御部９、ＣＤＳ回路４、ＧＣＡ回路５およびＡＤコンバータ６が集積されており、また、駆動力判定部１０ａおよび信号処理部７が、第２の半導体集積回路１１４に集積されている。
FIG. 18 corresponds to the configuration of FIG. 1, and includes the
図１９は図６の構成に対応しており、イメージセンサー２が搭載された第１の半導体集積回路１０５に、テスト信号発生部１、選択部３、タイミング発生部１３、クロック位相制御部１４ａ，１４ｂ、バイアス電流制御部８，９、ＣＤＳ回路４、ＧＣＡ回路５およびＡＤコンバータ６が集積されており、また、駆動力判定部１０ｂおよび信号処理部７が、第２の半導体集積回路１１５に集積されている。
FIG. 19 corresponds to the configuration of FIG. 6, and includes the
さらに将来、イメージセンサーと周辺回路の混載プロセスが実用化されると、当然１チップで実現できる。 Furthermore, if a mixed process of an image sensor and peripheral circuits is put into practical use in the future, it can be realized with a single chip.
本発明は、カメラ分野において高性能化に伴う電力増大を抑制する必要のある用途や超低消費電力が必要とされる用途のアナログ・デジタル間インターフェース部のアナログフロントエンド回路に有用である。例えば、携帯電話カメラ、デジタルカメラ、車載用カメラ、医療用カメラ等が挙げられる。 INDUSTRIAL APPLICABILITY The present invention is useful for an analog front-end circuit of an analog-digital interface unit for applications that require suppression of an increase in power accompanying high performance in the camera field and applications that require ultra-low power consumption. For example, a mobile phone camera, a digital camera, an in-vehicle camera, a medical camera, and the like can be given.
１ テスト信号発生部
２ イメージセンサー
３ 選択部
４，４Ａ ＣＤＳ回路
５ ＧＣＡ回路
６ ＡＤコンバータ
７ 信号処理部
８ バイアス電流制御部（第２のバイアス電流制御部）
９ バイアス電流制御部（第１のバイアス電流制御部）
１０ａ，１０ｂ 駆動力判定部
１１ 出力傾斜検出部
１２ａ，１２ｂ 傾斜閾値比較部
１４ａ クロック位相制御部（第１のクロック位相制御部）
１４ｂ クロック位相制御部（第２のクロック位相制御部）
５２ ＤＡコンバータ
１００，１０１，１０２，１０３，１０４，１０５ 第１の半導体集積回路
１１０，１１１，１１２，１１３，１１４，１１５ 第２の半導体集積回路
ＳＴ テスト信号
ＳＣ キャリブレーション信号
ＳＭ モード制御信号
DESCRIPTION OF
9 Bias current controller (first bias current controller)
10a, 10b Driving
14b Clock phase controller (second clock phase controller)
52
Claims (20)
前記ＣＤＳ回路の出力信号に対して、可変増幅処理を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＧＣＡ回路と、
前記ＧＣＡ回路の出力を、デジタル信号に変換するＡＤコンバータと、
前記ＡＤコンバータから出力されたデジタル信号に対して画像処理を行うとともに、このデジタル信号を基にして、前記ＧＣＡ回路の信号増幅率を可変制御する信号処理部と、
キャリブレーション信号が有効のとき、テスト信号を出力するテスト信号発生部と、
前記キャリブレーション信号が有効のとき、前記イメージセンサの画素出力信号に代えて、前記テスト信号を前記ＣＤＳ回路に与える選択部と、
前記キャリブレーション信号が有効のとき、前記ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を、前記ＡＤコンバータにサンプリングクロックとして順次供給する第１のクロック位相制御部と、
前記複数のクロック信号がそれぞれ供給されたときの前記ＡＤコンバータの出力データを受け、受けた出力データから、前記ＧＣＡ回路の出力波形の傾きを検出し、前記ＧＣＡ回路の出力駆動電流の過不足を判定する駆動力判定部と、
前記駆動力判定部の判定結果を基にして、前記ＧＣＡ回路に供給するバイアス電流を調整する第１のバイアス電流制御部とを備えた
ことを特徴とする映像信号処理装置。 A voltage level of a pixel output signal of an image sensor is sampled in each of a feedthrough period and a signal amplitude output period, a difference between the two is removed, noise is removed, and a CDS circuit configured by a switched capacitor circuit When,
A GCA circuit that performs variable amplification processing on an output signal of the CDS circuit, and is configured by a switched capacitor circuit;
An AD converter for converting the output of the GCA circuit into a digital signal;
A signal processing unit that performs image processing on the digital signal output from the AD converter and variably controls the signal amplification factor of the GCA circuit based on the digital signal;
A test signal generator that outputs a test signal when the calibration signal is valid;
When the calibration signal is valid, a selection unit that gives the test signal to the CDS circuit instead of the pixel output signal of the image sensor;
When the calibration signal is valid, a first clock phase control unit that sequentially supplies a plurality of clock signals having the same period and different phases as the signal output of the GCA circuit to the AD converter as sampling clocks When,
The output data of the AD converter when each of the plurality of clock signals is supplied is received, the slope of the output waveform of the GCA circuit is detected from the received output data, and excess or deficiency of the output drive current of the GCA circuit is detected. A driving force determination unit for determining;
A video signal processing apparatus comprising: a first bias current control unit that adjusts a bias current supplied to the GCA circuit based on a determination result of the driving force determination unit.
前記テスト信号発生部は、前記テスト信号として、前記ＧＣＡ回路の信号増幅率によって増幅されたとき前記ＡＤコンバータが受け得る最大の振幅を有するものとなる信号を、出力する
ことを特徴とする映像信号処理装置。 In claim 1,
The test signal generator outputs a video signal having the maximum amplitude that the AD converter can receive when amplified by the signal amplification factor of the GCA circuit as the test signal. Processing equipment.
前記第１のクロック位相制御部は、
前記ＡＤコンバータの通常動作用の基準クロック信号と、この基準クロック信号から所定時間刻みで位相がずれた複数のクロック信号とを、供給するものである
ことを特徴とする映像信号処理装置。 In claim 1,
The first clock phase control unit includes:
A video signal processing apparatus for supplying a reference clock signal for normal operation of the AD converter and a plurality of clock signals whose phases are shifted from the reference clock signal by a predetermined time interval.
前記駆動力判定部は、
前記ＡＤコンバータの出力データから、前記ＧＣＡ回路の出力波形の傾きを検出する出力傾斜検出部と、
前記出力傾斜検出部によって検出された出力波形の傾きと、所定の閾値範囲との比較を行う傾斜閾値比較部とを備え、
出力波形の傾きが前記所定の閾値範囲内におさまるように、前記バイアス電流の設定値を調整するものである
ことを特徴とする映像信号処理装置。 In claim 1,
The driving force determination unit
An output slope detector for detecting the slope of the output waveform of the GCA circuit from the output data of the AD converter;
An inclination threshold comparison unit that compares the inclination of the output waveform detected by the output inclination detection unit with a predetermined threshold range;
A video signal processing apparatus for adjusting a set value of the bias current so that an inclination of an output waveform falls within the predetermined threshold range.
前記イメージセンサーの無効画像期間内において、次フレームにおける前記ＧＣＡ回路の信号増幅率が設定された後に、前記キャリブレーション信号が有効になり、
前記バイアス電流の調整が完了したとき、前記キャリブレーション信号が無効になる
ことを特徴とする映像信号処理装置。 In claim 1,
Within the invalid image period of the image sensor, after the signal amplification factor of the GCA circuit in the next frame is set, the calibration signal becomes valid,
The video signal processing apparatus, wherein the calibration signal becomes invalid when the adjustment of the bias current is completed.
モード制御信号が第１の論理値のとき、通常動作用のクロック信号を前記ＧＣＡ回路に供給する一方、前記モード制御信号が第２の論理値のとき、複数のクロック信号を、前記第１のクロック位相制御部が前記ＡＤコンバータに供給する複数のクロック信号と同一位相差を保った状態で、前記ＧＣＡ回路に順次供給する第２のクロック位相制御部と、
前記駆動力判定部の結果を基にして、前記ＣＤＳ回路に供給するバイアス電流を調整する第２のバイアス電流制御部とを備え、
前記駆動力判定部は、前記モード制御信号を前記第１の論理値に設定した状態で、判定を行い、前記第１のバイアス電流制御部によって前記ＧＣＡ回路に供給するバイアス電流を調整させ、その後、前記モード制御信号を前記第２の論理値に設定し、判定を行い、前記第２のバイアス電流制御部によって前記ＣＤＳ回路に供給するバイアス電流を調整させる
ことを特徴とする映像信号処理装置。 In claim 1,
When the mode control signal is a first logic value, a clock signal for normal operation is supplied to the GCA circuit, while when the mode control signal is a second logic value, a plurality of clock signals are supplied to the first logic value. A second clock phase controller that sequentially supplies the GCA circuit with the same phase difference as the plurality of clock signals that the clock phase controller supplies to the AD converter;
A second bias current control unit that adjusts a bias current supplied to the CDS circuit based on a result of the driving force determination unit;
The driving force determination unit performs determination in a state where the mode control signal is set to the first logical value, and adjusts a bias current supplied to the GCA circuit by the first bias current control unit, and then A video signal processing apparatus, wherein the mode control signal is set to the second logical value, a determination is made, and a bias current supplied to the CDS circuit is adjusted by the second bias current control unit.
前記イメージセンサーの無効画像期間内において、次フレームにおける前記ＧＣＡ回路の信号増幅率が設定された後に、前記キャリブレーション信号が有効になり、
その後、前記モード制御信号が前記第１の論理値に初期化され、
前記ＧＣＡ回路のバイアス電流の調整が完了したとき、前記モード制御信号が前記第２の論理値に切り替わり、
前記ＣＤＳ回路のバイアス電流の調整が完了したとき、前記キャリブレーション信号が無効になる
ことを特徴とする映像信号処理装置。 In claim 6,
Within the invalid image period of the image sensor, after the signal amplification factor of the GCA circuit in the next frame is set, the calibration signal becomes valid,
Thereafter, the mode control signal is initialized to the first logic value,
When the adjustment of the bias current of the GCA circuit is completed, the mode control signal is switched to the second logic value,
The video signal processing apparatus, wherein the calibration signal is invalidated when the adjustment of the bias current of the CDS circuit is completed.
前記駆動力判定部は、デジタル回路によって構成されたハードウェアによって実現される
ことを特徴とする映像信号処理装置。 In claim 1,
The video signal processing device, wherein the driving force determination unit is realized by hardware configured by a digital circuit.
前記駆動力判定部は、マイコンまたはＣＰＵによるソフトウェア演算処理によって実現される
ことを特徴とする映像信号処理装置。 In claim 1,
The driving force determination unit is realized by software arithmetic processing by a microcomputer or a CPU.
前記駆動力判定部は、一部の機能がハードウェアによって実現されるとともに、他の機能がソフトウェア演算処理によって実現されるよう構成されている
ことを特徴とする映像信号処理装置。 In claim 1,
The video signal processing device, wherein the driving force determination unit is configured such that some functions are realized by hardware and other functions are realized by software arithmetic processing.
前記第１のバイアス電流制御部は、前記駆動力判定部から出力された、前記バイアス電流を制御するデジタル値を受け、このデジタル値に応じて、前記バイアス電流を離散的に制御するものである
ことを特徴とする映像信号処理装置。 In claim 1,
The first bias current control unit receives a digital value for controlling the bias current output from the driving force determination unit, and discretely controls the bias current according to the digital value. A video signal processing apparatus.
前記第１のバイアス電流制御部は、
ＤＡコンバータを有し、前記駆動力判定部から出力された、前記バイアス電流を制御するデジタル値を受け、このデジタル値を前記ＤＡコンバータによってアナログ信号に変換し、このアナログ信号に応じて、前記バイアス電流を制御する
ことを特徴とする映像信号処理装置。 In claim 1,
The first bias current control unit includes:
A DA converter that receives a digital value output from the driving force determination unit for controlling the bias current, converts the digital value into an analog signal by the DA converter, and in accordance with the analog signal, the bias A video signal processing apparatus characterized by controlling current.
前記ＣＤＳ回路、ＧＣＡ回路、ＡＤコンバータ、テスト信号発生部、選択部、第１のクロック位相制御部、および第１のバイアス電流制御部が、第１の半導体集積回路に搭載されており、
前記信号処理部および駆動力判定部が、第２の半導体集積回路に搭載されている
ことを特徴とする映像信号処理装置。 In claim 1,
The CDS circuit, the GCA circuit, the AD converter, the test signal generation unit, the selection unit, the first clock phase control unit, and the first bias current control unit are mounted on the first semiconductor integrated circuit,
The video signal processing apparatus, wherein the signal processing unit and the driving force determination unit are mounted on a second semiconductor integrated circuit.
前記イメージセンサーが、前記第１の半導体集積回路に搭載されている
ことを特徴とする映像信号処理装置。 In claim 12,
The video signal processing apparatus, wherein the image sensor is mounted on the first semiconductor integrated circuit.
前記ＣＤＳ回路、ＧＣＡ回路、ＡＤコンバータ、テスト信号発生部、選択部、および第１のバイアス電流制御部が、第１の半導体集積回路に搭載されており、
前記信号処理部、第１のクロック位相制御部、および駆動力判定部が、第２の半導体集積回路に搭載されている
ことを特徴とする映像信号処理装置。 In claim 1,
The CDS circuit, GCA circuit, AD converter, test signal generation unit, selection unit, and first bias current control unit are mounted on the first semiconductor integrated circuit,
The video signal processing apparatus, wherein the signal processing unit, the first clock phase control unit, and the driving force determination unit are mounted on a second semiconductor integrated circuit.
前記ＣＤＳ回路、ＧＣＡ回路、ＡＤコンバータ、テスト信号発生部、選択部、第１および第２のクロック位相制御部、および第１および第２のバイアス電流制御部が、第１の半導体集積回路に搭載されており、
前記信号処理部および駆動力判定部が、第２の半導体集積回路に搭載されている
ことを特徴とする映像信号処理装置。 In claim 6,
The CDS circuit, the GCA circuit, the AD converter, the test signal generation unit, the selection unit, the first and second clock phase control units, and the first and second bias current control units are mounted on the first semiconductor integrated circuit. Has been
The video signal processing apparatus, wherein the signal processing unit and the driving force determination unit are mounted on a second semiconductor integrated circuit.
前記イメージセンサーが、前記第１の半導体集積回路に搭載されている
ことを特徴とする映像信号処理装置。 In claim 16,
The video signal processing apparatus, wherein the image sensor is mounted on the first semiconductor integrated circuit.
前記ＣＤＳ回路、ＧＣＡ回路、ＡＤコンバータ、テスト信号発生部、選択部、および第１および第２のバイアス電流制御部が、第１の半導体集積回路に搭載されており、
前記信号処理部、第１および第２のクロック位相制御部、および駆動力判定部が、第２の半導体集積回路に搭載されている
ことを特徴とする映像信号処理装置。 In claim 6,
The CDS circuit, GCA circuit, AD converter, test signal generation unit, selection unit, and first and second bias current control units are mounted on the first semiconductor integrated circuit,
The video signal processing apparatus, wherein the signal processing unit, the first and second clock phase control units, and the driving force determination unit are mounted on a second semiconductor integrated circuit.
前記ＣＤＳ回路の出力信号に対して、可変増幅処理を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＧＣＡ回路と、
前記ＧＣＡ回路の出力を、デジタル信号に変換するＡＤコンバータと、
前記ＡＤコンバータから出力されたデジタル信号に対して画像処理を行うとともに、このデジタル信号を基にして、前記ＧＣＡ回路の信号増幅率を可変制御する信号処理部と、
キャリブレーション信号が有効のとき、前記ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を生成し、前記ＡＤコンバータにサンプリングクロックを順次供給するクロック位相制御部と、
前記複数のクロック信号がそれぞれ供給されたときの前記ＡＤコンバータの出力データを受け、受けた出力データから、前記ＧＣＡ回路の出力波形の傾きを検出し、前記ＧＣＡ回路の出力駆動電流の過不足を判定する駆動力判定部と、
前記駆動力判定部の結果を基にして、前記ＧＣＡ回路に供給するバイアス電流を調整するバイアス電流制御部とを備え、
前記ＣＤＳ回路は、
前記キャリブレーション信号が有効のとき、内部で所定の差動電圧を発生し、この差動電圧の電位差を増幅して出力するものである
ことを特徴とする映像信号処理装置。 A CDS circuit that samples a voltage level of a pixel output signal of an image sensor in a feedthrough period and a signal amplitude output period, removes a difference between the two, and removes noise, and is configured by a switched capacitor circuit When,
A GCA circuit that performs variable amplification processing on an output signal of the CDS circuit, and is configured by a switched capacitor circuit;
An AD converter for converting the output of the GCA circuit into a digital signal;
A signal processing unit that performs image processing on the digital signal output from the AD converter and variably controls the signal amplification factor of the GCA circuit based on the digital signal;
A clock phase control unit that generates a plurality of clock signals having the same period as the signal output of the GCA circuit and having different phases when a calibration signal is valid, and sequentially supplies a sampling clock to the AD converter;
The output data of the AD converter when each of the plurality of clock signals is supplied is received, the slope of the output waveform of the GCA circuit is detected from the received output data, and excess or deficiency of the output drive current of the GCA circuit is detected. A driving force determination unit for determining;
A bias current control unit that adjusts a bias current supplied to the GCA circuit based on a result of the driving force determination unit;
The CDS circuit
When the calibration signal is valid, a video signal processing apparatus is characterized in that a predetermined differential voltage is internally generated, and a potential difference between the differential voltages is amplified and output.
前記ＣＤＳ回路の出力信号に対して、可変増幅処理を行うものであり、かつ、スイッチドキャパシタ回路によって構成されたＧＣＡ回路と、
前記ＧＣＡ回路の出力を、デジタル信号に変換するＡＤコンバータと、
前記ＡＤコンバータから出力されたデジタル信号に対して画像処理を行うとともに、このデジタル信号を基にして、前記ＧＣＡ回路の信号増幅率を可変制御する信号処理部とを備えた映像信号処理装置において、消費電力を制御する方法であって、
テスト信号を前記ＣＤＳ回路に与えるステップと、
前記ＧＣＡ回路の信号出力と周期が同一であり、かつ、位相が異なる複数のクロック信号を生成し、前記ＡＤコンバータにサンプリングクロックとして順次供給するステップと、
前記複数のクロック信号がそれぞれ供給されたときの前記ＡＤコンバータの出力データから、前記ＧＣＡ回路の出力波形の傾きを検出し、前記ＧＣＡ回路の出力駆動電流の過不足を判定するステップと、
前記判定結果を基にして、前記ＧＣＡ回路に供給するバイアス電流を調整するステップとを備えた
ことを特徴とする映像信号処理装置の電力制御方法。 A CDS circuit that samples a voltage level of a pixel output signal of an image sensor in a feedthrough period and a signal amplitude output period, removes a difference between the two, and removes noise, and is configured by a switched capacitor circuit When,
A GCA circuit that performs variable amplification processing on an output signal of the CDS circuit, and is configured by a switched capacitor circuit;
An AD converter for converting the output of the GCA circuit into a digital signal;
In the video signal processing apparatus including a signal processing unit that performs image processing on the digital signal output from the AD converter and variably controls the signal amplification factor of the GCA circuit based on the digital signal. A method for controlling power consumption,
Providing a test signal to the CDS circuit;
Generating a plurality of clock signals having the same cycle as the signal output of the GCA circuit and having different phases, and sequentially supplying the clock signals to the AD converter as sampling clocks;
Detecting a slope of an output waveform of the GCA circuit from output data of the AD converter when each of the plurality of clock signals is supplied, and determining whether an output driving current of the GCA circuit is excessive or insufficient;
Adjusting the bias current to be supplied to the GCA circuit based on the determination result.
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|---|---|---|---|
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