JP2008108848A - Semiconductor memory device and its manufacturing method - Google Patents

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Masayuki Nakano
雅行 中野
Hiroshi Iwata
浩 岩田
Shinichi Sato
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device capable of reducing a fluctuation in initial characteristics, deterioration in endurance and a characteristic variation, and its manufacturing method. <P>SOLUTION: A gate length of a gate electrode 108 gradually gets longer as it comes farther away from a gate oxide film 107. A charge retention film 103 is formed with an approximately uniform thickness on a semiconductor substrate 101 via a tunnel oxide film 102, so that there is no place to which electrons accumulated in the charge retention film 103 move and the fluctuation in characteristics can be inhibited. In addition, a quantity of recombination between an electron and a hole can be suppressed, thereby inhibiting the deterioration in endurance. The tunnel oxide film 102 is formed with an approximately uniform thickness. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体記憶装置およびその製造方法に関する。より具体的には、本発明は、低コストでメモリセルを微細化して集積度を上げることが可能な半導体記憶装置およびその製造方法に関する。   The present invention relates to a semiconductor memory device and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor memory device capable of increasing the degree of integration by miniaturizing memory cells at low cost and a method for manufacturing the same.

従来から、ゲート電極の両側に２ビットの記憶が可能な不揮発性メモリセル（例えば、特許文献１および２）が提案されている。図１０にこれらの不揮発性メモリセルの代表的な構造を示す。図１０中、３０１は半導体基板、３０２はゲート絶縁膜、３０３はゲート電極（ワード線）、３０４はシリコン酸化膜からなるトンネル絶縁膜、３０６は記憶部である断面Ｌ字形状のシリコン窒化膜、３０７はシリコン酸化膜、３０８はソース／ドレイン拡散領域、３３０はオフセット領域、３３１はゲート電極３０３下方のチャネル領域を、それぞれ示している。   Conventionally, nonvolatile memory cells capable of storing 2 bits on both sides of the gate electrode (for example, Patent Documents 1 and 2) have been proposed. FIG. 10 shows a typical structure of these nonvolatile memory cells. In FIG. 10, 301 is a semiconductor substrate, 302 is a gate insulating film, 303 is a gate electrode (word line), 304 is a tunnel insulating film made of a silicon oxide film, 306 is a silicon nitride film having an L-shaped cross section as a memory portion, Reference numeral 307 denotes a silicon oxide film, 308 denotes a source / drain diffusion region, 330 denotes an offset region, and 331 denotes a channel region below the gate electrode 303.

この不揮発性メモリセルは、ゲート電極３０３とソース／ドレイン拡散領域３０８とが離間している、すなわち、上記オフセット領域３３０が存在するオフセット構造の素子になっている。上記トンネル絶縁膜３０４、シリコン窒化膜３０６およびシリコン酸化膜３０７の３層からメモリ機能体を構成し、上記シリコン窒化膜３０６中に電子を保持しているか否かでオフセット領域３３０の抵抗を変化させることにより駆動電流を変化させて“０”および“１”の情報の記憶を実現している。実際には、上記メモリセルを配列して構成したメモリセルアレイにおいては、特定のワード線（ゲート電極）、ビット線（ドレイン電極）を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行うことができる。
特開２００３−３３２４７４号公報 特開２００１−１５６１８８号公報 This nonvolatile memory cell is an element having an offset structure in which the gate electrode 303 and the source / drain diffusion region 308 are separated from each other, that is, the offset region 330 is present. A memory function body is constituted by three layers of the tunnel insulating film 304, the silicon nitride film 306, and the silicon oxide film 307, and the resistance of the offset region 330 is changed depending on whether or not electrons are held in the silicon nitride film 306. Thus, the drive current is changed to realize the storage of information of “0” and “1”. Actually, in a memory cell array configured by arranging the above memory cells, a desired memory cell is selected by selecting a specific word line (gate electrode) and bit line (drain electrode) and applying a predetermined voltage. Can be rewritten and read out.
JP 2003-332474 A JP 2001-156188 A

上記従来の不揮発性メモリセルでは、初期の特性変動が大きく、また、エンデュランス劣化を大きいという問題があった。このエンデュランス劣化とは、プログラム（書込み）とイレーズ（消去）の書き換え動作を繰り返すと、ドライブ電流が小さくなる（しきい値電圧が高くなる）という劣化のことである。この劣化が起こるとメモリウィンドウが小さくなる。   The conventional non-volatile memory cell has problems that initial characteristic fluctuation is large and endurance deterioration is large. This endurance deterioration is a deterioration in which the drive current decreases (threshold voltage increases) when the program (write) and erase (erase) rewrite operations are repeated. When this degradation occurs, the memory window becomes smaller.

このような初期の特性変動およびエンデュランス劣化は、図１０の不揮発性メモリセルでは、電荷を保持するシリコン窒化膜３０６がＬ字形であるために発生する。これらの現象を以下に詳細に説明する。   Such initial characteristic fluctuations and endurance degradation occur because the silicon nitride film 306 that retains charges is L-shaped in the nonvolatile memory cell of FIG. These phenomena will be described in detail below.

まず、初期の特性変動という問題について説明する。上記オフセット領域３３０上のＬ字形のシリコン窒化膜３０６中に電子を蓄積するプログラム時に、その電子がゲート電極３０３側のシリコン窒化膜３０６の垂直部３０６ｂへ移動してしまう。この現象により、書込み状態なのでしきい値電圧は高い値で維持したいのにも拘わらず、書込みを行ってから数時間という初期の段階でしきい値電圧が低下してしまう。   First, the problem of initial characteristic fluctuation will be described. At the time of programming for storing electrons in the L-shaped silicon nitride film 306 on the offset region 330, the electrons move to the vertical portion 306b of the silicon nitride film 306 on the gate electrode 303 side. Due to this phenomenon, although the threshold voltage is maintained at a high value because it is in the writing state, the threshold voltage decreases at an initial stage of several hours after writing.

次に、エンデュランス劣化という問題について説明する。書込み時にシリコン窒化膜３０６へ注入される電子、および、消去時にシリコン窒化膜３０６に注入されるホールの分布は異なる。電子はホールよりも広い領域に分布して注入される。電子はエネルギーの大きな電子（ホットエレクトロン）をシリコン窒化膜３０６に注入しているのに対して、ホールはバンド間トンネリングにより発生させるためエネルギーが小さい。このため、ホールはそのほとんどがオフセット領域３３０上のシリコン窒化膜３０６の水平部３０６ａに留まるのに対して、電子はゲート電極３０３側のシリコン窒化膜３０６の垂直部３０６ｂまで広範囲に分布する。この電子とホールの分布の違いにより、消去動作を行った後でも、ゲート電極３０３側のシリコン窒化膜３０６の垂直部３０６ｂ中に電子が残り、オフセット領域３３０上のシリコン窒化膜３０６の垂直部３０６ｂ中のホールと結合し電気的に中和される。その結果、書き換え回数を増やしていくと、消去電流が低くなってしまう。つまり、ドライブ電流が小さくなる（しきい値電圧が高くなる）。   Next, the problem of endurance degradation will be described. Distributions of electrons injected into the silicon nitride film 306 at the time of writing and holes injected into the silicon nitride film 306 at the time of erasing are different. The electrons are distributed and injected over a wider area than the holes. Electrons inject high-energy electrons (hot electrons) into the silicon nitride film 306, whereas holes are generated by band-to-band tunneling and thus have low energy. Therefore, most of the holes remain in the horizontal portion 306a of the silicon nitride film 306 on the offset region 330, whereas electrons are distributed over a wide range up to the vertical portion 306b of the silicon nitride film 306 on the gate electrode 303 side. Due to the difference between the distribution of electrons and holes, electrons remain in the vertical portion 306b of the silicon nitride film 306 on the gate electrode 303 side even after the erase operation, and the vertical portion 306b of the silicon nitride film 306 on the offset region 330 is left. Combined with the hole inside, it is neutralized electrically. As a result, the erase current decreases as the number of rewrites increases. That is, the drive current decreases (threshold voltage increases).

また、上記従来の不揮発性メモリセルでは、ゲート電極３０３を形成した後に、熱酸化法によりトンネル絶縁膜（トンネル酸化膜）３０４を形成しているので、ゲート電極３０３の側壁領域も、ゲート電極３０３の多結晶シリコン膜を熱酸化したシリコン酸化膜３０４ｂである。このシリコン酸化膜３０４ｂは、結晶欠陥の大きい多結晶シリコン膜から形成されているので、このシリコン酸化膜３０４ｂにはトラップが多く形成されている。このトラップには書込みや消去動作時に電荷が捕獲されやすい。しかも、このシリコン酸化膜３０４ｂ中のトラップはエネルギー準位が低いので、短時間で容易に抜けてしまう。すなわち、捕獲と脱離がどちらも起こりやすい状態で、メモリ特性が不安定になるという問題がある。   In the conventional nonvolatile memory cell, since the tunnel insulating film (tunnel oxide film) 304 is formed by thermal oxidation after the gate electrode 303 is formed, the side wall region of the gate electrode 303 is also formed on the gate electrode 303. This is a silicon oxide film 304b obtained by thermally oxidizing the polycrystalline silicon film. Since the silicon oxide film 304b is formed of a polycrystalline silicon film having large crystal defects, many traps are formed in the silicon oxide film 304b. Charges are easily trapped in this trap during a write or erase operation. In addition, since the traps in the silicon oxide film 304b have a low energy level, they are easily removed in a short time. That is, there is a problem that memory characteristics become unstable while both capture and desorption are likely to occur.

更に、図１０内のゲート電極３０３の端領域近傍のシリコン酸化膜３０４ｂは、ゲート電極３０３より十分離れた領域のシリコン酸化膜３０４ａより膜厚が５０〜８０％ほど薄く形成されている。したがって、特性バラツキ（特にドライブ電流）が大きくなる。具体的には、２ビット動作させている左右ビットの特性差に現れ、メモリウィンドウを小さくするといった問題を生じさせていた。   Furthermore, the silicon oxide film 304b in the vicinity of the end region of the gate electrode 303 in FIG. 10 is formed to be 50 to 80% thinner than the silicon oxide film 304a in a region sufficiently away from the gate electrode 303. Therefore, characteristic variation (particularly drive current) increases. Specifically, it appears in the characteristic difference between the left and right bits that are operated by 2 bits, causing a problem of reducing the memory window.

そこで、本発明の課題は、初期特性変動、エンデュランス劣化、特性バラツキを抑制することができる半導体記憶装置およびその製造方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device that can suppress initial characteristic fluctuation, endurance deterioration, and characteristic variation, and a method for manufacturing the same.

上記課題を解決するため、本発明の半導体記憶装置は、
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域とは逆導電型を有するソース／ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成されると共に、電荷を保持する機能を有するメモリ機能体と
を備え、
上記メモリ機能体は、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含み、
上記電荷保持膜は、上記ゲート電極のゲート長方向にほぼ均一な膜厚で上記トンネル絶縁膜上に形成されている
ことを特徴としている。 In order to solve the above problems, a semiconductor memory device of the present invention provides:
A semiconductor layer;
A gate electrode formed on the semiconductor layer via a gate insulating film;
A channel region disposed under the gate electrode via the gate insulating film;
A source / drain diffusion region disposed on both sides of the channel region and having a conductivity type opposite to that of the channel region;
A memory function body formed on at least both sides of the gate electrode and having a function of holding electric charge;
The memory function body includes a tunnel insulating film and a charge retention film sequentially formed on the semiconductor layer,
The charge holding film is formed on the tunnel insulating film with a substantially uniform film thickness in the gate length direction of the gate electrode.

上記構成によれば、上記メモリ機能体は、ゲート電極の両側に形成されていて、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含んで、更には、各メモリ機能体はゲート電極により分離されているので、書き換え時の干渉が効果的に抑制される。   According to the above configuration, the memory function body is formed on both sides of the gate electrode, and includes the tunnel insulating film and the charge holding film sequentially formed on the semiconductor layer. Since they are separated by the gate electrode, interference during rewriting is effectively suppressed.

また、上記電荷保持膜は、断面Ｌ字形ではなくて、トンネル絶縁膜を介して半導体層上にほぼ均一な膜厚で形成されている。そのため、上記電荷保持膜中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも、上記電荷保持膜は、断面Ｌ字形ではなくて、ほぼ均一な膜厚で形成されているから、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。   The charge retention film is not L-shaped in cross section, but is formed with a substantially uniform film thickness on the semiconductor layer via a tunnel insulating film. For this reason, there is no place where electrons stored in the charge retention film move, and the characteristic fluctuation can be suppressed. Even when rewriting is performed frequently, the charge retention film is not L-shaped in cross section and is formed with a substantially uniform film thickness, so that the amount of recombination of electrons and holes is suppressed, and the endurance is reduced. Deterioration can be suppressed.

また、１実施の形態では、
上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっている。 In one embodiment,
The gate length of the gate electrode gradually increases as the distance from the gate insulating film increases.

上記実施の形態によれば、上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっているから、つまり、上記ゲート電極の断面が逆台形であるから、断面が矩形の従来技術よりも、ゲート電極からの電界がメモリ機能体下の半導体層に効率よく印加できる。そのため、メモリ特性を向上させることができる。また、本半導体記憶装置をアレイ状に集積したときに、ワード線の加工が容易になる。   According to the above embodiment, the gate length of the gate electrode gradually increases as the distance from the gate insulating film increases. That is, since the cross section of the gate electrode is an inverted trapezoid, the cross section is rectangular compared to the related art. However, the electric field from the gate electrode can be efficiently applied to the semiconductor layer under the memory function body. Therefore, memory characteristics can be improved. Further, when the semiconductor memory device is integrated in an array, the processing of the word line is facilitated.

また、１実施の形態では、
上記ゲート電極の側面と、上記メモリ機能体の下方の上記半導体層の部分の表面とのなす角度が、８５°から８９°である。 In one embodiment,
The angle formed between the side surface of the gate electrode and the surface of the semiconductor layer portion below the memory function body is 85 ° to 89 °.

上記実施の形態では、上記角度が８５°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。また、上記角度が８９°以下なので、ワード線の加工を容易に行うことが可能となる。   In the above embodiment, since the angle is 85 ° or more, the occupied area of the memory element can be suppressed within an allowable range. For this reason, the degree of integration of the memory cell array can be improved. Further, since the angle is 89 ° or less, the word line can be easily processed.

また、１実施の形態では、
上記電荷保持膜が絶縁体材料からなり、
上記メモリ機能体の少なくとも一部が上記ソース／ドレイン拡散領域の一部にオーバーラップしている。 In one embodiment,
The charge retention film is made of an insulator material,
At least a part of the memory function body overlaps a part of the source / drain diffusion region.

上記実施の形態によれば、上記電荷保持膜が絶縁体材料からなっているので、半導体記憶装置の製造工程が簡略化されて、歩留まりが向上する。もし、メモリ機能体の電荷保持膜が導電体であるとすると、隣接するメモリ素子が短絡しないようにメモリ機能体を素子毎に電気的に分離する工程が別途必要になるため、製造工程が増えて、コストが増加してしまう。   According to the above embodiment, since the charge retention film is made of an insulator material, the manufacturing process of the semiconductor memory device is simplified and the yield is improved. If the charge holding film of the memory function body is a conductor, a separate process for electrically separating the memory function body for each element is necessary so that adjacent memory elements are not short-circuited, resulting in an increase in manufacturing processes. Cost.

また、上記電荷保持膜が絶縁体材料からなっているので、メモリ素子を集積化した際に、隣接するメモリ素子と干渉することがない。   In addition, since the charge retention film is made of an insulating material, it does not interfere with adjacent memory elements when the memory elements are integrated.

更に、上記メモリ機能体はゲート電極の少なくとも両側に形成されており、そのメモリ機能体の少なくとも一部がソース／ドレイン拡散領域の一部にオーバーラップするように形成されている。そのため、メモリ素子の微細化が更に容易とり、その上、メモリ素子への書込み動作が良好に行なわれる。なお、ゲート電極近傍のソース／ドレイン拡散領域が浅く形成されているのが好ましい。   Further, the memory function body is formed on at least both sides of the gate electrode, and at least a part of the memory function body is formed so as to overlap a part of the source / drain diffusion region. As a result, the memory element can be further miniaturized, and in addition, the write operation to the memory element can be performed well. It is preferable that the source / drain diffusion region in the vicinity of the gate electrode is formed shallow.

また、１実施の形態では、
上記半導体層の表面において、上記ゲート電極と、上記ソース／ドレイン拡散領域の各々とが、ゲート長方向に離間している。 In one embodiment,
On the surface of the semiconductor layer, the gate electrode and each of the source / drain diffusion regions are separated in the gate length direction.

上記実施の形態によれば、上記ゲート電極とソース／ドレイン拡散領域がオフセット構造になっているため、メモリ機能体への電荷の注入効率が向上して、書込みおよび消去速度が速くなる。   According to the above embodiment, since the gate electrode and the source / drain diffusion region have an offset structure, the efficiency of charge injection into the memory function body is improved, and the writing and erasing speed is increased.

また、１実施の形態では、
上記トンネル絶縁膜の膜厚はほぼ均一である。 In one embodiment,
The thickness of the tunnel insulating film is substantially uniform.

上記実施の形態によれば、従来技術とは違って、ゲート電極近傍のトンネル絶縁膜の部分の膜厚が、ゲート電極から十分離れた領域のトンネル絶縁膜の部分の膜厚と同程度である。そのため、特性のバラツキを小さくすることができる。   According to the above embodiment, unlike the prior art, the thickness of the tunnel insulating film portion in the vicinity of the gate electrode is substantially the same as the thickness of the tunnel insulating film portion in a region sufficiently away from the gate electrode. . Therefore, the variation in characteristics can be reduced.

また、本発明の半導体記憶装置の製造方法は、
半導体層上にトンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を形成する工程と、
上記半導体層上の一部の特定の領域において、上記トンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を除去して溝を形成する工程と、
上記半導体層上にゲート酸化膜を形成する工程と、
上記溝内に第１のゲート電極を形成する工程と、
上記第１のゲート電極の両側に、上記トンネル絶縁膜の一部および上記電荷保持膜の一部を含むメモリ機能体を形成する工程と、
ビット線となるソース／ドレイン拡散領域を形成するために、上記半導体層に不純物の注入を行う工程と、
第２のゲート電極をその第２のゲート電極の一部が上記第１のゲート電極と接するように形成する工程と、
上記第２のゲート電極および上記第１のゲート電極を加工してワード線を形成する工程と
を備えることを特徴としている。 In addition, a method for manufacturing a semiconductor memory device of the present invention includes:
Forming a tunnel insulating film, a charge holding film, a first insulating film, and a second insulating film on the semiconductor layer;
Forming a groove by removing the tunnel insulating film, the charge retention film, the first insulating film, and the second insulating film in a certain specific region on the semiconductor layer;
Forming a gate oxide film on the semiconductor layer;
Forming a first gate electrode in the trench;
Forming a memory function body including a part of the tunnel insulating film and a part of the charge retention film on both sides of the first gate electrode;
Injecting impurities into the semiconductor layer to form source / drain diffusion regions to be bit lines;
Forming a second gate electrode such that a portion of the second gate electrode is in contact with the first gate electrode;
And a step of processing the second gate electrode and the first gate electrode to form a word line.

上記発明の半導体記憶装置の製造方法は、一般的なトランジスタの製造方法と親和性が高くて、特殊な製造装置を必要としない。したがって、上記半導体記憶装置を、生産性高く、かつ、低コストで製造することが可能となる。   The semiconductor memory device manufacturing method of the present invention has a high affinity with a general transistor manufacturing method and does not require a special manufacturing device. Therefore, the semiconductor memory device can be manufactured with high productivity and at low cost.

また、１実施の形態では、
上記溝を形成する工程において、上記溝の側壁が８５°から８９°の順テーパーになるように形成する。 In one embodiment,
In the step of forming the groove, the side wall of the groove is formed to have a forward taper of 85 ° to 89 °.

上記実施の形態では、上記第１のゲート電極が埋め込まれている上記溝が８９°以下の順テーパー形状となっているため、ワード線の加工の際に、上記溝内の第１のゲート電極を除去し易い。もし、溝の側壁が逆テーパーならば、ワード線の加工の際に、溝内の第１ゲート電極が除去し難くなる。また、上記溝の側壁が８５°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。   In the above embodiment, since the groove in which the first gate electrode is embedded has a forward taper shape of 89 ° or less, the first gate electrode in the groove is formed when the word line is processed. It is easy to remove. If the side wall of the trench is inversely tapered, it is difficult to remove the first gate electrode in the trench when processing the word line. Further, since the side wall of the groove is 85 ° or more, the area occupied by the memory element can be suppressed within an allowable range. For this reason, the degree of integration of the memory cell array can be improved.

また、１実施の形態では、
上記ゲート酸化膜を形成する工程は、上記ゲート酸化膜をＩＳＳＧ（In-situ Steam Generation）酸化法により形成する工程である。 In one embodiment,
The step of forming the gate oxide film is a step of forming the gate oxide film by an ISSG (In-situ Steam Generation) oxidation method.

上記実施の形態では、ＩＳＳＧ酸化は通常の熱酸化法よりも酸化力が強くて、通常の熱酸化法では酸化ができない耐酸化性が強い電荷保持膜であっても酸化することができる。このため、第１のゲート電極と電荷保持膜とがショートして電荷保持膜中の電荷が第１のゲート電極に逃げてメモリ特性を変動させることを防止することができる。   In the above embodiment, the ISSG oxidation has a stronger oxidizing power than a normal thermal oxidation method, and can oxidize even a charge retention film having strong oxidation resistance that cannot be oxidized by a normal thermal oxidation method. For this reason, it is possible to prevent the first gate electrode and the charge holding film from short-circuiting and the charge in the charge holding film to escape to the first gate electrode and change the memory characteristics.

また、１実施の形態では、
上記ゲート酸化膜を形成する工程は、ＣＶＤ（化学気相成長）法により形成したシリコン酸化膜を熱酸化して上記ゲート酸化膜を形成する工程である。 In one embodiment,
The step of forming the gate oxide film is a process of thermally oxidizing a silicon oxide film formed by a CVD (chemical vapor deposition) method to form the gate oxide film.

上記実施の形態では、シリコン酸化膜をＣＶＤ法により形成しているので、通常の熱酸化法によりシリコン酸化膜を形成することと比して、電荷保持膜側面部にもシリコン酸化膜を形成することができる。このため、第１のゲート電極と電荷保持膜とがショートして電荷保持膜中の電荷が第１のゲート電極に逃げて、メモリ特性を変動させることを防止することができる。   In the above embodiment, since the silicon oxide film is formed by the CVD method, the silicon oxide film is also formed on the side surfaces of the charge holding film as compared with the case where the silicon oxide film is formed by the normal thermal oxidation method. be able to. Therefore, it is possible to prevent the first gate electrode and the charge holding film from being short-circuited and the charge in the charge holding film to escape to the first gate electrode, thereby changing the memory characteristics.

また、１実施の形態では、
上記シリコン酸化膜を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いる。 In one embodiment,
SiH 2 Cl 2 or SiCl 4 is used as a silicon source gas for forming the silicon oxide film.

上記実施の形態によれば、上記シリコン酸化膜を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いるので、ＳｉＨ４ガスを用いる場合と比して、半導体層上に均一な膜厚でシリコン酸化膜を形成することができる。また、成長速度が小さい。このため、上記半導体層表面の広い領域に渡り膜厚均一性に優れたシリコン酸化膜を形成することができるとともに、制御性の良いシリコン酸化膜を形成することができる。 According to the embodiment, since SiH 2 Cl 2 or SiCl 4 is used as a silicon source gas when forming the silicon oxide film, a uniform film is formed on the semiconductor layer as compared with the case of using SiH 4 gas. A silicon oxide film can be formed with a thickness. Also, the growth rate is low. Therefore, it is possible to form a silicon oxide film having excellent film thickness uniformity over a wide area on the surface of the semiconductor layer, and to form a silicon oxide film having good controllability.

以上より明らかなように、本発明の半導体記憶装置によれば、メモリ機能体はゲート絶縁膜とは独立しており、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので、書き換え時の干渉が効果的に抑制される。   As apparent from the above, according to the semiconductor memory device of the present invention, the memory function body is independent of the gate insulating film and is formed on both sides of the gate electrode. Therefore, 2-bit operation is possible. Furthermore, since each memory function body is separated by the gate electrode, interference during rewriting is effectively suppressed.

また、上記電荷保持膜はトンネル絶縁膜を介して半導体層上にほぼ均一な膜厚で形成されている。そのため、電荷保持膜中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも電子とホールの再結合の量が抑制されるので。エンデュランス劣化を抑制することができる。   The charge retention film is formed on the semiconductor layer with a substantially uniform film thickness via a tunnel insulating film. For this reason, there is no place where electrons stored in the charge retention film move, and the characteristic variation can be suppressed. In addition, even when many rewrites are performed, the amount of recombination of electrons and holes is suppressed. Endurance degradation can be suppressed.

以下、本発明の半導体記憶装置を図示の実施の形態により詳細に説明する。   The semiconductor memory device of the present invention will be described in detail below with reference to the illustrated embodiments.

（実施の形態１）
図１は、半導体記憶装置としてのメモリ素子１の断面構造を示すものである。このメモリ素子１は、図示はしていないが、半導体層の一例としての半導体基板上１０１表面にＰ型ウェル領域が形成されている。このＰ型ウェル領域上に、ゲート絶縁膜１０７を介してゲート電極１０８が形成されている。このゲート電極１０８はゲート長がゲート絶縁膜１０７から離れるに従って漸次長くなるように形成されている。また、上記ゲート電極１０８の下に、上記ゲート絶縁膜１０７を介してチャネル領域１３１を配置し、このチャネル領域１３１の各一側に、オフセット領域１３０およびＮ型拡散領域１１１を配置している。上記Ｎ型拡散領域１１１は、上記チャネル領域１３１とは逆導電型を有するソース／ドレイン拡散領域であり、ソース領域又はドレイン領域として機能する。 (Embodiment 1)
FIG. 1 shows a cross-sectional structure of a memory element 1 as a semiconductor memory device. Although not shown, the memory element 1 has a P-type well region formed on the surface of a semiconductor substrate 101 as an example of a semiconductor layer. A gate electrode 108 is formed on the P-type well region via a gate insulating film 107. The gate electrode 108 is formed so that the gate length is gradually increased as the gate length is separated from the gate insulating film 107. Further, a channel region 131 is disposed under the gate electrode 108 via the gate insulating film 107, and an offset region 130 and an N-type diffusion region 111 are disposed on each side of the channel region 131. The N-type diffusion region 111 is a source / drain diffusion region having a conductivity type opposite to that of the channel region 131, and functions as a source region or a drain region.

上記ゲート電極１０８の両側には、メモリ機能体２０，２０が設けられている。上記メモリ機能体２０は、トンネル絶縁膜としてのトンネル酸化膜１０２，絶縁材料からなる電荷保持膜１０３およびゲート電極側壁絶縁膜１０９から構成されている。上記電荷保持膜１０３は、ゲート電極１０８のゲート長方向にほぼ均一な膜厚で形成されている。上記電荷保持膜１０３の一部は、Ｎ型拡散領域１１１の一部にオーバーラップしている。上記電荷保持膜１０３と半導体基板１０１との間にほぼ均一な膜厚でトンネル酸化膜１０２が形成されている。上記電荷保持膜１０３上にはゲート電極側壁絶縁膜１０９が形成されている。このゲート電極側壁絶縁膜１０９は、ゲート電極１０８とＮ型拡散領域１１１とがショートするのを防止するとともに、Ｎ型拡散領域１１１をゲート電極１０８に対して自己整合的に形成する役割を果たしている。   Memory function bodies 20 are provided on both sides of the gate electrode 108. The memory function body 20 includes a tunnel oxide film 102 as a tunnel insulating film, a charge holding film 103 made of an insulating material, and a gate electrode side wall insulating film 109. The charge retention film 103 is formed with a substantially uniform film thickness in the gate length direction of the gate electrode 108. A part of the charge retention film 103 overlaps a part of the N-type diffusion region 111. A tunnel oxide film 102 is formed between the charge holding film 103 and the semiconductor substrate 101 with a substantially uniform film thickness. A gate electrode sidewall insulating film 109 is formed on the charge retention film 103. The gate electrode sidewall insulating film 109 serves to prevent the gate electrode 108 and the N-type diffusion region 111 from short-circuiting and to form the N-type diffusion region 111 in a self-aligned manner with respect to the gate electrode 108. .

上記ゲート電極１０８とゲート側壁絶縁膜１０９との間に絶縁膜１２０がゲート電極１０８側壁に沿ってほぼ均一な厚さで形成されている。この絶縁膜１２０は、ゲート電極１０８と電荷保持膜１０３とを電気的に分離する役割を果たしている。   An insulating film 120 is formed between the gate electrode 108 and the gate sidewall insulating film 109 with a substantially uniform thickness along the sidewall of the gate electrode 108. The insulating film 120 serves to electrically separate the gate electrode 108 and the charge holding film 103.

本実施の形態では、電荷保持膜１０３はシリコン窒化膜であるが、電荷を保持するトラップ準位を有す膜なら良いので、これに限るものではなく、ＨｆＯ２、ＨｆＡｌＯ２、酸化アルミニウムなどの高誘電膜でも良い。 In the present embodiment, the charge holding film 103 is a silicon nitride film, so good if film having a trap level to hold the charge, not limited thereto, HfO 2, HfAlO 2, such as aluminum oxide A high dielectric film may be used.

上記構成によれば、上記メモリ機能体２０，２０は、ゲート電極１０８の両側に位置して、ゲート電極１０８により分離されており、かつ、半導体基板１０１上に順次形成されたトンネル酸化膜１０２、電荷保持膜１０３およびゲート電極側壁絶縁膜１０９からなるので、書き換え時の干渉が効果的に抑制される。   According to the above configuration, the memory function bodies 20, 20 are located on both sides of the gate electrode 108, separated by the gate electrode 108, and sequentially formed on the semiconductor substrate 101, the tunnel oxide film 102, Since it consists of the charge retention film 103 and the gate electrode side wall insulating film 109, interference during rewriting is effectively suppressed.

また、上記電荷保持膜１０３は、トンネル酸化膜１０２を介して半導体基板１０１上にほぼ均一な膜厚で形成されているので、上記電荷保持膜１０３中に蓄えた電子が移動する場所が無くて、特性変動を抑制することができる。また、書き換えが多く行われた場合でも、上記電荷保持膜１０３は、断面Ｌ字形ではなくて、ほぼ均一な膜厚で形成されているから、電子とホールの再結合の量が抑制されて、エンデュランス劣化を抑制することができる。   Further, since the charge retention film 103 is formed on the semiconductor substrate 101 with a substantially uniform film thickness via the tunnel oxide film 102, there is no place where electrons stored in the charge retention film 103 move. , Characteristic variation can be suppressed. In addition, even when rewriting is performed frequently, the charge retention film 103 is not L-shaped in cross section and is formed with a substantially uniform film thickness, so that the amount of recombination of electrons and holes is suppressed, Endurance degradation can be suppressed.

更に、上記メモリ機能体２０，２０はゲート電極１０８の両側に形成されており、そのメモリ機能体２０一部がソース／ドレイン拡散領域であるＮ型拡散領域１１１の一部にオーバーラップするように形成されている。そのため、メモリ素子の微細化が更に容易とり、その上、メモリ素子への書込み動作が良好に行なわれる。なお、ゲート電極１０８近傍のＮ型拡散領域１１１は浅く形成されているのが好ましい。   Further, the memory function bodies 20 and 20 are formed on both sides of the gate electrode 108 so that a part of the memory function body 20 overlaps a part of the N-type diffusion region 111 which is a source / drain diffusion region. Is formed. As a result, the memory element can be further miniaturized, and in addition, the write operation to the memory element can be performed well. Note that the N-type diffusion region 111 in the vicinity of the gate electrode 108 is preferably formed shallow.

上記Ｎ型拡散領域１１１は、ゲート電極１０８にオーバーラップせず、ゲート電極１０８からオフセット領域１３０の距離だけ離れている。このため、ゲート電極１０８直下のチャネル領域１３１の寸法とゲート電極両側のオフセット領域１３０，１３０の寸法との和が実効チャネル長となり、同じゲート長でゲート電極１０８とＮ型拡散領域１１１とがオーバーラップしているメモリ素子に比して、このオフセット領域１３０，１３０の分だけ実効チャネル長が大きくなる。したがって、短チャネル効果を抑制して、微細なメモリ素子を実現することができる。   The N-type diffusion region 111 does not overlap the gate electrode 108 and is separated from the gate electrode 108 by the distance of the offset region 130. For this reason, the sum of the dimension of the channel region 131 immediately below the gate electrode 108 and the dimensions of the offset regions 130 and 130 on both sides of the gate electrode becomes the effective channel length, and the gate electrode 108 and the N-type diffusion region 111 are over at the same gate length. The effective channel length is increased by the offset regions 130 and 130 as compared with the wrapped memory element. Therefore, a short memory effect can be suppressed and a fine memory element can be realized.

また、上記ゲート電極１０８と、ソース／ドレイン拡散領域としてのＮ型拡散領域１１１，１１１とがオフセット構造になっているため、メモリ機能体２０，２０の電荷保持膜１０３，１０３への電荷の注入効率が向上して、書込みおよび消去速度が速くなる。   In addition, since the gate electrode 108 and the N-type diffusion regions 111 and 111 as source / drain diffusion regions have an offset structure, charge injection into the charge holding films 103 and 103 of the memory function bodies 20 and 20 is performed. Increases efficiency and increases write and erase speeds.

また、上記トンネル絶縁膜としてのトンネル酸化膜１０２および上記絶縁膜１２０がほぼ均一な厚さで形成されている。このため、従来例のようにゲート電極１０８の端底部のトンネル酸化膜１０２およびゲート電極側壁膜１０９が局部的に薄くならないので、電荷保持膜１０３に保持された電荷がゲート電極１０８やオフセット領域１３０へトンネリング現象で抜けることがない。したがって、メモリ特性変動を抑制することができる。つまり、上記実施の形態では、従来技術とは違って、ゲート電極１０８近傍のトンネル酸化膜１０２の部分の膜厚が、ゲート電極１０８から十分離れた領域のトンネル酸化膜１０２の部分の膜厚と同程度であるため、特性のバラツキを小さくすることができるのである。   Further, the tunnel oxide film 102 as the tunnel insulating film and the insulating film 120 are formed with a substantially uniform thickness. Therefore, unlike the conventional example, the tunnel oxide film 102 and the gate electrode side wall film 109 at the end bottom of the gate electrode 108 are not locally thinned, so that the charges held in the charge holding film 103 are transferred to the gate electrode 108 and the offset region 130. It does not come off due to the heneling phenomenon. Therefore, memory characteristic fluctuations can be suppressed. That is, in the above embodiment, unlike the conventional technique, the film thickness of the tunnel oxide film 102 in the vicinity of the gate electrode 108 is equal to the film thickness of the tunnel oxide film 102 in a region sufficiently away from the gate electrode 108. Since it is about the same, the variation in characteristics can be reduced.

従来例では、上記絶縁膜１２０に相当する絶縁膜はゲート電極となる多結晶シリコン膜を熱酸化することにより形成していた。このため、単結晶シリコン基板を熱酸化した酸化膜よりも電荷を捕獲するトラップ密度が大きい膜になって、書込み時に電子がトラップされてしまう擬似書込みが起こる。これは、常温ではすぐに抜けることはなく数分は保持され、その後抜けてしまう現象である。このような擬似書込みが起こると、書込み側の特性変動として観測されていて、重大な問題となっていた。   In the conventional example, the insulating film corresponding to the insulating film 120 is formed by thermally oxidizing a polycrystalline silicon film that becomes a gate electrode. For this reason, a pseudo-writing occurs in which the trap density for trapping charges is larger than that of an oxide film obtained by thermally oxidizing a single crystal silicon substrate, and electrons are trapped during writing. This is a phenomenon that does not come off immediately at room temperature, is kept for several minutes, and then comes off. When such pseudo-writing occurs, it is observed as a characteristic variation on the writing side, which is a serious problem.

これに対して、上記絶縁膜１２０およびゲート絶縁膜１０７は、ＬＰＣＶＤ（減圧化学的気相成長）法を用いて形成したＨＴＯ（高温シリコン酸化膜）膜を、熱酸化して形成した酸化膜であるから、上述のような現象がなくて、書込み側の特性変動が殆どない。   On the other hand, the insulating film 120 and the gate insulating film 107 are oxide films formed by thermally oxidizing an HTO (high temperature silicon oxide film) film formed by LPCVD (low pressure chemical vapor deposition) method. Therefore, there is no phenomenon as described above, and there is almost no variation in characteristics on the writing side.

上記ゲート電極１０８のゲート長は、ゲート酸化膜１０７から離れるに従って漸次長くなっているから、つまり、断面が逆台形であるから、断面が矩形の従来技術よりも、ゲート電極１０８からの電界がメモリ機能体２０下の半導体基板１０１に効率よく印加できる。そのため、メモリ特性を向上させることができる。また、メモリ素子をアレイ状に集積したときに、ワード線の加工が容易になる。   Since the gate length of the gate electrode 108 gradually increases as the distance from the gate oxide film 107 increases, that is, the cross section has an inverted trapezoidal shape, the electric field from the gate electrode 108 is smaller than that of the conventional technique having a rectangular cross section. It can be efficiently applied to the semiconductor substrate 101 under the functional body 20. Therefore, memory characteristics can be improved. Further, when memory elements are integrated in an array, the processing of word lines becomes easy.

より具体的には、上記ゲート電極１０８の側面と、メモリ機能体２０の下方の半導体基板１０１の部分の表面とのなす角度が、８５°から８９°である。このため、メモリ素子（メモリセル）の占有面積を許容内に抑えることができて、メモリセルアレイの集積度を向上させることができるとともに、アレイ化したときのワード線（ゲート電極１０８を含む）の加工を容易に行うことが可能となる。この理由を以下に説明する。この角度が８５°より小さい場合は、傾斜分だけメモリセルの面積が大きくなり集積度が損なわれる。ゲート電極の膜厚が１５０ｎｍ、テクノロジーノードが１８０ｎｍの場合、この角度が８５°のときはメモリセルの大きさは、傾斜していないメモリセルに比べて約７％の増加となる。この面積増加は１０％以下であるので、メモリセルアレイの集積度を阻害するものではない。したがって、ゲート電極１０８の角度は８５°以上であることが好ましい。逆に、８９°以上になると、アレイ化してメモリ素子を集積化させたときに、実施の形態２で詳細に説明するが、ワードラインを加工する際にゲート電極の一部が残ってしまい、隣り合うワード線がショートしてしまうという問題が生じる。したがって、ゲート電極１０８の傾斜角は８９°以下であることが好ましい。以上のことより、ゲート電極１０８の傾斜角は、８５°から８９°であることが望ましいのである。更に、ゲート電極１０８の傾斜角が９０°より小さいことで、電荷保持膜１０３がゲート電極１０８にオーバーラップする構造となる。このため、従来例と比して、ゲート電極１０８からの電界の垂直成分が大きくなる。したがって、電荷を電荷保持膜１０３へ注入する効率が良くなる。したがって、メモリ素子を高速化または低電圧化することが可能となる。   More specifically, an angle formed between the side surface of the gate electrode 108 and the surface of the portion of the semiconductor substrate 101 below the memory function body 20 is 85 ° to 89 °. Therefore, the area occupied by the memory element (memory cell) can be kept within an allowable range, the degree of integration of the memory cell array can be improved, and the word lines (including the gate electrode 108) when arrayed are arranged. Processing can be performed easily. The reason for this will be described below. When this angle is smaller than 85 °, the area of the memory cell is increased by an amount corresponding to the inclination, and the degree of integration is impaired. When the thickness of the gate electrode is 150 nm and the technology node is 180 nm, when the angle is 85 °, the size of the memory cell is increased by about 7% compared to the memory cell that is not inclined. Since this area increase is 10% or less, the degree of integration of the memory cell array is not hindered. Therefore, the angle of the gate electrode 108 is preferably 85 ° or more. On the contrary, when the angle is 89 ° or more, when the memory elements are integrated by arraying, it will be described in detail in Embodiment 2, but when the word line is processed, a part of the gate electrode remains, There is a problem that adjacent word lines are short-circuited. Therefore, the inclination angle of the gate electrode 108 is preferably 89 ° or less. From the above, it is desirable that the inclination angle of the gate electrode 108 is 85 ° to 89 °. Further, since the tilt angle of the gate electrode 108 is smaller than 90 °, the charge retention film 103 overlaps with the gate electrode 108. For this reason, the vertical component of the electric field from the gate electrode 108 becomes larger than in the conventional example. Therefore, the efficiency of injecting charges into the charge holding film 103 is improved. Therefore, the memory element can be increased in speed or voltage.

また、断面Ｌ字型の電荷保持膜を有する従来例と違って、本実施の形態では、ゲート電極１０８の側壁に沿った電荷保持膜の領域が存在しない。このため、この領域に電荷が保持されないので、電荷保持膜中の電荷移動によりホールと電子が再結合する確率が小さくなる。したがって、再結合による特性変動を抑制することができる。   Further, unlike the conventional example having a charge holding film having an L-shaped cross section, in this embodiment, there is no region of the charge holding film along the side wall of the gate electrode 108. For this reason, since charges are not held in this region, the probability that holes and electrons are recombined by charge transfer in the charge holding film is reduced. Therefore, characteristic variation due to recombination can be suppressed.

また、上記電荷保持膜１０３は、絶縁体材料であるシリコン窒化膜であるので、半導体記憶装置の製造工程が簡略化されて、歩留まりが向上する。もし、メモリ機能体の電荷保持膜が導電体であるとすると、隣接するメモリ素子が短絡しないようにメモリ機能体を素子毎に電気的に分離する工程が別途必要になるため、製造工程が増えて、コストが増加してしまうのである。   Further, since the charge retention film 103 is a silicon nitride film which is an insulator material, the manufacturing process of the semiconductor memory device is simplified and the yield is improved. If the charge holding film of the memory function body is a conductor, a separate process for electrically separating the memory function body for each element is necessary so that adjacent memory elements are not short-circuited, resulting in an increase in manufacturing processes. As a result, the cost increases.

また、上記電荷保持膜１０３が絶縁体材料からなっているので、メモリ素子を集積化した際に、隣接するメモリ素子と干渉することがない。   Further, since the charge retention film 103 is made of an insulator material, when the memory elements are integrated, there is no interference with the adjacent memory elements.

（実施の形態２）
本実施の形態２は、実施の形態１のメモリセルをアレイ状に集積化させたものである。図２は、実施の形態１のメモリ素子１をアレイ状にしたときのメモリセルアレイを示している。図２（ａ）は本実施の形態２のメモリセルアレイの上面図、図２（ｂ）は図２（ａ）のワード線１４０方向のＡ−Ａ´断面図、図２（ｃ）は、図２（ａ）のビット線１１１の方向のＢ―Ｂ´断面図をそれぞれ示している。 (Embodiment 2)
In the second embodiment, the memory cells of the first embodiment are integrated in an array. FIG. 2 shows a memory cell array when the memory elements 1 of the first embodiment are arranged in an array. 2A is a top view of the memory cell array according to the second embodiment, FIG. 2B is a cross-sectional view taken along the line AA ′ in the direction of the word line 140 in FIG. 2A, and FIG. 2A is a sectional view taken along the line BB ′ in the direction of the bit line 111 of FIG.

まず、図２（ｂ）に示すように、ビット線１１１の方向の、ゲート酸化膜１０７、ゲート電極１０８、絶縁膜１２０、ゲート側壁絶縁膜１０９、電荷保持膜１０３、トンネル酸化膜１０２、チャネル１６０（実施の形態１では、チャネル領域１３０とオフセット領域１３１を足した領域）が形成されている。これらは実施の形態１と同様に形成されているので、ここでは説明を省略する。   First, as shown in FIG. 2B, the gate oxide film 107, the gate electrode 108, the insulating film 120, the gate sidewall insulating film 109, the charge holding film 103, the tunnel oxide film 102, and the channel 160 in the direction of the bit line 111. (In the first embodiment, the channel region 130 and the offset region 131 are added). Since these are formed in the same manner as in the first embodiment, description thereof is omitted here.

図２（ａ）において、太点線１５０は１メモリセル単位を表し、このメモリセルがアレイ状に配置されて集積されている。図中の縦方向には実施の形態１のメモリセルのＮ型拡散領域１１１がビット線１１１として形成されている。図中の横方向にはワード線１４０が形成されている。図２（ｂ）に示した活性領域とワード線１４０が交差する領域がメモリ素子のチャネルとなる。メモリセルの大きさは、最小加工寸法をフューチャーサイズのＦとすると、ビット線方向とワード線方向ともに２Ｆピッチなので４Ｆ２になる。したがって、本メモリ素子はゲート電極１０８の左右に記憶保持膜が配置され、１セルあたり２ビットの記憶容量を持つことができるので、１ビットあたり２Ｆ２の面積にすることが可能である。このように、本実施の形態２のメモリアレイは集積度が優れている。 In FIG. 2A, a thick dotted line 150 represents one memory cell unit, and the memory cells are arranged and integrated in an array. In the vertical direction in the figure, an N-type diffusion region 111 of the memory cell of Embodiment 1 is formed as a bit line 111. A word line 140 is formed in the horizontal direction in the figure. A region where the active region and the word line 140 shown in FIG. 2B intersect is a channel of the memory element. The size of the memory cell is 4F 2 since the minimum processing dimension is F of the future size, since the bit line direction and the word line direction are 2F pitches. Therefore, since the memory retention film is disposed on the left and right sides of the gate electrode 108 in this memory element and can have a storage capacity of 2 bits per cell, an area of 2F 2 per bit can be obtained. As described above, the memory array according to the second embodiment has a high degree of integration.

図２（ｂ）に示すように、ワード線１４０は、ゲート電極１０８、電極１１３、高融点金属シリサイド膜１１６から構成されている。図２（ｃ）に示すように、ワード線１４０間は、酸化膜１１５によって埋め込まれて、電気的に絶縁されている。ゲート電極１０８には多結晶シリコン膜が、高融点金属シリサイド膜１１６にはＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉなどが用いられる。電極１１３は不純物がドープされた多結晶シリコン膜が好ましいが、これに限るものではなく、Ｗ、ＷＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉなどの金属でも良い。これら金属を用いる場合は、多結晶シリコン膜の場合よりも配線抵抗が低いため、高融点金属シリサイド膜１１６は不要となる。 As shown in FIG. 2B, the word line 140 includes a gate electrode 108, an electrode 113, and a refractory metal silicide film 116. As shown in FIG. 2C, the word lines 140 are filled with an oxide film 115 and are electrically insulated. A polycrystalline silicon film is used for the gate electrode 108, and TiSi 2 , CoSi 2 , NiSi, or the like is used for the refractory metal silicide film 116. The electrode 113 is preferably a polycrystalline silicon film doped with impurities, but is not limited thereto, and may be a metal such as W, WSi 2 , TiSi 2 , CoSi 2 , or NiSi. When these metals are used, the refractory metal silicide film 116 becomes unnecessary because the wiring resistance is lower than that of the polycrystalline silicon film.

また、図２（ｃ）に示すように、電荷保持膜１０３は、ビット線方向に分離されている。このため、電荷保持領域が電荷保持膜１０３の領域に限定されるため、電子とホールの再結合による保持特性劣化を抑制して信頼性の高いメモリアレイを実現することができる。また、電荷が電荷保持膜１０３を伝わって隣接するメモリ素子に移動することがない。このため、隣接するメモリ素子間の干渉を防止することができる。   Further, as shown in FIG. 2C, the charge retention film 103 is separated in the bit line direction. For this reason, since the charge holding region is limited to the region of the charge holding film 103, it is possible to realize a highly reliable memory array by suppressing deterioration of holding characteristics due to recombination of electrons and holes. Further, the charge does not travel through the charge holding film 103 and move to the adjacent memory element. For this reason, interference between adjacent memory elements can be prevented.

次に、図３から図９を用いて、本実施の形態のメモリセルアレイの形成手順を詳細に説明する。図３から図６は、図２（ｂ）のように、メモリセルアレイのワード線方向の断面図を用いて形成手順を説明するものである。図７から図９は、図２と同様に、（ａ）、（ｂ）、（ｃ）がメモリセルアレイの上面図、ワード線方向の断面図、ビット線方向の断面図をそれぞれ示したものである。   Next, the formation procedure of the memory cell array of this embodiment will be described in detail with reference to FIGS. 3 to 6 illustrate the formation procedure using a cross-sectional view of the memory cell array in the word line direction as shown in FIG. 2B. 7 to 9, as in FIG. 2, (a), (b), and (c) show a top view of the memory cell array, a sectional view in the word line direction, and a sectional view in the bit line direction, respectively. is there.

まず、図３（ａ）に示すように、半導体基板１０１上に、トンネル酸化膜１０２、電荷保持膜１０３、第１の絶縁膜の一例としてのシリコン酸化膜１０４、第２の絶縁膜の一例としてのシリコン窒化膜１０５を順次形成する。トンネル酸化膜１０２は熱酸化法を用いて、８００℃から１０００℃の温度で２ｎｍ〜７ｎｍの膜厚になるよう形成する。電荷保持膜１０３は、シリコン窒化膜１０３を減圧化学気相成長（ＬＰＣＶＤ）法により、６５０℃から８００℃の温度、２０Ｐａ〜１００Ｐａの圧力で、４ｎｍ〜１５ｎｍの膜厚になるように形成した。なお、上記電荷保持膜１０３はシリコン窒化膜に限るものではなく、ＨｆＯ２、ＨｆＡｌＯ２、酸化アルミニウムなどの高誘電膜でも良い。上記シリコン酸化膜１０４は、ＬＰＣＶＤ法により、７５０℃から８５０℃の温度、２０Ｐａ〜１００Ｐａの圧力で、５ｎｍ〜１５ｎｍの膜厚になるように形成した。このシリコン酸化膜１０４は、そのシリコン酸化膜１０４の上の膜であるシリコン窒化膜１０５をドライエッチングにより加工して第１のゲート電極１０８を埋め込むための溝１０６を形成する際に、このドライエッチングがシリコン基板１０１まで進んで、シリコン基板１０１の表面にエッチングダメージ層を形成するのを防止するためのストッパー膜として必要な膜である。このため、このシリコン酸化膜１０４の膜厚は、シリコン窒化膜１０５をドライエッチする際のシリコン窒化膜１０５とシリコン酸化膜１０４の選択比によって左右されて、選択比が大きいほど、シリコン窒化膜１０５は厚く、シリコン酸化膜１０４は薄く設定することができる。上記シリコン窒化膜１０５は電荷保持膜１０３と同様の条件で、ＬＰＣＶＤ法により形成する。このシリコン窒化膜１０５の膜厚は、１００ｎｍ〜２５０ｎｍである。このシリコン窒化膜１０５に代えて他の絶縁膜を用いることができる。この絶縁膜としては、後の工程で第１のゲート電極１０８を形成する溝１０６を作成する際のその絶縁膜のドライエッチングによる加工時に、下地シリコン酸化膜１０４に対して選択比が大きい絶縁膜であれば良い。 First, as shown in FIG. 3A, a tunnel oxide film 102, a charge holding film 103, a silicon oxide film 104 as an example of a first insulating film, and an example of a second insulating film are formed on a semiconductor substrate 101. The silicon nitride films 105 are sequentially formed. The tunnel oxide film 102 is formed to a thickness of 2 nm to 7 nm at a temperature of 800 ° C. to 1000 ° C. by using a thermal oxidation method. The charge retention film 103 was formed by a low pressure chemical vapor deposition (LPCVD) method so that the charge retention film 103 had a thickness of 4 nm to 15 nm at a temperature of 650 ° C. to 800 ° C. and a pressure of 20 Pa to 100 Pa. The charge retention film 103 is not limited to a silicon nitride film, and may be a high dielectric film such as HfO 2 , HfAlO 2 , or aluminum oxide. The silicon oxide film 104 was formed by LPCVD to a thickness of 5 nm to 15 nm at a temperature of 750 ° C. to 850 ° C. and a pressure of 20 Pa to 100 Pa. The silicon oxide film 104 is formed by etching the silicon nitride film 105, which is a film on the silicon oxide film 104, by dry etching to form a groove 106 for embedding the first gate electrode 108. This film is necessary as a stopper film for preventing the etching damage layer from being formed on the surface of the silicon substrate 101 by proceeding to the silicon substrate 101. For this reason, the film thickness of the silicon oxide film 104 depends on the selection ratio between the silicon nitride film 105 and the silicon oxide film 104 when the silicon nitride film 105 is dry-etched. The silicon oxide film 104 can be set thin. The silicon nitride film 105 is formed by LPCVD under the same conditions as the charge retention film 103. The film thickness of the silicon nitride film 105 is 100 nm to 250 nm. Instead of the silicon nitride film 105, another insulating film can be used. As this insulating film, an insulating film having a large selection ratio with respect to the underlying silicon oxide film 104 when the insulating film is processed by dry etching when the trench 106 for forming the first gate electrode 108 is formed in a later step. If it is good.

次に、図３（ｂ）に示すように、第１のゲート電極１０８を埋め込むための溝１０６を形成するために、周知のリソグラフィー技術とドライエッチング技術（例えば、ＲＩＥ：反応性イオンエッチング）を用いてシリコン窒化膜１０５をエッチングする。このとき、このエッチングは、シリコン酸化膜１０４の膜厚が残るような条件で行われる。まず、レジストをパターニングした後、反応性イオンエッチング（ＲＩＥ）により、シリコン窒化膜１０５をエッチングする。その後、レジストを除去する。このとき、ＲＩＥの条件は、２ステップ条件とした。１ステップ目の条件は、ＣＨＦ３／ＣＦ４／Ａｒ／Ｏ２の混合ガス、３０ｍＴｏｒｒ〜６０ｍＴｏｒｒの圧力、ＲＦ（高周波）パワーは４００Ｗ〜８００Ｗとした。ガス流量に関しては、ＣＦ４／Ｏ２比が３以下になるような流量比がウエハ面内の均一性を向上させるため好ましい。また、ＲＦパワーは大きいほどウエハ面内の均一性を向上させるため好ましい。２ステップ目の条件は、ＣＨ２Ｆ２／Ｏ２／Ａｒの混合ガス、５０ｍＴｏｒｒ〜９０ｍＴｏｒｒの圧力、ＲＦパワーは５００Ｗ〜６００Ｗとした。１ステップ目のエッチングにより約５０ｎｍの膜厚を残してシリコン窒化膜１０５のほとんどをエッチングする。この膜厚は、エッチング量のウエハ面内均一性を考慮して１ステップ目のエッチングのみで、シリコン窒化膜１０５のエッチングが完了してしまわないような膜厚に設定すれば良い。その後、大気に暴露することなく２ステップ目のエッチングを行うことで残りのシリコン窒化膜１０５をエッチングした。１ステップ目のエッチング条件はシリコン酸化膜１０４に対する選択比は小さいが、高い異方性を持った条件である。２ステップ目のエッチング条件は、１ステップ目のエッチング条件より異方性は劣るものの、シリコン酸化膜１０４に対して選択比が大きい条件である。このように２ステップ条件にてエッチングを行う必要性について以下に説明する。当初、２ステップ目のエッチング条件のみで全てのシリコン窒化膜１０５をエッチングする検討を行ったが、シリコン窒化膜１０５の側壁部にデポ（堆積）生成物が付着するため、エッチングされたシリコン窒化膜１０５の側面の傾きが、８５°以下という小さいテーパー角でしかエッチングができなかった。ドライエッチングにおいては一般的にデポ付着物が多い条件ではテーパー角は小さくなる。テーパー角が小さくなることは、その分メモリセルの面積が大きくなり集積度を高めることができなくなるため好ましくない。また、デポ付着物を減らすエッチング条件とすると、下地シリコン酸化膜１０４に対する選択比が小さくなり、シリコン酸化膜１０４でエッチングがストップせず、シリコン基板１０１までエッチングされて、シリコン基板１０１の表面にエッチングダメージが入って、メモリ特性に悪影響を及ぼしてしまう。したがって、異方性の高い条件で１ステップ目のエッチングを行った後に、選択比の大きな条件で２ステップ目のエッチングを行う２ステップ条件とすると、テーパー角を小さくすることなく、しかもシリコン基板１０１にダメージを与えることもなくシリコン窒化膜１０５のエッチングを行うことができる。２ステップ条件とすることで、テーパー角は８５°から８９°に制御できる。 Next, as shown in FIG. 3B, in order to form the trench 106 for embedding the first gate electrode 108, a known lithography technique and dry etching technique (for example, RIE: reactive ion etching) are performed. Then, the silicon nitride film 105 is etched. At this time, this etching is performed under such a condition that the film thickness of the silicon oxide film 104 remains. First, after patterning the resist, the silicon nitride film 105 is etched by reactive ion etching (RIE). Thereafter, the resist is removed. At this time, the RIE condition was a two-step condition. The conditions of the first step were a mixed gas of CHF 3 / CF 4 / Ar / O 2 , a pressure of 30 mTorr to 60 mTorr, and an RF (high frequency) power of 400 W to 800 W. Regarding the gas flow rate, a flow rate ratio such that the CF 4 / O 2 ratio is 3 or less is preferable because it improves the uniformity in the wafer surface. Further, it is preferable that the RF power is large because the uniformity within the wafer surface is improved. The conditions of the second step were a mixed gas of CH 2 F 2 / O 2 / Ar, a pressure of 50 mTorr to 90 mTorr, and an RF power of 500 W to 600 W. Most of the silicon nitride film 105 is etched by leaving the film thickness of about 50 nm by the first step etching. This film thickness may be set such that the etching of the silicon nitride film 105 is not completed only by the first step etching in consideration of the uniformity of the etching amount in the wafer surface. Thereafter, the remaining silicon nitride film 105 was etched by performing the second step etching without exposure to the atmosphere. The etching condition for the first step is a condition having a high anisotropy although the selection ratio with respect to the silicon oxide film 104 is small. The etching conditions for the second step are conditions in which the selectivity is larger than that of the silicon oxide film 104, although the anisotropy is inferior to the etching conditions for the first step. The necessity of performing etching under the two-step condition as described above will be described below. Initially, studies were made to etch all the silicon nitride films 105 only under the etching conditions of the second step. However, since a deposit (deposited) product adheres to the side walls of the silicon nitride film 105, the etched silicon nitride film Etching could only be performed with a small taper angle of 105 ° or less. In dry etching, the taper angle is generally small under conditions where there are many deposits. A reduction in the taper angle is not preferable because the area of the memory cell is increased correspondingly and the degree of integration cannot be increased. Further, if the etching conditions reduce deposition deposits, the selectivity with respect to the underlying silicon oxide film 104 becomes small, the etching does not stop at the silicon oxide film 104, the silicon substrate 101 is etched, and the surface of the silicon substrate 101 is etched. Damage can enter and adversely affect memory characteristics. Therefore, if the first step etching is performed under a highly anisotropic condition and then the second step etching is performed under a condition with a high selectivity, the silicon substrate 101 is formed without reducing the taper angle. The silicon nitride film 105 can be etched without damaging the substrate. By setting the two-step condition, the taper angle can be controlled from 85 ° to 89 °.

２ステップ目のエッチング条件は、膜厚の薄い下地シリコン酸化膜１０４でエッチングをストップさせる必要があるため、下地に対する選択比は大きいほうが良い。上記エッチング条件のパラメータはその選択比が大きくなるように設定されている。下地シリコン酸化膜１０４に対するシリコン窒化膜１０５のエッチング速度の選択比は、ＣＨ２Ｆ２とＯ２の混合比により大きく左右される。ＣＨ２Ｆ２／Ｏ２／Ａｒの混合ガスのトータル流量が３０ｓｃｃｍ〜７０ｓｃｃｍで、ＣＨ２Ｆ２／Ｏ２比が３より大きく１０より小さい場合に選択比が３以上になることを実験により確認した。トータル流量および流量比により選択比は異なるが、３．６〜４．３の間の選択比を持つ条件が可能である。一方、ＣＨ２Ｆ２／Ｏ２／Ａｒの混合ガスのトータル流量が７０ｓｃｃｍより大きく、ＣＨ２Ｆ２／Ｏ２比が５より大きくなると、デポ付着物が多くなり、これに伴いウエハ面内のエッチング速度の均一性が悪くなったり、最悪の場合はエッチングストップが発生してエッチングが進まなくなってしまう現象を引き起こしてしまう。 As the etching conditions for the second step, it is necessary to stop the etching with the base silicon oxide film 104 having a small thickness. The parameters of the etching conditions are set so that the selection ratio becomes large. The selectivity of the etching rate of the silicon nitride film 105 with respect to the underlying silicon oxide film 104 greatly depends on the mixing ratio of CH 2 F 2 and O 2 . Confirmed by experiment that the selectivity is 3 or more when the total flow rate of the mixed gas of CH 2 F 2 / O 2 / Ar is 30 sccm to 70 sccm and the CH 2 F 2 / O 2 ratio is larger than 3 and smaller than 10. did. Although the selection ratio varies depending on the total flow rate and the flow rate ratio, a condition having a selection ratio between 3.6 and 4.3 is possible. On the other hand, when the total flow rate of the mixed gas of CH 2 F 2 / O 2 / Ar is larger than 70 sccm and the CH 2 F 2 / O 2 ratio is larger than 5, deposits increase, and accordingly, in the wafer surface The uniformity of the etching rate is deteriorated, or in the worst case, an etching stop is generated and the etching is not progressed.

以上のように、２ステップ条件とすることで、下地シリコン酸化膜１０４を２ｎｍ〜５ｎｍエッチングするだけで、シリコン窒化膜１０５のエッチングをストップさせ、しかも、テーパー角を８５°以上８９°以下に制御できるエッチングが可能となる。テーパー角が８５°以上なので、メモリ素子の占有面積を許容内に抑えることができる。このため、メモリセルアレイの集積度を向上させることができる。また、８９°以下なので、ワード線の加工を容易に行うことが可能となる。この詳細は、ワード線の加工の説明のときに述べる。   As described above, by setting the two-step condition, the etching of the silicon nitride film 105 is stopped only by etching the underlying silicon oxide film 104 by 2 nm to 5 nm, and the taper angle is controlled to 85 ° to 89 °. Etching is possible. Since the taper angle is 85 ° or more, the area occupied by the memory element can be suppressed within an allowable range. For this reason, the degree of integration of the memory cell array can be improved. Further, since it is 89 ° or less, the word line can be easily processed. Details thereof will be described when the word line processing is described.

次に、図３（ｃ）に示すように、上記溝１０６の領域に残っているシリコン酸化膜１０４を希フッ酸により除去する。このとき、希フッ酸によるエッチング量を大きく設定し過ぎると、横方向にエッチングが進んで、凹みが形成される。この凹みが大きいと、その領域にワード線として形成する多結晶シリコン膜（第１のゲート電極）１０８が入り、ワード線の加工の際にも凹み領域に多結晶シリコン膜が残るため、ワード線間がショートしてしまうといった問題が生じる。したがって、希フッ酸によるエッチング量は、残ったシリコン酸化膜１０４の膜厚分にバラつきを考慮した最低限のエッチング量に留めておくことが好ましい。   Next, as shown in FIG. 3C, the silicon oxide film 104 remaining in the region of the trench 106 is removed with dilute hydrofluoric acid. At this time, if the etching amount with dilute hydrofluoric acid is set too large, the etching proceeds in the lateral direction and a dent is formed. If the dent is large, a polycrystalline silicon film (first gate electrode) 108 to be formed as a word line enters the area, and the polycrystalline silicon film remains in the dent area when the word line is processed. There arises a problem that the gap is shorted. Therefore, it is preferable that the etching amount with dilute hydrofluoric acid be kept to a minimum etching amount considering variation in the remaining silicon oxide film 104.

次に、図４（ａ）に示すように、電荷保持膜（シリコン窒化膜）１０３を上記２ステップ目のエッチング条件にてエッチングする。トンネル絶縁膜（トンネル酸化膜）１０２は２ｎｍ〜７ｎｍと薄いので、エッチングダメージをシリコン基板１０１に導入しないために、このエッチングにおいてもトンネル酸化膜１０２に対して高い選択比が要求されるからである。この電荷保持膜１０２をエッチングするのにＲＩＥを用いたが、これに限るものではなく、ＣＤＥ（ケミカルドライエッチング）技術を用いても良い。   Next, as shown in FIG. 4A, the charge retention film (silicon nitride film) 103 is etched under the etching conditions of the second step. This is because the tunnel insulating film (tunnel oxide film) 102 is as thin as 2 nm to 7 nm, so that etching damage is not introduced into the silicon substrate 101, so that a high selection ratio is required for the tunnel oxide film 102 even in this etching. . Although the RIE is used to etch the charge retention film 102, the present invention is not limited to this, and a CDE (Chemical Dry Etching) technique may be used.

次に、図４（ｂ）に示すように、ゲート絶縁膜（ゲート酸化膜）１０７および多結晶シリコン膜１０８を順次形成する。上記ゲート酸化膜１０７は、ＬＰＣＶＤ（減圧化学的気相成長）法を用いてＨＴＯ（高温シリコン酸化膜）膜を形成した後に、このＨＴＯ膜を熱酸化して形成する。具体的には、上記ＨＴＯ膜は、７５０℃から８５０℃の温度、２０Ｐａから６０Ｐａの圧力、Ｎ２Ｏ／ＳｉＨ２Ｃｌ２の混合ガスの条件で形成される。本実施の形態では、７８０℃、４０Ｐａ、Ｎ２Ｏ：９０ｓｃｃｍ、ＳｉＨ２Ｃｌ２：４５ｓｃｃｍの条件で形成した。通常、ＨＴＯ膜はＳｉＨ４／Ｎ２Ｏガスにより形成されるが、ＳｉＨ４ガスをＳｉＨ２Ｃｌ２に変えることで、Ｎ２Ｏガスとの気相中の反応を抑制してウエハ表面反応が主体の反応系となるため、ウエハ面内の膜厚均一性が良い、また、成長速度をＳｉＨ４系より小さくできるため１０ｎｍ以下という薄いシリコン酸化膜を形成する際の膜厚再現性が高くなる、といった効果がありＳｉＨ２Ｃｌ２系とすることは好ましい。熱酸化は、８５０℃〜９５０℃の温度で酸素雰囲気の条件で行う。本実施の形態２では、９２０℃の酸素雰囲気で行った。熱酸化は本条件に限るものではなく、スチーム酸化、酸素ラジカル酸化、酸素／塩化水素混合ガスによる酸化などを用いても良い。また、熱酸化の後にＰＭＯＳトランジスタのボロン突き抜けを抑制するために、Ｎ２ＯやＮＯガス雰囲気などでアニールしてゲート酸化膜１０７中に窒素をドープしても良い。ここで、ＨＴＯ膜を形成した後に熱酸化するといった方法でゲート酸化膜１０７を形成した理由を以下に説明する。まず、熱酸化のみでゲート酸化膜１０７を形成した場合、電荷保持膜１０３であるシリコン窒化膜は耐酸化性が強いため、シリコン窒化膜１０３にはほとんど酸化膜が形成されない。約１ｎｍの酸化膜がシリコン窒化膜１０３に形成されるが、この膜厚ではゲート電極１０８とシリコン窒化膜（電荷保持膜１０３）との絶縁性が保たれずショートして、電荷保持膜１０３に記憶させた電子がゲート電極１０８に流れてしまいメモリ保持が不可能になってしまう。また、ＨＴＯ膜のみでゲート酸化膜１０７を形成した場合、熱酸化膜と比して膜質が悪く、特に、膜中に未結合手（ダングリングボンド）が多いため、そのダングリングボンドに電荷が容易に捕獲（トラップ）されてトランジスタ素子の特性が計時変化してしまうという問題が生じる。したがって、本実施の形態２では、ＨＴＯ膜を形成することで、ゲート電極１０８と電荷保持膜１０３（シリコン窒化膜）とのショートを防止し、更に、このＨＴＯ膜を熱酸化することで、ＨＴＯ膜中のダングリングボンドを酸素によりターミネイトしてトラップ密度を減少させているのであって、ＨＴＯ膜を熱酸化してゲート酸化膜１０７を形成しているのである。 Next, as shown in FIG. 4B, a gate insulating film (gate oxide film) 107 and a polycrystalline silicon film 108 are sequentially formed. The gate oxide film 107 is formed by forming an HTO (high temperature silicon oxide film) film using LPCVD (low pressure chemical vapor deposition) and then thermally oxidizing the HTO film. Specifically, the HTO film is formed under conditions of a temperature of 750 ° C. to 850 ° C., a pressure of 20 Pa to 60 Pa, and a mixed gas of N 2 O / SiH 2 Cl 2 . In this embodiment mode, the film is formed under the conditions of 780 ° C., 40 Pa, N 2 O: 90 sccm, and SiH 2 Cl 2 : 45 sccm. Usually, the HTO film is formed by SiH 4 / N 2 O gas, but by changing the SiH 4 gas to SiH 2 Cl 2 , the reaction in the gas phase with the N 2 O gas is suppressed, and the wafer surface reaction is performed. Since it is a main reaction system, the film thickness uniformity in the wafer surface is good, and since the growth rate can be made smaller than that of the SiH 4 system, the film thickness reproducibility when forming a thin silicon oxide film of 10 nm or less is improved. It is preferable to use a SiH 2 Cl 2 system. Thermal oxidation is performed at a temperature of 850 ° C. to 950 ° C. in an oxygen atmosphere. In Embodiment Mode 2, it was performed in an oxygen atmosphere at 920 ° C. Thermal oxidation is not limited to this condition, and steam oxidation, oxygen radical oxidation, oxidation with an oxygen / hydrogen chloride mixed gas, or the like may be used. Further, in order to suppress boron penetration of the PMOS transistor after thermal oxidation, the gate oxide film 107 may be doped with nitrogen by annealing in an atmosphere of N 2 O or NO gas. Here, the reason why the gate oxide film 107 is formed by a method of thermal oxidation after forming the HTO film will be described below. First, when the gate oxide film 107 is formed only by thermal oxidation, the silicon nitride film as the charge retention film 103 has strong oxidation resistance, so that almost no oxide film is formed on the silicon nitride film 103. An oxide film having a thickness of about 1 nm is formed on the silicon nitride film 103. With this film thickness, the insulation between the gate electrode 108 and the silicon nitride film (charge holding film 103) is not maintained, and a short circuit occurs. The stored electrons flow to the gate electrode 108 and the memory cannot be retained. In addition, when the gate oxide film 107 is formed using only the HTO film, the film quality is poor as compared with the thermal oxide film. In particular, since there are many dangling bonds in the film, there is a charge in the dangling bond. There is a problem that the characteristics of the transistor element are changed by the time measurement because it is easily captured (trapped). Therefore, in the second embodiment, by forming an HTO film, a short circuit between the gate electrode 108 and the charge retention film 103 (silicon nitride film) is prevented, and furthermore, the HTO film is thermally oxidized to thereby form an HTO film. The dangling bonds in the film are terminated with oxygen to reduce the trap density, and the HTO film is thermally oxidized to form the gate oxide film 107.

また、ゲート酸化膜１０７をＩＳＳＧ（In-situ Steam Generation）法により形成してもよい。ＩＳＳＧ酸化は９５０℃から１１５０℃の温度で、水素と酸素を用いたスチーム酸化である。このＩＳＳＧ酸化は、ランプ加熱方式で枚葉式装置であり急速酸化処理（ＲＴＯ）方式の酸化方法である。この酸化方法はシリコン窒化膜１０３，１０５もシリコンを酸化する速度とほぼ同等の酸化速度で酸化することが可能であるため、図４（ｂ）に示したように均一にゲート酸化膜１０７を形成することができる。したがって、ＨＴＯ膜を予め形成しなくてもゲート電極１０８と電荷保持膜１０３の絶縁性を保つゲート酸化膜１０７を形成することができる。また、ＩＳＳＧ酸化は段差被覆性が良い。通常の熱酸化法では、溝１０６の底端部のゲート酸化膜１０７の膜厚が薄く形成されてしまうが、ＩＳＳＧ酸化法では高温スチーム酸化という膜の流動性が大きい酸化手法であるため、溝１０６の底部全域に渡って均一な厚さのゲート酸化膜１０７を形成することができる。したがって、膜の不均一性からくるトランジスタの移動度劣化などを抑制することができる。更に、ＨＴＯ膜を形成した後にＩＳＳＧ酸化を行う方法でゲート酸化膜１０７を形成しても良い。ＩＳＳＧ酸化のようなスチーム酸化を用いるほうがゲート酸化膜１０７の膜質が向上するため好ましい。その理由を以下に説明する。ＨＴＯ膜はＬＰＣＶＤ法により形成するため成長直後は膜密度が場所により不均一である。そこで、高温のスチーム酸化を行うと、ＨＴＯ膜の流動性が大きくなり、それにより膜密度が均一化される。このため、酸素雰囲気での酸化と比して、ゲート酸化膜１０７とシリコン基板１０１との界面ラフネスを小さくすることができるので、シリコン基板表面の電子散乱による移動度劣化を抑制することができる。膜密度が不均一な状態で熱酸化すると密度が大きい領域は酸素の拡散速度が小さいため酸化速度が遅い、密度が小さい領域は酸素の拡散速度が大きいため酸化速度が速い。したがって、酸化速度の場所依存によりシリコン基板表面１０１の表面ラフネスが大きくなる。   Further, the gate oxide film 107 may be formed by an ISSG (In-situ Steam Generation) method. ISSG oxidation is steam oxidation using hydrogen and oxygen at a temperature of 950 ° C. to 1150 ° C. This ISSG oxidation is a lamp heating type single wafer type apparatus and is an oxidation method of a rapid oxidation treatment (RTO) type. In this oxidation method, since the silicon nitride films 103 and 105 can be oxidized at an oxidation rate substantially equal to the rate at which silicon is oxidized, the gate oxide film 107 is uniformly formed as shown in FIG. can do. Therefore, the gate oxide film 107 that maintains the insulation between the gate electrode 108 and the charge holding film 103 can be formed without forming an HTO film in advance. Also, ISSG oxidation has good step coverage. In the normal thermal oxidation method, the thickness of the gate oxide film 107 at the bottom end of the trench 106 is thin, but in the ISSG oxidation method, high temperature steam oxidation is an oxidation method with high fluidity of the film. A gate oxide film 107 having a uniform thickness can be formed over the entire bottom portion of 106. Accordingly, deterioration of mobility of a transistor due to film nonuniformity can be suppressed. Further, the gate oxide film 107 may be formed by performing ISSG oxidation after forming the HTO film. It is preferable to use steam oxidation such as ISSG oxidation because the quality of the gate oxide film 107 is improved. The reason will be described below. Since the HTO film is formed by the LPCVD method, the film density is uneven depending on the location immediately after the growth. Therefore, when high-temperature steam oxidation is performed, the fluidity of the HTO film is increased, thereby uniformizing the film density. For this reason, since the interface roughness between the gate oxide film 107 and the silicon substrate 101 can be reduced as compared with the oxidation in an oxygen atmosphere, mobility deterioration due to electron scattering on the silicon substrate surface can be suppressed. When thermal oxidation is performed in a state where the film density is not uniform, a region having a high density has a low oxygen diffusion rate and thus a low oxidation rate, and a region having a low density has a high oxygen diffusion rate and has a high oxidation rate. Therefore, the surface roughness of the silicon substrate surface 101 increases due to the location dependence of the oxidation rate.

上記多結晶シリコン膜１０８は、ＬＰＣＶＤ法により、６００℃から６５０℃の温度、２０Ｐａ〜４０Ｐａの圧力、ＳｉＨ４ガスを用いて形成した。 The polycrystalline silicon film 108 was formed by LPCVD using a temperature of 600 ° C. to 650 ° C., a pressure of 20 Pa to 40 Pa, and SiH 4 gas.

次に、図４（ｃ）に示すように、ＣＭＰ（化学機械的研磨）法により、シリコン窒化膜１０５上の多結晶シリコン膜１０８を除去し、溝１０６内に多結晶シリコン膜１０８を残す。このとき、ＣＭＰ時にはゲート酸化膜１０７を残した状態で加工されるが、ＣＭＰ後の０．５％の希フッ酸処理によりほとんど無くなってしまう。   Next, as shown in FIG. 4C, the polycrystalline silicon film 108 on the silicon nitride film 105 is removed by CMP (Chemical Mechanical Polishing) method, and the polycrystalline silicon film 108 is left in the trench 106. At this time, processing is performed with the gate oxide film 107 left at the time of CMP, but is almost eliminated by 0.5% dilute hydrofluoric acid treatment after CMP.

次に、図５（ａ）に示すように、リン酸ボイルでシリコン窒化膜１０５を除去する。このとき、下地シリコン酸化膜１０４が残る条件で行う必要がある。そうでないと電荷保持膜（シリコン窒化膜）１０３がエッチングされるためである。上記シリコン窒化膜１０５を除去する方法としては、リン酸ボイルに限らず、ＲＩＥによるドライエッチングやケミカルドライエッチングを用いても良い。   Next, as shown in FIG. 5A, the silicon nitride film 105 is removed by phosphoric acid boiling. At this time, it is necessary to perform under the condition that the base silicon oxide film 104 remains. Otherwise, the charge holding film (silicon nitride film) 103 is etched. The method for removing the silicon nitride film 105 is not limited to phosphoric acid boiling, and dry etching by RIE or chemical dry etching may be used.

次に、図５（ｂ）に示すように、ゲート電極側壁絶縁膜１０９を形成するために、ＨＴＯ膜１２５を周知のＬＰＣＶＤ法を用いて形成する。本実施の形態２では、５０ｎｍ〜７０ｎｍの膜厚のＨＴＯ膜１２５を形成した。この膜厚は、オフセット領域１３０の幅をどの程度に設定するかによって決まる（図１参照）。オフセット１３０は、サイドウォール幅（ＨＴＯ膜１２５の膜厚で決まる）と後工程のＮ型拡散層１１１の形成用のＮ型不純物１１０（図５（ｃ）参照）の注入条件によるので後述する。   Next, as shown in FIG. 5B, in order to form the gate electrode sidewall insulating film 109, the HTO film 125 is formed by using a well-known LPCVD method. In the second embodiment, the HTO film 125 having a thickness of 50 nm to 70 nm is formed. This film thickness is determined by how much the width of the offset region 130 is set (see FIG. 1). The offset 130 will be described later because it depends on the implantation conditions of the sidewall width (determined by the film thickness of the HTO film 125) and the N-type impurity 110 (see FIG. 5C) for forming the N-type diffusion layer 111 in a later step.

次に、図５（ｃ）に示すように、周知のＲＩＥによりＨＴＯ膜１２５をエッチングしてゲート電極側壁絶縁膜１０９を形成する。このとき、シリコン基板１０１の表面が露出するまで、シリコン酸化膜１０４、電荷保持膜（シリコン窒化膜）１０３およびトンネル酸化膜１０２もエッチングする。次に、Ｎ型拡散層１１１を形成するための、Ｎ型イオン１１０の注入を行う。Ｎ型の不純物として砒素を、５ｋｅＶ〜２０ｋｅＶの注入エネルギー、注入量は２×１０１５〜１×１０１６／ｃｍ２で行った。 Next, as shown in FIG. 5C, the HTO film 125 is etched by well-known RIE to form the gate electrode side wall insulating film 109. At this time, the silicon oxide film 104, the charge holding film (silicon nitride film) 103, and the tunnel oxide film 102 are also etched until the surface of the silicon substrate 101 is exposed. Next, N-type ions 110 are implanted to form the N-type diffusion layer 111. Arsenic was implanted as an N-type impurity at an implantation energy of 5 keV to 20 keV and an implantation amount of 2 × 10 15 to 1 × 10 16 / cm 2 .

次に、図６（ａ）に示すように、高密度プラズマ（ＨＤＰ）シリコン酸化膜１１２を形成する。まず、ＨＤＰシリコン酸化膜１１２を堆積した後、ＣＭＰ処理することにより溝領域にＨＤＰシリコン酸化膜１１２を形成する。ＣＭＰ処理の際、多結晶シリコン膜１０８に対するＨＤＰシリコン酸化膜１１２の選択比が１０以上と大きいため、多結晶シリコン膜１０８はほとんどエッチングされなくて、膜厚が減ることは無い。   Next, as shown in FIG. 6A, a high density plasma (HDP) silicon oxide film 112 is formed. First, after the HDP silicon oxide film 112 is deposited, the HDP silicon oxide film 112 is formed in the trench region by CMP. During the CMP process, since the selectivity of the HDP silicon oxide film 112 to the polycrystalline silicon film 108 is as large as 10 or more, the polycrystalline silicon film 108 is hardly etched and the film thickness is not reduced.

次に、図６（ｂ）に示すように、ワード線１４０（図６（ｃ）参照）を形成するための第２のゲート電極としての多結晶シリコン膜１１３を形成する。その形成方法は多結晶シリコン膜１０８と同様である。ただし、上記多結晶シリコン膜１１３は、多結晶シリコン膜１０８上に積層するため、接触領域に自然酸化膜が成長して抵抗が高くなるのを抑制するために、反応炉へウエハをロードするときの温度を４００℃程度と低温にすることが望ましい。または、ロードロック機構が付随したＬＰＣＶＤ装置で形成することが望ましい。ロードロック式ＬＰＣＶＤ装置では、反応炉へのウエハロードを窒素もしくは真空雰囲気中で行う。このため、大気が混入しないため自然酸化膜がほとんど成長しない。   Next, as shown in FIG. 6B, a polycrystalline silicon film 113 is formed as a second gate electrode for forming the word line 140 (see FIG. 6C). The formation method is the same as that of the polycrystalline silicon film 108. However, since the polycrystalline silicon film 113 is stacked on the polycrystalline silicon film 108, when a wafer is loaded into the reactor in order to suppress a natural oxide film from growing and increasing resistance in the contact region. It is desirable to set the temperature of this to about 400 ° C. Or it is desirable to form with the LPCVD apparatus which accompanied the load lock mechanism. In the load lock type LPCVD apparatus, the wafer is loaded into the reaction furnace in a nitrogen or vacuum atmosphere. For this reason, the natural oxide film hardly grows because the atmosphere is not mixed.

次に、図６（ｃ）に示すワード線１４０を形成する。これを図７から図９を用いて説明する。図７から図９において、（ａ）、（ｂ）、（ｃ）の各図は、メモリセルアレイの上面図、ワード線方向の断面図、ビット線方向の断面図をそれぞれ示したものである。図７（ａ）に示した太点線は電荷保持膜（シリコン窒化膜）１０３である。この時点ではビット線方向に連続的に形成されている。まず、図７（ａ）、（ｂ）、（ｃ）に示すように、周知のリソグラフィー技術およびドライエッチング技術を用いてビット線（Ｎ型拡散層）１１１とは垂直な方向に、多結晶シリコン膜１０８および１１３をパターニングする。図７（ｂ）に示すように、Ａ―Ａ’断面のワード線間のスペース領域には多結晶シリコン膜１０８および１１３を残らないように完全にエッチングして除去する。多結晶シリコン膜１０８をエッチングしている間、多結晶シリコン膜１０８の無い領域は、ＨＤＰ絶縁膜１１２およびゲート電極側壁絶縁膜１０９が１０ｎｍから５０ｎｍほどエッチングされる。この工程のときに、図４（ａ）で説明した溝１０６の側面のテーパー角を８９°以下に設定した効果が出てくる。この多結晶シリコン膜１０８および１１３をエッチングする工程は、直進方向性を持ったＲＩＥ法により処理されている。したがって、このような段差上で多結晶シリコン膜１０８を全て除去するには９０°より段差角度（テーパー角）が小さくないほうが有利なのである。９０°より大きい場合、側壁部に多結晶シリコン膜１０８が残ってワード線１４０間のショートという致命的な不良を引き起こしてしまう。エッチングの際にラジカルによる等方性エッチングの成分を持たせて側壁部の多結晶シリコン膜を除去することも可能ではあるが、エッチング条件にマージンが少なくなってしまうという問題や、等方性エッチング分の寸法シフトを考慮してアレイを設計する必要からセル面積が大きくなってしまうという問題が生じるので好ましくない。   Next, the word line 140 shown in FIG. 6C is formed. This will be described with reference to FIGS. 7 to 9, (a), (b), and (c) show a top view of the memory cell array, a cross-sectional view in the word line direction, and a cross-sectional view in the bit line direction, respectively. The thick dotted line shown in FIG. 7A is the charge retention film (silicon nitride film) 103. At this time, it is formed continuously in the bit line direction. First, as shown in FIGS. 7A, 7B, and 7C, polycrystalline silicon is formed in a direction perpendicular to the bit line (N-type diffusion layer) 111 using a well-known lithography technique and dry etching technique. Films 108 and 113 are patterned. As shown in FIG. 7B, the polycrystalline silicon films 108 and 113 are completely etched and removed so as not to remain in the space region between the word lines in the A-A 'cross section. While the polycrystalline silicon film 108 is being etched, the HDP insulating film 112 and the gate electrode sidewall insulating film 109 are etched by about 10 nm to 50 nm in a region where the polycrystalline silicon film 108 is not present. At the time of this step, the effect of setting the taper angle of the side surface of the groove 106 described with reference to FIG. The step of etching the polycrystalline silicon films 108 and 113 is performed by the RIE method having a straight direction. Therefore, it is advantageous that the step angle (taper angle) is not smaller than 90 ° in order to remove all of the polycrystalline silicon film 108 on such a step. When the angle is larger than 90 °, the polycrystalline silicon film 108 remains on the side wall portion, causing a fatal defect such as a short circuit between the word lines 140. While it is possible to remove the polycrystalline silicon film on the side wall by adding an isotropic etching component by radicals during etching, there is a problem that the margin in the etching condition is reduced, and isotropic etching. This is not preferable because the cell area increases because the array needs to be designed in consideration of the dimensional shift of the minute.

次に、図８（ａ）に示すように、電荷保持膜（シリコン窒化膜）１０３をワード線方向に切断する。図８（ａ）および図８（ｃ）に示すように、ＨＴＯ膜１１４を堆積した後に、ＲＩＥにてエッチバックすることにより電荷保持膜１０３が分離される。図８（ａ）の太点線が分離された電荷保持膜（シリコン窒化膜）１０３を示している。ＨＴＯ膜１１４の膜厚は例えば２０ｎｍとしたが、これに限るものではなく、ワード線間のスペース幅を考慮して常識的な膜厚を設定すればよい。しかし、このＨＴＯ膜１１４の膜厚は薄いほうが良い。ビット線方向の電荷保持膜（シリコン窒化膜）１０３の幅が短くなり、電荷の移動範囲を抑制して特性変動を防止することが可能になるからである。また、ＨＴＯ膜１１４を形成しないでワード線をマスクとしてエッチバックしても良い。この場合は、後工程のワード線間のスペースに絶縁膜を埋め込む際に段差が、ＨＴＯ膜１１４のサイドウォールを形成した場合と比して急な形状となるため、完全には埋め込むことができずにボイド（空孔）が生じてしまうリスクが発生するという問題がある。   Next, as shown in FIG. 8A, the charge retention film (silicon nitride film) 103 is cut in the word line direction. As shown in FIGS. 8A and 8C, after the HTO film 114 is deposited, the charge holding film 103 is separated by etching back by RIE. FIG. 8A shows the charge retention film (silicon nitride film) 103 from which the thick dotted lines are separated. The film thickness of the HTO film 114 is, for example, 20 nm, but is not limited to this, and a common-sense film thickness may be set in consideration of the space width between the word lines. However, the HTO film 114 is preferably thin. This is because the width of the charge retention film (silicon nitride film) 103 in the bit line direction is shortened, and it is possible to suppress the characteristic movement by suppressing the charge movement range. Etching back may be performed using the word line as a mask without forming the HTO film 114. In this case, when the insulating film is embedded in the space between the word lines in the subsequent process, the step becomes steep compared to the case where the sidewall of the HTO film 114 is formed, so that it can be completely embedded. There is a problem in that there is a risk that voids (holes) are generated.

次に、図９に示すように、ＨＴＯ膜１１５を堆積した後に、ＲＩＥにて多結晶シリコン膜１１３の表面が出るまでエッチバックすることにより、ワード線間のスペース領域をＨＴＯ膜１１５にて埋め込む。この工程を施すことで、後工程の高融点シリサイド膜を形成するときにワード線間のショートを防止することができる。   Next, as shown in FIG. 9, after the HTO film 115 is deposited, etch back is performed until the surface of the polycrystalline silicon film 113 comes out by RIE, thereby filling the space area between the word lines with the HTO film 115. . By performing this step, it is possible to prevent a short circuit between word lines when forming a high melting point silicide film in a later step.

次に、図６（ｂ）に示す多結晶シリコン膜１０８および１１３にＮ型の不純物をドープするために、図示はしていないが、Ｎ型の不純物イオンを周知のイオン注入法により注入した。注入種は燐と砒素のどちらでも良く、エネルギーが３ｋｅＶ〜６０ｋｅＶ、注入量が１×１０１５〜１×１０１６／ｃｍ２の条件で注入すれば良い。砒素を選択するほうが好ましく、これは、本発明のメモリ素子を動作させるための周辺回路のＮチャネル型トランジスタのソース／ドレイン拡散層を形成する不純物イオン注入と兼ねたほうがプロセスコストを低減することができるからである。周辺回路のＮチャネル型トランジスタには短チャネル効果を抑制する目的で一般的に砒素が使用されている。次に、注入した不純物の活性化のためのアニール処理を行う。急速熱処理（ＲＴＡ）を行うことにより注入された不純物が活性化される。この工程もメモリ周辺回路のソース／ドレイン拡散層の形成用のアニール処理と兼ねるとプロセスコストを低減することができる。次に、周知の技術を用いて、高融点シリサイド膜１１６を形成する。上記多結晶シリコン膜１０８，１１３および高融点シリサイド膜１１６は、ワード線１４０を構成する。 Next, in order to dope the polycrystalline silicon films 108 and 113 shown in FIG. 6B with N-type impurities, although not shown, N-type impurity ions were implanted by a well-known ion implantation method. The implantation species may be either phosphorous or arsenic, and may be implanted under the conditions of an energy of 3 keV to 60 keV and an implantation amount of 1 × 10 15 to 1 × 10 16 / cm 2 . Arsenic is preferably selected, and this also reduces the process cost when combined with impurity ion implantation for forming the source / drain diffusion layers of the N-channel transistor in the peripheral circuit for operating the memory element of the present invention. Because it can. Arsenic is generally used for N-channel transistors in peripheral circuits for the purpose of suppressing the short channel effect. Next, an annealing process for activating the implanted impurities is performed. Implanted impurities are activated by performing rapid thermal processing (RTA). If this process also serves as an annealing process for forming the source / drain diffusion layers of the memory peripheral circuit, the process cost can be reduced. Next, a refractory silicide film 116 is formed using a known technique. The polycrystalline silicon films 108 and 113 and the high melting point silicide film 116 constitute a word line 140.

次に、図示はしていないが、周知の技術により、層間絶縁膜、メタル配線を形成することにより、メモリセルアレイが形成される。   Next, although not shown, a memory cell array is formed by forming an interlayer insulating film and metal wiring by a known technique.

このように、本実施の形態２の半導体記憶装置の製造方法では、特殊なプロセスを用いることなく、実施の形態１のメモリ素子をアレイ状に小さいセル面積を維持しながら集積化することができる。したがって、この半導体記憶装置の製造方法によれば、高集積されたメモリＬＳＩを生産性が高く、低コストで製造できる。   As described above, in the method of manufacturing the semiconductor memory device of the second embodiment, the memory elements of the first embodiment can be integrated in an array while maintaining a small cell area without using a special process. . Therefore, according to this method for manufacturing a semiconductor memory device, a highly integrated memory LSI can be manufactured with high productivity and at low cost.

ＣＶＤ（化学気相成長）法により形成したシリコン酸化膜を熱酸化してゲート酸化膜（シリコン酸化膜）１０７を形成しているので、通常の熱酸化法によりシリコン酸化膜を形成する場合に比して、電荷保持膜１０３の側面部にもシリコン酸化膜１０７を形成することができる。したがって、ゲート電極１０８と電荷保持膜１０３とがショートして電荷保持膜１０３中の電荷がゲート電極１０８に逃げてメモリ特性を変動させることを防止することができる。   Since the gate oxide film (silicon oxide film) 107 is formed by thermally oxidizing the silicon oxide film formed by the CVD (chemical vapor deposition) method, it is compared with the case where the silicon oxide film is formed by the normal thermal oxidation method. Thus, the silicon oxide film 107 can be formed also on the side surface portion of the charge holding film 103. Therefore, it can be prevented that the gate electrode 108 and the charge holding film 103 are short-circuited and the charge in the charge holding film 103 escapes to the gate electrode 108 and the memory characteristics are changed.

また、上記実施の形態２では、シリコン酸化膜１０２，１０７を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いるので、ＳｉＨ４ガスを用いる場合と比して、半導体基板１０１上に均一な膜厚でシリコン酸化膜１０２，１０７を形成することができる。 In the second embodiment, since SiH 2 Cl 2 or SiCl 4 is used as the silicon source gas when forming the silicon oxide films 102 and 107, compared with the case where SiH 4 gas is used, the upper surface of the semiconductor substrate 101 is used. The silicon oxide films 102 and 107 can be formed with a uniform film thickness.

本発明のメモリ素子（実施の形態１）の要部の概略断面図である。It is a schematic sectional drawing of the principal part of the memory element (Embodiment 1) of this invention. 本発明のメモリセルアレイ（実施の形態２）の要部の概略断面図である。It is a schematic sectional drawing of the principal part of the memory cell array (Embodiment 2) of this invention. 本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。It is a figure explaining the manufacturing method (Embodiment 2) of the memory cell array of this invention. 本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。It is a figure explaining the manufacturing method (Embodiment 2) of the memory cell array of this invention. 本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。It is a figure explaining the manufacturing method (Embodiment 2) of the memory cell array of this invention. 本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。It is a figure explaining the manufacturing method (Embodiment 2) of the memory cell array of this invention. 本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。It is a figure explaining the manufacturing method (Embodiment 2) of the memory cell array of this invention. 本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。It is a figure explaining the manufacturing method (Embodiment 2) of the memory cell array of this invention. 本発明のメモリセルアレイの製造方法（実施の形態２）を説明する図である。It is a figure explaining the manufacturing method (Embodiment 2) of the memory cell array of this invention. 従来技術である不揮発性メモリ素子の要部の概略断面図である。It is a schematic sectional drawing of the principal part of the non-volatile memory element which is a prior art.

符号の説明Explanation of symbols

１ メモリ素子
２０ メモリ機能体
１０１ 半導体基板
１０２ トンネル酸化膜
１０３ 電荷保持膜
１０７ ゲート酸化膜
１０８ ゲート電極
１０９ 側壁絶縁膜
１１１ ソース／ドレイン拡散領域
１２０ 絶縁膜
１３０ オフセット領域
１３１ チャネル領域 DESCRIPTION OF SYMBOLS 1 Memory element 20 Memory functional body 101 Semiconductor substrate 102 Tunnel oxide film 103 Charge holding film 107 Gate oxide film 108 Gate electrode 109 Side wall insulating film 111 Source / drain diffused region 120 Insulating film 130 Offset region 131 Channel region

Claims (11)

半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域とは逆導電型を有するソース／ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成されると共に、電荷を保持する機能を有するメモリ機能体と
を備え、
上記メモリ機能体は、上記半導体層上に順次形成されたトンネル絶縁膜および電荷保持膜を含み、
上記電荷保持膜は、上記ゲート電極のゲート長方向にほぼ均一な膜厚で上記トンネル絶縁膜上に形成されている
ことを特徴とする半導体記憶装置。 A semiconductor layer;
A gate electrode formed on the semiconductor layer via a gate insulating film;
A channel region disposed under the gate electrode via the gate insulating film;
A source / drain diffusion region disposed on both sides of the channel region and having a conductivity type opposite to that of the channel region;
A memory function body formed on at least both sides of the gate electrode and having a function of holding electric charge;
The memory function body includes a tunnel insulating film and a charge retention film sequentially formed on the semiconductor layer,
The semiconductor memory device, wherein the charge retention film is formed on the tunnel insulating film with a substantially uniform film thickness in the gate length direction of the gate electrode. 請求項１に記載の半導体記憶装置において、
上記ゲート電極のゲート長は上記ゲート絶縁膜から離れるに従って漸次長くなっていることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
2. A semiconductor memory device according to claim 1, wherein the gate length of the gate electrode gradually increases as the distance from the gate insulating film increases. 請求項１または２に記載の半導体記憶装置において、
上記ゲート電極の側面と、上記メモリ機能体の下方の上記半導体層の部分の表面とのなす角度が、８５°から８９°であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1 or 2,
An angle formed between a side surface of the gate electrode and a surface of a portion of the semiconductor layer below the memory function body is 85 ° to 89 °. 請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
上記電荷保持膜が絶縁体材料からなり、
上記メモリ機能体の少なくとも一部が上記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
The charge retention film is made of an insulator material,
A semiconductor memory device, wherein at least a part of the memory function body overlaps a part of the source / drain diffusion region. 請求項１乃至４のいずれか１つに記載の半導体記憶装置において、
上記半導体層の表面において、上記ゲート電極と、上記ソース／ドレイン拡散領域の各々とが、ゲート長方向に離間していることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
A semiconductor memory device, wherein, on the surface of the semiconductor layer, the gate electrode and each of the source / drain diffusion regions are separated in the gate length direction. 請求項１乃至５のいずれか１つに記載の半導体記憶装置において、
上記トンネル絶縁膜の膜厚はほぼ均一であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
A semiconductor memory device, wherein the tunnel insulating film has a substantially uniform film thickness. 半導体層上にトンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を形成する工程と、
上記半導体層上の一部の特定の領域において、上記トンネル絶縁膜、電荷保持膜、第１の絶縁膜および第２の絶縁膜を除去して溝を形成する工程と、
上記半導体層上にゲート酸化膜を形成する工程と、
上記溝内に第１のゲート電極を形成する工程と、
上記第１のゲート電極の両側に、上記トンネル絶縁膜の一部および上記電荷保持膜の一部を含むメモリ機能体を形成する工程と、
ビット線となるソース／ドレイン拡散領域を形成するために、上記半導体層に不純物の注入を行う工程と、
第２のゲート電極をその第２のゲート電極の一部が上記第１のゲート電極と接するように形成する工程と、
上記第２のゲート電極および上記第１のゲート電極を加工してワード線を形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。 Forming a tunnel insulating film, a charge holding film, a first insulating film, and a second insulating film on the semiconductor layer;
Forming a groove by removing the tunnel insulating film, the charge retention film, the first insulating film, and the second insulating film in a certain specific region on the semiconductor layer;
Forming a gate oxide film on the semiconductor layer;
Forming a first gate electrode in the trench;
Forming a memory function body including a part of the tunnel insulating film and a part of the charge retention film on both sides of the first gate electrode;
Injecting impurities into the semiconductor layer to form source / drain diffusion regions to be bit lines;
Forming a second gate electrode such that a portion of the second gate electrode is in contact with the first gate electrode;
And a step of processing the second gate electrode and the first gate electrode to form a word line. 請求項７に記載の半導体記憶装置の製造方法において、
上記溝を形成する工程において、上記溝の側壁が８５°から８９°の順テーパーになるように形成することを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 7.
A method of manufacturing a semiconductor memory device, wherein, in the step of forming the groove, the side wall of the groove is formed to have a forward taper of 85 ° to 89 °. 請求項７に記載の半導体記憶装置の製造方法において、
上記ゲート酸化膜を形成する工程は、上記ゲート酸化膜をＩＳＳＧ酸化法により形成する工程であることを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 7.
The method of manufacturing a semiconductor memory device, wherein the step of forming the gate oxide film is a step of forming the gate oxide film by an ISSG oxidation method. 請求項７に記載の半導体記憶装置の製造方法において、
上記ゲート酸化膜を形成する工程は、ＣＶＤ法により形成したシリコン酸化膜を熱酸化して上記ゲート酸化膜を形成する工程であることを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 7.
The method of manufacturing a semiconductor memory device, wherein the step of forming the gate oxide film is a step of thermally oxidizing a silicon oxide film formed by a CVD method to form the gate oxide film. 請求項１０に記載の半導体記憶装置の製造方法において、
上記シリコン酸化膜を形成するときのシリコンソースガスとしてＳｉＨ２Ｃｌ２またはＳｉＣｌ４を用いることを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 10.
A method of manufacturing a semiconductor memory device, wherein SiH 2 Cl 2 or SiCl 4 is used as a silicon source gas for forming the silicon oxide film.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003044868A1 (en) * 2001-11-21 2003-05-30 Sharp Kabushiki Kaisha Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
JP2003318290A (en) * 2002-04-25 2003-11-07 Nec Electronics Corp Nonvolatile semiconductor memory and its fabricating method
JP2004343014A (en) * 2003-05-19 2004-12-02 Sharp Corp Semiconductor memory, semiconductor device, and their manufacturing method, portable electronic apparatus, and ic card
JP2005183970A (en) * 2003-12-17 2005-07-07 Samsung Electronics Co Ltd Semiconductor memory device having self-aligned charge trapping layer and method of manufacturing the same
JP2006196580A (en) * 2005-01-12 2006-07-27 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2006229014A (en) * 2005-02-18 2006-08-31 Renesas Technology Corp Manufacturing method of semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003044868A1 (en) * 2001-11-21 2003-05-30 Sharp Kabushiki Kaisha Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
JP2003318290A (en) * 2002-04-25 2003-11-07 Nec Electronics Corp Nonvolatile semiconductor memory and its fabricating method
JP2004343014A (en) * 2003-05-19 2004-12-02 Sharp Corp Semiconductor memory, semiconductor device, and their manufacturing method, portable electronic apparatus, and ic card
JP2005183970A (en) * 2003-12-17 2005-07-07 Samsung Electronics Co Ltd Semiconductor memory device having self-aligned charge trapping layer and method of manufacturing the same
JP2006196580A (en) * 2005-01-12 2006-07-27 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2006229014A (en) * 2005-02-18 2006-08-31 Renesas Technology Corp Manufacturing method of semiconductor device

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