JP2008108172A - Lvds reception method and receiver - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To prevent abnormal picture display by preventing a video signal which an LVDS data signal has failed to latch in S/P conversion, from being output to a succeeding-stage circuit when turning on a power source or switching a signal and outputting an internally generated synchronizing signal and the video signal. <P>SOLUTION: An LVDS reception method includes a step of multiplying an LVDS clock signal and subjecting the LVDS data signal to serial-parallel conversion by the LVDS clock signal resulting from the multiplication and furthermore includes a step of detecting whether a failure in latching in the serial-parallel conversion has occurred or not by a synchronizing signal included in the LVDS data signal subjected to the serial-parallel conversion and a step of performing switching between the multiplied LVDS clock signal and other clock signal, switching between the synchronizing signal included in the LVDS data signal and other synchronizing signal, and switching between the LVDS data signal subjected to the serial-parallel conversion and other video signal on the basis of the detection result. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＦＰＤ（フラットパネルディスプレイ）等に使用されるＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）受信方法および受信装置に関するものである。   The present invention relates to an LVDS (Low Voltage Differential Signaling) receiving method and receiving apparatus used for an FPD (flat panel display) or the like.

近年、高速動作・低消費電力が要求される液晶ディスプレイ装置やプラズマディスプレイ装置などのＦＰＤ装置において、ＬＶＤＳ回路は、多くの階調再現性を実現し、少ない線数で多ビットのデジタル映像信号を伝送するシリアル伝送手段として注目を集めている。   In recent years, in FPD devices such as liquid crystal display devices and plasma display devices that require high-speed operation and low power consumption, the LVDS circuit realizes many gradation reproducibility and produces multi-bit digital video signals with a small number of lines. It attracts attention as a serial transmission means for transmission.

シリアル伝送の代表的なものとしては、ＬＶＤＳやＴＭＤＳ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）という伝送方式が採用されているが、従来、ＦＰＤ表示装置における精度、性能向上を目的としたＬＶＤＳ回路としては特許文献１に記載されたものが知られている。   As a typical serial transmission, a transmission system called LVDS or TMDS (Transmission Minimized Differential Signaling) has been adopted. Conventionally, as an LVDS circuit for improving accuracy and performance in an FPD display device, Patent Document 1 is known. Those described in (1) are known.

以下に従来のＬＶＤＳ回路について説明する。図９は従来のＬＶＤＳ回路の各種機能ブロックを示すものであり、ここに示したＬＶＤＳ回路１０１はＰＬＬ回路１０２、ＬＶＤＳ入力バッファ回路３、４及び５、コモンエッジセンスタイミング信号発生器６、シリアル・パラレル（以下、Ｓ／Ｐとする）変換器７で構成されている。   A conventional LVDS circuit will be described below. FIG. 9 shows various functional blocks of a conventional LVDS circuit. The LVDS circuit 101 shown here includes a PLL circuit 102, LVDS input buffer circuits 3, 4 and 5, a common edge sense timing signal generator 6, a serial It is composed of a parallel (hereinafter referred to as S / P) converter 7.

ここでＰＬＬ回路１０２は複数段のリングオシレータを有する電圧制御発振器および逓倍比が２である分周器を備え、電圧制御発振器における各段の出力信号のそれぞれを当該分周器で分周する。ＬＶＤＳ入力バッファ回路３、４及び５は、ＬＶＤＳの差動信号を入力し、コモンエッジセンスタイミング信号発生器６は、ＰＬＬ回路１０２により分周された信号を用いＰＬＬ回路１０２がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する。Ｓ／Ｐ変換器７はコモンエッジセンスタイミング信号発生器６により作成されたクロック信号を用いてＳ／Ｐ変換を行う。   Here, the PLL circuit 102 includes a voltage controlled oscillator having a plurality of stages of ring oscillators and a frequency divider having a multiplication ratio of 2, and each of the output signals of each stage in the voltage controlled oscillator is frequency-divided by the frequency divider. The LVDS input buffer circuits 3, 4, and 5 receive LVDS differential signals, and the common edge sense timing signal generator 6 uses the signal divided by the PLL circuit 102 and the PLL circuit 102 is locked. A clock signal having a plurality of phases at equal intervals is created from an edge in the same transition state as the transition state of the signal edge. The S / P converter 7 performs S / P conversion using the clock signal created by the common edge sense timing signal generator 6.

このＬＶＤＳ回路１０１では、シリアルデータの各ビットをラッチするクロック信号を、ＰＬＬ回路１０２のロックする入力クロック信号のエッジと同一エッジとすることで、立ち上がり、立ち下がりの遷移時間の相違による影響を受けることなく同一間隔の多相クロック信号をＳ／Ｐ変換器７へ供給できるようになることから、ＬＶＤＳ回路のスキューマージンを最大にできるばかりではなく、低消費電力、高性能なＬＶＤＳ回路を実現する。
特開２００５−００６１２３号公報 In this LVDS circuit 101, the clock signal for latching each bit of the serial data is made the same edge as the edge of the input clock signal locked by the PLL circuit 102, so that it is affected by the difference between the rising and falling transition times. Since the multi-phase clock signals with the same interval can be supplied to the S / P converter 7 without any problems, not only can the skew margin of the LVDS circuit be maximized, but also a low power consumption and high performance LVDS circuit can be realized. .
JP 2005-006123 A

しかしながら従来の構成では、外部入力されるＬＶＤＳ信号をＳ／Ｐ変換器でパラレル信号に変換する際にラッチミスが発生すると、ＬＶＤＳ信号は間違ったパラレル映像信号に変換されてしまう。そして、間違って変換された映像信号を遮断する回路が無いため後段の回路にそのまま出力され、異常画面が画像表示されていた。   However, in the conventional configuration, when a latch error occurs when an externally input LVDS signal is converted into a parallel signal by the S / P converter, the LVDS signal is converted into an incorrect parallel video signal. Then, since there is no circuit for interrupting the video signal converted by mistake, it is output as it is to the subsequent circuit and an abnormal screen is displayed as an image.

また、このＬＶＤＳ信号がパラレル信号に変換される際にラッチミスが発生せずとも、間違ったパラレル映像信号に変換される場合があり、この間違って変換された映像信号は、動作中には正常な映像信号に戻せないという課題も有していた。   Further, even when no latch error occurs when this LVDS signal is converted into a parallel signal, it may be converted into an incorrect parallel video signal. This erroneously converted video signal is normal during operation. There was also a problem that the video signal could not be restored.

さらに、このように間違ったパラレル信号に変換される原因が、ＰＬＬ回路に入力されるＬＶＤＳクロック信号か、あるいはＳ／Ｐ変換器に入力されるＬＶＤＳデータ信号か、いずれか一方である場合でも、ＬＶＤＳ回路全体をリセットする必要があるため、異常画面からの復帰時間が長くなるという課題も有していた。   Further, even when the cause of the conversion to the wrong parallel signal is either the LVDS clock signal input to the PLL circuit or the LVDS data signal input to the S / P converter, Since it is necessary to reset the entire LVDS circuit, there is a problem that the recovery time from the abnormal screen becomes long.

これらいずれの課題も、表示させる画像が異常となるかあるいは、正常状態に復帰するまでに時間を要し、画像表示品位を低下させる不具合となっていた。   Any of these problems has been a problem that an image to be displayed becomes abnormal or takes a long time to return to a normal state, thereby degrading image display quality.

これらの課題を解決するために、本発明のＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする。   In order to solve these problems, the LVDS reception method of the present invention includes a step of multiplying an LVDS clock signal, S / P-converting an LVDS data signal by the multiplied LVDS clock signal, and the S Detecting the presence / absence of a latch error in the S / P conversion based on a synchronization signal included in the / P-converted LVDS data signal, and the multiplied LVDS clock signal and other clock signals based on the detection result Switching between the sync signal included in the LVDS data signal and another sync signal, and switching between the S / P converted LVDS data signal and another video signal. .

また、本発明は前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とし、さらに、本発明は前記位相を比較した結果をもとに前記Ｓ／Ｐ変換を再度実行するか否かを選択することを特徴とする。そして、本発明は前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記Ｓ／Ｐ変換を再度実行するか否かを選択し、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする。   In addition, the present invention includes a step of comparing phases of the LVDS clock signal and the multiplied LVDS clock signal and selecting whether to repeat the phase comparison based on the comparison result. Furthermore, the present invention is characterized in that it is selected whether or not to execute the S / P conversion again based on the result of comparing the phases. Then, the present invention selects whether to repeat the phase comparison again or whether to execute the S / P conversion again based on the result of the phase comparison and the result of the detection, and the selection Based on the result of the above, switching between the multiplied LVDS clock signal and another clock signal, switching between a synchronization signal included in the LVDS data signal and another synchronization signal, and the S / P converted LVDS data And a step of switching between a signal and another video signal.

また、これらの課題を解決するために、本発明のＬＶＤＳ受信装置は、ＬＶＤＳクロック信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路によって逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するＳ／Ｐ変換器を備え、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出する装置と、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とする。   In order to solve these problems, the LVDS receiver according to the present invention performs S / P conversion on an LVDS data signal using a PLL circuit that multiplies an LVDS clock signal and an LVDS clock signal that is multiplied by the PLL circuit. An S / P converter, and a device for detecting whether or not the S / P conversion latch error has occurred based on a synchronization signal included in the S / P converted LVDS data signal, and based on the detection result, Switching between a multiplied LVDS clock signal and another clock signal, switching between a synchronization signal included in the LVDS data signal and another synchronization signal, and switching between the S / P converted LVDS data signal and another video signal And a switching device.

また、本発明は前記ＰＬＬ回路に入力したＬＶＤＳクロック信号と前記ＰＬＬ回路にて逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記ＰＬＬ回路をリセットする装置を備えたことを特徴とし、さらに、本発明は前記位相を比較した結果をもとに前記Ｓ／Ｐ変換を再度実行するか否かを選択する装置を備えたことを特徴する。そして、前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記Ｓ／Ｐ変換を再度実行するか否かを選択する装置と、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とする請求項６記載のＬＶＤＳ受信装置。   The present invention also includes a device that compares the phase of the LVDS clock signal input to the PLL circuit with the phase of the LVDS clock signal multiplied by the PLL circuit and resets the PLL circuit based on the comparison result. Further, the present invention is characterized by comprising a device for selecting whether or not to execute the S / P conversion again based on the result of comparing the phases. An apparatus for selecting whether to repeat the phase comparison again or whether to perform the S / P conversion again based on the result of the phase comparison and the result of the detection; Based on the result, switching between the multiplied LVDS clock signal and another clock signal, switching between a synchronization signal included in the LVDS data signal and another synchronization signal, and the S / P converted LVDS data signal 7. The LVDS receiver according to claim 6, further comprising a device for switching between the video signal and another video signal.

本発明によれば、電源投入時や信号切り換え時に、ＬＶＤＳデータ信号がＳ／Ｐ変換でラッチミスした映像信号に変換されても、間違った映像信号が後段回路に出力することを遮断し、内部で作成した同期信号と映像信号を出力することで、異常画面を表示されることを防止することができる。   According to the present invention, even when an LVDS data signal is converted to a video signal that has been latch-missed by S / P conversion at the time of power-on or signal switching, the erroneous video signal is blocked from being output to the subsequent circuit, and internally By outputting the generated synchronization signal and video signal, it is possible to prevent an abnormal screen from being displayed.

また、ＰＬＬで逓倍したクロック信号とＬＶＤＳクロック信号が再び同期した後に、Ｓ／Ｐ変換を再実行することで正常画面に復帰させることができる。   In addition, after the clock signal multiplied by the PLL and the LVDS clock signal are synchronized again, the normal screen can be restored by performing S / P conversion again.

さらに、ＬＶＤＳデータ信号が原因でＳ／Ｐ変換でラッチミスが発生するときは、原因となるＬＶＤＳデータ信号が異常な期間のみ、内部で作成した同期信号と映像信号に切り換えて、間違った映像信号が後段回路に出力することを遮断することができ、ＬＶＤＳデータ信号が正常に戻ったときには、ＰＬＬの位相比較とＳ／Ｐ変換を再実行することなく短い時間で正常画面に復帰させることができる。   Furthermore, when a latch error occurs in S / P conversion due to the LVDS data signal, the wrong LVDS data signal is switched to the internally generated synchronization signal and video signal only during the period when the LVDS data signal causing the error is abnormal. Output to the subsequent circuit can be cut off, and when the LVDS data signal returns to normal, it is possible to return to the normal screen in a short time without re-execution of PLL phase comparison and S / P conversion.

本発明の実施の形態について図１〜図８を用いて説明する。ただし本発明の効果を奏するのは、この実施の形態に示した条件のみに限るものではない。   An embodiment of the present invention will be described with reference to FIGS. However, the effects of the present invention are not limited to the conditions shown in this embodiment.

（実施の形態１）
図１は本実施の形態１のＬＶＤＳ回路の機能ブロック図を示している。ここで図９にて示した従来の技術と同機能ブロック及び同信号に関しては同じ図番を付してある。 (Embodiment 1)
FIG. 1 shows a functional block diagram of the LVDS circuit of the first embodiment. Here, the same function numbers and the same signals as those in the prior art shown in FIG.

本実施の形態１のＬＶＤＳ回路１では、従来技術のＬＶＤＳ回路１０１と異なり、発振器２１、ＰＬＬ回路２、移送ずれ検出回路２３、内部映像信号出力回路２４、内部同期信号出力回路２５、映像信号切り換え回路２６及び同期信号切り換え回路２７、クロック信号切り換え回路２８と無信号判別回路２９を備えている。   In the LVDS circuit 1 of the first embodiment, unlike the LVDS circuit 101 of the prior art, the oscillator 21, the PLL circuit 2, the transfer deviation detection circuit 23, the internal video signal output circuit 24, the internal synchronization signal output circuit 25, and the video signal switching. A circuit 26, a synchronization signal switching circuit 27, a clock signal switching circuit 28, and a no-signal discrimination circuit 29 are provided.

発振器２１は固定周波数である内部クロック信号３１を出力する。ＰＬＬ回路２は、外部入力されるＬＶＤＳクロック信号１０に同期した複数のクロック信号であるＰＬＬ逓倍クロック信号１４と、このＰＬＬ逓倍クロック信号１４の位相を比較した結果となるＰＬＬロック信号３４を出力する。また、位相ずれ検出回路２３は、ＰＬＬ回路２から出力される前述のＰＬＬロック信号３４を受け、ＰＬＬ回路２の位相を再調整するためのＰＬＬリセット信号３５を出力する。   The oscillator 21 outputs an internal clock signal 31 having a fixed frequency. The PLL circuit 2 outputs a PLL multiplied clock signal 14 which is a plurality of clock signals synchronized with the LVDS clock signal 10 inputted from the outside, and a PLL lock signal 34 which is a result of comparing the phases of the PLL multiplied clock signal 14. . The phase shift detection circuit 23 receives the PLL lock signal 34 output from the PLL circuit 2 and outputs a PLL reset signal 35 for readjusting the phase of the PLL circuit 2.

内部映像信号出力回路２４は、三原色（以下、ＲＧＢとする）の各階調数が１０ｂｉｔの内部映像信号３２を出力し、内部同期信号出力回路２５は、内部クロック信号３１から水平と垂直の２種の内部同期信号３３を出力する。   The internal video signal output circuit 24 outputs an internal video signal 32 in which the number of gradations of the three primary colors (hereinafter referred to as RGB) is 10 bits, and the internal synchronization signal output circuit 25 receives two types of horizontal and vertical signals from the internal clock signal 31. The internal synchronization signal 33 is output.

上述したようにＳ／Ｐ変換器７では、シリアルデータ信号１１とシリアルデータ信号１２を、パラレル信号である映像信号１６と同期信号１７に変換し、無信号判別回路２９は、この同期信号１７を受け、さらに同期信号１７に含まれる水平と垂直の同期信号の有無を検出し、その結果を無信号判別信号３９として出力する。   As described above, the S / P converter 7 converts the serial data signal 11 and the serial data signal 12 into the video signal 16 and the synchronization signal 17 that are parallel signals, and the no-signal discrimination circuit 29 converts the synchronization signal 17 into the synchronization signal 17. In addition, the presence / absence of a horizontal and vertical synchronization signal included in the synchronization signal 17 is detected, and the result is output as a no-signal discrimination signal 39.

そして無信号判別信号３９をもとにして、映像信号切り換え回路２６では、内部映像信号３２と映像信号１６を切り換え、映像信号３６として出力し、同じく同期信号切り換え回路２７では、内部同期信号３３と同期信号１７を切り換え、同期信号３７として出力し、さらに同じく、クロック信号切り換え回路２８では、内部クロック信号３１とクロック信号１８を切り換え、クロック信号３８として出力する。   Based on the no-signal discrimination signal 39, the video signal switching circuit 26 switches the internal video signal 32 and the video signal 16 and outputs them as a video signal 36. Similarly, the synchronization signal switching circuit 27 The synchronization signal 17 is switched and output as the synchronization signal 37. Similarly, the clock signal switching circuit 28 switches the internal clock signal 31 and the clock signal 18 and outputs them as the clock signal 38.

次に、この本実施の形態１のＬＶＤＳ回路１の動作について、図１及び図２を用いて説明する。ここで、図２は本実施の形態１におけるＳ／Ｐ変換器７の動作説明のための各種信号のタイミング図である。   Next, the operation of the LVDS circuit 1 according to the first embodiment will be described with reference to FIGS. Here, FIG. 2 is a timing chart of various signals for explaining the operation of the S / P converter 7 in the first embodiment.

ＬＶＤＳ信号は複数のパラレル信号を１本のシリアル信号に重畳して伝送するシリアル伝送方式である。本実施の形態１では、７本のパラレル信号を１本のシリアル信号に重畳して伝送する例を用いて説明する。また、内部クロック信号３１から回路内部で作成する内部映像信号３２は、ＲＧＢ各１０ｂｉｔが全てＬｏｗの全画面黒表示を例にして説明する。   The LVDS signal is a serial transmission method in which a plurality of parallel signals are transmitted superimposed on a single serial signal. The first embodiment will be described using an example in which seven parallel signals are superimposed on one serial signal and transmitted. The internal video signal 32 created in the circuit from the internal clock signal 31 will be described by taking full screen black display in which all 10 bits of RGB are all low as an example.

ＰＬＬ回路２は、１本のシリアル信号を７本のパラレル信号に変換して、ＬＶＤＳクロック信号１０に同期したＰＬＬ逓倍クロック信号１４を出力する。また、コモンエッジセンスタイミング信号発生器６は、ＰＬＬ逓倍クロック信号１４をもとにＬＶＤＳクロック信号１０に同期した３．５倍、０．５倍、１倍の３種のＳ／Ｐ変換用クロック信号１５を出力し、１倍のクロック信号は後段の回路にクロック信号１８として出力する。   The PLL circuit 2 converts one serial signal into seven parallel signals, and outputs a PLL multiplied clock signal 14 synchronized with the LVDS clock signal 10. Further, the common edge sense timing signal generator 6 has three types of S / P conversion clocks of 3.5 times, 0.5 times and 1 time synchronized with the LVDS clock signal 10 based on the PLL multiplied clock signal 14. The signal 15 is output, and the 1-fold clock signal is output as a clock signal 18 to the subsequent circuit.

１本のシリアル信号を７本のパラレル信号に変換する一般的な方法は、入力するシリアル信号に同期した７倍のクロック信号を使用してＳ／Ｐ変換するが、７倍のクロック信号を使用すると、消費電力、ＩＣ温度および放射ノイズ等が増加する不具合も生じる。   A general method of converting one serial signal into seven parallel signals is S / P converted using a seven times clock signal synchronized with the input serial signal, but uses seven times the clock signal. Then, the malfunction that power consumption, IC temperature, radiation noise, etc. increase also arises.

そこで、ＬＶＤＳクロック信号１０がＬＶＤＳデータ信号８やＬＶＤＳデータ信号９の各７個のデータに同期し、Ｄｕｔｙ比が４対３の比率になっていることから、ＬＶＤＳクロック信号１０を３．５倍に逓倍したＳ／Ｐ変換用クロック信号１５を出力し、立ち上がりと立ち下がりの両エッジを使用してデータを取り込むことで周波数を抑え、消費電力、ＩＣ温度および放射ノイズの増加を抑えることができる。   Therefore, the LVDS clock signal 10 is synchronized with the seven data of the LVDS data signal 8 and the LVDS data signal 9, and the duty ratio is a ratio of 4 to 3, so the LVDS clock signal 10 is 3.5 times higher. The S / P conversion clock signal 15 multiplied by 1 is output and data is captured using both rising and falling edges, so that the frequency can be suppressed and the increase in power consumption, IC temperature and radiation noise can be suppressed. .

本実施の形態１でのＳ／Ｐ変換は次のようになる。   The S / P conversion in the first embodiment is as follows.

上述した設定では、１本のシリアル信号は３．５倍のクロック信号の立ち上がりと立ち下がりの両エッジでデータが取り込まれ、０．５倍のクロック信号で１４個のパラレル信号に変換される。その後、０．５倍のクロック信号で２種のＳＲＡＭに７個単位で書き込み、１倍のクロック信号で２種のＳＲＡＭから順番に読み出すことで７個のパラレル信号に変換される。   In the above-described setting, one serial signal receives data at both rising and falling edges of the 3.5 times clock signal, and is converted into 14 parallel signals by the 0.5 times clock signal. After that, it is converted into 7 parallel signals by writing in units of 7 to 2 types of SRAM with 0.5 times clock signal and sequentially reading from 2 types of SRAM with 1 time clock signal.

図２のタイミング図では、シリアルクロック信号１３をもとに、ＰＬＬ回路２およびコモンエッジセンスタイミング信号発生器６によって出力した３．５倍のＳ／Ｐ変換用クロック信号１５を示している。ここでシリアルデータ信号１２のタイミングには、ある任意の映像データ信号Ｄ１〜Ｄ９、垂直同期信号ＶＤ、水平同期信号ＨＤ、映像マスク信号ＭＡＳＫを示し、セットアップ時間Ｔｓ、ホールド時間Ｔｈを示している。   In the timing chart of FIG. 2, the 3.5 times S / P conversion clock signal 15 output by the PLL circuit 2 and the common edge sense timing signal generator 6 based on the serial clock signal 13 is shown. Here, the timing of the serial data signal 12 indicates certain arbitrary video data signals D1 to D9, vertical synchronization signal VD, horizontal synchronization signal HD, and video mask signal MASK, and indicates a setup time Ts and a hold time Th.

そして、Ｓ／Ｐ変換用クロック信号（正常時）１５ａおよび同期信号（正常時）１７ａは、Ｓ／Ｐ変換器が正常に動作した場合のタイミングを示している。すなわち同期信号（正常時）１７ａはＳ／Ｐ変換用クロック信号（正常時）１５ａの立ち上がりのエッジを使用して、正常にＶＤのデータを取り込み、立ち下がりのエッジを使用して、正常にＨＤのデータを取り込んでいる状態を示している。   The S / P conversion clock signal (normal time) 15a and the synchronization signal (normal time) 17a indicate the timing when the S / P converter operates normally. That is, the synchronization signal (normal) 17a uses the rising edge of the S / P conversion clock signal (normal) 15a to capture VD data normally, and uses the falling edge to perform normal HD. It shows the state of taking in the data.

このようにＳ／Ｐ変換が正常に動作すると、水平と垂直の２種の同期信号１７は、無信号判別回路２９で周波数検出され、内部クロック信号３１をもとに仕様通りの周波数を満足していると判断し、無信号判別信号３９をＬｏｗで出力する。   When the S / P conversion operates normally in this way, the two types of horizontal and vertical synchronization signals 17 are detected by the no-signal discrimination circuit 29 and satisfy the frequency as specified based on the internal clock signal 31. The no-signal discrimination signal 39 is output low.

一方で、ＰＬＬ回路２から出力するＰＬＬ逓倍クロック信号１４の位相が変化すると、３．５倍のＳ／Ｐ変換用クロック信号１５とシリアルデータ信号１１やシリアルデータ信号１２の間のＡＣタイミングが条件を満足しなくなり、ラッチミスが発生する。   On the other hand, when the phase of the PLL multiplied clock signal 14 output from the PLL circuit 2 changes, the AC timing between the 3.5 times S / P conversion clock signal 15 and the serial data signal 11 or serial data signal 12 is a condition. Is not satisfied and a latch miss occurs.

例えばＳ／Ｐ変換用クロック信号１５とシリアルデータ信号１２の間でホールド時間Ｔｈが不足すると、１つ後のデータを誤って取り込むため、垂直同期信号は水平同期信号に、水平同期信号は映像信号Ｄ９になり、２種の同期信号１７は、仕様通りの周波数を満足しなくなる。この場合、無信号判別回路２９からは無信号判別信号３９がＨｉｇｈとして出力される。これらのタイミングは図２において、Ｓ／Ｐ変換用クロック信号（Ｔｓ異常時）１５ｂ、および同期信号（Ｔｓ異常時）１７ｂによって示す。   For example, if the hold time Th is insufficient between the S / P conversion clock signal 15 and the serial data signal 12, the next data is erroneously taken in. Therefore, the vertical synchronization signal is the horizontal synchronization signal, and the horizontal synchronization signal is the video signal. D9, and the two kinds of synchronization signals 17 do not satisfy the specified frequency. In this case, the no-signal discrimination circuit 29 outputs the no-signal discrimination signal 39 as High. These timings are shown in FIG. 2 by an S / P conversion clock signal (when Ts is abnormal) 15b and a synchronization signal (when Ts is abnormal) 17b.

また、逆にＳ／Ｐ変換用クロック信号１５とシリアルデータ信号１２の間でセットアップ時間Ｔｓが不足すると１つ前のデータを誤って取り込むため、垂直同期信号ＶＤは映像マスク信号ＭＡＳＫに、水平同期信号ＨＤは垂直同期信号ＶＤになり、２種の同期信号１７は、仕様通りの周波数を満足しなくなる。この場合も、無信号判別回路２９からは無信号判別信号３９がＨｉｇｈとして出力される。これらのタイミングは図２において、Ｓ／Ｐ変換用クロック信号（Ｔｈ異常時）１５ｃ、および同期信号（Ｔｈ異常時）１７ｃによって示す。   Conversely, if the setup time Ts is insufficient between the S / P conversion clock signal 15 and the serial data signal 12, the previous data is erroneously taken in, so that the vertical synchronization signal VD is synchronized with the video mask signal MASK. The signal HD becomes the vertical synchronizing signal VD, and the two kinds of synchronizing signals 17 do not satisfy the frequency as specified. Also in this case, the no-signal discrimination circuit 29 outputs the no-signal discrimination signal 39 as High. These timings are shown in FIG. 2 by an S / P conversion clock signal (when Th is abnormal) 15c and a synchronization signal (when Th is abnormal) 17c.

このように、本実施の形態１では、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９のシリアル信号をＳ／Ｐ変換器７でパラレル信号に変換するとき、ラッチミスが発生すると水平と垂直の２種の同期信号１７が仕様通りの周波数を満足しなくなり、これを検出して、その結果を無信号判別信号３９として出力することができる。   As described above, in the first embodiment, when the serial signal of the LVDS data signal 8 or the LVDS data signal 9 is converted into a parallel signal by the S / P converter 7, two types of synchronization, horizontal and vertical, occur when a latch error occurs. The signal 17 does not satisfy the specified frequency, and this can be detected and the result can be output as the no-signal discrimination signal 39.

次に、内部と外部の各種信号切り換えの動作について図３を用いて説明する。図３は本実施の形態１における無信号判別回路の動作説明のための各種信号のタイミング図である。また、図３では内部垂直同期信号ＩＮ−ＶＤ、内部水平同期信号ＩＮ−ＨＤ、クロック信号ＣＬ、内部クロック信号ＩＮ−ＣＬを示している。   Next, the operation of switching between various internal and external signals will be described with reference to FIG. FIG. 3 is a timing chart of various signals for explaining the operation of the no-signal discrimination circuit according to the first embodiment. Further, FIG. 3 shows an internal vertical synchronizing signal IN-VD, an internal horizontal synchronizing signal IN-HD, a clock signal CL, and an internal clock signal IN-CL.

内部同期信号出力回路２５は、固定周波数のクロック信号３１をもとにカウンタをまわし、垂直同期周波数が映像フォーマットの１フィールドに相当する約６０Ｈｚまたは約５０Ｈｚとなる水平と垂直の内部同期信号３３を作成する。   The internal synchronization signal output circuit 25 rotates a counter based on a clock signal 31 having a fixed frequency, and generates a horizontal and vertical internal synchronization signal 33 having a vertical synchronization frequency of about 60 Hz or about 50 Hz corresponding to one field of the video format. create.

ところで、例えば電源投入時や信号切り換え時などでは、ＬＶＤＳクロック信号１０のジッタ幅が大きいため、ＰＬＬ回路２で位相を比較調整する際にシリアルデータ信号と位相差が生じ、Ｓ／Ｐ変換器７でラッチミスが生じやすい。Ｓ／Ｐ変換器７でラッチミスが生じた場合、間違った映像信号に変換され、従来の構成では、間違った映像信号を遮断する回路が無かったため、異常画面がそのまま画像表示されていた。   By the way, for example, when the power is turned on or when the signal is switched, the jitter width of the LVDS clock signal 10 is large. Therefore, when the phase is compared and adjusted by the PLL circuit 2, a phase difference is generated with the serial data signal, and the S / P converter 7 Latch mistakes are likely to occur. When a latch error occurs in the S / P converter 7, it is converted into an incorrect video signal, and in the conventional configuration, there is no circuit for blocking the incorrect video signal, so the abnormal screen is displayed as it is.

しかし本実施の形態１では、以下に説明するような動作によって、異常画面が表示されるのを防止する。   However, in the first embodiment, the abnormal screen is prevented from being displayed by the operation described below.

ＰＬＬ回路２に入力されるＬＶＤＳクロック信号１０に同期したシリアルクロック信号１３が不安定なとき、ＰＬＬロック信号３４はＨｉｇｈからＬｏｗに変化する。そして、ＰＬＬロック信号３４がＬｏｗになると、位相ずれ検出回路２３はＰＬＬリセット信号３５をＬｏｗからＨｉｇｈにして出力し、そしてＰＬＬ回路２を再リセットして、ＰＬＬロック信号３４がＨｉｇｈになるまで位相比較を継続する。   When the serial clock signal 13 synchronized with the LVDS clock signal 10 input to the PLL circuit 2 is unstable, the PLL lock signal 34 changes from High to Low. When the PLL lock signal 34 becomes Low, the phase shift detection circuit 23 outputs the PLL reset signal 35 from Low to High, and resets the PLL circuit 2 again, and the phase until the PLL lock signal 34 becomes High. Continue the comparison.

ＰＬＬロック信号３４がＬｏｗで、かつ上述した無信号判別信号３９がＨｉｇｈの時は、映像信号切り換え回路２６にて、映像信号３６は全ｂｉｔがＬｏｗレベルの内部映像信号に切り換え、同じく同期信号切り換え回路２７にて同期信号３７は内部同期信号３３に切り換え、同じくクロック信号切り換え回路２８にてクロック信号３８は内部クロック信号３１に切り換えることで、表示画面は全黒表示となり、異常画面が表示されるのを防止する。   When the PLL lock signal 34 is Low and the above-described no-signal discrimination signal 39 is High, the video signal switching circuit 26 switches the video signal 36 to the internal video signal whose all bits are Low level, and also switches the synchronization signal. The synchronizing signal 37 is switched to the internal synchronizing signal 33 in the circuit 27, and the clock signal 38 is also switched to the internal clock signal 31 in the clock signal switching circuit 28, so that the display screen becomes all black and an abnormal screen is displayed. To prevent.

また、ＰＬＬロック信号３４がＨｉｇｈで無信号判別信号３９がＬｏｗの時は、映像信号切り換え回路２６にて、映像信号３６は映像信号１６に切り換え、同じく同期信号切り換え回路２７にて同期信号３７は同期信号１７に切り換え、同じくクロック信号切り換え回路２８にてクロック信号３８はクロック信号１８に切り換えることで、通常画面を表示する。   When the PLL lock signal 34 is High and the no-signal discrimination signal 39 is Low, the video signal 36 is switched to the video signal 16 by the video signal switching circuit 26, and the synchronization signal 37 is also switched by the synchronization signal switching circuit 27. By switching to the synchronizing signal 17 and switching the clock signal 38 to the clock signal 18 by the clock signal switching circuit 28, the normal screen is displayed.

次に、図１のＰＬＬロック信号３４と無信号判別信号３９の一連の動作について図４を用いて説明する。図４は本実施の形態１におけるＬＶＤＳ回路の状態遷移を示した説明図である。以下、ＬＶＤＳクロック信号１０が不安定な場合と、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合に分けて説明する。なお、正常動作時は、ＬＶＤＳクロック信号１０が安定しているためＰＬＬロック信号３４はＨｉｇｈとなり、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が安定しているため、Ｓ／Ｐ変換器７ではラッチミスが発生せず、無信号判別信号３９はＬｏｗとなり定常状態４１に留まる。   Next, a series of operations of the PLL lock signal 34 and the no-signal discrimination signal 39 in FIG. 1 will be described with reference to FIG. FIG. 4 is an explanatory diagram showing state transition of the LVDS circuit in the first embodiment. Hereinafter, the case where the LVDS clock signal 10 is unstable and the case where the LVDS data signal 8 and the LVDS data signal 9 are unstable and a latch miss occurs during S / P conversion will be described separately. During normal operation, since the LVDS clock signal 10 is stable, the PLL lock signal 34 is High, and since the LVDS data signal 8 and the LVDS data signal 9 are stable, the S / P converter 7 has a latch failure. It does not occur and the no-signal discrimination signal 39 becomes Low and remains in the steady state 41.

（１）ＬＶＤＳクロック信号１０が不安定の場合
ＬＶＤＳクロック信号１０が不安定なとき、ＰＬＬロック信号３４はＬｏｗとなりスタート状態４２に遷移する。スタート状態４２に遷移した後、ＰＬＬロック信号３４がロック検出時間ｔ５でＬｏｗを継続していると、ＰＬＬ回路２にはＰＬＬリセット信号３５が入力されＰＬＬリセット状態４３に遷移し、ＰＬＬリセットを解除するＰＬＬリセット解除状態４４を経由した後再びスタート状態４２に戻る。そして、スタート状態４２でＬＶＤＳクロック信号１０が安定しＰＬＬロック信号３４がＨｉｇｈになれば、ＰＬＬロック確認４５へと遷移し、ＰＬＬロック確認４５とＰＬＬロック確認４６の２回連続でＰＬＬロック信号３４がＨｉｇｈ状態を保持していれば定常状態４１に戻る。 (1) When the LVDS clock signal 10 is unstable When the LVDS clock signal 10 is unstable, the PLL lock signal 34 becomes Low and transitions to the start state 42. After the transition to the start state 42, if the PLL lock signal 34 continues to be Low at the lock detection time t5, the PLL reset signal 35 is input to the PLL circuit 2 to transit to the PLL reset state 43, and the PLL reset is released. After going through the PLL reset release state 44, the operation returns to the start state 42 again. When the LVDS clock signal 10 is stabilized and the PLL lock signal 34 becomes High in the start state 42, the state shifts to the PLL lock confirmation 45, and the PLL lock signal 34 is continuously detected twice in the PLL lock confirmation 45 and the PLL lock confirmation 46. Returns to the steady state 41 if the High state is maintained.

（２）ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合
この場合、上述したように無信号判別信号３９が出力される。そして無信号判別信号３９が１回目の検出時間ｔ１でＨｉｇｈを継続したとき、定常状態４１から無信号判別状態４７に遷移し、２回目の検出時間ｔ２でＨｉｇｈを継続したとき無信号判別状態４８に遷移し、３回目の検出時間ｔ３でＨｉｇｈを継続したとき無信号判別状態４９に遷移し、４回目の検出時間ｔ４でＨｉｇｈを継続したときは異常状態でフリーズしていると判断し、強制的にＰＬＬ回路２にはＰＬＬリセット信号３５が入力されＰＬＬリセット状態４３、ＰＬＬリセット解除状態４４を経由した後にスタート状態４２に戻る。 (2) When the LVDS data signal 8 and the LVDS data signal 9 are unstable and a latch failure occurs during S / P conversion In this case, the no-signal discrimination signal 39 is output as described above. When the no-signal discrimination signal 39 continues to be high at the first detection time t1, the transition is made from the steady state 41 to the no-signal discrimination state 47, and when high continues at the second detection time t2, the no-signal discrimination state 48 When the High is continued at the third detection time t3, the state transits to the no-signal discrimination state 49, and when the High is continued at the fourth detection time t4, it is determined that the freezing is abnormal and forced. Specifically, the PLL reset signal 35 is input to the PLL circuit 2, and after going through the PLL reset state 43 and the PLL reset release state 44, the PLL circuit 2 returns to the start state 42.

この場合、無信号判別状態４７、４８及び４９のいずれかに遷移している時にＰＬＬロック信号３４がＬｏｗになった時は、ＬＶＤＳクロック信号１０も不安定になっているのですぐにスタート状態４２に戻る。   In this case, when the PLL lock signal 34 becomes Low when transitioning to any one of the no-signal discrimination states 47, 48 and 49, the LVDS clock signal 10 is also unstable, so that the start state 42 is immediately started. Return to.

すなわち、ＬＶＤＳクロック信号１０が不安定なときにはＰＬＬロック信号３４によって、スタート状態４２を経て定常状態４１に戻り、または、ＬＶＤＳデータ信号８もしくはＬＶＤＳデータ信号９が不安定なときには無信号判別信号３９の条件によって、スタート状態４２を経て定常状態４１に戻ることが可能である。   That is, when the LVDS clock signal 10 is unstable, the PLL lock signal 34 returns to the steady state 41 via the start state 42, or when the LVDS data signal 8 or the LVDS data signal 9 is unstable, the no-signal determination signal 39 Depending on conditions, it is possible to return to the steady state 41 via the start state 42.

このように本実施の形態１のＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とし、さらに、前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とする。   As described above, the LVDS reception method according to the first embodiment includes the step of multiplying the LVDS clock signal, and S / P-converting the LVDS data signal using the multiplied LVDS clock signal, and the S / P conversion. Detecting the presence / absence of a latch error in the S / P conversion by a synchronization signal included in the generated LVDS data signal, and switching between the multiplied LVDS clock signal and another clock signal based on the detection result, And switching between a sync signal included in the LVDS data signal and another sync signal, and switching between the S / P converted LVDS data signal and another video signal, and Compare the phase of the LVDS clock signal and the multiplied LVDS clock signal, and based on the result of the comparison, Characterized by the step of selecting whether or not to repeat the comparison of the phases.

これによって、電源投入時や信号切り換え時に、ＬＶＤＳデータ信号がＳ／Ｐ変換でラッチミスし間違った映像信号に変換されても、間違った映像信号が後段回路に出力することを遮断し、内部で作成した同期信号と映像信号を出力することで、異常画面を非表示にすることができる。   As a result, even when the LVDS data signal is latched by S / P conversion and converted to the wrong video signal when the power is turned on or when the signal is switched, the wrong video signal is blocked from being output to the subsequent circuit and created internally. By outputting the synchronized signal and the video signal, the abnormal screen can be hidden.

また、本実施の形態１において示した条件にて、ｔ１＝ｔ２＝ｔ３＝ｔ４＝１００ｍｓ、ｔ５＝１ｍｓと時間設定したものは、ＬＶＤＳ回路として非常に安定した動作を維持し、画像表示の不具合の発生率も大きく低下した。   In addition, when the time shown as t1 = t2 = t3 = t4 = 100 ms and t5 = 1 ms under the conditions shown in the first embodiment, a very stable operation as an LVDS circuit is maintained, and an image display defect occurs. The incidence of was also greatly reduced.

ここで、ｔ１〜ｔ５をこれ以外の時間設定としても、本実施の形態１と同様の効果は得られ、また、本実施の形態１ではシリアル信号とパラレル信号の比率を１：７として説明したが、シリアル信号とパラレル信号の比率を変えてもよい。さらに、内部クロック信号３１から回路内部で作成する内部映像信号３２をＲＧＢ各１０ｂｉｔが全てＬｏｗレベルの全画面黒表示の例で説明したが、他の画像表示を用いても本実施の形態１と同様の効果は得られる。さらに、ＰＬＬ回路２の位相基準をＬＶＤＳクロック信号１０の立ち下がりエッジで説明したが、ＬＶＤＳクロック信号１０の立ち上がりエッジを基準に作成しても良い。   Here, even when t1 to t5 are set at other times, the same effect as in the first embodiment can be obtained, and in the first embodiment, the ratio of the serial signal to the parallel signal is described as 1: 7. However, the ratio between the serial signal and the parallel signal may be changed. Furthermore, the internal video signal 32 created in the circuit from the internal clock signal 31 has been described as an example of full screen black display in which all 10 bits of RGB are at a low level. However, even if another image display is used, Similar effects can be obtained. Furthermore, although the phase reference of the PLL circuit 2 has been described with reference to the falling edge of the LVDS clock signal 10, it may be created based on the rising edge of the LVDS clock signal 10.

（実施の形態２）
図５は本実施の形態２のＬＶＤＳ回路の機能ブロック図を示している。ここで図９にて示した従来の技術及び、図１にて示した実施の形態１と、同機能ブロック及び同信号に関しては同じ図番を付してある。 (Embodiment 2)
FIG. 5 shows a functional block diagram of the LVDS circuit of the second embodiment. Here, in the prior art shown in FIG. 9 and the first embodiment shown in FIG.

本実施の形態２のＬＶＤＳ回路５１では、実施の形態１のＬＶＤＳ回路１と異なり、変換リセット出力回路５２とリセット付Ｓ／Ｐ変換器５７を備えている。ここで、リセット付Ｓ／Ｐ変換器５７は、０．５倍のクロック信号で２種のＳＲＡＭに７個単位で書き込み、１倍のクロック信号で２種のＳＲＡＭから順番に読み出すことで、７個のパラレル信号に変換されるＳＲＡＭをリセットする機能を有している。また、変換リセット出力回路５２は、３種のＳ／Ｐ変換用クロック信号１５がＬＶＤＳクロック信号１０と同期した後に、リセット付Ｓ／Ｐ変換器５７内のＳＲＡＭの書き込みと読み込みの開始タイミングを決定する信号となる変換リセット信号５４を出力してＳ／Ｐ変換を再実行する。   Unlike the LVDS circuit 1 of the first embodiment, the LVDS circuit 51 of the second embodiment includes a conversion reset output circuit 52 and an S / P converter 57 with reset. Here, the S / P converter 57 with reset writes 7 units in two types of SRAM with a 0.5 times clock signal, and sequentially reads out from the two types of SRAM with a 1 time clock signal. It has a function of resetting the SRAM that is converted into parallel signals. The conversion reset output circuit 52 determines the start timing of writing and reading of the SRAM in the reset S / P converter 57 after the three types of S / P conversion clock signals 15 are synchronized with the LVDS clock signal 10. A conversion reset signal 54 that is a signal to be output is output and the S / P conversion is performed again.

本実施の形態２のＬＶＤＳ回路５１の動作は次のようになる。   The operation of the LVDS circuit 51 of the second embodiment is as follows.

従来のＳ／Ｐ変換器７に入力される３種のＳ／Ｐ変換用クロック信号１５は、ＰＬＬ回路２に入力されるＰＬＬリセット信号３５のタイミングによっては、ＰＬＬロック信号３４がＨｉｇｈであっても、３．５倍、０．５倍、１倍の３種のＳ／Ｐ変換用クロック信号１５の各種位相関係がずれてしまう可能性がある。   The three types of S / P conversion clock signals 15 input to the conventional S / P converter 7 are such that the PLL lock signal 34 is High depending on the timing of the PLL reset signal 35 input to the PLL circuit 2. However, there is a possibility that various phase relationships of the three types of S / P conversion clock signals 15 of 3.5 times, 0.5 times, and 1 times are shifted.

そこで本実施の形態２では、まず、ＰＬＬロック信号３４がＨｉｇｈになった後、変換リセット出力回路５２がリセット付Ｓ／Ｐ変換器５７に変換リセット信号５４を出力する。そして、０．５倍のクロック信号で２種のＳＲＡＭへ書き込んだ後に、１倍のクロック信号で２種のＳＲＡＭから順番に読み出し７個のパラレル信号に変換するという、書き込みと読み出しの一連の動作に順序を決めている。これによって、Ｓ／Ｐ変換用クロック信号１５の各種位相関係を保ちＳ／Ｐ変換するときのラッチミスを防止している。   Therefore, in the second embodiment, first, after the PLL lock signal 34 becomes High, the conversion reset output circuit 52 outputs the conversion reset signal 54 to the S / P converter 57 with reset. Then, after writing to two types of SRAM with 0.5 times the clock signal, a series of operations of writing and reading, in which the two times from the two types of SRAM are read in turn and converted to seven parallel signals. The order has been decided. As a result, various phase relationships of the S / P conversion clock signal 15 are maintained, and latch errors at the time of S / P conversion are prevented.

次に、図５のＰＬＬロック信号３４と無信号判別信号３９と変換リセット信号５４の動作について図６を用いて説明する。図６は本実施の形態２におけるＬＶＤＳ回路の状態遷移を示した説明図である。なお、正常動作時は、ＬＶＤＳクロック信号１０が安定しているためＰＬＬロック信号３４はＨｉｇｈとなり、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が安定しているため、リセット付Ｓ／Ｐ変換器５７ではラッチミスが発生せず、無信号判別信号３９はＬｏｗとなり定常状態４１に留まる。また、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合は、実施の形態１と同様の動作となるため省略し、ＬＶＤＳクロック信号１０が不安定な場合について説明する。   Next, operations of the PLL lock signal 34, the no-signal determination signal 39, and the conversion reset signal 54 shown in FIG. 5 will be described with reference to FIG. FIG. 6 is an explanatory diagram showing state transition of the LVDS circuit according to the second embodiment. During normal operation, since the LVDS clock signal 10 is stable, the PLL lock signal 34 is High, and since the LVDS data signal 8 and the LVDS data signal 9 are stable, the S / P converter 57 with reset is used. A latch miss does not occur, and the no-signal discrimination signal 39 becomes Low and remains in the steady state 41. Further, when the LVDS data signal 8 and the LVDS data signal 9 are unstable and a latch failure occurs at the time of S / P conversion, the operation is the same as in the first embodiment, and is omitted, and the LVDS clock signal 10 is unstable. Will be described.

ＬＶＤＳクロック信号１０が不安定のときＰＬＬロック信号３４はＬｏｗとなりスタート状態４２に遷移する。スタート状態４２に遷移した後、ＰＬＬロック信号３４がロック検出時間ｔ５でＬｏｗを継続していると、ＰＬＬ回路２にはＰＬＬリセット信号３５が入力されＰＬＬリセット状態４３に遷移し、ＰＬＬリセットを解除するＰＬＬリセット解除状態４４を経由した後再びスタート状態４２に戻る。   When the LVDS clock signal 10 is unstable, the PLL lock signal 34 becomes Low and transitions to the start state 42. After the transition to the start state 42, if the PLL lock signal 34 continues to be Low at the lock detection time t5, the PLL reset signal 35 is input to the PLL circuit 2 to transit to the PLL reset state 43, and the PLL reset is released. After going through the PLL reset release state 44, the operation returns to the start state 42 again.

スタート状態４２でＬＶＤＳクロック信号１０が安定しＰＬＬロック信号３４がＨｉｇｈになれば、ＰＬＬロック確認４５へと遷移し、ＰＬＬロック確認４５とＰＬＬロック確認４６の２回連続でＰＬＬロック信号３４がＨｉｇｈ状態を保持していればＳ／Ｐ変換を再実行する変換リセット状態５５に遷移する。   When the LVDS clock signal 10 becomes stable and the PLL lock signal 34 becomes High in the start state 42, the state transits to the PLL lock confirmation 45, and the PLL lock signal 34 becomes High twice after the PLL lock confirmation 45 and the PLL lock confirmation 46. If the state is held, the state transitions to a conversion reset state 55 in which S / P conversion is re-executed.

変換リセット状態５５で書き込みと読み出しの一連の動作に順序を決めることができたら変換リセットを解除する変換リセット解除状態５６を経由し、ＰＬＬロック信号３４がＨｉｇｈであれば定常状態４１に戻る。   If the order of the write and read operations can be determined in the conversion reset state 55, the conversion reset release state 56 for canceling the conversion reset is passed. If the PLL lock signal 34 is High, the process returns to the steady state 41.

このように本実施の形態２におけるＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とし、さらに、前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とし、さらに、前記位相を比較した結果をもとに前記Ｓ／Ｐ変換を再度実行するか否かを選択することを特徴とする。   As described above, the LVDS reception method according to the second embodiment includes the step of multiplying the LVDS clock signal, and S / P-converting the LVDS data signal using the multiplied LVDS clock signal, and the S / P conversion. Detecting the presence / absence of a latch error in the S / P conversion by a synchronization signal included in the generated LVDS data signal, and switching between the multiplied LVDS clock signal and another clock signal based on the detection result, And switching between a sync signal included in the LVDS data signal and another sync signal, and switching between the S / P converted LVDS data signal and another video signal, and The phase of the LVDS clock signal and the multiplied LVDS clock signal are compared, and the result of the comparison is also obtained. Selecting whether or not to repeat the phase comparison, and further selecting whether or not to execute the S / P conversion again based on the result of the phase comparison. Features.

これによって、電源投入時や信号切り換え時に、ＬＶＤＳデータ信号のＳ／Ｐ変換でラッチミスし間違った映像信号に変換されても、ＰＬＬで逓倍したクロック信号とＬＶＤＳクロック信号が再び同期した後にＳ／Ｐ変換を再実行することで正常画面に復帰させることができる。   As a result, even when the power is turned on or when the signal is switched, the S / P conversion of the LVDS data signal causes a latch error and the wrong video signal is converted, so that the clock signal multiplied by the PLL and the LVDS clock signal are synchronized again after the S / P The normal screen can be restored by re-executing the conversion.

また、本実施の形態２において示した条件にて、ｔ１＝ｔ２＝ｔ３＝ｔ４＝１００ｍｓ、ｔ５＝１ｍｓと時間設定したものは、ＬＶＤＳ回路として非常に安定した動作を維持し、画像表示の不具合の発生率も大きく低下した。   In addition, when the time is set as t1 = t2 = t3 = t4 = 100 ms and t5 = 1 ms under the conditions shown in the second embodiment, a very stable operation as an LVDS circuit is maintained, and an image display defect occurs. The incidence of was also greatly reduced.

ここで、ｔ１〜ｔ５をこれ以外の時間設定としても、本実施の形態２と同様の効果は得られる。また、本実施の形態２ではシリアル信号とパラレル信号の比率を１：７として説明したが、シリアル信号とパラレル信号の比率を変えてもよく、シリアルデータ取り込みクロックを３．５倍、ＳＲＡＭ書き込みクロックを０．５倍、ＳＲＡＭ読み込みクロックを１倍として説明したが、３種の逓倍クロックの倍数比が同じであれば倍数を変えても、本実施の形態２と同様の効果を得られる。   Here, even if t1 to t5 are set to other time settings, the same effect as in the second embodiment can be obtained. In the second embodiment, the ratio between the serial signal and the parallel signal is described as 1: 7. However, the ratio between the serial signal and the parallel signal may be changed. The serial data fetch clock is 3.5 times and the SRAM write clock. Has been explained as 0.5 times and the SRAM read clock as 1 time, but the same effect as in the second embodiment can be obtained even if the multiples are changed if the multiple ratios of the three types of multiplied clocks are the same.

（実施の形態３）
図７は本実施の形態３のＬＶＤＳ回路の機能ブロック図を示している。ここで図９にて示した従来の技術、図１にて示した実施の形態１、図５にて示した実施の形態２と、同機能ブロック及び同信号に関しては同じ図番を付してある。 (Embodiment 3)
FIG. 7 shows a functional block diagram of the LVDS circuit of the third embodiment. Here, with respect to the conventional technique shown in FIG. 9, the first embodiment shown in FIG. 1, the second embodiment shown in FIG. is there.

本実施の形態３のＬＶＤＳ回路６１では、実施の形態２のＬＶＤＳ回路５１と異なり、変換リセット選択回路６２を備えている。ここで変換リセット選択回路６２は次のような動作をする。   Unlike the LVDS circuit 51 of the second embodiment, the LVDS circuit 61 of the third embodiment includes a conversion reset selection circuit 62. Here, the conversion reset selection circuit 62 operates as follows.

まず、変換リセット選択回路６２は、ＬＶＤＳクロック信号１０とＰＬＬ逓倍クロック信号１４の位相比較した結果を示すＰＬＬロック信号３４と、シリアルデータ信号１１とシリアルデータ信号１２をＳ／Ｐ変換したときのラッチミス有無を示す無信号判別信号３９の両方を検出する。   First, the conversion reset selection circuit 62 latches the PLL lock signal 34 indicating the result of phase comparison between the LVDS clock signal 10 and the PLL multiplied clock signal 14, and the latch error when the serial data signal 11 and the serial data signal 12 are S / P converted. Both non-signal discrimination signals 39 indicating the presence or absence are detected.

次に、ＬＶＤＳクロック信号１０が不安定で、ＰＬＬロック信号３４がＬｏｗの時には、ＰＬＬ回路２にＰＬＬリセット信号６３を出力する。そして、ＬＶＤＳクロック信号１０とＰＬＬ逓倍クロック信号１４の位相を再調整して、変換リセット信号６４を出力してＳ／Ｐ変換を再実行する。一方、ＬＶＤＳデータ信号８及びＬＶＤＳデータ信号９が不安定で、ＰＬＬロック信号３４がＨｉｇｈの時には、ＰＬＬリセット信号６３及び変換リセット信号６４のいずれも出力しない。そして、ＰＬＬロック信号３４および無信号判別信号３９の出力内容をもとに、映像信号切り換え回路２６、同期信号切り換え回路２７及びクロック信号切り換え回路２８を動作させるための切り換え回路動作信号６５を出力する。   Next, when the LVDS clock signal 10 is unstable and the PLL lock signal 34 is Low, a PLL reset signal 63 is output to the PLL circuit 2. Then, the phases of the LVDS clock signal 10 and the PLL multiplied clock signal 14 are readjusted, the conversion reset signal 64 is output, and the S / P conversion is performed again. On the other hand, when the LVDS data signal 8 and the LVDS data signal 9 are unstable and the PLL lock signal 34 is High, neither the PLL reset signal 63 nor the conversion reset signal 64 is output. Based on the output contents of the PLL lock signal 34 and the no-signal discrimination signal 39, a switching circuit operation signal 65 for operating the video signal switching circuit 26, the synchronization signal switching circuit 27, and the clock signal switching circuit 28 is output. .

ところで、従来技術におけるＳ／Ｐ変換器７のラッチミスが発生する原因としては次の２つがある。まず第１に、電源投入時や信号切り換え時にＬＶＤＳクロック信号１０のジッタ幅が大きくなり、ＰＬＬ回路２で位相を比較調整する際にシリアルデータ信号と位相差が生じることによる場合である。第２に、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９のジッタ幅が大きいため、クロック信号と位相差が生じることによる場合である。   By the way, there are the following two causes for the occurrence of a latch miss of the S / P converter 7 in the prior art. First, the case where the jitter width of the LVDS clock signal 10 becomes large when the power is turned on or when the signal is switched, and a phase difference is generated with the serial data signal when the phase is compared and adjusted in the PLL circuit 2. Secondly, the jitter width of the LVDS data signal 8 and the LVDS data signal 9 is large, resulting in a phase difference from the clock signal.

また、実施の形態１および２では、無信号判別信号３９のみで信号の切換を判断するため、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が一瞬乱れる場合、すなわち無信号判別信号３９が１度でもＨｉｇｈになる場合、瞬時に同期信号が正常に復帰したとしても、４回連続してＨｉｇｈが連続するか、あるいはＰＬＬロック信号３４が途中でＬｏｗになるまで、内部動作が継続することになり、内部映像信号３２の全黒画面が解除されるまでに時間を長く要する場合がある。   In the first and second embodiments, since the signal switching is determined only by the no-signal determination signal 39, the LVDS data signal 8 or the LVDS data signal 9 is disturbed for a moment, that is, even if the no-signal determination signal 39 is once. In this case, even if the synchronization signal returns to normal instantly, the internal operation will continue until High continues four times or until the PLL lock signal 34 becomes Low on the way. It may take a long time to release the all black screen of the video signal 32.

ところが、本実施の形態３では上述した変換リセット選択回路６２を具備することで、この課題を解消することができる。そのＬＶＤＳ回路６１の動作は次のようになる。   However, in the third embodiment, this problem can be solved by providing the conversion reset selection circuit 62 described above. The operation of the LVDS circuit 61 is as follows.

変換リセット選択回路６２は、ＰＬＬ回路２のＰＬＬロック信号３４と無信号判別信号３９の両方を検出することができる。このため、信号切り換え時に一瞬同期信号が乱れ、無信号判別信号３９が一瞬Ｈｉｇｈと判断されたとしても、ＰＬＬロック信号３４がＨｉｇｈを継続していれば、同期信号が正常に復帰し無信号判別信号３９がＬｏｗに戻ることで、ＰＬＬ回路２やリセット付Ｓ／Ｐ変換器５７をリセットし全黒画面にすることなく定常状態に復帰させることができる。   The conversion reset selection circuit 62 can detect both the PLL lock signal 34 and the no-signal discrimination signal 39 of the PLL circuit 2. For this reason, even if the synchronization signal is disturbed momentarily at the time of signal switching and the no-signal discrimination signal 39 is judged to be high for a moment, if the PLL lock signal 34 continues to be high, the synchronization signal returns to normal and no signal discrimination is performed. By returning the signal 39 to Low, the PLL circuit 2 and the S / P converter 57 with reset can be reset to return to a steady state without making a full black screen.

次に、図７のＰＬＬロック信号３４、無信号判別信号３９、変換リセット信号６４の動作について図８を用いて説明する。図８は本実施の形態３におけるＬＶＤＳ回路の状態遷移を示した説明図である。なお、正常動作時は、ＬＶＤＳクロック信号１０が安定しているためＰＬＬロック信号３４はＨｉｇｈとなり、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が安定しているため、Ｓ／Ｐ変換器７ではラッチミスが発生せず、無信号判別信号３９はＬｏｗとなり定常状態４１に留まる。また、ＬＶＤＳクロック信号１０が不安定な場合は、実施の形態２と同様の動作となるため省略し、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合について説明する。   Next, operations of the PLL lock signal 34, the no-signal determination signal 39, and the conversion reset signal 64 shown in FIG. 7 will be described with reference to FIG. FIG. 8 is an explanatory diagram showing state transition of the LVDS circuit in the third embodiment. During normal operation, since the LVDS clock signal 10 is stable, the PLL lock signal 34 is High, and since the LVDS data signal 8 and the LVDS data signal 9 are stable, the S / P converter 7 has a latch failure. It does not occur and the no-signal discrimination signal 39 becomes Low and remains in the steady state 41. Further, when the LVDS clock signal 10 is unstable, the operation is the same as in the second embodiment, and is omitted. When the LVDS data signal 8 and the LVDS data signal 9 are unstable and a latch miss occurs during S / P conversion. Will be described.

この場合、上述したように無信号判別信号３９が出力される。そして無信号判別信号３９が１回目の検出時間ｔ１でＨｉｇｈを継続したとき無信号判別状態６７に遷移するが、２回目の検出時間ｔ２でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＬｏｗであれば定常状態４１に戻る。   In this case, the no-signal discrimination signal 39 is output as described above. When the no-signal discrimination signal 39 continues High at the first detection time t1, the state transits to the no-signal discrimination state 67, but at the second detection time t2, the PLL lock signal 34 is High and the no-signal discrimination signal 39 is Low. If so, the steady state 41 is restored.

２回目の検出時間ｔ２でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＨｉｇｈであれば無信号判別状態６８に遷移するが、３回目の検出時間ｔ３でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＬｏｗであれば定常状態４１に戻る。   If the PLL lock signal 34 is High and the no-signal discrimination signal 39 is High at the second detection time t2, the state transits to the no-signal discrimination state 68, but at the third detection time t3, the PLL lock signal 34 is High and no signal. If the determination signal 39 is Low, the steady state 41 is restored.

３回目の検出時間ｔ３でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＨｉｇｈであれば無信号判別状態６９に遷移するが、４回目の検出時間ｔ４でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＬｏｗであれば定常状態４１に戻る。   If the PLL lock signal 34 is High and the no-signal discrimination signal 39 is High at the third detection time t3, the state transits to the no-signal discrimination state 69, but at the fourth detection time t4, the PLL lock signal 34 is High and no signal. If the determination signal 39 is Low, the steady state 41 is restored.

最後に４回目の検出時間ｔ４でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＨｉｇｈを継続したときは異常状態でフリーズしていると判断し、強制的にＰＬＬリセット状態４３に遷移し、ＰＬＬリセットを解除するＰＬＬリセット解除状態４４を経由した後スタート状態４２に戻る。   Finally, when the PLL lock signal 34 is High and the no-signal discrimination signal 39 is High at the fourth detection time t4, it is determined that the abnormal state is frozen, and the PLL reset state 43 is forcibly changed. After going through the PLL reset release state 44 for releasing the PLL reset, the process returns to the start state 42.

この場合、無信号判別状態６７、無信号判別状態６８、無信号判別状態６９に遷移している時にＰＬＬロック信号３４がＬｏｗになった時は、ＬＶＤＳクロック信号１０も不安定になっているのですぐにスタート状態４２に戻る。   In this case, since the LVDS clock signal 10 is also unstable when the PLL lock signal 34 is Low during the transition to the no-signal discrimination state 67, the no-signal discrimination state 68, and the no-signal discrimination state 69. Immediately return to the start state 42.

スタート状態４２に戻った後、ＬＶＤＳクロック信号１０が安定しＰＬＬロック信号３４がＨｉｇｈになれば、ＰＬＬロック確認４５へと遷移し、そしてＰＬＬロック確認４５とＰＬＬロック確認４６の２回連続でＰＬＬロック信号３４がＨｉｇｈ状態を保持していればＳ／Ｐ変換を再実行する変換リセット状態５５に遷移する。さらに変換リセット状態５５で書き込みと読み出しの一連の動作に順序を決めることができたら変換リセットを解除する変換リセット解除状態５６を経由し、ここでＰＬＬロック信号３４がＨｉｇｈであれば、定常状態４１に戻る。   After returning to the start state 42, when the LVDS clock signal 10 is stabilized and the PLL lock signal 34 becomes High, the state transits to the PLL lock confirmation 45, and the PLL lock confirmation 45 and the PLL lock confirmation 46 are performed twice in succession. If the lock signal 34 holds the High state, the state transits to a conversion reset state 55 in which S / P conversion is re-executed. Further, when the sequence of the write and read operations can be determined in the conversion reset state 55, the conversion reset release state 56 for canceling the conversion reset is passed. If the PLL lock signal 34 is High here, the steady state 41 Return to.

このように、本実施の形態３のＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップを有することを特徴とし、さらに、前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とし、さらに、前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記Ｓ／Ｐ変換を再度実行するか否かを選択し、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする。   As described above, the LVDS reception method according to the third embodiment includes a step of multiplying the LVDS clock signal, and S / P-converting the LVDS data signal using the multiplied LVDS clock signal, and the S / P A step of detecting whether or not the S / P conversion latch error has occurred by using a synchronization signal included in the converted LVDS data signal, and further comparing the phase of the LVDS clock signal and the multiplied LVDS clock signal And a step of selecting whether or not to repeat the phase comparison based on the comparison result, and further, based on the result of the phase comparison and the detection result, Whether to repeat the comparison again or whether to execute the S / P conversion again, and based on the result of the selection, Switching between the LVDS clock signal and another clock signal, switching between a synchronization signal and another synchronization signal included in the LVDS data signal, and switching between the S / P converted LVDS data signal and another video signal The method includes the step of:

これによって、実施の形態２の効果だけでなく、ＬＶＤＳデータ信号が異常な期間のみ内部で作成した同期信号と映像信号に切り換えて、間違った映像信号が後段回路に出力することを遮断し、ＬＶＤＳデータ信号が正常に戻ったときには、ＰＬＬの位相比較とＳ／Ｐ変換を再実行することなく短い時間で正常画面に復帰させることができる。   As a result, not only the effect of the second embodiment, but also the LVDS data signal is switched to the internally generated synchronization signal and video signal only during an abnormal period, and the wrong video signal is blocked from being output to the subsequent circuit. When the data signal returns to normal, the normal screen can be restored in a short time without re-execution of PLL phase comparison and S / P conversion.

また、本実施の形態３において示した条件にて、ｔ１＝ｔ２＝ｔ３＝ｔ４＝１００ｍｓ、ｔ５＝１ｍｓと時間設定したものは、ＬＶＤＳ回路として非常に安定した動作を維持し、画像表示の不具合の発生率も大きく低下した。   In addition, when the time shown as t1 = t2 = t3 = t4 = 100 ms and t5 = 1 ms under the conditions shown in the third embodiment, a very stable operation as an LVDS circuit is maintained, and an image display defect occurs. The incidence of was also greatly reduced.

ここで、ｔ１〜ｔ５をこれ以外の時間設定としても、本実施の形態３と同様の効果は得られる。また、本実施の形態３ではシリアル信号とパラレル信号の比率を１：７として説明したが、シリアル信号とパラレル信号の比率を変えてもよく、さらに、シリアルデータ取り込みクロックを３．５倍、ＳＲＡＭ書き込みクロックを０．５倍、ＳＲＡＭ読み込みクロックを１倍として説明したが、３種の逓倍クロックの倍数比が同じであれば倍数を変えても、本実施の形態３と同様の効果を得られる。   Here, even if t1 to t5 are set to other time settings, the same effect as in the third embodiment can be obtained. In the third embodiment, the ratio between the serial signal and the parallel signal has been described as 1: 7. However, the ratio between the serial signal and the parallel signal may be changed. Although the description has been given assuming that the write clock is 0.5 times and the SRAM read clock is 1 time, the same effect as in the third embodiment can be obtained even if the multiples are changed as long as the multiple ratios of the three clocks are the same. .

以上のように本発明は、ＬＶＤＳレシーバの精度、性能向上に寄与し、ＦＰＤの画質向上に貢献する有用な発明である。   As described above, the present invention is a useful invention that contributes to improving the accuracy and performance of the LVDS receiver and contributing to improving the image quality of the FPD.

本実施の形態１におけるＬＶＤＳ回路の機能ブロック図Functional block diagram of the LVDS circuit in the first embodiment 同ＬＶＤＳ回路のシリアル・パラレル変換器の各種信号のタイミング図Timing diagram of various signals of serial / parallel converter of LVDS circuit 同ＬＶＤＳ回路の無信号判別回路の各種信号のタイミング図Timing chart of various signals of no-signal discrimination circuit of the LVDS circuit 同ＬＶＤＳ回路の状態遷移を示す説明図Explanatory drawing showing the state transition of the LVDS circuit 本実施の形態２におけるＬＶＤＳ回路の機能ブロック図Functional block diagram of the LVDS circuit in the second embodiment 同ＬＶＤＳ回路の状態遷移を示す説明図Explanatory drawing showing the state transition of the LVDS circuit 本実施の形態３におけるＬＶＤＳ回路の機能ブロック図Functional block diagram of the LVDS circuit in the third embodiment 同ＬＶＤＳ回路の状態遷移を示す説明図Explanatory drawing showing the state transition of the LVDS circuit 従来技術におけるＬＶＤＳ回路の機能ブロック図Functional block diagram of LVDS circuit in the prior art

符号の説明Explanation of symbols

１ ＬＶＤＳ回路
２ ＰＬＬ回路
３、４、５ ＬＶＤＳ入力バッファ回路
６ コモンエッジセンスタイミング信号発生器
７ シリアル・パラレル（Ｓ／Ｐ）変換器
８、９ ＬＶＤＳデータ信号
１０ ＬＶＤＳクロック信号
１１、１２ シリアルデータ信号
１３ シリアルクロック信号
１４ ＰＬＬ逓倍クロック信号
１５ Ｓ／Ｐ変換用クロック信号
１６ 映像信号
１７ 同期信号
１８ クロック信号
２１ 発振器
２３ 位相ずれ検出回路
２４ 内部映像信号出力回路
２５ 内部同期信号出力回路
２６ 映像信号切り換え回路
２７ 同期信号切り換え回路
２８ クロック信号切り換え回路
２９ 無信号判別回路
３１ 内部クロック信号
３２ 内部映像信号
３３ 内部同期信号
３４ ＰＬＬロック信号
３５ ＰＬＬリセット信号
３６ 映像信号
３７ 同期信号
３８ クロック信号
３９ 無信号判別信号 DESCRIPTION OF SYMBOLS 1 LVDS circuit 2 PLL circuit 3, 4, 5 LVDS input buffer circuit 6 Common edge sense timing signal generator 7 Serial / parallel (S / P) converter 8, 9 LVDS data signal 10 LVDS clock signal 11, 12 Serial data signal DESCRIPTION OF SYMBOLS 13 Serial clock signal 14 PLL multiplication clock signal 15 S / P conversion clock signal 16 Video signal 17 Synchronization signal 18 Clock signal 21 Oscillator 23 Phase shift detection circuit 24 Internal video signal output circuit 25 Internal synchronization signal output circuit 26 Video signal switching circuit 27 Synchronization signal switching circuit 28 Clock signal switching circuit 29 No signal discrimination circuit 31 Internal clock signal 32 Internal video signal 33 Internal synchronization signal 34 PLL lock signal 35 PLL reset signal 36 Video signal 37 Synchronization signal 38 Click signal 39 No signal discrimination signal

Claims (8)

ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をシリアル・パラレル変換するステップを有し、かつ、前記シリアル・パラレル変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記シリアル・パラレル変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とするＬＶＤＳ受信方法。 LVDS clock signal is multiplied, LVDS data signal is serial-parallel converted by the multiplied LVDS clock signal, and the serial signal is converted by the synchronization signal included in the serial-parallel converted LVDS data signal. Detecting the occurrence of latch error in parallel conversion; switching between the multiplied LVDS clock signal and another clock signal based on the detection result; and synchronizing signal and other synchronization included in the LVDS data signal LVDS receiving method, comprising: switching between a signal and switching between the serial / parallel converted LVDS data signal and another video signal. 前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とする請求項１記載のＬＶＤＳ受信方法。 2. The step of comparing phases of the LVDS clock signal and the multiplied LVDS clock signal and selecting whether to repeat the phase comparison based on the comparison result. LVDS reception method. 前記位相を比較した結果をもとに前記シリアル・パラレル変換を再度実行するか否かを選択することを特徴とする請求項２記載のＬＶＤＳ受信方法。 3. The LVDS reception method according to claim 2, wherein whether or not to execute the serial-parallel conversion again is selected based on a result of comparing the phases. 前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記シリアル・パラレル変換を再度実行するか否かを選択し、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする請求項２記載のＬＶＤＳ受信方法。 Based on the result of the phase comparison and the detection result, it is selected whether to repeat the phase comparison again or whether to execute the serial-parallel conversion again, and based on the result of the selection In addition, switching between the multiplied LVDS clock signal and another clock signal, switching between a synchronization signal included in the LVDS data signal and another synchronization signal, and the serial-parallel converted LVDS data signal and other video 3. The LVDS receiving method according to claim 2, further comprising a step of switching to a signal. ＬＶＤＳクロック信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路によって逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をシリアル・パラレル変換するシリアル・パラレル変換器を備え、かつ、前記シリアル・パラレル変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記シリアル・パラレル変換のラッチミス発生有無を検出する装置と、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とするＬＶＤＳ受信装置。 A PLL circuit that multiplies an LVDS clock signal, and a serial / parallel converter that serial-parallel converts an LVDS data signal using the LVDS clock signal multiplied by the PLL circuit, and the serial-parallel converted LVDS data signal Detecting the presence / absence of occurrence of a latch error in the serial-parallel conversion based on a synchronization signal included in the signal, switching between the multiplied LVDS clock signal and another clock signal based on the detection result, and the LVDS data signal Comprising: a device for switching between a synchronization signal included in the signal and another synchronization signal, and a device for switching between the serial-parallel converted LVDS data signal and another video signal. 前記ＰＬＬ回路に入力したＬＶＤＳクロック信号と前記ＰＬＬ回路にて逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記ＰＬＬ回路をリセットする装置を備えたことを特徴とする請求項５記載のＬＶＤＳ受信装置。 A device is provided that compares phases of an LVDS clock signal input to the PLL circuit and an LVDS clock signal multiplied by the PLL circuit, and resets the PLL circuit based on the comparison result. The LVDS receiver according to claim 5. 前記位相を比較した結果をもとに前記シリアル・パラレル変換を再度実行するか否かを選択する装置を備えたことを特徴とする請求項６記載のＬＶＤＳ受信装置。 7. The LVDS receiver according to claim 6, further comprising a device that selects whether or not to re-execute the serial / parallel conversion based on a result of the phase comparison. 前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記シリアル・パラレル変換を再度実行するか否かを選択する装置と、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とする請求項６記載のＬＶＤＳ受信装置。 Based on the result of the phase comparison and the result of the detection, an apparatus for selecting whether to repeat the phase comparison again or whether to execute the serial-parallel conversion again; and the result of the selection Based on the above, switching between the multiplied LVDS clock signal and another clock signal, switching between the synchronization signal included in the LVDS data signal and another synchronization signal, and the serial-parallel converted LVDS data signal and others 7. An LVDS receiver according to claim 6, further comprising a device for switching between the video signal and the video signal.
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