JP2008104301A - Inverter apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To attain reduction in cost and size by decreasing the number of current detection sensors. <P>SOLUTION: The inverter apparatus includes an inverter circuit having three series circuits constituted of switching elements in three stages and connected in parallel with each other, a first load with three control terminals consisting of respective control terminals of the connecting points between the switching elements in the first and second stages of respective rows in a triple bridge inverter circuit, a second load with three control terminals consisting of respective control terminals connected to the connecting points between the switching elements in the second and third stages of respective rows in the triple bridge inverter circuit, an inverter control means controlling the on/off state of the switching elements, a plurality of current detecting means detecting the current flowing in the switching elements of respective rows in any stages from the first to the third stage, and a current calculating means calculating the load current flowing in the first and the second loads based on the current detected by the plurality of current detecting means and the on/off state of the switching elements. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、インバータ装置に関する。特に、複数の負荷が接続された３段以上のブリッジインバータ回路において、各負荷に流れる負荷電流の算出に関する。   The present invention relates to an inverter device. In particular, the present invention relates to calculation of a load current flowing through each load in a bridge inverter circuit having three or more stages connected to a plurality of loads.

従来、例えば、特許文献１には、３段に配置されたスイッチング素子により直列回路が構成されるとともに、３つの前記直列回路が並列に接続されたトリプルブリッジインバータ回路と、該トリプルブリッジインバータ回路の各列の１段目の前記スイッチング素子と２段目のスイッチング素子との接続点に接続された各制御端子からなる３つの制御端子を有する第１負荷と、トリプルブリッジインバータ回路の各列の２段目の前記スイッチング素子と３段目のスイッチング素子との接続点に接続された各制御端子からなる３つの制御端子を有する第２負荷と、スイッチング素子のオン／オフ状態を制御するインバータ制御手段とを備えたインバータ装置が知られている。   Conventionally, for example, in Patent Document 1, a series circuit is configured by switching elements arranged in three stages, and a triple bridge inverter circuit in which the three series circuits are connected in parallel, and the triple bridge inverter circuit A first load having three control terminals each having a control terminal connected to a connection point between the first-stage switching element and the second-stage switching element in each row; and 2 in each row of the triple bridge inverter circuit. A second load having three control terminals each having a control terminal connected to a connection point between the switching element at the stage and the switching element at the third stage; and inverter control means for controlling the on / off state of the switching element There is known an inverter device comprising:

一般に、インバータ回路との間で電力変換を行うモータ等の負荷の目標トルクに対応する目標負荷電流を相毎に算出し、負荷に流れる実負荷電流を検出し、各相の実負荷電流が各相の目標負荷電流に一致するように、フィードバック制御を行うことにより、負荷に目標トルクが供給されるよう制御している。従来、トリプルブリッジインバータ回路において、第１及び第２負荷の各負荷について、各相に設けられた相電流センサにより実負荷電流を検出していた。
特開２００４−１１２９７０号公報 In general, the target load current corresponding to the target torque of a load such as a motor that performs power conversion with the inverter circuit is calculated for each phase, the actual load current flowing through the load is detected, and the actual load current of each phase is By performing feedback control so as to match the target load current of the phase, control is performed so that the target torque is supplied to the load. Conventionally, in a triple bridge inverter circuit, an actual load current is detected for each of the first and second loads by a phase current sensor provided in each phase.
JP 2004-112970 A

しかしながら、従来のように、各負荷について、相毎に相電流センサが必要となり、例えば、トリプルブリッジインバータ回路では、６個の相電流センサが必要となっていた。そのため、数多くの相電流センサによりインバータ装置のコストが高くなるとともに、サイズが大きくなるという問題点があった。   However, as in the prior art, for each load, a phase current sensor is required for each phase. For example, in a triple bridge inverter circuit, six phase current sensors are required. For this reason, there are problems that the cost of the inverter device is increased due to a large number of phase current sensors and the size is increased.

本発明は、上記問題点に鑑みてなされたものであり、電流センサの数を少なくして、コスト削減及びサイズを小さくすることのできるインバータ装置を提供することを目的とする。   The present invention has been made in view of the above-described problems, and an object of the present invention is to provide an inverter device that can reduce the number of current sensors to reduce cost and size.

請求項１記載の発明によると、３段に配置されたスイッチング素子により直列回路が構成されるとともに、３つの前記直列回路が並列に接続されたトリプルブリッジインバータ回路と、前記トリプルブリッジインバータ回路の各列の１段目の前記スイッチング素子と２段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第１負荷と、前記トリプルブリッジインバータ回路の各列の２段目の前記スイッチング素子と３段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第２負荷と、前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、１段目乃至３段目のいずれかの段の各列の前記スイッチング素子に流れる電流を検出する複数の電流検出手段と、前記複数の電流検出手段により検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第１及び第２負荷に流れる負荷電流を算出する電流算出手段とを具備したことを特徴とするインバータ装置が提供される。   According to the first aspect of the present invention, a series circuit is configured by switching elements arranged in three stages, and a triple bridge inverter circuit in which the three series circuits are connected in parallel, and each of the triple bridge inverter circuits A first load having three control terminals each including a control terminal connected to a connection point between the first-stage switching element and the second-stage switching element of each column; and each column of the triple bridge inverter circuit A second load having three control terminals composed of control terminals connected to a connection point between the second-stage switching element and the third-stage switching element, and an on / off state of the switching element. Inverter control means to control and current flowing in the switching element in each column of any one of the first to third stages is detected A plurality of current detection means, and a current calculation means for calculating a load current flowing through the first and second loads based on the current detected by the plurality of current detection means and the on / off state of the switching element; The inverter apparatus characterized by comprising is provided.

請求項２記載の発明によると、３段に配置されたスイッチング素子により直列回路が構成されるとともに、３つの前記直列回路が並列に接続されたトリプルブリッジインバータ回路と、前記トリプルブリッジインバータ回路の各列の１段目の前記スイッチング素子と２段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第１負荷と、前記トリプルブリッジインバータ回路の各列の２段目の前記スイッチング素子と３段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第２負荷と、前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、前記トリプルブリッジインバータ回路の一次側直流電流を検出する電流検出手段と、前記電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第１及び第２負に流れる負荷電流を算出する電流算出手段とを具備したことを特徴とするインバータ装置が提供される。   According to the invention of claim 2, a series circuit is configured by switching elements arranged in three stages, and a triple bridge inverter circuit in which the three series circuits are connected in parallel, and each of the triple bridge inverter circuits A first load having three control terminals each including a control terminal connected to a connection point between the first-stage switching element and the second-stage switching element of each column; and each column of the triple bridge inverter circuit A second load having three control terminals composed of control terminals connected to a connection point between the second-stage switching element and the third-stage switching element, and an on / off state of the switching element. Inverter control means for controlling, current detection means for detecting a primary side direct current of the triple bridge inverter circuit, An inverter device comprising: current calculating means for calculating the first and second negative load currents based on the current detected by the current detecting means and the on / off state of the switching element. Is provided.

請求項３記載の発明によると、請求項１又は２記載の発明において、前記インバータ制御手段は、前記スイッチング素子のオン／オフをパルス幅変調方式に基づき行い、該パルス幅変調方式における１キャリア周期内を２つ以下の駆動期間に分割し、該駆動期間毎に前記第１及び第２負荷を交互に時分割で通電制御を行うインバータ装置が提供される。   According to a third aspect of the invention, in the first or second aspect of the invention, the inverter control unit performs on / off of the switching element based on a pulse width modulation method, and one carrier period in the pulse width modulation method. There is provided an inverter device that divides the interior into two or less drive periods, and performs energization control by time division alternately for the first and second loads for each drive period.

請求項４記載の発明によると、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の前記直列回路が並列に接続されたＭ段ブリッジインバータ回路と、前記Ｍ段ブリッジインバータ回路の各列のｊ（ｊは１から（Ｍ−１）までの自然数）段目の前記スイッチング素子と（前記ｊ＋１）段目の前記スイッチング素子との接続点に接続された各制御端子からなる前記Ｎ個の制御端子を有する第ｊ負荷と、前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、前記Ｍ段ブリッジインバータ回路の所定段の各列の前記スイッチング素子に流れる電流を検出する電流検出手段と、前記電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第ｊ（ｊは１から（Ｍ−１）までの自然数）負荷の負荷電流を算出する電流算出手段とを具備したことを特徴とするインバータ装置が提供される。   According to the invention of claim 4, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and M (N stages) in which N (N ≧ 2) serial circuits are connected in parallel. Connection between the bridge inverter circuit and the switching element of j (j is a natural number from 1 to (M−1)) stage and the switching element of (j + 1) stage of each column of the M-stage bridge inverter circuit A j-th load having the N number of control terminals connected to a point, inverter control means for controlling the on / off state of the switching element, and each of the predetermined stages of the M-stage bridge inverter circuit Current detection means for detecting a current flowing through the switching elements in a row, and based on the current detected by the current detection means and the on / off state of the switching elements, (J is a natural number from 1 to (M-1)) inverter apparatus characterized by comprising a current calculator for calculating the load current of the load is provided.

請求項５記載の発明によると、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の前記直列回路が並列に接続されたＭ段ブリッジインバータ回路と、前記Ｍ段ブリッジインバータ回路の各列のｊ（ｊは１から（Ｍ−１）までの自然数）段目の前記スイッチング素子と（前記ｊ＋１）段目の前記スイッチング素子との接続点に接続された各制御端子からなる前記Ｎ個の前記制御端子を有する第ｊ負荷と、前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、前記Ｍ段ブリッジインバータ回路の一次側直流電流を検出する電流検出手段と、前記電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第ｊ（ｊは１から（Ｍ−１）までの自然数）負荷に流れる負荷電流を算出する電流算出手段とを具備したことを特徴とするインバータ装置が提供される。   According to the invention of claim 5, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and M (N stages) in which N (N ≧ 2) serial circuits are connected in parallel. Connection between the bridge inverter circuit and the switching element of j (j is a natural number from 1 to (M−1)) stage and the switching element of (j + 1) stage of each column of the M-stage bridge inverter circuit A j-th load having the N control terminals, each of which is connected to a point, inverter control means for controlling the on / off state of the switching element, and a primary side direct current of the M-stage bridge inverter circuit Based on the current detection means for detecting the current, the current detected by the current detection means and the on / off state of the switching element, the jth (j is from 1 to (M−1)) Inverter apparatus is provided which is characterized by comprising a current calculator for calculating the load current flowing through the natural number) load.

請求項６記載の発明によると、請求項４又は５記載の発明において、前記インバータ制御手段は、前記スイッチング素子のオン／オフをパルス幅変調方式に基づき行い、該パルス幅変調方式における１キャリア周期内を（Ｍ−１）個以下の駆動期間に分割し、該駆動期間毎に前記第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行うことを特徴とするインバータ装置が提供される。   According to a sixth aspect of the invention, in the fourth or fifth aspect of the invention, the inverter control unit performs on / off of the switching element based on a pulse width modulation method, and one carrier period in the pulse width modulation method. The inside is divided into (M−1) or less driving periods, and the j-th load (j is a natural number from 1 to (M−1)) is time-divisionally controlled for each driving period. An inverter device is provided.

請求項１記載の発明によると、電流検出手段を各負荷について相毎に設けるのではなく、１段目乃至３段目のいずれかの段の各列のスイッチング素子に流れる電流を検出するように設け、電流算出手段により複数の電流検出手段により検出された電流及びスイッチング素子のオン／オフ状態に基づいて、第１及び第２負荷に流れる負荷電流を算出するので、電流検出手段の数を減少させることができ、インバータ装置のコストを低減するとともにサイズを小さくすることができる。   According to the first aspect of the present invention, the current detection means is not provided for each phase for each load, but detects the current flowing through the switching element in each column of any one of the first to third stages. The load current flowing through the first and second loads is calculated based on the current detected by the plurality of current detection means and the on / off state of the switching element by the current calculation means, so the number of current detection means is reduced. Thus, the cost of the inverter device can be reduced and the size can be reduced.

請求項２記載の発明によると、電流検出手段を各負荷について相毎に設けるのではなく、トリプルブリッジインバータ回路の一次入力側直流電流を検出するように設け、電流算出手段により検出された電流及びスイッチング素子のオン／オフ状態に基づいて、第１及び第２負荷に流れる負荷電流を算出するので、電流検出手段の数を減少させることができ、インバータ装置のコストを低減するとともにサイズを小さくすることができる。   According to the second aspect of the present invention, the current detection means is not provided for each phase for each load, but is provided so as to detect the primary input side DC current of the triple bridge inverter circuit, and the current detected by the current calculation means and Since the load currents flowing through the first and second loads are calculated based on the on / off state of the switching element, the number of current detection means can be reduced, reducing the cost and the size of the inverter device. be able to.

請求項３記載の発明によると、スイッチング素子のオン／オフをパルス幅変調方式に基づき行い、該パルス幅変調方式における１キャリア周期内を２つ以下の駆動期間に分割し、該駆動期間毎に第１及び第２負荷を交互に時分割で通電制御を行うので、インバータ装置により第１及び第２負荷を駆動制御することができる。   According to the third aspect of the present invention, the switching element is turned on / off based on the pulse width modulation method, and one carrier cycle in the pulse width modulation method is divided into two or less drive periods, Since the first and second loads are alternately energized in a time-sharing manner, the first and second loads can be driven and controlled by the inverter device.

請求項４記載の発明によると、Ｍ段ブリッジインバータ回路の各ｊ（ｊ＝１〜Ｍ−１）列にＮ相の第ｊ負荷が接続されたインバータ装置において、電流検出手段をＭ段ブリッジインバータ回路の所定段の各列のスイッチング素子に流れる電流を検出するように設け、
電流算出手段により、電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、第ｊ（ｊは１から（Ｍ−１）までの自然数）負荷に流れる負荷電流を算出するので、電流検出手段の数を減少させることができ、インバータ装置のコストを低減するとともにサイズを小さくすることができる。 According to the fourth aspect of the present invention, in the inverter device in which the N-phase jth load is connected to each j (j = 1 to M−1) column of the M-stage bridge inverter circuit, the current detection means is the M-stage bridge inverter. Provided to detect the current flowing through the switching element of each column of the predetermined stage of the circuit,
Based on the current detected by the current detection means and the on / off state of the switching element, the current calculation means calculates the load current flowing through the jth load (j is a natural number from 1 to (M−1)). Therefore, the number of current detection means can be reduced, and the cost and the size of the inverter device can be reduced.

請求項５記載の発明によると、Ｍ段ブリッジインバータ回路の各ｊ（ｊ＝１〜Ｍ−１）列にＮ相の第ｊ負荷が接続されたインバータ装置において、電流検出手段をＭ段ブリッジインバータ回路の入力側及び出力側のいずれかに流れる電流を検出するように設け、電流算出手段により、電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、第ｊ（ｊは１から（Ｍ−１）までの自然数）負荷に流れる負荷電流を算出するので、電流検出手段の数を減少させることができ、インバータ装置のコストを低減するとともにサイズを小さくすることができる。   According to the fifth aspect of the present invention, in the inverter device in which the N-phase j-th load is connected to each j (j = 1 to M−1) column of the M-stage bridge inverter circuit, the current detecting means is the M-stage bridge inverter. A current flowing through either the input side or the output side of the circuit is detected. Based on the current detected by the current detection means and the on / off state of the switching element by the current calculation means, the jth (j Is a natural number from 1 to (M-1)), and the load current flowing through the load is calculated. Therefore, the number of current detection means can be reduced, and the cost and the size of the inverter device can be reduced.

請求項６記載の発明によると、スイッチング素子のオン／オフをパルス幅変調方式に基づき行い、パルス幅変調方式における１キャリア周期内を（Ｍ−１）個の駆動期間に分割し、駆動期間毎に第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行うので、１個のインバータ装置により（Ｍ−１）個の負荷を駆動制御することができる。   According to the sixth aspect of the invention, the switching element is turned on / off based on the pulse width modulation method, and one carrier cycle in the pulse width modulation method is divided into (M−1) drive periods, In addition, since the j-th load (j is a natural number from 1 to (M−1)) is time-divisionally controlled, (M−1) loads can be driven and controlled by one inverter device.

第１実施形態
図１は本発明の第１実施形態による示すインバータ装置３の構成図である。インバータ装置３は、２つの３相電力機器、例えば、ハイブリッド車両や燃料電池車両や電動車両などの車両に駆動源として搭載されるＤＣブラシレスモータ等の第１負荷６と、例えば、車両に搭載される空調装置等を駆動する車両用補機としてのＤＣブラシレスモータなどの第２負荷８とを駆動制御するインバータ回路２０を備え、例えば、直流電源２を直流電源として、モータＥＣＵ１８から入力されるゲート信号を受けて、第１負荷６及び第２負荷８の駆動及び回生を制御する。 First Embodiment FIG. 1 is a block diagram of an inverter device 3 shown according to a first embodiment of the present invention. The inverter device 3 is mounted on two three-phase power devices, for example, a first load 6 such as a DC brushless motor mounted as a drive source on a vehicle such as a hybrid vehicle, a fuel cell vehicle, and an electric vehicle, and mounted on the vehicle, for example. An inverter circuit 20 for driving and controlling a second load 8 such as a DC brushless motor as an auxiliary machine for a vehicle that drives an air conditioner or the like, for example, a gate input from a motor ECU 18 using the DC power supply 2 as a DC power supply In response to the signal, the driving and regeneration of the first load 6 and the second load 8 are controlled.

インバータ装置３は、直流電源２、インバータ回路４、第１モータ（第１負荷）６及び第２モータ（第２負荷）８、バッテリ電圧センサ１０、電流センサ１２Ｕ，１２Ｖ，１２Ｗ、位置検出センサ１４，１６、並びにモータＥＣＵ１８を具備する。直流電源２は、第１及び第２負荷６，８を駆動するための蓄電装置であり、リチウムイオン電池やニッケル水素などであり、複数の単電池がモジュール化された複数のバッテリブロックが直列接続されている。直流電源２はキャパシタでも良い。   The inverter device 3 includes a DC power source 2, an inverter circuit 4, a first motor (first load) 6 and a second motor (second load) 8, a battery voltage sensor 10, current sensors 12 U, 12 V, 12 W, and a position detection sensor 14. , 16 and a motor ECU 18. The DC power source 2 is a power storage device for driving the first and second loads 6 and 8, and is a lithium ion battery, nickel metal hydride, or the like, and a plurality of battery blocks in which a plurality of single cells are modularized are connected in series. Has been. The DC power supply 2 may be a capacitor.

インバータ回路４は、平滑コンデンサＣ、トランジスタのスイッチング素子（例えば、ＩＧＢＴ(Insulated Gate Bipolar mode Transistor)素子を複数用いてブリッジ接続してなるブリッジ回路２０及びゲート駆動回路２２を有する。平滑コンデンサＣは、直流電源２の正極端及び負極端の電源ラインに接続され、ブリッジ回路２０のスイッチングによるノイズを除去するためのコンデンサである。   The inverter circuit 4 includes a smoothing capacitor C, a bridge circuit 20 formed by bridge connection using a plurality of transistor switching elements (for example, IGBT (Insulated Gate Bipolar Mode Transistor) elements) and a gate drive circuit 22. The smoothing capacitor C includes: It is a capacitor for removing noise caused by switching of the bridge circuit 20 connected to the power supply lines at the positive electrode end and the negative electrode end of the DC power supply 2.

ブリッジ回路２０は、各３段に配置されたＩＧＢＴ素子ＵＨ，ＵＭ，ＵＬ、ＶＨ，ＶＭ，ＶＬ、ＷＨ，ＷＭ、ＷＬにより３つの直列回路が並列に接続されたトリプルブリッジインバータ回路である。   The bridge circuit 20 is a triple bridge inverter circuit in which three series circuits are connected in parallel by IGBT elements UH, UM, UL, VH, VM, VL, WH, WM, WL arranged in three stages.

直流電源２の正極端側（Ｐ側）のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのコレクタは直流電源２の正極側端子に接続され、負極端側（Ｎ側）のＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのエミッタは直流電源２の負極側端子に接続され、Ｐ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのエミッタは中段のＩＧＢＴ素子ＵＭ，ＶＭ，ＷＭのコレクタに接続され、中段のＩＧＢＴ素子ＵＭ，ＶＭ，ＷＭのエミッタはＮ側のＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのコレクタに接続され、Ｐ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨ、中段のＩＧＢＴ素子ＵＭ，ＶＭ，ＷＭ、Ｎ側のＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのコレクタ−エミッタ間にはエミッタからコレクタに向けて順方向となるようにしてフライホイールダイオードＤＵＨ，ＤＵＭ，ＤＵＬ、ＤＶＨ，ＤＶＭ，ＤＶＬ、ＤＷＨ，ＤＷＭ，ＤＷＬが接続されている。   The collectors of the IGBT elements UH, VH, WH on the positive electrode end side (P side) of the DC power supply 2 are connected to the positive terminal of the DC power supply 2, and the emitters of the IGBT elements UL, VL, WL on the negative electrode end side (N side). Is connected to the negative electrode side terminal of the DC power source 2, and the emitters of the P-side IGBT elements UH, VH, WH are connected to the collectors of the middle-stage IGBT elements UM, VM, WM, and the middle-stage IGBT elements UM, VM, WM The emitter is connected to the collectors of the N-side IGBT elements UL, VL, WL, the P-side IGBT elements UH, VH, WH, the middle-stage IGBT elements UM, VM, WM, and the N-side IGBT elements UL, VL, WL. Flywheel diodes DUH, DUM, DUL, DVH, DVM, DVL, DWH, DW so that the forward direction is from the emitter to the collector between the collector and the emitter. , DWL are connected.

ゲート駆動回路２２は、モータＥＣＵ１８から入力されるゲート信号に応じて、ＩＧＢＴ素子ＵＨ，ＵＭ，ＵＬ、ＶＨ，ＶＭ，ＶＬ、ＷＨ，ＷＭ，ＷＬをオン／オフするパルスをＩＧＢＴ素子ＵＨ，ＵＭ，ＵＬ、ＶＨ，ＶＭ，ＶＬ、ＷＨ，ＷＭ，ＷＬのゲートに入力する。   The gate drive circuit 22 generates pulses for turning on / off the IGBT elements UH, UM, UL, VH, VM, VL, WH, WM, WL in accordance with the gate signals input from the motor ECU 18. Input to the gates of UL, VH, VM, VL, WH, WM, WL.

ＩＧＢＴ素子ＵＨ，ＵＭ，ＵＬ，ＶＨ，ＶＭ，ＶＬ，ＷＨ，ＷＭ，ＷＬをパルス幅変調（ＰＷＭ）方式によりＯＮ／ＯＦＦするパルス信号（ゲート信号）がＥＣＵ１８よりゲート駆動回路２２を通してＩＧＢＴ素子ＵＨ，ＵＭ，ＵＬ，ＶＨ，ＶＭ，ＶＬ，ＷＨ，ＷＭ，ＷＬのゲートに入力される。各ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのエミッタ及び各ＩＧＢＴ素子ＵＭ，ＶＭ，ＷＭのコレクタは、第１モータ６のＵ，Ｖ，Ｗ相の例えば固定子巻線などのコイル端子（制御端子）に接続されている。また、各ＩＧＢＴ素子ＵＭ，ＶＭ，ＷＭのエミッタ及び各ＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのコレクタは、第２モータ８のＵ，Ｖ，Ｗ相の例えば固定子巻線などのコイル端子（制御端子）に接続されている。   A pulse signal (gate signal) for turning on / off the IGBT elements UH, UM, UL, VH, VM, VL, WH, WM, WL by a pulse width modulation (PWM) system is sent from the ECU 18 through the gate drive circuit 22 to the IGBT elements UH, UM, UL, VH, VM, VL, WH, WM, WL are input to the gates. The emitter of each IGBT element UH, VH, WH and the collector of each IGBT element UM, VM, WM are connected to a coil terminal (control terminal) such as a stator winding of the U, V, W phase of the first motor 6. Has been. The emitters of the IGBT elements UM, VM, and WM and the collectors of the IGBT elements UL, VL, and WL are coil terminals (control terminals) such as stator windings of the U, V, and W phases of the second motor 8. It is connected to the.

インバータ回路４においては、第１モータ６の駆動及び回生作動を制御する際には、トリプルブリッジインバータ回路２０の各相にある３つのＩＧＢＴ素子においてＮ側のＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬがＯＮ状態に固定され、例えば、図２（ａ）に示すように、ＩＧＢＴ素子ＵＨ，ＵＭ、ＶＨ，ＶＭ、ＷＨ，ＷＭによる構成される等価的な第１インバータ４Ａに対して、ＩＧＢＴ素子ＵＨ，ＵＭ、ＶＨ，ＶＭ、ＷＨ，ＷＭをパルス幅変調によりＯＮ／ＯＦＦ駆動するゲート信号がモータＥＣＵ１８から入力される。   In the inverter circuit 4, when controlling the driving and regenerative operation of the first motor 6, the N-side IGBT elements UL, VL, WL are in the ON state in the three IGBT elements in each phase of the triple bridge inverter circuit 20. For example, as shown in FIG. 2 (a), the IGBT elements UH, UM, UM, UM, WM, WM, WM are equivalent to the equivalent first inverter 4A constituted by the IGBT elements UH, UM, VH, VM, WH, WM. A gate signal for ON / OFF driving VH, VM, WH, WM by pulse width modulation is input from the motor ECU 18.

また、第２モータ８の駆動及び回生作動を制御する際には、トリプルブリッジインバータ回路２０の各相にある３つのＩＧＢＴ素子においてＰ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨがＯＮ状態に固定され、例えば、図２（ｂ）に示すように、ＩＧＢＴ素子ＵＭ，ＵＬ、ＶＭ，ＶＬ、ＷＭ，ＷＬにより構成される等価的な第２インバータ４Ｂに対して、ＩＧＢＴ素子ＵＭ，ＵＬ、ＶＭ，ＶＬ、ＷＭ，ＷＬをパルス幅変調によりＯＮ／ＯＦＦ駆動するゲート信号がモータＥＣＵ１８から入力される。   Further, when controlling the driving and regenerative operation of the second motor 8, the IGBT elements UH, VH, WH on the P side are fixed to the ON state in the three IGBT elements in each phase of the triple bridge inverter circuit 20, For example, as shown in FIG. 2B, the IGBT elements UM, UL, VM, VL, and the like are equivalent to the equivalent second inverter 4B configured by the IGBT elements UM, UL, VM, VL, WM, WL. A gate signal for ON / OFF driving WM and WL by pulse width modulation is input from the motor ECU 18.

第１及び第２モータ６，８は、インバータ回路４との間で電力変換が行われる負荷であり、３相電力機器、例えば、ハイブリッド車両や燃料電池車両や電動車両などの車両に駆動源として搭載されるＤＣブラシレスモータ等である。バッテリ電圧センサ１０は、直流電源２の電圧を検出するセンサである。電流センサ（電流検出手段）１２Ｕ，１２Ｖ，１２Ｗは、直流電源２の正極側に接続される電源ラインとＰ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのコレクタ間に接続され、ＵＨ，ＶＨ，ＷＨのコレクタに流れる電流ｉｕ，ｉｖ，ｉｗを検出するセンサである。電流ｉｕ，ｉｖ，ｉｗは、直流電源２の正極端の電源ラインからＵＨ，ＶＨ，ＷＨのコレクタに流れる電流を正とする。第１及び第２モータ６，８のＵ，Ｖ，Ｗの相電流を検出するセンサは設けられていない。   The first and second motors 6 and 8 are loads that perform power conversion with the inverter circuit 4, and serve as driving sources for three-phase power devices such as hybrid vehicles, fuel cell vehicles, and electric vehicles. A DC brushless motor or the like to be mounted. The battery voltage sensor 10 is a sensor that detects the voltage of the DC power supply 2. Current sensors (current detection means) 12U, 12V, 12W are connected between the power supply line connected to the positive side of the DC power supply 2 and the collectors of the IGBT elements UH, VH, WH on the P side, It is a sensor that detects currents iu, iv, iw flowing through the collector. The currents iu, iv, iw are positive from the power supply line at the positive end of the DC power supply 2 to the collectors of UH, VH, WH. Sensors for detecting the U, V, W phase currents of the first and second motors 6, 8 are not provided.

位置検出センサ１４，１６は、第１及び第２モータ６，８のステータとロータとの相対回転角θ１，θ２を検出するセンサである。センサ１０，１２Ｕ，１２Ｖ，１２Ｗ，１４，１６の出力信号は、モータＥＣＵ１８に入力され、アナログ／デジタル変換器によりアナログ信号からデジタル信号に変換されて、モータＥＣＵ１８で処理される。   The position detection sensors 14 and 16 are sensors that detect relative rotation angles θ1 and θ2 between the stator and the rotor of the first and second motors 6 and 8. The output signals of the sensors 10, 12U, 12V, 12W, 14, 16 are input to the motor ECU 18, converted from analog signals to digital signals by the analog / digital converter, and processed by the motor ECU 18.

モータＥＣＵ１８は、第１モータ６及び第２モータ８の負荷の駆動及び非駆動を制御するモータ制御手段（負荷制御手段）（インバータ制御手段）として機能するものであり、図３に示すように、第１目標Ｖｄ＊，Ｖｑ＊算出手段５０、第１目標Ｖα＊，Ｖβ＊算出手段５２、第１ＰＷＭ制御手段５４、第１ゲート信号出力手段５６、第１相電流算出手段５８、第２目標Ｖｄ＊，Ｖｑ＊算出手段６０、第２目標Ｖα＊，Ｖβ＊算出手段６２、第２ＰＷＭ制御手段６４、第２ゲート信号出力手段６６及び第２相電流算出手段６８をプログラムの実行などにより実現する機能を有する。 The motor ECU 18 functions as motor control means (load control means) (inverter control means) that controls driving and non-driving of the loads of the first motor 6 and the second motor 8, and as shown in FIG. First target Vd * , Vq * calculation means 50, first target Vα * , Vβ * calculation means 52, first PWM control means 54, first gate signal output means 56, first phase current calculation means 58, second target Vd * , Vq * calculation means 60, second target Vα * , Vβ * calculation means 62, second PWM control means 64, second gate signal output means 66, and second phase current calculation means 68 are realized by executing a program or the like. Have

第１及び第２モータ６，８の二つのモータが同時に駆動されている期間は、両方のモータ６，８を駆動するためにＩＧＢＴ素子ＵＨ，ＵＭ，ＵＬ、ＶＨ，ＶＭ，ＶＬ、ＷＨ，ＷＭ、ＷＬにパルス幅制御信号に対応するゲート信号を出力する必要がある。そのため、図４に示すように、パルス幅変調方式に基づいてゲート信号を生成する際に用いるキャリア信号の１周期（キャリア周期Ｔｓ）を、二つの駆動期間に時分割し、Ｔ１を第１モータ６の駆動期間に、Ｔ２（＝Ｔｓ−Ｔ１）を第２モータ８の駆動期間に割り当てる。   During the period in which the first and second motors 6 and 8 are simultaneously driven, the IGBT elements UH, UM, UL, VH, VM, VL, WH, and WM are used to drive both the motors 6 and 8. , WL need to output a gate signal corresponding to the pulse width control signal. Therefore, as shown in FIG. 4, one period (carrier period Ts) of the carrier signal used when generating the gate signal based on the pulse width modulation method is time-divided into two drive periods, and T1 is the first motor. 6, T2 (= Ts−T1) is assigned to the driving period of the second motor 8.

例えば、１キャリア周期Ｔｓの前半が第１モータ６の駆動期間Ｔ１に、後半が第２モータ８の駆動期間Ｔ２に割り当てられる。第１モータ６の駆動期間Ｔ１では、第１インバータ回路４Ａが駆動され、第２モータ８の駆動期間Ｔ２では、第２インバータ回路４Ｂが駆動される。駆動期間Ｔ１，Ｔ２（＝Ｔｓ−Ｔ１）を第１インバータ駆動期間，第２インバータ駆動期間と呼ぶ。   For example, the first half of one carrier cycle Ts is assigned to the driving period T1 of the first motor 6, and the second half is assigned to the driving period T2 of the second motor 8. In the driving period T1 of the first motor 6, the first inverter circuit 4A is driven, and in the driving period T2 of the second motor 8, the second inverter circuit 4B is driven. The driving periods T1 and T2 (= Ts−T1) are referred to as a first inverter driving period and a second inverter driving period.

第１及び第２インバータ駆動期間Ｔ１,Ｔ２は、第１インバータ回路４Ａ及び第２インバータ回路４Ｂが第１及び第２負荷６，８との間で電力変換を行っている期間であり、第１負荷６及び第２負荷８がモータである場合は、モータの駆動及び回生の期間を含む。   The first and second inverter drive periods T1 and T2 are periods in which the first inverter circuit 4A and the second inverter circuit 4B perform power conversion with the first and second loads 6 and 8, In the case where the load 6 and the second load 8 are motors, the motor drive and regeneration periods are included.

第１インバータ駆動期間Ｔ１において、図５（ａ）に示すように、第２インバータ回路４Ｂをゼロベクトル、即ち、第２インバータ回路４ＢのＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬを全てＯＮ状態にして、第１インバータ回路４Ａを駆動制御する。同様に、第２インバータ駆動期間Ｔ２において、第１インバータ回路４Ａをゼロベクトル、即ち、第１インバータ回路４ＡのＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨを全てＯＮ状態にして、第２インバータ回路４Ｂを駆動制御する。   In the first inverter driving period T1, as shown in FIG. 5A, the second inverter circuit 4B is set to the zero vector, that is, the IGBT elements UL, VL, WL of the second inverter circuit 4B are all turned on, 1 Inverter circuit 4A is driven and controlled. Similarly, in the second inverter drive period T2, the first inverter circuit 4A is set to the zero vector, that is, the IGBT elements UH, VH, WH of the first inverter circuit 4A are all turned on, and the second inverter circuit 4B is driven and controlled. To do.

第１目標Ｖｄ＊，Ｖｑ＊算出手段５０は、第１モータ６について、回転直交座標をなすｄｑ座標上で電流のフィードバック制御を行うものであり、運転者のアクセル操作に係るアクセル開度を検出する図示しないアクセル開度センサ及び運転者のブレーキ操作に係る図示しないブレーキスイッチのＯＮ／ＯＦＦ等の各センサによる検出信号等から算出された車両の運転状態に応じた第１モータ６に対する第１トルク指令値から、第１目標ｄ軸電流ｉｄ＊及び第１目標ｑ軸電流ｉｑ＊を演算する。第１目標ｄ軸電流ｉｄ＊、第１目標ｑ軸電流ｉｑ＊、回転角度θ１、並びに第１相電流算出手段５８により算出されたＵ相電流ｉｕ１、Ｖ相電流ｉｖ１及びＷ相電流ｉｗ１の算出値をｄｑ座標上に変換して得た第１ｄ軸電流ｉｄ及び第１ｑ軸電流ｉｑから、第１ｄ軸電流ｉｄ及び第１ｑ軸電流ｉｑと第１目標ｄ軸電流ｉｄ＊及び第１目標ｑ軸電流ｉｑ＊との各偏差がゼロとなるように、第１目標ｄ軸電圧Ｖｄ＊及び第１目標ｑ軸電圧Ｖｑ＊を演算する。 The first target Vd * , Vq * calculation means 50 performs current feedback control on the dq coordinates forming the rotation orthogonal coordinates for the first motor 6, and detects the accelerator opening degree related to the driver's accelerator operation. A first torque for the first motor 6 corresponding to the driving state of the vehicle calculated from detection signals by an accelerator opening sensor (not shown) and a brake switch ON / OFF (not shown) relating to the brake operation of the driver. A first target d-axis current id * and a first target q-axis current iq * are calculated from the command values. First target d-axis current id * , first target q-axis current iq * , rotation angle θ1, and calculation of U-phase current iu1, V-phase current iv1, and W-phase current iw1 calculated by first-phase current calculation means 58 From the first d-axis current id and the first q-axis current iq obtained by converting the value on the dq coordinate, the first d-axis current id, the first q-axis current iq, the first target d-axis current id *, and the first target q-axis The first target d-axis voltage Vd * and the first target q-axis voltage Vq * are calculated so that each deviation from the current iq * becomes zero.

第１目標Ｖα＊，Ｖβ＊算出手段５２は、第１目標ｄ軸電圧Ｖｄ＊及び第１目標ｑ軸電圧Ｖｑ＊を静止座標系であるαβ座標軸上に変換して、第１目標電圧Ｖα＊，Ｖβ＊を演算する。
αβ座標系におけるベクトル（Ｖα＊，Ｖβ＊）を指令電圧ベクトルとする。第１ＰＷＭ制御手段５４は、第１目標電圧Ｖα＊，Ｖβ＊に基づき、Ｔ１を周期とする空間ベクトル変調方式により、ＵＨ，ＵＭ、ＶＨ，ＶＭ、及びＷＨ，ＷＭのゲートに印加するための４個のＰＷＭ制御パターンを求める。尚、パルス幅変調は、空間ベクトル変調方式以外の方式、例えば、正弦波・三角波比較方式でも良い。 The first target Vα * , Vβ * calculation means 52 converts the first target d-axis voltage Vd * and the first target q-axis voltage Vq * onto the αβ coordinate axis that is a stationary coordinate system, and thereby the first target voltage Vα *. , Vβ * is calculated.
A vector (Vα * , Vβ * ) in the αβ coordinate system is set as a command voltage vector. The first PWM control means 54 applies 4 to the gates of UH, UM, VH, VM, and WH, WM by a space vector modulation method with T1 as a period based on the first target voltages Vα * , Vβ *. One PWM control pattern is obtained. The pulse width modulation may be a method other than the space vector modulation method, for example, a sine wave / triangular wave comparison method.

空間ベクトル変調方式では、αβ座標空間が図６（ａ）に示すようにベクトルＶ１（１００），Ｖ２（１１０），Ｖ３（０１０），Ｖ４（０１１），Ｖ５（００１），Ｖ６（１０１）により領域Ｉ，ＩＩ，ＩＩＩ，ＩＶ，Ｖ，ＶＩに分割される。（＊＊＊）は、第１インバータ回路４Ａを駆動する場合は、（ＵＨ／ＵＭ），（ＶＨ／ＶＭ），（ＷＨ／ＷＭ）のＯＮ，ＯＦＦ状態を示し、１はＨ側がＯＮ、Ｍ側はＯＦＦ状態、０はＨ側がＯＦＦ状態，Ｍ側はＯＮ状態である。また、第２インバータ回路４Ｂを駆動する場合は、（ＵＭ／ＵＬ），（ＶＭ／ＶＬ），（ＷＭ／ＷＬ）のＯＮ状態，ＯＦＦ状態を示し、１はＭ側がＯＮ状態、Ｌ側はＯＦＦ状態、０はＭ側がＯＦＦ状態，Ｌ側はＯＮ状態である。   In the space vector modulation method, the αβ coordinate space is represented by vectors V1 (100), V2 (110), V3 (010), V4 (011), V5 (001), and V6 (101) as shown in FIG. Divided into regions I, II, III, IV, V, and VI. (***) indicates ON / OFF states of (UH / UM), (VH / VM), and (WH / WM) when driving the first inverter circuit 4A. The side is in the OFF state, 0 is the H side in the OFF state, and M is in the ON state. When the second inverter circuit 4B is driven, (UM / UL), (VM / VL), and (WM / WL) indicate the ON state and OFF state, where 1 is the M side ON state and the L side is OFF The state is 0, the M side is OFF, and the L side is ON.

図６（ａ）に示すαβ座標空間において、第１目標電圧Ｖα＊，Ｖβ＊に該当する空間ベクトルである指令電圧ベクトルを算出する。例えば、第１インバータ回路４Ａについて、ある時点での指令電圧ベクトルが領域Ｉにある場合、領域Ｉの指令電圧ベクトルは、Ｖ１（１００），Ｖ２（１１０）及びゼロベクトルの和で表され、第１インバータ駆動期間Ｔ１のＴｓ／２において、Ｖ７→Ｖ１→Ｖ２→Ｖ７となる。 In the αβ coordinate space shown in FIG. 6A, a command voltage vector which is a space vector corresponding to the first target voltages Vα * and Vβ * is calculated. For example, for the first inverter circuit 4A, when the command voltage vector at a certain point is in the region I, the command voltage vector in the region I is represented by the sum of V1 (100), V2 (110) and the zero vector, In Ts / 2 of one inverter driving period T1, V7 → V1 → V2 → V7.

従って、そのときのＰＷＭ制御パターンは、（１１１）→（１００）→（１１０）→（１１１）となる。パルス幅変調の変調率が高い場合は、ゼロベクトル期間が無くなることがある。また、ゼロベクトルはＶ７（１１１）の代わりに、Ｖ０（０００）でも良い。ゼロベクトルの選択は、例えば、ＩＧＢＴ素子のスイッチング回数が少なくなるようにする。   Therefore, the PWM control pattern at that time is (111) → (100) → (110) → (111). When the modulation rate of the pulse width modulation is high, the zero vector period may be lost. The zero vector may be V0 (000) instead of V7 (111). The zero vector is selected, for example, so that the number of switching times of the IGBT element is reduced.

尚、三角波キャリア変調方式の場合でも、Ｔ１において、三角波キャリア信号と目標Ｖｄ＊，Ｖｑ＊を座標変換して得られる目標相電圧Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を比較して、４個のＰＷＭ制御パターンを生成する。 Even in the case of the triangular wave carrier modulation system, four PWM signals are compared by comparing the target phase voltages Vu * , Vv * , Vw * obtained by coordinate conversion of the triangular wave carrier signal and the target Vd * , Vq * at T1. Generate a control pattern.

第１ゲート信号出力手段５６は、第１インバータ駆動期間Ｔ１において、第１ＰＷＭ制御手段５４により算出されたＰＷＭ制御パターンに対応するゲート信号をゲート駆動回路２２を通して、ＵＨ，ＵＭ，ＵＬ、ＶＨ，ＶＭ，ＶＬ、ＷＨ，ＷＭ，ＷＬのゲートに出力する。第１インバータ駆動期間Ｔ１において、ＵＬ，ＶＬ，ＷＬに（１１１）ゼロベクトルを出力する。   The first gate signal output means 56 outputs a gate signal corresponding to the PWM control pattern calculated by the first PWM control means 54 in the first inverter drive period T1 through the gate drive circuit 22 and UH, UM, UL, VH, VM. , VL, WH, WM, WL. In the first inverter driving period T1, (111) zero vectors are output to UL, VL, WL.

第１相電流算出手段５８は、第１インバータ駆動期間Ｔ１において電流センサ１２Ｕ，１２Ｖ，１２Ｗの検出電流ｉｕ，ｉｖ，ｉｗから以下に説明するように第１モータ６のＵ，Ｖ，Ｗ相の相電流（負荷電流）ｉｕ１，ｉｖ１，ｉｗ１を算出する。まず、検出電流ｉｕ，ｉｖ，ｉｗと第１モータ６の相電流ｉｕ１，ｉｖ１，ｉｗ１及びＰＷＭ制御パターンの関係について、例を挙げて説明する。   The first phase current calculation means 58 uses the detected currents iu, iv, iw of the current sensors 12U, 12V, 12W in the first inverter driving period T1, as described below, for the U, V, W phases of the first motor 6. Phase currents (load currents) iu1, iv1, and iw1 are calculated. First, the relationship between the detected currents iu, iv, iw, the phase currents iu1, iv1, iw1 of the first motor 6 and the PWM control pattern will be described with examples.

第１インバータ回路４Ａの指令電圧ベクトルが領域Ｉであると、図６（ｂ）に示すように、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＶＭ，ＷＭがＯＦＦ状態、ＵＬ，ＶＬ，ＷＬがＯＮ状態となる回路状態Ａ、ＵＨがＯＮ状態、ＶＨ，ＷＨがＯＦＦ状態、ＵＭがＯＦＦ、ＶＭ，ＷＭがＯＮ状態、ＵＬ，ＶＬ，ＷＬがＯＮ状態となる回路状態Ｂ、ＵＨ，ＶＨがＯＮ状態、ＷＨがＯＦＦ状態、ＵＭ，ＶＭがＯＦＦ状態、ＷＭがＯＮ状態、ＵＬ，ＶＬ，ＷＬがＯＮ状態となる回路状態Ｃ、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＶＭ，ＷＭがＯＦＦ状態、ＵＬ，ＶＬ，ＷＬがＯＮ状態となる回路状態ＤがＰＷＭ制御パターンの時間幅だけそれぞれ継続し、回路状態が順次遷移する。   When the command voltage vector of the first inverter circuit 4A is the region I, as shown in FIG. 6B, UH, VH, WH are in the ON state, UM, VM, WM are in the OFF state, and UL, VL, WL are Circuit states A, UH are on, VH, WH are off, UM is off, VM, WM are on, UL, VL, WL are on, circuit states B, UH, VH are on State, WH is OFF state, UM, VM is OFF state, WM is ON state, UL, VL, WL are ON state C, UH, VH, WH are ON state, UM, VM, WM are OFF state , UL, VL, WL are in the ON state, the circuit state D continues for the time width of the PWM control pattern, and the circuit state sequentially changes.

第１インバータ駆動期間Ｔ１では、ＵＬ，ＶＬ，ＷＬがＯＮ状態となっていることから、第２モータ８の相電流ｉｕ２，ｉｖ２，ｉｗ２は、ＵＬ，ＶＬ，ＷＬ又はＤＵＬ，ＤＶＬ，ＤＷＬを還流している。相電流ｉｕ２，ｉｖ２，ｉｗ２が還流し、電流ｉｕ，ｉｖ，ｉｗはＵＨ，ＶＨ，ＷＨのコレクタ電流であることから、相電流ｉｕ１，ｉｖ１，ｉｗ１のみを含み、相電流ｉｕ２，ｉｖ２，ｉｗ２を含むことがない。   In the first inverter driving period T1, since UL, VL, and WL are in an ON state, the phase currents iu2, iv2, and iw2 of the second motor 8 return to UL, VL, WL or DUL, DVL, DWL. is doing. Since the phase currents iu2, iv2, iw2 circulate and the currents iu, iv, iw are the collector currents of UH, VH, WH, only the phase currents iu1, iv1, iw1 are included, and the phase currents iu2, iv2, iw2 are included. Not included.

回路状態Ａでは、ＵＨ，ＶＨ，ＷＨがＯＮ状態であることから、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨ、第１モータ６、ＵＨ，ＶＨ，ＷＨのコレクタとＰ側の電源ラインに接続されるバスラインを通して、相電流ｉｕ１，ｉｖ１，ｉｗ１が還流する。ＵＭ，ＶＭ，ＷＭがＯＦＦ状態であることから、図７（ａ）に示すように、電流ｉｕ＝ｉｕ１，ｉｖ＝ｉｖ１，ｉｗ＝ｉｗ１となる。   In circuit state A, UH, VH, and WH are in the ON state, so UH, VH, WH or DUH, DVH, DWH, first motor 6, UH, VH, WH collector and P side power line are connected Phase currents iu1, iv1, and iw1 circulate through the bus lines. Since UM, VM, and WM are in the OFF state, currents iu = iu1, iv = iv1, and iw = iw1, as shown in FIG.

回路状態Ｂでは、ＵＨがＯＮ状態、ＶＨ，ＷＨがＯＦＦ状態、ＵＭがＯＦＦ状態、ＶＭ，ＷＭがＯＮ状態、ＵＬ，ＶＬ，ＷＬがＯＮ状態であることから、図７（ａ）に示すように、電流ｉｕ＝相電流ｉｕ１となる。また、ＶＨ，ＷＨがＯＦＦ状態であることから、電流ｉｖ＝ｉｗ＝０となる。   In circuit state B, UH is on, VH and WH are off, UM is off, VM and WM are on, and UL, VL, and WL are on, as shown in FIG. Current iu = phase current iu1. Since VH and WH are in the OFF state, current iv = iw = 0.

回路状態Ｃでは、ＵＨ，ＶＨがＯＮ状態、ＷＨがＯＦＦ状態、ＵＭ，ＶＭがＯＦＦ状態、ＷＭがＯＮ状態、ＵＬ，ＶＬ，ＷＬがＯＮ状態であることから、図７（ａ），（ｂ）に示すように、電流ｉｕ＝相電流ｉｕ１となる。また、図７（ａ），（ｂ）に示すように、電流ｉｖ＝相電流ｉｖ１となる。ＷＨがＯＦＦ状態であることから、電流ｉｗ＝０となる。第１モータ６は、３相モータであることから、ｉｕ１＋ｉｖ１＋ｉｗ１＝０が成り立ち、ｉｗ１＝−（ｉｕ１＋ｉｖ１）により算出することができる。回路状態Ｄでは、回路状態Ａと同様に、図７（ａ）に示すように、ｉｕ＝ｉｕ１，ｉｖ＝ｉｖ１，ｉｗ＝ｉｗ１となる。   In the circuit state C, UH and VH are in the ON state, WH is in the OFF state, UM and VM are in the OFF state, WM is in the ON state, and UL, VL, and WL are in the ON state. ), Current iu = phase current iu1. Further, as shown in FIGS. 7A and 7B, current iv = phase current iv1. Since WH is in the OFF state, the current iw = 0. Since the first motor 6 is a three-phase motor, iu1 + iv1 + iw1 = 0 holds, and can be calculated by iw1 = − (iu1 + iv1). In the circuit state D, as in the circuit state A, as shown in FIG. 7A, iu = iu1, iv = iv1, iw = iw1.

このように、例えば、ＰＷＭ制御パターンが（１１１），（１００），（１１０），（１１１）の場合には、ｉｕ，ｉｖ，ｉｗより相電流ｉｕ１，ｉｖ１，ｉｗ１を算出することができる。また、相電流が２個求められている場合は、残りの相電流は、その２個の相電流の和のマイナス値とすれば良い。パルス幅制御の変調率が高いことにより回路状態Ａ，Ｄが存在しない場合でも、回路状態Ｃで相電流ｉｕ１，ｉｖ１を検出し、相電流ｉｗ１を算出することが可能である。   Thus, for example, when the PWM control pattern is (111), (100), (110), (111), the phase currents iu1, iv1, iw1 can be calculated from iu, iv, iw. In addition, when two phase currents are obtained, the remaining phase current may be a negative value of the sum of the two phase currents. Even when the circuit states A and D do not exist due to the high modulation rate of the pulse width control, it is possible to detect the phase currents iu1 and iv1 in the circuit state C and calculate the phase current iw1.

図６（ａ）で取り上げた指令電圧ベクトルでは、上記のように、回路状態Ａ，Ｃ，Ｄで相電流ｉｕ１，ｉｖ１，ｉｗ１が検出・算出が可能となったが、どれか１つの回路状態から相電流ｉｕ１，ｉｖ１，ｉｗ１が検出又は演算により算出可能であれば制御上は問題ない。   In the command voltage vector taken up in FIG. 6A, the phase currents iu1, iv1, and iw1 can be detected and calculated in the circuit states A, C, and D as described above. As long as the phase currents iu1, iv1, and iw1 can be calculated by detection or calculation, there is no problem in control.

全ＰＷＭ制御パターンに通用する電流値の算出方法について説明する。図８において、Ｈ＿ＩＧＢＴ ＯＮはＰ側ＩＧＢＴがＯＮ状態、Ｍ＿ＩＧＢＴ ＯＮはＭ側ＩＧＢＴがＯＮ状態、Ｌ＿ＩＧＢＴ ＯＮはＮ側ＩＧＢＴがＯＮ状態であることを示す。   A method of calculating a current value that is applicable to all PWM control patterns will be described. In FIG. 8, H_IGBT ON indicates that the P-side IGBT is ON, M_IGBT ON indicates that the M-side IGBT is ON, and L_IGBT ON indicates that the N-side IGBT is ON.

第１インバータ駆動期間Ｔ１では、Ｐ側及びＭ側のＩＧＢＴを利用して、ＰＷＭ制御を行うため、各相のスイッチング状態はＨ＿ＩＧＢＴ ＯＮ、Ｍ＿ＩＧＢＴ ＯＮのどちらかの状態にある。電流センサ１２Ｕ，１２Ｖ，１２Ｗは各相のＰ側ＩＧＢＴのコレクタ端に存在するため、Ｈ＿ＩＧＢＴ ＯＮ状態で検出する電流値は、ｉｕ＝ｉｕ１，ｉｖ＝ｉｖ１，ｉｗ＝ｉｗ１となり、Ｍ＿ＩＧＢＴ ＯＮ状態では、ｉｕ＝０，ｉｖ＝０，ｉｗ＝０となる。   In the first inverter driving period T1, since PWM control is performed using the P-side and M-side IGBTs, the switching state of each phase is either H_IGBT ON or M_IGBT ON. Since the current sensors 12U, 12V, and 12W exist at the collector end of the P-side IGBT of each phase, the current value detected in the H_IGBT ON state is iu = iu1, iv = iv1, iw = iw1, and in the M_IGBT ON state, iu = 0, iv = 0, iw = 0.

また、第２インバータ駆動期間Ｔ２では、Ｍ側及びＮ側のＩＧＢＴを利用して、ＰＷＭ制御を行うため、各相のスイッチング状態は、Ｍ＿ＩＧＢＴ ＯＮ、Ｌ＿ＩＧＢＴ ＯＮのどちらかの状態にある。電流センサ１２Ｕ，１２Ｖ，１２Ｗは各相のＰ側ＩＧＢＴのコレクタ端に存在するため、Ｍ＿ＩＧＢＴ ＯＮ状態で検出する電流値は、ｉｕ＝ｉｕ１＋ｉｕ２，ｉｖ＝ｉｖ１＋ｉｖ２，ｉｗ＝ｉｗ１＋ｉｗ２となり、Ｌ＿ＩＧＢＴ ＯＮ状態では、ｉｕ＝ｉｕ１，ｉｖ＝ｉｖ１，ｉｗ＝ｉｗ１となる。これをスイッチング関数に表すと以下のようになる。   Further, in the second inverter drive period T2, PWM control is performed using the M-side and N-side IGBTs, so the switching state of each phase is either M_IGBT ON or L_IGBT ON. Since the current sensors 12U, 12V, and 12W exist at the collector end of the P-side IGBT of each phase, the current value detected in the M_IGBT ON state is iu = iu1 + iu2, iv = iv1 + iv2, iw = iw1 + iw2, and in the L_IGBT ON state, iu = iu1, iv = iv1, iw = iw1. This is expressed as a switching function as follows.

Ｎ相Ｘ段のＩＧＢＴのスイッチング関数ＳNXを次のように定義する。スイッチング関数ＳNXは、Ｎ相Ｘ段のＩＧＢＴ素子がＯＮ状態のとき、ＳNX＝１、Ｎ相Ｘ段のＩＧＢＴ素子がＯＦＦ状態のとき、ＳNX＝０と定義する。図９（ａ）において、ＳUH，ＳVH，ＳWHはＵＨ，ＶＨ，ＷＨのスイッチング関数、ＳUM，ＳVM，ＳWMはＵＭ，ＶＭ，ＷＭのスイッチング関数、ＳUL，ＳVL，ＳWLはＵＬ，ＶＬ，ＷＬのスイッチング関数である。 An N-phase X-stage IGBT switching function S NX is defined as follows. The switching function S NX is defined as S NX = 1 when the N-phase X-stage IGBT element is ON, and S NX = 0 when the N-phase X-stage IGBT element is OFF. In FIG. 9A, S UH , S VH , and S WH are switching functions of UH, VH, and WH, S UM , S VM , and S WM are switching functions of UM, VM, and WM, S UL , S VL , S WL is a switching function of UL, VL, WL.

電流ｉｕ，ｉｖ，ｉｗが検出する値は、スイッチング関数をあわせて表現すると、図９（ｂ）に示すようになる。即ち、第１インバータ駆動期間Ｔ１では、電流ｉｕ＝ＳUH＊ｉｕ１、電流ｉｖ＝ＳVH＊ｉｖ１、電流ｉｗ＝ＳWH＊ｉｗ１となる。 The values detected by the currents iu, iv, and iw are as shown in FIG. 9B when the switching function is expressed together. That is, in the first inverter driving period T1, the current iu = S UH * iu1, the current iv = S VH * iv1, and the current iw = S WH * iw1.

空間ベクトル変調では、各キャリア期間に存在する４つの回路状態Ａ〜Ｄのうち、１つの状態で少なくとも２つのＰ側のスイッチング素子は必ずＯＮ状態になる。上記より、ＯＮ状態となった２つの相は相電流を算出することができる。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ａ〜Ｄが如何なる状態であっても、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出することができる。   In the space vector modulation, at least two P-side switching elements are always in the ON state in one of the four circuit states A to D existing in each carrier period. From the above, the phase current can be calculated for the two phases in the ON state. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Accordingly, the phase currents iu1, iv1, and iw1 can be calculated regardless of the four circuit states A to D.

第１相電流算出手段（負荷電流算出手段）５８は、第１インバータ駆動期間Ｔ１において、ＵＨ，ＶＨ，ＷＨのＯＮ／ＯＦＦ状態により以下のようにして、相電流ｉｕ１，ｉｖ１，ｉｗ１を検出及び算出し、図示しないメモリ等に書き込む。ＵＨがＯＮ状態であれば、相電流ｉｕ１＝電流ｉｕとする。ＶＨがＯＮ状態であれば、相電流ｉｖ１＝電流ｉｖとする。ＷＨがＯＮ状態であれば、相電流ｉｗ１＝電流ｉｗとする。尚、二つの相電流ｕ１，ｖ１等が電流ｉｕ，ｉｖ，ｉｗから算出されているとき、残りの相電流は、二つの相電流の和のマイナス値とする。   The first phase current calculation means (load current calculation means) 58 detects the phase currents iu1, iv1, and iw1 in the first inverter drive period T1 as follows according to the ON / OFF states of UH, VH, and WH. Calculate and write to a memory or the like (not shown). If UH is in the ON state, phase current iu1 = current iu. If VH is ON, the phase current iv1 = current iv. If WH is ON, the phase current iw1 = current iw. When the two phase currents u1, v1, etc. are calculated from the currents iu, iv, iw, the remaining phase current is a negative value of the sum of the two phase currents.

第２目標Ｖｄ＊，Ｖｑ＊算出手段６０は、第２モータ８について、回転直交座標をなすｄｑ座標上で電流のフィードバック制御を行うものであり、例えば、車両の運転状態等に応じた第２モータ８に対する第２トルク指令値から、第２目標ｄ軸電流ｉｄ＊及び第２目標ｑ軸電流ｉｑ＊を演算する。第２目標ｄ軸電流ｉｄ＊、第２目標ｑ軸電流ｉｑ＊、回転角度θ２、並びに、第２相電流算出手段６８により算出されたＵ相電流ｉｕ２、Ｖ相電流ｉｖ２及びＷ相電流ｉｗ２の算出値をｄｑ座標上に変換して得た第２ｄ軸電流ｉｄ及び第２ｑ軸電流ｉｑから、第２ｄ軸電流ｉｄ及び第２ｑ軸電流ｉｑと第２目標ｄ軸電流ｉｄ＊及び第２目標ｑ軸電流ｉｑ＊との各偏差がゼロとなるように、第２目標ｄ軸電圧Ｖｄ＊及び第２目標ｑ軸電圧Ｖｑ＊を演算する。 The second target Vd * , Vq * calculation means 60 performs feedback control of current on the dq coordinate forming the rotation orthogonal coordinate for the second motor 8. For example, the second target Vd * , Vq * calculating means 60 A second target d-axis current id * and a second target q-axis current iq * are calculated from the second torque command value for the motor 8. Second target d-axis current id * , second target q-axis current iq * , rotation angle θ2, and U-phase current iu2, V-phase current iv2 and W-phase current iw2 calculated by second-phase current calculation means 68 From the second d-axis current id and the second q-axis current iq obtained by converting the calculated value on the dq coordinate, the second d-axis current id, the second q-axis current iq, the second target d-axis current id *, and the second target q The second target d-axis voltage Vd * and the second target q-axis voltage Vq * are calculated so that each deviation from the shaft current iq * becomes zero.

第２目標Ｖα＊，Ｖβ＊算出手段６２は、第２目標ｄ軸電圧Ｖｄ＊及び第２目標ｑ軸電圧Ｖｑ＊を静止座標系であるαβ座標軸上に変換して、第２目標電圧Ｖα＊，Ｖβ＊を演算する。第２ＰＷＭ制御手段６４は、第２インバータ駆動期間Ｔ２において、第２目標電圧Ｖα＊，Ｖβ＊に基づき、Ｔ２（＝Ｔｓ−Ｔ１）を周期とする空間ベクトル変調方式により、ＵＭ，ＵＬ、ＶＭ，ＶＬ及びＷＭ，ＷＬのゲートに印加するための４個のＰＷＭ制御パターンを求める。尚、パルス幅変調方式は、空間ベクトル変調方式以外の三角波キャリア変調方式でも良い。 The second target Vα * , Vβ * calculating means 62 converts the second target d-axis voltage Vd * and the second target q-axis voltage Vq * onto the αβ coordinate axis that is a stationary coordinate system, and thereby generates a second target voltage Vα *. , Vβ * is calculated. In the second inverter drive period T2, the second PWM control means 64 is based on the second target voltages Vα * and Vβ * , and uses a space vector modulation method with a period of T2 (= Ts−T1), thereby UM, UL, VM, Four PWM control patterns to be applied to the gates of VL, WM, and WL are obtained. The pulse width modulation method may be a triangular wave carrier modulation method other than the space vector modulation method.

第２ゲート信号出力手段６６は、第２インバータ駆動期間Ｔ２（＝Ｔｓ−Ｔ１）において、第２ＰＷＭ制御手段６４により算出されたＰＷＭ制御パターンに対応するゲート信号をゲート駆動回路２２を通して、ＵＨ，ＵＭ，ＵＬ、ＶＨ，ＶＭ，ＶＬ、ＷＨ，ＷＭ，ＷＬのゲートに出力する。第２インバータ駆動期間Ｔ２において、ＵＨ，ＶＨ，ＷＨに（１１１）ゼロベクトルを出力する。   The second gate signal output means 66 outputs a gate signal corresponding to the PWM control pattern calculated by the second PWM control means 64 in the second inverter drive period T2 (= Ts−T1) through the gate drive circuit 22 to UH, UM. , UL, VH, VM, VL, WH, WM, WL are output to the gates. In the second inverter drive period T2, (111) zero vectors are output to UH, VH, and WH.

第２相電流算出手段（負荷電流算出手段）６８は、第２インバータ駆動期間Ｔ２において、電流センサ１２Ｕ，１２Ｖ，１２Ｗの検出電流ｉｕ，ｉｖ，ｉｗ及び第１相電流算出手段５８により算出された相電流ｉｕ１，ｉｖ１，ｉｗ１及びＰＷＭ制御パターンから次のようにして第２モータ８のＵ，Ｖ，Ｗ相の相電流ｉｕ２，ｉｖ２，ｉｗ２を算出し、図示しないメモリ等に書き込む。   The second phase current calculation means (load current calculation means) 68 is calculated by the detected currents iu, iv, iw of the current sensors 12U, 12V, 12W and the first phase current calculation means 58 in the second inverter drive period T2. From the phase currents iu1, iv1, iw1 and the PWM control pattern, the U, V, W phase currents iu2, iv2, iw2 of the second motor 8 are calculated and written in a memory (not shown).

まず、図６及び図７を用いて、具体例を説明する。図６（ａ）に示すように、例えば、第２インバータ回路４Ｂついて、ある時点の指令電圧ベクトルが領域ＶＩに存在したとき、その時のＰＷＭ制御パターンは、Ｖ７（１１１），Ｖ６（１０１），Ｖ１（１００），Ｖ７（１１１）となる。   First, a specific example will be described with reference to FIGS. As shown in FIG. 6A, for example, for the second inverter circuit 4B, when a command voltage vector at a certain time exists in the region VI, the PWM control pattern at that time is V7 (111), V6 (101), V1 (100) and V7 (111).

ゼロベクトルは（１１１）の代わりに、（０００）でも良い。ゼロベクトルの選択は、ＩＧＢＴ素子のスイッチング回数が少なくなるようにする。パルス幅制御の変調率が高い場合は、ゼロベクトル期間が無くなることがある。尚、三角波キャリア変調方式の場合でも、Ｔ２（＝Ｔｓ−Ｔ１）において、三角波キャリア信号と目標Ｖｄ＊，Ｖｑ＊を座標変換して得られる目標Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を比較して、ＰＷＭ制御パターンを生成すれば良い。 The zero vector may be (000) instead of (111). The selection of the zero vector is performed so that the number of switching times of the IGBT element is reduced. When the modulation rate of the pulse width control is high, the zero vector period may be lost. Even when the triangular wave carrier modulation scheme, the T2 (= Ts-T1), a triangular wave carrier signal and the target Vd *, the target obtained by coordinate transformation Vq * Vu *, Vv *, and comparing Vw *, A PWM control pattern may be generated.

第２インバータ回路４Ｂについて、ある時点の指令電圧ベクトルが領域ＶＩに存在すると、図６（ｂ）に示すように、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＶＭ，ＷＭがＯＮ状態、ＵＬ，ＶＬ，ＷＬがＯＦＦ状態となる回路状態Ｅ、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＷＭがＯＮ状態、ＶＭがＯＦＦ状態、ＵＬ，ＷＬがＯＦＦ状態、ＶＬがＯＮ状態となる回路状態Ｆ、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭがＯＮ状態、ＶＭ，ＷＭがＯＦＦ状態、ＵＬがＯＦＦ状態、ＶＬ，ＷＬがＯＮ状態となる回路状態Ｇ、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭがＯＮ状態、ＶＭ，ＷＭがＯＦＦ状態、ＵＬがＯＦＦ状態、ＶＬ，ＷＬがＯＮ状態となる回路状態Ｇ、及びＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＶＭ，ＷＭがＯＮ状態、ＵＬ，ＶＬ，ＷＬがＯＦＦ状態となる状態ＨがＰＷＭ制御パターンの時間幅、それぞれ継続し、回路状態が順次遷移する。   As for the second inverter circuit 4B, when a command voltage vector at a certain point exists in the region VI, as shown in FIG. 6B, UH, VH, WH are in the ON state, UM, VM, WM are in the ON state, UL, Circuit state E in which VL and WL are OFF, circuit state F in which UH, VH and WH are ON, UM and WM are ON, VM is OFF, UL and WL are OFF, and VL is ON UH, VH, WH are in ON state, UM is in ON state, VM, WM are in OFF state, UL is in OFF state, VL, WL are in ON state G, UH, VH, WH are in ON state, UM is ON State, VM, WM are OFF, UL is OFF, VL, WL are ON, circuit state G, UH, VH, WH are ON, UM, VM, WM are ON, UL, VL, WL Is OFF Become the state H the time width of the PWM control pattern, respectively continues, the circuit state sequentially changes.

第２インバータ駆動期間Ｔ２では、ＵＨ，ＶＨ，ＷＨがＯＮ状態となっていることから、第１モータ６では、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨを通して、相電流ｉｕ１，ｉｖ１，ｉｗ１が還流している。このときの相電流ｉｕ１，ｉｖ１，ｉｗ１は、直前の第１モータ駆動期間Ｔ１で算出された相電流ｉｕ１，ｉｖ１，ｉｗ１（最後のゼロベクトル期間で算出された相電流を含む）が利用できる。   In the second inverter driving period T2, UH, VH, and WH are in the ON state. Therefore, in the first motor 6, the phase currents iu1, iv1, and iw1 are passed through UH, VH, WH or DUH, DVH, and DWH. It is refluxing. The phase currents iu1, iv1, iw1 at this time can use the phase currents iu1, iv1, iw1 calculated in the immediately preceding first motor drive period T1 (including the phase current calculated in the last zero vector period).

回路状態Ｅでは、相電流ｉｕ１，ｉｖ１，ｉｗ１が、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨ及び第１モータ６を通して、還流していること、並びにＵＭ，ＶＭ，ＷＭがＯＮ状態、ＵＬ，ＶＬ，ＷＬがＯＦＦ状態であることより、ｉｕ＝ｉｕ１＋ｉｕ２，ｉｖ＝ｉｖ１＋ｉｖ２，ｉｗ＝ｉｗ１＋ｉｗ２となる。従って、相電流ｉｕ２＝ｉｕ−ｉｕ１，ｉｖ２＝ｉｖ−ｉｖ１，ｉｗ２＝ｉｗ−ｉｗ２により相電流ｉｕ２，ｉｖ２，ｉｗ２を算出することができる。相電流ｉｕ１，ｉｖ１，ｉｗ１は、直前の第１インバータ駆動期間Ｔ１で算出された相電流である。   In the circuit state E, the phase currents iu1, iv1, iw1 are flowing back through UH, VH, WH or DUH, DVH, DWH and the first motor 6, and UM, VM, WM are in the ON state, UL, Since VL and WL are in the OFF state, iu = iu1 + iu2, iv = iv1 + iv2, iw = iw1 + iw2. Therefore, the phase currents iu2, iv2, and iw2 can be calculated from the phase currents iu2 = iu−iu1, iv2 = iv−iv1, and iw2 = iw−iw2. The phase currents iu1, iv1, and iw1 are phase currents calculated in the immediately preceding first inverter drive period T1.

回路状態Ｆでは、相電流ｉｕ１，ｉｖ１，ｉｗ１が、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨを通して、還流していること、並びにＵＭがＯＮ状態、ＶＭがＯＦＦ状態、ＷＭがＯＮ状態であり、ＵＬがＯＦＦ状態、ＶＬがＯＮ状態、ＷＬがＯＦＦ状態であることから、図７（ａ）に示すように、ｉｕ＝ｉｕ１＋ｉｕ２となる。   In the circuit state F, the phase currents iu1, iv1, iw1 are circulating through UH, VH, WH or DUH, DVH, DWH, and UM is in the ON state, VM is in the OFF state, and WM is in the ON state. , UL is in an OFF state, VL is in an ON state, and WL is in an OFF state, so that iu = iu1 + iu2 as shown in FIG.

また、ＶＭがＯＦＦ状態であることから、電流ｉｖは相電流ｉｖ１として還流し、図７（ａ）に示すように、ｉｖ＝ｉｖ１となる。ＷＭがＯＮ状態であることから、電流ｉｗはＷＨのエミッタ側で第１モータ６のＷ相のコイルに流れる電流とＷＭに流れる電流に分岐し、相電流ｉｗ１は還流する。ＷＭに分岐した電流は、ＷＭ→第２モータ８のＷ相のコイル→第２モータ８のＶ相のコイル→ＶＬと流れ、図７（ａ）に示すように、ｉｗ＝ｉｗ１＋ｉｗ２となる。よって、ｉｕ２＝ｉｕ−ｉｕ１，ｉｗ２＝ｉｗ−ｉｗ１により、相電流ｉｕ２，ｉｗ２を算出することができる。また、ｉｖ２＝−（ｉｕ２＋ｉｗ２）により相電流ｉｖ２を算出することができる。   Further, since the VM is in the OFF state, the current iv circulates as the phase current iv1, and iv = iv1 as shown in FIG. 7A. Since the WM is in the ON state, the current iw branches into a current flowing in the W-phase coil of the first motor 6 and a current flowing in the WM on the WH emitter side, and the phase current iw1 recirculates. The current branched to WM flows from WM → W-phase coil of second motor 8 → V-phase coil of second motor 8 → VL, and as shown in FIG. 7A, iw = iw1 + iw2. Therefore, the phase currents iu2, iw2 can be calculated by iu2 = iu-iu1, iw2 = iw-iw1. Further, the phase current iv2 can be calculated by iv2 = − (iu2 + iw2).

回路状態Ｇでは、相電流ｉｕ１，ｉｖ１，ｉｗ１が、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨを通して、還流していること、並びにＵＭがＯＮ状態、ＶＭがＯＦＦ状態、ＷＭがＯＦＦ状態、ＵＬがＯＦＦ状態、ＶＬがＯＮ状態、ＷＬがＯＮ状態であることから、図７（ａ）に示すように、ｉｕ＝ｉｕ１＋ｉｕ２となる。   In the circuit state G, the phase currents iu1, iv1, iw1 are circulating through UH, VH, WH or DUH, DVH, DWH, and UM is in the ON state, VM is in the OFF state, WM is in the OFF state, UL Since VL is OFF, VL is ON, and WL is ON, iu = iu1 + iu2 as shown in FIG.

また、ＶＭがＯＦＦ状態であることから、電流ｉｖは相電流ｉｖ１として還流し、図７（ａ）に示すように、ｉｖ＝ｉｖ１となる。ＷＭがＯＦＦ態であることから、電流ｉｗは相電流ｉｗ１として還流し、図７（ａ）に示すように、ｉｗ＝ｉｗ１となる。よって、ｉｕ２＝ｉｕ−ｉｖ１により、相電流ｉｕ２を算出することができる。   Further, since the VM is in the OFF state, the current iv circulates as the phase current iv1, and iv = iv1 as shown in FIG. 7A. Since the WM is in the OFF state, the current iw circulates as the phase current iw1, and iw = iw1 as shown in FIG. Therefore, the phase current iu2 can be calculated by iu2 = iu−iv1.

尚、このｉｖ１，ｉｗ１を用いて、ｉｖ＝ｉｖ１＋ｉｖ２，ｉｗ＝ｉｗ１＋ｉｗ２が成立したとき、ｉｖ２＝ｉｖ−ｉｖ１，ｉｗ２＝ｉｗ−ｉｗ１により相電流ｉｖ２，ｉｗ２を算出しても良い。   In addition, when iv = iv1 + iv2, iw = iw1 + iw2 is established by using iv1 and iw1, the phase currents iv2 and iw2 may be calculated by iv2 = iv−iv1, iw2 = iw−iw1.

回路状態Ｈでは、回路状態Ｅと同様に、ｉｕ＝ｉｕ１＋ｉｕ２，ｉｖ＝ｉｖ１＋ｉｖ２，ｉｗ＝ｉｗ１＋ｉｗ２となり、ｉｕ２＝ｉｕ−ｉｕ１，ｉｖ２＝ｉｖ−ｉｖ１，ｉｗ２＝ｉｗ−ｉｗ１より相電流ｉｕ２，ｉｖ２，ｉｗ２を算出できる。   In the circuit state H, as in the circuit state E, iu = iu1 + iu2, iv = iv1 + iv2, iw = iw1 + iw2, and iu2 = iu-iu1, iv2 = iv-iv1, iw2 = phase current iu2, iv2, iw2 Can be calculated.

図６（ａ）で取り上げた指令電圧ベクトルでは、上記説明のように、回路状態Ｅ，Ｆ，Ｈでｉｕ２，ｉｖ２，ｉｗ２が検出可能となったが、どれか１つの回路状態で検出可能であれば、制御上は問題ない。   In the command voltage vector taken up in FIG. 6A, as described above, iu2, iv2, and iw2 can be detected in the circuit states E, F, and H, but can be detected in any one of the circuit states. If there is, there is no problem in control.

以上より、全ＰＷＭ制御パターンに通用する電流値の算出方法について説明する。第２インバータ回路４ＢのＵＭ，ＶＭ，ＷＭ，ＵＬ，ＶＬ，ＷＬのスイッチング状態と電流との関係を表すと、図８のようになる。即ち、ＵＭがＯＮ状態でｉｕ＝ｉｕ１＋ｉｕ２，ＶＭがＯＮ状態でｉｖ＝ｉｖ１＋ｉｖ２，ＷＭがＯＮ状態でｉｗ＝ｉｗ１＋ｉｗ２となる。電流ｉｕ，ｉｖ，ｉｗはスイッチング関数をあわせて表現すると図９（ｂ）に示すようになる。即ち、図９（ｂ）に示すように、第２インバータ駆動期間Ｔ２では、電流ｉｕ＝ＳUH＊ｉｕ１＋ＳUM＊ｉｕ２、電流ｉｖ＝ＳVH＊ｉｖ１＋ＳVM＊ｉｖ２、電流ｉｗ＝ＳWH＊ｉｗ１＋ＳWM＊ｉｗ２となる。 From the above, a method of calculating a current value that is applicable to all PWM control patterns will be described. FIG. 8 shows the relationship between the switching state of the UM, VM, WM, UL, VL, WL and the current of the second inverter circuit 4B. That is, iu = iu1 + iu2, VM is in the ON state, iv = iv1 + iv2, and WM are in the ON state, and iw = iw1 + iw2. The currents iu, iv, and iw are expressed as shown in FIG. That is, as shown in FIG. 9B, in the second inverter driving period T2, the current iu = S UH * iu1 + S UM * iu2, the current iv = S VH * iv1 + S VM * iv2, and the current iw = S WH * iw1 + S WM * Iw2.

空間ベクトル変調では、各キャリア期間Ｔ２に存在する４つの回路状態Ｅ〜Ｆのうち、少なくとも、１つの状態で２つのＭ側のＩＧＢＴは必ずＯＮ状態になること、相電流ｉｕ１，ｉｖ１，ｉｗ１は第１インバータ駆動制御期間Ｔ１で算出されていることから、ＯＮ状態となった２つの相電流を必ず算出することができる。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ｅ〜Ｆが如何なる状態であっても、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出することができる。   In the space vector modulation, among the four circuit states E to F existing in each carrier period T2, at least one of the two M-side IGBTs is always in the ON state, and the phase currents iu1, iv1, and iw1 are Since it is calculated in the first inverter drive control period T1, the two phase currents in the ON state can always be calculated. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Therefore, the phase currents iu2, iv2, and iw2 can be calculated regardless of the four circuit states E to F.

第２相電流算出手段６８は、ＵＭ，ＶＭ，ＷＭのＯＮ／ＯＦＦ状態より以下のようにして、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出する。ＵＭがＯＮ状態であれば、相電流ｉｕ２＝ｉｕ−ｉｕ１とする。ＶＭがＯＮ状態であれば、相電流ｉｖ２＝ｉｖ−ｉｖ１とする。ＷＭがＯＮ状態であれば、相電流ｉｗ２＝ｉｗ−ｉｗ１とする。ｉｕ１，ｉｖ１，ｉｗ１は直前の第１インバータ駆動期間Ｔ１で検出された相電流である。尚、二つの相電流ｉｕ２，ｉｖ２等が算出されているとき、残りの相電流ｉｗ２等は、二つの相電流の和のマイナス値とする。   The second phase current calculation means 68 calculates the phase currents iu2, iv2, and iw2 from the ON / OFF states of UM, VM, and WM as follows. If the UM is in the ON state, the phase current iu2 = iu−iu1. If the VM is in the ON state, the phase current iv2 = iv−iv1. If the WM is on, the phase current iw2 = iw−iw1. iu1, iv1, and iw1 are phase currents detected in the immediately preceding first inverter drive period T1. When the two phase currents iu2, iv2, etc. are calculated, the remaining phase current iw2, etc. is a negative value of the sum of the two phase currents.

図１０に示すように、例えば、２つの連続するキャリア周期Ｔｓについて、時間順に、第１インバータ駆動期間Ｔ１ａ，第２インバータ駆動期間Ｔ２ａ，第１インバータ駆動期間Ｔ１ｂ，第２インバータ駆動期間Ｔ２ｂとする。   As shown in FIG. 10, for example, for two consecutive carrier cycles Ts, a first inverter drive period T1a, a second inverter drive period T2a, a first inverter drive period T1b, and a second inverter drive period T2b are arranged in time order. .

第1相電流算出手段５８は、第１インバータ駆動期間Ｔ１ａ，Ｔ１ｂにおいて、第１相電流ｉｕ１，ｉｖ１，ｉｗ１を算出する。また、第２相電流算出手段６８は、第２インバータ駆動期間Ｔ２ａ，Ｔ２ｂにおいて、直前の第１インバータ駆動期間Ｔ１ａ，Ｔ１ｂにおいて第1相電流算出手段５８が検出・算出した第１相電流ｉｕ１，ｉｖ１，ｉｗ１を用いて、第２相電流ｉｕ２，ｉｖ２，ｉｗ２を算出する。   The first phase current calculation means 58 calculates the first phase currents iu1, iv1, iw1 in the first inverter drive periods T1a, T1b. Further, the second phase current calculation means 68 is the first phase current iu1, detected and calculated by the first phase current calculation means 58 in the immediately preceding first inverter drive periods T1a and T1b in the second inverter drive periods T2a and T2b. Second phase currents iu2, iv2, and iw2 are calculated using iv1 and iw1.

第１インバータ駆動期間Ｔ１ａにおけるＰＷＭ制御パターンは直前の第２インバータ駆動期間で決定される。第１インバータ駆動期間Ｔ１ｂにおけるＰＷＭ制御パターンは直前の第２インバータ駆動期間Ｔ２ａで決定される。第２インバータ駆動期間Ｔ２ａ，Ｔ２ｂにおけるＰＷＭ制御パターンは直前の第１インバータ駆動期間Ｔ１ａ，Ｔ１ｂで決定される。   The PWM control pattern in the first inverter driving period T1a is determined in the immediately preceding second inverter driving period. The PWM control pattern in the first inverter drive period T1b is determined in the immediately preceding second inverter drive period T2a. The PWM control pattern in the second inverter drive periods T2a and T2b is determined by the immediately preceding first inverter drive periods T1a and T1b.

第１インバータ駆動期間Ｔ１ａで決定される第２インバータ駆動期間Ｔ２ａのＰＷＭ制御パターンは、直前の第２インバータ駆動期間で算出された相電流ｉｕ２，ｉｖ２，ｉｗ２を用いて決定される。第１インバータ駆動期間Ｔ１ｂで決定される第２インバータ駆動期間Ｔ２ｂのＰＷＭ制御パターンは、直前の第２インバータ駆動期間Ｔ２ａで算出された相電流ｉｕ２，ｉｖ２，ｉｗ２を用いて決定される。   The PWM control pattern of the second inverter drive period T2a determined in the first inverter drive period T1a is determined using the phase currents iu2, iv2, iw2 calculated in the immediately preceding second inverter drive period. The PWM control pattern of the second inverter drive period T2b determined in the first inverter drive period T1b is determined using the phase currents iu2, iv2, iw2 calculated in the immediately preceding second inverter drive period T2a.

第２インバータ駆動期間Ｔ２ａ，Ｔ２ｂで決定される第１インバータ駆動期間Ｔ１ｂ，Ｔ１ｃのＰＷＭ制御パターンは、直前の第１インバータ駆動期間Ｔ１ａ，Ｔ１ｂで算出された相電流ｉｕ１，ｉｖ１，ｉｗ１を用いて決定される。   The PWM control pattern of the first inverter drive periods T1b and T1c determined in the second inverter drive periods T2a and T2b uses the phase currents iu1, iv1 and iw1 calculated in the immediately preceding first inverter drive periods T1a and T1b. It is determined.

図１１〜図１５を参照して、本発明の実施形態によるモータ制御方法の一例の説明をする。図１１中のステップＳ２で第１インバータ回路４Ａを駆動するか否かを判定する。肯定判定ならば、ステップＳ４に進む。否定判定ならば、ステップＳ８に進む。ステップＳ４で第２インバータ回路４Ｂを駆動するか否かを判定する。肯定判定ならば、ステップＳ６に進む。否定判定ならば、ステップＳ１０に進む。ステップＳ６で第１インバータ回路４Ａ及び第２インバータ回路４Ｂを以下のようにして駆動する。   With reference to FIGS. 11-15, an example of the motor control method by embodiment of this invention is demonstrated. In step S2 in FIG. 11, it is determined whether or not the first inverter circuit 4A is to be driven. If a positive determination is made, the process proceeds to step S4. If a negative determination is made, the process proceeds to step S8. In step S4, it is determined whether to drive the second inverter circuit 4B. If a positive determination is made, the process proceeds to step S6. If a negative determination is made, the process proceeds to step S10. In step S6, the first inverter circuit 4A and the second inverter circuit 4B are driven as follows.

第１インバータ駆動期間Ｔ１において、第１インバータ回路４Ａを次のようにして、駆動する。次のようにして、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出する。   In the first inverter driving period T1, the first inverter circuit 4A is driven as follows. The phase currents iu1, iv1, and iw1 are calculated as follows.

図１２中のステップＳ８０で第１インバータ駆動期間Ｔ１において電流ｉｕ，ｉｖ，ｉｗを検出する。ステップＳ８２でＵＨがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ８４に進む。否定判定ならば、ステップＳ８６に進む。ステップＳ８４で相電流ｉｕ１＝ｉｕとする。   In step S80 in FIG. 12, currents iu, iv, and iw are detected in the first inverter drive period T1. In step S82, it is determined whether or not UH is in an ON state. If a positive determination is made, the process proceeds to step S84. If a negative determination is made, the process proceeds to step S86. In step S84, the phase current iu1 = iu is set.

ステップＳ８６でＶＨがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ８８に進む。否定判定ならば、ステップＳ９０に進む。ステップＳ８８で相電流ｉｖ１＝ｉｖとする。ステップＳ９０でＷＨがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ９２に進む。否定判定ならば、ステップＳ９４に進む。ステップＳ９２で相電流ｉｗ１＝ｉｗとする。   In step S86, it is determined whether or not VH is in an ON state. If a positive determination is made, the process proceeds to step S88. If a negative determination is made, the process proceeds to step S90. In step S88, the phase current iv1 = iv is set. In step S90, it is determined whether WH is in an ON state. If a positive determination is made, the process proceeds to step S92. If a negative determination is made, the process proceeds to step S94. In step S92, the phase current iw1 = iw is set.

ステップＳ９４で第１インバータ駆動期間Ｔ１が終了したか否かを判定する。肯定判定ならば、ステップＳ９６に進む。否定判定ならば、ステップＳ８０に戻る。ステップＳ９６で相電流ｉｕ１，ｉｖ１，ｉｗ１検出済みであるか否かを判定する。肯定判定ならば、終了する。否定判定ならば、ステップＳ９８に進む。ステップＳ９８で検出済みの相電流の和のマイナス値とすることにより未検出相電流を算出する。例えば、ｉｗ１＝−（ｉｕ１＋ｉｖ１）により算出する。   In step S94, it is determined whether or not the first inverter drive period T1 has ended. If a positive determination is made, the process proceeds to step S96. If a negative determination is made, the process returns to step S80. In step S96, it is determined whether or not the phase currents iu1, iv1, and iw1 have been detected. If a positive determination is made, the process ends. If a negative determination is made, the process proceeds to step S98. In step S98, the undetected phase current is calculated by setting it to a negative value of the sum of the detected phase currents. For example, iw1 = − (iu1 + iv1).

算出された相電流ｉｕ１，ｉｖ１，ｉｗ１は、図１０に示すように、直後の第２インバータ駆動期間Ｔ２において、相電流ｉｕ２，ｉｖ２，ｉｗ２の算出、及び直後の第２インバータ駆動期間Ｔ２において、直後の第１インバータ駆動期間Ｔ１のためのＰＷＭ制御パターン決定のための第１目標ｄ軸電圧Ｖｄ＊及び第１目標ｑ軸電圧Ｖｑ＊の演算に使用される。 As shown in FIG. 10, the calculated phase currents iu1, iv1, and iw1 are calculated in the second inverter driving period T2 immediately after the calculation of the phase currents iu2, iv2, iw2, and in the second inverter driving period T2 immediately after. It is used to calculate the first target d-axis voltage Vd * and the first target q-axis voltage Vq * for determining the PWM control pattern for the first inverter driving period T1 immediately after.

第２インバータ駆動期間Ｔ２において、図１３中のステップＳ３８で直前の第１インバータ駆動期間Ｔ１においてステップＳ８０〜Ｓ９８により算出された相電流ｉｕ１，ｉｗ１，ｉｗ１を読み込む。ステップＳ４０で車両の運転状態に応じた第１モータ６に対する第１トルク指令値から、第１目標ｄ軸電流ｉｄ＊及び第１目標ｑ軸電流ｉｑ＊を演算する。第１目標ｄ軸電流ｉｄ＊、第１目標ｑ軸電流ｉｑ＊、回転角度θ１、並びにステップＳ３８で読み込まれたＵ相電流ｉｕ１、Ｖ相電流ｉｖ１及びＷ相電流ｉｗ１をｄｑ座標上に変換して得た第１ｄ軸電流ｉｄ及び第１ｑ軸電流ｉｑから、第１ｄ軸電流ｉｄ及び第１ｑ軸電流ｉｑと第１目標ｄ軸電流ｉｄ＊及び第１目標ｑ軸電流ｉｑ＊との各偏差がゼロとなるように、第１目標ｄ軸電圧Ｖｄ＊及び第１目標ｑ軸電圧Ｖｑ＊を演算する。 In the second inverter drive period T2, the phase currents iu1, iw1, iw1 calculated in steps S80 to S98 in the immediately preceding first inverter drive period T1 are read in step S38 in FIG. In step S40, the first target d-axis current id * and the first target q-axis current iq * are calculated from the first torque command value for the first motor 6 according to the driving state of the vehicle. The first target d-axis current id * , the first target q-axis current iq * , the rotation angle θ1, and the U-phase current iu1, the V-phase current iv1, and the W-phase current iw1 read in step S38 are converted into dq coordinates. From the first d-axis current id and the first q-axis current iq obtained in this way, each deviation between the first d-axis current id and the first q-axis current iq and the first target d-axis current id * and the first target q-axis current iq * is The first target d-axis voltage Vd * and the first target q-axis voltage Vq * are calculated so as to be zero.

ステップＳ４２で第１目標ｄ軸電圧Ｖｄ＊及び第１目標ｑ軸電圧Ｖｑ＊を静止座標系であるαβ座標軸上に変換して、第１目標電圧Ｖα＊，Ｖβ＊を演算する。ステップＳ４４で第１目標電圧Ｖα＊，Ｖβ＊に基づき、Ｔ１におけるパルス幅変調により、ＵＨ，ＵＭ、ＶＨ，ＶＭ及びＷＨ，ＷＭのゲートに印加するための４個のＰＷＭ制御パターンを求める。 In step S42, the first target d-axis voltage Vd * and the first target q-axis voltage Vq * are converted onto the αβ coordinate axis which is a stationary coordinate system, and the first target voltages Vα * and Vβ * are calculated. In step S44, four PWM control patterns to be applied to the gates of UH, UM, VH, VM and WH, WM are obtained by pulse width modulation at T1 based on the first target voltages Vα * , Vβ * .

直後の第１インバータ駆動期間Ｔ１において、ステップＳ４６でＵＨ，ＶＨ，ＷＨ，ＵＭ，ＶＭ，ＷＭのゲートにＰＷＭ制御パターンに該当するゲート信号を出力するとともに、ＵＬ，ＶＬ，ＷＬにゼロベクトル（１１１）を出力する。   In the first inverter driving period T1 immediately after that, in step S46, a gate signal corresponding to the PWM control pattern is output to the gates of UH, VH, WH, UM, VM, WM, and zero vectors (111 ) Is output.

第２インバータ駆動期間Ｔ２において、第２インバータ回路４Ｂを以下のようにして、駆動する。次のようにして、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出する。図１４中のステップ１１０で第２インバータ駆動期間Ｔ２において電流ｉｕ，ｉｖ，ｉｗを検出する。ステップＳ１１２でＵＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１１４に進む。否定判定ならば、ステップＳ１１６に進む。ステップＳ１１６で相電流ｉｕ２＝ｉｕ−ｉｕ１とする。   In the second inverter driving period T2, the second inverter circuit 4B is driven as follows. The phase currents iu2, iv2, and iw2 are calculated as follows. In step 110 in FIG. 14, currents iu, iv, and iw are detected in the second inverter drive period T2. In step S112, it is determined whether the UM is in an ON state. If a positive determination is made, the process proceeds to step S114. If a negative determination is made, the process proceeds to step S116. In step S116, the phase current iu2 = iu-iu1 is set.

ステップＳ１１６でＶＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１１８に進む。否定判定ならば、ステップＳ１２０に進む。ステップＳ１１８で相電流ｉｖ２＝ｉｖ−ｉｖ１とする。ステップＳ１２０でＷＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１２２に進む。否定判定ならば、ステップＳ１２４に進む。ステップＳ１２２で相電流ｉｗ２＝ｉｗ−ｉｗ１とする。   In step S116, it is determined whether the VM is in an ON state. If a positive determination is made, the process proceeds to step S118. If a negative determination is made, the process proceeds to step S120. In step S118, the phase current iv2 = iv−iv1 is set. In step S120, it is determined whether the WM is in an ON state. If a positive determination is made, the process proceeds to step S122. If a negative determination is made, the process proceeds to step S124. In step S122, the phase current iw2 = iw−iw1 is set.

ステップＳ１２４で第２インバータ駆動期間Ｔ２が終了したか否かを判定する。肯定判定ならば、ステップＳ１２６に進む。否定判定ならば、ステップＳ１１０に戻る。ステップＳ１２６で相電流ｉｕ２，ｉｖ２，ｉｗ２が検出済みであるか否かを判定する。肯定判定ならば、終了する。否定判定ならば、ステップＳ１２８に進む。ステップＳ１２８で検出済みの相電流の和のマイナス値とすることにより未検出の相電流を算出する。例えば、ｉｗ２＝−（ｉｕ２＋ｉｖ２）により算出する。   In step S124, it is determined whether or not the second inverter drive period T2 has ended. If a positive determination is made, the process proceeds to step S126. If a negative determination is made, the process returns to step S110. In step S126, it is determined whether or not the phase currents iu2, iv2, iw2 have been detected. If a positive determination is made, the process ends. If a negative determination is made, the process proceeds to step S128. An undetected phase current is calculated by setting a negative value of the sum of the detected phase currents in step S128. For example, iw2 = − (iu2 + iv2) is calculated.

第１インバータ駆動期間Ｔ１において、図１５中のステップＳ５９で直前の第２インバータ駆動期間Ｔ２においてステップＳ１１０〜Ｓ１２８により算出された相電流ｉｕ２，ｉｗ２，ｉｗ２を読み込む。ステップＳ６０で車両の運転状態等に応じた第２モータ８に対する第２トルク指令値から、第２目標ｄ軸電流ｉｄ＊及び第２目標ｑ軸電流ｉｑ＊を演算する。第２目標ｄ軸電流ｉｄ＊、第２目標ｑ軸電流ｉｑ＊、回転角度θ２、並びにステップＳ５９で読み込まれたＵ相電流ｉｕ２、Ｖ相電流ｉｖ２及びＷ相電流ｉｗ２をｄｑ座標上に変換して得た第２ｄ軸電流及び第２ｑ軸電流から、第２ｄ軸電流ｉｄ及び第２ｑ軸電流ｉｑと第２目標ｄ軸電流ｉｄ＊及び第２目標ｑ軸電流ｉｑ＊との各偏差がゼロとなるように、第２目標ｄ軸電圧Ｖｄ＊及び第２目標ｑ軸電圧Ｖｑ＊を演算する。 In the first inverter driving period T1, the phase currents iu2, iw2, iw2 calculated in steps S110 to S128 in the immediately preceding second inverter driving period T2 are read in step S59 in FIG. In step S60, the second target d-axis current id * and the second target q-axis current iq * are calculated from the second torque command value for the second motor 8 corresponding to the driving state of the vehicle. The second target d-axis current id * , the second target q-axis current iq * , the rotation angle θ2, and the U-phase current iu2, the V-phase current iv2, and the W-phase current iw2 read in step S59 are converted into dq coordinates. From the second d-axis current and the second q-axis current obtained in this way, each deviation between the second d-axis current id and the second q-axis current iq and the second target d-axis current id * and the second target q-axis current iq * is zero. Thus, the second target d-axis voltage Vd * and the second target q-axis voltage Vq * are calculated.

ステップＳ６２で第２目標ｄ軸電圧Ｖｄ＊及び第２目標ｑ軸電圧Ｖｑ＊を静止座標系であるαβ座標軸上に変換して、第２目標電圧Ｖα＊，Ｖβ＊を演算する。ステップＳ６４で第２目標電圧Ｖα＊，Ｖβ＊に基づき、Ｔ２（＝Ｔｓ−Ｔ１）における空間ベクトル変調方式により、ＵＭ，ＵＬ、ＶＭ，ＶＬ及びＷＭ，ＷＬのゲートに印加するための４個のＰＷＭ制御パターンを求める。 In step S62, the second target d-axis voltage Vd * and the second target q-axis voltage Vq * are converted onto the αβ coordinate axis which is a stationary coordinate system, and the second target voltages Vα * and Vβ * are calculated. In step S64, based on the second target voltages Vα * and Vβ * , four spaces to be applied to the gates of UM, UL, VM, VL and WM, WL by the space vector modulation method at T2 (= Ts−T1). A PWM control pattern is obtained.

直後の第２インバータ駆動期間Ｔ２において、ステップＳ６６でＵＭ，ＶＭ，ＷＭ，ＵＬ，ＶＬ，ＷＬのゲートにＰＷＭ制御パターンに該当するゲート信号を出力するとともにＵＨ，ＶＨ，ＷＨにゼロベクトル（１１１）を出力する。   In the second inverter driving period T2 immediately after that, in step S66, a gate signal corresponding to the PWM control pattern is output to the gates of UM, VM, WM, UL, VL, WL, and zero vectors (111) to UH, VH, WH. Is output.

図１１中のステップＳ１０で第１インバータ回路４Ａを駆動、第２インバータ回路４Ｂを非駆動とする。即ち、ＵＨ，ＵＭ，ＶＨ，ＶＭ，ＷＨ，ＷＭには、１キャリア周期ＴｓにおいてＰＷＭ制御パターンに該当するゲート信号を出力するとともに、第２インバータ回路４ＢのＵＬ，ＶＬ，ＷＬがＯＮ状態となるようゼロベクトル（１１１）に該当するゲート信号を出力する。第１インバータ回路４Ａが駆動されている場合は、第１インバータ駆動期間Ｔ１と同様にして、電流ｉｕ，ｉｖ，ｉｗより相電流ｉｕ１，ｉｖ１，ｉｗ１を算出し、相電流ｉｕ１，ｉｖ１，ｉｗ１等に基づいて、第１インバータ駆動期間Ｔ１における第１インバータ回路４Ａの駆動制御と同様にして第１モータ６を駆動制御する。   In step S10 in FIG. 11, the first inverter circuit 4A is driven and the second inverter circuit 4B is not driven. That is, UH, UM, VH, VM, WH, and WM output gate signals corresponding to the PWM control pattern in one carrier cycle Ts, and UL, VL, and WL of the second inverter circuit 4B are turned on. A gate signal corresponding to the zero vector (111) is output. When the first inverter circuit 4A is driven, the phase currents iu1, iv1, iw1 are calculated from the currents iu, iv, iw in the same manner as in the first inverter driving period T1, and the phase currents iu1, iv1, iw1, etc. Based on the above, the drive control of the first motor 6 is performed in the same manner as the drive control of the first inverter circuit 4A in the first inverter drive period T1.

ステップＳ１２で第１インバータ回路４Ａを非駆動、第２インバータ回路４Ｂを駆動とする。即ち、ＵＨ，ＵＭ，ＶＨには、ＯＮ状態となるゼロベクトル（１１１）に該当するゲート信号を出力するとともに、ＵＭ，ＵＬ，ＶＭ，ＶＬ，ＷＭ，ＷＬには、１キャリア周期ＴｓにおいてＰＷＭ制御パターンに該当するゲート信号を出力する。   In step S12, the first inverter circuit 4A is not driven and the second inverter circuit 4B is driven. That is, a gate signal corresponding to the zero vector (111) that is turned on is output to UH, UM, and VH, and PWM control is performed to UM, UL, VM, VL, WM, and WL in one carrier cycle Ts. The gate signal corresponding to the pattern is output.

第１インバータ回路４Ａが非駆動であるときは、第１モータ６が停止しており、相電流ｉｕ１＝ｉｖ１＝ｉｗ１＝０であることから、上述の第２インバータ駆動期間Ｔ２において、相電流ｉｕ１＝ｉｖ１＝ｉｗ１＝０として、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出し、相電流ｉｕ２，ｉｖ２，ｉｗ２等に基づいて、第２インバータ駆動期間Ｔ２の第２インバータ回路４Ｂの駆動制御と同様にして第２モータ８を駆動制御する。ステップＳ１４で第１インバータ回路４Ａ及び第２インバータ回路４Ｂを非駆動とする。   When the first inverter circuit 4A is not driven, the first motor 6 is stopped and the phase current iu1 = iv1 = iw1 = 0. Therefore, in the above-described second inverter drive period T2, the phase current iu1 = Iv1 = iw1 = 0, phase currents iu2, iv2, iw2 are calculated, and based on the phase currents iu2, iv2, iw2, etc., similarly to the drive control of the second inverter circuit 4B in the second inverter drive period T2. The second motor 8 is driven and controlled. In step S14, the first inverter circuit 4A and the second inverter circuit 4B are not driven.

第１実施形態によれば、ＵＨ，ＶＨ，ＷＨのコレクタに流れる電流を検出する電流センサ１２Ｕ，１２Ｖ，１２Ｗを設けたのみなので、電流センサの数を少なくすることができ、インバータ装置のコストを削減できるとともにサイズを小さくすることができる。   According to the first embodiment, since only the current sensors 12U, 12V, and 12W that detect currents flowing through the collectors of UH, VH, and WH are provided, the number of current sensors can be reduced, and the cost of the inverter device can be reduced. It can be reduced and the size can be reduced.

第１実施形態では、トリプルブリッジインバータ回路の場合を例に説明したが、一般に、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、初段の各列のスイッチング素子に流れる電流を検知する電流センサを設ける。   In the first embodiment, the case of a triple bridge inverter circuit has been described as an example. In general, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and N (N ≧ 2) pieces. An M-stage N-phase bridge inverter circuit in which a series circuit is connected in parallel, and a j-th switching element (j is a natural number from 1 to (M−1)) of each phase of the M-stage N-phase bridge inverter circuit, Even in a configuration in which a jth load having N control terminals including each control terminal is connected to a connection point with a switching element in the (j + 1) th stage, a current for detecting a current flowing through the switching element in each column in the first stage Provide a sensor.

この場合、パルス幅変調方式における１キャリア周期内を（Ｍ−１）個の以下の駆動期間に分割し、駆動期間毎に第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行う。そして、各電流センサを流れる電流及び各スイッチング素子のＯＮ／ＯＦＦ状態に基づき負荷電流を算出する。   In this case, one carrier cycle in the pulse width modulation method is divided into (M−1) driving periods below, and the jth load (j is a natural number from 1 to (M−1)) for each driving period. Energization control is performed in time division. Then, the load current is calculated based on the current flowing through each current sensor and the ON / OFF state of each switching element.

第２実施形態
図１６は本発明の第２実施形態によるインバータ装置の構成図であり、図１中の構成要素と実質的に同一の構成要素には同一の符号を附している。図１６に示すように、電流センサ１２Ｕ，１２Ｖ，１２ＷをＵＨ，ＶＨ，ＷＨのエミッタ電流を検出するためにＵＨ，ＶＨ，ＷＨを流れるエミッタ電流が相電流ｉｕ１，ｉｖ１，ｉｗ１に分岐する分岐点よりも上流側に設けた点が図１のインバータ装置と異なる。図１７に示すように、この電流センサ１２Ｕ，１２Ｖ，１２Ｗが検出する電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２との関係は第１実施形態の場合と同じになる。よって、第２実施形態は、第１実施形態と同様の効果を奏する。 Second Embodiment FIG. 16 is a block diagram of an inverter device according to a second embodiment of the present invention. Components that are substantially the same as those in FIG. 1 are denoted by the same reference numerals. As shown in FIG. 16, in order to detect current emitters of UH, VH, and WH in current sensors 12U, 12V, and 12W, a branch point where an emitter current flowing through UH, VH, and WH branches to phase currents iu1, iv1, and iw1 1 is different from the inverter device of FIG. 1 in that it is provided on the upstream side. As shown in FIG. 17, the relationship between the currents iu, iv, iw detected by the current sensors 12U, 12V, 12W and the phase currents iu1, iv1, iw1 and the phase currents iu2, iv2, iw2 is the case of the first embodiment. Will be the same. Therefore, 2nd Embodiment has the same effect as 1st Embodiment.

一般に、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、第１実施形態と同様に、初段の各列のスイッチング素子に流れる電流を検知する電流センサを設け、電流センサの検出値より負荷電流を算出することができる。   In general, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and an M-stage N-phase bridge inverter circuit in which N (N ≧ 2) series circuits are connected in parallel; N consisting of each control terminal at the connection point between the j-th switching element (j is a natural number from 1 to (M−1)) and the (j + 1) -th switching element of each phase of the stage N-phase bridge inverter circuit. Even in a configuration in which a jth load having a number of control terminals is connected, as in the first embodiment, a current sensor that detects a current flowing through the switching element of each column in the first stage is provided, and the load is determined based on the detected value of the current sensor. The current can be calculated.

第３実施形態
図１８は本発明の第３実施形態によるインバータ装置の構成図であり、図１中の構成要素と実質的に同一の構成要素には同一の符号を附している。図１８に示すように、電流センサ１２Ｕ，１２Ｖ，１２ＷをＵＬ，ＶＬ，ＷＬのエミッタ電流が検出されるように設けた点が図１のインバータ装置と異なる。 Third Embodiment FIG. 18 is a block diagram of an inverter device according to a third embodiment of the present invention. Components substantially the same as those in FIG. 1 are denoted by the same reference numerals. As shown in FIG. 18, the current sensors 12U, 12V, and 12W are different from the inverter device of FIG. 1 in that the emitter currents of UL, VL, and WL are detected.

図１９はモータＥＣＵ１００のモータ制御手段に係る機能ブロック図であり、図３中の構成要素と実質的に同一の構成要素には同一の符号を附している。図１９に示すように、電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及びｉｕ２，ｉｖ２，ｉｗ２との関係が第１実施形態とは異なるので、第１相電流算出手段１１０及び第２相電流算出手段１１２が第１実施形態の第１相電流算出手段５８及び第２相電流算出手段６８と異なる。電流センサ１２Ｕ，１２Ｖ，１２Ｗの検出電流ｉｕ，ｉｖ，ｉｗは直流電源２の負極側の電源ラインからＵＬ，ＶＬ，ＷＬに流れる電流を正とする。   FIG. 19 is a functional block diagram relating to the motor control means of the motor ECU 100. Components that are substantially the same as those in FIG. 3 are given the same reference numerals. As shown in FIG. 19, the relationship between the currents iu, iv, iw and the phase currents iu1, iv1, iw1 and iu2, iv2, iw2 is different from that of the first embodiment. The phase current calculation unit 112 is different from the first phase current calculation unit 58 and the second phase current calculation unit 68 of the first embodiment. The detection currents iu, iv, and iw of the current sensors 12U, 12V, and 12W are positive for currents flowing from the power supply line on the negative side of the DC power supply 2 to UL, VL, and WL.

第１インバータ駆動期間Ｔ１では、図６（ｂ）中の回路状態Ａ，Ｂ，Ｃ，Ｄにおいて、電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の関係は以下のようになる。   In the first inverter drive period T1, the relationship between the currents iu, iv, iw, the phase currents iu1, iv1, iw1 and the phase currents iu2, iv2, iw2 in the circuit states A, B, C, D in FIG. Is as follows.

第１インバータ駆動期間Ｔ１では、ＵＬ，ＶＬ，ＷＬがＯＮ状態となっていることから、第２モータ８では、ＵＬ，ＶＬ，ＷＬ又はＤＵＬ，ＤＶＬ，ＤＷＬを通して、第２モータ８の相電流ｉｕ２，ｉｖ２，ｉｗ２が還流しているので、電流ｉｕ，ｉｖ，ｉｗは相電流ｉｕ２，ｉｖ２，ｉｗ２を含む。   In the first inverter drive period T1, since UL, VL, WL are in the ON state, in the second motor 8, the phase current iu2 of the second motor 8 is passed through UL, VL, WL or DUL, DVL, DWL. , Iv2, iw2 are recirculating, so that the currents iu, iv, iw include phase currents iu2, iv2, iw2.

図２０に示すように、回路状態Ａでは、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＶＭ，ＷＭがＯＦＦ状態であるため、相電流ｉｕ１，ｉｖ１，ｉｗ１は、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨを通して、還流するので、ｉｕ＝ｉｕ２，ｉｖ＝ｉｖ２，ｉｗ＝ｉｗ２となる。   As shown in FIG. 20, in the circuit state A, UH, VH, and WH are in the ON state and UM, VM, and WM are in the OFF state, so that the phase currents iu1, iv1, and iw1 are Since it refluxs through DVH and DWH, iu = iu2, iv = iv2, and iw = iw2.

回路状態Ｂでは、ＵＨがＯＮ状態、ＵＭがＯＦＦ状態であるので、ｉｕ＝ｉｕ２となる。ＶＨがＯＦＦ状態、ＶＭがＯＮ状態であり、相電流ｉｖ１はＶＭ→ＶＬと流れるので、ｉｖ＝ｉｖ１＋ｉｖ２となる。同様に、ＷＨがＯＦＦ状態、ＷＭがＯＮ状態であることから、相電流ｉｗ１はＷＭ→ＷＬと流れるので、ｉｗ＝ｉｗ１＋ｉｗ２となる。   In circuit state B, since UH is in the ON state and UM is in the OFF state, iu = iu2. Since VH is OFF, VM is ON, and phase current iv1 flows from VM to VL, iv = iv1 + iv2. Similarly, since WH is in the OFF state and WM is in the ON state, the phase current iw1 flows from WM to WL, so iw = iw1 + iw2.

回路状態Ｃでは、ＵＨがＯＮ状態、ＵＭがＯＦＦ状態であることから、ｉｕ＝ｉｕ２となる。ＶＨがＯＮ状態、ＶＭがＯＦＦ状態であることから、ｉｖ＝ｉｖ２となる。また、ＷＨがＯＦＦ状態、ＷＭがＯＮ状態であることから、相電流ｉｗ１はＷＭ→ＷＬと流れるので、ｉｗ＝ｉｗ１＋ｉｗ２となる。回路状態Ｄでは、回路状態Ａと同様に、ｉｕ＝ｉｕ２，ｉｖ＝ｉｖ２，ｉｗ＝ｉｗ２となる。   In the circuit state C, iu = iu2 since UH is ON and UM is OFF. Since VH is in the ON state and VM is in the OFF state, iv = iv2. Further, since WH is OFF and WM is ON, the phase current iw1 flows from WM to WL, so iw = iw1 + iw2. In the circuit state D, as in the circuit state A, iu = iu2, iv = iv2, iw = iw2.

後述するように、第２インバータ駆動期間Ｔ２では、相電流ｉｕ２，ｉｖ２，ｉｗ２が算出されるので、第１インバータ駆動期間Ｔ１では、相電流ｉｕ１，ｉｖ１，ｉｗ１が算出されるように電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１の関係を算出する。即ち、ｉｕ＝ｉｕ１＋ｉｕ２，ｉｖ＝ｉｖ１＋ｉｖ２，ｉｗ＝ｉｗ１＋ｉｗ２を算出する。   As will be described later, since the phase currents iu2, iv2, iw2 are calculated in the second inverter driving period T2, the currents iu, iv1, iw1 are calculated so that the phase currents iu1, iv1, iw1 are calculated in the first inverter driving period T1. The relationship between iv, iw and phase currents iu1, iv1, iw1 is calculated. That is, iu = iu1 + iu2, iv = iv1 + iv2, iw = iw1 + iw2 is calculated.

図２１（ａ）に示すように、ＵＭがＯＮ状態であれば、ｉｕ＝ｉｕ１＋ｉｕ２となる。ＶＭがＯＮ状態であれば、ｉｖ＝ｉｖ１＋ｉｖ２となる。ＷＭがＯＮ状態であれば、ｉｗ＝ｉｗ１＋ｉｗ２となる。これをスイッチング関数を用いて表すと図２１（ｂ）に示すようになる。即ち、ｉｕ＝ＳUM＊ｉｕ１＋ＳUL＊ｉｕ２，ｉｖ＝ＳVM＊ｉｖ１＋ＳVL＊ｉｖ２，ｉｗ＝ＳWM＊ｉｗ１＋ＳWL＊ｉｗ２が成り立つ。 As shown in FIG. 21A, if the UM is in the ON state, iu = iu1 + iu2. If the VM is in the ON state, iv = iv1 + iv2. If WM is on, iw = iw1 + iw2. When this is expressed using a switching function, it is as shown in FIG. In other words, holds true iu = S UM * iu1 + S UL * iu2, iv = S VM * iv1 + S VL * iv2, iw = S WM * iw1 + S WL * iw2.

空間ベクトル変調では、各キャリア期間Ｔ１に存在する４つの回路状態Ａ〜Ｄのうち、少なくとも１つの状態で２つの相は必ずＯＮ状態になること、相電流ｉｕ２，ｉｖ２，ｉｗ２は直前のキャリア周期の第２インバータ駆動制御期間Ｔ２で算出されていることから、ＯＮ状態となった２つの相電流を必ず算出することができる。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ａ〜Ｄが如何なる状態であっても、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出することができる。   In the space vector modulation, at least one of the four circuit states A to D existing in each carrier period T1 must be in the ON state, and the phase currents iu2, iv2, and iw2 are the previous carrier period. Therefore, the two phase currents that are in the ON state can always be calculated. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Accordingly, the phase currents iu1, iv1, and iw1 can be calculated regardless of the four circuit states A to D.

第１相電流算出手段１１０は、ＵＭがＯＮ状態であれば、電流（ｉｕ１＋ｉｕ２）＝電流ｉｕとする。ＶＭがＯＮ状態であれば、電流（ｉｖ１＋ｉｖ２）＝電流ｉｖとする。ＷＭがＯＮ状態であれば、電流（ｉｗ１＋ｉｗ２）＝電流ｉｗとする。尚、二つの検出電流（ｉｕ１＋ｉｕ２），（ｉｖ１＋ｉｖ２）等が相電流ｉｕ，ｉｖ等から算出されているとき、残りの電流（ｉｗ１＋ｉｗ２）等は、二つの相電流の和のマイナス値とする。そして、検出電流（ｉｕ１＋ｉｕ２），（ｉｖ１＋ｉｖ２），（ｉｗ１＋ｉｗ２）及び第２相電流算出手段１１２により算出された相電流ｉｕ，ｉｖ２，ｉｗ２より、相電流ｉｕ１＝検出電流（ｉｕ１＋ｉｕ２）−相電流ｉｕ２，相電流ｉｖ１＝検出電流（ｉｖ１＋ｉｖ２）−相電流ｉｖ２，相電流ｉｗ１＝検出電流（ｉｗ１＋ｉｗ２）−相電流ｉｗ２により算出する。   The first phase current calculation means 110 sets current (iu1 + iu2) = current iu if the UM is in the ON state. If the VM is in the ON state, current (iv1 + iv2) = current iv. If WM is in the ON state, current (iw1 + iw2) = current iw is set. When the two detected currents (iu1 + iu2), (iv1 + iv2), etc. are calculated from the phase currents iu, iv, etc., the remaining current (iw1 + iw2), etc. is a negative value of the sum of the two phase currents. Then, from the detected currents (iu1 + iu2), (iv1 + iv2), (iw1 + iv2) and the phase currents iu, iv2, iw2 calculated by the second phase current calculating means 112, the phase current iu1 = the detected current (iu1 + iu2) −the phase current iu2, Phase current iv1 = detection current (iv1 + iv2) −phase current iv2, phase current iw1 = detection current (iw1 + iw2) −phase current iw2.

第２インバータ駆動期間Ｔ２では、図６（ｂ）中の回路状態Ｅ，Ｆ，Ｇ，Ｈにおいて、センサ１２Ｕ，１２Ｖ，１２Ｗに通電する電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の関係は以下のようになる。   In the second inverter driving period T2, currents iu, iv, iw and phase currents iu1, iv1, iw1 and currents flowing through the sensors 12U, 12V, 12W in the circuit states E, F, G, H in FIG. The relationship between the phase currents iu2, iv2, and iw2 is as follows.

第２インバータ駆動期間Ｔ２では、ＵＨ，ＶＵ，ＷＨがＯＮ状態であることから、相電流ｉｕ１，ｉｖ１，ｉｗ１は、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨを還流しており、ＵＭ，ＶＭ，ＷＭに流れる込むことはない。即ち、電流ｉｕ，ｉｖ，ｕｗは相電流ｉｕ１，ｉｖ１，ｉｗ１を含まない。   In the second inverter drive period T2, since UH, VU, and WH are in the ON state, the phase currents iu1, iv1, and iw1 return to UH, VH, WH or DUH, DVH, DWH, and UM, VM , Do not flow into the WM. That is, the currents iu, iv, and uw do not include the phase currents iu1, iv1, and iw1.

回路状態Ｅでは、ＵＬ，ＶＬ，ＷＬがＯＦＦ状態であることから、ｉｕ＝ｉｖ＝ｉｗ＝０となる。回路状態Ｆでは、ＵＭがＯＮ状態，ＵＬがＯＦＦ状態であることから、ｉｕ＝０となる。ＶＭがＯＦＦ状態，ＶＬがＯＮ状態であることから、電流ｉｖ＝ｉｖ２となる。また、ＷＭがＯＮ状態、ＷＬがＯＦＦ状態であることから、ｉｗ＝０となる。   In circuit state E, since UL, VL, and WL are in the OFF state, iu = iv = iw = 0. In the circuit state F, since UM is in the ON state and UL is in the OFF state, iu = 0. Since VM is OFF and VL is ON, current iv = iv2. In addition, since WM is in the ON state and WL is in the OFF state, iw = 0.

回路状態Ｇでは、ＵＭがＯＮ状態、ＵＬがＯＦＦ状態であることから、ｉｕ＝０となる。ＶＭがＯＦＦ状態、ＶＬがＯＮ状態であることから、ｉｖ＝ｉｖ２となる。また、ＷＭがＯＦＦ状態、ＷＬがＯＮ状態であることから、ｉｗ＝ｉｗ２となる。回路状態Ｈでは、回路状態Ｅと同様に、ｉｕ＝ｉｖ＝ｉｗ＝０となる。   In the circuit state G, since UM is in the ON state and UL is in the OFF state, iu = 0. Since VM is OFF and VL is ON, iv = iv2. Also, since WM is OFF and WL is ON, iw = iw2. In the circuit state H, as in the circuit state E, iu = iv = iw = 0.

以上より、第２インバータ駆動期間Ｔ２では、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出することができる。図２１（ａ）に示すように、ＵＬがＯＮ状態であれば、ｉｕ＝ｉｕ２となる。ＶＬがＯＮ状態であれば、ｉｖ＝ｉｖ２となる。ＷＬがＯＮ状態であれば、ｉｗ＝ｉｗ２となる。スイッチング関数を用いて表すと図２１（ｂ）に示すようになる。即ち、ｉｕ＝ＳUL＊ｉｕ２，ｉｖ＝ＳVL＊ｉｖ２，ｉｗ＝ＳWL＊ｉｗ２が成り立つ。 As described above, the phase currents iu2, iv2, and iw2 can be calculated in the second inverter driving period T2. As shown in FIG. 21A, if UL is in an ON state, iu = iu2. If VL is ON, iv = iv2. If WL is ON, iw = iw2. When expressed using a switching function, it is as shown in FIG. In other words, is true iu = S UL * iu2, iv = S VL * iv2, iw = S WL * iw2.

空間ベクトル変調では、各キャリア期間Ｔ２に存在する４つの回路状態Ｅ〜Ｆのうち、少なくとも１つの状態で２つの相は必ずＯＮ状態になることから、ＯＮ状態となった２つの相電流を必ず算出することができる。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ｅ〜Ｆが如何なる状態であっても、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出することができる。   In space vector modulation, of the four circuit states E to F existing in each carrier period T2, two phases are always turned on in at least one state. Can be calculated. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Therefore, the phase currents iu2, iv2, and iw2 can be calculated regardless of the four circuit states E to F.

第２相電流算出手段１１２は、ＵＬがＯＮ状態であれば、相電流ｉｕ２＝電流ｉｕとする。ＶＬがＯＮ状態であれば、相電流ｉｖ２＝電流ｉｖとする。ＷＬがＯＮ状態であれば、相電流ｉｗ２＝電流ｉｗとする。尚、二つの相電流ｉｕ２，ｉｖ２等が電流ｉｕ，ｉｖ等から算出されているとき、残りの相電流ｉｗ２等は、二つの相電流の和のマイナス値とする。   The second phase current calculation means 112 sets the phase current iu2 = current iu if the UL is in the ON state. If VL is ON, the phase current iv2 = current iv. If WL is ON, the phase current iw2 = current iw. When the two phase currents iu2, iv2, etc. are calculated from the currents iu, iv, etc., the remaining phase current iw2, etc. is a negative value of the sum of the two phase currents.

図２２及び図２３を参照して、相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の算出方法の説明をする。図２２中のステップＳ１５０で第１インバータ駆動期間Ｔ１において電流ｉｕ，ｉｖ，ｉｗを検出する。ステップＳ１５２でＵＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１５４に進む。否定判定ならば、ステップＳ１５６に進む。ステップＳ１５４で検出電流（ｉｕ１＋ｉｕ２）＝ｉｕとする。   A method for calculating the phase currents iu1, iv1, iw1 and the phase currents iu2, iv2, iw2 will be described with reference to FIGS. In step S150 in FIG. 22, currents iu, iv, and iw are detected in the first inverter drive period T1. In step S152, it is determined whether the UM is in an ON state. If it is affirmation determination, it will progress to step S154. If a negative determination is made, the process proceeds to step S156. In step S154, the detected current (iu1 + iu2) = iu.

ステップＳ１５６でＶＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１５８に進む。否定判定ならば、ステップＳ１６０に進む。ステップＳ１５８で検出電流（ｉｖ１＋ｉｖ２）＝ｉｖとする。ステップＳ１６０でＷＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１６２に進む。否定判定ならば、ステップＳ１６４に進む。ステップＳ１６２で検出電流（ｉｗ１＋ｉｗ２）＝ｉｗとする。   In step S156, it is determined whether the VM is in an ON state. If it is affirmation determination, it will progress to step S158. If a negative determination is made, the process proceeds to step S160. In step S158, the detected current (iv1 + iv2) = iv. In step S160, it is determined whether the WM is in an ON state. If it is affirmation determination, it will progress to step S162. If a negative determination is made, the process proceeds to step S164. In step S162, the detected current (iw1 + iw2) = iw is set.

ステップＳ１６４で第１インバータ駆動期間Ｔ１が終了したか否かを判定する。肯定判定ならば、ステップＳ１６６に進む。否定判定ならば、ステップＳ１５０に戻る。ステップＳ１６６で電流（ｉｕ１＋ｉｕ２），（ｉｖ１＋ｉｖ２），（ｉｗ１＋ｉｗ２）が検出済みであるか否かを判定する。肯定判定ならば、終了する。否定判定ならば、ステップＳ１６８に進む。ステップＳ１６８で検出電流（ｉｕ１＋ｉｕ２），（ｉｖ１＋ｉｖ２）等より、残りの電流（ｉｗ１＋ｉｗ２）等を検出電流の和のマイナス値とする。   In step S164, it is determined whether or not the first inverter drive period T1 has ended. If a positive determination is made, the process proceeds to step S166. If a negative determination is made, the process returns to step S150. In step S166, it is determined whether or not the currents (iu1 + iu2), (iv1 + iv2), and (iw1 + iw2) have been detected. If a positive determination is made, the process ends. If a negative determination is made, the process proceeds to step S168. In step S168, the remaining current (iw1 + iw2), etc. is set to a negative value of the sum of the detected currents from the detected currents (iu1 + iu2), (iv1 + iv2), etc.

図２３中のステップＳ１８０で第２インバータ駆動期間Ｔ２において電流ｉｕ，ｉｖ，ｉｗを検出する。ステップＳ１８２でＵＬがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１８４に進む。否定判定ならば、ステップＳ１８６に進む。   In step S180 in FIG. 23, currents iu, iv, iw are detected in the second inverter drive period T2. In step S182, it is determined whether the UL is in an ON state. If a positive determination is made, the process proceeds to step S184. If a negative determination is made, the process proceeds to step S186.

ステップＳ１８４で相電流ｉｕ２＝ｉｕとする。ステップＳ１８６でＶＬがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１８８に進む。否定判定ならば、ステップＳ１９０に進む。ステップＳ１８８で相電流ｉｖ２＝ｉｖとする。ステップＳ１９０でＷＬがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ１９２に進む。否定判定ならば、ステップＳ１９４に進む。ステップＳ１９２で相電流ｉｗ２＝ｉｗとする。   In step S184, the phase current iu2 = iu is set. In step S186, it is determined whether or not VL is ON. If it is affirmation determination, it will progress to step S188. If a negative determination is made, the process proceeds to step S190. In step S188, the phase current iv2 = iv is set. In step S190, it is determined whether WL is in an ON state. If it is affirmation determination, it will progress to step S192. If a negative determination is made, the process proceeds to step S194. In step S192, the phase current iw2 = iw is set.

ステップＳ１９４で第２インバータ駆動期間Ｔ２が終了したか否かを判定する。肯定判定ならば、ステップＳ１９６に進む。否定判定ならば、ステップＳ１８０に戻る。ステップＳ１９６で電流ｉｕ２，ｉｖ２，ｉｗ２が検出済みであるか否かを判定する。肯定判定ならば、ステップＳ２００に進む。否定判定ならば、ステップＳ１９８に進む。ステップＳ１９８で検出済み電流ｉｕ２，ｉｖ２等より、残りの電流ｉｗ２等を検出済み電流の和のマイナス値とする。   In step S194, it is determined whether or not the second inverter drive period T2 has ended. If it is affirmation determination, it will progress to step S196. If a negative determination is made, the process returns to step S180. In step S196, it is determined whether or not the currents iu2, iv2, and iw2 have been detected. If a positive determination is made, the process proceeds to step S200. If a negative determination is made, the process proceeds to step S198. In step S198, from the detected currents iu2, iv2, etc., the remaining current iw2, etc. is set to a negative value of the sum of the detected currents.

ステップＳ２００で相電流ｉｕ１＝検出電流（ｉｕ１＋ｉｕ２）−相電流ｉｕ２とし、相電流ｉｖ１＝検出電流（ｉｖ１＋ｉｖ２）−相電流ｉｖ２とし、相電流ｉｗ１＝検出電流（ｉｗ１＋ｉｗ２）−相電流ｉｗ２とする。   In step S200, phase current iu1 = detection current (iu1 + iu2) −phase current iu2, phase current iv1 = detection current (iv1 + iv2) −phase current iv2, and phase current iw1 = detection current (iw1 + iw2) −phase current iw2.

第１インバータ回路４Ａの駆動、第２インバータ回路４Ｂの非駆動の場合は、相電流ｉｕ２，ｉｖ２，ｉｗ２＝０として、第１インバータ駆動期間Ｔ１と同様にして、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出する。第１インバータ回路４Ａの非駆動、第２インバータ回路４Ｂの駆動の場合は、相電流ｉｕ１，ｉｖ１，ｉｗ１＝０として、第２インバータ駆動期間Ｔ２と同様にして、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出する。   When the first inverter circuit 4A is driven and the second inverter circuit 4B is not driven, the phase currents iu2, iv2, iw2 = 0 are set, and the phase currents iu1, iv1, iw1 are set in the same manner as in the first inverter drive period T1. calculate. When the first inverter circuit 4A is not driven and the second inverter circuit 4B is driven, the phase currents iu1, iv1, iw1 = 0 and the phase currents iu2, iv2, iw2 are set in the same manner as in the second inverter drive period T2. calculate.

第３実施形態によれば、ＵＨ，ＶＨ，ＷＨのコレクタに流れる電流を検出する電流センサ１２Ｕ，１２Ｖ，１２Ｗを設けたのみなので、電流センサの数を少なくすることができ、インバータ装置のコストを削減できるともにサイズを小さくすることができる。   According to the third embodiment, since only the current sensors 12U, 12V, and 12W that detect currents flowing through the collectors of UH, VH, and WH are provided, the number of current sensors can be reduced, and the cost of the inverter device can be reduced. It can be reduced and the size can be reduced.

一般に、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、最終段の各列のスイッチング素子に流れる電流を検知する電流センサを設ける。   In general, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and an M-stage N-phase bridge inverter circuit in which N (N ≧ 2) series circuits are connected in parallel; N consisting of each control terminal at the connection point between the j-th switching element (j is a natural number from 1 to (M−1)) and the (j + 1) -th switching element of each phase of the stage N-phase bridge inverter circuit. Even in a configuration in which a jth load having a number of control terminals is connected, a current sensor for detecting a current flowing through the switching element of each column in the final stage is provided.

この場合、パルス幅変調方式における１キャリア周期内を（Ｍ−１）個の以下の駆動期間に分割し、駆動期間毎に第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行う。そして、そして、各電流センサを流れる電流及び各スイッチング素子のＯＮ／ＯＦＦ状態に基づき負荷電流を算出する。   In this case, one carrier cycle in the pulse width modulation method is divided into (M−1) driving periods below, and the jth load (j is a natural number from 1 to (M−1)) for each driving period. Energization control is performed in time division. Then, the load current is calculated based on the current flowing through each current sensor and the ON / OFF state of each switching element.

第４実施形態
図２４は本発明の第４実施形態によるインバータ装置の構成図であり、図１８中の構成要素と実質的に同一の構成要素には同一の符号を附している。図２４に示すように、電流センサ１２Ｕ，１２Ｖ，１２ＷをＵＬ，ＶＬ，ＷＬのコレクタ電流を検出するために、ＵＭ，ＶＭ，ＷＭのエミッタと第２モータ８への出力ラインとの接続点よりも下流側に設けた点が図１８のインバータ装置と異なる。図２５に示すように、この電流センサ１２Ｕ，１２Ｖ，１２Ｗが検出する電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２との関係は第３実施形態の場合と同じになる。よって、第４実施形態は、第３実施形態と同様の効果を奏する。 Fourth Embodiment FIG. 24 is a block diagram of an inverter device according to a fourth embodiment of the present invention. Components that are substantially the same as those shown in FIG. 18 are given the same reference numerals. As shown in FIG. 24, in order to detect the collector currents of the current sensors 12U, 12V, 12W of UL, VL, WL, from the connection point between the emitters of UM, VM, WM and the output line to the second motor 8. Is different from the inverter device of FIG. As shown in FIG. 25, the relationship between the currents iu, iv, iw detected by the current sensors 12U, 12V, 12W and the phase currents iu1, iv1, iw1 and the phase currents iu2, iv2, iw2 is the case of the third embodiment. Will be the same. Therefore, 4th Embodiment has an effect similar to 3rd Embodiment.

一般に、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、第３実施形態と同様に、最終段の各相のスイッチング素子に流れる電流を検知する電流センサを設け、電流センサの検出値より負荷電流を算出する。   In general, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and an M-stage N-phase bridge inverter circuit in which N (N ≧ 2) series circuits are connected in parallel; N consisting of each control terminal at the connection point between the j-th switching element (j is a natural number from 1 to (M−1)) and the (j + 1) -th switching element of each phase of the stage N-phase bridge inverter circuit. Even in a configuration in which a jth load having a number of control terminals is connected, a current sensor that detects a current flowing through a switching element of each phase in the final stage is provided as in the third embodiment, and the detected value of the current sensor Calculate the load current.

第５実施形態
図２６は本発明の第５実施形態によるインバータ装置の構成図であり、図１中の構成要素と実質的に同一の構成要素には同一の符号を附している。図２６に示すように、電流センサ１２Ｕ，１２Ｖ，１２ＷをＵＭ，ＶＭ，ＷＭのコレクタ電流が検出されるように設けた点が図１のインバータ装置と異なる。 Fifth Embodiment FIG. 26 is a block diagram of an inverter device according to a fifth embodiment of the present invention. Components substantially the same as those in FIG. 1 are denoted by the same reference numerals. As shown in FIG. 26, the current sensors 12U, 12V, and 12W are different from the inverter device of FIG. 1 in that the collector currents of UM, VM, and WM are detected.

図２７はモータＥＣＵ１２０のモータ制御手段（インバータ制御手段）に係る機能ブロック図であり、図３中の構成要素と実質的に同一の構成要素には同一の符号を附している。図２７に示すように、電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及びｉｕ２，ｉｖ２，ｉｗ２との関係が第１実施形態と異なるので、第１相電流算出手段１２２及び第２相電流算出手段１２４が第１実施形態の第１相電流算出手段５８及び第２相電流算出手段６８と異なる。電流センサ１２Ｕ，１２Ｖ，１２Ｗの検出電流ｉｕ，ｉｖ，ｉｗはＵＭ，ＶＭ，ＷＭのコレクタからエミッタへ流れる電流を正とする。   FIG. 27 is a functional block diagram relating to the motor control means (inverter control means) of the motor ECU 120. Components that are substantially the same as those in FIG. 3 are given the same reference numerals. As shown in FIG. 27, the relationship between the currents iu, iv, iw and the phase currents iu1, iv1, iw1 and iu2, iv2, iw2 is different from that of the first embodiment, so the first phase current calculation means 122 and the second phase The current calculation unit 124 is different from the first phase current calculation unit 58 and the second phase current calculation unit 68 of the first embodiment. The detection currents iu, iv, and iw of the current sensors 12U, 12V, and 12W are positive from the collectors and emitters of the UM, VM, and WM.

第１インバータ駆動期間Ｔ１では、図６（ｂ）中の回路状態Ａ，Ｂ，Ｃ，Ｄにおいて、電流センサ１２Ｕ，１２Ｖ，１２Ｗに通電する電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の関係は以下のようになる。   In the first inverter drive period T1, in the circuit states A, B, C, and D in FIG. 6B, the currents iu, iv, and iw that are passed through the current sensors 12U, 12V, and 12W and the phase currents iu1, iv1, and iw1 And the phase currents iu2, iv2, and iw2 are as follows.

第１インバータ駆動期間Ｔ１では、ＵＬ，ＶＬ，ＷＬがＯＮ状態となっていることから、第２モータ８では、ＵＬ，ＶＬ，ＷＬ又はＤＵＬ，ＤＶＬ，ＤＷＬを通して、相電流ｉｕ２，ｉｖ２，ｉｗ２が還流しているので、電流ｉｕ，ｉｖ，ｉｗは相電流ｉｕ２，ｉｖ２，ｉｗ２を含まない。   In the first inverter drive period T1, UL, VL, and WL are in the ON state. Therefore, in the second motor 8, the phase currents iu2, iv2, and iw2 are passed through UL, VL, WL or DUL, DVL, and DWL. Since they are recirculating, the currents iu, iv, iw do not include the phase currents iu2, iv2, iw2.

回路状態Ａでは、図２８（ｂ）に示すように、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＶＭ，ＷＭがＯＦＦ状態であるので、図２９（ａ）に示すように、相電流ｉｕ＝ｉｖ＝ｉｗ＝０となる。回路状態Ｂでは、図２９（ｂ）に示すように、ＵＨがＯＮ状態、ＵＭがＯＦＦ状態であるので、ｉｕ＝０となる。ＶＨがＯＦＦ状態、ＶＭがＯＮ状態であることから、電流ｉｖ＝ｉｖ１となる。ＷＨがＯＦＦ状態、ＷＭがＯＮ状態であることから、図２９（ａ）に示すように、ｉｗ＝ｉｗ１となる。   In the circuit state A, as shown in FIG. 28B, UH, VH, and WH are in the ON state and UM, VM, and WM are in the OFF state. Therefore, as shown in FIG. 29A, the phase current iu = iv = iw = 0. In the circuit state B, as shown in FIG. 29B, since UH is in the ON state and UM is in the OFF state, iu = 0. Since VH is OFF and VM is ON, current iv = iv1. Since WH is in the OFF state and WM is in the ON state, iw = iw1 as shown in FIG.

回路状態Ｃでは、図２８（ａ）に示すように、ＵＨがＯＮ状態、ＵＭがＯＦＦ状態であることから、図２９（ａ）に示すように、ｉｕ＝０となる。ＶＨがＯＮ状態、ＶＭがＯＦＦ状態であることから、図２９（ａ）に示すように、ｉｖ＝０となる。また、ＷＨがＯＦＦ状態、ＷＭがＯＮ状態であることから、図２９（ａ）に示すように、ｉｗ＝ｉｗ１となる。回路状態Ｄでは、回路状態Ａと同様に、ｉｕ＝ｉｖ＝ｉｗ＝０となる。   In the circuit state C, as shown in FIG. 28A, UH is in the ON state and UM is in the OFF state, so that iu = 0 as shown in FIG. 29A. Since VH is in the ON state and VM is in the OFF state, iv = 0 as shown in FIG. Since WH is in the OFF state and WM is in the ON state, iw = iw1 as shown in FIG. In the circuit state D, as in the circuit state A, iu = iv = iw = 0.

以上を一般化すると、図２９（ｂ）に示すように、ＵＭがＯＮ状態ならば、ｉｕ＝ｉｕ１となる。ＶＭがＯＮ状態ならば、ｉｖ＝ｉｖ１となる。また、ＷＭがＯＮ状態ならば、ｉｗ＝ｉｗ１となる。スイッチング関数を用いて表すと図２９（ｃ）に示すようになる。即ち、ｉｕ＝ＳUM＊ｉｕ１，ｉｖ＝ＳVM＊ｉｖ１，ｉｗ＝ＳWM＊ｉｗ１が成り立つ。 Generalizing the above, as shown in FIG. 29B, if the UM is in the ON state, iu = iu1. If the VM is on, iv = iv1. If the WM is on, iw = iw1. When expressed using a switching function, it is as shown in FIG. That is, iu = S UM * iu1, iv = S VM * iv1, iw = S WM * iw1 holds.

空間ベクトル変調では、各キャリア期間Ｔ１に存在する４つの回路状態Ａ〜Ｄのうち、少なくとも、２つのＭ側のＩＧＢＴは必ずＯＮ状態になることから、ＯＮ状態となった２つの相電流を必ず算出することができる。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ａ〜Ｄが如何なる状態であっても、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出することができる。   In the space vector modulation, among the four circuit states A to D existing in each carrier period T1, at least two M-side IGBTs are always in the ON state. Can be calculated. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Accordingly, the phase currents iu1, iv1, and iw1 can be calculated regardless of the four circuit states A to D.

第１相電流算出手段１２２は、ＵＭがＯＮ状態ならば、相電流ｉｕ１＝電流ｉｕとする。ＶＭがＯＮ状態ならば、相電流ｉｖ１＝電流ｉｖとする。また、ＷＭがＯＮ状態ならば、相電流ｉｗ１＝電流ｉｗとする。尚、二つの相電流ｉｕ１，ｉｖ１等が電流ｉｕ，ｉｖ等から算出されているとき、残りの相電流ｉｗ１等は、二つの相電流の和のマイナス値とする。   The first phase current calculation unit 122 sets the phase current iu1 = current iu when the UM is in the ON state. If the VM is in the ON state, the phase current iv1 = current iv. If the WM is in the ON state, the phase current iw1 = current iw. When the two phase currents iu1, iv1, etc. are calculated from the currents iu, iv, etc., the remaining phase current iw1, etc. is a negative value of the sum of the two phase currents.

また、第２インバータ駆動期間Ｔ２では、図６（ｂ）中の回路状態Ｅ，Ｆ，Ｇ，Ｈにおいて、電流センサ１２Ｕ，１２Ｖ，１２Ｗに通電する電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の関係は以下のようになる。   Further, in the second inverter driving period T2, in the circuit states E, F, G, and H in FIG. 6B, the currents iu, iv, and iw and the phase currents iu1, iv1 that are passed through the current sensors 12U, 12V, and 12W. , Iw1 and the phase currents iu2, iv2, iw2 are as follows.

第２インバータ駆動期間Ｔ２では、ＵＨ，ＶＵ，ＷＨがＯＮ状態であることから、相電流ｉｕ１，ｉｖ１，ｉｗ１は、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，ＤＷＨを通して、還流しており、ＵＭ，ＶＭ，ＷＭに流れる込むことはないので、電流ｉｕ，ｉｖ，ｉｗは相電流ｉｕ１，ｉｖ１，ｉｗ１を含まない。   In the second inverter drive period T2, since UH, VU, and WH are in the ON state, the phase currents iu1, iv1, and iw1 are returned through UH, VH, WH or DUH, DVH, DWH, and UM, Since current does not flow into VM and WM, currents iu, iv and iw do not include phase currents iu1, iv1 and iw1.

回路状態Ｅでは、ＵＭ，ＶＭ，ＷＭがＯＮ状態であり、ＵＬ，ＶＬ，ＷＬがＯＦＦ状態であることから、図２９（ａ）に示すように、ｉｕ＝ｉｕ２，ｉｖ＝ｉｖ２，ｉｗ＝ｉｗ２となる。回路状態Ｆでは、ＵＭがＯＮ状態，ＵＬがＯＦＦ状態であることから、図２９（ａ）に示すように、ｉｕ＝ｉｕ２となる。ＶＭがＯＦＦ状態，ＶＬがＯＮ状態であることから、図２９（ａ）に示すように、電流ｉｖ＝０となる。ＷＭがＯＮ状態、ＷＬがＯＦＦ状態であることから、図２９（ａ）に示すように、ｉｗ＝ｉｗ２となる。   In the circuit state E, UM, VM, and WM are in the ON state, and UL, VL, and WL are in the OFF state. Therefore, as shown in FIG. 29A, iu = iu2, iv = iv2, iw = iw2 It becomes. In the circuit state F, since UM is ON and UL is OFF, iu = iu2 as shown in FIG. Since VM is OFF and VL is ON, current iv = 0 as shown in FIG. Since WM is ON and WL is OFF, iw = iw2 as shown in FIG.

回路状態Ｇでは、ＵＭがＯＮ状態、ＵＬがＯＦＦ状態であることから、図２９（ａ）に示すように、ｉｕ＝ｉｕ２となる。ＶＭがＯＦＦ状態、ＶＬがＯＮ状態であることから、図２９（ａ）に示すように、ｉｖ＝０となる。ＷＭがＯＦＦ状態、ＷＬがＯＮ状態であることから、図２９（ａ）に示すように、ｉｗ＝０となる。回路状態Ｈでは、回路状態Ｅと同様に、ｉｕ＝ｉｕ２，ｉｖ＝ｉｖ２，ｉｗ＝ｉｗ２となる。   In the circuit state G, since UM is in the ON state and UL is in the OFF state, iu = iu2 as shown in FIG. Since VM is in the OFF state and VL is in the ON state, iv = 0 as shown in FIG. Since WM is in the OFF state and WL is in the ON state, iw = 0 as shown in FIG. In the circuit state H, as in the circuit state E, iu = iu2, iv = iv2, iw = iw2.

図２９（ｂ）に示すように、ＵＭがＯＮ状態ならば、ｉｕ＝ｉｕ２となる。ＶＭがＯＮ状態ならば、ｉｖ＝ｉｖ２となる。ＷＭがＯＮ状態ならば、ｉｗ＝ｉｗ２となる。スイッチング関数を用いて表すと図２９（ｃ）に示すようになる。即ち、ｉｕ＝ＳUM＊ｉｕ２，ｉｖ＝ＳVM＊ｉｖ２，ｉｗ＝ＳWM＊ｉｗ２が成り立つ。 As shown in FIG. 29B, if the UM is in the ON state, iu = iu2. If the VM is in the ON state, iv = iv2. If WM is ON, iw = iw2. When expressed using a switching function, it is as shown in FIG. That is, iu = S UM * iu2, iv = S VM * iv2, iw = S WM * iw2.

空間ベクトル変調では、各キャリア期間Ｔ２に存在する４つの回路状態Ｅ〜Ｈのうち、少なくとも、２つのＭ側のＩＧＢＴは必ずＯＮ状態になることから、ＯＮ状態となった２つの相電流を必ず算出することができる。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ｅ〜Ｈが如何なる状態であっても、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出することができる。   In the space vector modulation, of the four circuit states E to H existing in each carrier period T2, at least two IGBTs on the M side are always in the ON state. Can be calculated. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Therefore, the phase currents iu2, iv2, and iw2 can be calculated regardless of the four circuit states E to H.

第２相電流算出手段１２４は、ＵＭがＯＮ状態ならば、相電流ｉｕ２＝電流ｉｕとする。ＶＭがＯＮ状態ならば、相電流ｉｖ２＝電流ｉｖとする。また、ＷＭがＯＮ状態ならば、相電流ｉｗ２＝電流ｉｗとする。尚、二つの相電流ｉｕ２，ｉｖ２等が電流ｉｕ，ｉｖ等から算出されているとき、残りの相電流ｉｗ２等は、二つの相電流の和のマイナス値とする。   The second phase current calculation means 124 sets the phase current iu2 = current iu when the UM is in the ON state. If VM is in the ON state, the phase current iv2 = current iv. If the WM is in the ON state, the phase current iw2 = current iw. When the two phase currents iu2, iv2, etc. are calculated from the currents iu, iv, etc., the remaining phase current iw2, etc. is a negative value of the sum of the two phase currents.

図３０及び図３１を参照して、相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の算出方法の説明をする。図３０中のステップＳ２１０で第１インバータ駆動期間Ｔ１において電流ｉｕ，ｉｖ，ｉｗを検出する。ステップＳ２１２でＵＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ２１４に進む。否定判定ならば、ステップＳ２１６に進む。   A method for calculating the phase currents iu1, iv1, iw1 and the phase currents iu2, iv2, iw2 will be described with reference to FIGS. In step S210 in FIG. 30, currents iu, iv, iw are detected in the first inverter drive period T1. In step S212, it is determined whether the UM is in an ON state. If a positive determination is made, the process proceeds to step S214. If a negative determination is made, the process proceeds to step S216.

ステップＳ２１４で相電流ｉｕ１＝ｉｕとする。ステップＳ２１６でＶＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ２１８に進む。否定判定ならば、ステップＳ２２０に進む。ステップＳ２１８で相電流ｉｖ１＝ｉｖとする。ステップＳ２２０でＷＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ２２２に進む。否定判定ならば、ステップＳ２２４に進む。ステップＳ２２２で相電流ｉｗ１＝ｉｗとする。   In step S214, the phase current iu1 = iu. In step S216, it is determined whether the VM is in an ON state. If it is affirmation determination, it will progress to step S218. If a negative determination is made, the process proceeds to step S220. In step S218, the phase current iv1 = iv is set. In step S220, it is determined whether the WM is in an ON state. If a positive determination is made, the process proceeds to step S222. If a negative determination is made, the process proceeds to step S224. In step S222, the phase current iw1 = iw is set.

ステップＳ２２４で第１インバータ駆動期間Ｔ１が終了したか否かを判定する。肯定判定ならば、ステップＳ２２６に進む。否定判定ならば、ステップＳ２１０に戻る。ステップＳ２２６で電流ｉｕ１，ｉｖ１，ｉｗ１が検出済みであるか否かを判定する。肯定判定ならば、終了する。否定判定ならば、ステップＳ２２８に進む。ステップＳ２２８で検出済み電流ｉｕ１，ｉｖ１等より、残りの電流ｉｗ１等を検出済み電流の和のマイナス値とする。   In step S224, it is determined whether or not the first inverter drive period T1 has ended. If it is affirmation determination, it will progress to step S226. If a negative determination is made, the process returns to step S210. In step S226, it is determined whether or not the currents iu1, iv1, and iw1 have been detected. If a positive determination is made, the process ends. If a negative determination is made, the process proceeds to step S228. In step S228, from the detected currents iu1, iv1, etc., the remaining current iw1, etc. is set to a negative value of the sum of the detected currents.

図３１中のステップＳ２４０で第２インバータ駆動期間Ｔ２において電流ｉｕ，ｉｖ，ｉｗを検出する。ステップＳ２４２でＵＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ２４４に進む。否定判定ならば、ステップＳ２４６に進む。   In step S240 in FIG. 31, currents iu, iv, iw are detected in the second inverter drive period T2. In step S242, it is determined whether the UM is in an ON state. If it is affirmation determination, it will progress to step S244. If a negative determination is made, the process proceeds to step S246.

ステップＳ２４４で相電流ｉｕ２＝ｉｕとする。ステップＳ２４６でＶＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ２４８に進む。否定判定ならば、ステップＳ２５０に進む。ステップＳ２４８で相電流ｉｖ２＝ｉｖとする。ステップＳ２５０でＷＭがＯＮ状態であるか否かを判定する。肯定判定ならば、ステップＳ２５２に進む。否定判定ならば、ステップＳ２５４に進む。ステップＳ２５２で相電流ｉｗ２＝ｉｗとする。   In step S244, the phase current iu2 = iu is set. In step S246, it is determined whether the VM is in an ON state. If it is affirmation determination, it will progress to step S248. If a negative determination is made, the process proceeds to step S250. In step S248, the phase current iv2 = iv is set. In step S250, it is determined whether the WM is in an ON state. If it is affirmation determination, it will progress to step S252. If a negative determination is made, the process proceeds to step S254. In step S252, the phase current iw2 = iw is set.

ステップＳ２５４で第２インバータ駆動期間Ｔ２が終了したか否かを判定する。肯定判定ならば、ステップＳ２５６に進む。否定判定ならば、ステップＳ２４０に戻る。ステップＳ２５６で電流ｉｕ２，ｉｖ２，ｉｗ２が検出済みであるか否かを判定する。肯定判定ならば、終了する。否定判定ならば、ステップＳ２５８に進む。ステップＳ２５８で検出済み電流ｉｕ２，ｉｖ２等より、残りの電流ｉｗ２等を検出済み電流の和のマイナス値とする。   In step S254, it is determined whether or not the second inverter drive period T2 has ended. If it is affirmation determination, it will progress to step S256. If a negative determination is made, the process returns to step S240. In step S256, it is determined whether or not the currents iu2, iv2, and iw2 have been detected. If a positive determination is made, the process ends. If a negative determination is made, the process proceeds to step S258. In step S258, from the detected currents iu2, iv2, etc., the remaining current iw2, etc. is set to a negative value of the sum of the detected currents.

第１インバータ回路４Ａの駆動、第２インバータ回路４Ｂの非駆動の場合は、相電流ｉｕ２，ｉｖ２，ｉｗ２＝０として、第１インバータ駆動期間Ｔ１と同様にして、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出する。第１インバータ回路４Ａの非駆動、第２インバータ回路４Ｂの駆動の場合は、相電流ｉｕ１，ｉｖ１，ｉｗ１＝０として、第２インバータ駆動期間Ｔ２と同様にして、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出する。   When the first inverter circuit 4A is driven and the second inverter circuit 4B is not driven, the phase currents iu2, iv2, iw2 = 0 are set, and the phase currents iu1, iv1, iw1 are set in the same manner as in the first inverter drive period T1. calculate. When the first inverter circuit 4A is not driven and the second inverter circuit 4B is driven, the phase currents iu1, iv1, iw1 = 0 and the phase currents iu2, iv2, iw2 are set in the same manner as in the second inverter drive period T2. calculate.

第５実施形態によれば、ＵＭ，ＶＭ，ＷＭのコレクタに流れる電流を検出する電流センサ１２Ｕ，１２Ｖ，１２Ｗを設けたのみなので、電流センサの数を少なくすることができ、インバータ装置のコストを削減できるとともにサイズを小さくすることができる。   According to the fifth embodiment, since only the current sensors 12U, 12V, and 12W that detect the current flowing through the collectors of the UM, VM, and WM are provided, the number of current sensors can be reduced, and the cost of the inverter device can be reduced. It can be reduced and the size can be reduced.

一般に、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、ｊ（ｊ＝２〜Ｍ−１）段の各列のスイッチング素子に流れる電流を検知する電流センサを設ける。   In general, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and an M-stage N-phase bridge inverter circuit in which N (N ≧ 2) series circuits are connected in parallel; N consisting of each control terminal at the connection point between the j-th switching element (j is a natural number from 1 to (M−1)) and the (j + 1) -th switching element of each phase of the stage N-phase bridge inverter circuit. Even in a configuration in which a jth load having a number of control terminals is connected, a current sensor that detects a current flowing through a switching element in each column of j (j = 2 to M−1) stages is provided.

この場合、パルス幅変調方式における１キャリア周期内を（Ｍ−１）個の以下の駆動期間に分割し、駆動期間毎に第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行う。そして、各電流センサを流れる電流及び各スイッチング素子のＯＮ／ＯＦＦ状態に基づき負荷電流を算出する。   In this case, one carrier cycle in the pulse width modulation method is divided into (M−1) driving periods below, and the jth load (j is a natural number from 1 to (M−1)) for each driving period. Energization control is performed in time division. Then, the load current is calculated based on the current flowing through each current sensor and the ON / OFF state of each switching element.

第６実施形態
図３２は本発明の第６実施形態によるインバータ装置の構成図であり、図２６中の構成要素と実質的に同一の構成要素には同一の符号を附している。図３２に示すように、電流センサ１２Ｕ，１２Ｖ，１２ＷをＵＭ，ＶＭ，ＷＭのエミッタ電流を検出するために、ＵＭ，ＶＭ，ＷＭのエミッタと第２モータ８の出力ラインとの接続点よりも上流側に設けた点が図２５のインバータ装置と異なる。図３３に示すように、この電流センサ１２Ｕ，１２Ｖ，１２Ｗが検出する電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２との関係は第５実施形態の場合と同じになる。よって、第６実施形態は、第５実施形態と同様の効果を奏する。 Sixth Embodiment FIG. 32 is a block diagram of an inverter device according to a sixth embodiment of the present invention. Components that are substantially the same as those shown in FIG. 26 are given the same reference numerals. As shown in FIG. 32, the current sensors 12U, 12V, and 12W detect the emitter current of UM, VM, and WM more than the connection point between the emitter of UM, VM, and WM and the output line of the second motor 8. The point provided in the upstream side differs from the inverter apparatus of FIG. As shown in FIG. 33, the relationship between the currents iu, iv, iw detected by the current sensors 12U, 12V, 12W and the phase currents iu1, iv1, iw1 and the phase currents iu2, iv2, iw2 is the case of the fifth embodiment. Will be the same. Therefore, the sixth embodiment has the same effect as the fifth embodiment.

一般に、Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、ｊ（ｊ＝２〜Ｍ−１）段の各列のスイッチング素子に流れる電流を検知する電流センサを設け、第５実施形態と同様に相電流を算出する。   In general, a series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and an M-stage N-phase bridge inverter circuit in which N (N ≧ 2) series circuits are connected in parallel; N consisting of each control terminal at the connection point between the j-th switching element (j is a natural number from 1 to (M−1)) and the (j + 1) -th switching element of each phase of the stage N-phase bridge inverter circuit. Even in a configuration in which a jth load having a number of control terminals is connected, a current sensor that detects a current flowing through a switching element in each column of j (j = 2 to M−1) stages is provided, and Similarly, the phase current is calculated.

第７実施形態
図３４は本発明の第７実施形態によるインバータ装置の構成図であり、図１中の構成要素と実質的に同一の構成要素には同一の符号を附している。図３４に示すように、電流センサ１２がＵＨ，ＶＨ，ＷＨのコレクタ電流よりも上流の直流電源２の正極側の電源ラインを流れる一次側直流電流を検出するように設けられている点が図１のインバータ装置と異なる。 Seventh Embodiment FIG. 34 is a block diagram of an inverter device according to a seventh embodiment of the present invention. Components that are substantially the same as those shown in FIG. 1 are given the same reference numerals. As shown in FIG. 34, the current sensor 12 is provided so as to detect the primary side DC current flowing in the power supply line on the positive electrode side of the DC power supply 2 upstream of the collector currents of UH, VH, and WH. 1 is different from the inverter device.

図３５はモータＥＣＵ１３０のモータ制御手段（インバータ制御手段）に係る機能ブロック図であり、図３中の構成要素と実質的に同一の構成要素には同一の符号を附している。図３５に示すように、電流ｉＤＣと相電流ｉｕ１，ｉｖ１，ｉｗ１及びｉｕ２，ｉｖ２，ｉｗ２との関係が第１実施形態と異なるので、第１相電流算出手段１３２及び第２相電流算出手段１３４が第１実施形態の第１相電流算出手段５８及び第２相電流算出手段６８と異なる。電流センサ１２の検出電流ｉＤＣは直流電源２の正極側の電源ラインからＵＨ，ＶＨ，ＷＨへ流れる電流を正とする。   FIG. 35 is a functional block diagram relating to the motor control means (inverter control means) of the motor ECU 130. Components that are substantially the same as those in FIG. 3 are given the same reference numerals. As shown in FIG. 35, the relationship between the current iDC and the phase currents iu1, iv1, iw1, and iu2, iv2, and iw2 is different from that in the first embodiment. Therefore, the first phase current calculation unit 132 and the second phase current calculation unit 134 are used. Is different from the first phase current calculation means 58 and the second phase current calculation means 68 of the first embodiment. The detection current iDC of the current sensor 12 is positive when the current flows from the power supply line on the positive side of the DC power supply 2 to UH, VH, and WH.

第１インバータ駆動期間Ｔ１では、図６（ｂ）中の回路状態Ａ，Ｂ，Ｃ，Ｄにおいて、電流センサ１２に通電する電流ｉＤＣと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の関係は以下のようになる。   In the first inverter drive period T1, in the circuit states A, B, C, and D in FIG. 6B, the current iDC and the phase currents iu1, iv1, and iw1 and the phase currents iu2, iv2, and iw2 that are passed through the current sensor 12 are displayed. The relationship is as follows.

第１インバータ駆動期間Ｔ１では、ＵＬ，ＶＬ，ＷＬがＯＮ状態であることから、相電流ｉｕ２，ｉｖ２，ｉｗ２は、ＵＬ，ＶＬ，ＷＬ又はＤＵＬ，ＤＶＬ，ＤＷＬを通して、還流していることから、電流ｉＤＣは相電流ｉｕ２，ｉｖ２，ｉｗ２を含まない。   In the first inverter driving period T1, since UL, VL, and WL are in the ON state, the phase currents iu2, iv2, and iw2 are refluxed through UL, VL, WL or DUL, DVL, and DWL. Current iDC does not include phase currents iu2, iv2, and iw2.

回路状態Ａでは、図３６（ｂ）に示すように、ＵＨ，ＶＨ，ＷＨがＯＮ状態、ＵＭ，ＶＭ，ＷＭがＯＦＦ状態であり、相電流ｉｕ１，ｉｖ１，ｉｗ１は、ＵＨ，ＶＨ，ＷＨ又はＤＵＨ，ＤＶＨ，DWHを通して、還流し、電流センサ１２はＵＨ，ＶＨ，ＷＨのコレクタよりも上流側に配置されていることから、図３７（ａ）に示すように、電流ｉＤＣ＝ｉｕ１＋ｉｖ１＋ｉｗ１＝０となる。   In the circuit state A, as shown in FIG. 36 (b), UH, VH, WH are in the ON state, UM, VM, WM are in the OFF state, and the phase currents iu1, iv1, iw1 are UH, VH, WH or Since the current sensor 12 is arranged upstream of the collectors of UH, VH, and WH, current iDC = iu1 + iv1 + iw1 = 0 as shown in FIG. Become.

回路状態Ｂでは、図３６（ｂ）に示すように、ＵＨがＯＮ状態、ＶＨがＯＦＦ状態、ＷＨがＯＦＦ状態、ＵＭがＯＦＦ状態、ＶＨがＯＮ状態、ＶＭがＯＮ状態であることから、図３７（ａ）に示すように、電流ｉＤＣ＝ｉｕ１となる。   In circuit state B, as shown in FIG. 36 (b), UH is ON, VH is OFF, WH is OFF, UM is OFF, VH is ON, and VM is ON. As shown in FIG. 37 (a), the current iDC = iu1.

回路状態Ｃでは、図３６（ａ）に示すように、ＵＨがＯＮ状態、ＶＨがＯＮ状態、ＷＨがＯＦＦ状態、ＵＭがＯＦＦ状態、ＶＭがＯＮ状態、ＷＭがＯＮ状態であることから、図３７（ａ）に示すように、ｉＤＣ＝ｉｕ１＋ｉｖ１となる。回路状態Ｄでは、回路状態Ａと同様に、ｉＤＣ＝０となる。   In circuit state C, as shown in FIG. 36 (a), UH is ON, VH is ON, WH is OFF, UM is OFF, VM is ON, and WM is ON. As shown in 37 (a), iDC = iu1 + iv1. In the circuit state D, iDC = 0 as in the circuit state A.

以上を一般化すると、電流ｉＤＣはＵＨ，ＶＨ，ＷＨの中でＯＮ状態となっているＩＧＢＴについての相電流ｉｕ１，ｉｖ１，ｉｗ１の和となる。スイッチング関数を用いて表すと図３７（ｂ）に示すようになる。即ち、ｉＤＣ＝ＳUH＊ｉｕ１＋VH＊ｉｖ１＋ＳWH＊ｉｗ１が成り立つ。 Generalizing the above, the current iDC is the sum of the phase currents iu1, iv1, and iw1 for the IGBT that is in the ON state among UH, VH, and WH. When expressed using a switching function, it is as shown in FIG. That is, iDC = S UH * iu 1 + VH * iv 1 + S WH * iw 1 holds.

空間ベクトル変調では、各キャリア期間Ｔ１に存在する４つの回路状態Ａ〜Ｄのうち、少なくとも、１個の回路状態では、一相（Ｘ１相）のみが必ずＯＮ状態（例えば、回路状態Ｂ）となることから、そのＸ１相についての相電流が算出することができる。Ｘ１相及び他の１相（Ｙ１相）がＯＮ状態となる回路状態（例えば、回路状態Ｃ）が存在することから、Ｘ１相とＹ１相の相電流の和が検出され、この和からＸ１相の相電流の差分を取ることにより、Ｙ１相の相電流が算出される。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ａ〜Ｄが如何なる状態であっても、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出することができる。   In the space vector modulation, out of the four circuit states A to D existing in each carrier period T1, at least one circuit state is always in the ON state (for example, the circuit state B). Therefore, the phase current for the X1 phase can be calculated. Since there is a circuit state (for example, circuit state C) in which the X1 phase and the other one phase (Y1 phase) are in the ON state, the sum of the phase currents of the X1 phase and the Y1 phase is detected, and from this sum, the X1 phase The phase current of the Y1 phase is calculated by taking the difference between the phase currents. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Accordingly, the phase currents iu1, iv1, and iw1 can be calculated regardless of the four circuit states A to D.

第１相電流算出手段１３２は、ＵＨがＯＮ状態、ＶＨ，ＷＨがＯＦＦ状態ならば、相電流ｉｕ１＝電流ｉＤＣとする。ＶＨがＯＮ状態、ＵＨ，ＷＨがＯＦＦ状態ならば、相電流ｉｖ１＝電流ｉＤＣとする。ＷＨがＯＮ状態、ＵＨ，ＶＨがＯＦＦ状態ならば、相電流ｉｗ１＝電流ｉＤＣとする。   The first phase current calculation means 132 sets the phase current iu1 = current iDC when UH is in the ON state and VH and WH are in the OFF state. If VH is on and UH and WH are off, the phase current iv1 = current iDC. If WH is ON and UH and VH are OFF, the phase current iw1 = current iDC.

ＵＨ，ＶＨがＯＮ状態、ＷＨがＯＦＦ状態ならば、相電流（ｉｕ１＋ｉｖ１）＝電流ｉＤＣとする。ＵＨ，ＷＨがＯＮ状態、ＶＨがＯＦＦ状態ならば、相電流（ｉｕ１＋ｉｗ１）＝電流ｉＤＣとする。ＶＨ，ＷＨがＯＮ状態、ＵＨがＯＦＦ状態ならば、相電流（ｉｖ１＋ｉｗ１）＝電流ｉＤＣとする。   If UH and VH are ON and WH is OFF, the phase current (iu1 + iv1) = current iDC. If UH and WH are ON and VH is OFF, the phase current (iu1 + iw1) = current iDC. If VH and WH are ON and UH is OFF, the phase current (iv1 + iw1) = current iDC.

二つの相電流（ｉｕ１＋ｉｖ１）等が算出されていて、どちらか一方の相電流ｉｕ１，ｉｖ１等が算出された場合は、前者から後者を引き算することにより、残りの相電流を算出する。更に、二つの相電流ｉｕ１，ｉｖ１等が算出されているときは、残りの相電流ｉｗ１等は、二つの相電流の和のマイナス値とする。   When two phase currents (iu1 + iv1) and the like are calculated and one of the phase currents iu1, iv1 and the like is calculated, the remaining phase current is calculated by subtracting the latter from the former. Further, when the two phase currents iu1, iv1, etc. are calculated, the remaining phase current iw1, etc. is a negative value of the sum of the two phase currents.

また、第２インバータ駆動期間Ｔ２では、図６（ｂ）中の回路状態Ｅ，Ｆ，Ｇ，Ｈにおいて、電流センサ１２に通電する電流ｉＤＣと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の関係は以下のようになる。   Further, in the second inverter driving period T2, in the circuit states E, F, G, and H in FIG. 6B, the current iDC, the phase currents iu1, iv1, iw1, and the phase currents iu2, iv2 that are passed through the current sensor 12 are used. , Iw2 is as follows.

第２インバータ駆動期間Ｔ２では、ＵＨ，ＶＵ，ＷＨがＯＮ状態であり、相電流ｉｕ１，ｉｖ１，ｉｗ１は、ＵＨ，ＶＨ，ＷＨ及びＵＨ，ＶＨ，ＷＨを通して還流し、ｉｕ１＋ｉｖ１＋ｉｗ１＝０であることから、電流ｉＤＣは相電流ｉｕ１，ｉｖ１，ｉｗ１を含まない。   In the second inverter driving period T2, UH, VU, and WH are in the ON state, and the phase currents iu1, iv1, and iw1 return through UH, VH, WH and UH, VH, and WH, and iu1 + iv1 + iw1 = 0. The current iDC does not include the phase currents iu1, iv1, and iw1.

回路状態Ｅでは、ＵＭ，ＶＭ，ＷＭがＯＮ状態であり、ＵＬ，ＶＬ，ＷＬがＯＦＦ状態であることから、図３７（ａ）に示すように、ｉＤＣ＝ｉｕ２＋ｉｖ２＋ｉｗ２＝０となる。回路状態Ｆでは、ＵＭがＯＮ状態、ＶＭがＯＦＦ状態、ＷＭがＯＮ状態、ＵＬがＯＦＦ状態、ＶＬがＯＮ状態、ＷＬがＯＦＦ状態であることから、図３７（ａ）に示すように、ｉＤＣ＝ｉｕ２＋ｉｗ２となる。回路状態Ｇでは、ＵＭがＯＮ状態、ＶＭがＯＦＦ状態、ＷＭがＯＦＦ状態、ＵＬがＯＦＦ状態、ＶＬがＯＮ状態、ＷＬがＯＮ状態であることから、図３７（ａ）に示すように、ｉＤＣ＝ｉｕ２となる。回路状態Ｈでは、回路状態Ｅと同様に、ｉＤＣ＝０となる。   In the circuit state E, UM, VM, and WM are in the ON state, and UL, VL, and WL are in the OFF state. Therefore, as shown in FIG. 37A, iDC = iu2 + iv2 + iw2 = 0. In the circuit state F, the UM is ON, the VM is OFF, the WM is ON, the UL is OFF, the VL is ON, and the WL is OFF. As shown in FIG. = Iu2 + iw2. In the circuit state G, since UM is ON, VM is OFF, WM is OFF, UL is OFF, VL is ON, and WL is ON, as shown in FIG. = Iu2. In the circuit state H, similarly to the circuit state E, iDC = 0.

以上より一般化して、電流関数ｉＤＣをスイッチング関数を用いて表すと図３７（ｂ）に示すようになる。即ち、ｉＤＣ＝ＳUM＊ｉｕ２＋ＳVM＊ｉｖ２＋ＳWM＊ｉｗ２が成り立つ。 From the above generalization, when the current function iDC is expressed using a switching function, it is as shown in FIG. That is, iDC = S UM * iu 2 + S VM * iv 2 + S WM * iw 2 holds.

空間ベクトル変調では、各キャリア期間Ｔ２に存在する４つの回路状態Ｅ〜Ｈのうち、少なくとも、１個の回路状態では、一相（Ｘ２相）のみが必ずＯＮ状態（例えば、回路状態Ｇ）となることから、そのＸ２相についての相電流が算出することができる。Ｘ２相及び他の１相（Ｙ２相）がＯＮ状態となる回路状態（例えば、回路状態Ｆ）が存在することから、Ｘ２相とＹ２相の相電流の和が検出され、この和からＸ２相の相電流の差分を取ることにより、Ｙ２相の相電流が算出される。残りの相は、算出された２つ相電流の和のマイナス値とすることにより算出することができる。従って、４つの回路状態Ｅ〜Ｈが如何なる状態であっても、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出することができる。   In the space vector modulation, out of the four circuit states E to H existing in each carrier period T2, in at least one circuit state, only one phase (X2 phase) is always in the ON state (for example, the circuit state G). Therefore, the phase current for the X2 phase can be calculated. Since there is a circuit state (for example, circuit state F) in which the X2 phase and the other one phase (Y2 phase) are in the ON state, the sum of the phase currents of the X2 phase and the Y2 phase is detected. The phase current of the Y2 phase is calculated by taking the difference between the phase currents. The remaining phases can be calculated by taking a negative value of the sum of the calculated two-phase currents. Therefore, the phase currents iu2, iv2, and iw2 can be calculated regardless of the four circuit states E to H.

第２相電流算出手段１３４は、ＵＭがＯＮ状態、ＶＭ，ＷＨがＯＦＦ状態ならば、相電流ｉｕ２＝電流ｉＤＣとする。ＶＭがＯＮ状態、ＵＭ，ＷＭがＯＦＦ状態ならば、相電流ｉｖ２＝電流ｉＤＣとする。ＷＭがＯＮ状態、ＵＭ，ＶＭがＯＦＦ状態ならば、相電流ｉｗ２＝電流ｉＤＣとする。   If the UM is in the ON state and the VM and WH are in the OFF state, the second phase current calculation unit 134 sets the phase current iu2 = current iDC. If VM is ON and UM and WM are OFF, phase current iv2 = current iDC. If WM is on and UM and VM are off, phase current iw2 = current iDC.

ＵＭ，ＶＭがＯＮ状態、ＷＭがＯＦＦ状態ならば、相電流（ｉｕ２＋ｉｖ２）＝電流ｉＤＣとする。ＵＭ，ＷＭがＯＮ状態、ＶＭがＯＦＦ状態ならば、相電流（ｉｕ２＋ｉｗ２）＝電流ｉＤＣとする。ＶＭ，ＷＭがＯＮ状態、ＵＭがＯＦＦ状態ならば、相電流（ｉｖ２＋ｉｗ２）＝電流ｉＤＣとする。   If UM and VM are ON and WM is OFF, the phase current (iu2 + iv2) = current iDC. If UM and WM are ON and VM is OFF, the phase current (iu2 + iw2) = current iDC. If VM and WM are ON and UM is OFF, the phase current (iv2 + iw2) = current iDC is set.

二つの相電流（ｉｕ２＋ｉｖ２）等が算出されていて、どちらか一方の相電流ｉｕ２，ｉｖ２等が算出された場合は、前者から後者を引き算することにより、残りの相電流を算出する。更に、二つの相電流ｉｕ２，ｉｖ２等が算出されているときは、残りの相電流ｉｗ２等は、二つの相電流の和のマイナス値とする。   When two phase currents (iu2 + iv2) and the like are calculated and one of the phase currents iu2, iv2 and the like is calculated, the remaining phase current is calculated by subtracting the latter from the former. Further, when the two phase currents iu2, iv2, etc. are calculated, the remaining phase current iw2, etc. is a negative value of the sum of the two phase currents.

図３８〜図４１を参照して、相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の算出方法の説明をする。ステップＳ２８０で第１インバータ駆動期間Ｔ１において電流ｉＤＣを検出する。ステップＳ２８２でＵＨがＯＮ状態、ＶＨ，ＷＨがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ２８４に進む。否定判定ならば、ステップＳ２８６に進む。   A method for calculating the phase currents iu1, iv1, iw1 and the phase currents iu2, iv2, iw2 will be described with reference to FIGS. In step S280, the current iDC is detected in the first inverter drive period T1. In step S282, it is determined whether or not UH is in an ON state and VH and WH are in an OFF state. If it is affirmation determination, it will progress to step S284. If a negative determination is made, the process proceeds to step S286.

ステップＳ２８４で相電流ｉｕ１＝ｉＤＣとする。ステップＳ２８６でＶＨがＯＮ状態、ＵＨ，ＷＨがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ２８８に進む。否定判定ならば、ステップＳ２９０に進む。ステップＳ２８８で相電流ｉｖ１＝ｉＤＣとする。ステップＳ２９０でＷＨがＯＮ状態、ＵＨ，ＶＨがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ２９２に進む。否定判定ならば、図３９中のステップＳ２９４に進む。ステップＳ２９２で相電流ｉｗ１＝ｉＤＣとする。   In step S284, the phase current iu1 = iDC is set. In step S286, it is determined whether VH is in an ON state and UH and WH are in an OFF state. If it is affirmation determination, it will progress to step S288. If a negative determination is made, the process proceeds to step S290. In step S288, the phase current iv1 = iDC is set. In step S290, it is determined whether WH is in an ON state and UH and VH are in an OFF state. If it is affirmation determination, it will progress to step S292. If a negative determination is made, the process proceeds to step S294 in FIG. In step S292, the phase current iw1 = iDC is set.

図３９中のステップＳ２９４でＵＨ，ＶＨがＯＮ状態、ＷＨがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ２９６に進む。否定判定ならば、ステップＳ２９８に進む。ステップＳ２９６で検出電流（ｉｕ１＋ｉｖ１）＝ｉＤＣとする。ステップＳ２９８でＵＨ，ＷＨがＯＮ状態、ＶＨがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３００に進む。否定判定ならば、ステップＳ３０２に進む。ステップＳ３０２で検出電流（ｉｕ１＋ｉｗ１）＝ｉＤＣとする。ステップＳ３０２でＶＨ，ＷＨがＯＮ状態、ＵＨがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３０４に進む。否定判定ならば、ステップＳ３０６に進む。   In step S294 in FIG. 39, it is determined whether UH and VH are in the ON state and WH is in the OFF state. If it is affirmation determination, it will progress to step S296. If a negative determination is made, the process proceeds to step S298. In step S296, the detection current (iu1 + iv1) = iDC is set. In step S298, it is determined whether UH and WH are in the ON state and VH is in the OFF state. If a positive determination is made, the process proceeds to step S300. If a negative determination is made, the process proceeds to step S302. In step S302, the detected current (iu1 + iw1) = iDC. In step S302, it is determined whether VH and WH are in the ON state and UH is in the OFF state. If a positive determination is made, the process proceeds to step S304. If a negative determination is made, the process proceeds to step S306.

ステップＳ３０４で検出電流（ｉｖ１＋ｉｗ１）＝ｉＤＣとする。ステップＳ３０６で第１インバータ駆動期間Ｔ１が終了したか否かを判定する。肯定判定ならば、ステップＳ３０８に進む。否定判定ならば、図３８中のステップＳ２８０に戻る。ステップＳ３０８で未検出相電流ｉｕ１等を検出電流（ｉｕ１＋ｉｖ１）等の値から検出済みの相電流領域ｉｖ１の値等を引き算して算出する。更に、未検出相電流ｉｗ１等を検出済みの二つの相電流ｉｕ１，１ｖ１等の和のマイナスとすることにより算出する。   In step S304, the detected current (iv1 + iw1) = iDC. In step S306, it is determined whether or not the first inverter drive period T1 has ended. If a positive determination is made, the process proceeds to step S308. If a negative determination is made, the process returns to step S280 in FIG. In step S308, the undetected phase current iu1 and the like are calculated by subtracting the detected value of the phase current region iv1 and the like from the value of the detected current (iu1 + iv1) and the like. Further, the undetected phase current iw1 and the like are calculated by taking the minus of the sum of the detected two phase currents iu1 and 1v1 and the like.

図４０中のステップＳ３１０で第２インバータ駆動期間Ｔ２において電流ｉＤＣを検出する。ステップＳ３１２でＵＭがＯＮ状態、ＶＭ，ＷＭがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３１４に進む。否定判定ならば、ステップＳ３１６に進む。   In step S310 in FIG. 40, the current iDC is detected in the second inverter drive period T2. In step S312, it is determined whether UM is in an ON state and VM and WM are in an OFF state. If it is affirmation determination, it will progress to step S314. If a negative determination is made, the process proceeds to step S316.

ステップＳ３１４で相電流ｉｕ２＝ｉＤＣとする。ステップＳ３１６でＶＭがＯＮ状態、ＵＭ，ＷＭがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３１８に進む。否定判定ならば、ステップＳ３２０に進む。ステップＳ３１８で相電流ｉｖ２＝ｉＤＣとする。ステップＳ３２０でＷＭがＯＮ状態、ＵＭ，ＶＭがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３２２に進む。否定判定ならば、図４１中のステップＳ３２４に進む。ステップＳ３２２で相電流ｉｗ２＝ｉＤＣとする。   In step S314, the phase current iu2 = iDC is set. In step S316, it is determined whether the VM is ON and the UM and WM are OFF. If a positive determination is made, the process proceeds to step S318. If a negative determination is made, the process proceeds to step S320. In step S318, the phase current iv2 = iDC is set. In step S320, it is determined whether WM is in an ON state and UM and VM are in an OFF state. If a positive determination is made, the process proceeds to step S322. If a negative determination is made, the process proceeds to step S324 in FIG. In step S322, the phase current iw2 = iDC is set.

図４１中のステップＳ３２４でＵＭ，ＶＭがＯＮ状態、ＷＭがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３２６に進む。否定判定ならば、ステップＳ３２８に進む。ステップＳ３２６で検出電流（ｉｕ２＋ｉｖ２）＝ｉＤＣとする。ステップＳ３２８でＵＭ，ＷＭがＯＮ状態、ＶＭがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３３０に進む。否定判定ならば、ステップＳ３３２に進む。ステップＳ３３０で検出電流（ｉｕ２＋ｉｗ２）＝ｉＤＣとする。ステップＳ３３２でＶＭ，ＷＭがＯＮ状態、ＵＭがＯＦＦ状態であるか否かを判定する。肯定判定ならば、ステップＳ３３４に進む。否定判定ならば、ステップＳ３３６に進む。   In step S324 in FIG. 41, it is determined whether UM and VM are in the ON state and WM is in the OFF state. If it is affirmation determination, it will progress to step S326. If a negative determination is made, the process proceeds to step S328. In step S326, the detected current (iu2 + iv2) = iDC is set. In step S328, it is determined whether UM and WM are in the ON state and VM is in the OFF state. If a positive determination is made, the process proceeds to step S330. If a negative determination is made, the process proceeds to step S332. In step S330, the detected current (iu2 + iw2) = iDC is set. In step S332, it is determined whether VM and WM are in the ON state and UM is in the OFF state. If it is affirmation determination, it will progress to step S334. If a negative determination is made, the process proceeds to step S336.

ステップＳ３３４で検出電流（ｉｖ２＋ｉｗ２）＝ｉＤＣとする。ステップＳ３３６で第２インバータ駆動期間Ｔ２が終了したか否かを判定する。肯定判定ならば、ステップＳ３３８に進む。否定判定ならば、図４０中のステップＳ３１０に戻る。ステップＳ３３８で未検出相電流ｉｕ２等を相電流（ｉｕ２＋ｉｖ２）等の値から検出済みの相電流ｉｖ２の値等を引き算して算出する。更に、未検出相電流ｉｗ２等を検出済みの二つの相電流ｉｕ２，１ｖ２等の和のマイナスとすることにより算出する。   In step S334, the detection current (iv2 + iw2) = iDC is set. In step S336, it is determined whether or not the second inverter drive period T2 has ended. If a positive determination is made, the process proceeds to step S338. If a negative determination is made, the process returns to step S310 in FIG. In step S338, the undetected phase current iu2 and the like are calculated by subtracting the detected phase current iv2 and the like from the values of the phase current (iu2 + iv2) and the like. Further, the undetected phase current iw2 and the like are calculated by taking the minus of the sum of the detected two phase currents iu2 and 1v2 and the like.

第１インバータ回路４Ａの駆動、第２インバータ回路４Ｂの非駆動の場合は、相電流ｉｕ２，ｉｖ２，ｉｗ２＝０として、第１インバータ駆動期間Ｔ１と同様にして、相電流ｉｕ１，ｉｖ１，ｉｗ１を算出する。第１インバータ回路４Ａの非駆動、第２インバータ回路４Ｂの駆動の場合は、相電流ｉｕ１，ｉｖ１，ｉｗ１＝０として、第２インバータ駆動期間Ｔ２と同様にして、相電流ｉｕ２，ｉｖ２，ｉｗ２を算出する。   When the first inverter circuit 4A is driven and the second inverter circuit 4B is not driven, the phase currents iu2, iv2, iw2 = 0 are set, and the phase currents iu1, iv1, iw1 are set in the same manner as in the first inverter drive period T1. calculate. When the first inverter circuit 4A is not driven and the second inverter circuit 4B is driven, the phase currents iu1, iv1, iw1 = 0 and the phase currents iu2, iv2, iw2 are set in the same manner as in the second inverter drive period T2. calculate.

第７実施形態によれば、電流センサ１２を直流電源２の正極側のＵＨ，ＶＨ，ＷＨのコレクタ電流よりも上流の電源ラインを流れる電流が検出されるように設けたのみなので、電流センサの数を少なくすることができ、インバータ装置のコストを削減できるとともに、サイズを小さくすることができる。   According to the seventh embodiment, since the current sensor 12 is provided so that the current flowing through the power supply line upstream of the collector current of UH, VH, and WH on the positive electrode side of the DC power supply 2 is detected, The number can be reduced, the cost of the inverter device can be reduced, and the size can be reduced.

Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、初段のブリッジインバータ回路の入力側のバッテリの正極側が接続される電源ラインに流れる一次側直流電流を検知する電流センサを設ける。   A series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and an M-stage N-phase bridge inverter circuit in which N (N ≧ 2) serial circuits are connected in parallel; In each phase of the phase bridge inverter circuit, N (j is a natural number from 1 to (M−1)) stage switching elements and (j + 1) stage switching elements are connected to N pieces of control terminals. Even in the configuration in which the jth load having the control terminal is connected, a current sensor for detecting a primary side direct current flowing in the power supply line connected to the positive side of the battery on the input side of the bridge inverter circuit in the first stage is provided.

この場合、パルス幅変調方式における１キャリア周期内を（Ｍ−１）個の以下の駆動期間に分割し、駆動期間毎に第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行う。そして、各電流センサを流れる電流及び各スイッチング素子のＯＮ／ＯＦＦ状態に基づき負荷電流を算出する。   In this case, one carrier cycle in the pulse width modulation method is divided into (M−1) driving periods below, and the jth load (j is a natural number from 1 to (M−1)) for each driving period. Energization control is performed in time division. Then, the load current is calculated based on the current flowing through each current sensor and the ON / OFF state of each switching element.

第８実施形態
図４２は本発明の第７実施形態によるインバータ装置の構成図であり、図３４中の構成要素と実質的に同一の構成要素には同一の符号を附している。図４２に示すように、電流センサ１２を直流電源２の負極側のＵＬ，ＶＬ，ＷＬのエミッタ電流よりも下流側の電源ラインに流れる一次側直流電流を検出するように設けた点が図３３のインバータ装置と異なる。電流センサ１２の検出電流ｉＤＣはＵＬ，ＶＬ，ＷＬから直流電源２の負極側の電源ラインへ流れる電流を正とする。図４３に示すように、この場合の検出電流ＤＣと相電流ｉｕ１，ｉｖ１，ｉｗ１及び相電流ｉｕ２，ｉｖ２，ｉｗ２の関係は第７実施形態の場合と同じになる。よって、第８実施形態は、第７実施形態と同様の効果を奏する。 Eighth Embodiment FIG. 42 is a block diagram of an inverter device according to a seventh embodiment of the present invention. Components that are substantially the same as those shown in FIG. 34 are given the same reference numerals. As shown in FIG. 42, the current sensor 12 is provided so as to detect the primary side DC current flowing in the power source line on the downstream side of the emitter current of the UL, VL, WL on the negative side of the DC power source 2. Different from the inverter device. The detection current iDC of the current sensor 12 is positive when the current flows from UL, VL, WL to the power supply line on the negative side of the DC power supply 2. As shown in FIG. 43, the relationship between the detection current DC, the phase currents iu1, iv1, iw1, and the phase currents iu2, iv2, iw2 in this case is the same as in the seventh embodiment. Therefore, the eighth embodiment has the same effect as the seventh embodiment.

Ｍ（Ｍ≧３）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎ≧２）個の直列回路が並列に接続されたＭ段Ｎ相ブリッジインバータ回路と、Ｍ段Ｎ相ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目のスイッチング素子と（ｊ＋１）段目のスイッチング素子との接続点に各制御端子からなるＮ個の制御端子を有する第ｊ負荷が接続された構成においても、最終段のブリッジインバータ回路の出力側のバッテリの負極側が接続される電源ラインに流れる一次側直流電流を検知する電流センサを設ける。   A series circuit is configured by switching elements arranged in M (M ≧ 3) stages, and an M-stage N-phase bridge inverter circuit in which N (N ≧ 2) serial circuits are connected in parallel; In each phase of the phase bridge inverter circuit, N (j is a natural number from 1 to (M−1)) stage switching elements and (j + 1) stage switching elements are connected to N pieces of control terminals. Even in the configuration in which the jth load having the control terminal is connected, a current sensor for detecting a primary side direct current flowing in a power supply line connected to the negative side of the battery on the output side of the bridge inverter circuit in the final stage is provided.

この場合、パルス幅変調方式における１キャリア周期内を（Ｍ−１）個の以下の駆動期間に分割し、駆動期間毎に第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行う。そして、各電流センサを流れる電流及び各スイッチング素子のＯＮ／ＯＦＦ状態に基づき負荷電流を算出する。   In this case, one carrier cycle in the pulse width modulation method is divided into (M−1) driving periods below, and the jth load (j is a natural number from 1 to (M−1)) for each driving period. Energization control is performed in time division. Then, the load current is calculated based on the current flowing through each current sensor and the ON / OFF state of each switching element.

本発明の第１実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 1st Embodiment of this invention. 第１インバータ回路及び第２インバータ回路を説明する図である。It is a figure explaining a 1st inverter circuit and a 2nd inverter circuit. 図１中のモータＥＣＵに係る機能ブロック図である。FIG. 2 is a functional block diagram relating to a motor ECU in FIG. 1. 第１インバータ回路及び第２インバータ回路の駆動を示すタイムチャートである。It is a time chart which shows the drive of a 1st inverter circuit and a 2nd inverter circuit. 第１インバータ駆動期間及び第２インバータ駆動期間を説明するための図である。It is a figure for demonstrating a 1st inverter drive period and a 2nd inverter drive period. 空間ベクトル変調方式による第１インバータ駆動期間及び第２インバータ駆動期間のＰＷＭ制御パターンを示す図である。It is a figure which shows the PWM control pattern of the 1st inverter drive period and 2nd inverter drive period by a space vector modulation system. 本発明の第１実施形態による電流ｉｕ，ｉｖ，ｉｗと相電流ｉｕ１，ｉｖ１，ｉｗ１，ｉｕ２，ｉｖ２，ｉｗ２との関係の例を示す図である。It is a figure which shows the example of the relationship between electric current iu, iv, iw and phase current iu1, iv1, iw1, iu2, iv2, iw2 by 1st Embodiment of this invention. 本発明の第１実施形態によるＩＧＢＴ素子のスイッチング状態と電流の関係を示す図である。It is a figure which shows the switching state of the IGBT element by 1st Embodiment of this invention, and the relationship of an electric current. 本発明の第１実施形態によるスイッチング関数と電流の関係を示す図である。It is a figure which shows the relationship between the switching function and electric current by 1st Embodiment of this invention. 相電流ｉｕ１，ｉｖ１，ｉｗ１、相電流ｉｕ２，ｉｖ２，ｉｗ２とＰＷＭ制御パターン決定のタイミングを示す図である。It is a figure which shows the timing of phase current iu1, iv1, iw1, phase current iu2, iv2, iw2, and PWM control pattern determination. 本発明の第１実施形態によるインバータ制御方法を示すフローチャートである。It is a flowchart which shows the inverter control method by 1st Embodiment of this invention. 本発明の第１実施形態による第１インバータの駆動制御方法を示すフローチャートである。3 is a flowchart illustrating a drive control method for the first inverter according to the first embodiment of the present invention; 本発明の第１実施形態による相電流ｉｕ１，ｉｖ１，ｉｗ１の算出フローチャートである。It is a calculation flowchart of phase current iu1, iv1, iw1 by 1st Embodiment of this invention. 本発明の第１実施形態による第２インバータの駆動制御方法を示すフローチャートである。3 is a flowchart illustrating a drive control method of a second inverter according to the first embodiment of the present invention. 本発明の第１実施形態による相電流ｉｕ２，ｉｖ２，ｉｗ２の算出フローチャートである。It is a calculation flowchart of phase current iu2, iv2, iw2 by 1st Embodiment of this invention. 本発明の第２実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 2nd Embodiment of this invention. 本発明の第２実施形態による電流センサに流れる電流と相電流の関係を示す図である。It is a figure which shows the relationship between the electric current which flows into the current sensor by 2nd Embodiment of this invention, and a phase current. 本発明の第３実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 3rd Embodiment of this invention. 図１８中のモータＥＣＵに係る機能ブロック図である。It is a functional block diagram concerning the motor ECU in FIG. 本発明の第３実施形態による電流センサに流れる電流と相電流の関係を示す図である。It is a figure which shows the relationship between the electric current which flows into the current sensor by 3rd Embodiment of this invention, and a phase current. 本発明の第３実施形態によるスイッチング状態と電流の関係を示す図である。It is a figure which shows the relationship between the switching state and electric current by 3rd Embodiment of this invention. 本発明の第３実施形態による相電流ｉｕ１＋ｉｕ２，ｉｖ１＋ｉｖ２，ｉｗ１＋ｉｗ２の算出フローチャートである。It is a calculation flowchart of phase current iu1 + iu2, iv1 + iv2, iw1 + iw2 by 3rd Embodiment of this invention. 本発明の第３実施形態による相電流ｉｕ１，ｉｕ２，ｉｖ１，ｉｖ２，ｉｗ１，ｉｗ２の算出フローチャートである。It is a calculation flowchart of phase current iu1, iu2, iv1, iv2, iw1, iw2 by 3rd Embodiment of this invention. 本発明の第４実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 4th Embodiment of this invention. 本発明の第４実施形態による電流センサに流れる電流と相電流の関係を示す図である。It is a figure which shows the relationship between the electric current which flows into the current sensor by 4th Embodiment of this invention, and a phase current. 本発明の第５実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 5th Embodiment of this invention. 図２６中のモータＥＣＵに係る機能ブロック図である。FIG. 27 is a functional block diagram related to a motor ECU in FIG. 26. 本発明の第５実施形態による電流センサに流れる電流と相電流の関係を示す図である。It is a figure which shows the relationship between the electric current which flows into the current sensor by 5th Embodiment of this invention, and a phase current. 本発明の第５実施形態によるスイッチング状態と電流の関係を示す図である。It is a figure which shows the relationship between the switching state and electric current by 5th Embodiment of this invention. 本発明の第５実施形態による相電流ｉｕ１，ｉｖ１，ｉｗ１の算出フローチャートである。It is a calculation flowchart of phase current iu1, iv1, iw1 by 5th Embodiment of this invention. 本発明の第５実施形態による相電流ｉｕ２，ｉｖ２，ｉｗ２の算出フローチャートである。It is a calculation flowchart of phase current iu2, iv2, iw2 by 5th Embodiment of this invention. 本発明の第６実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 6th Embodiment of this invention. 本発明の第６実施形態による電流センサに流れる電流と相電流の関係を示す図である。It is a figure which shows the relationship between the electric current which flows into the current sensor by 6th Embodiment of this invention, and a phase current. 本発明の第７実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 7th Embodiment of this invention. 図３４中のモータＥＣＵに係る機能ブロック図である。FIG. 35 is a functional block diagram relating to a motor ECU in FIG. 34. 本発明の第７実施形態による電流センサに流れる電流と相電流の関係を示す図である。It is a figure which shows the relationship between the electric current which flows into the current sensor by 7th Embodiment of this invention, and a phase current. 本発明の第７実施形態によるスイッチング状態と電流の関係を示す図である。It is a figure which shows the relationship between the switching state and electric current by 7th Embodiment of this invention. 本発明の第７実施形態による相電流ｉｕ１，ｉｖ１，ｉｗ１の算出フローチャートである。It is a calculation flowchart of phase current iu1, iv1, iw1 by 7th Embodiment of this invention. 本発明の第７実施形態による相電流ｉｕ１，ｉｖ１，ｉｗ１の算出フローチャートである。It is a calculation flowchart of phase current iu1, iv1, iw1 by 7th Embodiment of this invention. 本発明の第７実施形態による相電流ｉｕ２，ｉｖ２，ｉｗ２の算出フローチャートである。It is a calculation flowchart of phase current iu2, iv2, iw2 by 7th Embodiment of this invention. 本発明の第７実施形態による相電流ｉｕ２，ｉｖ２，ｉｗ２の算出フローチャートである。It is a calculation flowchart of phase current iu2, iv2, iw2 by 7th Embodiment of this invention. 本発明の第８実施形態によるインバータ装置を示す図である。It is a figure which shows the inverter apparatus by 8th Embodiment of this invention. 本発明の第８実施形態による電流センサに流れる電流と相電流の関係を示す図である。It is a figure which shows the relationship between the electric current which flows into the current sensor by 8th Embodiment of this invention, and a phase current.

符号の説明Explanation of symbols

２ バッテリ
３ インバータ装置
２０ ブリッジインバータ回路
６ 第１負荷
８ 第２負荷
１０ バッテリ検出センサ
１２Ｕ，１２Ｖ，１２Ｗ 電流センサ
１２ 電流センサ
１８，１００，１２０，１３０ モータＥＣＵ 2 Battery 3 Inverter device 20 Bridge inverter circuit 6 First load 8 Second load 10 Battery detection sensor 12U, 12V, 12W Current sensor 12 Current sensor 18, 100, 120, 130 Motor ECU

Claims (6)

３段に配置されたスイッチング素子により直列回路が構成されるとともに、３つの前記直列回路が並列に接続されたトリプルブリッジインバータ回路と、
前記トリプルブリッジインバータ回路の各列の１段目の前記スイッチング素子と２段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第１負荷と、
前記トリプルブリッジインバータ回路の各列の２段目の前記スイッチング素子と３段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第２負荷と、
前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、
１段目乃至３段目のいずれかの段の各列の前記スイッチング素子に流れる電流を検出する複数の電流検出手段と、
前記複数の電流検出手段により検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第１及び第２負荷に流れる負荷電流を算出する電流算出手段と、
を具備したことを特徴とするインバータ装置。 A series circuit is configured by switching elements arranged in three stages, and a triple bridge inverter circuit in which the three series circuits are connected in parallel.
A first load having three control terminals including each control terminal connected to a connection point between the first-stage switching element and the second-stage switching element of each row of the triple bridge inverter circuit;
A second load having three control terminals each including a control terminal connected to a connection point between the second-stage switching element and the third-stage switching element of each row of the triple bridge inverter circuit;
Inverter control means for controlling the on / off state of the switching element;
A plurality of current detection means for detecting a current flowing through the switching element in each column of any one of the first to third stages;
Current calculating means for calculating load currents flowing through the first and second loads based on currents detected by the plurality of current detecting means and on / off states of the switching elements;
An inverter device comprising: ３段に配置されたスイッチング素子により直列回路が構成されるとともに、３つの前記直列回路が並列に接続されたトリプルブリッジインバータ回路と、
前記トリプルブリッジインバータ回路の各列の１段目の前記スイッチング素子と２段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第１負荷と、
前記トリプルブリッジインバータ回路の各列の２段目の前記スイッチング素子と３段目の前記スイッチング素子との接続点に接続された各制御端子からなる３つの前記制御端子を有する第２負荷と、
前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、
前記トリプルブリッジインバータ回路の一次側直流電流を検出する電流検出手段と、
前記電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第１及び第２負荷に流れる負荷電流を算出する電流算出手段と、
を具備したことを特徴とするインバータ装置。 A series circuit is configured by switching elements arranged in three stages, and a triple bridge inverter circuit in which the three series circuits are connected in parallel.
A first load having three control terminals including each control terminal connected to a connection point between the first-stage switching element and the second-stage switching element of each row of the triple bridge inverter circuit;
A second load having three control terminals each including a control terminal connected to a connection point between the second-stage switching element and the third-stage switching element of each row of the triple bridge inverter circuit;
Inverter control means for controlling the on / off state of the switching element;
Current detection means for detecting a primary side direct current of the triple bridge inverter circuit;
Current calculating means for calculating a load current flowing through the first and second loads based on the current detected by the current detecting means and the on / off state of the switching element;
An inverter device comprising: 前記インバータ制御手段は、前記スイッチング素子のオン／オフをパルス幅変調方式に基づき行い、該パルス幅幅変調方式における１キャリア周期内を２つ以下の駆動期間に分割し、該駆動期間毎に前記第１及び第２負荷を交互に時分割で通電制御を行う請求項１又は２に記載のインバータ装置。   The inverter control unit performs on / off of the switching element based on a pulse width modulation method, divides one carrier cycle in the pulse width width modulation method into two or less drive periods, The inverter apparatus according to claim 1 or 2, wherein the first and second loads are alternately energized and controlled in a time-sharing manner. Ｍ（Ｍは３以上の自然数）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎは２以上の自然数）個の前記直列回路が並列に接続されたＭ段ブリッジインバータ回路と、
前記Ｍ段Ｎ相ブリッジインバータ回路の各列のｊ（ｊは１から（Ｍ−１）までの自然数）段目の前記スイッチング素子と（前記ｊ＋１）段目の前記スイッチング素子との接続点に接続された各制御端子からなる前記Ｎ個の制御端子を有する第ｊ負荷と、
前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、
前記Ｍ段ブリッジインバータ回路の所定段の各列の前記スイッチング素子に流れる電流を検出する電流検出手段と、
前記電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第ｊ（ｊは１から（Ｍ−１）までの自然数）負荷に流れる負荷電流を算出する電流算出手段と、
を具備したことを特徴とするインバータ装置。 An M-stage bridge inverter circuit in which a series circuit is configured by switching elements arranged in M (M is a natural number of 3 or more) stages, and N (N is a natural number of 2 or more) serial circuits are connected in parallel. When,
Connected to a connection point between the j-th switching element and the (j + 1) -th switching element in each column of the M-stage N-phase bridge inverter circuit (j is a natural number from 1 to (M−1)). A jth load having the N control terminals, each of which is a control terminal;
Inverter control means for controlling the on / off state of the switching element;
Current detection means for detecting a current flowing in the switching element of each column of the predetermined stage of the M-stage bridge inverter circuit;
Current calculation means for calculating a load current flowing in the jth load (j is a natural number from 1 to (M−1)) based on the current detected by the current detection means and the on / off state of the switching element. When,
An inverter device comprising: Ｍ（Ｍは３以上の自然数）段に配置されたスイッチング素子により直列回路が構成されるとともに、Ｎ（Ｎは２以上の自然数）個の前記直列回路が並列に接続されたＭ段ブリッジインバータ回路と、
前記Ｍ段ブリッジインバータ回路の各相のｊ（ｊは１から（Ｍ−１）までの自然数）段目の前記スイッチング素子と（前記ｊ＋１）段目の前記スイッチング素子との接続点に接続された各制御端子からなる前記Ｎ個の前記制御端子を有する第ｊ負荷と、
前記スイッチング素子のオン／オフ状態を制御するインバータ制御手段と、
前記Ｍ段ブリッジインバータ回路の一次側直流電流を検出する電流検出手段と、
前記電流検出手段に検出された電流及び前記スイッチング素子のオン／オフ状態に基づいて、前記第ｊ（ｊは１から（Ｍ−１）までの自然数）負荷に流れる負荷電流を算出する電流算出手段と、
を具備したことを特徴とするインバータ装置。 An M-stage bridge inverter circuit in which a series circuit is configured by switching elements arranged in M (M is a natural number of 3 or more) stages, and N (N is a natural number of 2 or more) serial circuits are connected in parallel. When,
Each phase of the M-stage bridge inverter circuit is connected to a connection point between the j-th switching element (j is a natural number from 1 to (M−1)) and the (j + 1) -th switching element. A jth load having the N number of control terminals each comprising a control terminal;
Inverter control means for controlling the on / off state of the switching element;
Current detection means for detecting a primary side direct current of the M-stage bridge inverter circuit;
Current calculation means for calculating a load current flowing in the jth load (j is a natural number from 1 to (M−1)) based on the current detected by the current detection means and the on / off state of the switching element. When,
An inverter device comprising: 前記インバータ制御手段は、前記スイッチング素子のオン／オフをパルス幅変調方式に基づき行い、該パルス幅変調方式における１キャリア周期内を（Ｍ−１）個の以下の駆動期間に分割し、該駆動期間毎に前記第ｊ負荷（ｊは１から（Ｍ−１）までの自然数）を時分割で通電制御を行うことを特徴とする請求項４又は５記載のインバータ装置。   The inverter control means performs on / off of the switching element based on a pulse width modulation method, divides one carrier period in the pulse width modulation method into (M−1) driving periods below, 6. The inverter device according to claim 4, wherein the j-th load (j is a natural number from 1 to (M−1)) is time-divisionally controlled for each period.
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