JP2008098522A

JP2008098522A - Method and apparatus for manufacturing semiconductor device

Info

Publication number: JP2008098522A
Application number: JP2006280607A
Authority: JP
Inventors: Masanobu Hatanaka; 正信畠中; Michio Ishikawa; 道夫石川
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2006-10-13
Filing date: 2006-10-13
Publication date: 2008-04-24
Anticipated expiration: 2026-10-13
Also published as: JP4943111B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method and apparatus for manufacturing a semiconductor device, capable of improving reliability of a metal cap layer and productivity. <P>SOLUTION: A ZrB target is sputtered with an Ar gas, and a common first metal cap layer 16 principally containing ZrBx (x=0.5-4.0) is laminated on a second interlayer dielectric 11 and a first wiring 13. Also, a ZrB target is sputtered with an Ar gas, and a common second metal cap layer 37 principally containing ZrBx (x=0.5-4.0) is laminated on a hard mask 32 and a second wiring 34. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の製造方法及び半導体装置の製造装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device manufacturing apparatus.

半導体装置では、微細化や多層化の進展に伴い、電流密度の増加によるエレクトロマイクレーション（ＥＭ：Electro migration）が深刻化する。高いＥＭ耐性を有する銅（Ｃ
ｕ）の多層配線技術は、半導体装置を高集積化させる上で不可欠である。 In semiconductor devices, with the progress of miniaturization and multilayering, electromigration (EM) due to an increase in current density becomes serious. Copper with high EM resistance (C
The multilayer wiring technique u) is indispensable for highly integrating semiconductor devices.

Ｃｕ配線の製造工程には、配線形状に応じたトレンチを予め絶縁層に形成し、該トレンチにＣｕを充填して配線を形成する、いわゆるダマシン（Damascene）法が利用される。
あるいは、配線用のトレンチにビアホール（Via-Hole）を予め形成し、トレンチとビアホールの双方にＣｕを充填して配線とビアコンタクトとを同時に形成する、いわゆるデュアルダマシン（Dual-Damascene）法が利用される。 In the manufacturing process of the Cu wiring, a so-called damascene method is used in which a trench corresponding to the wiring shape is formed in an insulating layer in advance and the wiring is formed by filling the trench with Cu.
Alternatively, the so-called Dual-Damascene method is used, in which via-holes are formed in the wiring trenches in advance, and both the trenches and via holes are filled with Cu to simultaneously form the wiring and via contacts. Is done.

ダマシンプロセス後のＣｕ配線には、Ｃｕ配線と、Ｃｕ配線上の絶縁層（低誘電率膜：Low-k 膜）と、の間にＳｉＣやＳｉＮなどのキャップ層が利用される。キャップ層は、Ｃｕ配線表面の酸化防止膜、Ｃｕの拡散防止膜、ビアホールのエッチストップ膜として機能する。一方、これらＳｉＣやＳｉＮなどの絶縁膜からなるキャップ層は、Ｃｕ配線との間の密着性が弱いために、Ｃｕ配線の信頼性を低下させる。また、ビアホール形成時のエッチング工程を複雑にして、半導体装置の生産性を損なうといった問題を招く。 For the Cu wiring after the damascene process, a cap layer such as SiC or SiN is used between the Cu wiring and an insulating layer (low dielectric constant film: Low-k film) on the Cu wiring. The cap layer functions as an antioxidant film on the surface of the Cu wiring, a Cu diffusion preventing film, and an etch stop film for the via hole. On the other hand, since the cap layer made of an insulating film such as SiC or SiN has low adhesion to the Cu wiring, the reliability of the Cu wiring is lowered. In addition, the etching process at the time of forming the via hole is complicated, resulting in a problem that the productivity of the semiconductor device is impaired.

そこで、Ｃｕ多層配線技術では、上記の問題を解消させるため、従来より、Ｃｕ配線上のキャップ層に金属材料を適用する提案がなされている。金属材料からなるキャップ層（以下単に、メタルキャップ層という。）には、Ｃｕ配線との間の密着性が高いこと、比抵抗値が低いこと、バリア性が高いこと（Low-k 膜からの水分やＣｕ配線からのＣｕ原子に対するバリア性が高いこと）、Ｃｕ配線上にのみ形成される選択性を有すること、が要求される。 Therefore, in the Cu multilayer wiring technology, in order to solve the above-described problems, conventionally, proposals have been made to apply a metal material to the cap layer on the Cu wiring. A cap layer made of a metal material (hereinafter simply referred to as a metal cap layer) has high adhesion to a Cu wiring, low specific resistance, and high barrier properties (from a low-k film). High barrier properties against moisture and Cu atoms from the Cu wiring) and selectivity to be formed only on the Cu wiring are required.

特許文献１は、無電解メッキ法を利用し、Ｃｕ配線表面に選択的にコバルトタングステンリン（ＣｏＷＰ）を析出させ、さらに、ＣｏＷＰ層の表面をサリサイド化してメタルキャップ層を形成する。これにより、メタルキャップ層としての密着性、導電性、バリア性、成膜選択性を満たすことができ、かつ、メタルキャップ層（ＣｏＷＰ層）の耐酸化性を向上させることができる。
特開２００２−４３３１５号公報 Patent Document 1 uses an electroless plating method to selectively deposit cobalt tungsten phosphorus (CoWP) on the surface of a Cu wiring, and further salicide the surface of the CoWP layer to form a metal cap layer. As a result, adhesion, conductivity, barrier properties, and film formation selectivity as the metal cap layer can be satisfied, and the oxidation resistance of the metal cap layer (CoWP layer) can be improved.
JP 2002-43315 A

しかしながら、特許文献１は、成膜選択性を得るために、無電解メッキ法を利用する。無電解メッキ法では、メタルキャップ層の形状や膜厚が、薬液の濃度や酸化還元雰囲気などの影響を大きく受ける。この結果、メタルキャップ層の析出状況が、Ｃｕ配線の粗密、表面積、形状などに応じて大きく変動し、隣接するメタルキャップ層の短絡やＣｕ配線の被覆不足を招く問題があった。 However, Patent Document 1 uses an electroless plating method in order to obtain film formation selectivity. In the electroless plating method, the shape and film thickness of the metal cap layer are greatly affected by the concentration of the chemical solution and the oxidation-reduction atmosphere. As a result, the deposition state of the metal cap layer greatly fluctuates depending on the density, surface area, shape, etc. of the Cu wiring, and there is a problem in that the adjacent metal cap layer is short-circuited or the Cu wiring is insufficiently covered.

また、無電解メッキ法は、成膜選択性を実現させるために、ダマシンプロセス後のＣｕ配線の表面やLow-k 膜の表面など、薬液に浸漬させる表面を極めて清浄な状態にさせる必要がある。そのため、清浄化に伴う表面処理工程の増加を招き、半導体装置の生産性を損なう問題があった。 In addition, in order to realize film formation selectivity, the electroless plating method requires that the surfaces immersed in the chemical solution, such as the surface of the Cu wiring after the damascene process and the surface of the low-k film, be in an extremely clean state. . For this reason, there has been a problem in that the surface treatment process is increased due to cleaning, and the productivity of the semiconductor device is impaired.

本願発明は、上記問題を解決するためになされたものであって、メタルキャップ層の信頼性と生産性とを向上させた半導体装置の製造方法及び半導体装置の製造装置に関するものである。 The present invention has been made to solve the above-described problems, and relates to a semiconductor device manufacturing method and a semiconductor device manufacturing apparatus in which the reliability and productivity of a metal cap layer are improved.

ＺｒＢｘ膜（ｘ＝０．５〜４．０）は、強固なＺｒ−Ｂ結合により高い耐酸化性を有し、かつ、高い導電性（数［μΩ・ｃｍ］）を有する。本発明者は、メタルキャップ材料の１つとしてＺｒＢｘを検討する中で、ＺｒＢｘ膜（ｘ＝０．５〜４．０）が金属配線に対する良好な密着性と高いバリア性とを有し、かつ、その導電性が下地の導電性に大きく依存することを見出した。 The ZrBx film (x = 0.5 to 4.0) has high oxidation resistance due to a strong Zr—B bond and high conductivity (several [μΩ · cm]). The present inventor examined ZrBx as one of the metal cap materials, and the ZrBx film (x = 0.5 to 4.0) has good adhesion to metal wiring and high barrier properties, and It was found that the conductivity greatly depends on the conductivity of the base.

すなわち、本発明者は、ＺｒＢｘ膜（ｘ＝０．５〜４．０）が、良好な密着性、高い導電性、高いバリア性を有し、かつ、金属膜上（例えば、Ｃｕ配線上）で高い導電性を有し、絶縁膜上（例えば、Low-k 膜上やハードマスク上）で高い絶縁性を有することを見出した。 That is, the present inventor has found that a ZrBx film (x = 0.5 to 4.0) has good adhesion, high conductivity, and high barrier properties, and is on a metal film (for example, on Cu wiring). It has been found that it has high conductivity and high insulation on an insulating film (for example, on a low-k film or a hard mask).

上記目的を達成するため、請求項１に記載の発明では、素子領域を有した半導体基板に絶縁層を積層する絶縁層工程と、前記絶縁層に凹部を形成する凹部工程と、前記凹部に金属層を埋め込む金属層工程と、前記絶縁層の表面と、前記金属層の表面と、を略同一面に平坦化する平坦化工程と、ＺｒとＢとを主成分にしたターゲットをスパッタし、平坦化した前記絶縁層の表面と、平坦化した前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜４．
０）を主成分にした共通するメタルキャップ層を積層するメタルキャップ層工程と、を備えたことを要旨とする。 In order to achieve the above object, according to the first aspect of the present invention, an insulating layer step of laminating an insulating layer on a semiconductor substrate having an element region, a concave portion step of forming a concave portion in the insulating layer, and a metal in the concave portion Sputtering and flattening a metal layer step of embedding a layer, a flattening step of flattening the surface of the insulating layer and the surface of the metal layer in substantially the same plane, and a target mainly composed of Zr and B ZrBx (x = 0.5-4.4) on the surface of the insulating layer and the surface of the flattened metal layer.
And a metal cap layer step of laminating a common metal cap layer mainly composed of 0).

この構成によれば、ＺｒとＢとを主成分にしたターゲットを用い、ＺｒＢｘ（ｘ=０．
５〜４．０）を主成分にしたメタルキャップ層をスパッタ成膜により形成させることができる。すなわち、ＺｒＢｘ膜の組成比をターゲットの組成比により調整させることができ、メタルキャップ層を所望する組成比（ｘ=０．５〜４．０）で確実に形成させることが
できる。そして、該メタルキャップ層を、金属層及び絶縁層の全面に、同時に形成させることができる。 According to this configuration, a target mainly composed of Zr and B is used, and ZrBx (x = 0.
5 to 4.0) as a main component can be formed by sputtering film formation. That is, the composition ratio of the ZrBx film can be adjusted by the composition ratio of the target, and the metal cap layer can be reliably formed at a desired composition ratio (x = 0.5 to 4.0). The metal cap layer can be simultaneously formed on the entire surface of the metal layer and the insulating layer.

したがって、金属層の粗密、表面積、形状などに関わらず、所望する組成比のメタルキャップ層を均一な膜厚で形成させることができ、金属層間の短絡や金属層ごとの被覆不良を回避させることができる。また、メタルキャップ層が成膜選択性を必要としないため、メタルキャップ層を得るための複雑な洗浄工程を省くことができる。ひいては、メタルキャップ層の信頼性と生産性とを向上させた半導体装置の製造方法を提供することができる。 Therefore, it is possible to form a metal cap layer having a desired composition ratio with a uniform film thickness regardless of the density, surface area, shape, etc. of the metal layer, and avoid short circuit between metal layers and coating failure for each metal layer. Can do. Further, since the metal cap layer does not require film formation selectivity, a complicated cleaning process for obtaining the metal cap layer can be omitted. As a result, the manufacturing method of the semiconductor device which improved the reliability and productivity of the metal cap layer can be provided.

請求項２に記載の発明では、請求項１に記載の半導体装置の製造方法であって、前記メタルキャップ層工程は、Ｚｒの原子数を１としたときのＢの原子数を組成比とし、予め規定された前記メタルキャップ層の組成比よりも高い組成比を有したターゲットをスパッタして前記メタルキャップ層を形成すること、を要旨とする。 The invention according to claim 2 is the method for manufacturing the semiconductor device according to claim 1, wherein the metal cap layer step uses the number of atoms of B when the number of atoms of Zr is 1 as the composition ratio, The gist of the invention is to form the metal cap layer by sputtering a target having a composition ratio higher than the predetermined composition ratio of the metal cap layer.

本発明者は、ＺｒとＢとを主成分にしたターゲットをスパッタしてＺｒＢｘからなるメタルキャップ層を形成するとき、メタルキャップ層に含まれるＢの組成比が、ターゲットに含まれるＢの組成比よりも低いことを見出した。この構成によれば、予め高く設定したターゲットの組成比により、メタルキャップ層の組成比の低下分を補償させることができる。この結果、メタルキャップ層の組成比を、より確実にｘ=０．５〜４．０で形成させ
ることができる。 When the present inventor forms a metal cap layer made of ZrBx by sputtering a target mainly composed of Zr and B, the composition ratio of B contained in the metal cap layer is the composition ratio of B contained in the target. Found lower than. According to this configuration, a decrease in the composition ratio of the metal cap layer can be compensated by the target composition ratio set high in advance. As a result, the composition ratio of the metal cap layer can be more reliably formed at x = 0.5 to 4.0.

上記目的を達成するため、請求項３に記載の発明では、素子領域を有した半導体基板に絶縁層を積層する絶縁層工程と、前記絶縁層に凹部を形成する凹部工程と、前記凹部に金属層を埋め込む金属層工程と、前記絶縁層の表面と、前記金属層の表面と、を略同一面に平坦化する平坦化工程と、ホウ化水素を含むプラズマ空間中でＺｒを主成分にしたターゲットをスパッタし、平坦化した前記絶縁層の表面と、平坦化した前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜４．０）を主成分にした共通するメタルキャップ層を積層するメ
タルキャップ層工程と、を備えたことを要旨とする。 In order to achieve the above object, according to a third aspect of the present invention, an insulating layer step of laminating an insulating layer on a semiconductor substrate having an element region, a concave portion step of forming a concave portion in the insulating layer, and a metal in the concave portion A metal layer step of embedding a layer, a planarization step of planarizing the surface of the insulating layer and the surface of the metal layer in substantially the same plane, and Zr as a main component in a plasma space containing borohydride. A common metal cap layer mainly composed of ZrBx (x = 0.5 to 4.0) is laminated on the surface of the insulating layer flattened by sputtering the target and the surface of the flattened metal layer. And a metal cap layer process.

この構成によれば、Ｚｒを主成分にしたターゲットと、ホウ化水素と、を用い、ＺｒＢｘ（ｘ=０．５〜４．０）を主成分にしたメタルキャップ層を反応性スパッタ成膜により
形成させることができる。すなわち、ＺｒＢｘ膜の組成比を、Ｚｒのスパッタ量、又はホウ化水素の供給量により調整させることができ、所望する組成比（ｘ=０．５〜４．０）
のメタルキャップ層を確実に形成させることができる。そして、該メタルキャップ層を、金属層及び絶縁層の全面に、同時に形成させることができる。 According to this configuration, a target containing Zr as a main component and borohydride are used, and a metal cap layer mainly containing ZrBx (x = 0.5 to 4.0) is formed by reactive sputtering. Can be formed. That is, the composition ratio of the ZrBx film can be adjusted by the sputtering amount of Zr or the supply amount of borohydride, and the desired composition ratio (x = 0.5 to 4.0)
The metal cap layer can be reliably formed. The metal cap layer can be simultaneously formed on the entire surface of the metal layer and the insulating layer.

請求項４に記載の発明では、請求項３に記載の半導体装置の製造方法であって、前記メタルキャップ層工程は、前記ホウ化水素の供給量の増加に応じて圧力が上昇するプラズマ空間を形成し、前記プラズマ空間中で前記ターゲットをスパッタすること、を要旨とする。 According to a fourth aspect of the present invention, in the method for manufacturing a semiconductor device according to the third aspect, the metal cap layer step includes forming a plasma space in which the pressure increases as the supply amount of the borohydride increases. The gist is to form and sputter the target in the plasma space.

この構成によれば、ホウ化水素がＺｒとの反応に寄与する状態を形成させることができ、そのプラズマ空間中でメタルキャップ層を積層させることができる。したがって、メタルキャップ層の組成比を、より確実にｘ=０．５〜４．０の範囲にすることができる。 According to this configuration, a state in which borohydride contributes to the reaction with Zr can be formed, and the metal cap layer can be laminated in the plasma space. Therefore, the composition ratio of the metal cap layer can be more reliably set in the range of x = 0.5 to 4.0.

上記目的を達成するため、請求項５に記載の発明では、絶縁層と金属層とを表面に有した半導体基板を内空間に収容するチャンバ本体と、前記内空間に設けられ、ＺｒとＢとを主成分にしたターゲットと、前記内空間にプラズマを生成して前記ターゲットをスパッタし、前記絶縁層の表面と、前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜４．０）を主
成分にした共通するメタルキャップ層を積層するプラズマ生成手段と、を備えたことを要旨とする。 In order to achieve the above object, according to a fifth aspect of the present invention, there is provided a chamber body for accommodating a semiconductor substrate having an insulating layer and a metal layer on the surface thereof in the inner space, provided in the inner space, Zr and B, ZrBx (x = 0.5 to 4.0) is formed on the surface of the insulating layer and the surface of the metal layer by generating a plasma in the inner space and sputtering the target. And plasma generating means for laminating a common metal cap layer containing as a main component.

この構成によれば、ＺｒＢｘ（ｘ=０．５〜４．０）を主成分にしたメタルキャップ層
を、ＺｒとＢとを主成分にしたターゲットを用い、スパッタ成膜により形成させることができる。すなわち、ＺｒＢｘ膜の組成比をターゲットの組成比によって調整させることができ、所望する組成比（ｘ=０．５〜４．０）のメタルキャップ層を確実に形成させるこ
とができる。よって、金属層の粗密、表面積、形状などに関わらず、メタルキャップ層の導電性を金属層上の領域のみで発現させることができ、隣接する金属層間の短絡を回避させることができる。 According to this configuration, the metal cap layer mainly composed of ZrBx (x = 0.5 to 4.0) can be formed by sputtering film formation using the target mainly composed of Zr and B. . That is, the composition ratio of the ZrBx film can be adjusted by the composition ratio of the target, and a metal cap layer having a desired composition ratio (x = 0.5 to 4.0) can be reliably formed. Therefore, regardless of the density, surface area, shape, etc. of the metal layer, the conductivity of the metal cap layer can be expressed only in the region on the metal layer, and a short circuit between adjacent metal layers can be avoided.

また、半導体基板の全面にメタルキャップ層を形成させることができる。したがって、メタルキャップ層の厚さを金属層間で均一にさせることができ、各金属層を確実に被覆させることができる。よって、メタルキャップ層の被覆不良を解消させることができ、メタ
ルキャップ層の信頼性と生産性とを向上させた半導体装置の製造装置を提供することができる。 In addition, a metal cap layer can be formed on the entire surface of the semiconductor substrate. Therefore, the thickness of the metal cap layer can be made uniform between the metal layers, and each metal layer can be reliably coated. Therefore, it is possible to provide a semiconductor device manufacturing apparatus that can eliminate the defective coating of the metal cap layer and improve the reliability and productivity of the metal cap layer.

請求項６に記載の発明では、請求項５に記載の半導体装置の製造装置であって、前記ターゲットは、Ｚｒの原子数を１としたときのＢの原子数を組成比とし、予め規定された前記メタルキャップ層の組成比よりも高い組成比を有すること、を要旨とする。 According to a sixth aspect of the invention, there is provided the semiconductor device manufacturing apparatus according to the fifth aspect, wherein the target is defined in advance with a composition ratio of the number of B atoms when the number of Zr atoms is 1. The gist of the present invention is to have a composition ratio higher than that of the metal cap layer.

上記目的を達成するため、請求項７に記載の発明では、絶縁層と金属層とを表面に有した半導体基板を内空間に収容するチャンバ本体と、前記内空間に設けられ、Ｚｒを主成分にしたターゲットと、前記内空間にホウ化水素を供給する供給手段と、前記内空間にプラズマを生成して前記ターゲットをスパッタし、前記絶縁層の表面と、前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜４．０）を主成分にした共通するメタルキャップ層を積層す
るプラズマ生成手段と、を備えたことを要旨とする。 In order to achieve the above object, according to the seventh aspect of the present invention, there is provided a chamber main body for accommodating a semiconductor substrate having an insulating layer and a metal layer on the surface thereof in the inner space; And a supply means for supplying borohydride to the inner space, and generating a plasma in the inner space to sputter the target, and ZrBx on the surface of the insulating layer and the surface of the metal layer And a plasma generating means for laminating a common metal cap layer mainly composed of (x = 0.5 to 4.0).

この構成によれば、Ｚｒを主成分にしたターゲットと、ホウ化水素と、を用い、ＺｒＢｘ（ｘ=０．５〜４．０）を主成分にしたメタルキャップ層を反応性スパッタ成膜により
形成させることができる。すなわち、ＺｒＢｘ膜の組成比を、Ｚｒのスパッタ量、又はホウ化水素の供給量により調整させることができ、所望する組成比（ｘ=０．５〜４．０）
のメタルキャップ層を確実に形成させることができる。よって、金属層の粗密、表面積、形状などに関わらず、メタルキャップ層の導電性を金属層上の領域のみで発現させることができ、隣接する金属層間の短絡を回避させることができる。 According to this configuration, a target containing Zr as a main component and borohydride are used, and a metal cap layer mainly containing ZrBx (x = 0.5 to 4.0) is formed by reactive sputtering. Can be formed. That is, the composition ratio of the ZrBx film can be adjusted by the sputtering amount of Zr or the supply amount of borohydride, and the desired composition ratio (x = 0.5 to 4.0)
The metal cap layer can be reliably formed. Therefore, regardless of the density, surface area, shape, etc. of the metal layer, the conductivity of the metal cap layer can be expressed only in the region on the metal layer, and a short circuit between adjacent metal layers can be avoided.

また、半導体基板の全面にメタルキャップ層を形成させることができる。したがって、メタルキャップ層の厚さを金属層間で均一にさせることができ、各金属層を確実に被覆させることができる。よって、メタルキャップ層の被覆不良を解消させることができ、メタルキャップ層の信頼性と生産性とを向上させた半導体装置の製造装置を提供することができる。 In addition, a metal cap layer can be formed on the entire surface of the semiconductor substrate. Therefore, the thickness of the metal cap layer can be made uniform between the metal layers, and each metal layer can be reliably coated. Therefore, it is possible to provide a semiconductor device manufacturing apparatus that can eliminate the coating defect of the metal cap layer and improve the reliability and productivity of the metal cap layer.

上記したように、本発明によれば、メタルキャップ層の信頼性と生産性とを向上させた半導体装置の製造方法及び半導体装置の製造装置を提供することができる。 As described above, according to the present invention, it is possible to provide a semiconductor device manufacturing method and a semiconductor device manufacturing apparatus in which the reliability and productivity of the metal cap layer are improved.

（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。まず、本発明を利用して製造した半導体装置について説明する。 (First embodiment)
A first embodiment of the present invention will be described below with reference to the drawings. First, a semiconductor device manufactured using the present invention will be described.

（半導体装置１）
半導体装置は、例えば、各種ＲＡＭや各種ＲＯＭを含むメモリ、ＭＰＵや汎用ロジックを含むロジックなどである。図１は、半導体装置を説明する要部断面図である。 (Semiconductor device 1)
The semiconductor device is, for example, a memory including various RAMs and various ROMs, a logic including an MPU and general-purpose logic. FIG. 1 is a cross-sectional view of a main part illustrating a semiconductor device.

図１において、半導体装置１には、半導体基板を構成するシリコン基板２が備えられている。シリコン基板２の表面（図１の上面）には、素子分離領域２ａと、該素子分離領域
２ａに囲まれた素子領域２ｂと、が区画形成されている。素子分離領域２ａには、例えば、ＳＴＩ（Shallow Trench Isolation）構造を用いたシリコン酸化膜などの絶縁膜が埋め込まれている。素子領域２ｂには、ＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、例えば、素子領域２ｂに形成されたゲート絶縁膜４と、ゲート絶縁膜４の両側に形成されたソース・ドレイン領域５と、ゲート絶縁膜４に積層されたゲート電極６と、ゲート電極６の外側面を覆うサイドウォール７などによって構成される。 In FIG. 1, a semiconductor device 1 is provided with a silicon substrate 2 constituting a semiconductor substrate. An element isolation region 2a and an element region 2b surrounded by the element isolation region 2a are partitioned on the surface of the silicon substrate 2 (upper surface in FIG. 1). For example, an insulating film such as a silicon oxide film using an STI (Shallow Trench Isolation) structure is embedded in the element isolation region 2a. A MOS transistor 3 is formed in the element region 2b. The MOS transistor 3 includes, for example, a gate insulating film 4 formed in the element region 2b, source / drain regions 5 formed on both sides of the gate insulating film 4, a gate electrode 6 stacked on the gate insulating film 4, A side wall 7 covering the outer surface of the gate electrode 6 is formed.

シリコン基板２の表面には、ＭＯＳトランジスタ３を覆う第１層間絶縁膜８が積層されている。第１層間絶縁膜８には、例えば、リンを添加したシリコン酸化膜（ＰＳＧ）やリン及びボロンを添加したシリコン酸化膜（ＢＰＳＧ）などを用いることができる。第１層間絶縁膜８には、ソース・ドレイン領域５に対応する凹部（コンタクトホール９）が貫通形成されている。コンタクトホール９の内側には、それぞれコンタクトプラグ１０が形成されている。コンタクトプラグ１０には、例えば、コンタクト層／バリア層／プラグ層（チタンシリサイド／窒化チタン／タングステン）からなる３層構造を用いることができる。 A first interlayer insulating film 8 covering the MOS transistor 3 is laminated on the surface of the silicon substrate 2. As the first interlayer insulating film 8, for example, a silicon oxide film (PSG) to which phosphorus is added, a silicon oxide film (BPSG) to which phosphorus and boron are added, or the like can be used. The first interlayer insulating film 8 has a recess (contact hole 9) corresponding to the source / drain region 5 formed therethrough. Contact plugs 10 are respectively formed inside the contact holes 9. For the contact plug 10, for example, a three-layer structure composed of a contact layer / barrier layer / plug layer (titanium silicide / titanium nitride / tungsten) can be used.

第１層間絶縁膜８の表面には、絶縁層を構成する第２層間絶縁膜１１が積層されている。第２層間絶縁膜１１には、例えば、シリコン酸化膜やリンを添加したシリコン酸化膜などを用いることができる。第２層間絶縁膜１１には、コンタクトホール９（コンタクトプラグ１０）に連結する凹部（第１トレンチ１２）が貫通形成されている。第１トレンチ１２の内側には、金属層を構成する第１配線１３が形成されている。第１配線１３には、例えば、第１バリア層１４／第１配線層１５（窒化タンタルや窒化チタン／銅）からなる２層構造を用いることができる。 A second interlayer insulating film 11 constituting an insulating layer is laminated on the surface of the first interlayer insulating film 8. For the second interlayer insulating film 11, for example, a silicon oxide film, a silicon oxide film to which phosphorus is added, or the like can be used. A recess (first trench 12) connected to the contact hole 9 (contact plug 10) is formed through the second interlayer insulating film 11. Inside the first trench 12, a first wiring 13 constituting a metal layer is formed. For the first wiring 13, for example, a two-layer structure composed of a first barrier layer 14 / first wiring layer 15 (tantalum nitride or titanium nitride / copper) can be used.

第２層間絶縁膜１１の表面には、第２層間絶縁膜１１と第１配線１３（第１バリア層１４及び第１配線層１５）の全体を覆う共通の第１メタルキャップ層１６が積層されている。第１メタルキャップ層１６は、高い耐酸化性を有したホウ化ジルコニウム（ＺｒＢｘ（ｘ＝０．５〜４．０））を主成分とする層であり、下地の導電性に応じた導電性を発現する。第１メタルキャップ層１６の比抵抗値は、例えば、第１配線１３の表面に対応する領域（第１導電領域１６ａ：図１において濃いドットの領域）で５〜８［μΩ・ｃｍ］である。また、第２層間絶縁膜１１の表面に対応する領域（第１絶縁領域１６ｂ：図１において薄いドットの領域）で１０^２［Ω・ｃｍ］以上の比抵抗値である。 On the surface of the second interlayer insulating film 11, a common first metal cap layer 16 covering the second interlayer insulating film 11 and the entire first wiring 13 (the first barrier layer 14 and the first wiring layer 15) is laminated. ing. The first metal cap layer 16 is a layer mainly composed of zirconium boride (ZrBx (x = 0.5 to 4.0)) having high oxidation resistance, and has conductivity according to the conductivity of the base. Is expressed. The specific resistance value of the first metal cap layer 16 is, for example, 5 to 8 [μΩ · cm] in a region corresponding to the surface of the first wiring 13 (first conductive region 16a: dark dot region in FIG. 1). . In addition, a specific resistance value of 10 ² [Ω · cm] or more in a region corresponding to the surface of the second interlayer insulating film 11 (first insulating region 16b: a thin dot region in FIG. 1).

第１メタルキャップ層１６は、第１導電領域１６ａと、第１バリア層１４と、によって第１配線層１５を囲い、その水分に対する高いバリア性により、第１配線層１５の酸化を阻止する。また、第１メタルキャップ層１６は、第２層間絶縁膜１１の表面を覆い、第２層間絶縁膜１１の吸湿を阻止する。また、第１メタルキャップ層１６は、第１配線１３に対する高い密着性と高いバリア性とにより、第１配線１３からの金属拡散や第１配線１３のマイグレーションを防止する。 The first metal cap layer 16 surrounds the first wiring layer 15 by the first conductive region 16a and the first barrier layer 14, and prevents oxidation of the first wiring layer 15 due to its high barrier property against moisture. The first metal cap layer 16 covers the surface of the second interlayer insulating film 11 and prevents the second interlayer insulating film 11 from absorbing moisture. The first metal cap layer 16 prevents metal diffusion from the first wiring 13 and migration of the first wiring 13 due to high adhesion to the first wiring 13 and high barrier properties.

第１メタルキャップ層１６は、第１導電領域１６ａで高い導電性を有し、かつ、第１絶縁領域１６ｂで高い絶縁性を有する。このため、第１メタルキャップ層１６は、第１配線１３の粗密、表面積、形状などに関わらず、第１配線１３に対応する第１導電領域１６ａのみで導電性を発現し、かつ、第２層間絶縁膜１１に対応する第１絶縁領域１６ｂで絶縁性を発現し、隣接する第１配線１３の短絡を確実に回避させる。また、第１メタルキャップ層１６は、シリコン基板２の表面全体（第２層間絶縁膜１１の表面、及び第１配線１３の表面）に形成される分だけ、第１配線１３ごとの膜厚差を抑制させることができ、膜厚のバラツキに起因した第１配線１３の被覆不良を回避させる。 The first metal cap layer 16 has high conductivity in the first conductive region 16a and high insulation in the first insulating region 16b. Therefore, the first metal cap layer 16 exhibits conductivity only in the first conductive region 16a corresponding to the first wiring 13 regardless of the density, surface area, shape, etc. of the first wiring 13, and the second The first insulating region 16b corresponding to the interlayer insulating film 11 exhibits insulation, and the short circuit between the adjacent first wirings 13 is surely avoided. Further, the first metal cap layer 16 is formed on the entire surface of the silicon substrate 2 (the surface of the second interlayer insulating film 11 and the surface of the first wiring 13), so that the film thickness difference for each first wiring 13 is increased. Can be suppressed, and the coating failure of the first wiring 13 due to the variation in film thickness can be avoided.

第１メタルキャップ層１６の表面には、絶縁層としての第３層間絶縁膜２１とトレンチ
エッチストッパ２２が積層されている。第３層間絶縁膜２１には、有機シリカガラスや多孔質のシリカガラスなどの低誘電率膜（Low-k 膜）を利用することができる。トレンチエッチストッパ２２は、第３層間絶縁膜２１との間のエッチングの選択比がとれる膜であり、例えば、シリコン窒化膜やシリコン炭化膜などを用いることができる。これら第３層間絶縁膜２１とトレンチエッチストッパ２２には、第１メタルキャップ層１６の第１導電領域１６ａに連通する共通の凹部（ビアホール２３）が貫通形成されている。 On the surface of the first metal cap layer 16, a third interlayer insulating film 21 as an insulating layer and a trench etch stopper 22 are stacked. The third interlayer insulating film 21 can be a low dielectric constant film (Low-k film) such as organic silica glass or porous silica glass. The trench etch stopper 22 is a film that can achieve an etching selectivity with respect to the third interlayer insulating film 21. For example, a silicon nitride film or a silicon carbide film can be used. A common recess (via hole 23) communicating with the first conductive region 16a of the first metal cap layer 16 is formed through the third interlayer insulating film 21 and the trench etch stopper 22.

トレンチエッチストッパ２２の表面には、第４層間絶縁膜３１とハードマスク３２が積層されている。第４層間絶縁膜３１には、第３層間絶縁膜２１と同じく、各種のLow-k 膜などを用いることができる。ハードマスク３２は、第４層間絶縁膜３１との間でエッチングの選択比がとれる膜であり、例えば、シリコン窒化膜やシリコン炭化膜などを用いることができる。これら第４層間絶縁膜３１とハードマスク３２には、ビアホール２３に連結する共通の凹部（第２トレンチ３３）が貫通形成されている。 A fourth interlayer insulating film 31 and a hard mask 32 are stacked on the surface of the trench etch stopper 22. As the fourth interlayer insulating film 31, various low-k films can be used as in the third interlayer insulating film 21. The hard mask 32 is a film that can achieve an etching selectivity with respect to the fourth interlayer insulating film 31. For example, a silicon nitride film or a silicon carbide film can be used. A common recess (second trench 33) connected to the via hole 23 is formed through the fourth interlayer insulating film 31 and the hard mask 32.

ビアホール２３と第２トレンチ３３の内側には、金属層を構成する第２配線３４が形成されている。第２配線３４は、ビアホール２３に対応するビアコンタクト３４ａと、第２トレンチ３３に対応する第２配線部３４ｂと、からなる。第２配線３４には、例えば、第２バリア層３５／第２配線層３６（窒化タンタルや窒化チタン／銅）からなる２層構造を用いることができる。 Inside the via hole 23 and the second trench 33, a second wiring 34 constituting a metal layer is formed. The second wiring 34 includes a via contact 34 a corresponding to the via hole 23 and a second wiring portion 34 b corresponding to the second trench 33. For the second wiring 34, for example, a two-layer structure made of a second barrier layer 35 / second wiring layer 36 (tantalum nitride or titanium nitride / copper) can be used.

第２配線３４は、第１メタルキャップ層１６の第１導電領域１６ａを介して第１配線１３と接続する。第１メタルキャップ層１６は、その高い耐酸化性により、第１導電領域１６ａの酸化を防ぎ、第１配線１３と第２配線３４との間の電気的接続を可能にする。 The second wiring 34 is connected to the first wiring 13 through the first conductive region 16 a of the first metal cap layer 16. The first metal cap layer 16 prevents oxidation of the first conductive region 16 a due to its high oxidation resistance, and enables electrical connection between the first wiring 13 and the second wiring 34.

ハードマスク３２の表面には、ハードマスク３２と第２配線３４（第２バリア層３５及び第２配線層３６）の全体を覆う共通の第２メタルキャップ層３７が積層されている。第２メタルキャップ層３７は、第１メタルキャップ層１６と同じく、ＺｒＢｘ（ｘ＝０．５〜４．０）を主成分とする層であり、その下地に応じた導電性を有する。第２メタルキャップ層３７の比抵抗値は、例えば、第２配線３４の上側の領域（第２導電領域３７ａ：図１において濃いドットの領域）で５〜８［μΩ・ｃｍ］、ハードマスク３２の上側の領域（第２絶縁領域３７ｂ：図１において薄いドットの領域）で１０^２［Ω・ｃｍ］以上である。 On the surface of the hard mask 32, a common second metal cap layer 37 that covers the entire hard mask 32 and the second wiring 34 (the second barrier layer 35 and the second wiring layer 36) is laminated. Similar to the first metal cap layer 16, the second metal cap layer 37 is a layer containing ZrBx (x = 0.5 to 4.0) as a main component, and has conductivity according to the underlying layer. The specific resistance value of the second metal cap layer 37 is, for example, 5 to 8 [μΩ · cm] in the region above the second wiring 34 (second conductive region 37a: dark dot region in FIG. 1), and the hard mask 32. 10 ² [Ω · cm] or more in the upper region (second insulating region 37b: thin dot region in FIG. 1).

第２メタルキャップ層３７は、第２導電領域３７ａと、第２バリア層３５と、によって第２配線層３６を囲い、その水分に対する高いバリア性により、第２配線層３６の酸化を阻止する。また、第２メタルキャップ層３７は、ハードマスク３２の表面を覆い、第４層間絶縁膜３１の吸湿を阻止してlow-k 膜の誘電率を安定させる。また、第２メタルキャップ層３７は、第２配線３４に対する高い密着性と、高いバリア性と、により、第２配線３４からの金属拡散や第２配線３４のマイグレーションを防止する。 The second metal cap layer 37 surrounds the second wiring layer 36 by the second conductive region 37a and the second barrier layer 35, and prevents oxidation of the second wiring layer 36 due to its high barrier property against moisture. The second metal cap layer 37 covers the surface of the hard mask 32 and prevents the fourth interlayer insulating film 31 from absorbing moisture to stabilize the dielectric constant of the low-k film. Further, the second metal cap layer 37 prevents metal diffusion from the second wiring 34 and migration of the second wiring 34 due to high adhesion to the second wiring 34 and high barrier properties.

第２メタルキャップ層３７は、第２導電領域３７ａで高い導電性を有し、かつ、第２絶縁領域３７ｂで高い絶縁性を有する。このため、第２メタルキャップ層３７は、第２配線３４の粗密、表面積、形状などに関わらず、第２配線３４に対応する第２導電領域３７ａのみで導電性を発現し、かつ、ハードマスク３２に対応する第２絶縁領域３７ｂで絶縁性を発現し、隣接する第２配線３４の短絡を確実に回避させる。また、第２メタルキャップ層３７は、シリコン基板２の表面全体（ハードマスク３２と第２配線３４）に形成される分だけ、第２配線３４ごとの膜厚差を抑制させることができ、膜厚のバラツキに起因した第２配線３４の被覆不良を回避させる。 The second metal cap layer 37 has high conductivity in the second conductive region 37a and high insulation in the second insulating region 37b. Therefore, the second metal cap layer 37 exhibits conductivity only in the second conductive region 37a corresponding to the second wiring 34 regardless of the density, surface area, shape, etc. of the second wiring 34, and is a hard mask. The second insulating region 37b corresponding to 32 expresses insulation, and the short circuit between the adjacent second wirings 34 is surely avoided. Further, the second metal cap layer 37 can suppress the difference in film thickness for each second wiring 34 by the amount formed on the entire surface of the silicon substrate 2 (hard mask 32 and second wiring 34). The defective coating of the second wiring 34 due to the thickness variation is avoided.

（成膜装置４０）
次に、上記半導体装置１の製造装置としての成膜装置４０について説明する。
図２において、成膜装置４０は、直流マグネトロン方式のスパッタチャンバであり、直径が２００［ｍｍ］の基板（上記シリコン基板２）にＺｒＢｘ（ｘ＝０．５〜４．０）を主成分とするＺｒＢｘ膜（第１及び第２メタルキャップ層１６，３７）を成膜する。 (Deposition apparatus 40)
Next, the film forming apparatus 40 as a manufacturing apparatus of the semiconductor device 1 will be described.
In FIG. 2, a film forming apparatus 40 is a DC magnetron type sputtering chamber, and ZrBx (x = 0.5 to 4.0) is a main component on a substrate (the silicon substrate 2) having a diameter of 200 [mm]. ZrBx films (first and second metal cap layers 16 and 37) to be formed are formed.

成膜装置４０は、真空槽（チャンバ本体４１）を有し、チャンバ本体４１の内空間にシリコン基板２を搬入する。チャンバ本体４１には、供給配管４２を介してＡｒのマスフローコントローラＭＣが連結され、所定の流量範囲（例えば、０［ｓｃｃｍ］〜１００［ｓｃｃｍ］）でＡｒガスが供給される。チャンバ本体４１には、排気配管４３を介してターボ分子ポンプやドライポンプなどからなる排気系ＰＵが連結され、チャンバ本体４１内の圧力を所定圧力範囲（例えば、０．０５［Ｐａ］〜０．５［Ｐａ］）で減圧調整する。 The film forming apparatus 40 has a vacuum chamber (chamber main body 41), and carries the silicon substrate 2 into the inner space of the chamber main body 41. An Ar mass flow controller MC is connected to the chamber body 41 via a supply pipe 42, and Ar gas is supplied in a predetermined flow rate range (for example, 0 [sccm] to 100 [sccm]). An exhaust system PU including a turbo molecular pump, a dry pump, and the like is connected to the chamber body 41 through an exhaust pipe 43, and the pressure in the chamber body 41 is set within a predetermined pressure range (for example, 0.05 [Pa] to 0. 5 [Pa]).

チャンバ本体４１の内空間底部には、基板ホルダ４４が配設されている。基板ホルダ４４は、第２層間絶縁膜１１（第１配線１３）あるいはハードマスク３２（第２配線３４）を上側にした状態でシリコン基板２を載置し、シリコン基板２をチャンバ本体４１の内空間で位置決め固定する。基板ホルダ４４は、図示しないヒータを有し、シリコン基板２を所定の温度（例えば、室温〜４００［℃］）まで昇温する。基板ホルダ４４は、チャンバ本体４１の内空間にプラズマが形成されるとき、プラズマ空間に対して正電位にあって、アノードとして機能する。基板ホルダ４４の周囲には、防着板４５が配設されている。防着板４５は、スパッタされた粒子がチャンバ本体４１の内側壁に付着することを抑制するものである。 A substrate holder 44 is disposed at the bottom of the inner space of the chamber body 41. The substrate holder 44 places the silicon substrate 2 with the second interlayer insulating film 11 (first wiring 13) or the hard mask 32 (second wiring 34) facing upward, and the silicon substrate 2 is placed inside the chamber body 41. Position and fix in space. The substrate holder 44 includes a heater (not shown) and raises the temperature of the silicon substrate 2 to a predetermined temperature (for example, room temperature to 400 [° C.]). When plasma is formed in the inner space of the chamber body 41, the substrate holder 44 is at a positive potential with respect to the plasma space and functions as an anode. An adhesion preventing plate 45 is disposed around the substrate holder 44. The adhesion preventing plate 45 suppresses sputtered particles from adhering to the inner wall of the chamber body 41.

基板ホルダ４４の直上には、円盤状に形成されたＺｒＢターゲット４６が配設されている。ＺｒＢターゲット４６は、ＺｒとＢとを主成分にしたターゲットである。ＺｒＢターゲット４６の上側には、プラズマ生成手段を構成するバッキングプレート４７が配設されている。バッキングプレート４７は、搭載するＺｒＢターゲット４６をシリコン基板２に対向させ、ＺｒＢターゲット４６とシリコン基板２との間の距離を所定の範囲（例えば、３５［ｍｍ］〜１５０［ｍｍ］）で調整する。バッキングプレート４７は、プラズマ生成手段を構成する外部電源４８に接続されて、ＺｒＢターゲット４６に所定の直流電力（例えば、０［ｋＷ］〜２０［ｋＷ］）を供給する。バッキングプレート４７は、チャンバ本体４１の内空間にプラズマが形成されるとき、プラズマ空間に対して負電位にあって、カソードとして機能する。バッキングプレート４７の外側には、磁気回路４９が配設されている。磁気回路４９は、ＺｒＢターゲット４６の内表面に沿ってマグネトロン磁場を形成する。 A ZrB target 46 formed in a disk shape is disposed immediately above the substrate holder 44. The ZrB target 46 is a target mainly composed of Zr and B. On the upper side of the ZrB target 46, a backing plate 47 constituting plasma generating means is disposed. The backing plate 47 opposes the ZrB target 46 to be mounted on the silicon substrate 2 and adjusts the distance between the ZrB target 46 and the silicon substrate 2 within a predetermined range (for example, 35 [mm] to 150 [mm]). . The backing plate 47 is connected to an external power supply 48 that constitutes a plasma generation unit, and supplies predetermined DC power (for example, 0 [kW] to 20 [kW]) to the ZrB target 46. When the plasma is formed in the inner space of the chamber body 41, the backing plate 47 is at a negative potential with respect to the plasma space and functions as a cathode. A magnetic circuit 49 is disposed outside the backing plate 47. The magnetic circuit 49 forms a magnetron magnetic field along the inner surface of the ZrB target 46.

基板ホルダ４４にシリコン基板２を載置し、チャンバ本体４１の内空間に所定流量（例えば、４０［ｓｃｃｍ］）のＡｒガスを供給し、チャンバ本体４１内の圧力を所定圧力（例えば、０．１５［Ｐａ］）に調整する。この状態で、外部電源４８が、バッキングプレート４７に直流電圧を印加するとき、バッキングプレート４７は、基板ホルダ４４との間に電圧を印加して高密度のプラズマを生成し、ＺｒＢターゲット４６をスパッタさせる。スパッタされたＺｒＢｘ粒子４６ｓは、基板ホルダ４４に向かって飛行し、シリコン基板２の表面（第２層間絶縁膜１１及び第１配線１３の表面、あるいは、ハードマスク３２及び第２配線３４の表面）に着弾する。ＺｒＢｘ粒子４６ｓは、シリコン基板２の表面全体にわたり、共通するメタルキャップ層（第１メタルキャップ層１６、あるいは、第２メタルキャップ層３７）を形成する。 The silicon substrate 2 is placed on the substrate holder 44, Ar gas at a predetermined flow rate (for example, 40 [sccm]) is supplied to the inner space of the chamber body 41, and the pressure in the chamber body 41 is set to a predetermined pressure (for example, 0. 15 [Pa]). In this state, when the external power supply 48 applies a DC voltage to the backing plate 47, the backing plate 47 applies a voltage to the substrate holder 44 to generate high-density plasma, and sputters the ZrB target 46. Let The sputtered ZrBx particles 46s fly toward the substrate holder 44, and the surface of the silicon substrate 2 (the surface of the second interlayer insulating film 11 and the first wiring 13, or the surface of the hard mask 32 and the second wiring 34). To land on. The ZrBx particles 46 s form a common metal cap layer (the first metal cap layer 16 or the second metal cap layer 37) over the entire surface of the silicon substrate 2.

したがって、成膜装置４０は、ＺｒＢｘを主成分にした第１及び第２メタルキャップ層１６，３７をスパッタ成膜により形成させることができ、第１及び第２メタルキャップ層１６，３７の組成比をＺｒＢターゲット４６の組成比により調整させることができる。よって、ＺｒＢターゲット４６の組成比を変更するだけで、所望する組成比（ｘ=０．５〜
４．０）の第１及び第２メタルキャップ層１６，３７を形成させることができる。 Therefore, the film forming apparatus 40 can form the first and second metal cap layers 16 and 37 containing ZrBx as a main component by sputtering film formation, and the composition ratio of the first and second metal cap layers 16 and 37 can be increased. Can be adjusted by the composition ratio of the ZrB target 46. Therefore, only by changing the composition ratio of the ZrB target 46, the desired composition ratio (x = 0.5 to
4.0) first and second metal cap layers 16 and 37 can be formed.

しかも、成膜装置４０は、シリコン基板２の全面にＺｒＢｘ膜を形成させる。よって、第１及び第２メタルキャップ層１６，３７の厚さを第１及び第２配線１３，３４間で均一にさせることができ、各第１及び第２配線１３，３４を確実に被覆させることができる。 Moreover, the film forming apparatus 40 forms a ZrBx film on the entire surface of the silicon substrate 2. Therefore, the thickness of the first and second metal cap layers 16 and 37 can be made uniform between the first and second wirings 13 and 34, and the first and second wirings 13 and 34 are surely covered. be able to.

尚、Ｚｒの原子数を１としたときのＢの原子数を組成比とする。
（ＺｒＢターゲット４６）
次に、上記ＺｒＢターゲット４６の組成比ｘについて表１に従って説明する。 Note that the number of B atoms when the number of Zr atoms is 1 is defined as the composition ratio.
(ZrB target 46)
Next, the composition ratio x of the ZrB target 46 will be described according to Table 1.

本発明者は、ＺｒＢターゲット４６をスパッタして第１及び第２メタルキャップ層１６，３７を形成するとき、第１及び第２メタルキャップ層１６，３７の組成比ｘが、ＺｒＢターゲット４６の組成比ｘよりも低くなることを見出した。 When the inventor forms the first and second metal cap layers 16 and 37 by sputtering the ZrB target 46, the composition ratio x of the first and second metal cap layers 16 and 37 is the composition of the ZrB target 46. It has been found that the ratio is lower than x.

詳述すると、組成比ｘが２．０００のＺｒＢターゲット４６を上記成膜装置４０に搭載し、チャンバ本体４１の内空間に４０［ｓｃｃｍ］のＡｒガスを供給し、チャンバ本体４１内の圧力を０．１５［Ｐａ］に調整した。この状態で、バッキングプレート４７に１［ｋＷ］、５［ｋＷ］、１０［ｋＷ］、２０［ｋＷ］の直流電圧をそれぞれ印加し、各供給電力に対応するＺｒＢｘ膜をそれぞれ異なるシリコン基板２上に成膜して各組成比ｘを計測した。組成比ｘの計測には、Ｘ線光電子分光分析（ＸＰＳ：X-ray Photoelectron Spectroscopy）を用いた。各組成比ｘの計測結果を表１に示す。 More specifically, a ZrB target 46 having a composition ratio x of 2.000 is mounted on the film forming apparatus 40, 40 [sccm] of Ar gas is supplied to the inner space of the chamber body 41, and the pressure in the chamber body 41 is reduced. It adjusted to 0.15 [Pa]. In this state, DC voltages of 1 [kW], 5 [kW], 10 [kW], and 20 [kW] are respectively applied to the backing plate 47, and the ZrBx films corresponding to the respective power supplies are applied to different silicon substrates 2. Then, each composition ratio x was measured. X-ray photoelectron spectroscopy (XPS) was used to measure the composition ratio x. The measurement results of each composition ratio x are shown in Table 1.

表１において、ＺｒＢｘ膜は、供給電力の全範囲で、その組成比ｘ（１．９１８〜１．７４１）をＺｒＢターゲット４６の組成比ｘ（ｘ＝２．０００）よりも低い値にする。すなわち、スパッタ技術を用いて成膜したＺｒＢｘ膜は、その組成比ｘをＺｒＢターゲット４６の組成比ｘよりも低い方向にシフトさせることが分かる。この組成比ｘのシフト量は、上記供給電力量の違いだけに限らず、Ａｒガスの供給量、チャンバ本体４１内の圧力、シリコン基板２とＺｒＢターゲット４６との間の距離の違いなどにより変動することが認められたが、シフトする方向は同一であった。

In Table 1, the ZrBx film has a composition ratio x (1.918 to 1.741) lower than the composition ratio x (x = 2.000) of the ZrB target 46 in the entire range of supplied power. That is, it can be seen that the ZrBx film formed using the sputtering technique shifts the composition ratio x in a direction lower than the composition ratio x of the ZrB target 46. The shift amount of the composition ratio x is not limited to the difference in the power supply amount, but varies depending on the supply amount of Ar gas, the pressure in the chamber body 41, the difference in the distance between the silicon substrate 2 and the ZrB target 46, and the like. However, the shifting direction was the same.

そこで、本実施形態の成膜装置４０では、搭載するＺｒＢターゲット４６の組成比ｘを、第１及び第２メタルキャップ層１６，３７の組成比ｘ（ｘ＝０．５〜４．０）よりも高く設定する。例えば、第１及び第２メタルキャップ層１６，３７の組成比ｘを予め規定された２．０００にするとき、ＺｒＢターゲット４６の組成比ｘを２．０００よりも高い２．２００に設定する。これによれば、予め高く設定したＺｒＢターゲット４６の組成比ｘにより、第１及び第２メタルキャップ層１６，３７の組成比ｘのシフト分を補償させることができる。そのため、第１及び第２メタルキャップ層の組成比を、より確実にｘ=０．
５〜４．０の範囲で形成させることができる。 Therefore, in the film forming apparatus 40 of the present embodiment, the composition ratio x of the ZrB target 46 to be mounted is determined from the composition ratio x (x = 0.5 to 4.0) of the first and second metal cap layers 16 and 37. Set too high. For example, when the composition ratio x of the first and second metal cap layers 16 and 37 is set to 2.000 which is defined in advance, the composition ratio x of the ZrB target 46 is set to 2.200 higher than 2.000. According to this, the shift of the composition ratio x of the first and second metal cap layers 16 and 37 can be compensated by the composition ratio x of the ZrB target 46 set to be high in advance. Therefore, the composition ratio of the first and second metal cap layers is more reliably set to x = 0.
It can be formed in the range of 5 to 4.0.

（Ｃｕバリア性）
次に、上記成膜装置４０を用いて形成したＺｒＢｘ膜のＣｕに対するバリア性について説明する。 (Cu barrier property)
Next, the barrier property against Cu of the ZrBx film formed by using the film forming apparatus 40 will be described.

組成比ｘの異なる複数のＺｒＢターゲット４６をそれぞれ上記成膜装置４０に搭載し、
膜厚が１００ｎｍの銅膜を有した複数のシリコンウェハ上に、それぞれ組成比ｘの異なるＺｒＢｘ膜を約２０ｎｍだけ積層した。そして、下地に銅膜を有し、組成比ｘを０．２５〜５．００まで変動させた複数のＺｒＢｘ膜を得た。この際、Ａｒガスを４０［ｓｃｃｍ］、チャンバ本体４１内の圧力を０．１５［Ｐａ］、ターゲットに供給する直流電力を１０［ｋＷ］、ウェハ温度を２５０［℃］に調整した。尚、各ＺｒＢｘ膜の組成比ｘは、それぞれＸＰＳにより計測した。 A plurality of ZrB targets 46 having different composition ratios x are mounted on the film forming apparatus 40, respectively.
On a plurality of silicon wafers having a copper film having a thickness of 100 nm, ZrBx films having different composition ratios x were laminated by about 20 nm. And the several ZrBx film | membrane which has a copper film | membrane in the foundation | substrate and was fluctuated from 0.25 to 5.00 was obtained. At this time, Ar gas was adjusted to 40 [sccm], the pressure in the chamber main body 41 was adjusted to 0.15 [Pa], DC power supplied to the target was adjusted to 10 [kW], and the wafer temperature was adjusted to 250 [° C.]. The composition ratio x of each ZrBx film was measured by XPS.

組成比ｘの異なる各ＺｒＢｘ膜（ｘ＝０．２５〜５．００）に対し、それぞれ５００［℃］の雰囲気で１時間のアニール処理を施し、アニール処理後の各ＺｒＢｘ膜について、それぞれＳＩＭＳ（Secondary Ion Ｍass Spectrometer）測定を実施し、膜厚方向に関する元素分析を行った。 Each ZrBx film (x = 0.25 to 5.00) having a different composition ratio x is annealed for 1 hour in an atmosphere of 500 [° C.], and each ZrBx film after the annealing process is subjected to SIMS ( Secondary Ion Mass Spectrometer) measurement was performed, and elemental analysis in the film thickness direction was performed.

上記元素分析では、各ＺｒＢｘ膜（ｘ＝０．２５〜５．００）の中に銅の存在が認められなかった。したがって、上記成膜装置４０を用い、Ｃｕ配線（金属膜）をＺｒＢｘ膜でキャップすることにより、Ｃｕ（金属）の拡散を阻止させることができる。 In the elemental analysis, the presence of copper was not observed in each ZrBx film (x = 0.25 to 5.00). Therefore, by using the film forming apparatus 40 and capping the Cu wiring (metal film) with the ZrBx film, diffusion of Cu (metal) can be prevented.

（水分バリア性）
次に、上記成膜装置４０を用いて形成したＺｒＢｘ膜の水分に対するバリア性について説明する。 (Moisture barrier properties)
Next, the barrier property against moisture of the ZrBx film formed using the film forming apparatus 40 will be described.

上記（Ｃｕバリア性）と同じく、上記成膜装置４０を用い、下地に銅膜を有し、組成比ｘを０．２５〜５．００まで変動させた複数のＺｒＢｘ膜を得た。そして、各ＺｒＢｘ膜（ｘ＝０．２５〜５．００）に対し、それぞれ重水を用いたプレッシャークッカーテストを実施した。すなわち、各ＺｒＢｘ膜に対し、それぞれ１２０［℃］に加熱した２気圧の重水の水蒸気雰囲気下で１６８時間の加熱加圧処理を施し、該処理後の各ＺｒＢｘ膜について、それぞれＳＩＭＳ測定を実施し、膜厚方向に関する元素分析を行った。 Similar to the above (Cu barrier property), a plurality of ZrBx films having a copper film on the base and having the composition ratio x varied from 0.25 to 5.00 were obtained using the film forming apparatus 40. Then, a pressure cooker test using heavy water was performed on each ZrBx film (x = 0.25 to 5.00). That is, each ZrBx film was subjected to heat and pressure treatment for 168 hours in a water vapor atmosphere of 2 atm heavy water heated to 120 [° C.], and SIMS measurement was performed for each ZrBx film after the treatment. Elemental analysis in the film thickness direction was performed.

上記元素分析では、各ＺｒＢｘ膜（ｘ＝０．２５〜５．００）の中に、それぞれ表面から１０ｎｍ程度の深さまで重水素原子及び酸素原子の存在が認められた。したがって、上記成膜装置４０を用い、膜厚が２０ｎｍ程度のＺｒＢｘ膜で各層をキャップさせることにより、各層に対する水分の侵入を十分に阻止させることができる。 In the elemental analysis, in each ZrBx film (x = 0.25 to 5.00), the presence of deuterium atoms and oxygen atoms was recognized to a depth of about 10 nm from the surface. Therefore, by using the film formation apparatus 40 and capping each layer with a ZrBx film having a thickness of about 20 nm, it is possible to sufficiently prevent moisture from entering the layers.

（絶縁膜上の導電性）
次に、上記成膜装置４０を用いて形成したＺｒＢｘ膜の絶縁膜上の導電性について説明する。 (Conductivity on insulating film)
Next, the conductivity on the insulating film of the ZrBx film formed using the film forming apparatus 40 will be described.

組成比ｘの異なる複数のＺｒＢターゲット４６をそれぞれ上記成膜装置４０に搭載し、シリコン酸化膜を有した複数のシリコンウェハ上に、それぞれ組成比ｘの異なるＺｒＢｘ膜を約２０ｎｍだけ積層した。そして、下地にシリコン酸化膜（絶縁膜）を有し、組成比ｘを０．２５〜５．００まで変動させた複数のＺｒＢｘ膜を得た。 A plurality of ZrB targets 46 having different composition ratios x were respectively mounted on the film forming apparatus 40, and ZrBx films having different composition ratios x were laminated by about 20 nm on a plurality of silicon wafers having silicon oxide films. A plurality of ZrBx films having a silicon oxide film (insulating film) as a base and having the composition ratio x varied from 0.25 to 5.00 were obtained.

この際、各ＺｒＢｘのスパッタガスとしてＡｒガスを用い、Ａｒガスを４０［ｓｃｃｍ］、チャンバ本体４１内の圧力を０．１５［Ｐａ］、ターゲットに供給する直流電力を１０［ｋＷ］に設定した。また、ウェハ温度を５０「℃」〜４００［℃］まで変更し、ターゲットとウェハ温度のみが異なる条件の下で各ＺｒＢｘ膜を得た。 At this time, Ar gas was used as the sputtering gas for each ZrBx, Ar gas was set to 40 [sccm], the pressure in the chamber body 41 was set to 0.15 [Pa], and the DC power supplied to the target was set to 10 [kW]. . Further, the wafer temperature was changed from 50 “° C.” to 400 [° C.], and each ZrBx film was obtained under the condition that only the target and wafer temperature were different.

そして、各ＺｒＢｘ膜（ｘ＝０．２５〜５．００）の面内４９点についてシート抵抗値を計測し、４９点の平均値を算出してＺｒＢｘ膜のシート抵抗値とした。各ＺｒＢｘ膜のシート抵抗値を表２及び表３に示す。 And sheet resistance value was measured about 49 points | pieces in the surface of each ZrBx film | membrane (x = 0.25-5.00), the average value of 49 points | pieces was calculated, and it was set as the sheet resistance value of ZrBx film | membrane. Tables 2 and 3 show the sheet resistance values of the respective ZrBx films.

表２及び表３において、“∞”は、対応するＺｒＢｘ膜のシート抵抗値が計測した４９点の全てにおいて検出限界を超えた値（１０^８［Ω／□］以上）であることを示す。

In Tables 2 and 3, “∞” indicates that the sheet resistance value of the corresponding ZrBx film exceeds the detection limit at all 49 points measured (10 ⁸ [Ω / □] or more).

表２及び表３において、ＺｒＢｘ膜は、その組成比ｘの全範囲（ｘ＝０．２５〜５．００）で、銅膜（１［Ω／□］以下）よりも非常に高い抵抗値を示し、特に、ｘ＝０．５〜４．０の範囲において、基板温度に応じ、そのシート抵抗値を“∞”にすることが分かる。すなわち、シリコン酸化膜（絶縁膜）に積層されたＺｒＢｘ膜は、組成比ｘ＝０．５〜４．０の範囲で、高い絶縁性を発現することが分かる。したがって、上記成膜装置４０を用い、ＺｒＢｘ膜（ｘ＝０．５〜４．０）を絶縁膜上に積層させることにより、該ＺｒＢｘ膜を絶縁膜として機能させることができる。 In Table 2 and Table 3, the ZrBx film has a resistance value much higher than that of the copper film (1 [Ω / □] or less) in the entire range of the composition ratio x (x = 0.25 to 5.00). In particular, it can be seen that in the range of x = 0.5 to 4.0, the sheet resistance value is set to “∞” according to the substrate temperature. That is, it can be seen that the ZrBx film laminated on the silicon oxide film (insulating film) exhibits high insulation properties in the composition ratio x = 0.5 to 4.0 range. Therefore, the ZrBx film (x = 0.5 to 4.0) is stacked on the insulating film by using the film forming apparatus 40, so that the ZrBx film can function as an insulating film.

（金属膜上の導電性）
次に、上記成膜装置４０を用いて形成したＺｒＢｘ膜の金属膜上の導電性について説明する。 (Conductivity on metal film)
Next, the conductivity on the metal film of the ZrBx film formed using the film forming apparatus 40 will be described.

上記（Ｃｕバリア性）と同じく、上記成膜装置４０を用い、下地に銅膜を有し、組成比ｘを０．２５〜５．００まで変動させた複数のＺｒＢｘ膜を得た。
そして、各ＺｒＢｘ膜（ｘ＝０．２５〜５．０）の面内４９点についてシート抵抗値を計測し、４９点の平均値を算出してＺｒＢｘ膜のシート抵抗値とした。各ＺｒＢｘ膜のシート抵抗値、及び各ＺｒＢｘ膜を成膜する前の銅膜のみのシート抵抗値を表４及び表５に示す。 Similar to the above (Cu barrier property), a plurality of ZrBx films having a copper film on the base and having the composition ratio x varied from 0.25 to 5.00 were obtained using the film forming apparatus 40.
And sheet resistance value was measured about 49 points | pieces in the surface of each ZrBx film | membrane (x = 0.25-5.0), the average value of 49 points | pieces was calculated, and it was set as the sheet resistance value of ZrBx film | membrane. Tables 4 and 5 show the sheet resistance value of each ZrBx film and the sheet resistance value of only the copper film before forming each ZrBx film.

表４及び表５において、ＺｒＢｘ膜は、その組成比ｘの全範囲（ｘ＝０．２５〜５．０）で、銅膜に近い低抵抗値を有し、銅膜（金属膜）上で高い導電性を発現することが分かる。したがって、上記成膜装置４０を用い、ＺｒＢｘ膜（ｘ＝０．２５〜５．０）を銅膜（金属膜）に積層することにより、該ＺｒＢｘ膜を金属膜として機能させることができる。すなわち、金属膜と絶縁膜とからなる表面にＺｒＢｘ膜（ｘ＝０．５〜４．０）を積層させることにより、該ＺｒＢｘ膜を、成膜選択性を要しないメタルキャップ層として機能させることができる。

In Table 4 and Table 5, the ZrBx film has a low resistance value close to the copper film in the entire range of the composition ratio x (x = 0.25 to 5.0), and on the copper film (metal film). It turns out that high electroconductivity is expressed. Therefore, the ZrBx film (x = 0.25 to 5.0) is laminated on the copper film (metal film) using the film forming apparatus 40, so that the ZrBx film can function as a metal film. That is, by stacking a ZrBx film (x = 0.5 to 4.0) on the surface composed of a metal film and an insulating film, the ZrBx film functions as a metal cap layer that does not require film formation selectivity. Can do.

（金属膜に対する密着性）
次に、上記成膜装置４０を用いて形成したＺｒＢｘ膜の金属膜に対する密着性について説明する。 (Adhesion to metal film)
Next, the adhesion of the ZrBx film formed using the film forming apparatus 40 to the metal film will be described.

上記（Ｃｕバリア性）と同じく、上記成膜装置４０を用い、下地に銅膜を有し、組成比ｘを０．２５〜５．００まで変動させた複数のＺｒＢｘ膜を得た。そして、各ＺｒＢｘ膜（ｘ＝０．２５〜５．０）について密着性テストを行った。すなわち、カーターナイフを用い、シリコンウェハの表面（ＺｒＢｘ膜及び銅膜）に３ｍｍ間隔の格子状のスクラッチを形成し、該スクラッチ上に粘着テープを貼着して剥がした。そして、ＺｒＢｘ膜が銅膜から剥がれるか否か（粘着テープにＺｒＢｘ膜が付着するか否か）を検出した。この密着性テストの結果を表６に示す。 Similar to the above (Cu barrier property), a plurality of ZrBx films having a copper film on the base and having the composition ratio x varied from 0.25 to 5.00 were obtained using the film forming apparatus 40. And the adhesiveness test was done about each ZrBx film | membrane (x = 0.25-5.0). That is, using a carter knife, lattice-like scratches with an interval of 3 mm were formed on the surface of a silicon wafer (ZrBx film and copper film), and an adhesive tape was stuck on the scratch and peeled off. Then, it was detected whether the ZrBx film was peeled off from the copper film (whether the ZrBx film was adhered to the adhesive tape). The results of this adhesion test are shown in Table 6.

表６において、“○”は、ＺｒＢｘ膜に剥がれが無かったことを示す。表６に示すように、ＺｒＢｘ膜は、その組成比ｘの全範囲（ｘ＝０．２５〜５．０）において剥がれが認められず、銅膜と間に十分な密着性を有することが分かる。したがって、上記成膜装置４０を用い、ＺｒＢｘ膜（ｘ＝０．２５〜５．０）を銅膜（金属膜）に積層させることにより、機械的耐性を有したメタルキャップ層を形成させることができる。

In Table 6, “◯” indicates that the ZrBx film was not peeled off. As shown in Table 6, it can be seen that the ZrBx film does not peel off in the entire range of the composition ratio x (x = 0.25 to 5.0) and has sufficient adhesion with the copper film. . Therefore, a metal cap layer having mechanical resistance can be formed by laminating a ZrBx film (x = 0.25 to 5.0) on a copper film (metal film) using the film forming apparatus 40. it can.

（製造方法）
次に、上記半導体装置１の製造方法について図３〜図６に従って説明する。
図３において、まず、シリコン基板２の表面に、素子分離領域２ａと、素子領域２ｂと、を区画形成する。例えば、公知のＳＴＩプロセスを用いて、素子分離領域２ａにシリコン酸化膜を埋め込む。また、公知のＭＯＳプロセスを用いて、ゲート絶縁膜４、ソース・ドレイン領域５、ゲート電極６、サイドウォール７などを形成し、素子領域２ｂにＭＯＳトランジスタ３を形成する。 (Production method)
Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS.
In FIG. 3, first, an element isolation region 2 a and an element region 2 b are partitioned and formed on the surface of the silicon substrate 2. For example, a silicon oxide film is embedded in the element isolation region 2a using a known STI process. Further, a gate insulating film 4, a source / drain region 5, a gate electrode 6, sidewalls 7 and the like are formed using a known MOS process, and a MOS transistor 3 is formed in the element region 2b.

ＭＯＳトランジスタ３を形成すると、シリコン基板２の表面に第１層間絶縁膜８を積層し、コンタクトプラグ１０を形成する。例えば、ＣＶＤ技術を用いて、シリコン基板２の表面にＭＯＳトランジスタ３を覆うシリコン酸化膜を積層して第１層間絶縁膜８を形成し、フォトリソグラフィ技術とエッチング技術を用いて、第１層間絶縁膜８にコンタクトホール９を形成する。次いで、スパッタリング技術又はＣＶＤ技術を用いて、コンタクトホール９にチタンシリサイド／窒化チタン／タングステンを積層してコンタクトプラグ１０を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）技術あるいはエッチバック技術
を用いて、コンタクトプラグ１０を平坦化する。 When the MOS transistor 3 is formed, a first interlayer insulating film 8 is stacked on the surface of the silicon substrate 2 to form a contact plug 10. For example, the first interlayer insulating film 8 is formed by laminating a silicon oxide film covering the MOS transistor 3 on the surface of the silicon substrate 2 using the CVD technique, and the first interlayer insulating film using the photolithography technique and the etching technique. Contact holes 9 are formed in the film 8. Next, using a sputtering technique or a CVD technique, titanium silicide / titanium nitride / tungsten is stacked in the contact hole 9 to embed the contact plug 10, and the contact plug 10 is then formed using a CMP (Chemical Mechanical Polishing) technique or an etch back technique. To flatten.

コンタクトプラグ１０を形成すると、第１層間絶縁膜８の表面に第２層間絶縁膜１１を積層し（絶縁層工程）、第２層間絶縁膜１１に第１トレンチ１２を形成し（凹部工程）、第１トレンチ１２に第１配線１３を埋め込む（金属層工程）。例えば、ＣＶＤ技術を用いて、第１層間絶縁膜８の表面にシリコン酸化膜を積層して第２層間絶縁膜１１を形成し、フォトリソグラフィ技術とエッチング技術を用いて、第１トレンチ１２を形成する。次いで、スパッタリング技術を用いて、第１トレンチ１２の内側面を含むシリコン基板２の全体に窒化チタンを積層して第１バリア層１４を形成する。また、無電解メッキ技術あるいはＣＶＤ技術を用いて、第１バリア層１４の表面に銅のメッキシード層を形成し、電解メッキ技術を用いて、第１トレンチ１２の内側を含むシリコン基板２の全体に銅を析出させて第１配線層１５を形成する。そして、ＣＭＰ技術を用いて、第１バリア層１４及び第１配線層１５を研磨し、第１バリア層１４及び第１配線層１５の表面を第２層間絶縁膜１１の表面と略面一にして第１配線１３を形成する（図２の２点鎖線まで研磨する）。 When the contact plug 10 is formed, the second interlayer insulating film 11 is laminated on the surface of the first interlayer insulating film 8 (insulating layer process), the first trench 12 is formed in the second interlayer insulating film 11 (recessed process), The first wiring 13 is embedded in the first trench 12 (metal layer process). For example, a silicon oxide film is laminated on the surface of the first interlayer insulating film 8 using the CVD technique to form the second interlayer insulating film 11, and the first trench 12 is formed using the photolithography technique and the etching technique. To do. Next, the first barrier layer 14 is formed by stacking titanium nitride on the entire silicon substrate 2 including the inner surface of the first trench 12 by using a sputtering technique. Also, a copper plating seed layer is formed on the surface of the first barrier layer 14 using an electroless plating technique or a CVD technique, and the entire silicon substrate 2 including the inside of the first trench 12 is formed using an electrolytic plating technique. Copper is deposited on the first wiring layer 15 to form the first wiring layer 15. Then, using CMP technology, the first barrier layer 14 and the first wiring layer 15 are polished so that the surfaces of the first barrier layer 14 and the first wiring layer 15 are substantially flush with the surface of the second interlayer insulating film 11. Thus, the first wiring 13 is formed (polished to the two-dot chain line in FIG. 2).

図４において、第１配線１３を形成すると、シリコン基板２を上記成膜装置４０に搬送し、第２層間絶縁膜１１及び第１配線１３の表面に第１メタルキャップ層１６を形成する（メタルキャップ層工程）。そして、シリコン基板２の表面全体に、第２層間絶縁膜１１の表面と第１配線１３の表面とに共通するＺｒＢｘ（ｘ＝０．５〜４．０）膜を積層する。 In FIG. 4, when the first wiring 13 is formed, the silicon substrate 2 is transferred to the film forming apparatus 40, and the first metal cap layer 16 is formed on the surfaces of the second interlayer insulating film 11 and the first wiring 13 (metal). Cap layer process). Then, a ZrBx (x = 0.5 to 4.0) film common to the surface of the second interlayer insulating film 11 and the surface of the first wiring 13 is laminated on the entire surface of the silicon substrate 2.

ＺｒＢｘ膜は、下地の導電性に応じた導電性を発現するため、第１配線１３の表面に対応する第１導電領域１６ａで高い導電性を発現し、かつ、第２層間絶縁膜１１の表面に対
応する第１絶縁領域１６ｂで高い絶縁性を発現し、隣接する第１配線１３の短絡を確実に回避させる。また、ＺｒＢｘ膜は、高い耐酸化性と高いバリア性を有するため、製造過程におけるＺｒＢｘ膜自身の酸化、第１配線１３の酸化、第２層間絶縁膜１１の吸湿などを阻止する。また、ＺｒＢｘ膜は、第１配線１３との間に高い密着性を有するため、第１メタルキャップ層１６の膜剥がれといった機械的損傷を回避させる。しかも、このＺｒＢｘ膜は、上記成膜装置４０を用いてシリコン基板２の全体に成膜される。そのため、第１配線１３ごとにメタルキャップ層を形成させる場合に比べ、このＺｒＢｘ膜は、第１配線１３間の膜厚差を抑制し、膜厚のバラツキに起因した第１配線１３の被覆不良を回避させる。 Since the ZrBx film exhibits conductivity according to the conductivity of the base, it exhibits high conductivity in the first conductive region 16a corresponding to the surface of the first wiring 13, and the surface of the second interlayer insulating film 11 High insulation is expressed in the first insulating region 16b corresponding to the above, and a short circuit between the adjacent first wirings 13 is surely avoided. In addition, since the ZrBx film has high oxidation resistance and high barrier properties, it prevents oxidation of the ZrBx film itself, oxidation of the first wiring 13, moisture absorption of the second interlayer insulating film 11, and the like during the manufacturing process. In addition, since the ZrBx film has high adhesion with the first wiring 13, mechanical damage such as film peeling of the first metal cap layer 16 is avoided. Moreover, the ZrBx film is formed on the entire silicon substrate 2 using the film forming apparatus 40. Therefore, compared to the case where a metal cap layer is formed for each first wiring 13, this ZrBx film suppresses the difference in film thickness between the first wirings 13, and the first wiring 13 is poorly covered due to the variation in film thickness. To avoid.

図５において、第１メタルキャップ層１６を形成すると、第１メタルキャップ層１６の表面に第３層間絶縁膜２１、トレンチエッチストッパ２２、第４層間絶縁膜３１、ハードマスク３２を順に積層し、ビアホール２３及び第２トレンチ３３を形成する（絶縁膜工程）。例えば、ＣＶＤ技術又はスピンコート技術を用いて、第１メタルキャップ層１６の表面に有機シリカガラスを積層して第３層間絶縁膜２１を形成し、ＣＶＤ技術を用いて、第３層間絶縁膜２１の表面にシリコン炭化膜を積層してトレンチエッチストッパ２２を形成する。また、ＣＶＤ技術あるいはスピンコート技術を用いて、トレンチエッチストッパ２２の表面に有機シリカガラスを積層して第４層間絶縁膜３１を形成し、ＣＶＤ技術を用いて、第４層間絶縁膜３１の表面にシリコン炭化膜を積層してハードマスク３２を形成する。 In FIG. 5, when the first metal cap layer 16 is formed, a third interlayer insulating film 21, a trench etch stopper 22, a fourth interlayer insulating film 31, and a hard mask 32 are sequentially stacked on the surface of the first metal cap layer 16. The via hole 23 and the second trench 33 are formed (insulating film process). For example, the third interlayer insulating film 21 is formed by laminating an organic silica glass on the surface of the first metal cap layer 16 using the CVD technique or the spin coat technique, and the third interlayer insulating film 21 is formed using the CVD technique. A trench etch stopper 22 is formed by laminating a silicon carbide film on the surface. Further, the fourth interlayer insulating film 31 is formed by laminating organic silica glass on the surface of the trench etch stopper 22 using the CVD technique or the spin coat technique, and the surface of the fourth interlayer insulating film 31 is formed using the CVD technique. A hard mask 32 is formed by laminating a silicon carbide film.

ハードマスク３２を形成すると、第３層間絶縁膜２１、トレンチエッチストッパ２２、第４層間絶縁膜３１、及びハードマスク３２に、ビアホール２３及び第２トレンチ３３を形成する（凹部工程）。例えば、ビアホール２３を先行して形成するビアファースト法を利用し、ビアホール２３及び第２トレンチ３３を形成する。 When the hard mask 32 is formed, the via hole 23 and the second trench 33 are formed in the third interlayer insulating film 21, the trench etch stopper 22, the fourth interlayer insulating film 31, and the hard mask 32 (recess process). For example, the via hole 23 and the second trench 33 are formed using a via first method in which the via hole 23 is formed in advance.

すなわち、フォトリソグラフィ技術を用いて、ハードマスク３２の表面にビアホール２３に対応する開口を有したレジストパターンを形成する。該レジストパターンをマスクにしたドライエッチング技術を用いて、ハードマスク３２、第４層間絶縁膜３１、トレンチエッチストッパ２２、第３層間絶縁膜２１を順次エッチングし、第１メタルキャップ層１６からハードマスク３２の表面まで延びるビアホール２３を形成する。次いで、該ビアホール２３の内部に有機ポリマーなどを充填してダミープラグを形成し、フォトリソグラフィ技術を用いて、ハードマスク３２の表面に第２トレンチ３３に対応する開口を有したレジストパターンを形成する。該レジストパターンをマスクにしたドライエッチング技術を用いて、ハードマスク３２、第４層間絶縁膜３１を順次エッチングする。そして、レジストマスク及びダミープラグを除去し、ビアホール２３及び第２トレンチ３３を形成する。 That is, a resist pattern having an opening corresponding to the via hole 23 is formed on the surface of the hard mask 32 by using a photolithography technique. Using the dry etching technique with the resist pattern as a mask, the hard mask 32, the fourth interlayer insulating film 31, the trench etch stopper 22, and the third interlayer insulating film 21 are sequentially etched, and the hard mask from the first metal cap layer 16 is removed. A via hole 23 extending to the surface 32 is formed. Next, an organic polymer or the like is filled in the via hole 23 to form a dummy plug, and a resist pattern having an opening corresponding to the second trench 33 is formed on the surface of the hard mask 32 using a photolithography technique. . The hard mask 32 and the fourth interlayer insulating film 31 are sequentially etched using a dry etching technique using the resist pattern as a mask. Then, the resist mask and the dummy plug are removed, and the via hole 23 and the second trench 33 are formed.

図６において、ビアホール２３と第２トレンチ３３を形成すると、スパッタリング技術を用いて、ビアホール２３と第２トレンチ３３の内側面を含むシリコン基板２の全体に窒化チタンを積層して第２バリア層３５を形成する。また、無電解メッキ技術あるいはＣＶＤ技術を用いて、第２バリア層３５の表面に銅のメッキシード層を形成し、電解メッキ技術を用いて、ビアホール２３及び第２トレンチ３３の内側を含むシリコン基板２の全体に銅を析出させて第２配線層３６を形成する。そして、ＣＭＰ技術を用いて、第２バリア層３５及び第２配線層３６を研磨し、第２バリア層３５及び第２配線層３６の表面をハードマスク３２の表面と略面一にして第２配線３４を形成する（図５の２点鎖線まで研磨する）。 In FIG. 6, when the via hole 23 and the second trench 33 are formed, titanium nitride is laminated on the entire silicon substrate 2 including the inner surface of the via hole 23 and the second trench 33 by using the sputtering technique, and the second barrier layer 35. Form. Further, a silicon plating seed layer is formed on the surface of the second barrier layer 35 using an electroless plating technique or a CVD technique, and the silicon substrate including the via hole 23 and the inside of the second trench 33 is formed using an electrolytic plating technique. Then, copper is deposited on the entire surface 2 to form the second wiring layer 36. Then, using the CMP technique, the second barrier layer 35 and the second wiring layer 36 are polished so that the surfaces of the second barrier layer 35 and the second wiring layer 36 are substantially flush with the surface of the hard mask 32. The wiring 34 is formed (polishing up to the two-dot chain line in FIG. 5).

第２配線３４を形成すると、シリコン基板２を上記成膜装置４０に搬入し、図１に示すように、ハードマスク３２及び第２配線３４の表面に第２メタルキャップ層３７を形成する（メタルキャップ層工程）。そして、シリコン基板２の表面全体に、ハードマスク３２
の表面と第２配線３４の表面とに共通するＺｒＢｘ（ｘ＝０．５〜４．０）膜を積層する。 When the second wiring 34 is formed, the silicon substrate 2 is carried into the film forming apparatus 40, and a second metal cap layer 37 is formed on the surfaces of the hard mask 32 and the second wiring 34 as shown in FIG. Cap layer process). Then, a hard mask 32 is formed on the entire surface of the silicon substrate 2.
A ZrBx (x = 0.5 to 4.0) film common to the surface of the second wiring 34 and the surface of the second wiring 34 is laminated.

ＺｒＢｘ膜は、下地の導電性に応じた導電性を発現するため、第２配線３４の表面に対応する第２導電領域３７ａで高い導電性を発現し、かつ、ハードマスク３２の表面に対応する第２絶縁領域３７ｂで高い絶縁性を発現し、隣接する第２配線３４の短絡を確実に回避させる。また、ＺｒＢｘ膜は、高い耐酸化性と高いバリア性を有するため、製造過程におけるＺｒＢｘ膜自身の酸化、第２配線３４の酸化、第４層間絶縁膜３１の吸湿などを阻止する。また、ＺｒＢｘ膜は、第２配線３４との間に高い密着性を有するため、第２メタルキャップ層３７の膜剥がれといった機械的損傷を回避させる。しかも、このＺｒＢｘ膜は、上記成膜装置４０によりシリコン基板２の全体に成膜される。そのため、第２配線３４ごとにメタルキャップ層を形成させる場合に比べ、このＺｒＢｘ膜は、第２配線３４間の膜厚差を抑制し、膜厚のバラツキに起因した第２配線３４の被覆不良を回避させる。 Since the ZrBx film exhibits conductivity according to the conductivity of the base, it exhibits high conductivity in the second conductive region 37a corresponding to the surface of the second wiring 34 and corresponds to the surface of the hard mask 32. High insulation is expressed in the second insulating region 37b, and a short circuit between the adjacent second wirings 34 is surely avoided. Further, since the ZrBx film has high oxidation resistance and high barrier properties, it prevents oxidation of the ZrBx film itself, oxidation of the second wiring 34, moisture absorption of the fourth interlayer insulating film 31 and the like in the manufacturing process. Further, since the ZrBx film has high adhesion to the second wiring 34, mechanical damage such as film peeling of the second metal cap layer 37 is avoided. Moreover, the ZrBx film is formed on the entire silicon substrate 2 by the film forming apparatus 40. Therefore, compared with the case where a metal cap layer is formed for each second wiring 34, this ZrBx film suppresses the difference in film thickness between the second wirings 34, and the coating failure of the second wiring 34 due to the variation in film thickness. To avoid.

上記実施形態によれば、以下の効果を奏する。
（１）上記実施形態によれば、ＺｒＢターゲット４６をＡｒガスでスパッタし、第２層間絶縁膜１１と、第１配線１３と、にＺｒＢｘ（ｘ＝０．５〜４．０）を主成分にした共通する第１メタルキャップ層１６を積層した。また、ＺｒＢターゲット４６をＡｒガスでスパッタし、ハードマスク３２と、第２配線３４と、にＺｒＢｘ（ｘ＝０．５〜４．０）を主成分にした共通する第２メタルキャップ層３７を積層した。 According to the said embodiment, there exist the following effects.
(1) According to the above embodiment, the ZrB target 46 is sputtered with Ar gas, and the second interlayer insulating film 11 and the first wiring 13 are mainly composed of ZrBx (x = 0.5 to 4.0). The common first metal cap layer 16 was laminated. Further, the ZrB target 46 is sputtered with Ar gas, and a common second metal cap layer 37 mainly composed of ZrBx (x = 0.5 to 4.0) is formed on the hard mask 32 and the second wiring 34. Laminated.

よって、第１及び第２メタルキャップ層１６，３７の組成比ｘをＺｒＢターゲット４６の組成比により調整させることができ、第１及び第２メタルキャップ層１６，３７を所望する組成比（ｘ=０．５〜４．０）で確実に形成させることができる。そして、第１メタ
ルキャップ層１６を、第２層間絶縁膜１１と第１配線１３の全面に、同時に形成させることができ、第２メタルキャップ層３７を、ハードマスク３２と第２配線３４の全面に、同時に形成させることができる。 Therefore, the composition ratio x of the first and second metal cap layers 16 and 37 can be adjusted by the composition ratio of the ZrB target 46, and the desired composition ratio (x = 0.5 to 4.0). The first metal cap layer 16 can be simultaneously formed on the entire surface of the second interlayer insulating film 11 and the first wiring 13, and the second metal cap layer 37 can be formed on the entire surface of the hard mask 32 and the second wiring 34. Can be formed simultaneously.

したがって、第１及び第２配線１３，３４の粗密、表面積、形状などに関わらず、所望する組成比ｘの第１及び第２メタルキャップ層１６，３７を均一な膜厚で形成させることができ、各配線１３，３４間の短絡や配線１３，３４ごとの被覆不良を回避させることができる。また、第１及び第２メタルキャップ層１６，３７が成膜選択性を必要としないため、第１及び第２メタルキャップ層１６，３７を得るための複雑な洗浄工程を省くことができる。 Therefore, the first and second metal cap layers 16 and 37 having a desired composition ratio x can be formed with a uniform film thickness regardless of the density, surface area, and shape of the first and second wirings 13 and 34. Further, it is possible to avoid a short circuit between the wirings 13 and 34 and a covering defect for each of the wirings 13 and 34. Further, since the first and second metal cap layers 16 and 37 do not require film formation selectivity, a complicated cleaning process for obtaining the first and second metal cap layers 16 and 37 can be omitted.

（２）上記実施形態によれば、成膜装置４０に搭載するＺｒＢターゲット４６の組成比ｘを、第１及び第２メタルキャップ層１６，３７の組成比ｘ（ｘ＝０．５〜４．０）よりも高く設定した。したがって、予め高く設定したＺｒＢターゲット４６の組成比ｘにより、第１及び第２メタルキャップ層１６，３７の組成比ｘのシフト分を補償させることができる。そのため、第１及び第２メタルキャップ層の組成比を、より確実にｘ=０．５〜４
．０の範囲で形成させることができる。 (2) According to the above embodiment, the composition ratio x of the ZrB target 46 mounted on the film forming apparatus 40 is set to the composition ratio x of the first and second metal cap layers 16 and 37 (x = 0.5-4. It was set higher than 0). Therefore, the shift of the composition ratio x of the first and second metal cap layers 16 and 37 can be compensated by the composition ratio x of the ZrB target 46 set high in advance. Therefore, the composition ratio of the first and second metal cap layers is more reliably set to x = 0.5-4.
. It can be formed in the range of 0.

（第２実施形態）
以下、本発明を具体化した第２実施形態を図面に従って説明する。第２実施形態は、第１実施形態の成膜装置４０を変更したものである。そのため、以下では、その変更点について詳細に説明する。 (Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings. The second embodiment is a modification of the film forming apparatus 40 of the first embodiment. Therefore, in the following, the changes will be described in detail.

（成膜装置４０）
図７において、成膜装置４０は、直流マグネトロン方式の反応性スパッタチャンバである。成膜装置４０のチャンバ本体４１には、供給手段を構成する供給配管４２を介し、ホ
ウ化水素としてのジボラン（Ｂ_２Ｈ_６）のマスフローコントローラＭＣが連結され、所定の流量範囲（例えば、０［ｓｃｃｍ］〜１００［ｓｃｃｍ］）でＢ_２Ｈ_６ガスが供給される。 (Deposition apparatus 40)
In FIG. 7, a film forming apparatus 40 is a DC magnetron type reactive sputtering chamber. A mass flow controller MC of diborane (B ₂ H ₆ ) as borohydride is connected to the chamber main body 41 of the film forming apparatus 40 via a supply pipe 42 that constitutes a supply means, and a predetermined flow rate range (for example, 0 [Sccm] to 100 [sccm]) B ₂ H ₆ gas is supplied.

基板ホルダ４４の直上には、円盤状に形成されたＺｒターゲット５１が配設されている。Ｚｒターゲット５１は、例えば、Ｚｒの純度が９９．８％のターゲットである。
基板ホルダ４４にシリコン基板２を載置し、チャンバ本体４１の内空間に所定流量（例えば、７［ｓｃｃｍ］）のＡｒガスと、所定流量（例えば、４５［ｓｃｃｍ］）のＢ_２Ｈ_６ガスと、を供給し、チャンバ本体４１内の圧力を所定圧力（例えば、０．１２［Ｐａ］）に調整する。この状態で、外部電源４８がバッキングプレート４７に直流電圧を印加すると、バッキングプレート４７は、基板ホルダ４４との間に電圧を印加し、この間で高密度のプラズマを生成する。チャンバ本体４１内に生成されたプラズマは、Ｚｒターゲット５１をスパッタし、Ｂ_２Ｈ_６ガスを分解して活性化させる。スパッタされたＺｒ粒子５１ｓは、反応性の高いＢ_２Ｈ_６ガスの活性種と反応し、シリコン基板２の表面（第２層間絶縁膜１１及び第１配線１３の表面、あるいは、ハードマスク３２及び第２配線３４の表面）でＺｒＢｘ膜を形成する。 A Zr target 51 formed in a disk shape is disposed immediately above the substrate holder 44. The Zr target 51 is, for example, a target having a Zr purity of 99.8%.
The silicon substrate 2 is placed on the substrate holder 44, and Ar gas with a predetermined flow rate (for example, 7 [sccm]) and B ₂ H ₆ gas with a predetermined flow rate (for example, 45 [sccm]) are placed in the inner space of the chamber body 41. And the pressure in the chamber body 41 is adjusted to a predetermined pressure (for example, 0.12 [Pa]). In this state, when the external power supply 48 applies a DC voltage to the backing plate 47, the backing plate 47 applies a voltage to the substrate holder 44, and generates high-density plasma in the meantime. The plasma generated in the chamber body 41 sputters the Zr target 51 and decomposes and activates the B ₂ H ₆ gas. The sputtered Zr particles 51s react with active species of highly reactive B ₂ H ₆ gas, and the surface of the silicon substrate 2 (the surface of the second interlayer insulating film 11 and the first wiring 13 or the hard mask 32 and A ZrBx film is formed on the surface of the second wiring 34.

したがって、成膜装置４０は、ＺｒＢｘを主成分にした第１及び第２メタルキャップ層１６，３７を反応性スパッタ成膜により形成させることができ、第１及び第２メタルキャップ層１６，３７の組成比ｘをＺｒターゲット５１のスパッタ量やＢ_２Ｈ_６ガスの供給量により調整させることができる。よって、規定された組成比ｘのＺｒＢターゲット４６を用いる場合に比べ、第１及び第２メタルキャップ層１６，３７の組成比ｘを、より容易に調整させることができる。 Therefore, the film forming apparatus 40 can form the first and second metal cap layers 16 and 37 containing ZrBx as a main component by reactive sputtering film formation, and the first and second metal cap layers 16 and 37 can be formed. The composition ratio x can be adjusted by the sputtering amount of the Zr target 51 and the supply amount of B ₂ H ₆ gas. Therefore, the composition ratio x of the first and second metal cap layers 16 and 37 can be adjusted more easily than in the case where the ZrB target 46 having the prescribed composition ratio x is used.

尚、成膜装置４０にＢ_２Ｈ_６ガスが供給すると、チャンバ本体４１内の圧力は、チャンバ本体４１の内空間の酸化状態に応じて変動する。
例えば、チャンバ本体４１にＡｒガスを７［ｓｃｃｍ］だけ供給し、バッキングプレート４７に１８「ｋＷ」の直流電圧を印加してプラズマを生成し、この状態から、Ｂ_２Ｈ_６ガスの供給量のみを徐々に増加させる。 When the B ₂ H ₆ gas is supplied to the film forming apparatus 40, the pressure in the chamber main body 41 varies according to the oxidation state of the inner space of the chamber main body 41.
For example, only 7 [sccm] of Ar gas is supplied to the chamber body 41, and a DC voltage of 18 “kW” is applied to the backing plate 47 to generate plasma. From this state, only the supply amount of B ₂ H ₆ gas is supplied. Increase gradually.

すると、図８の往路に示すように、チャンバ本体４１内の圧力は、Ｂ_２Ｈ_６ガスの流量が４０［ｓｃｃｍ］になるまで略一定値（約４×１０^−２［Ｐａ］）を維持する。その後、チャンバ本体４１内の圧力は、Ｂ_２Ｈ_６ガスの流量が約４４［ｓｃｃｍ］になるタイミングで急激に上昇し、やがて、Ｂ_２Ｈ_６ガスの流量増加に応じて上昇する。次いで、この状態から、Ｂ_２Ｈ_６ガスの流量のみを徐々に減少させる。すると、図８の復路に示すように、チャンバ本体４１内の圧力は、Ｂ_２Ｈ_６ガスの流量が３３［ｓｃｃｍ］になるまでＢ_２Ｈ_６ガスの流量に応じて徐々に減少し、その後、往路と同じく、略一定値（約４×１０^−２［Ｐａ］）を維持する。 Then, as shown in the forward path of FIG. 8, the pressure in the chamber body 41 is maintained at a substantially constant value (about 4 × 10 ⁻² [Pa]) until the flow rate of the B ₂ H ₆ gas reaches 40 [sccm]. To do. Thereafter, the pressure in the chamber main body 41 rapidly increases at the timing when the flow rate of the B ₂ H ₆ gas reaches about 44 [sccm], and eventually increases according to the increase in the flow rate of the B ₂ H ₆ gas. Subsequently, only the flow rate of B ₂ H ₆ gas is gradually decreased from this state. Then, as shown in the return path of FIG. 8, the pressure in the chamber body 41 gradually decreases according to the flow rate of the B ₂ H ₆ gas until the flow rate of the B ₂ H ₆ gas reaches 33 [sccm], and thereafter As in the forward path, a substantially constant value (about 4 × 10 ⁻² [Pa]) is maintained.

すなわち、図８の往路では、Ｚｒターゲット５１が金属状態であるため、プラズマ空間で分解されたＢ_２Ｈ_６ガスの活性種がＺｒターゲット５１の酸化反応に消費される。このため、Ｂ_２Ｈ_６ガスの流量が４４［ｓｃｃｍ］になるまで、チャンバ本体４１内の圧力が略一定値に維持される。一方、図８の復路では、Ｚｒターゲット５１が既に酸化状態であるため、プラズマ空間で分解されたＢ_２Ｈ_６ガスの活性種が、チャンバ本体４１内の圧力として検出される。 That is, in the outward path of FIG. 8, since the Zr target 51 is in a metal state, the activated species of B ₂ H ₆ gas decomposed in the plasma space is consumed for the oxidation reaction of the Zr target 51. For this reason, the pressure in the chamber body 41 is maintained at a substantially constant value until the flow rate of the B ₂ H ₆ gas reaches 44 [sccm]. On the other hand, in the return path of FIG. 8, since the Zr target 51 is already in an oxidized state, the activated species of B ₂ H ₆ gas decomposed in the plasma space is detected as the pressure in the chamber body 41.

そこで、本実施形態の成膜装置４０では、Ｚｒターゲット５１が酸化状態となるプラズマ空間を形成し、該プラズマ空間中でＺｒターゲット５１をスパッタする。すなわち、図８において、Ｂ_２Ｈ_６ガスの流量が４４［ｓｃｃｍ］以上となる領域を成膜条件として使用し、ＺｒＢｘ膜を形成する。これにより、Ｚｒターゲット５１が金属状態から酸化状態
に移行する不安定な状態を避けることができ、第１及び第２メタルキャップ層１６，３７の組成比ｘを常に安定させることができる。 Therefore, in the film forming apparatus 40 of this embodiment, a plasma space in which the Zr target 51 is in an oxidized state is formed, and the Zr target 51 is sputtered in the plasma space. That is, in FIG. 8, a region where the flow rate of B ₂ H ₆ gas is 44 [sccm] or more is used as a film forming condition to form a ZrBx film. Thereby, the unstable state in which the Zr target 51 shifts from the metal state to the oxidized state can be avoided, and the composition ratio x of the first and second metal cap layers 16 and 37 can always be stabilized.

上記第２実施形態の成膜装置４０を用いて形成したＺｒＢｘ膜（ｘ＝０．５〜４．０）に対し、第１実施形態と同じく、Ｃｕに対するバリア性、水分に対するバリア性、絶縁膜上の導電性、金属膜上の導電性、金属膜に対する密着性を調査した。これらの結果、第２実施形態のＺｒＢｘ膜は、第１実施形態のＺｒＢｘ膜と同等のメタルキャップ層として機能することが確認された。 For the ZrBx film (x = 0.5 to 4.0) formed by using the film forming apparatus 40 of the second embodiment, as in the first embodiment, the barrier property against Cu, the barrier property against moisture, the insulating film The electrical conductivity above, the electrical conductivity on the metal film, and the adhesion to the metal film were investigated. As a result, it was confirmed that the ZrBx film of the second embodiment functions as a metal cap layer equivalent to the ZrBx film of the first embodiment.

尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態では、成膜装置４０を直流マグネトロン方式のスパッタチャンバに具体化した。これに限らず、例えば、成膜装置４０を高周波マグネトロン方式のスパッタチャンバに具体化してもよい。これによれば、防着板４５やＺｒＢターゲット４６のチャージアップを回避させることができる。 In addition, you may implement the said embodiment in the following aspects.
In the above embodiment, the film forming apparatus 40 is embodied as a DC magnetron type sputtering chamber. For example, the film forming apparatus 40 may be embodied in a high-frequency magnetron type sputtering chamber. According to this, it is possible to avoid the charge-up of the deposition preventing plate 45 and the ZrB target 46.

・上記実施形態では、シリコン基板２とＺｒＢターゲット４６との間の距離を３５［ｍｍ］〜１５０［ｍｍ］の範囲で説明し、チャンバ本体４１内の圧力を０．０５［Ｐａ］〜０．５［Ｐａ］で説明した。これに限らず、例えば、シリコン基板２とＺｒＢターゲット４６との間の距離を十分に長い距離（例えば、３００［ｍｍ］）に設定し、チャンバ本体４１内の圧力を十分に低い圧力（例えば、０．００５［Ｐａ］〜０．０５［Ｐａ］）に設定する構成であってもよい。これによれば、シリコン基板２の表面に対し、スパッタした粒子の直進性を向上させることができる。したがって、シリコン基板２の表面に大きい段差がある場合、該段差の底部にまでＺｒＢｘ粒子を侵入させることができる。よって、ＺｒＢｘ膜の段差被覆性を向上させることができ、シリコン基板２の表面全体を、より確実に被覆させることができる。 In the above embodiment, the distance between the silicon substrate 2 and the ZrB target 46 is described in the range of 35 [mm] to 150 [mm], and the pressure in the chamber body 41 is 0.05 [Pa] to 0.00. It was described in 5 [Pa]. For example, the distance between the silicon substrate 2 and the ZrB target 46 is set to a sufficiently long distance (for example, 300 [mm]), and the pressure in the chamber body 41 is set to a sufficiently low pressure (for example, for example, 0.005 [Pa] to 0.05 [Pa]) may be set. According to this, the straightness of the sputtered particles can be improved with respect to the surface of the silicon substrate 2. Therefore, when there is a large step on the surface of the silicon substrate 2, the ZrBx particles can penetrate into the bottom of the step. Therefore, the step coverage of the ZrBx film can be improved, and the entire surface of the silicon substrate 2 can be more reliably covered.

・上記実施形態において、防着板４５に直流の正電圧を印加してもよい。この構成によれば、イオン粒子の方向性を制御させることができ、シリコン基板２の表面に対して、イオン粒子の直進性を向上させることができる。また、基板ホルダ４４に高周波のバイアス電力を印加してもよい。この構成においても、シリコン基板２の表面に対して、イオン粒子の直進性を向上させることができる。したがって、ＺｒＢｘ膜の段差被覆性を向上させることができ、シリコン基板２の表面全体を、より確実に被覆させることができる。 In the above embodiment, a direct positive voltage may be applied to the deposition preventing plate 45. According to this configuration, the directionality of the ion particles can be controlled, and the straightness of the ion particles can be improved with respect to the surface of the silicon substrate 2. Further, high frequency bias power may be applied to the substrate holder 44. Even in this configuration, the straightness of the ion particles can be improved with respect to the surface of the silicon substrate 2. Therefore, the step coverage of the ZrBx film can be improved, and the entire surface of the silicon substrate 2 can be more reliably covered.

・上記実施形態では、金属層を第１配線１３及び第２配線３４に具体化した。これに限らず、例えば、金属層を容量素子の電極や誘導素子に具体化してもよい。
・上記実施形態では、ホウ化水素をジボランに具体化した。これに限らず、例えば、ホウ化水素をボランに具体化してもよい。 In the above embodiment, the metal layer is embodied in the first wiring 13 and the second wiring 34. For example, the metal layer may be embodied as an electrode of a capacitive element or an inductive element.
In the above embodiment, borohydride is embodied in diborane. For example, borohydride may be embodied in borane.

本発明の半導体装置を示す要部断面図。FIG. 3 is a cross-sectional view of a main part showing a semiconductor device of the present invention. 第１実施形態の半導体装置の製造装置を示す図。The figure which shows the manufacturing apparatus of the semiconductor device of 1st Embodiment. 同じく、半導体装置の製造方法を示す工程図。Similarly, process drawing which shows the manufacturing method of a semiconductor device. 同じく、半導体装置の製造方法を示す工程図。Similarly, process drawing which shows the manufacturing method of a semiconductor device. 同じく、半導体装置の製造方法を示す工程図。Similarly, process drawing which shows the manufacturing method of a semiconductor device. 同じく、半導体装置の製造方法を示す工程図。Similarly, process drawing which shows the manufacturing method of a semiconductor device. 第２実施形態の半導体装置の製造装置を示す図。The figure which shows the manufacturing apparatus of the semiconductor device of 2nd Embodiment. 同じく、半導体装置の製造装置を説明する図。Similarly, a diagram for explaining a semiconductor device manufacturing apparatus.

符号の説明Explanation of symbols

１…半導体装置、２…半導体基板としてのシリコン基板、２ｂ…素子領域、１１…絶縁
層を構成する第２層間絶縁膜、１２…凹部を構成する第１トレンチ、１３…金属層を構成する第１配線、１４…第１バリア層、１５…第１配線層、１６…第１メタルキャップ層、２１…絶縁層を構成する第３層間絶縁膜、２３…凹部を構成するビアホール、３３…凹部を構成する第２トレンチ、３１…絶縁層を構成する第４層間絶縁膜、３４…金属層を構成する第２配線、３４ａ…ビアコンタクト、３４ｂ…第２配線部、３５…第２バリア層、３６…第２配線層、３７…第２メタルキャップ層、４０…半導体装置の製造装置としての成膜装置、４１…チャンバ本体、４６…ＺｒＢターゲット、４７…プラズマ生成手段を構成するバッキングプレート、４８…プラズマ生成手段を構成する外部電源。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Silicon substrate as a semiconductor substrate, 2b ... Element area | region, 11 ... 2nd interlayer insulation film which comprises an insulating layer, 12 ... 1st trench which comprises a recessed part, 13 ... The 1st which comprises a metal layer DESCRIPTION OF SYMBOLS 1 wiring, 14 ... 1st barrier layer, 15 ... 1st wiring layer, 16 ... 1st metal cap layer, 21 ... 3rd interlayer insulation film which comprises an insulating layer, 23 ... Via hole which comprises a recessed part, 33 ... Recessed part 2nd trench to constitute, 31... 4th interlayer insulating film constituting insulating layer, 34... 2nd wiring constituting metal layer, 34 a... Via contact, 34 b. ... Second wiring layer, 37 ... second metal cap layer, 40 ... deposition device as a semiconductor device manufacturing apparatus, 41 ... chamber body, 46 ... ZrB target, 47 ... backing plate constituting plasma generating means, 48 External power supply to constitute the plasma generating means.

Claims

素子領域を有した半導体基板に絶縁層を積層する絶縁層工程と、
前記絶縁層に凹部を形成する凹部工程と、
前記凹部に金属層を埋め込む金属層工程と、
前記絶縁層の表面と、前記金属層の表面と、を略同一面に平坦化する平坦化工程と、
ＺｒとＢとを主成分にしたターゲットをスパッタし、平坦化した前記絶縁層の表面と、平坦化した前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜４．０）を主成分にした共通
するメタルキャップ層を積層するメタルキャップ層工程と、
を備えたことを特徴とする半導体装置の製造方法。 An insulating layer step of laminating an insulating layer on a semiconductor substrate having an element region;
A recess step for forming a recess in the insulating layer;
A metal layer step of embedding a metal layer in the recess;
A planarization step of planarizing the surface of the insulating layer and the surface of the metal layer in substantially the same plane;
ZrBx (x = 0.5 to 4.0) as a main component is formed on the surface of the insulating layer flattened by sputtering a target mainly containing Zr and B and the surface of the flattened metal layer. A metal cap layer process for laminating the common metal cap layer,
A method for manufacturing a semiconductor device, comprising:

請求項１に記載の半導体装置の製造方法であって、
前記メタルキャップ層工程は、
Ｚｒの原子数を１としたときのＢの原子数を組成比とし、予め規定された前記メタルキャップ層の組成比よりも高い組成比を有したターゲットをスパッタして前記メタルキャップ層を形成すること、
を特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The metal cap layer process includes
The metal cap layer is formed by sputtering a target having a composition ratio higher than a predetermined composition ratio of the metal cap layer, where the composition ratio is the number of B atoms when the number of Zr atoms is 1. thing,
A method of manufacturing a semiconductor device.

素子領域を有した半導体基板に絶縁層を積層する絶縁層工程と、
前記絶縁層に凹部を形成する凹部工程と、
前記凹部に金属層を埋め込む金属層工程と、
前記絶縁層の表面と、前記金属層の表面と、を略同一面に平坦化する平坦化工程と、
ホウ化水素を含むプラズマ空間中でＺｒを主成分にしたターゲットをスパッタし、平坦化した前記絶縁層の表面と、平坦化した前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜
４．０）を主成分にした共通するメタルキャップ層を積層するメタルキャップ層工程と、を備えたことを特徴とする半導体装置の製造方法。 An insulating layer step of laminating an insulating layer on a semiconductor substrate having an element region;
A recess step for forming a recess in the insulating layer;
A metal layer step of embedding a metal layer in the recess;
A planarization step of planarizing the surface of the insulating layer and the surface of the metal layer in substantially the same plane;
ZrBx (x = 0.5˜) is formed on the surface of the insulating layer and the surface of the flattened metal layer by sputtering and flattening a target mainly composed of Zr in a plasma space containing borohydride.
4.0) and a metal cap layer step of laminating a common metal cap layer whose main component is 4.0).

請求項３に記載の半導体装置の製造方法であって、
前記メタルキャップ層工程は、
前記ホウ化水素の供給量の増加に応じて圧力が上昇するプラズマ空間を形成し、前記プラズマ空間中で前記ターゲットをスパッタすること、
を特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 3,
The metal cap layer process includes
Forming a plasma space in which the pressure increases in accordance with an increase in the supply amount of the borohydride, and sputtering the target in the plasma space;
A method of manufacturing a semiconductor device.

絶縁層と金属層とを表面に有した半導体基板を内空間に収容するチャンバ本体と、
前記内空間に設けられ、ＺｒとＢとを主成分にしたターゲットと、
前記内空間にプラズマを生成して前記ターゲットをスパッタし、前記絶縁層の表面と、前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜４．０）を主成分にした共通するメタル
キャップ層を積層するプラズマ生成手段と、
を備えたことを特徴とする半導体装置の製造装置。 A chamber body that houses a semiconductor substrate having an insulating layer and a metal layer on its surface in the inner space;
A target provided in the inner space and mainly composed of Zr and B;
A common metal whose main component is ZrBx (x = 0.5 to 4.0) is formed on the surface of the insulating layer and the surface of the metal layer by generating plasma in the inner space and sputtering the target. Plasma generating means for laminating a cap layer;
An apparatus for manufacturing a semiconductor device, comprising:

請求項５に記載の半導体装置の製造装置であって、
前記ターゲットは、
Ｚｒの原子数を１としたときのＢの原子数を組成比とし、予め規定された前記メタルキャップ層の組成比よりも高い組成比を有すること、
を特徴とする半導体装置の製造装置。 A semiconductor device manufacturing apparatus according to claim 5,
The target is
The number of atoms of B when the number of atoms of Zr is 1 is the composition ratio, and has a composition ratio higher than the composition ratio of the metal cap layer defined in advance,
An apparatus for manufacturing a semiconductor device.

絶縁層と金属層とを表面に有した半導体基板を内空間に収容するチャンバ本体と、
前記内空間に設けられ、Ｚｒを主成分にしたターゲットと、
前記内空間にホウ化水素を供給する供給手段と、
前記内空間にプラズマを生成して前記ターゲットをスパッタし、前記絶縁層の表面と、
前記金属層の表面と、にＺｒＢｘ（ｘ=０．５〜４．０）を主成分にした共通するメタル
キャップ層を積層するプラズマ生成手段と、
を備えたことを特徴とする半導体装置の製造装置。 A chamber body that houses a semiconductor substrate having an insulating layer and a metal layer on its surface in the inner space;
A target having Zr as a main component provided in the inner space;
Supply means for supplying borohydride to the internal space;
Sputtering the target by generating plasma in the inner space, the surface of the insulating layer,
Plasma generating means for laminating a common metal cap layer mainly composed of ZrBx (x = 0.5 to 4.0) on the surface of the metal layer;
An apparatus for manufacturing a semiconductor device, comprising: