JP2008097665A - センスアンプ回路 - Google Patents
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Abstract
【課題】メモリ装置からのデータの読み出し時の誤書き込みの発生を低減する。
【解決手段】ビット線BLxx(xx=00,01,10,11,…M0,M1)及びワード線WLy(y=0,1,…2n,2n+1,…)に接続された複数の磁気抵抗素子に対してデータを記憶保持するSTT−MRAMから読み出し線LIOFx,LIOBx(x=0,1)を介してデータを読み出すセンスアンプ回路10は、データの読み出し時に磁気抵抗素子に印加されるバイアス電圧Vbiasを、磁気抵抗素子の抵抗値に応じて変更するように制御する。
【選択図】図1
【解決手段】ビット線BLxx(xx=00,01,10,11,…M0,M1)及びワード線WLy(y=0,1,…2n,2n+1,…)に接続された複数の磁気抵抗素子に対してデータを記憶保持するSTT−MRAMから読み出し線LIOFx,LIOBx(x=0,1)を介してデータを読み出すセンスアンプ回路10は、データの読み出し時に磁気抵抗素子に印加されるバイアス電圧Vbiasを、磁気抵抗素子の抵抗値に応じて変更するように制御する。
【選択図】図1
Description
本発明は、磁気抵抗素子に対してデータを記憶保持するメモリ装置からデータを読み出すためのセンスアンプ回路に関する。
従来例の磁気抵抗素子を用いてデータを記憶保持するMRAM(Magnetoresistive Random Access Memory)が非特許文献1に開示されている。フォールデッド構成のMRAMは、読み出しの対象であるメモリセルが接続されるビット線とリファレンスビット線とが、並行でかつ近接し、レイアウト上、メモリセル内が対称に構成されるため、同相ノイズをキャンセルでき、優れた読み出し性能を有する。MRAM等を含む一般的なメモリ装置においては、メモリセルから読み出された電圧は非常に小さいので、それを増幅するためのセンスアンプ回路を必要とする。
図8(a)〜(d)は、スピン注入磁化反転書き込み方式を用いた、フォールデッド構成のSTT(Spin Torque Transfer)−MRAMに用いられる従来例に係るセンスアンプ回路の読み出し時の各部の信号を示す動作波形図である。図8において、VWLは読み出し対象のメモリセルの列を選択するためのワード線に印加される電圧であり、VCSLは読み出し対象のメモリセルの行を選択するための列選択線に印加される電圧であり、VLIOはメモリセルから読み出した電圧を引き出すための読み出し線に印加される電圧であり、VBLは読み出し対象のメモリセルのビット線に印加される電圧であり、ITMR_Rxは読み出し対象のメモリセル内のデータを記憶した磁気抵抗素子に流れる電流であり、ITMR_Rrefはリファレンス抵抗に流れるリファレンス電流であり、ΔIout(balance)は読み出し線上に存在する寄生容量にアンバランスが無い場合の読み出し電流Ioutとリファレンス電流Iout_Bとの電流差であり、ΔIout(unbalance)は上記寄生容量にアンバランスがある場合の読み出し電流Ioutとリファレンス電流Iout_Bとの電流差である。
図8に示すように、従来例のセンスアンプ回路においては、所望のメモリセル内の磁気抵抗素子に蓄積されたデータを読み出す場合にも、読み出し対象のメモリセル内の磁気抵抗素子に電流ITMR_Rxを流す。従来例のセンスアンプ回路は、電圧VWL又は電圧VCSLのハイレベルの期間に応じて、この電流ITMR_Rxを流す期間Treadconvを制御する。
Takaharu Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture", 2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.450-453, Hawaii, U.S.A., June 2004.
Thomas W. Andre et al., "A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM With Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers", IEEE Journal of Solid-State Circuits, pp.301-309, Vol. 40, No.1, January 2005.
M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE International Electron Devices Meeting (IEDM), pp.459-462, Washington, D.C., U.S.A., December 2005.
W. C. Jeong et al., "Highly scalable MRAM using field assisted current induced switching", 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.184-185, Kyoto, Japan, June 2005.
しかしながら、上記従来例のセンスアンプ回路では、図8(c)に示すように、データの書き込み時と同様に、データの読み出し時にも磁気抵抗素子に電流ITMR_Rxを流すので、その電流により誤書き込みが起こる可能性があるという問題があった。
また、読み出し線及びビット線上に存在する寄生容量にアンバランスがある場合、図8(d)に示すように、電流差ΔIout(unbalance)は、寄生容量差の充電のための電流により、読み出し電流の方向(正方向)とは逆の方向(負方向)に一旦低下する。そのため、電流差ΔIout(unbalance)が正値になり、正しい読み出し信号が発生するまでに遅延が生じるという問題があった。
本発明の目的は以上の問題点を解決し、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減するセンスアンプ回路を提供することにある。また、本発明の別の目的はデータの読み出しまでの遅延を低減するセンスアンプ回路を提供することにある。
第1の発明に係るセンスアンプ回路は、ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線を介して前記データを読み出すためのセンスアンプ回路において、前記データの読み出し時に前記磁気抵抗素子に印加されるバイアス電圧を、前記磁気抵抗素子の抵抗値に応じて変更するように制御する制御手段を備えたことを特徴とする。
上記センスアンプ回路において、前記各磁気抵抗素子に所定の最大抵抗値と所定の最小抵抗値のいずれかになるようにデータが書き込まれ、前記磁気抵抗素子から前記データを読み出すときの読み出し電流の方向を、前記磁気抵抗素子の抵抗値を前記最小抵抗値に設定するようにデータを書き込む方向と同一に設定した場合において、前記制御手段は、前記磁気抵抗素子の抵抗値が前記最大抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を下げるように制御することを特徴とする。
また、上記センスアンプ回路において、前記制御手段は、前記磁気抵抗素子の抵抗値が前記最小抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を上げるように制御することを特徴とする。
さらに、上記センスアンプ回路において、印加されるゲート電圧に応答して、前記バイアス電圧を前記磁気抵抗素子の抵抗値に応じて制御するための第1のトランジスタをさらに備えたことを特徴とする。
またさらに、上記センスアンプ回路において、前記制御手段は、前記磁気抵抗素子が前記最小抵抗値であるときに前記磁気抵抗素子に流すことができる最大許容電流に対応する前記バイアス電圧を前記磁気抵抗素子に対して印加するように、前記第1のトランジスタのゲートを所定の電圧にプリチャージすることを特徴とする。
また、上記センスアンプ回路において、印加されるゲート電圧に応答して、前記第1のトランジスタのゲートに印加される電圧を制御するための第2のトランジスタをさらに備え、前記制御手段は、前記第2のトランジスタのゲートを所定の接地電位にプリチャージすることにより、前記第2のトランジスタをオフして前記第1のトランジスタのゲートを前記所定の電圧にプリチャージすることを特徴とする。
さらに、上記センスアンプ回路において、印加されるゲート電圧に応答して、前記第1のトランジスタのゲートに印加される電圧を制御するための第3のトランジスタをさらに備え、前記制御手段は、前記第3のトランジスタのゲートを所定の電源電位にプリチャージすることにより、前記第3のトランジスタをオフすることを特徴とする。
またさらに、上記センスアンプ回路において、データが読み出される前記磁気抵抗素子が選択されたとき、前記制御手段は、当該磁気抵抗素子に接続されるビット線の電圧が、当該磁気抵抗素子が最小抵抗値であるときに当該磁気抵抗素子に流すことができる最大許容電流に対応するバイアス電圧以下となる電圧に、前記読み出し線の電圧をプリチャージすることを特徴とする。
また、上記センスアンプ回路において、前記制御手段は、前記読み出し線の電圧を、前記第1のトランジスタがオフとなる電圧以上の電圧にプリチャージすることを特徴とする。
第2の発明に係るセンスアンプ回路は、ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線及びリファレンス読み出し線を介して前記データを読み出すためのセンスアンプ回路において、前記データの読み出し時に、前記読み出し線と前記リファレンス読み出し線とを短絡するトランジスタを備えたことを特徴とする。
第3の発明に係るセンスアンプ回路は、ビット線、リファレンスビット線及びワード線が接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から前記データを読み出すためのセンスアンプ回路において、前記データの読み出し時に、前記ビット線と前記リファレンスビット線とを短絡するトランジスタを備えたことを特徴とする。
従って、本発明に係るセンスアンプ回路によれば、データの読み出し時、磁気抵抗素子に印加されるバイアス電圧を磁気抵抗素子の抵抗値に応じて変更するので、磁気抵抗素子に電流が流れる時間を短くすることができ、その結果、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減することができる。
また、読み出し線とリファレンス読み出し線又はビット線とリファレンスビット線を短絡するトランジスタを備えたので、寄生容量にアンバランスがある場合に、読み出し電流とリファレンス電流との電流差が読み出し電流の方向とは逆の方向に一旦低下することを緩和することができ、その結果、データの読み出しまでの遅延を低減することができる。
以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。
実施の形態1.
図1は、本発明の実施の形態1に係るセンスアンプ回路10を備えたSTT−MRAM(Spin Torque Transfer Magnetoresistive Random Access Memory)の構成を示すブロック図である。
図1は、本発明の実施の形態1に係るセンスアンプ回路10を備えたSTT−MRAM(Spin Torque Transfer Magnetoresistive Random Access Memory)の構成を示すブロック図である。
図1において、STT−MRAMは、列アドレスバッファ1と、列デコーダ及びWLドライバ2と、ダミーメモリ列3と、メモリセルアレイ4と、R/W制御回路5と、行アドレスバッファ6と、行デコーダ及びBLドライバ7と、2ビット信号及び切り替え信号生成器8と、センスアンプ回路10とを備えて構成される。列アドレスバッファ1は、外部から入力される列アドレス信号RA0−xを一時的に保管する。列デコーダ及びWLドライバ2は、列アドレスバッファ1から入力した列アドレス信号RA0−xをデコードして、書き込み又は読み出しを行う、メモリセルアレイ4内の所望のメモリセルにアクセスするためのワード線(WL)を選択する。行アドレスバッファ6は、外部から入力される行アドレス信号CA0−xを一時的に保管する。行デコーダ及びBLドライバ7は、行アドレスバッファ6から入力した行アドレス信号CA0−xをデコードして、書き込み又は読み出しを行う、メモリセルアレイ4内の所望のメモリセルにアクセスするためのビット線(BL)を選択するために行選択線(CSL)を選択する。
メモリセルアレイ4は、データを蓄積するためのTMR(Tunnel Magnetic Resistance)素子等の磁気抵抗素子と、その磁気抵抗素子への電流の経路を開閉するためのトランジスタとを含む複数のメモリセルを備える。メモリセルアレイ4において、各メモリセルが接続されるビット線(BL)及びワード線(WL)が選択されることによって、そのメモリセルに対してデータの書き込み又は読み出しが行われる。ダミーメモリ列3は、メモリセルアレイ4に隣接して配置され、メモリセルアレイ4の各メモリセルと同一の構成を有する複数のダミーメモリセルを備える。ダミーメモリ列3において、メモリセルアレイ4内の所望のメモリセルに接続されるワード線が活性化されたとき、ダミーメモリセルのワード線を同時に活性化させることにより、所望のメモリセルから流れる読み出し電流と、ダミーメモリセルから流れるリファレンス電流とを比較して、メモリセル内に蓄積されたデータが「0」であるか、「1」であるかを判別する。
2ビット信号及び切り替え信号生成器8は、2ビットの書き込みデータD0,D1と、R/W制御回路5の書き込み動作及び読み出し動作を切り替えるための切り替え信号R/Wとを生成し、R/W制御回路5に出力する。R/W制御回路5は、2ビット信号生成器8から入力される切り替え信号R/Wによって書き込み動作に切り替えられたとき、書き込みデータD0,D1をメモリセルアレイ4に書き込む一方、2ビット信号生成器8から入力される切り替え信号R/Wによって読み出し動作に切り替えられたとき、メモリセルアレイ4の所望のメモリセルから読み出したデータQ0,Q1を、センスアンプ回路10を介して出力する。センスアンプ回路10は、メモリセルアレイ4から読み出した電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅するための回路である。なお、読み出し線LIOF0,LIOF1及びリファレンス読み出し線LIOB0,LIOB1上には、それぞれ寄生容量C5,C7,C6,C8が存在する。
図2は、図1のダミーメモリ列3及びメモリセルアレイ4の詳細な構成を示す回路図である。図2において、メモリセルアレイ4は、それぞれが互いに直列に接続されたトランジスタ及び磁気抵抗素子から成る複数のメモリセルを、格子状に配置する。本実施の形態においては、2ビットのデータを記憶保持できるように、上下2段のメモリセルが対をなしている。例えば、磁気抵抗素子Rx0には書き込みデータD0,D1のうち1ビット目のデータD0が記憶保持され、磁気抵抗素子Rx1には2ビット目のデータD1が記憶保持される。各メモリセルは、配置されている行に応じて、所定のソース線SLxx(xx=00,01,10,11,…m0,m1,…M0,M1)と、所定のビット線BLxx(xx=00,01,10,11,…m0,m1,…M0,M1)と、所定のリファレンスビット線BL_Bxx(xx=00,01,10,11,…m0,m1,…M0,M1)とに接続され、配置されている列に応じて、所定のワード線WLy(y=0,1,…2n,2n+1,…)に接続される。
ダミーメモリ列3は、前述のように、メモリセルアレイ4内の各メモリセルと同様の構成を有する複数のダミーメモリセルを備える。各ダミーメモリセルは、配置されている行に応じて、所定のソース線SLxxと、所定のビット線BLxxと、所定のリファレンスビット線BL_Bxxとに接続され、左右のトランジスタは、それぞれダミーワード線DummyWL0及びDummyWL1に接続される。ダミーメモリセルの磁気抵抗素子Rmax,Rmin(以下、リファレンス抵抗Rmax,Rminという。)は、リファレンス電流を生成するために利用される。リファレンス抵抗Rmaxは、配置されている行に応じて、ソース線SLx0(x=0,1,…m,…M)と、ビット線BLx0(x=0,1,…m,…M)と、リファレンスビット線BL_Bx0(x=0,1,…m,…M)とに接続され、リファレンス抵抗Rminは、配置されている行に応じて、ソース線SLx1(x=0,1,…m,…M)と、ビット線BLx1(x=0,1,…m,…M)と、リファレンスビット線BL_Bx1(x=0,1,…m,…M)とに接続される。なお、リファレンス抵抗Rmaxの抵抗値と、リファレンス抵抗Rminの抵抗値との間には、次式(1)が成り立つ。
[数1]
Rmax>Rmin (1)
Rmax>Rmin (1)
なお、ビット線BLx0,BLx1及びリファレンスBL_Bx0,BL_Bx1上には、それぞれ寄生抵抗R1,R3,R2,R4が存在し、各ビット線BLx0,BLx1及び各リファレンスビット線BL_Bx0,BL_Bx1とグラウンドとの間には、それぞれ寄生容量C1,C3,C2,C4が存在する。
図3は、図1のR/W制御回路5の詳細な構成を示す回路図である。R/W制御回路5は、データの書き込み時、図3に示されるような、複数のトランジスタ及び演算回路を含む周知のドライバ回路を制御して、行選択線CSLx(x=0,1,…m,…M)に入力される信号に応じて、いずれか1対の所望のメモリセルを選択するためにソース線SLx0,SLx1、ビット線BLx0,BLx1、及びリファレンスビット線BL_Bx0,BL_Bx1に印加される信号のレベルを制御し、メモリセルアレイ4の所望のメモリセルの磁気抵抗素子に流れる電流を制御して、2ビットの書き込みデータD0,D1をメモリセルに書き込む。また、R/W制御回路5は、データの読み出し時、同様に、上記周知のドライバ回路を制御して、メモリセルアレイ4の所望のメモリセルの磁気抵抗素子に電流を流し、読み出した電流をそれぞれ読み出し線LIOF0,LIOB0,LIOF1,LIOB1に出力して、センスアンプ回路10に伝達する。
具体的には、書き込みデータD0,D1の書き込み時、まず、外部から入力された列アドレス信号RA0−x及び行アドレス信号CA0−xに応じて、所望のメモリセルにアクセスするために、例えば、図2のワード線WL2n+1と図3の列選択線CSLmを列デコーダ及びWLドライバ2及び行デコーダ及びBLドライバ7によりハイレベル電圧(イネーブル)にする。次に、2ビット信号及び切り替え信号生成器8からの切り替え信号R/Wにより、図3中のREAD線及びBLEQ線がロウレベル電圧(ディスエーブル)に制御され、R/W制御回路5が書き込み動作に切り替えられる。次に、R/W制御回路5は、書き込みデータD0が「0」である場合、BBP0線及びBFP0線をハイレベル電圧(電源電位VDD)に制御し、S0線をロウレベル電圧(接地電位Vgnd)に制御することで、所望のメモリセルのトランジスタ及び磁気抵抗素子Rx0にバイアス電圧(VDD−Vgnd)を印加し、リファレンスビット線BL_Bm0からソース線SLm0への方向に電流を流して、磁気抵抗素子Rx0に「0」のデータを書き込む。一方、書き込みデータD0が「1」である場合、BBP0線及びBFP0線をロウレベル電圧(接地電位Vgnd)に制御し、S0線をハイレベル電圧(電源電位VDD)に制御することで、図2の磁気抵抗素子Rx0にバイアス電圧(Vgnd−VDD)を印加し、ソース線SLm0からリファレンスビット線BL_Bm0への方向に電流を流して、磁気抵抗素子Rx0に「1」のデータを書き込む。同様に、書き込みデータD1が「0」である場合、R/W制御回路5は、BBP1線及びBFP1線をハイレベル電圧(電源電位VDD)に制御し、S1線をロウレベル電圧(接地電位Vgnd)に制御することで、磁気抵抗素子Rx1に「0」のデータを書き込む。一方、書き込みデータD1が「1」である場合、BBP1線及びBFP1線をロウレベル電圧(接地電位Vgnd)に制御し、S1線をハイレベル電圧(電源電位VDD)に制御することで、磁気抵抗素子Rx1に「1」のデータを書き込む。
図4は、図1のセンスアンプ回路10の詳細な構成を示す回路図である。図4において、センスアンプ回路10は、トランジスタ回路20a〜23a,25a,26a,28a,20b〜23b,25b,26b,28bと、トランジスタ24a,24b,24c,30a,30bと、差動増幅回路27a,27bと、スイッチャ29と、プリチャージ回路40とを備えて構成される。センスアンプ回路10は、読み出し線LIOF0,LIOF1及びリファレンス読み出し線LIOB0,LIOB1と、列アドレス信号RAO,RAO_Bと、プリチャージ線PC,PC2,PC_B,PC2_Bと、電源VDDとに接続される。なお、列アドレス信号RAO及びRAO_B、プリチャージ線PC及びPC_B、及び、プリチャージ線PC2及びPC2_Bは、それぞれ相補関係を有する。
トランジスタ回路20a,20bは、負荷抵抗素子RLを与える2つのP型電界効果トランジスタ(以下、P型トランジスタという。)を備え、各P型トランジスタは、トランジスタ回路21a,21b内の各N型電界効果トランジスタ(以下、N型トランジスタという。)に接続される。トランジスタ回路21a,21bは、2つのN型トランジスタを備え、各N型トランジスタは、トランジスタ回路20a,20b内の各P型トランジスタと、読み出し線LIOF0,LIOF1及びリファレンス読み出し線LIOB0,LIOB1との間にそれぞれ接続され、印加されるゲート電圧によってオンオフを制御される。ここで、トランジスタ回路21a,21bの各N型トランジスタのゲートが接続される接続点をノードN1とする。トランジスタ回路21a,21b内の各N型トランジスタは、閉のとき、読み出し線LIOF0,LIOF1及びリファレンス読み出し線LIOB0,LIOB1を介して各メモリセルから読み出した読み出し電流を差動増幅回路27a,27bに伝える。トランジスタ回路22a,22bは、2つのN型トランジスタを備え、各N型トランジスタは、ノードN1と接地電位との間に接続され、印加されるゲート電圧によって制御されることによって、ノードN1の電圧を制御する。ここで、トランジスタ回路22a,22bの各N型トランジスタのゲートが接続される接続点をノードN2とする。トランジスタ回路23a,23bは、ノードN2にそれぞれ接続される1対のP型トランジスタと、各ノードN1にそれぞれ接続される2対のP型トランジスタとを備え、各P型トランジスタは、印加されるゲート電圧によって開閉を制御されることによって、ノードN1及びN2の電圧を制御する。ここで、トランジスタ回路23a,23bの各P型トランジスタのゲートが接続される接続点をノードN3とする。
トランジスタ回路25a,25bは、ノードN3と電源電位VDDとの間に接続された2つのP型トランジスタを備え、各P型トランジスタは、プリチャージ線PC_Bによって制御される。トランジスタ回路25a,25bのP型トランジスタは、閉のとき、ノードN3に電源電圧VDDを印加する。トランジスタ回路28a,28bは、ノードN1とセンスアンプ電圧電位VSAとの間に接続されたP型トランジスタとN型トランジスタの並列回路を備え、各P型トランジスタはプリチャージ線PC2_Bによって制御され、各N型トランジスタはプリチャージ線PC2によって制御される。トランジスタ回路28a,28bの各トランジスタが閉のとき、ノードN1にセンスアンプ電圧VSAを印加する。N型トランジスタ24a,24b,24cは、ノードN2と接地電位Vgndとの間に接続され、プリチャージ線PCにより制御される。N型トランジスタ24a,24b,24cは、閉のとき、ノードN2を接地電位Vgndにプリチャージすることにより、トランジスタ回路22a,22bの各N型トランジスタを制御する。
N型トランジスタ30a,30b及びトランジスタ回路26a,26bは、リファレンス切り替え回路を構成する。トランジスタ回路26a,26bは、トランジスタ回路22a,22bの各N型トランジスタの制御線に接続されたN型トランジスタとP型トランジスタとの並列回路を備え、トランジスタ回路22aのN型トランジスタ及びトランジスタ回路22bのP型トランジスタは、列アドレス信号RA0によって制御され、トランジスタ回路22aのP型トランジスタ及びトランジスタ回路22bのN型トランジスタは、列アドレス信号RA0_Bによって制御される。トランジスタ回路26a,26bは、それぞれ列アドレス信号RA0,RA0_Bに応じて、差動増幅回路27a,27bに出力するリファレンスを切り替える。
差動増幅回路27a,27bは、それぞれ2つの差動増幅器を備え、各差動増幅器は、読み出し線LIOF0,LIOF1から入力される各読み出し電流IoutRx0,IoutRx1、及び、リファレンス読み出し線LIOB0,LIOB1から入力される各リファレンス電流Iout_BRmax,Iout_BRminと、上記リファレンス切り替え回路から入力されるリファレンスとの差分を算出して、算出された差分を増幅してスイッチャ29に出力する。スイッチャ29は、4つのAND回路と2つのOR回路とを備え、列アドレス信号RA0,RA0_Bと、差動増幅回路27a,27bの出力信号とを演算し、演算結果を、読み出しデータQ0,Q1として出力する。
上記構成を有するセンスアンプ回路10において、メモリセルアレイ4内の磁気抵抗素子Rx0,Rx1のデータを読み出す場合、列デコーダ及びWLドライバ2及び行デコーダ及びBLドライバ7により図2のワード線WL2n+1と図3の行選択線CSLmがハイレベル電圧(イネーブル)に制御されるのに先だって、まず、プリチャージ線PC(LIOEQ)と図3のBLEQ線をハイレベル電圧(イネーブル)にし、プリチャージ回路40により読み出し線LIOFx及びリファレンス読み出し線LIOBx(x=0,1)をプリチャージ電圧VPCにプリチャージし、それにより、ビット線BLmx及びリファレンスビット線BL_Bmx(x=0,1)を接地電位Vgndにプリチャージする。次に、プリチャージ線PC2,PC2_B,PC_Bをそれぞれロウレベル電圧、ハイレベル電圧、ロウレベル電圧(イネーブル)にし、ノードN1をセンスアンプ電圧VSAにプリチャージする。このとき、プリチャージ線PCがハイレベル電圧(イネーブル)であるため、センスアンプ回路10のN型トランジスタ24a,24b,24cはオンに制御され、ノードN2が接地電位Vgndにプリチャージされ、それにより、トランジスタ回路22a,22bの各N型トランジスタ及びトランジスタ回路23a,23bの各P型トランジスタはそれぞれオフに制御される。また、このとき、プリチャージ線PC_Bがロウレベル電圧(イネーブル)であるので、トランジスタ回路25a,25bの各P型トランジスタはオンに制御され、ノードN3が電源電位VDDにプリチャージされる。なお、ノードN1がプリチャージされるセンスアンプ電圧VSAの値は、メモリセルアレイ4内の各メモリセルを構成する磁気抵抗素子の耐圧等に応じた所定値(例えば、磁気抵抗素子に流すことができる最大許容電流に対応するバイアス電圧を磁気抵抗素子に対して印加するような値)に設定される。また、トランジスタ回路26a,26bは、ワード線(WL)を選択するための列アドレス信号RA0と同じ信号である列アドレス信号RA0と、その反転信号である列アドレス信号RA0_Bに基づいて読み出し線LIOF0,LIOB0(x=0,1)のどちらにリファレンス抵抗Rmax,Rminが接続されているかを判断し、判断結果を示す信号を差動増幅回路27a,27bに出力する。
次に、プリチャージ線PC(LIOEQ)と図3のBLEQ線をロウレベル電圧(ディスエーブル)にしてプリチャージをオフし、プリチャージ線PC2,PC2_B,PC_B信号をそれぞれロウレベル電圧、ハイレベル電圧、ハイレベル電圧(ディスエーブル)に制御し、ワード線WL2n+1及び行選択線CSLmをハイレベル電圧(イネーブル)に制御する。行選択線CSLmをイネーブルにすることにより、それぞれ読み出し線LIOF0、リファレンス読み出し線LIOB0、読み出し線LIOF1及びリファレンス読み出し線LIOB1を介して、ビット線BLm0、リファレンスビット線BL_Bm0、ビット線BLm1、リファレンスビット線BL_Bm1に印加されるバイアス電圧Vbias_pcは、それぞれ、VPC×(C5/(C1+C5))、VPC×(C6/(C2+C6))、VPC×(C7/(C3+C7))及びVPC×(C8/(C4+C8))になる。このとき、トランジスタ回路21a,21bの各N型トランジスタのゲート(ノードN1)にセンスアンプ電圧VSAが印加されているので、読み出し線LIOFx、リファレンス読み出し線LIOBx、ビット線BLmx及びリファレンスビット線BL_Bmxは、センスアンプ電圧VSAに応じて決定される所定の電圧にクランプされ、ほぼ一定の電圧Vbiasが所望のメモリセルの磁気抵抗素子に印加される。理想的には、バイアス電圧Vbias_pcとバイアス電圧Vbiasとは等しいことが望ましい。
従って、この初期の状態においては、磁気抵抗素子Rx0,Rx1に流れる電流IoutRx0,IoutRx1は、トランジスタ回路20aの各P型トランジスタから、トランジスタ回路21aの各N型トランジスタ、読み出し線LIOF0,LIOF1及びビット線BLm0,BLm1を経由して流れ、それぞれ次式(2)及び(3)によって表される。また、ダミーメモリ列3のダミーメモリセル内のリファレンス抵抗Rmax,Rminに流れる電流Iout_BRrefは、トランジスタ回路20bの各P型トランジスタから、トランジスタ回路21bの各N型トランジスタ、リファレンス読み出し線LIOB0,LIOB1及びリファレンスビット線BL_Bm0,BL_Bm1を経由して流れ、その電流値は、次式(4)〜(6)によって表される。なお、次式(2)〜(6)において、Vbiasを、各メモリセル内の磁気抵抗素子に印加されるバイアス電圧とする。また、各メモリセルにおけるトランジスタのオン抵抗は無視できるものとする。
[数2]
IoutRx0=Vbias/Rx0 (2)
IoutRx0=Vbias/Rx0 (2)
[数3]
IoutRx1=Vbias/Rx1 (3)
IoutRx1=Vbias/Rx1 (3)
[数4]
Iout_BRref=(IoutRmax+IoutRmin)/2 (4)
Iout_BRref=(IoutRmax+IoutRmin)/2 (4)
[数5]
IoutRmax=Vbias/Rmax (5)
IoutRmax=Vbias/Rmax (5)
[数6]
IoutRmin=Vbias/Rmin (6)
IoutRmin=Vbias/Rmin (6)
トランジスタ回路23a,23bの各P型トランジスタは、上記各電流IoutRx0,IoutRx1,Iout_BRmax,Iout_BRminと、負荷抵抗素子RLとによって決定されるノードN3の電圧によって制御され、これにより、ノードN2には電流Iout_BRmax+Iout_BRminに比例した電流が流れる。このノードN2を流れる電流Iout_BRmax+Iout_BRminによって、トランジスタ回路22a,22bが制御されることにより、各ノードN1を流れる電流Iout_BRmaxの2倍の電流及び電流Iout_BRminの2倍の電流が制御され、リファレンス電流Iout_BRmaxが流れるトランジスタ回路21bのN型トランジスタを制御するノードN1の電圧は初期状態のセンスアンプ電圧VSAより低下する一方、トランジスタ回路21bの他方のN型トランジスタを制御するノードN1の電圧は上昇する。そのため、トランジスタ21a,21bの各トランジスタのゲート電圧が制御され、リファレンス読み出し線LIOB0のバイアス電圧Vbiasは低下し、リファレンス読み出し線LIOB1のバイアス電圧Vbiasは上昇する。読み出し線LIOF0及びLIOF1側でも、磁気抵抗素子Rx0,Rx1の抵抗値の大小関係に応じて、同様にバイアス電圧Vbiasの制御が行われる。
図5(a)〜(d)は、図4のセンスアンプ回路10のデータ読み出し時の各部の信号を示す動作波形図である。図5において、VCSLは所望のメモリセルの行を選択するための列選択線CSLに印加される電圧であり、VPC_B及びVPC2_Bはそれぞれプリチャージ線PC_B,PC2_Bに印加される電圧であり、VLIO(Rmax)及びVLIO(Rmin)は、それぞれ磁気抵抗素子に抵抗値Rmax及びRminが設定されている時に読み出し線LIOに印加される電圧であり、VBL(Rmax)及びVBL(Rmin)は、それぞれ磁気抵抗素子に抵抗値Rmax及びRminが設定されている時にビット線BLに印加される電圧であり、I(Rmax)及びI(Rmin)はそれぞれ磁気抵抗素子に抵抗値Rmax及びRminが設定されている時に磁気抵抗素子に流れる読み出し電流であり、I(Rref)は比較のためのリファレンスである。
誤書き込みの発生を低減するためには、データを読み出すために磁気抵抗素子に電流が流れる読み出し期間を短くすることが有効である。従来例のセンスアンプ回路では、図8の読み出し期間Treadconvをワード線のハイレベルの期間又は列選択線のハイレベルの期間で制御するため、メモリセルに書き込まれたデータに拘わらず一定期間、磁気抵抗素子に電流が流れ、読み出し時間Treadconvを短くすることが困難であった。本実施の形態に係るセンスアンプ回路10においては、磁気抵抗素子に蓄積されたデータを読み出すとき、磁気抵抗素子の抵抗値が高い場合に電圧Vbiasを低くするように制御し、磁気抵抗素子の抵抗値が低い場合に電圧Vbiasを高くするように制御する。これにより、図5に示されるように、磁気抵抗素子の抵抗値がRmaxであるとき、磁気抵抗素子に電流が流れる読み出し期間Treadembを、図8の読み出し時間Treadconvに比較して短くできる。特に、読み出し電流ITMR_Rxの方向と、磁気抵抗素子に抵抗値Rminが設定されるときに流れる電流の方向とが同じであるとき、磁気抵抗素子の抵抗値がRmaxであるデータを読み出すときは、磁気抵抗素子に印加されるバイアス電圧Vbiasを低下させて、読み出し期間を短くすることができる。
従って、以上説明したように、本実施の形態に係るセンスアンプ回路10によれば、メモリセルアレイ4内のメモリセルの磁気抵抗素子に蓄積されたデータの読み出し動作における誤書き込みの発生を低減できる。
なお、本実施の形態において、センスアンプ回路10はプリチャージ回路40を含むが、本発明はこの構成に限らず、プリチャージ回路40は、STT−MRAM内の他の構成要素に含まれてもよい。
実施の形態2.
図6は、本発明の実施の形態2に係るセンスアンプ回路10Aの詳細な構成を示す回路図である。図6において、センスアンプ回路10Aは、P型トランジスタ31a,31b,37a,37bと、トランジスタ回路32a〜34a,32b〜34bと、バススワップスイッチ35a,35bと、差動増幅回路36a,36bと、プリチャージ回路40とを備えて構成される。
図6は、本発明の実施の形態2に係るセンスアンプ回路10Aの詳細な構成を示す回路図である。図6において、センスアンプ回路10Aは、P型トランジスタ31a,31b,37a,37bと、トランジスタ回路32a〜34a,32b〜34bと、バススワップスイッチ35a,35bと、差動増幅回路36a,36bと、プリチャージ回路40とを備えて構成される。
P型トランジスタ31a,31bは、トランジスタ回路32a,32bと電源電位VDDとの間にそれぞれ接続され、センスイネーブル信号/SEにより開閉を制御される。トランジスタ回路32a,32bは、負荷抵抗素子RLを与える2つのP型トランジスタを備える。トランジスタ回路33a,33bは、2つのP型トランジスタを備え、各P型トランジスタは、それぞれノードNVout,NVout_Bと、電源電位VDDとの間に接続され、プリチャージ線PC_Bにより制御される。トランジスタ回路33a,33bの各P型トランジスタは、閉のとき、ノードNVout,NVout_Bを電源電圧VDDでプリチャージする。トランジスタ回路34a,34bは、2つのN型トランジスタを備え、各N型トランジスタは、それぞれノードNVout,NVout_Bと、バススワップスイッチ35a,35bとの間に接続され、センスアンプ電圧VSAにより制御される。バススワップスイッチ35a,35bは、列アドレス信号RA0により制御される2つのN型トランジスタと、列アドレス信号RA0_Bにより制御される2つのN型トランジスタとを備え、各N型トランジスタを制御することにより、ノードNVoutに流れる電流とノードNVout_Bに流れる電流とを入れ替える。差動増幅器36a,36bは、ノードNVoutに印加された電圧と、ノードNVout_Bに印加された電圧の差分を算出し、算出された差分を増幅し、それぞれ読み出しデータQ0,Q1として出力する。P型トランジスタ37aは、読み出し線LIOF0とリファレンス読み出し線LIOB0との間に接続され、P型トランジスタ37bは、読み出し線LIOF1とリファレンス読み出し線LIOB1との間に接続される。P型トランジスタ37a,37bの各ゲートには、所定の定電圧VSAα1が印加される。
上記構成を有するセンスアンプ回路10Aにおいて、メモリセルアレイ4内の磁気抵抗素子Rx0,Rx1のデータを読み出す場合、列デコーダ及びWLドライバ2及び行デコーダ及びBLドライバ7により図2のワード線WL2n+1と図3の行選択線CSLnをハイレベル電圧(イネーブル)とするのに先立って、まず、/SE線をハイレベル電圧(ディスエーブル)にし、プリチャージ線PC(LIOEQ)と図3のBLEQ線をハイレベル電圧(イネーブル)にし、プリチャージ回路40により読み出し線LIOFx,LIOBx(x=0,1)をプリチャージ電圧VPCでプリチャージし、それにより、ビット線BLmx及びリファレンスビット線BL_Bmx(x=0,1)を接地電位Vgndにプリチャージする。このとき、プリチャージ線PCがハイレベル電圧(イネーブル)であるので、プリチャージ線PC_Bがロウレベル電圧(ディスエーブル)となり、トランジスタ回路33a,33bの各トランジスタがオンに制御され、ノードNVout,NVout_Bが電圧VDDにプリチャージされる。また、バススワップスイッチ回路35a,35bは、列アドレス信号RA0,RA0_Bにより制御され、読み出し線LIOFx及びリファレンス読み出し線LIOBxを、ノードNVout及びノードNVout_B(リファレンスの集束がある側)のいずれに接続するかを判断する。
次に、プリチャージ線PC(LIOEQ)とBLEQ線をロウレベル電圧(ディスエーブル)にしてプリチャージをオフし、センスイネーブル信号/SEをロウレベル電圧(イネーブル)し、ワード線WL2n+1及び行選択線CSLmをハイレベル電圧(イネーブル)にする。行選択線CSLmがイネーブルに制御されることにより、読み出し線LIOF0、リファレンス読み出し線LIOB0、読み出し線LIOF1及びリファレンス読み出し線LIOB1に印加されるバイアス電圧Vbias_pcは、それぞれ、VPC×(C5/(C1+C5)),VPC×(C6/(C2+C6)),VPC×(C7/(C3+C7)),VPC×(C8/(C4+C8))になる。また、ワード線WL2n+1がイネーブルに制御されることにより、磁気抵抗素子Rx0,Rx1にバイアス電圧Vbias_pcが印加され、磁気抵抗素子Rx0,Rx1の各抵抗値に応じた電流が流れる。また、ワード線WL2n+1がイネーブルに制御されると同時に、リファレンス抵抗Rmax,Rminのメモリセルが接続されたダミーワード線DummyWL1もイネーブルに制御され、リファレンス抵抗Rmax,Rminにも同じバイアス電圧Vbias_pcが印加される。
ビット線BLmx及びリファレンスビット線BL_Bmx(x=0,1)に印加される電圧は、行選択線CSLmがイネーブルに制御された直後では、上記プリチャージ電圧VPCと、各寄生容量C1〜C8の比で決定される電圧Vbias_pcとなるが、その後、トランジスタ回路34a,34bの各N型トランジスタのゲートに印加されるセンスアンプ電圧VSAによって決定される電圧にクランプされ、ほぼ一定の電圧Vbiasが印加される。理想的には、バイアス電圧Vbias_pcとバイアス電圧Vbiasとは等しいことが望ましい。
このとき、上記式(2)によって表される読み出し電流IoutRx0が、トランジスタ回路32aの上側の負荷抵抗素子RLから、トランジスタ回路34aの上側のN型トランジスタ及び読み出し線LIOF0及びビット線BLm0を介して、磁気抵抗素子Rx0を含むメモリセルの経路を流れ、上記式(3)によって表される読み出し電流IoutRx1が、トランジスタ回路32bの上側の負荷抵抗素子RLから、トランジスタ回路34bの上側のN型トランジスタ及び読み出し線LIOF1及びビット線BLm1を介して、磁気抵抗素子Rx1を含むメモリセルの経路を流れる。なお、所望のメモリセルのトランジスタのオン抵抗は無視できるものとする。また、上記式(4)〜(6)で表されるリファレンス電流Iout_BRrefが、トランジスタ回路32a,32bの下側の各負荷抵抗素子RLから、トランジスタ回路34a,34bの下側のN型トランジスタ及びリファレンス読み出し線LIOB0,LIOB1及びリファレンスビット線BL_Bm0,BL_Bm1を介して、リファレンス抵抗Rmax,Rminを含むダミーメモリセルの経路を流れる。
従って、上段のノードNVout,NVout_B及び下段のノードNVout,NVout_Bに印加される電圧は、それぞれ電流IoutRx0×RL、電流Iout_BRmax×RL、電流IoutRx1×RL及び電流Iout_BRmin×RLとなり、磁気抵抗素子Rx0,Rx1の抵抗値に応じた電流と、リファレンス抵抗Rmax,Rminの抵抗値に応じた電流との電流差に対応する電圧が差動増幅器36aにより増幅され、読み出しデータQ0,Q1として出力される。
ここで、P型トランジスタ37aは、トランジスタ回路34aによりクランプされる読み出し線LIOF0に印加される電圧とリファレンス読み出し線LIOB0に印加される電圧との間に差があるときオンとなり、読み出し線LIOF0とリファレンス読み出し線LIOB0とを短絡する。同様に、P型トランジスタ37bは、トランジスタ回路34bによりクランプされる読み出し線LIOF1に印加される電圧とリファレンス読み出し線LIOB1に印加される電圧との間に差があるときオンとなり、読み出し線LIOF1とリファレンス読み出し線LIOB1とを短絡する。これにより、寄生容量にアンバランスがある場合には、読み出し線LIOFxとリファレンス読み出し線LIOBxとの電圧差によりP型トランジスタ37a,37bがオンとなるので、読み出し電流の方向とは逆の方向に一旦低下することを緩和することができ、その結果、データの読み出しまでの遅延を低減することができる。
図7は、図6のセンスアンプ回路10Aの各部の信号を示す動作波形図である。図7において、VWLは読み出し対象のメモリセルの列を選択するためのワード線に印加される電圧であり、VCSLは読み出し対象のメモリセルの行を選択するための列選択線に印加される電圧であり、VLIOはメモリセルから読み出した電圧を引き出すための読み出し線に印加される電圧であり、VBLはビット線に印加される電圧であり、ITMR_Rxは読み出し対象のメモリセル内の磁気抵抗素子に流れる電流であり、ITMR_Rrefはリファレンス抵抗に流れるリファレンス電流であり、ΔIout(balance)は読み出し線及びビット線上に存在する寄生容量にアンバランスが無い場合の読み出し線LIOFx及びリファレンス読み出し線LIOBxの電流差であり、ΔIout(unbalance)は上記寄生容量にアンバランスがある場合の読み出し線LIOFx及びリファレンス読み出し線LIOBxの電流差である。
図7に示すように、寄生容量にアンバランスがある場合、図8に示した従来例の電流差ΔIout(unbalance)に比べて、本実施の形態における電流差ΔIout(unbalance)が負の方向に一旦低下する量が緩和され、正しい読み出し信号が発生する(電流差ΔIout(unbalance)が正の値になる)までの遅延を低減できる。
従って、以上説明したように、本実施の形態に係るセンスアンプ回路10Aによれば、正しい読み出し信号が発生するまでの遅延を低減することができる。
なお、本実施の形態において、読み出し線LIOFx及びリファレンス読み出し線LIOBx(x=0,1)との間を、ゲートに定電圧VSAα1が印加されたP型トランジスタ37a,37bによりそれぞれ短絡した。しかし、本発明はこの構成に限らず、ビット線BLxx及びリファレンスビット線BL_Bxx(xx=00,01,10,11,…M0,M1)との間を、ゲートに所定の定電圧が印加されたN型トランジスタでそれぞれ短絡してもよい。但し、電圧VDDに近い電圧にプリチャージされる読み出し線LIOFx及びリファレンス読み出し線LIOBx(x=0,1)を短絡する場合では、トランジスタがオンから切れる方向に動作することから、P型トランジスタで短絡することが好ましいが、接地電位Vgndにプリチャージされるビット線BLxx及びリファレンスビット線BL_Bxx(xx=00,01,10,11,…M0,M1)を短絡する場合では、N型トランジスタで短絡することが好ましい。
なお、本実施の形態において、センスアンプ回路10Aはプリチャージ回路40を含むが、本発明はこの構成に限らず、プリチャージ回路40は、STT−MRAM内の他の構成要素に含まれてもよい。
また、上記実施の形態1及び2において、メモリ装置を構成するメモリ素子は磁気抵抗素子であったが、本発明はこの構成に限らず、磁気抵抗素子に代えて相変化メモリ等を用いても良い。
本発明に係るセンスアンプ回路によれば、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減できる。また、データの読み出しまでの遅延を低減することができる。本発明に係るセンスアンプ回路は、例えば、MRAM全般、特にSTT−MRAMに利用することができる。
1…列アドレスバッファ、
2…列デコーダ及びBLドライバ、
3…ダミーメモリ列、
4…メモリセルアレイ、
5…R/W制御回路、
6…行アドレスバッファ、
7…行デコーダ及びWLドライバ、
8…2ビット信号生成器、
10,10A…センスアンプ回路、
C1〜C8…寄生容量。
2…列デコーダ及びBLドライバ、
3…ダミーメモリ列、
4…メモリセルアレイ、
5…R/W制御回路、
6…行アドレスバッファ、
7…行デコーダ及びWLドライバ、
8…2ビット信号生成器、
10,10A…センスアンプ回路、
C1〜C8…寄生容量。
Claims (11)
- ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線を介して前記データを読み出すためのセンスアンプ回路において、
前記データの読み出し時に前記磁気抵抗素子に印加されるバイアス電圧を、前記磁気抵抗素子の抵抗値に応じて変更するように制御する制御手段を備えたことを特徴とするセンスアンプ回路。 - 前記各磁気抵抗素子に所定の最大抵抗値と所定の最小抵抗値のいずれかになるようにデータが書き込まれ、前記磁気抵抗素子から前記データを読み出すときの読み出し電流の方向を、前記磁気抵抗素子の抵抗値を前記最小抵抗値に設定するようにデータを書き込む方向と同一に設定した場合において、前記制御手段は、前記磁気抵抗素子の抵抗値が前記最大抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を下げるように制御することを特徴とする請求項1記載のセンスアンプ回路。
- 前記制御手段は、前記磁気抵抗素子の抵抗値が前記最小抵抗値のときに、前記磁気抵抗素子に印加されるバイアス電圧を上げるように制御することを特徴とする請求項2記載のセンスアンプ回路。
- 印加されるゲート電圧に応答して、前記バイアス電圧を前記磁気抵抗素子の抵抗値に応じて制御するための第1のトランジスタをさらに備えたことを特徴とする請求項1乃至3のうちのいずれか1つの請求項記載のセンスアンプ回路。
- 前記制御手段は、前記磁気抵抗素子が前記最小抵抗値であるときに前記磁気抵抗素子に流すことができる最大許容電流に対応する前記バイアス電圧を前記磁気抵抗素子に対して印加するように、前記第1のトランジスタのゲートを所定の電圧にプリチャージすることを特徴とする請求項4記載のセンスアンプ回路。
- 印加されるゲート電圧に応答して、前記第1のトランジスタのゲートに印加される電圧を制御するための第2のトランジスタをさらに備え、
前記制御手段は、前記第2のトランジスタのゲートを所定の接地電位にプリチャージすることにより、前記第2のトランジスタをオフして前記第1のトランジスタのゲートを前記所定の電圧にプリチャージすることを特徴とする請求項4又は5記載のセンスアンプ回路。 - 印加されるゲート電圧に応答して、前記第1のトランジスタのゲートに印加される電圧を制御するための第3のトランジスタをさらに備え、
前記制御手段は、前記第3のトランジスタのゲートを所定の電源電位にプリチャージすることにより、前記第3のトランジスタをオフすることを特徴とする請求項4乃至6のうちのいずれか1つに記載のセンスアンプ回路。 - データが読み出される前記磁気抵抗素子が選択されたとき、前記制御手段は、当該磁気抵抗素子に接続されるビット線の電圧が、当該磁気抵抗素子が最小抵抗値であるときに当該磁気抵抗素子に流すことができる最大許容電流に対応するバイアス電圧以下となる電圧に、前記読み出し線の電圧をプリチャージすることを特徴とする請求項4乃至7のうちのいずれか1つに記載のセンスアンプ回路。
- 前記制御手段は、前記読み出し線の電圧を、前記第1のトランジスタがオフとなる電圧以上の電圧にプリチャージすることを特徴とする請求項4乃至8のうちのいずれか1つに記載のセンスアンプ回路。
- ビット線及びワード線に接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から読み出し線及びリファレンス読み出し線を介して前記データを読み出すためのセンスアンプ回路において、
前記データの読み出し時に、前記読み出し線と前記リファレンス読み出し線とを短絡するトランジスタを備えたことを特徴とするセンスアンプ回路。 - ビット線、リファレンスビット線及びワード線が接続された複数の磁気抵抗素子に対してデータを記憶保持するメモリ装置から前記データを読み出すためのセンスアンプ回路において、
前記データの読み出し時に、前記ビット線と前記リファレンスビット線とを短絡するトランジスタを備えたことを特徴とするセンスアンプ回路。
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---|---|---|---|---|
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-
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