JP2008091731A - Semiconductor module - Google Patents

Semiconductor module Download PDF

Info

Publication number
JP2008091731A
JP2008091731A JP2006272335A JP2006272335A JP2008091731A JP 2008091731 A JP2008091731 A JP 2008091731A JP 2006272335 A JP2006272335 A JP 2006272335A JP 2006272335 A JP2006272335 A JP 2006272335A JP 2008091731 A JP2008091731 A JP 2008091731A
Authority
JP
Japan
Prior art keywords
pads
signal transmission
semiconductor module
wiring
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006272335A
Other languages
Japanese (ja)
Other versions
JP4825634B2 (en
Inventor
Masahiro Takatori
正博 高鳥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006272335A priority Critical patent/JP4825634B2/en
Publication of JP2008091731A publication Critical patent/JP2008091731A/en
Application granted granted Critical
Publication of JP4825634B2 publication Critical patent/JP4825634B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor module which comprises a plurality of semiconductor chips and reduces the number of external terminals. <P>SOLUTION: A semiconductor module 205 includes a decoder LSI 51, RAMs 52, 53, a die pad 215, a silicon substrate 210, first to fourth insulating layers 211-214, a lead wire 229, a mold part 230 and power supply pads 220, 221. A plurality of wiring patterns are formed on the first to fourth insulating layers 211-214. The decoder LSI 51 and the RAMs 52, 53 are electrically connected by wiring patterns of a predetermined number. Among a plurality of signals outputted from the decoder LSI 51, signals of a predetermined number are transmitted to the RAMs 52, 53 by the wiring patterns of the predetermined number, and other signals of a predetermined number are outputted to the outside by the lead wire 229. Power is supplied from a power unit through the power supply pads 220, 221 to the decoder LSI 51 and the RAMs 52, 53. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数の半導体チップを備えた半導体モジュールに関する。   The present invention relates to a semiconductor module including a plurality of semiconductor chips.

デジタルテレビ等の電子機器には、多数のＩＣ（Integrated Circuit：集積回路）チップが搭載されている。近年の多機能かつ高性能の電子機器においては、多数のデジタル信号を高速に処理する必要があり、集積度の高いＩＣチップが搭載されている。   Electronic devices such as digital televisions are equipped with a large number of IC (Integrated Circuit) chips. In recent multifunctional and high-performance electronic devices, it is necessary to process a large number of digital signals at high speed, and an IC chip with a high degree of integration is mounted.

通常、ＩＣチップは、外的影響による劣化を防止するためパッケージに収容される。パッケージには、ＩＣチップに複数の信号を入出力するための複数の外部端子が設けられている。一般に、パッケージの外部端子の数は、ＩＣチップの集積度の上昇に伴い増加する。そのため、集積度の高いＩＣチップが収容されるパッケージにおいては、多数の外部端子を設ける必要がある。   Usually, an IC chip is accommodated in a package in order to prevent deterioration due to external influences. The package is provided with a plurality of external terminals for inputting / outputting a plurality of signals to / from the IC chip. In general, the number of external terminals of a package increases as the degree of integration of IC chips increases. Therefore, it is necessary to provide a large number of external terminals in a package that accommodates a highly integrated IC chip.

近年の高性能の電子機器においては、多数の外部端子を設けることができるＢＧＡ（Ball Grid Array）タイプのパッケージ（例えば、特許文献１参照。）が多く用いられている。ＢＧＡタイプのパッケージにおいては、パッケージの下面の全体に多数のはんだボールが形成されている。各はんだボールはパッケージ内のＩＣチップに電気的に接続されており、外部端子として用いられる。   In recent high-performance electronic devices, a BGA (Ball Grid Array) type package (see, for example, Patent Document 1) in which a large number of external terminals can be provided is often used. In the BGA type package, a large number of solder balls are formed on the entire lower surface of the package. Each solder ball is electrically connected to the IC chip in the package and used as an external terminal.

上記ＢＧＡタイプのパッケージは、はんだボールをはんだ付けすることにより配線基板に実装される。配線基板に実装されたパッケージは、配線基板に形成される配線パターンを介して他の電子部品と電気的に接続される。これにより、はんだボールを介してＩＣチップに複数のデジタル信号が入出力される。
特開２００２−３３４１６号公報 The BGA type package is mounted on a wiring board by soldering solder balls. The package mounted on the wiring board is electrically connected to other electronic components via a wiring pattern formed on the wiring board. Thereby, a plurality of digital signals are input / output to / from the IC chip via the solder balls.
JP 2002-33416 A

ところで、多数の外部端子を有するパッケージを配線基板に実装する場合、外部端子の数に応じて配線基板の配線密度を高くしなければならない。配線基板の配線密度は、配線パターンを微細化すること、または基板の層数を増加することにより高くすることができる。   By the way, when a package having a large number of external terminals is mounted on a wiring board, the wiring density of the wiring board must be increased according to the number of external terminals. The wiring density of the wiring substrate can be increased by miniaturizing the wiring pattern or increasing the number of layers of the substrate.

しかしながら、配線パターンを微細化する場合、高度な製造技術が必要となる。また、配線基板の基板層数を増加する場合、基板の材料および製造工程が増加する。したがって、いずれの場合も配線基板の製造コストが増加する。   However, when the wiring pattern is miniaturized, an advanced manufacturing technique is required. Further, when the number of substrate layers of the wiring substrate is increased, the substrate material and the manufacturing process increase. Therefore, in any case, the manufacturing cost of the wiring board increases.

本発明の目的は、複数の半導体チップを備えかつ外部端子の数が少ない半導体モジュールを提供することである。   An object of the present invention is to provide a semiconductor module having a plurality of semiconductor chips and a small number of external terminals.

（１）本発明に係る半導体モジュールは、基台と、基台上に設けられるシリコン基板と、シリコン基板上に設けられ、複数の配線パターンを有する絶縁層と、絶縁層上に実装される複数の半導体チップと、複数の半導体チップに電気的に接続される複数の外部端子と、複数の半導体チップ、シリコン基板および基台の上部を封止する封止層とを備え、複数の半導体チップは複数の配線パターンのうち所定数の配線パターンによって相互に電気的に接続されるものである。   (1) A semiconductor module according to the present invention includes a base, a silicon substrate provided on the base, an insulating layer provided on the silicon substrate and having a plurality of wiring patterns, and a plurality mounted on the insulating layer. A plurality of external terminals electrically connected to the plurality of semiconductor chips, a plurality of semiconductor chips, a silicon substrate, and a sealing layer that seals the upper part of the base, A predetermined number of wiring patterns among the plurality of wiring patterns are electrically connected to each other.

その半導体モジュールにおいては、複数の半導体チップが複数の配線パターンを有する絶縁層上に実装される。そして、複数の半導体チップは、絶縁層上の複数の配線パターンのうちの所定数の配線パターンによって相互に電気的に接続される。   In the semiconductor module, a plurality of semiconductor chips are mounted on an insulating layer having a plurality of wiring patterns. The plurality of semiconductor chips are electrically connected to each other by a predetermined number of wiring patterns among the plurality of wiring patterns on the insulating layer.

この場合、上記所定数の配線パターンを用いて複数の半導体チップの間で相互に信号の伝送を行うことができる。すなわち、半導体モジュール内において複数の半導体チップの間で相互に信号の伝送を行うことができる。したがって、半導体モジュール内に入力および半導体モジュール外に出力される信号の数を大幅に低減することができる。それにより、半導体モジュール内に信号を入力するための外部端子および半導体モジュール外に信号を出力するための外部端子の数を大幅に削減することができる。その結果、複数の半導体チップを備える半導体モジュールを配線密度の低い配線基板に実装することが可能となる。   In this case, signals can be transmitted between a plurality of semiconductor chips using the predetermined number of wiring patterns. That is, signals can be transmitted between a plurality of semiconductor chips in a semiconductor module. Therefore, the number of signals input to and output from the semiconductor module can be greatly reduced. Thereby, the number of external terminals for inputting signals into the semiconductor module and external terminals for outputting signals outside the semiconductor module can be greatly reduced. As a result, a semiconductor module including a plurality of semiconductor chips can be mounted on a wiring board having a low wiring density.

また、複数の半導体チップ、シリコン基板および基台の上部は、封止層により封止される。この場合、外的影響により複数の半導体チップ、シリコン基板および基台が劣化および損傷することを防止することができるので、半導体モジュールの寿命を延ばすことができる。   The upper portions of the plurality of semiconductor chips, the silicon substrate, and the base are sealed with a sealing layer. In this case, it is possible to prevent deterioration and damage of the plurality of semiconductor chips, the silicon substrate and the base due to external influences, so that the life of the semiconductor module can be extended.

また、この半導体モジュールにおいては、シリコン基板が用いられる。この場合、シリコン基板は薄膜加工が容易であるので、半導体モジュールを十分に薄型化することができる。   In this semiconductor module, a silicon substrate is used. In this case, since the silicon substrate can be easily processed into a thin film, the semiconductor module can be sufficiently thinned.

また、この半導体モジュールは、配線密度の低い配線基板に実装することができるので、配線基板の基板層数を低減することができる。それにより、配線基板の薄型化および低コスト化を実現することができる。その結果、電子機器の小型化および低コスト化を実現することができる。   In addition, since this semiconductor module can be mounted on a wiring board having a low wiring density, the number of substrate layers of the wiring board can be reduced. Thereby, thickness reduction and cost reduction of a wiring board are realizable. As a result, it is possible to reduce the size and cost of the electronic device.

（２）複数の外部端子は封止層から側方または下方に露出してもよい。   (2) The plurality of external terminals may be exposed laterally or downward from the sealing layer.

この場合、外部端子と配線基板上の配線との接続が容易になる。したがって、配線基板へ半導体モジュールの実装が容易になる。   In this case, the connection between the external terminal and the wiring on the wiring board becomes easy. Therefore, the semiconductor module can be easily mounted on the wiring board.

（３）複数の半導体チップは信号伝送用の複数のパッドを有し、複数の外部端子の数は複数の半導体チップの複数のパッドの合計の数より少なくてもよい。   (3) The plurality of semiconductor chips may have a plurality of pads for signal transmission, and the number of the plurality of external terminals may be smaller than the total number of the plurality of pads of the plurality of semiconductor chips.

複数の半導体チップをそれぞれ別個に配線基板に実装する場合には、各半導体チップの複数のパッドを配線基板の配線パターンに接続する必要がある。そのため、配線基板の配線パターンの密度を高くする必要がある。   When a plurality of semiconductor chips are separately mounted on a wiring board, it is necessary to connect a plurality of pads of each semiconductor chip to a wiring pattern on the wiring board. Therefore, it is necessary to increase the density of the wiring pattern on the wiring board.

これに対して、本発明では、複数の外部端子を配線基板の複数の配線パターン接続することにより半導体モジュールを配線基板上に実装することができる。この場合、複数の外部端子の数が複数の半導体チップの複数のパッドの数の合計よりも少ないので、複数の半導体チップをそれぞれ別個に配線基板に実装する場合に比べて、配線密度の低い配線基板に半導体モジュールを実装することができる。   On the other hand, in the present invention, a semiconductor module can be mounted on a wiring board by connecting a plurality of external terminals to a plurality of wiring patterns on the wiring board. In this case, since the number of the plurality of external terminals is smaller than the total number of the plurality of pads of the plurality of semiconductor chips, the wiring having a lower wiring density than the case where the plurality of semiconductor chips are separately mounted on the wiring board, respectively. A semiconductor module can be mounted on the substrate.

（４）複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、第１の半導体チップの複数のパッドは、信号伝送用の複数の第１のパッドを含み、第２の半導体チップの複数のパッドは、信号伝送用の複数の第２のパッドを含み、複数の第１のパッドと複数の第２のパッドとは所定数の配線パターンを介して相互に電気的に接続されてもよい。   (4) The plurality of semiconductor chips include a first semiconductor chip having a plurality of pads and a second semiconductor chip having a plurality of pads, and the plurality of pads of the first semiconductor chip are used for signal transmission. A plurality of first pads are included, and the plurality of pads of the second semiconductor chip include a plurality of second pads for signal transmission, and the plurality of first pads and the plurality of second pads are a predetermined number. The wiring patterns may be electrically connected to each other.

この半導体モジュールにおいては、第１および第２の半導体チップの複数のパッドのうち、複数の第１のパッドおよび複数の第２のパッドは、第１の半導体チップと第２の半導体チップとの間で伝送される信号を入出力するために用いられる。   In the semiconductor module, among the plurality of pads of the first and second semiconductor chips, the plurality of first pads and the plurality of second pads are between the first semiconductor chip and the second semiconductor chip. It is used to input and output signals transmitted in

この場合、複数の第１および第２のパッドは外部端子に接続されなくてもよい。したがって、第１および第２の半導体チップの複数のパッドに比べて、外部端子の数を十分に削減することができる。それにより、第１および第２の半導体チップを別個に配線基板に実装する場合に比べて、配線密度の低い配線基板に半導体モジュールを実装することができる。   In this case, the plurality of first and second pads may not be connected to the external terminal. Therefore, the number of external terminals can be sufficiently reduced as compared with the plurality of pads of the first and second semiconductor chips. Thereby, the semiconductor module can be mounted on the wiring board having a low wiring density as compared with the case where the first and second semiconductor chips are separately mounted on the wiring board.

（５）半導体モジュールは、基台の下面に設けられる電力供給用の第３のパッドをさらに備え、第３のパッドは、複数の半導体チップに電気的に接続されてもよい。   (5) The semiconductor module may further include a third pad for power supply provided on the lower surface of the base, and the third pad may be electrically connected to a plurality of semiconductor chips.

この場合、第３のパッドを用いて複数の半導体チップに電力を供給することができる。それにより、外部端子の数をさらに削減することができる。   In this case, power can be supplied to the plurality of semiconductor chips using the third pad. Thereby, the number of external terminals can be further reduced.

また、第３のパッドは基台の下面に設けられるので、第３のパッドを十分な面積で形成することができる。それにより、複数の半導体チップに容易かつ確実に電力を供給することができる。   Further, since the third pad is provided on the lower surface of the base, the third pad can be formed with a sufficient area. Thereby, electric power can be easily and reliably supplied to a plurality of semiconductor chips.

（６）複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、第１の半導体チップの複数のパッドは、電力供給用の複数の第４のパッドを含み、第２の半導体チップの複数のパッドは、電力供給用の複数の第５のパッドを含み、複数の第４のパッドおよび複数の第５のパッドは、第３のパッドに電気的に接続されてもよい。   (6) The plurality of semiconductor chips include a first semiconductor chip having a plurality of pads and a second semiconductor chip having a plurality of pads, and the plurality of pads of the first semiconductor chip are for supplying power. A plurality of fourth pads; a plurality of pads of the second semiconductor chip including a plurality of fifth pads for supplying power; a plurality of fourth pads and a plurality of fifth pads; May be electrically connected to the pads.

この半導体モジュールにおいては、第１および第２の半導体チップの複数のパッドのうち、複数の第４のパッドおよび複数の第５のパッドは、第１および第２の半導体チップに電力を供給するための第３のパッドに電気的に接続される。   In this semiconductor module, among the plurality of pads of the first and second semiconductor chips, the plurality of fourth pads and the plurality of fifth pads supply power to the first and second semiconductor chips. Electrically connected to the third pad.

この場合、複数の第４および第５のパッドは外部端子に接続されなくてもよい。したがって、第１および第２の半導体チップの複数のパッドに比べて、外部端子の数を十分に削減することができる。それにより、第１および第２の半導体チップを別個に配線基板に実装する場合に比べて、配線密度の低い配線基板に半導体モジュールを実装することができる。   In this case, the plurality of fourth and fifth pads may not be connected to the external terminal. Therefore, the number of external terminals can be sufficiently reduced as compared with the plurality of pads of the first and second semiconductor chips. Thereby, the semiconductor module can be mounted on the wiring board having a low wiring density as compared with the case where the first and second semiconductor chips are separately mounted on the wiring board.

（７）複数の外部端子は、複数の半導体チップへ信号を入出力するための複数のリード端子を含み、封止層は、基台の上部側、シリコン基板、絶縁層、複数の半導体チップ、および複数のリード端子の一端側を封止し、封止層、基台および絶縁層は樹脂材料からなってもよい。   (7) The plurality of external terminals include a plurality of lead terminals for inputting / outputting signals to / from the plurality of semiconductor chips, and the sealing layer includes an upper side of the base, a silicon substrate, an insulating layer, a plurality of semiconductor chips, In addition, one end side of the plurality of lead terminals may be sealed, and the sealing layer, the base, and the insulating layer may be made of a resin material.

この場合、封止層により、基台、シリコン基板、絶縁層および複数の半導体チップを外的影響から保護することができる。また、封止層、基台および絶縁層は樹脂材料からなるので、シリコン基板、絶縁層および基台と封止層との濡れ性を容易に向上させることができる。   In this case, the sealing layer can protect the base, the silicon substrate, the insulating layer, and the plurality of semiconductor chips from external influences. Moreover, since the sealing layer, the base, and the insulating layer are made of a resin material, the wettability between the silicon substrate, the insulating layer, the base, and the sealing layer can be easily improved.

（８）リード端子は、封止層から側方に露出するように封止層の周囲に沿って設けられてもよい。この場合、配線基板への半導体モジュールの実装が容易になる。   (8) The lead terminal may be provided along the periphery of the sealing layer so as to be exposed laterally from the sealing layer. In this case, the semiconductor module can be easily mounted on the wiring board.

（９）絶縁層は積層された複数の絶縁層を含み、複数の配線パターンの各々は、各絶縁層上に形成され、複数の半導体チップは、複数の絶縁層のうち最上部の絶縁層上に実装されてもよい。   (9) The insulating layer includes a plurality of stacked insulating layers, and each of the plurality of wiring patterns is formed on each insulating layer, and the plurality of semiconductor chips are on the uppermost insulating layer among the plurality of insulating layers. May be implemented.

この場合、複数の絶縁層上に十分な数の配線パターンを形成することができるので、複数の半導体チップ間で十分な数の信号を伝送することができる。それにより、より多くの半導体チップを半導体モジュール内に収容することが可能になるとともに、外部端子の数をさらに削減することができる。   In this case, since a sufficient number of wiring patterns can be formed on the plurality of insulating layers, a sufficient number of signals can be transmitted between the plurality of semiconductor chips. As a result, more semiconductor chips can be accommodated in the semiconductor module, and the number of external terminals can be further reduced.

（１０）絶縁層は、ポリイミドからなってもよい。この場合、ポリイミドは薄膜加工が容易であるので、半導体モジュールをさらに薄型化することができる。   (10) The insulating layer may be made of polyimide. In this case, since the polyimide can be easily processed into a thin film, the semiconductor module can be further thinned.

（１１）複数の半導体チップは、集積回路チップを含んでもよい。この場合、半導体モジュールにおいて種々の処理を実行することができる。それにより、電子機器の小型化および高機能化が可能となる。   (11) The plurality of semiconductor chips may include an integrated circuit chip. In this case, various processes can be executed in the semiconductor module. As a result, the electronic device can be reduced in size and functionality.

本発明によれば、半導体モジュール内において複数の半導体チップの間で相互に信号の伝送を行うことができる。それにより、半導体モジュール内に信号を入力するための外部端子および半導体モジュール外に信号を出力するための外部端子の数を大幅に削減することができる。その結果、複数の半導体チップを備える半導体モジュールを配線密度の低い配線基板に実装することが可能となる。   According to the present invention, signals can be transmitted between a plurality of semiconductor chips in a semiconductor module. Thereby, the number of external terminals for inputting signals into the semiconductor module and external terminals for outputting signals outside the semiconductor module can be greatly reduced. As a result, a semiconductor module including a plurality of semiconductor chips can be mounted on a wiring board having a low wiring density.

また、外部端子の数が大幅に削減されるので、ＱＦＰ（Quad Flat Package）またはＳＯＰ（Small Outline Package）等の構成で半導体モジュールを設計することが可能となる。すなわち、外部端子としてはんだボールを用いなくてもよい構成で半導体モジュールを設計することができる。それにより、半導体モジュールの薄型化が可能となる。   Further, since the number of external terminals is greatly reduced, it is possible to design a semiconductor module with a configuration such as QFP (Quad Flat Package) or SOP (Small Outline Package). That is, a semiconductor module can be designed with a configuration that does not require the use of solder balls as external terminals. Thereby, the semiconductor module can be thinned.

また、複数の半導体チップが外的影響により劣化および損傷することを封止層により防止することができる。   In addition, the sealing layer can prevent the plurality of semiconductor chips from being deteriorated and damaged due to external influences.

また、シリコン基板が用いられるので、半導体モジュールを十分に薄型化することができる。   Further, since the silicon substrate is used, the semiconductor module can be sufficiently thinned.

以下、本発明の実施の形態に係る半導体モジュールについて図面を用いて説明する。   Hereinafter, semiconductor modules according to embodiments of the present invention will be described with reference to the drawings.

（１）テレビジョン受像機の構成
図１は、本発明の一実施の形態に係る半導体モジュールが搭載されたテレビジョン受像機の概略背面図である。 (1) Configuration of Television Receiver FIG. 1 is a schematic rear view of a television receiver on which a semiconductor module according to an embodiment of the present invention is mounted.

図１に示すように、テレビジョン受像機１０００の背面側には、電源ユニット１００、映像処理ユニット２００およびディスプレイ駆動ユニット３００が設けられている。テレビジョン受像機１０００の正面側には、プラズマディスプレイパネル（ＰＤＰ）、液晶表示装置（ＬＣＤ）または陰極線管（ＣＲＴ）等の表示装置４００が設けられている。また、テレビジョン受像機１０００の正面側には、スピーカ等の音声出力装置５００（後述する図２参照）が設けられている。   As shown in FIG. 1, a power supply unit 100, a video processing unit 200, and a display driving unit 300 are provided on the back side of the television receiver 1000. A display device 400 such as a plasma display panel (PDP), a liquid crystal display device (LCD), or a cathode ray tube (CRT) is provided on the front side of the television receiver 1000. In addition, an audio output device 500 (see FIG. 2 described later) such as a speaker is provided on the front side of the television receiver 1000.

電源ユニット１００は、電源プラグ（図示せず）を介して商用電源に接続される。電源ユニット１００は、商用電源から供給される交流電圧を直流電圧に変換し、映像処理ユニット２００、ディスプレイ駆動ユニット３００、表示装置４００および音声出力装置５００に供給する。   The power supply unit 100 is connected to a commercial power supply via a power plug (not shown). The power supply unit 100 converts an AC voltage supplied from a commercial power source into a DC voltage, and supplies the DC voltage to the video processing unit 200, the display driving unit 300, the display device 400, and the audio output device 500.

映像処理ユニット２００は、ＤＶＤ（デジタルバーサタイルディスク）再生装置等の外部機器９０１（図２参照）から出力されるデジタル信号およびアンテナ９０２（図２参照）から出力されるデジタル放送信号を処理し、デジタル映像信号をディスプレイ駆動ユニット３００へ出力し、音声信号を音声出力装置５００（図２参照）へ供給する。   The video processing unit 200 processes a digital signal output from an external device 901 (see FIG. 2) such as a DVD (digital versatile disc) playback device and a digital broadcast signal output from an antenna 902 (see FIG. 2), and performs digital processing. The video signal is output to the display driving unit 300, and the audio signal is supplied to the audio output device 500 (see FIG. 2).

ディスプレイ駆動ユニット３００は、映像処理ユニット２００から出力されたデジタル映像信号に基づいて駆動信号を表示装置４００に供給する。これにより、表示装置４００に映像が表示される。   The display driving unit 300 supplies a driving signal to the display device 400 based on the digital video signal output from the video processing unit 200. Thereby, an image is displayed on the display device 400.

また、音声出力装置５００は、映像処理ユニット２００から供給される音声信号に基づいて音声を出力する。   The audio output device 500 outputs audio based on the audio signal supplied from the video processing unit 200.

（２）映像処理ユニットの構成
次に、映像処理ユニット２００について詳細に説明する。図２は、映像処理ユニット２００の構成を示すブロック図である。 (2) Configuration of Video Processing Unit Next, the video processing unit 200 will be described in detail. FIG. 2 is a block diagram showing the configuration of the video processing unit 200.

図１および図２に示すように、映像処理ユニット２００は、配線基板２０１ならびに配線基板２０１上に設けられるＨＤＭＩ（High-Definition Multimedia Interface）コネクタ２０２、ＨＤＭＩインターフェース２０３、ＮＩＭ（Network Interface Module）２０４、半導体モジュール２０５、ディスプレイインターフェース２０６、選択回路２０７、音声回路２０８およびＲＯＭ（Read Only Memory）２０９を含む。   As shown in FIGS. 1 and 2, the video processing unit 200 includes a wiring board 201, an HDMI (High-Definition Multimedia Interface) connector 202 provided on the wiring board 201, an HDMI interface 203, a NIM (Network Interface Module) 204, A semiconductor module 205, a display interface 206, a selection circuit 207, an audio circuit 208, and a ROM (Read Only Memory) 209 are included.

半導体モジュール２０５は、パッケージ内にデコーダＬＳＩ（Large Scale Integration）５１およびＲＡＭ（Random Access Memory）５２，５３が収容された構成を有する。上記パッケージとしては、例えば、外部端子としてはんだボールを用いないＱＦＰ（Quad Flat Package）またはＳＯＰ（Small Outline Package）等の構成のものを用いることができる。   The semiconductor module 205 has a configuration in which a decoder LSI (Large Scale Integration) 51 and RAMs (Random Access Memory) 52 and 53 are accommodated in a package. As the package, for example, a package such as QFP (Quad Flat Package) or SOP (Small Outline Package) which does not use solder balls as external terminals can be used.

図２に示すように、デコーダＬＳＩ５１には、合成回路１１、デコーダ回路１２、ＣＰＵ（中央演算処理装置）回路１３およびメモリインターフェース回路１４が形成されている。また、デコーダＬＳＩ５１には約４１２個のパッド（図示せず）が形成されている。半導体モジュール２０５の詳細は後述する。   As shown in FIG. 2, the decoder LSI 51 includes a synthesis circuit 11, a decoder circuit 12, a CPU (central processing unit) circuit 13, and a memory interface circuit 14. The decoder LSI 51 has approximately 412 pads (not shown). Details of the semiconductor module 205 will be described later.

ＨＤＭＩコネクタ２０２には、ＨＤＭＩケーブル（図示せず）を介して外部機器９０１（図２）が接続されている。ＨＤＭＩインターフェース２０３には、外部機器９０１からＨＤＭＩケーブルおよびＨＤＭＩコネクタ２０２を介して、ＨＤＭＩ規格に準拠したデジタル信号が入力される。なお、ＨＤＭＩコネクタ２０２とＨＤＭＩインターフェース２０３とは、配線基板２０１に形成された差動信号伝送部６００（図１）により電気的に接続されている。差動信号伝送部６００の詳細は後述する。   An external device 901 (FIG. 2) is connected to the HDMI connector 202 via an HDMI cable (not shown). A digital signal compliant with the HDMI standard is input to the HDMI interface 203 from the external device 901 via the HDMI cable and the HDMI connector 202. The HDMI connector 202 and the HDMI interface 203 are electrically connected by a differential signal transmission unit 600 (FIG. 1) formed on the wiring board 201. Details of the differential signal transmission unit 600 will be described later.

ＨＤＭＩインターフェース２０３は、外部機器９０１から出力されたデジタル信号からデジタル映像信号およびデジタル音声信号を復号し、ＲＧＢ（赤緑青）各８ビットで合計２４ビットのＲＧＢデジタル映像信号を合成回路１１へ出力し、デジタル音声信号を選択回路２０７へ出力する。   The HDMI interface 203 decodes the digital video signal and the digital audio signal from the digital signal output from the external device 901, and outputs an RGB (red green blue) RGB digital video signal having a total of 24 bits to the synthesis circuit 11. The digital audio signal is output to the selection circuit 207.

ＮＩＭ２０４には、アンテナ９０２から複数のデジタル放送信号が入力される。ＮＩＭ２０４は、複数のデジタル放送信号の中から１つのデジタル放送信号を選択する。また、ＮＩＭ２０４は、選択したデジタル放送信号を復調することにより、ＭＰＥＧ（Motion Picture Experts Group）−２規格に準拠した１１ビットのトランスポートストリームをデコーダ回路１２へ出力する。   A plurality of digital broadcast signals are input from the antenna 902 to the NIM 204. The NIM 204 selects one digital broadcast signal from a plurality of digital broadcast signals. Further, the NIM 204 demodulates the selected digital broadcast signal to output an 11-bit transport stream compliant with the MPEG (Motion Picture Experts Group) -2 standard to the decoder circuit 12.

デコーダ回路１２は、ＮＩＭ２０４から出力されたトランスポートストリームからデジタル映像信号およびデジタル音声信号を復号し、ＲＧＢ各８ビットで合計２４ビットのＲＧＢデジタル映像信号を合成回路１１へ出力し、音声ＤＡＣ（Digital Analog Converter）用フォーマットの５ビットのデジタル音声信号を選択回路２０７へ出力する。   The decoder circuit 12 decodes the digital video signal and the digital audio signal from the transport stream output from the NIM 204, and outputs the RGB digital video signal of 24 bits in total for each of RGB 8 bits to the synthesis circuit 11, and outputs the audio DAC (Digital A 5-bit digital audio signal in the format for Analog Converter is output to the selection circuit 207.

合成回路１１は、ＨＤＭＩインターフェース２０３から出力されたデジタル映像信号とデコーダ回路１２から出力されたデジタル映像信号とを合成するか、あるいはどちらか一方を選択し、ＲＧＢ各８ビットで合計２４ビットの合成したＲＧＢデジタル映像信号または選択したＲＧＢデジタル映像信号をディスプレイインターフェース２０６を介してディスプレイ駆動ユニット３００へ出力する。   The synthesizing circuit 11 synthesizes the digital video signal output from the HDMI interface 203 and the digital video signal output from the decoder circuit 12 or selects one of them, and synthesizes a total of 24 bits with 8 bits for each of RGB. The selected RGB digital video signal or the selected RGB digital video signal is output to the display driving unit 300 via the display interface 206.

ディスプレイ駆動ユニット３００は、合成回路１１から出力されたデジタル映像信号に基づいて駆動信号を表示装置４００（図１）に供給する。それにより、表示装置４００に映像が表示される。なお、合成回路１１から上記合成されたデジタル映像信号が出力されている場合には、合成された２つのデジタル映像信号のうち一方のデジタル映像信号に基づく映像が表示装置４００上に主画面として表示され、他方のデジタル映像信号に基づく映像が上記主画面内に副画面としてＯＳＤ（オンスクリーン表示：On Screen Display）で提示される。   The display drive unit 300 supplies a drive signal to the display device 400 (FIG. 1) based on the digital video signal output from the synthesis circuit 11. Thereby, an image is displayed on the display device 400. When the synthesized digital video signal is output from the synthesizing circuit 11, an image based on one of the synthesized two digital video signals is displayed on the display device 400 as a main screen. Then, the video based on the other digital video signal is presented as an auxiliary screen in the main screen by OSD (On Screen Display).

選択回路２０７は、ＨＤＭＩインターフェース２０３から出力されたデジタル音声信号およびデコーダ回路１２から出力されたデジタル音声信号のうちどちらか一方をＤ／Ａ（デジタルアナログ）変換して音声回路２０８へ出力する。   The selection circuit 207 D / A (digital / analog) converts either the digital audio signal output from the HDMI interface 203 or the digital audio signal output from the decoder circuit 12 and outputs the result to the audio circuit 208.

音声回路２０８は、選択回路２０７から出力されたアナログ音声信号を増幅して音声出力装置５００のボイスコイルへ出力する。それにより、音声出力装置５００から音声が出力される。   The audio circuit 208 amplifies the analog audio signal output from the selection circuit 207 and outputs it to the voice coil of the audio output device 500. Thereby, a sound is output from the sound output device 500.

ＲＯＭ２０９には、ＣＰＵ回路１３の実行プログラムが記憶されている。ＲＯＭ２０９は、１６ビットのデータ信号線と、合計２１ビットのアドレス信号線およびイネーブル信号線とによりデコーダＬＳＩ５１に接続されている。ＣＰＵ回路１３は、ＨＤＭＩインターフェース２０３およびＮＩＭ２０４をそれぞれ３ビットのシリアル制御線で制御し、選択回路２０７を２ビットのＩＩＣ制御線で制御する。また、ＣＰＵ回路１３は、合成回路１１、デコーダ回路１２へ制御信号を出力し、それらの処理動作を制御する。   The ROM 209 stores an execution program for the CPU circuit 13. The ROM 209 is connected to the decoder LSI 51 by a 16-bit data signal line and a total of 21-bit address signal line and enable signal line. The CPU circuit 13 controls the HDMI interface 203 and the NIM 204 with a 3-bit serial control line, and controls the selection circuit 207 with a 2-bit IIC control line. The CPU circuit 13 outputs control signals to the synthesis circuit 11 and the decoder circuit 12, and controls their processing operations.

ＲＡＭ５２，５３は、デコーダ回路１２およびＣＰＵ回路１３の作業領域として機能するワーキングメモリであるとともに、ＣＰＵ回路１３の２次キャッシュメモリである。ＲＡＭ５２，５３としては、例えば５１２Ｍビットの容量を持つ汎用的なＤＤＲ（double data rate）２メモリを用いることができる。この場合、ＲＡＭ５２，５３には、それぞれ約７９個のパッドが形成される。   The RAMs 52 and 53 are working memories that function as work areas for the decoder circuit 12 and the CPU circuit 13, and are secondary cache memories for the CPU circuit 13. As the RAMs 52 and 53, for example, a general-purpose DDR (double data rate) 2 memory having a capacity of 512 Mbits can be used. In this case, about 79 pads are formed in the RAMs 52 and 53, respectively.

メモリインターフェース回路１４とＲＡＭ５２，５３とは、ＲＡＭ５２，５３に共通に設けられた信号伝送路Ｌ１、ならびにＲＡＭ５２，５３にそれぞれ対応するように設けられた信号伝送路Ｌ２，Ｌ３により電気的に接続されている。   The memory interface circuit 14 and the RAMs 52 and 53 are electrically connected by a signal transmission line L1 provided in common to the RAMs 52 and 53 and signal transmission lines L2 and L3 provided so as to correspond to the RAMs 52 and 53, respectively. ing.

メモリインターフェース回路１４および信号伝送路Ｌ１を介して、デコーダ回路１２またはＣＰＵ回路１３からＲＡＭ５２，５３へ共通の制御信号が伝送される。ＲＡＭ５２，５３として５１２ＭビットのＤＤＲ２メモリを用いる場合、デコーダ回路１２またはＣＰＵ回路１３からＲＡＭ５２，５３へ伝送される制御信号は、例えば、３１ビットの信号である。この制御信号は、例えば、１３ビットのアドレス制御信号、３ビットのバンク制御信号、１ビットのチップセレクト制御信号、４ビットのストローブ制御信号、２ビットのマスク制御信号、２ビットのクロック制御信号および６ビットのイネーブル制御信号を含む。   A common control signal is transmitted from the decoder circuit 12 or the CPU circuit 13 to the RAMs 52 and 53 via the memory interface circuit 14 and the signal transmission path L1. When a 512 Mbit DDR2 memory is used as the RAMs 52 and 53, the control signal transmitted from the decoder circuit 12 or the CPU circuit 13 to the RAMs 52 and 53 is, for example, a 31-bit signal. This control signal is, for example, a 13-bit address control signal, a 3-bit bank control signal, a 1-bit chip select control signal, a 4-bit strobe control signal, a 2-bit mask control signal, a 2-bit clock control signal, and Contains a 6-bit enable control signal.

また、メモリインターフェース回路１４および信号伝送路Ｌ２を介して、デコーダ回路１２またはＣＰＵ回路１３とＲＡＭ５２との間でデータ信号が伝送され、メモリインターフェース回路１４および信号伝送路Ｌ３を介して、デコーダ回路１２またはＣＰＵ回路１３とＲＡＭ５３との間でデータ信号が伝送される。   A data signal is transmitted between the decoder circuit 12 or the CPU circuit 13 and the RAM 52 via the memory interface circuit 14 and the signal transmission path L2, and the decoder circuit 12 is transmitted via the memory interface circuit 14 and the signal transmission path L3. Alternatively, a data signal is transmitted between the CPU circuit 13 and the RAM 53.

ＲＡＭ５２，５３として５１２ＭビットのＤＤＲ２メモリを用いる場合、データ信号は、例えば、３２ビットの信号となる。この場合、デコーダ回路１２またはＣＰＵ回路１３とＲＡＭ５２，５３との間における信号の伝送容量を十分に確保することができる。   When a 512 Mbit DDR2 memory is used as the RAMs 52 and 53, the data signal is, for example, a 32-bit signal. In this case, a sufficient signal transmission capacity between the decoder circuit 12 or the CPU circuit 13 and the RAMs 52 and 53 can be secured.

半導体モジュール２０５およびＲＡＭ５２，５３は、後述する２つの電源パッドに電気的に接続されている。一方の電源パッドは、電源ユニット１００の高電位側の電源ラインに接続され、他方の電源パッドは、電源ユニット１００の低電位側の電源ラインに接続されている。   The semiconductor module 205 and the RAMs 52 and 53 are electrically connected to two power pads described later. One power supply pad is connected to the power supply line on the high potential side of the power supply unit 100, and the other power supply pad is connected to the power supply line on the low potential side of the power supply unit 100.

（３）半導体モジュール
次に、半導体モジュール２０５について詳細に説明する。 (3) Semiconductor Module Next, the semiconductor module 205 will be described in detail.

図３は、半導体モジュール２０５を示す概略断面図であり、図４は、半導体モジュール２０５の下面図である。   FIG. 3 is a schematic cross-sectional view showing the semiconductor module 205, and FIG. 4 is a bottom view of the semiconductor module 205.

図３に示すように、半導体モジュール２０５は、シリコン基板２１０、シリコン基板２１０の上面側に積層される第１〜第４の絶縁層２１１〜２１４、およびシリコン基板２１０の下面側に設けられるダイパッド２１５を含む。第１〜第４の絶縁層２１１〜２１４は、例えばポリイミド等の樹脂材料からなる。   As shown in FIG. 3, the semiconductor module 205 includes a silicon substrate 210, first to fourth insulating layers 211 to 214 stacked on the upper surface side of the silicon substrate 210, and a die pad 215 provided on the lower surface side of the silicon substrate 210. including. The first to fourth insulating layers 211 to 214 are made of a resin material such as polyimide, for example.

第１の絶縁層２１１上には、複数の配線パターン２１６ａが形成され、第２の絶縁層２１２上には、複数の配線パターン２１６ｂが形成され、第３の絶縁層２１３上には、複数の配線パターン２１６ｃが形成され、第４の絶縁層２１４上には、複数の配線パターン２１６ｄ，２１６ｅ，２１６ｆ，２１６ｇ，２１６ｈ，２１６ｉ，２１６ｊ，２１６ｋが形成されている。配線パターン２１６ａ〜２１６ｋは、例えば、スパッタリングにより第１〜第４の絶縁層２１１〜２１４上にアルミニウム（Ａｌ）膜を形成した後、アルミニウム膜を所定のパターンでエッチングすることにより形成される。   A plurality of wiring patterns 216 a are formed on the first insulating layer 211, a plurality of wiring patterns 216 b are formed on the second insulating layer 212, and a plurality of wiring patterns 216 b are formed on the third insulating layer 213. A wiring pattern 216c is formed, and a plurality of wiring patterns 216d, 216e, 216f, 216g, 216h, 216i, 216j, and 216k are formed on the fourth insulating layer 214. The wiring patterns 216a to 216k are formed, for example, by forming an aluminum (Al) film on the first to fourth insulating layers 211 to 214 by sputtering and then etching the aluminum film with a predetermined pattern.

第４の絶縁層２１４の上面には、複数の接続パッド２１７ａ，２１７ｂ，２１７ｃ，２１７ｄが形成されている。   On the upper surface of the fourth insulating layer 214, a plurality of connection pads 217a, 217b, 217c, and 217d are formed.

第２〜第４の絶縁層２１２〜２１４には、第２〜第４の絶縁層２１２〜２１４を貫通するように複数のコンタクトホール２１８ａ，２１８ｂ，２１８ｃが形成されている。第３および第４の絶縁層２１３，２１４には、第３および第４の絶縁層２１３，２１４を貫通するように複数のコンタクトホール２１８ｄ，２１８ｅが形成されている。第４の絶縁層２１４には、第４の絶縁層２１４を貫通するように複数のコンタクトホール２１８ｆ，２１８ｇ，２１８ｈが形成されている。コンタクトホール２１８ａ〜２１８ｈは、例えば、エッチングにより形成される。   A plurality of contact holes 218a, 218b, and 218c are formed in the second to fourth insulating layers 212 to 214 so as to penetrate the second to fourth insulating layers 212 to 214. A plurality of contact holes 218d, 218e are formed in the third and fourth insulating layers 213, 214 so as to penetrate the third and fourth insulating layers 213, 214. A plurality of contact holes 218f, 218g, and 218h are formed in the fourth insulating layer 214 so as to penetrate the fourth insulating layer 214. The contact holes 218a to 218h are formed by etching, for example.

コンタクトホール２１８ａは、配線パターン２１６ａと接続パッド２１７ａとを電気的に接続し、コンタクトホール２１８ｂは、配線パターン２１６ａと配線パターン２１６ｄとを電気的に接続し、コンタクトホール２１８ｃは、配線パターン２１６ａと配線パターン２１６ｈとを電気的に接続している。   The contact hole 218a electrically connects the wiring pattern 216a and the connection pad 217a, the contact hole 218b electrically connects the wiring pattern 216a and the wiring pattern 216d, and the contact hole 218c connects the wiring pattern 216a and the wiring pattern 216a. The pattern 216h is electrically connected.

コンタクトホール２１８ｄは、配線パターン２１６ｂと配線パターン２１６ｅとを電気的に接続し、コンタクトホール２１８ｅは、配線パターン２１６ｂと配線パターン２１６ｊとを電気的に接続している。   The contact hole 218d electrically connects the wiring pattern 216b and the wiring pattern 216e, and the contact hole 218e electrically connects the wiring pattern 216b and the wiring pattern 216j.

コンタクトホール２１８ｆは、配線パターン２１６ｃと配線パターン２１６ｆとを電気的に接続し、コンタクトホール２１８ｇは、配線パターン２１６ｃと配線パターン２１６ｉとを電気的に接続し、コンタクトホール２１８ｈは、配線パターン２１６ｃと接続パッド２１７ｄとを電気的に接続している。   The contact hole 218f electrically connects the wiring pattern 216c and the wiring pattern 216f, the contact hole 218g electrically connects the wiring pattern 216c and the wiring pattern 216i, and the contact hole 218h connects with the wiring pattern 216c. The pad 217d is electrically connected.

デコーダＬＳＩ５１の複数のパッド（図示せず）上には、複数のバンプ２１９ａが設けられ、ＲＡＭ５２，５３の複数のパッド（図示せず）上には、複数のバンプ２１９ｂが設けられている。デコーダＬＳＩ５１およびＲＡＭ５２，５３は、フリップチップ工法またはワイヤボンディング工法により、第４の絶縁層２１４上に実装される。なお、図３は、フリップチップ工法によりデコーダＬＳＩ５１およびＲＡＭ５２，５３を第４の絶縁層２１４上に実装した例を示している。   A plurality of bumps 219 a are provided on a plurality of pads (not shown) of the decoder LSI 51, and a plurality of bumps 219 b are provided on a plurality of pads (not shown) of the RAMs 52 and 53. The decoder LSI 51 and the RAMs 52 and 53 are mounted on the fourth insulating layer 214 by a flip chip method or a wire bonding method. FIG. 3 shows an example in which the decoder LSI 51 and the RAMs 52 and 53 are mounted on the fourth insulating layer 214 by the flip chip method.

第４の絶縁層２１４上において、配線パターン２１６ｄは、所定のバンプ２１９ｂとコンタクトホール２１８ｂとを電気的に接続し、配線パターン２１６ｅは、所定のバンプ２１９ｂとコンタクトホール２１８ｄとを電気的に接続し、配線パターン２１６ｆは、所定のバンプ２１９ｂとコンタクトホール２１８ｆとを電気的に接続している。   On the fourth insulating layer 214, the wiring pattern 216d electrically connects the predetermined bump 219b and the contact hole 218b, and the wiring pattern 216e electrically connects the predetermined bump 219b and the contact hole 218d. The wiring pattern 216f electrically connects the predetermined bump 219b and the contact hole 218f.

また、第４の絶縁層２１４上において、配線パターン２１６ｈは、所定のバンプ２１９ａとコンタクトホール２１８ｃとを電気的に接続し、配線パターン２１６ｉは、所定のバンプ２１９ａとコンタクトホール２１８ｇとを電気的に接続し、配線パターン２１６ｊは、所定のバンプ２１９ａとコンタクトホール２１８ｅとを電気的に接続している。   On the fourth insulating layer 214, the wiring pattern 216h electrically connects the predetermined bump 219a and the contact hole 218c, and the wiring pattern 216i electrically connects the predetermined bump 219a and the contact hole 218g. The wiring pattern 216j is electrically connected to the predetermined bump 219a and the contact hole 218e.

また、第４の絶縁層２１４上において、配線パターン２１６ｇは、所定のバンプ２１９ａと所定のバンプ２１９ｂとを電気的に接続し、配線パターン２１６ｋは、所定のバンプ２１９ａと接続パッド２１７ｃとを電気的に接続している。なお、接続パッド２１７ｂは、第４の絶縁層２１４上に形成された図示しない配線パターンを介して所定のバンプ２１９ａに電気的に接続されている。   On the fourth insulating layer 214, the wiring pattern 216g electrically connects the predetermined bump 219a and the predetermined bump 219b, and the wiring pattern 216k electrically connects the predetermined bump 219a and the connection pad 217c. Connected to. The connection pad 217b is electrically connected to a predetermined bump 219a through a wiring pattern (not shown) formed on the fourth insulating layer 214.

ダイパッド２１５としては、例えば、ウレタンシート等の絶縁性の樹脂シートを用いることができる。シリコン基板２１０は、接着剤等によりダイパッド２１５の上面に接合されている。シリコン基板２１０の形状は、例えば、一辺が１３ｍｍの方形であり、ダイパッド２１５の形状は、例えば、一辺が１４ｍｍの方形である。   As the die pad 215, for example, an insulating resin sheet such as a urethane sheet can be used. The silicon substrate 210 is bonded to the upper surface of the die pad 215 with an adhesive or the like. The shape of the silicon substrate 210 is, for example, a square having a side of 13 mm, and the shape of the die pad 215 is, for example, a square having a side of 14 mm.

図３および図４に示すように、ダイパッド２１５の下面には、第１の電源パッド２２０および第２の電源パッド２２１がそれぞれ所定の領域に形成されている。また、図３に示すように、ダイパッド２１５の上面には複数の接続パッド２２２，２２３が形成されている。   As shown in FIGS. 3 and 4, a first power pad 220 and a second power pad 221 are respectively formed in predetermined regions on the lower surface of the die pad 215. Further, as shown in FIG. 3, a plurality of connection pads 222 and 223 are formed on the upper surface of the die pad 215.

図３および図４に示すように、第１の電源パッド２２０と複数の接続パッド２２２とは、ダイパッド２１５の下面、側面および上面に形成された複数の配線パターン２２４を介して電気的に接続されている。また、第２の電源パッド２２１と複数の接続パッド２２３とは、ダイパッド２１５の下面、側面および上面に形成された複数の配線パターン２２５を介して電気的に接続されている。第１の電源パッド２２０、第２の電源パッド２２１および配線パターン２２４，２２５は、例えば、銀（Ａｇ）等の金属材料をダイパッド２１５の表面にめっきすることにより形成される。   As shown in FIGS. 3 and 4, the first power supply pad 220 and the plurality of connection pads 222 are electrically connected via a plurality of wiring patterns 224 formed on the lower surface, the side surface, and the upper surface of the die pad 215. ing. Further, the second power supply pad 221 and the plurality of connection pads 223 are electrically connected via a plurality of wiring patterns 225 formed on the lower surface, the side surface, and the upper surface of the die pad 215. The first power supply pad 220, the second power supply pad 221, and the wiring patterns 224 and 225 are formed by plating a metal material such as silver (Ag) on the surface of the die pad 215, for example.

なお、１つの配線パターン２２４により第１の電源パッド２２０と複数の接続パッド２２２とを電気的に接続してもよい。この場合、配線パターン２２４の一端は、第１の電源パッド２２０に接続され、他端は、ダイパッド２１５の上面で、複数の接続パッド２２２を覆うように形成される。また、同様に、１つの配線パターン２２５により第２の電源パッド２２１と複数の接続パッド２２２とを電気的に接続してもよい。   Note that the first power supply pad 220 and the plurality of connection pads 222 may be electrically connected by one wiring pattern 224. In this case, one end of the wiring pattern 224 is connected to the first power supply pad 220, and the other end is formed on the upper surface of the die pad 215 so as to cover the plurality of connection pads 222. Similarly, the second power supply pad 221 and the plurality of connection pads 222 may be electrically connected by one wiring pattern 225.

図３に示すように、複数の接続パッド２１７ａと複数の接続パッド２２２とは、複数のワイヤ２２６により電気的に接続され、複数の接続パッド２１７ｄと複数の接続パッド２２３とは、複数のワイヤ２２７により電気的に接続されている。また、複数の接続パッド２１７ｂおよび複数の接続パッド２１７ｃは、複数のワイヤ２２８により複数のリード（端子）２２９に電気的に接続されている。   As shown in FIG. 3, the plurality of connection pads 217 a and the plurality of connection pads 222 are electrically connected by the plurality of wires 226, and the plurality of connection pads 217 d and the plurality of connection pads 223 are the plurality of wires 227. Are electrically connected. The plurality of connection pads 217 b and the plurality of connection pads 217 c are electrically connected to a plurality of leads (terminals) 229 by a plurality of wires 228.

ダイパッド２１５の上部側、シリコン基板２１０、第１〜第４の絶縁層２１１〜２１４、デコーダＬＳＩ５１、ＲＡＭ５２，５３およびリード線２２９の一端側を封止するようにモールド部２３０が形成されている。モールド部２３０は、例えば、エポキシ樹脂等の樹脂材料からなる。なお、第１の電源パッド２２０、第２の電源パッド２２１、およびリード線２２９の他端側はモールド部２３０から露出している。具体的には、第１の電源パッド２２０、第２の電源パッド２２１はモールド部２３０の下方に露出しており、リード線２２９はモールド部２３０の側方に露出している。   A mold part 230 is formed so as to seal the upper side of the die pad 215, the silicon substrate 210, the first to fourth insulating layers 211 to 214, the decoder LSI 51, the RAMs 52 and 53, and one end side of the lead wire 229. The mold part 230 is made of a resin material such as an epoxy resin, for example. The first power supply pad 220, the second power supply pad 221, and the other end side of the lead wire 229 are exposed from the mold part 230. Specifically, the first power supply pad 220 and the second power supply pad 221 are exposed below the mold part 230, and the lead wire 229 is exposed to the side of the mold part 230.

図５は、配線基板２０１上への半導体モジュール２０５の実装状態を説明するための図である。図５において、（ａ）は側面図であり、（ｂ）は上面図である。なお、図５においては、ＨＤＭＩコネクタ２０２、ＨＤＭＩインターフェース２０３および半導体モジュール２０５が実装されている領域を示している。   FIG. 5 is a diagram for explaining a mounting state of the semiconductor module 205 on the wiring board 201. In FIG. 5, (a) is a side view and (b) is a top view. FIG. 5 shows a region where the HDMI connector 202, the HDMI interface 203, and the semiconductor module 205 are mounted.

図５に示すように、配線基板２０１は、単層の基板２０１ａを有する。基板２０１ａの上面には、複数の配線パターン２０１ｂおよび電力供給用配線層２０１ｃ，２０１ｄが形成され、基板２０１ａの下面には、電力供給用配線層２０１ｅ，２０１ｆが形成されている。なお、基板２０１ａは、例えばガラスエポキシ等の誘電材料からなる。基板２０１ａはいわゆる両面プリント基板である。   As shown in FIG. 5, the wiring board 201 includes a single layer substrate 201a. A plurality of wiring patterns 201b and power supply wiring layers 201c and 201d are formed on the upper surface of the substrate 201a, and power supply wiring layers 201e and 201f are formed on the lower surface of the substrate 201a. The substrate 201a is made of a dielectric material such as glass epoxy. The board 201a is a so-called double-sided printed board.

また、基板２０１ａには、上下に貫通するビア２０１ｇ，２０１ｈが形成されている。ビア２０１ｇは、電力供給用配線層２０１ｃと電力供給用配線層２０１ｅとを電気的に接続し、ビア２０１ｈは、電力供給用配線層２０１ｄと電力供給用配線層２０１ｆとを電気的に接続している。   In addition, vias 201g and 201h penetrating vertically are formed in the substrate 201a. The via 201g electrically connects the power supply wiring layer 201c and the power supply wiring layer 201e, and the via 201h electrically connects the power supply wiring layer 201d and the power supply wiring layer 201f. Yes.

電力供給用配線層２０１ｅは、電源ユニット１００（図２）の高電位側の電源ラインに電気的に接続され、電力供給用配線層２０１ｆは、電源ユニット１００の低電位側の電源ラインに電気的に接続されている。   The power supply wiring layer 201e is electrically connected to the power supply line on the high potential side of the power supply unit 100 (FIG. 2), and the power supply wiring layer 201f is electrically connected to the power supply line on the low potential side of the power supply unit 100. It is connected to the.

半導体モジュール２０５は、例えば、リフローはんだ付け法により、第１の電源パッド２２０（図３および図４）および第２の電源パッド２２１（図３および図４）を電力供給用配線層２０１ｃおよび電力供給用配線層２０１ｄにそれぞれ接続するとともに、リード線２２９の他端を、配線基板２０１の配線パターン２０１ｂに接続することにより、配線基板２０１上に実装される。   For example, the semiconductor module 205 uses the reflow soldering method to connect the first power supply pad 220 (FIGS. 3 and 4) and the second power supply pad 221 (FIGS. 3 and 4) to the power supply wiring layer 201c and the power supply. The wiring layer 201d is mounted on the wiring board 201 by connecting to the wiring layer 201d and connecting the other end of the lead wire 229 to the wiring pattern 201b of the wiring board 201.

なお、複数の配線パターン２０１ｂは、配線基板２０１上に実装されるＨＤＭＩインターフェース２０３、ＮＩＭ２０４（図２）、ディスプレイインターフェース２０６（図２）、選択回路２０７（図２）、およびＲＯＭ２０９（図２）の各リード（外部端子）に電気的に接続されている。したがって、複数の配線パターン２０１ｂを介して、ＨＤＭＩインターフェース２０３、ＮＩＭ２０４、ディスプレイインターフェース２０６、選択回路２０７、およびＲＯＭ２０９と半導体モジュール２０５との間で種々の信号を伝送することができる。   Note that the plurality of wiring patterns 201b are provided in the HDMI interface 203, the NIM 204 (FIG. 2), the display interface 206 (FIG. 2), the selection circuit 207 (FIG. 2), and the ROM 209 (FIG. 2) mounted on the wiring board 201. It is electrically connected to each lead (external terminal). Therefore, various signals can be transmitted between the HDMI interface 203, the NIM 204, the display interface 206, the selection circuit 207, and the ROM 209 and the semiconductor module 205 via the plurality of wiring patterns 201b.

以上のような構成において、デコーダＬＳＩ５１（図３）からＲＡＭ５２，５３（図３）への制御信号の伝送は、図３に示すバンプ２１９ａ、配線パターン２１６ｊ、コンタクトホール２１８ｅ、配線パターン２１６ｂ、コンタクトホール２１８ｄ、配線パターン２１６ｅおよびバンプ２１９ｂを介して行われる。なお、バンプ２１９ａ、配線パターン２１６ｊ、コンタクトホール２１８ｅ、配線パターン２１６ｂ、コンタクトホール２１８ｄ、配線パターン２１６ｅおよびバンプ２１９ｂが図２の信号伝送路Ｌ１に相当する。   In the configuration as described above, transmission of control signals from the decoder LSI 51 (FIG. 3) to the RAMs 52 and 53 (FIG. 3) is performed by the bump 219a, the wiring pattern 216j, the contact hole 218e, the wiring pattern 216b, and the contact hole shown in FIG. This is performed via 218d, the wiring pattern 216e, and the bump 219b. Note that the bump 219a, the wiring pattern 216j, the contact hole 218e, the wiring pattern 216b, the contact hole 218d, the wiring pattern 216e, and the bump 219b correspond to the signal transmission path L1 in FIG.

また、デコーダＬＳＩ５１とＲＡＭ５２，５３との間のデータ信号の伝送は、バンプ２１９ａ、配線パターン２１６ｇおよびバンプ２１９ｂを介して行われる。なお、バンプ２１９ａ、配線パターン２１６ｇおよびバンプ２１９ｂが図２の信号伝送路Ｌ２，Ｌ３に相当する。   In addition, transmission of data signals between the decoder LSI 51 and the RAMs 52 and 53 is performed via the bumps 219a, the wiring patterns 216g, and the bumps 219b. Note that the bump 219a, the wiring pattern 216g, and the bump 219b correspond to the signal transmission paths L2 and L3 in FIG.

また、配線基板２０１（図２）に実装される他の電子機器からデコーダＬＳＩ５１への信号の入力およびデコーダＬＳＩ５１から他の電子機器への信号の出力は、バンプ２１９ａ（図３）、配線パターン２１６ｋ（図３）、接続パッド２１７ｃ（図３）、ワイヤ２２８（図３）、リード線２２９（図３および図５）および配線パターン２０１ｂ（図５）、またはバンプ２１９ａ（図３）、第４の絶縁層２１４（図３）上に形成される図示しない配線パターン、接続パッド２１７ｂ（図３）、ワイヤ２２８（図３）、リード線２２９（図３および図５）および配線パターン２０１ｂ（図５）を介して行われる。   In addition, a signal input from the other electronic device mounted on the wiring board 201 (FIG. 2) to the decoder LSI 51 and a signal output from the decoder LSI 51 to the other electronic device are bumps 219a (FIG. 3) and a wiring pattern 216k. (FIG. 3), connection pad 217c (FIG. 3), wire 228 (FIG. 3), lead wire 229 (FIGS. 3 and 5) and wiring pattern 201b (FIG. 5), or bump 219a (FIG. 3), fourth A wiring pattern (not shown) formed on the insulating layer 214 (FIG. 3), a connection pad 217b (FIG. 3), a wire 228 (FIG. 3), a lead wire 229 (FIGS. 3 and 5), and a wiring pattern 201b (FIG. 5) Is done through.

つまり、本実施の形態においては、デコーダＬＳＩ５１とＲＡＭ５２，５３との間で伝送される信号は、半導体モジュール２０５の外部に出力されることなく、半導体モジュール２０５内において処理することができる。この場合、デコーダＬＳＩ５１とＲＡＭ５２，５３との間で伝送される信号を外部へ入出力するための外部端子を半導体モジュール２０５に設ける必要がない。それにより、半導体モジュール２０５の外部端子の数を６３個削減することができる。   That is, in the present embodiment, signals transmitted between the decoder LSI 51 and the RAMs 52 and 53 can be processed in the semiconductor module 205 without being output to the outside of the semiconductor module 205. In this case, it is not necessary to provide the semiconductor module 205 with an external terminal for inputting / outputting a signal transmitted between the decoder LSI 51 and the RAMs 52 and 53 to the outside. Thereby, 63 external terminals of the semiconductor module 205 can be reduced.

また、図３に示すように、第１の電源パッド２２０は、配線パターン２２４、接続パッド２２２、ワイヤ２２６、接続パッド２１７ａ、コンタクトホール２１８ａ、配線パターン２１６ａ、コンタクトホール２１８ｃおよび配線パターン２１６ｈを介してデコーダＬＳＩ５１に電気的に接続されるとともに、配線パターン２２４、接続パッド２２２、ワイヤ２２６、接続パッド２１７ａ、コンタクトホール２１８ａ、配線パターン２１６ａ、コンタクトホール２１８ｂおよび配線パターン２１６ｄを介してＲＡＭ５２，５３に電気的に接続されている。   Further, as shown in FIG. 3, the first power supply pad 220 is connected to the wiring pattern 224, the connection pad 222, the wire 226, the connection pad 217a, the contact hole 218a, the wiring pattern 216a, the contact hole 218c, and the wiring pattern 216h. It is electrically connected to the decoder LSI 51 and is also electrically connected to the RAMs 52 and 53 via the wiring pattern 224, connection pad 222, wire 226, connection pad 217a, contact hole 218a, wiring pattern 216a, contact hole 218b and wiring pattern 216d. It is connected to the.

また、第２の電源パッド２２１は、配線パターン２２５、接続パッド２２３、ワイヤ２２７、接続パッド２１７ｄ、コンタクトホール２１８ｈ、配線パターン２１６ｃ、コンタクトホール２１８ｇおよび配線パターン２１６ｉを介してデコーダＬＳＩ５１に電気的に接続されるとともに、配線パターン２２５、接続パッド２２３、ワイヤ２２７、接続パッド２１７ｄ、コンタクトホール２１８ｈ、配線パターン２１６ｃ、コンタクトホール２１８ｆおよび配線パターン２１６ｆを介してＲＡＭ５２，５３に電気的に接続されている。   The second power supply pad 221 is electrically connected to the decoder LSI 51 through the wiring pattern 225, the connection pad 223, the wire 227, the connection pad 217d, the contact hole 218h, the wiring pattern 216c, the contact hole 218g, and the wiring pattern 216i. At the same time, the wiring patterns 225, the connection pads 223, the wires 227, the connection pads 217d, the contact holes 218h, the wiring patterns 216c, the contact holes 218f, and the wiring patterns 216f are electrically connected to the RAMs 52 and 53.

ここで、上述したように、第１の電源パッド２２０（図３）は、配線基板２０１に形成された電力供給用配線層２０１ｃ（図５）、ビア２０１ｇ（図５）および電力供給用配線層２０１ｅ（図５）を介して電源ユニット１００（図２）の高電位側の電源ラインに電気的に接続され、第２の電源パッド２２１（図３）は、配線基板２０１に形成された電力供給用配線層２０１ｄ（図５）、ビア２０１ｈ（図５）および電力供給用配線層２０１ｆ（図５）を介して電源ユニット１００の低電位側の電源ラインに電気的に接続されている。   Here, as described above, the first power supply pad 220 (FIG. 3) includes the power supply wiring layer 201c (FIG. 5), the via 201g (FIG. 5), and the power supply wiring layer formed on the wiring board 201. The second power supply pad 221 (FIG. 3) is electrically connected to the high potential side power supply line of the power supply unit 100 (FIG. 2) via the power supply unit 100e (FIG. 5). The wiring layer 201d (FIG. 5), the via 201h (FIG. 5), and the power supply wiring layer 201f (FIG. 5) are electrically connected to the power line on the low potential side of the power supply unit 100.

したがって、電源ユニット１００により生成される所定の電圧を、第１の電源パッド２２０（図３）と第２の電源パッド２２１（図３）との間に印加することができる。それにより、デコーダＬＳＩ５１（図３）およびＲＡＭ５２，５３（図３）に電圧を印加することができる。すなわち、本実施の形態に係る半導体モジュール２０５においては、１つの第１の電源パッド２２０と１つの第２の電源パッド２２１とを用いてデコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給することができる。   Therefore, a predetermined voltage generated by the power supply unit 100 can be applied between the first power supply pad 220 (FIG. 3) and the second power supply pad 221 (FIG. 3). Thereby, a voltage can be applied to the decoder LSI 51 (FIG. 3) and the RAMs 52 and 53 (FIG. 3). That is, in the semiconductor module 205 according to the present embodiment, power can be supplied to the decoder LSI 51 and the RAMs 52 and 53 using one first power pad 220 and one second power pad 221.

例えば、デコーダＬＳＩ５１には、１．８Ｖの電圧および２．４Ａの電流が供給され、ＲＡＭ５２，５３には、１．８Ｖの電圧および０．３Ａの電流がそれぞれ供給される。なお、この場合、デコーダＬＳＩ５１には、電力供給用パッド（図示せず）を約２４０個形成し、そのうちの約半数の電源供給用パッド（高電位側の電源供給用パッド）を第１の電源パッド２２０に電気的に接続し、残りの電源供給用パッド（低電位側の電源供給用パッド）を第２の電源パッド２２１に電気的に接続することが好ましい。同様に、ＲＡＭ５２，５３には、それぞれ電力供給用パッドを約３２個形成し、そのうちの約半数の電源供給用パッド（高電位側の電源供給用パッド）を第１の電源パッド２２０に電気的に接続し、残りの電源供給用パッド（低電位側の電源供給用パッド）を第２の電源パッド２２１に電気的に接続することが好ましい。なお、ここでいう高電位側の電源とは１．８Ｖ電源であり、低電位側の電源とはグラウンドである。これらの場合、１つの電源供給用パッドの電流容量を約２０ｍＡ以下に抑制することができるので、デコーダＬＳＩ５１およびＲＡＭ５２，５３の信頼性を向上させることができる。   For example, the decoder LSI 51 is supplied with a voltage of 1.8 V and a current of 2.4 A, and the RAMs 52 and 53 are supplied with a voltage of 1.8 V and a current of 0.3 A, respectively. In this case, about 240 power supply pads (not shown) are formed in the decoder LSI 51, and about half of the power supply pads (high potential side power supply pads) are used as the first power supply. It is preferable to electrically connect to the pad 220 and electrically connect the remaining power supply pad (low potential side power supply pad) to the second power supply pad 221. Similarly, about 32 power supply pads are formed in each of the RAMs 52 and 53, and about half of the power supply pads (high potential side power supply pads) are electrically connected to the first power supply pads 220. It is preferable to electrically connect the remaining power supply pads (low potential side power supply pads) to the second power supply pads 221. The high-potential side power source here is a 1.8 V power source, and the low-potential side power source is a ground. In these cases, since the current capacity of one power supply pad can be suppressed to about 20 mA or less, the reliability of the decoder LSI 51 and the RAMs 52 and 53 can be improved.

（４）差動信号伝送部の構造
次に、差動信号伝送部６００の構成について図面を用いて説明する。 (4) Structure of Differential Signal Transmission Unit Next, the configuration of the differential signal transmission unit 600 will be described with reference to the drawings.

図６は、差動信号伝送部６００を示す上面図である。   FIG. 6 is a top view showing the differential signal transmission unit 600.

図５および図６に示すように、本実施の形態においては、ＨＤＭＩコネクタ２０２とＨＤＭＩインターフェース２０３とは、配線基板２０１に形成された差動信号伝送部６００により接続されている。   As shown in FIGS. 5 and 6, in the present embodiment, the HDMI connector 202 and the HDMI interface 203 are connected by a differential signal transmission unit 600 formed on the wiring board 201.

差動信号伝送部６００は、４つの差動信号伝送路６０１〜６０４（図６）、基板２０１ａの上面に形成されるグランド線路６０５ａ，６０６ａ、および基板２０１ａの下面に形成されるグランド線路６０５ｂ，６０６ｂを含む。   The differential signal transmission unit 600 includes four differential signal transmission lines 601 to 604 (FIG. 6), ground lines 605a and 606a formed on the upper surface of the substrate 201a, and ground lines 605b formed on the lower surface of the substrate 201a. 606b is included.

差動信号伝送路６０１は、信号伝送線路６０１ａ，６０１ｂにより構成され、差動信号伝送路６０２は、信号伝送線路６０２ａ，６０２ｂにより構成され、差動信号伝送路６０３は、信号伝送線路６０３ａ，６０３ｂにより構成され、差動信号伝送路６０４は、信号伝送線路６０４ａ，６０４ｂにより構成される。   The differential signal transmission path 601 is composed of signal transmission lines 601a and 601b, the differential signal transmission path 602 is composed of signal transmission lines 602a and 602b, and the differential signal transmission path 603 is signal transmission lines 603a and 603b. The differential signal transmission path 604 includes signal transmission lines 604a and 604b.

信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂの一端は、ＨＤＭＩコネクタ２０２のリード線２２（図６）に接続され、信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂの他端は、ＨＤＭＩインターフェース２０３のリード線２３（図６）に接続されている。   One ends of the signal transmission lines 601a to 604a and the signal transmission lines 601b to 604b are connected to the lead wire 22 (FIG. 6) of the HDMI connector 202, and the other ends of the signal transmission lines 601a to 604a and the signal transmission lines 601b to 604b are It is connected to the lead wire 23 (FIG. 6) of the HDMI interface 203.

また、グランド線路６０５ａ，６０６ａの一端および他端は、ＨＤＭＩコネクタ２０２の接地端子およびＨＤＭＩインターフェース２０３の接地端子にそれぞれ電気的に接続されている。また、グランド線路６０５ｂ，６０６ｂの一端および他端は、基板２０１ａに形成されたビア２４（図５）およびビア２５（図５）を介してＨＤＭＩコネクタ２０２の接地端子およびＨＤＭＩインターフェース２０３の接地端子にそれぞれ電気的に接続されている。   One end and the other end of the ground lines 605a and 606a are electrically connected to the ground terminal of the HDMI connector 202 and the ground terminal of the HDMI interface 203, respectively. One end and the other end of the ground lines 605b and 606b are connected to the ground terminal of the HDMI connector 202 and the ground terminal of the HDMI interface 203 via the via 24 (FIG. 5) and the via 25 (FIG. 5) formed in the substrate 201a. Each is electrically connected.

例えば、ＨＤＭＩコネクタ２０２（図５および図６）からＨＤＭＩインターフェース２０３（図５および図６）へ４種類の差動信号が伝送される場合、本例では、第１の差動信号が差動信号伝送路６０１により伝送され、第２の差動信号が差動信号伝送路６０２により伝送され、第３の差動信号が差動信号伝送路６０３により伝送され、第４の差動信号が差動信号伝送路６０４により伝送される。なお、本例においては、信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂには、それぞれ逆相の電圧が印加される。   For example, when four types of differential signals are transmitted from the HDMI connector 202 (FIGS. 5 and 6) to the HDMI interface 203 (FIGS. 5 and 6), in this example, the first differential signal is the differential signal. The second differential signal is transmitted by the differential signal transmission path 602, the third differential signal is transmitted by the differential signal transmission path 603, and the fourth differential signal is differential. It is transmitted through the signal transmission path 604. In this example, reverse phase voltages are applied to the signal transmission lines 601a to 604a and the signal transmission lines 601b to 604b, respectively.

図７は、信号伝送線路６０１ａ，６０１ｂを説明するための図である。なお、図７において、（ａ）は信号伝送線路６０１ａを示し、（ｂ）は信号伝送線路６０１ｂを示している。   FIG. 7 is a diagram for explaining the signal transmission lines 601a and 601b. 7A shows the signal transmission line 601a, and FIG. 7B shows the signal transmission line 601b.

図７（ａ）に示すように、信号伝送線路６０１ａは、基板２０１ａを上下に貫通するビア６１０，６１１および基板２０１ａ上に形成された配線パターン６１２からなる。配線パターン６１２の一端はリード線２２に接続され、他端はリード線２３に接続されている。また、ビア６１０，６１１は、配線パターン６１２から下方に延びるように形成されている。   As shown in FIG. 7A, the signal transmission line 601a includes vias 610 and 611 penetrating vertically through the substrate 201a and a wiring pattern 612 formed on the substrate 201a. One end of the wiring pattern 612 is connected to the lead wire 22, and the other end is connected to the lead wire 23. The vias 610 and 611 are formed to extend downward from the wiring pattern 612.

図７（ｂ）に示すように、信号伝送線路６０１ｂは、基板２０１ａを上下に貫通するビア６２０，６２１、基板２０１ａの上面に形成された配線パターン６２２，６２３、および基板２０１ａの下面に形成された配線パターン６２４からなる。配線パターン６２２の一端はリード線２２に接続され、他端はビア６２０の上端に接続されている。配線パターン６２４の一端はビア６２０の下端に接続され、配線パターン６２４の他端はビア６２１の下端に接続されている。また、配線パターン６２３の一端はビア６２１の上端に接続され、他端はリード線２３に接続されている。   As shown in FIG. 7B, the signal transmission line 601b is formed on the vias 620 and 621 that vertically penetrate the substrate 201a, the wiring patterns 622 and 623 formed on the upper surface of the substrate 201a, and the lower surface of the substrate 201a. Wiring pattern 624. One end of the wiring pattern 622 is connected to the lead wire 22, and the other end is connected to the upper end of the via 620. One end of the wiring pattern 624 is connected to the lower end of the via 620, and the other end of the wiring pattern 624 is connected to the lower end of the via 621. One end of the wiring pattern 623 is connected to the upper end of the via 621, and the other end is connected to the lead wire 23.

なお、本実施の形態においては、ビア６１０，６１１，６２２，６２３の長さおよび径は等しく、配線パターン６１２，６２２，６２３，６２４の幅は等しい。また、配線パターン６２２，６２３，６２４の合計の長さは配線パターン６１２の長さと等しい。つまり、本実施の形態においては、信号伝送線路６０１ａと信号伝送線路６０１ｂとは、同じ幅および長さで形成されている。   In the present embodiment, the lengths and diameters of the vias 610, 611, 622, and 623 are equal, and the widths of the wiring patterns 612, 622, 623, and 624 are equal. The total length of the wiring patterns 622, 623, and 624 is equal to the length of the wiring pattern 612. That is, in the present embodiment, the signal transmission line 601a and the signal transmission line 601b are formed with the same width and length.

信号伝送線路６０２ａ〜６０４ａは、信号伝送線路６０１ａと同様の構成を有し、信号伝送線路６０２ｂ〜６０４ｂは、信号伝送線路６０１ｂと同様の構成を有する。なお、信号伝送線路６０１ａ，６０１ｂと同様に、信号伝送線路６０２ａ，６０２ｂ、信号伝送線路６０３ａ，６０３ｂ、および信号伝送線路６０４ａ，６０４ｂはそれぞれ同じ幅および長さで形成されている。   The signal transmission lines 602a to 604a have the same configuration as the signal transmission line 601a, and the signal transmission lines 602b to 604b have the same configuration as the signal transmission line 601b. Similar to the signal transmission lines 601a and 601b, the signal transmission lines 602a and 602b, the signal transmission lines 603a and 603b, and the signal transmission lines 604a and 604b are formed with the same width and length, respectively.

図８は、差動信号伝送部６００の図５および図６において点線で示す領域６００ａの斜視図である。   FIG. 8 is a perspective view of a region 600a indicated by a dotted line in FIGS. 5 and 6 of the differential signal transmission unit 600. FIG.

図８に示すように、領域６００ａ（図５および図６）においては、信号伝送線路６０１ａおよび信号伝送線路６０１ｂ、信号伝送線路６０２ａおよび信号伝送線路６０２ｂ、信号伝送線路６０３ａおよび信号伝送線路６０３ｂ、ならびに信号伝送線路６０４ａおよび信号伝送線路６０４ｂは、基板２０１ａを挟んでそれぞれ対向するように設けられている。   As shown in FIG. 8, in the region 600a (FIGS. 5 and 6), the signal transmission line 601a and the signal transmission line 601b, the signal transmission line 602a and the signal transmission line 602b, the signal transmission line 603a and the signal transmission line 603b, The signal transmission line 604a and the signal transmission line 604b are provided so as to face each other with the substrate 201a interposed therebetween.

また、信号伝送線路６０１ａ，６０１ｂから幅方向に所定距離ｘ離れた位置にグランド線路６０５ａ，６０５ｂが設けられ、信号伝送線路６０４ａ，６０４ｂから幅方向に所定距離ｘ離れた位置にグランド線路６０６ａ，６０６ｂが設けられている。なお、所定距離ｘは、基板２０１ａの厚さｙより大きく設定されている。   In addition, ground lines 605a and 605b are provided at positions separated from the signal transmission lines 601a and 601b by a predetermined distance x in the width direction, and the ground lines 606a and 606b are disposed at positions separated from the signal transmission lines 604a and 604b by a predetermined distance x in the width direction. Is provided. The predetermined distance x is set larger than the thickness y of the substrate 201a.

以下、本実施の形態に係る差動信号伝送路６０１〜６０４の特徴を、マイクロストリップラインにより構成される差動信号伝送路と比較しつつ説明する。   Hereinafter, the features of the differential signal transmission lines 601 to 604 according to the present embodiment will be described in comparison with a differential signal transmission line constituted by a microstrip line.

図９は、マイクロストリップラインにより構成される差動信号伝送路を基板２０１ａ上に形成した場合の一例を示す斜視図である。   FIG. 9 is a perspective view showing an example in which a differential signal transmission path constituted by microstrip lines is formed on a substrate 201a.

図９においては、基板２０１ａの上面に８つの信号伝送線路７０１ａ〜７０４ａ，７０１ｂ〜７０４ｂが形成され、基板２０１ａの下面にグランド層７００が形成されている。なお、信号伝送線路７０１ａ〜７０４ａ，７０１ｂ〜７０４ｂの幅は等しいものとする。   In FIG. 9, eight signal transmission lines 701a to 704a and 701b to 704b are formed on the upper surface of the substrate 201a, and a ground layer 700 is formed on the lower surface of the substrate 201a. The signal transmission lines 701a to 704a and 701b to 704b have the same width.

図９の例においては、隣接する信号伝送線路７０１ａと信号伝送線路７０１ｂとが差動信号伝送路７０１を構成し、信号伝送線線路７０２ａと信号伝送線路７０２ｂとが差動信号伝送路７０２を構成し、信号伝送線路７０３ａと信号伝送線路７０３ｂとが差動信号伝送路７０３を構成し、信号伝送線路７０４ａと信号伝送線路７０４ｂとが差動信号伝送路７０４を構成している。なお、信号伝送線路７０１ａ〜７０４ａおよび信号伝送線路７０１ｂ〜７０４ｂには、互いに逆相の電圧が印加される。   In the example of FIG. 9, the adjacent signal transmission line 701a and signal transmission line 701b constitute a differential signal transmission line 701, and the signal transmission line line 702a and signal transmission line 702b constitute a differential signal transmission line 702. The signal transmission line 703a and the signal transmission line 703b constitute a differential signal transmission line 703, and the signal transmission line 704a and the signal transmission line 704b constitute a differential signal transmission line 704. Note that voltages having phases opposite to each other are applied to the signal transmission lines 701a to 704a and the signal transmission lines 701b to 704b.

一般に、マイクロストリップラインを形成する場合、隣接する信号伝送路間の電界強度よりも、信号伝送路とグランド層との間の電界強度が大きくなるように各構成要素の寸法が設定される。したがって、例えば、図９の例においては、差動信号伝送路７０１の差動インピーダンスを１００Ωに設定する場合、グランド層７００を基準電位として信号伝送線路７０１ａおよび信号伝送線路７０１ｂの特性インピーダンスがそれぞれ５０Ωになるように、信号伝送線路７０１ａ，７０１ｂの幅が設定される。信号伝送線路７０２ａ〜７０４ａおよび信号伝送線路７０２ｂ〜７０４ｂの幅も同様に設定される。   In general, when forming a microstrip line, the dimensions of each component are set so that the electric field strength between the signal transmission path and the ground layer is larger than the electric field strength between adjacent signal transmission paths. Therefore, for example, in the example of FIG. 9, when the differential impedance of the differential signal transmission line 701 is set to 100Ω, the characteristic impedances of the signal transmission line 701a and the signal transmission line 701b are 50Ω respectively with the ground layer 700 as a reference potential. Thus, the widths of the signal transmission lines 701a and 701b are set. The widths of the signal transmission lines 702a to 704a and the signal transmission lines 702b to 704b are similarly set.

一方、本実施の形態に係る差動信号伝送部６００（図８）においては、信号伝送線路６０１ａ，６０１ｂとグランド線路６０５ａ，６０５ｂとの間、および信号伝送線路６０４ａ，６０４ｂとグランド線路６０６ａ，６０６ｂとの間の距離ｘが信号伝送線路６０１ａ〜６０４ａと信号伝送線路６０１ｂ〜６０４ｂとの間の距離ｙ（基板２０１ａの厚さ）に比べて大きく設定されている。   On the other hand, in the differential signal transmission unit 600 (FIG. 8) according to the present embodiment, between the signal transmission lines 601a and 601b and the ground lines 605a and 605b, and between the signal transmission lines 604a and 604b and the ground lines 606a and 606b. Is set larger than the distance y (the thickness of the substrate 201a) between the signal transmission lines 601a to 604a and the signal transmission lines 601b to 604b.

この場合、グランド線路６０５ａ，６０５ｂと信号伝送線路６０１ａ，６０１ｂとの間、およびグランド線路６０６ａ，６０６ｂと信号伝送線路６０４ａ，６０４ｂとの間の電界強度を小さくすることができる。それにより、グランド線路６０５ａ，６０５ｂと信号伝送線路６０１ａ，６０１ｂとの間、およびグランド線路６０６ａ，６０６ｂと信号伝送線路６０４ａ，６０４ｂとの間に発生する電界が、信号伝送線路６０１ａ〜６０４ａと信号伝送線路６０１ｂ〜６０４ｂとの間に発生する電界に影響を与えることを十分に防止することができる。   In this case, the electric field strength between the ground lines 605a and 605b and the signal transmission lines 601a and 601b and between the ground lines 606a and 606b and the signal transmission lines 604a and 604b can be reduced. As a result, an electric field generated between the ground lines 605a and 605b and the signal transmission lines 601a and 601b and between the ground lines 606a and 606b and the signal transmission lines 604a and 604b is transmitted between the signal transmission lines 601a to 604a and the signal transmission. It is possible to sufficiently prevent an electric field generated between the lines 601b to 604b from being affected.

したがって、本実施の形態においては、例えば、差動信号伝送路６０１の差動インピーダンスを１００Ωに設定する場合、信号伝送線路６０１ａの電圧を基準電位として、信号伝送線路６０１ｂの特性インピーダンスが１００Ωになるように信号伝送線路６０１ａ，６０１ｂの幅が設定される。この場合、信号伝送線路６０１ａ，６０１ｂの幅を、図９の信号伝送線路７０１ａ，７０１ｂの幅の約２倍に設定することができる。同様に、信号伝送線路６０２ａ〜６０４ａ，信号伝送線路６０２ｂ〜６０４ｂの幅も、信号伝送線路７０２ａ〜７０４ａ，信号伝送線路７０２ｂ〜７０４ｂの幅の約２倍に設定することができる。   Therefore, in the present embodiment, for example, when the differential impedance of the differential signal transmission line 601 is set to 100Ω, the characteristic impedance of the signal transmission line 601b becomes 100Ω with the voltage of the signal transmission line 601a as the reference potential. Thus, the widths of the signal transmission lines 601a and 601b are set. In this case, the width of the signal transmission lines 601a and 601b can be set to about twice the width of the signal transmission lines 701a and 701b in FIG. Similarly, the widths of the signal transmission lines 602a to 604a and the signal transmission lines 602b to 604b can be set to about twice the widths of the signal transmission lines 702a to 704a and the signal transmission lines 702b to 704b.

すなわち、本実施の形態においては、図９に示すように基板２０１ａの同一面に差動信号伝送路７０１〜７０４を形成する場合に比べて、各信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂ（図８）の幅を十分に大きくすることができる。それにより、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂの形成が容易になる。   That is, in the present embodiment, as shown in FIG. 9, the signal transmission lines 601a to 604a and 601b to 604b (see FIG. 9) are compared with the case where the differential signal transmission lines 701 to 704 are formed on the same surface of the substrate 201a. The width of 8) can be made sufficiently large. This facilitates formation of the signal transmission lines 601a to 604a and 601b to 604b.

なお、本実施の形態においては、ＨＤＭＩコネクタ２０２からＨＤＭＩインターフェース２０３へ差動信号が伝送される例を示したが、ＨＤＭＩインターフェース２０３からＨＤＭＩコネクタ２０２へ差動信号が伝送されてもよい。   In the present embodiment, an example is shown in which a differential signal is transmitted from the HDMI connector 202 to the HDMI interface 203, but a differential signal may be transmitted from the HDMI interface 203 to the HDMI connector 202.

（５）半導体モジュールの効果
（５−１）リードの数および実装面積に関する効果
本実施の形態に係る半導体モジュール２０５は、１つのパッケージ内にデコーダＬＳＩ５１およびＲＡＭ５２，５３が収容された構成を有している。そして、半導体モジュール２０５内において、デコーダＬＳＩ５１とＲＡＭ５２，５３との間で信号が伝送されている。 (5) Effects of Semiconductor Module (5-1) Effects Regarding Number of Leads and Mounting Area The semiconductor module 205 according to the present embodiment has a configuration in which the decoder LSI 51 and the RAMs 52 and 53 are accommodated in one package. ing. In the semiconductor module 205, signals are transmitted between the decoder LSI 51 and the RAMs 52 and 53.

ここで、多数の信号を処理することができる高性能ＩＣをパッケージに収容する場合、それら多数の信号の入出力を行うための多数の外部端子をパッケージに設ける必要がある。そのため、高性能ＩＣをパッケージに収容する場合には、一般に、外部端子の数を多くすることが困難であるＱＦＰおよびＳＯＰ等のパッケージではなく、多数の外部端子を設けることが可能なＢＧＡパッケージ等が用いられる。例えば、現在汎用されているＱＦＰパッケージに格納できる端子の数は最大２５６個までと言われており、２５６個を超える場合は、ＢＧＡパッケージに格納する必要があると言われている。   Here, when a high-performance IC capable of processing a large number of signals is accommodated in a package, it is necessary to provide a large number of external terminals for inputting and outputting the large number of signals in the package. Therefore, when a high-performance IC is accommodated in a package, in general, it is not a package such as QFP and SOP where it is difficult to increase the number of external terminals, but a BGA package or the like in which a large number of external terminals can be provided. Is used. For example, it is said that the maximum number of terminals that can be stored in a currently used QFP package is 256. If the number of terminals exceeds 256, it is said that the terminal needs to be stored in a BGA package.

しかしながら、本実施の形態に係る半導体モジュール２０５においては、上記のように、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号の伝送が１つのパッケージ内で行われるので、パッケージ内に入力およびパッケージ外に出力される信号の数が大幅に低減されている。   However, in the semiconductor module 205 according to the present embodiment, since the signal transmission between the decoder LSI 51 and the RAMs 52 and 53 is performed within one package as described above, the input is performed inside the package and outside the package. The number of output signals is greatly reduced.

したがって、本実施の形態に係る半導体モジュール２０５においては、デコーダＬＳＩ５１およびＲＡＭ５２，５３において処理される信号の数に比べて、外部端子（リード線２２９）の数を大幅に削減することができる。   Therefore, in the semiconductor module 205 according to the present embodiment, the number of external terminals (lead wires 229) can be significantly reduced as compared with the number of signals processed in the decoder LSI 51 and the RAMs 52 and 53.

また、本実施の形態に係る半導体モジュール２０５においては、ダイパッド２１５の下面に形成された第１の電源パッド２２０と第２の電源パッド２２１とを用いてデコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給することができる。それにより、デコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給するための複数の外部端子を半導体モジュール２０５に設ける必要がない。   In the semiconductor module 205 according to the present embodiment, power is supplied to the decoder LSI 51 and the RAMs 52 and 53 using the first power supply pad 220 and the second power supply pad 221 formed on the lower surface of the die pad 215. be able to. Thus, it is not necessary to provide the semiconductor module 205 with a plurality of external terminals for supplying power to the decoder LSI 51 and the RAMs 52 and 53.

これらの結果、外部端子（リード線２２９）の数が少なくはんだボールを必要としないＱＦＰまたはＳＯＰ等のパッケージ構成で、高性能のデコーダＬＳＩ５１およびＲＡＭ５２，５３を半導体モジュール２０５に設けることが可能となる。   As a result, it is possible to provide the semiconductor module 205 with the high-performance decoder LSI 51 and the RAMs 52 and 53 with a package configuration such as QFP or SOP that requires a small number of external terminals (lead wires 229) and does not require solder balls. .

以上のように、本実施の形態に係る半導体モジュール２０５においては、リード線２２９（外部端子）の数を十分に削減することができる。それにより、デコーダＬＳＩ５１およびＲＡＭ５２，５３をそれぞれ別個のパッケージに収容して配線基板２０１に実装する場合に比べて、低い配線密度の配線基板２０１を用いることができる。すなわち、複数の高性能ＩＣを低い配線密度の配線基板２０１に実装することが可能となる。   As described above, in the semiconductor module 205 according to the present embodiment, the number of lead wires 229 (external terminals) can be sufficiently reduced. As a result, the wiring board 201 having a lower wiring density can be used as compared with the case where the decoder LSI 51 and the RAMs 52 and 53 are housed in separate packages and mounted on the wiring board 201. That is, a plurality of high performance ICs can be mounted on the wiring board 201 having a low wiring density.

この場合、配線基板２０１の配線パターンの微細化の要求が緩和されるので、配線基板２０１の製造が容易になる。それにより、配線基板２０１の歩留りを向上させることができ、配線基板２０１の製造コストを低減することができる。また、単層の基板２０１ａからなる配線基板２０１を用いることができるので、配線基板２０１の材料費を低減することができるとともに、配線基板２０１の小型化が可能となる。   In this case, since the demand for miniaturization of the wiring pattern of the wiring board 201 is eased, the manufacturing of the wiring board 201 is facilitated. Thereby, the yield of the wiring board 201 can be improved, and the manufacturing cost of the wiring board 201 can be reduced. In addition, since the wiring substrate 201 formed of the single layer substrate 201a can be used, the material cost of the wiring substrate 201 can be reduced and the wiring substrate 201 can be downsized.

また、半導体モジュール２０５のリード線２２９の数を削減することができるので、半導体モジュール２０５の製造が容易になる。それにより、半導体モジュール２０５の歩留りが向上する。   In addition, since the number of lead wires 229 of the semiconductor module 205 can be reduced, the manufacturing of the semiconductor module 205 is facilitated. Thereby, the yield of the semiconductor module 205 is improved.

以上の結果、電子機器の小型化および低コスト化が可能となる。   As a result, the electronic device can be reduced in size and cost.

また、本実施の形態に係る半導体モジュール２０５は、一つのパッケージ内に複数のＩＣチップ（デコーダＬＳＩ５１およびＲＡＭ５２，５３）を収容した構成を有する。この場合、半導体モジュール２０５の実装領域は、複数のＩＣチップを別個にパッケージ内に収容し、それらのパッケージを配線基板２０１に実装する場合の実装領域に比べて大幅に小さくなる。したがって、配線基板２０１をさらに小型化できるとともに、配線基板２０１の製造コストをさらに低減することができる。その結果、電子機器のさらなる小型化および低コストが可能となる。   The semiconductor module 205 according to the present embodiment has a configuration in which a plurality of IC chips (decoder LSI 51 and RAMs 52 and 53) are accommodated in one package. In this case, the mounting area of the semiconductor module 205 is significantly smaller than the mounting area when a plurality of IC chips are separately accommodated in the package and these packages are mounted on the wiring board 201. Therefore, the wiring board 201 can be further reduced in size, and the manufacturing cost of the wiring board 201 can be further reduced. As a result, the electronic device can be further reduced in size and cost.

以下、デコーダＬＳＩ５１およびＲＡＭ５２，５３のパッド数およびチップサイズの一例を挙げて、上記の効果を詳細に説明する。   Hereinafter, the above effect will be described in detail with an example of the number of pads and the chip size of the decoder LSI 51 and the RAMs 52 and 53.

例えば、デコーダＬＳＩ５１のチップサイズを一辺６ｍｍとし、４１２個のパッドが２列に配置され、パッド間のピッチが約１００μｍであるとする。このデコーダＬＳＩ５１を単体でパッケージに収容した場合、そのパッケージは、一辺が２３ｍｍの方形で、４１２個の外部端子（はんだボール）が約７列に配置され、外部端子間のピッチが１ｍｍであるＢＧＡパッケージとなる。   For example, assume that the chip size of the decoder LSI 51 is 6 mm on a side, 412 pads are arranged in two rows, and the pitch between the pads is about 100 μm. When this decoder LSI 51 is housed in a single package, the package is a BGA having a side of 23 mm, 412 external terminals (solder balls) arranged in about 7 rows, and a pitch between the external terminals of 1 mm. It becomes a package.

また、例えば、ＲＡＭ５２，５３のチップサイズを一辺６ｍｍとし、７９個のパッドが２列に配置され、パッド間のピッチが１２０μｍであるとする。このＲＡＭ５２，５３をそれぞれ単体でパッケージに収容した場合、それら２つのパッケージは、一辺が９ｍｍの方形で、７９個の外部端子（はんだボール）が４列に配置され、外部端子間のピッチが０．８ｍｍであるＢＧＡパッケージとなる。   In addition, for example, it is assumed that the chip sizes of the RAMs 52 and 53 are 6 mm on a side, 79 pads are arranged in two rows, and the pitch between the pads is 120 μm. When the RAMs 52 and 53 are individually contained in a package, the two packages are each 9 mm square, 79 external terminals (solder balls) are arranged in four rows, and the pitch between the external terminals is 0. The BGA package is 8 mm.

上記の３つのＢＧＡパッケージを配線基板２０１に実装する場合、計５７０個（４１２＋７９＋７９＝５７０）の外部端子が配線基板２０１に接続されることになる。   When the above three BGA packages are mounted on the wiring board 201, a total of 570 (412 + 79 + 79 = 570) external terminals are connected to the wiring board 201.

ここで、例えば、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号伝送用のパッドが、デコーダＬＳＩ５１に６３個形成され、ＲＡＭ５２，５３に計６３個形成されている場合、デコーダＬＳＩ５１を収容するＢＧＡパッケージの６３個の外部端子は配線基板２０１に形成される６３本の配線パターンの一端に接続され、ＲＡＭ５２，５３を収容する２つのＢＧＡパッケージの計６３個の外部端子は、上記６３本の配線パターンの他端に接続される。したがって、３つのＢＧＡパッケージの計５７０個の外部端子に接続される配線パターンは５０７本（５７０−６３＝５０７）になる。   Here, for example, when 63 pads for signal transmission between the decoder LSI 51 and the RAMs 52 and 53 are formed in the decoder LSI 51 and a total of 63 pads are formed in the RAMs 52 and 53, a BGA package that accommodates the decoder LSI 51. 63 external terminals are connected to one end of 63 wiring patterns formed on the wiring board 201, and a total of 63 external terminals of the two BGA packages containing the RAMs 52 and 53 are the 63 wiring patterns. Connected to the other end. Accordingly, there are 507 wiring patterns (570−63 = 507) connected to a total of 570 external terminals of the three BGA packages.

一方、本実施の形態に係る半導体モジュール２０５においては、上述したように、デコーダＬＳＩ５１とＲＡＭ５２，５３との間での制御信号およびデータ信号の伝送は半導体モジュール２０５内において行われる。したがって、デコーダＬＳＩ５１の４１２個のパッドのうち、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号伝送用の６３個のパッドはリード線２２９に接続されない。   On the other hand, in the semiconductor module 205 according to the present embodiment, as described above, transmission of control signals and data signals between the decoder LSI 51 and the RAMs 52 and 53 is performed in the semiconductor module 205. Therefore, of the 412 pads of the decoder LSI 51, 63 pads for signal transmission between the decoder LSI 51 and the RAMs 52 and 53 are not connected to the lead wire 229.

また、ＲＡＭ５２，５３の計１５８個のパッドのうち、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号伝送用の６３個のパッドはリード線２２９に接続されない。さらに、ＲＡＭ５２，５３の上記６３個のパッド以外のパッドは電力供給用のパッドとなり、第１および第２の電源パッド２２０，２２１に電気的に接続される。つまり、ＲＡＭ５２，５３の６４個のパッドは、リード線２２９に接続されない。   Of the total 158 pads in the RAMs 52 and 53, 63 pads for signal transmission between the decoder LSI 51 and the RAMs 52 and 53 are not connected to the lead wire 229. Further, pads other than the 63 pads of the RAMs 52 and 53 serve as power supply pads and are electrically connected to the first and second power supply pads 220 and 221. That is, the 64 pads of the RAMs 52 and 53 are not connected to the lead wire 229.

また、例えば、上記デコーダＬＳＩ５１の４１２個のパッドのうち２４０個のパッドが電力供給用のパッドである場合、それら２４０個のパッドは第１の電源パッド２２０および第２の電源パッド２２１に電気的に接続される。   Further, for example, when 240 pads among the 412 pads of the decoder LSI 51 are pads for supplying power, these 240 pads are electrically connected to the first power supply pad 220 and the second power supply pad 221. Connected to.

この場合、本実施の形態に係る半導体モジュール２０５においては、リード線２２９には、デコーダＬＳＩ５１の１０９個（４１２−６３−２４０＝１０９）のパッドが電気的に接続されることになる。すなわち、半導体モジュール２０５には、１０９本のリード線２２９（外部端子）を設ければよいことになる。したがって、リード線２２９に接続される配線パターン２０１ｂ（図５）は、配線基板２０１に１０９本形成すればよい。つまり、配線基板２０１に形成される配線パターンの数を大幅に低減することができる。   In this case, in the semiconductor module 205 according to the present embodiment, 109 (412−63−240 = 109) pads of the decoder LSI 51 are electrically connected to the lead wire 229. That is, 109 lead wires 229 (external terminals) may be provided in the semiconductor module 205. Therefore, 109 wiring patterns 201b (FIG. 5) connected to the lead wires 229 may be formed on the wiring board 201. That is, the number of wiring patterns formed on the wiring board 201 can be greatly reduced.

以上のように、本実施の形態においては、複数のＩＣチップ（デコーダＬＳＩ５１およびＲＡＭ５２，５３）をそれぞれ別個のパッケージに収容した場合のそれらのパッケージの外部端子の総数に比べて、半導体モジュール２０５の外部端子（リード線２２９）の数を大幅に低減することができる。それにより、複数の高性能ＩＣを半導体モジュール２０５に設ける場合においても、低い配線密度の配線基板２０１を用いることが可能となる。   As described above, in the present embodiment, the semiconductor module 205 is compared with the total number of external terminals of a plurality of IC chips (decoder LSI 51 and RAMs 52 and 53) in separate packages. The number of external terminals (lead wires 229) can be greatly reduced. As a result, even when a plurality of high performance ICs are provided in the semiconductor module 205, it is possible to use the wiring substrate 201 having a low wiring density.

また、上記３つのＢＧＡパッケージを配線基板２０１上に実装する場合、実装領域は６９１ｍｍ２（２３×２３＋９×９＋９×９＝６９１）となる。一方、本実施の形態においては、上記のデコーダＬＳＩ５１およびＲＡＭ５２，５３を一辺が１６ｍｍの方形の半導体モジュール２０５とすることが可能である。具体的には端子数が１２０個、端子間ピッチが０．４ｍｍのＱＦＰパッケージに格納可能である。したがって、配線基板２０１上の２５６ｍｍ２（１６×１６＝２５６）の領域にデコーダＬＳＩ５１およびＲＡＭ５２，５３を実装することができる。つまり、本実施の形態においては、複数の高性能ＩＣを省スペースで実装することが可能となる。 When the three BGA packages are mounted on the wiring board 201, the mounting area is 691 mm 2 (23 × 23 + 9 × 9 + 9 × 9 = 691). On the other hand, in the present embodiment, the decoder LSI 51 and the RAMs 52 and 53 can be formed as a rectangular semiconductor module 205 having a side of 16 mm. Specifically, it can be stored in a QFP package having 120 terminals and a pitch between terminals of 0.4 mm. Therefore, the decoder LSI 51 and the RAMs 52 and 53 can be mounted in an area of 256 mm 2 (16 × 16 = 256) on the wiring board 201. That is, in this embodiment, a plurality of high performance ICs can be mounted in a space-saving manner.

（５−２）薄型化に関する効果
本実施の形態に係る半導体モジュール２０５においては、シリコン基板２１０上にポリイミドからなる第１〜第４の絶縁層２１１〜２１４が積層され、各絶縁層上に配線パターンが形成されている。すなわち、本実施の形態に係る半導体モジュール２０５においては、ＢＧＡパッケージ等において一般に用いられるガラスエポキシ等からなる配線基板およびプリプレグ等の絶縁材料が用いられていない。 (5-2) Effect on Thinning In the semiconductor module 205 according to the present embodiment, first to fourth insulating layers 211 to 214 made of polyimide are stacked on a silicon substrate 210, and wiring is formed on each insulating layer. A pattern is formed. That is, in the semiconductor module 205 according to the present embodiment, an insulating material such as a wiring board made of glass epoxy or the like generally used in a BGA package or the like and a prepreg is not used.

ここで、シリコンおよびポリイミドは、ガラスエポキシ等の基板材料およびプリプレグ等の絶縁材料に比べて、薄型加工が容易である。したがって、本実施の形態に係る半導体モジュール２０５は、ＢＧＡパッケージ等に比べて十分に薄型化することができる。   Here, silicon and polyimide can be easily processed thinner than a substrate material such as glass epoxy and an insulating material such as prepreg. Therefore, the semiconductor module 205 according to the present embodiment can be made sufficiently thinner than a BGA package or the like.

また、本実施の形態においては、デコーダＬＳＩ５１とＲＡＭ５２，５３とをＱＦＰパッケージに格納することができるので、外部端子としてはんだボールを設ける必要がない。それにより、半導体モジュール２０５をさらに薄型化することができる。   In the present embodiment, since the decoder LSI 51 and the RAMs 52 and 53 can be stored in the QFP package, it is not necessary to provide solder balls as external terminals. Thereby, the semiconductor module 205 can be further reduced in thickness.

また、本実施の形態においては、ＱＦＰおよびＳＯＰ等の構成で半導体モジュール２０５を形成することができるので、外部端子（リード２２９）を一列に配置することができる。それにより、多層基板ではなく、単層の基板２０１ａからなる配線基板２０１に半導体モジュール２０５を実装することが可能となる。以下、ＢＧＡパッケージを配線基板に実装する場合と半導体モジュール２０５を配線基板２０１に実装する場合とを比較しつつ、単層の基板２０１ａからなる配線基板２０１に半導体モジュール２０５を実装することができる理由を説明する。   In the present embodiment, since the semiconductor module 205 can be formed with a configuration such as QFP and SOP, external terminals (leads 229) can be arranged in a row. As a result, the semiconductor module 205 can be mounted on the wiring board 201 formed of the single-layer board 201a, not the multilayer board. Hereinafter, the reason why the semiconductor module 205 can be mounted on the wiring substrate 201 formed of the single-layer substrate 201a while comparing the case where the BGA package is mounted on the wiring substrate and the case where the semiconductor module 205 is mounted on the wiring substrate 201 is described. Will be explained.

図１０は、ＢＧＡパッケージの下面図の一例である。   FIG. 10 is an example of a bottom view of the BGA package.

図１０のＢＧＡパッケージ８００においては、外部端子としての複数のはんだボール８０１が３列に配置されている。第１列Ｒ１には、１２個のはんだボール８０１が方形に配置され、第２列Ｒ２には、２０個のはんだボール８０１が方形に配置され、第３列Ｒ３には、２８個のはんだボール８０１が方形に配置されている。   In the BGA package 800 of FIG. 10, a plurality of solder balls 801 as external terminals are arranged in three rows. Twelve solder balls 801 are arranged in a square shape in the first row R1, 20 solder balls 801 are arranged in a square shape in the second row R2, and 28 solder balls are placed in the third row R3. 801 is arranged in a square.

ＢＧＡパッケージ８００においては、第１〜第３列Ｒ１〜Ｒ３において、直径Ｌ１が０．６ｍｍの複数のはんだボール８０１が、１ｍｍのピッチＬ２で形成されている。この場合、隣接するはんだボール８０１間の間隔Ｌ３は０．４ｍｍとなる。   In the BGA package 800, in the first to third rows R1 to R3, a plurality of solder balls 801 having a diameter L1 of 0.6 mm are formed at a pitch L2 of 1 mm. In this case, the distance L3 between the adjacent solder balls 801 is 0.4 mm.

図１１は、図１０のＢＧＡパッケージ８００が実装される配線基板を示す上面図である。   FIG. 11 is a top view showing a wiring board on which the BGA package 800 of FIG. 10 is mounted.

図１１の配線基板９００においては、ＢＧＡパッケージ８００（図１０）の各はんだボール８０１にそれぞれ対応するように、複数のランド９０１が３列に配置されている。   In the wiring board 900 of FIG. 11, a plurality of lands 901 are arranged in three rows so as to correspond to the solder balls 801 of the BGA package 800 (FIG. 10).

第１列Ｒ１１には、第１列Ｒ１（図１０）の１２個のはんだボール８０１に対応するように１２個のランド９０１が方形に配置され、第２列Ｒ１２には、第２列Ｒ２（図１０）の２０個のはんだボール８０１に対応するように２０個のランド９０１が方形に配置され、第３列Ｒ１３には、第３列Ｒ３（図１０）の２８個のはんだボール８０１に対応するように２８個のランド９０１が方形に配置されている。   In the first row R11, twelve lands 901 are arranged in a square shape so as to correspond to the twelve solder balls 801 in the first row R1 (FIG. 10), and in the second row R12, the second row R2 ( Twenty lands 901 are arranged in a square shape so as to correspond to the twenty solder balls 801 in FIG. 10), and the third row R13 corresponds to the 28 solder balls 801 in the third row R3 (FIG. 10). Thus, 28 lands 901 are arranged in a square shape.

なお、ランド９０１の直径Ｌ１は０．６ｍｍであり、はんだボール８０１の直径Ｌ１（図１０）と等しい。また、隣接するランド９０１間の間隔Ｌ３は０．４ｍｍであり、隣接するはんだボール８０１間の間隔Ｌ３（図１０）と等しい。   The diameter L1 of the land 901 is 0.6 mm, which is equal to the diameter L1 of the solder ball 801 (FIG. 10). An interval L3 between adjacent lands 901 is 0.4 mm, which is equal to the interval L3 between adjacent solder balls 801 (FIG. 10).

ここで、配線基板９００において、規格上、幅０．１ｍｍの配線パターンを、配線パターン間の間隔および配線パターンとランド９０１との間隔を０．１ｍｍ以上確保して形成しなければならない場合がある。この場合、ランド９０１間の間隔Ｌ３が０．４ｍｍであるので、ランド９０１間にはそれぞれ１本の配線パターンしか形成することができない。   Here, in the wiring board 900, there is a case where a wiring pattern having a width of 0.1 mm is required to be formed with a space between the wiring patterns and a space between the wiring pattern and the land 901 being 0.1 mm or more. . In this case, since the distance L3 between the lands 901 is 0.4 mm, only one wiring pattern can be formed between the lands 901.

上述したように、第３列Ｒ１３には、２８個のランド９０１が形成されている。したがって、第３列Ｒ１３には、配線パターンを形成可能な領域が２８個形成される。図１１に示すように、第２列Ｒ１２の全てのランド９０１に配線パターン９０２を接続する場合、第３列Ｒ１３の上記２８個の領域のうち２０個の領域に、第２列Ｒ１２のランド９０１に接続される２０本の配線パターン９０２が形成される。   As described above, 28 lands 901 are formed in the third row R13. Therefore, in the third row R13, 28 regions where wiring patterns can be formed are formed. As shown in FIG. 11, when the wiring pattern 902 is connected to all the lands 901 in the second row R12, the lands 901 in the second row R12 are arranged in 20 regions among the 28 regions in the third row R13. Twenty wiring patterns 902 connected to are formed.

この場合、上記２８個の領域のうちの残りの８個の領域を利用して第１列Ｒ１１のランド９０１に接続される配線パターンを形成することができるが、第１列Ｒ１１には１２個のランド９０１が形成されている。つまり、上記２８個の領域の全てに配線パターン９０２を形成し、それらを第１列Ｒ１１および第２列Ｒ１２のランド９０１に接続しても、第１列Ｒ１１の４個のランド９０１には配線パターン９０２を接続することができない。したがって、この４個のランド９０１を介してＢＧＡパッケージ８００（図１０）から出力される信号は、配線基板９００の上面の配線パターン９０２を用いて外部に引き出すことができない。   In this case, a wiring pattern connected to the land 901 in the first row R11 can be formed using the remaining 8 regions of the 28 regions, but 12 in the first row R11. The land 901 is formed. That is, even if the wiring patterns 902 are formed in all the 28 regions and connected to the lands 901 in the first row R11 and the second row R12, the wirings are connected to the four lands 901 in the first row R11. The pattern 902 cannot be connected. Therefore, a signal output from the BGA package 800 (FIG. 10) through the four lands 901 cannot be extracted to the outside using the wiring pattern 902 on the upper surface of the wiring substrate 900.

そのため、配線基板９００が単層の基板からなる場合には、第１列Ｒ１１の１２個のランド９０１は、ビア（図示せず）を介して配線基板９００の下面に形成される配線パターンに電気的に接続される。また、配線基板９００が多層基板からなる場合には、上記１２個のランドはビアを介して他の基板に形成される配線パターンに電気的に接続される。これにより、第１列Ｒ１１のランド９０１を介してＢＧＡパッケージ８００から出力される信号を外部に引き出すことが可能となる。   Therefore, when the wiring substrate 900 is formed of a single layer substrate, the twelve lands 901 in the first row R11 are electrically connected to the wiring pattern formed on the lower surface of the wiring substrate 900 via vias (not shown). Connected. When the wiring board 900 is formed of a multilayer board, the twelve lands are electrically connected to a wiring pattern formed on another board through vias. As a result, a signal output from the BGA package 800 via the land 901 in the first row R11 can be extracted to the outside.

このように、配線基板の上面に複数列のランドが形成される場合、外側の２列を除く列のランドは、配線基板の下面または多層基板の他の基板に形成される配線パターンに接続しなければならない。   As described above, when a plurality of rows of lands are formed on the upper surface of the wiring board, the lands in the rows other than the outer two rows are connected to a wiring pattern formed on the lower surface of the wiring board or another substrate of the multilayer board. There must be.

そのため、ＢＧＡパッケージのはんだボールの列数が多い場合には、ＢＧＡパッケージを多層基板に実装しなければならない。以下、その一例として、上記（５−１）で例示したデコーダＬＳＩ５１を単体で収容したＢＧＡパッケージを、４層の基板（誘電体層）により構成される多層基板に実装する場合について説明する。なお、以下の説明においては、上記４層の基板を上方から順に第１〜第４層基板と称する。   Therefore, when the number of solder balls in the BGA package is large, the BGA package must be mounted on a multilayer board. Hereinafter, as an example, a case will be described in which a BGA package containing the decoder LSI 51 exemplified in the above (5-1) alone is mounted on a multilayer substrate composed of four layers (dielectric layers). In the following description, the four-layer substrates are referred to as first to fourth layer substrates in order from above.

また、本例においては、多層基板として、第１〜第４層基板を貫通するようにビア（スルーホール）が形成される低コストな貫通基板を用いるものとする。貫通基板においては、異なる基板に形成される配線パターン同士は、ビアにより電気的に接続される。また、各基板に形成される配線パターンは、ビアと一体的に形成されるランドに接続されることによりビアに電気的に接続される。   In this example, as the multilayer substrate, a low-cost through substrate in which vias (through holes) are formed so as to penetrate the first to fourth layer substrates is used. In the through substrate, wiring patterns formed on different substrates are electrically connected by vias. The wiring pattern formed on each substrate is electrically connected to the via by being connected to a land formed integrally with the via.

また、配線パターンは図１１と同様の規格で形成されるものとする。なお、規格上、ビアの直径は０．１ｍｍとし、ビアと一体的に形成されるランドの直径は、第１層基板の上面においては０．３ｍｍであり、それ以外の基板の上面および第４層基板の下面においては０．６ｍｍであるとする。また、規格上、ビアを中心とする直径０．６ｍｍ以内の領域（以下、クリアランス領域と称する）には、ランド（上記一体的に形成されるランドを除く）および配線パターン（上記一体的に形成されるランドに接続される配線パターンを除く）を形成してはならないものとする。   In addition, the wiring pattern is formed according to the same standard as in FIG. In the specification, the diameter of the via is 0.1 mm, and the diameter of the land formed integrally with the via is 0.3 mm on the upper surface of the first layer substrate. It is assumed that the thickness is 0.6 mm on the lower surface of the layer substrate. Further, according to the standard, an area having a diameter of 0.6 mm or less (hereinafter referred to as a clearance area) centered on the via is provided with a land (excluding the integrally formed land) and a wiring pattern (the above integrally formed). (Except for the wiring pattern connected to the land to be formed).

上記（５−１）で例示したＢＧＡパッケージにおいては、４１２個のはんだボールが７列に配置されている。このＢＧＡパッケージが実装される第１層基板の上面には、４１２個のはんだボールにそれぞれ対応する４１２個のランドが７列に配置される。以下の説明においては、上記７列を、内側から順に第１〜第７列と称する。   In the BGA package exemplified in (5-1) above, 412 solder balls are arranged in 7 rows. On the upper surface of the first layer substrate on which the BGA package is mounted, 412 lands corresponding to 412 solder balls are arranged in 7 rows. In the following description, the seven rows are referred to as first to seventh rows in order from the inside.

第１層基板の上面に７列のランドが形成される場合、図１１と同様に、外側の２列（第６および第７列）のランドを介してＢＧＡパッケージから出力される信号は、第１層基板の上面に形成される配線パターンを用いて外部に引き出すことができる。一方、内側の５列（第１〜第５列）のランドを介してＢＧＡパッケージから出力される信号は、他の基板に形成される配線パターンを用いなければ外部に引き出すことができない。   When seven rows of lands are formed on the upper surface of the first layer substrate, the signal output from the BGA package via the outer two rows (sixth and seventh rows) lands is the same as in FIG. The wiring pattern formed on the upper surface of the single-layer substrate can be used to lead out. On the other hand, signals output from the BGA package via the inner five rows (first to fifth rows) of lands cannot be extracted outside unless a wiring pattern formed on another substrate is used.

そのため、第１層基板に形成される第１〜第５列のランドと第２〜第４基板に形成される配線パターンとを接続するために、配線基板には、少なくとも第１〜第５列のランドと同数のビアを形成しなければならない。   Therefore, in order to connect the lands in the first to fifth columns formed on the first layer substrate and the wiring patterns formed on the second to fourth substrates, the wiring substrate includes at least the first to fifth columns. There must be as many vias as there are lands.

上述したように、ビアの周囲にはクリアランス領域（直径０．６ｍｍ）を設ける必要があるので、隣接するランド間（０．４ｍｍの間隔）にビアを形成することはできない。そのため、これら５列のランドに対応するビアは、列と列との間にそれぞれ形成しなければならない。   As described above, since it is necessary to provide a clearance region (diameter of 0.6 mm) around the via, it is not possible to form a via between adjacent lands (interval of 0.4 mm). Therefore, vias corresponding to these five rows of lands must be formed between the rows.

例えば、第５列のランドと他の基板の配線パターンとを接続するためのビア（以下、第５列のビアと称する）は、第５列のランドと第６列のランドとの間に形成される。詳細には、第５列の隣接する２つのランドおよびこの２つのランドに隣接する第６列の２つのランドの中心部に１つのビアが形成される。したがって、第５列の複数のランドに対応する複数のビアは、第５列のランドと第６列のランドとの間に１ｍｍのピッチで方形に配置される。   For example, a via (hereinafter referred to as a fifth row via) for connecting a fifth row land and a wiring pattern of another substrate is formed between the fifth row land and the sixth row land. Is done. Specifically, one via is formed at the center of two adjacent lands in the fifth row and two lands in the sixth row adjacent to the two lands. Accordingly, the plurality of vias corresponding to the plurality of lands in the fifth row are arranged in a square shape with a pitch of 1 mm between the lands in the fifth row and the lands in the sixth row.

同様に、第４列の複数のランドに対応する複数のビア（以下、第４列のビアと称する）は、第４列のランドと第５列のランドとの間に１ｍｍのピッチで方形に配置され、第３列の複数のランドに対応する複数のビア（以下、第３列のビアと称する）は、第３列のランドと第４列のランドとの間に１ｍｍのピッチで方形に配置される。   Similarly, a plurality of vias corresponding to a plurality of lands in the fourth row (hereinafter referred to as vias in the fourth row) are square with a pitch of 1 mm between the lands in the fourth row and the lands in the fifth row. A plurality of vias corresponding to the plurality of lands in the third row (hereinafter referred to as vias in the third row) are rectangular with a pitch of 1 mm between the lands in the third row and the lands in the fourth row. Be placed.

また、第２列の複数のランドに対応する複数のビア（以下、第２列のビアと称する）は、第２列のランドと第３列のランドとの間に１ｍｍのピッチで方形に配置され、第１列の複数のランドに対応する複数のビア（以下、第１列のビアと称する）は、第１列のランドと第２列のランドとの間に１ｍｍのピッチで方形に配置される。   A plurality of vias corresponding to the plurality of lands in the second row (hereinafter referred to as vias in the second row) are squarely arranged at a pitch of 1 mm between the lands in the second row and the lands in the third row. A plurality of vias corresponding to the plurality of lands in the first row (hereinafter referred to as first row vias) are squarely arranged at a pitch of 1 mm between the lands in the first row and the lands in the second row. Is done.

したがって、配線基板には、第１〜第５列のビアが、１ｍｍのピッチで方形に配置される。この場合、第２〜第４層基板において、クリアランス領域間の間隔、およびクリアランス領域とビアと一体的に形成されるランドとの間の間隔はそれぞれ０．４ｍｍとなり、それらの間にはそれぞれ１本の配線パターンしか形成することができない。すなわち、第２〜第４層基板の上面および第４層基板の下面においては、ビア間には１本の配線パターンしか形成することができない。   Therefore, vias in the first to fifth rows are arranged in a square at a pitch of 1 mm on the wiring board. In this case, in the second to fourth layer substrates, the distance between the clearance areas and the distance between the clearance areas and the lands formed integrally with the vias are each 0.4 mm, and 1 mm between them. Only a wiring pattern of a book can be formed. That is, only one wiring pattern can be formed between vias on the upper surface of the second to fourth layer substrates and the lower surface of the fourth layer substrate.

ここで、第５列のビアは最も外側に形成されている。したがって、第２〜第４層基板のいずれかの上面においては、図１１で説明した理由と同様の理由により、第５列のビアの全てに配線パターンを接続するとともに、第４列のビアの全てに配線パターンを接続することができる。したがって、第４列および第５列のランドを介してＢＧＡパッケージから出力される信号は、第２〜第４層基板のいずれかの上面に形成される配線パターンを用いて外部に引き出される。   Here, the vias in the fifth row are formed on the outermost side. Therefore, on the upper surface of any one of the second to fourth layer substrates, the wiring pattern is connected to all the vias in the fifth row for the same reason as described in FIG. Wiring patterns can be connected to all. Therefore, signals output from the BGA package through the fourth and fifth row lands are drawn to the outside using the wiring pattern formed on the upper surface of any one of the second to fourth layer substrates.

また、上述したように、クリアランス領域間の間隔、およびクリアランス領域とランドとの間には一本の配線パターンしか形成することができない。したがって、第１〜第３列のビアに接続される配線パターンは、第２〜第４層基板のうち上記第４および第５列のビアに接続される配線パターンが形成される基板を除く２つの基板の上面、および第４層基板の下面に、列ごとに形成しなければならない。すなわち、第１〜第３列のランドを介してＢＧＡパッケージから出力される信号は、第２〜第４層基板のうち２つの基板の上面に形成される配線パターンおよび第４層基板の下面に形成される配線パターンを用いてそれぞれ外部に引き出される。   Further, as described above, only one wiring pattern can be formed between the clearance area and between the clearance area and the land. Accordingly, the wiring patterns connected to the vias in the first to third columns exclude the substrate on which the wiring patterns connected to the vias in the fourth and fifth columns are formed among the second to fourth layer substrates. Each column must be formed on the upper surface of one substrate and the lower surface of the fourth layer substrate. That is, signals output from the BGA package through the lands in the first to third rows are transmitted to the wiring pattern formed on the upper surface of two of the second to fourth layer substrates and the lower surface of the fourth layer substrate. Each wiring pattern is formed and pulled out to the outside.

このように、外部端子として７列配置のはんだボールを有するＢＧＡパッケージを配線基板に実装する場合、４層の基板が必要となる。ここで、第１〜第４層基板の厚さがそれぞれ０．２ｍｍであるとした場合、配線基板の厚さは０．８ｍｍとなる。また、上記ＢＧＡパッケージの基板（配線基板）の厚さが０．８ｍｍであり、モールド部の厚さが０．５ｍｍであるとした場合、はんだボールの直径Ｌ１が０．６ｍｍであるので、上記ＢＧＡパッケージの厚さは１．９ｍｍとなる。したがって、上記ＢＧＡパッケージを配線基板に実装した場合、ＢＧＡパッケージと配線基板との合計の厚さは２．７ｍｍとなる。   Thus, when a BGA package having seven rows of solder balls as external terminals is mounted on a wiring board, a four-layer board is required. Here, when the thickness of the first to fourth layer substrates is 0.2 mm, the thickness of the wiring substrate is 0.8 mm. When the thickness of the BGA package substrate (wiring substrate) is 0.8 mm and the thickness of the mold part is 0.5 mm, the solder ball diameter L1 is 0.6 mm. The thickness of the BGA package is 1.9 mm. Therefore, when the BGA package is mounted on a wiring board, the total thickness of the BGA package and the wiring board is 2.7 mm.

一方、本実施の形態に係る半導体モジュール２０５においては、上記（５−１）で例示したデコーダＬＳＩ５１およびＲＡＭ５２，５３を、１２０本のリード線２２９（外部端子）が端子間ピッチ０．４ｍｍで１列に設けられたＱＦＰ内に収容することができる。   On the other hand, in the semiconductor module 205 according to the present embodiment, the decoder LSI 51 and the RAMs 52 and 53 exemplified in the above (5-1) are replaced with 120 lead wires 229 (external terminals) with a terminal pitch of 0.4 mm. It can be accommodated in a QFP provided in a row.

この場合、リード線２２９が１列に配置されているので、１２０本のリード線２２９の全てを、上記と同様の規格（幅０．１ｍｍの配線パターンを、配線パターン間の間隔を０．１ｍｍ以上確保して形成）で基板２０１ａ上に形成された配線パターン２０１ｂに接続することができる。すなわち、単層の基板２０１ａを用いて、全てのリード線２２９に配線パターン２０１ｂを接続することができる。したがって、配線基板２０１の厚さは、単層の基板２０１ａの厚さである０．２ｍｍとなる。   In this case, since the lead wires 229 are arranged in one row, all of the 120 lead wires 229 are set to the same standard as described above (a wiring pattern having a width of 0.1 mm and a spacing between the wiring patterns of 0.1 mm). By securing the above, it can be connected to the wiring pattern 201b formed on the substrate 201a. That is, the wiring pattern 201b can be connected to all the lead wires 229 using the single layer substrate 201a. Therefore, the thickness of the wiring board 201 is 0.2 mm, which is the thickness of the single-layer board 201a.

また、上述したように、本実施の形態においては、基板材料および絶縁層材料としてシリコンおよびポリイミドが用いられているので、半導体モジュール２０５を１．２ｍｍの厚さで形成することができる。したがって、半導体モジュール２０５を配線基板２０１に実装した場合、半導体モジュール２０５と配線基板２０１との合計の厚さは１．４ｍｍとなる。   Further, as described above, in this embodiment, since silicon and polyimide are used as the substrate material and the insulating layer material, the semiconductor module 205 can be formed with a thickness of 1.2 mm. Therefore, when the semiconductor module 205 is mounted on the wiring board 201, the total thickness of the semiconductor module 205 and the wiring board 201 is 1.4 mm.

すなわち、本実施の形態によれば、デコーダＬＳＩ５１を単体でＢＧＡパッケージに収容する場合に比べて、薄い配線基板２０１に半導体モジュール２０５を実装することができるとともに、半導体モジュール２０５自体の厚さを十分に薄くすることができる。それにより、半導体モジュール２０５および配線基板２０１を十分に薄型化することができるので、電子機器のさらなる薄型化が可能となる。   That is, according to the present embodiment, the semiconductor module 205 can be mounted on the thin wiring board 201 and the thickness of the semiconductor module 205 itself is sufficiently large as compared with the case where the decoder LSI 51 is housed in the BGA package alone. Can be thinned. Thereby, since the semiconductor module 205 and the wiring board 201 can be sufficiently thinned, the electronic device can be further thinned.

（５−３）他の効果
上述したように、本実施の形態に係る半導体モジュール２０５においては、シリコン基板２１０上にポリイミドからなる第１〜第４の絶縁層２１１〜２１４が積層され、各絶縁層上に配線パターンが形成されている。この場合、シリコンおよびポリイミドは、ＢＧＡパッケージ等で用いられるガラスエポキシ等の基板材料およびプリプレグ等の絶縁材料に比べて安価であるので、半導体モジュール２０５の製造コストを大幅に低減することができる。 (5-3) Other Effects As described above, in the semiconductor module 205 according to the present embodiment, the first to fourth insulating layers 211 to 214 made of polyimide are stacked on the silicon substrate 210, and each insulation is performed. A wiring pattern is formed on the layer. In this case, since silicon and polyimide are less expensive than a substrate material such as glass epoxy and an insulating material such as prepreg used in a BGA package or the like, the manufacturing cost of the semiconductor module 205 can be significantly reduced.

また、シリコン、ポリイミドおよびダイパッド２１５の材料として用いられているウレタンシートは、モールド部２３０の材料として用いられているエポキシ樹脂との濡れ性が高い。したがって、モールド部２３０を容易かつ確実に形成することができるので、半導体モジュール２０５の歩留りが向上する。  In addition, the urethane sheet used as a material for silicon, polyimide, and the die pad 215 has high wettability with an epoxy resin used as a material for the mold part 230. Therefore, since the mold part 230 can be formed easily and reliably, the yield of the semiconductor module 205 is improved.

また、本実施の形態においては、デコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給するための配線パターン２１６ａおよび配線パターン２１６ｃは第１の絶縁層２１１上および第３の絶縁層上２１３上に形成され、デコーダＬＳＩ５１からＲＡＭ５２，５３へ制御信号を伝送するための配線パターン２１６ｂは第２の絶縁層２１２上に形成され、デコーダＬＳＩ５１とＲＡＭ５２，５３との間でデータ信号を伝送するための配線パターン２１６ｇは第４の絶縁層２１４上に形成されている。このように、種々の配線パターンを絶縁層ごとに設けることにより、半導体モジュール２０５の配線密度を十分に向上させることが可能となる。それにより、高性能のデコーダＬＳＩ５１およびＲＡＭ５２，５３を半導体モジュール２０５内に収容することが可能となる。   In the present embodiment, the wiring pattern 216a and the wiring pattern 216c for supplying power to the decoder LSI 51 and the RAMs 52 and 53 are formed on the first insulating layer 211 and the third insulating layer 213. A wiring pattern 216b for transmitting a control signal from the decoder LSI 51 to the RAMs 52 and 53 is formed on the second insulating layer 212, and a wiring pattern 216g for transmitting a data signal between the decoder LSI 51 and the RAMs 52 and 53 is It is formed on the fourth insulating layer 214. Thus, by providing various wiring patterns for each insulating layer, the wiring density of the semiconductor module 205 can be sufficiently improved. As a result, the high-performance decoder LSI 51 and the RAMs 52 and 53 can be accommodated in the semiconductor module 205.

（６）差動信号伝送部の効果
本実施の形態に係る差動信号伝送部６００においては、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂの幅を十分に大きくすることができる。この場合、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂの形成が容易になるので、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂを高精度で形成することができる。それにより、各差動信号伝送路６０１〜６０４の差動インピーダンスを高精度で調整することが可能となる。 (6) Effect of differential signal transmission unit In the differential signal transmission unit 600 according to the present embodiment, the widths of the signal transmission lines 601a to 604a and 601b to 604b can be sufficiently increased. In this case, since the signal transmission lines 601a to 604a and 601b to 604b can be easily formed, the signal transmission lines 601a to 604a and 601b to 604b can be formed with high accuracy. Thereby, the differential impedance of each differential signal transmission line 601 to 604 can be adjusted with high accuracy.

また、信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂは、互いに対向するように基板２０１ａの上面および下面に設けられている。したがって、図９で示したマイクロストリップラインにより構成される差動信号伝送路に比べて基板２０１ａの同一面に形成される線路の数が少なくなるので、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂのそれぞれの幅が大きくなっても、差動信号伝送部６００の幅方向の大きさが大きくなることを防止することができる。   The signal transmission lines 601a to 604a and the signal transmission lines 601b to 604b are provided on the upper surface and the lower surface of the substrate 201a so as to face each other. Accordingly, since the number of lines formed on the same surface of the substrate 201a is smaller than that of the differential signal transmission path constituted by the microstrip line shown in FIG. 9, the signal transmission lines 601a to 604a and 601b to 604b Even if the respective widths are increased, it is possible to prevent the differential signal transmission unit 600 from increasing in size in the width direction.

また、この場合、上記図９の例に比べて、信号伝送線路間に形成される間隔の数が減少するので、差動信号伝送部６００の幅方向の大きさが大きくなることを確実に防止することができる。   Further, in this case, since the number of intervals formed between the signal transmission lines is reduced as compared with the example of FIG. 9 described above, it is possible to reliably prevent the differential signal transmission unit 600 from increasing in the width direction. can do.

これらの結果、配線基板２０１の小型化が可能となる。   As a result, the wiring board 201 can be downsized.

また、信号伝送線路６０１ａ，６０１ｂ、信号伝送線路６０２ａ，６０２ｂ、信号伝送線路６０３ａ，６０３ｂおよび信号伝送線路６０４ａ，６０４ｂはそれぞれ同じ大きさで形成されている。この場合、信号伝送線路６０１ａ，６０１ｂ、信号伝送線路６０２ａ，６０２ｂ、信号伝送線路６０３ａ，６０３ｂおよび信号伝送線路６０４ａ，６０４ｂのインピーダンスをそれぞれ互いに等しくすることができる。それにより、差動信号伝送路６０１〜６０４の差動インピーダンスをより高精度で調整することができる。   Further, the signal transmission lines 601a and 601b, the signal transmission lines 602a and 602b, the signal transmission lines 603a and 603b, and the signal transmission lines 604a and 604b are formed in the same size. In this case, the impedances of the signal transmission lines 601a and 601b, the signal transmission lines 602a and 602b, the signal transmission lines 603a and 603b, and the signal transmission lines 604a and 604b can be made equal to each other. Thereby, the differential impedance of the differential signal transmission lines 601 to 604 can be adjusted with higher accuracy.

また、配線基板２０１は、単層の基板２０１ａを有するいわゆる両面プリント基板である。差動信号伝送部６００を有しつつ、単層の基板２０１ａからなる配線基板２０１を用いることができるので、配線基板２０１の材料費を低減することができる。   The wiring board 201 is a so-called double-sided printed board having a single-layer board 201a. Since the wiring substrate 201 including the single layer substrate 201a can be used while having the differential signal transmission unit 600, the material cost of the wiring substrate 201 can be reduced.

つまり、本実施の形態においては、差動信号伝送部６００のインピーダンスの精度を上げながら、配線基板２０１を十分に小型化および低コスト化することができる。その結果、電子機器の小型化および低コスト化が可能となる。   That is, in the present embodiment, it is possible to sufficiently reduce the size and cost of the wiring board 201 while increasing the accuracy of the impedance of the differential signal transmission unit 600. As a result, the electronic device can be reduced in size and cost.

（７）半導体モジュールの他の例
上記においては、半導体モジュール２０５がＱＦＰまたはＳＯＰの構成を有する場合について説明したが、半導体モジュール２０５がＢＧＡタイプ等の他の構成を有してもよい。 (7) Other Examples of Semiconductor Module In the above description, the semiconductor module 205 has a QFP or SOP configuration, but the semiconductor module 205 may have another configuration such as a BGA type.

例えば、半導体モジュール２０５がＢＧＡタイプの構成を有する場合には、リード線２２９の代わりに、ダイパッド２１５の下面上に信号入出力用の複数のパッドが形成される。そして、それら複数のパッド上に外部端子として複数のはんだボールが形成される。この場合、外部端子が６列以下に配置され、外部端子間のピッチが１．２７ｍｍ以上であることが好ましい。   For example, when the semiconductor module 205 has a BGA type configuration, a plurality of pads for signal input / output are formed on the lower surface of the die pad 215 instead of the lead wire 229. A plurality of solder balls are formed as external terminals on the plurality of pads. In this case, the external terminals are preferably arranged in six rows or less, and the pitch between the external terminals is preferably 1.27 mm or more.

なお、半導体モジュール２０５がＱＦＰまたはＳＯＰの構成を有する場合は、端子（リード線２２９）列数が１列であるので、端子（リード線２２９）間ピッチが１ｍｍ以下であっても、配線密度の低い配線基板２０１を用いることができる。   When the semiconductor module 205 has a QFP or SOP configuration, since the number of terminals (lead wires 229) is one, even if the pitch between the terminals (lead wires 229) is 1 mm or less, the wiring density A low wiring board 201 can be used.

また、上記においては、シリコン基板２１０上に第１〜第４の絶縁層２１１〜２１４を設けた場合について説明したが、シリコン基板２１０上に３層以下の絶縁層が設けられてもよく、５層以上の絶縁層が設けられてもよい。   In the above description, the first to fourth insulating layers 211 to 214 are provided on the silicon substrate 210. However, three or less insulating layers may be provided on the silicon substrate 210. More than one insulating layer may be provided.

また、上記においては、第１の電源パッド２２０および第２の電源パッド２２１をそれぞれ１つずつ設けた場合について説明したが、２つ以上の第１の電源パッド２２０を設けてもよく、２つ以上の第２の電源パッド２２０を設けてもよい。   In the above description, the case where the first power supply pad 220 and the second power supply pad 221 are provided one by one has been described, but two or more first power supply pads 220 may be provided. The second power supply pad 220 described above may be provided.

また、上記においては、３つのＩＣチップ（デコーダＬＳＩ５１およびＲＡＭ５２，５３）を備えた半導体モジュール２０５について説明したが、半導体モジュール２０５が２つのＩＣチップを備えてもよく、４つ以上のＩＣチップを備えてもよい。   In the above description, the semiconductor module 205 including three IC chips (decoder LSI 51 and RAMs 52 and 53) has been described. However, the semiconductor module 205 may include two IC chips, and four or more IC chips may be included. You may prepare.

（８）差動信号伝送部の他の例
上記においては、差動信号伝送部６００が４つの差動信号伝送路６０１〜６０４を有する場合について説明したが、差動信号伝送部６００が１つ、２つまたは３つの差動信号伝送路を有してもよく、５つ以上の差動信号伝送路を有してもよい。 (8) Other examples of differential signal transmission unit In the above description, the case where the differential signal transmission unit 600 includes four differential signal transmission paths 601 to 604 has been described. However, one differential signal transmission unit 600 is provided. There may be two or three differential signal transmission lines, and there may be five or more differential signal transmission lines.

また、ビア６１０，６１１をインピーダンス調整用のビアとして機能させてもよい。例えば、信号伝送線路６０１ａの特性インピーダンスと信号伝送線路６０１ｂの特性インピーダンスとが等しくなるように、信号伝送線路６０１ａのビア６１０，６０１ｂの長さおよび径を調整してもよい。   Further, the vias 610 and 611 may function as impedance adjustment vias. For example, the lengths and diameters of the vias 610 and 601b of the signal transmission line 601a may be adjusted so that the characteristic impedance of the signal transmission line 601a is equal to the characteristic impedance of the signal transmission line 601b.

また、上記においては、単層の基板２０１ａを有する配線基板２０１に差動信号伝送部６００を形成した例について説明したが、複数の基板を有する配線基板に差動信号伝送部６００を形成してもよい。図１２に一例を示す。   In the above description, the example in which the differential signal transmission unit 600 is formed on the wiring substrate 201 having the single-layer substrate 201a has been described. However, the differential signal transmission unit 600 is formed on the wiring substrate having a plurality of substrates. Also good. An example is shown in FIG.

図１２は、複数の基板を有する配線基板に形成された差動信号伝送部６００の一例を示す斜視図である。   FIG. 12 is a perspective view showing an example of the differential signal transmission unit 600 formed on a wiring board having a plurality of boards.

図１２においては、基板２０１ａの上面側に基板５０１が設けられ、基板２０１ａの下面側に基板５０２が設けられている。基板２０１ａの上面側および下面側には、図８と同様に、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂが形成されている。なお、図１２の例においては、基板５０１の上面側にグランド線路６０５ｃ，６０６ｃが形成され、基板５０２の下面側にグランド線路６０５ｄ，６０６ｄが形成されている。   In FIG. 12, a substrate 501 is provided on the upper surface side of the substrate 201a, and a substrate 502 is provided on the lower surface side of the substrate 201a. Similarly to FIG. 8, signal transmission lines 601a to 604a and 601b to 604b and ground lines 605a, 605b, 606a, and 606b are formed on the upper surface side and the lower surface side of the substrate 201a. In the example of FIG. 12, ground lines 605 c and 606 c are formed on the upper surface side of the substrate 501, and ground lines 605 d and 606 d are formed on the lower surface side of the substrate 502.

このように、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂを基板と基板との間に形成することにより、配線基板２０１が積層基板である場合にも差動信号伝送部６００を配線基板２０１内に設けることができる。   As described above, the signal transmission lines 601a to 604a and 601b to 604b and the ground lines 605a, 605b, 606a, and 606b are formed between the substrates, so that the differential circuit even when the wiring substrate 201 is a multilayer substrate. The signal transmission unit 600 can be provided in the wiring board 201.

なお、グランド線路６０５ｃ，６０５ｄ，６０６ｃ，６０６ｄは形成しなくてもよい。また、基板５０１の上面側および下面側に信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂが形成されてもよく、基板５０２の上面側および下面側に信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂが形成されてもよい。   The ground lines 605c, 605d, 606c, and 606d need not be formed. In addition, signal transmission lines 601 a to 604 a and 601 b to 604 b and ground lines 605 a, 605 b, 606 a, and 606 b may be formed on the upper surface side and the lower surface side of the substrate 501. 601a to 604a and 601b to 604b and ground lines 605a, 605b, 606a, and 606b may be formed.

また、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂは誘電体の両面に形成されていればよい。例えば、多層基板に差動信号伝送部６００を設ける場合には、プリプレグ等の絶縁層の両面に信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂを形成してもよい。   The signal transmission lines 601a to 604a and 601b to 604b and the ground lines 605a, 605b, 606a, and 606b may be formed on both surfaces of the dielectric. For example, when the differential signal transmission unit 600 is provided on a multilayer substrate, the signal transmission lines 601a to 604a and 601b to 604b and the ground lines 605a, 605b, 606a, and 606b are formed on both surfaces of an insulating layer such as a prepreg. Good.

また、上記においては、基板２０１ａの両面にグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂを形成したが、グランド線路６０５ａおよびグランド線路６０５ｂを基板２０１ａを貫通するように一体的に形成し、グランド線路６０６ａおよび６０６ｂを基板２０１ａを貫通するように一体的に形成してもよい。   In the above, the ground lines 605a, 605b, 606a, and 606b are formed on both surfaces of the substrate 201a. However, the ground line 605a and the ground line 605b are integrally formed so as to penetrate the substrate 201a, and the ground line 606a and 606b may be integrally formed so as to penetrate the substrate 201a.

（９）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。 (9) Correspondence between each constituent element of claim and each element of the embodiment Hereinafter, an example of correspondence between each constituent element of the claim and each element of the embodiment will be described. It is not limited to.

上記実施の形態では、デコーダＬＳＩ５１およびＲＡＭ５２，５３が半導体チップの例であり、リード線２２９、電源パッド２２０，２２１およびはんだボールが複数の外部端子の例であり、モールド部２３０が封止層の例であり、デコーダＬＳＩ５１が第１の半導体チップの例であり、ＲＡＭ５２，５３が第２の半導体チップの例であり、ダイパッド２１５が基台の例であり、電源パッド２２０，２２１が第３のパッドの例であり、デコーダＬＳＩ５１およびＲＡＭ５２，５３の複数のパッドが信号伝送用の複数のパッド、第１および第２の半導体チップの複数のパッド、ならびに第１、第２、第４および第５のパッドの例であり、リード線２２９がリード端子の例である。   In the above embodiment, the decoder LSI 51 and the RAMs 52 and 53 are examples of semiconductor chips, the lead wires 229, the power supply pads 220 and 221 and the solder balls are examples of a plurality of external terminals, and the mold part 230 is a sealing layer. For example, the decoder LSI 51 is an example of a first semiconductor chip, the RAMs 52 and 53 are examples of a second semiconductor chip, the die pad 215 is an example of a base, and the power pads 220 and 221 are third examples. This is an example of a pad, and a plurality of pads of the decoder LSI 51 and the RAMs 52 and 53 are a plurality of pads for signal transmission, a plurality of pads of the first and second semiconductor chips, and the first, second, fourth and fifth pads. The lead wire 229 is an example of a lead terminal.

請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。   As each constituent element in the claims, various other elements having configurations or functions described in the claims can be used.

本発明は、種々の電気機器または電子機器等に利用することができる。   The present invention can be used for various electric devices or electronic devices.

本発明の一実施の形態に係る半導体モジュールが搭載されたテレビジョン受像機の概略背面図1 is a schematic rear view of a television receiver on which a semiconductor module according to an embodiment of the present invention is mounted. 映像処理ユニットの構成を示すブロック図Block diagram showing the configuration of the video processing unit 半導体モジュールを示す概略断面図Schematic sectional view showing a semiconductor module 半導体モジュールの下面図Bottom view of semiconductor module 配線基板上への半導体モジュールの実装状態を説明するための図Diagram for explaining the mounting state of the semiconductor module on the wiring board 差動信号伝送部を示す上面図Top view showing differential signal transmission section 信号伝送線路を説明するための図Diagram for explaining signal transmission line 図５および図６において点線で示す領域の斜視図5 and 6 are perspective views of regions indicated by dotted lines マイクロストリップラインにより構成される差動信号伝送路の一例を示す斜視図The perspective view which shows an example of the differential signal transmission path comprised by a microstrip line ＢＧＡパッケージの下面図の一例Example of bottom view of BGA package 図１０のＢＧＡパッケージが実装される配線基板を示す上面図FIG. 10 is a top view showing a wiring board on which the BGA package of FIG. 10 is mounted. 差動信号伝送部の一例を示す斜視図A perspective view showing an example of a differential signal transmission unit

符号の説明Explanation of symbols

１１ 合成回路
１２ デコーダ回路
１３ ＣＰＵ回路
１４ メモリインターフェース回路
２２，２３ リード線
５１ デコーダＬＳＩ
５２，５３ ＲＡＭ
１００ 電源ユニット
２００ 映像処理ユニット
２０１ 配線基板
２０１ａ 基板
２０５ 半導体モジュール
２１５ ダイパッド
２２０，２２１ 電源パッド
２２９ リード線
２３０ モールド部
３００ ディスプレイ駆動ユニット
４００ 表示装置
５００ 音声出力装置
５０１，５０２ 基板
６００ 差動信号伝送部
６０１〜６０４ 差動信号伝送路
６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂ 信号伝送線路
６０５ａ，６０５ｂ，６０５ｃ，６０５ｄ，６０６ａ，６０６ｂ，６０６ｃ，６０６ｄ グランド線路
６１０，６１１，６２０，６２１ ビア DESCRIPTION OF SYMBOLS 11 Synthesis circuit 12 Decoder circuit 13 CPU circuit 14 Memory interface circuit 22, 23 Lead wire 51 Decoder LSI
52, 53 RAM
DESCRIPTION OF SYMBOLS 100 Power supply unit 200 Video processing unit 201 Wiring board 201a Board | substrate 205 Semiconductor module 215 Die pad 220,221 Power supply pad 229 Lead wire 230 Mold part 300 Display drive unit 400 Display apparatus 500 Audio | voice output apparatus 501,502 Board | substrate 600 Differential signal transmission part 601 604 differential signal transmission line 601a to 604a, 601b to 604b signal transmission line 605a, 605b, 605c, 605d, 606a, 606b, 606c, 606d ground line 610, 611, 620, 621 via

Claims (11)

基台と、
前記基台上に設けられるシリコン基板と、
前記シリコン基板上に設けられ、複数の配線パターンを有する絶縁層と、
前記絶縁層上に実装される複数の半導体チップと、
前記複数の半導体チップに電気的に接続される複数の外部端子と、
前記複数の半導体チップ、前記シリコン基板および前記基台の上部を封止する封止層とを備え、
前記複数の半導体チップは前記複数の配線パターンのうち所定数の配線パターンによって相互に電気的に接続されることを特徴とする半導体モジュール。 The base,
A silicon substrate provided on the base;
An insulating layer provided on the silicon substrate and having a plurality of wiring patterns;
A plurality of semiconductor chips mounted on the insulating layer;
A plurality of external terminals electrically connected to the plurality of semiconductor chips;
A plurality of semiconductor chips, the silicon substrate, and a sealing layer for sealing the upper part of the base,
The plurality of semiconductor chips are electrically connected to each other by a predetermined number of wiring patterns among the plurality of wiring patterns. 前記複数の外部端子は前記封止層から側方または下方に露出することを特徴とする請求項１記載の半導体モジュール。 The semiconductor module according to claim 1, wherein the plurality of external terminals are exposed laterally or downward from the sealing layer. 前記複数の半導体チップは信号伝送用の複数のパッドを有し、前記複数の外部端子の数は前記複数の半導体チップの複数のパッドの合計の数より少ないことを特徴とする請求項１または２記載の半導体モジュール。 3. The plurality of semiconductor chips have a plurality of pads for signal transmission, and the number of the plurality of external terminals is smaller than the total number of the plurality of pads of the plurality of semiconductor chips. The semiconductor module as described. 前記複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、
前記第１の半導体チップの前記複数のパッドは、信号伝送用の複数の第１のパッドを含み、
前記第２の半導体チップの前記複数のパッドは、信号伝送用の複数の第２のパッドを含み、
前記複数の第１のパッドと前記複数の第２のパッドとは前記所定数の配線パターンを介して相互に電気的に接続されていることを特徴とする請求項１〜３のいずれかに記載の半導体モジュール。 The plurality of semiconductor chips include a first semiconductor chip having a plurality of pads, and a second semiconductor chip having a plurality of pads,
The plurality of pads of the first semiconductor chip include a plurality of first pads for signal transmission,
The plurality of pads of the second semiconductor chip include a plurality of second pads for signal transmission,
4. The plurality of first pads and the plurality of second pads are electrically connected to each other via the predetermined number of wiring patterns. Semiconductor module. 前記基台の下面に設けられる電力供給用の第３のパッドをさらに備え、
前記第３のパッドは、前記複数の半導体チップに電気的に接続されていることを特徴とする請求項１〜４のいずれかに記載の半導体モジュール。 A third pad for power supply provided on the lower surface of the base;
The semiconductor module according to claim 1, wherein the third pad is electrically connected to the plurality of semiconductor chips. 前記複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、
前記第１の半導体チップの前記複数のパッドは、電力供給用の複数の第４のパッドを含み、
前記第２の半導体チップの前記複数のパッドは、電力供給用の複数の第５のパッドを含み、
前記複数の第４のパッドおよび前記複数の第５のパッドは、前記第３のパッドに電気的に接続されることを特徴とする請求項５記載の半導体モジュール。 The plurality of semiconductor chips include a first semiconductor chip having a plurality of pads, and a second semiconductor chip having a plurality of pads,
The plurality of pads of the first semiconductor chip include a plurality of fourth pads for power supply,
The plurality of pads of the second semiconductor chip include a plurality of fifth pads for power supply,
6. The semiconductor module according to claim 5, wherein the plurality of fourth pads and the plurality of fifth pads are electrically connected to the third pads. 前記複数の外部端子は、前記複数の半導体チップへ信号を入出力するための複数のリード端子を含み、
前記封止層は、前記基台の上部側、前記シリコン基板、前記絶縁層、前記複数の半導体チップ、および前記複数のリード端子の一端側を封止し、
前記封止層、前記基台および前記絶縁層は樹脂材料からなることを特徴とする請求項１〜６のいずれかに記載の半導体モジュール。 The plurality of external terminals include a plurality of lead terminals for inputting / outputting signals to / from the plurality of semiconductor chips,
The sealing layer seals one end side of the upper side of the base, the silicon substrate, the insulating layer, the plurality of semiconductor chips, and the plurality of lead terminals,
The semiconductor module according to claim 1, wherein the sealing layer, the base, and the insulating layer are made of a resin material. 前記リード端子は、前記封止層から側方に露出するように前記封止層の周囲に沿って設けられることを特徴とする請求項７記載の半導体モジュール。 The semiconductor module according to claim 7, wherein the lead terminal is provided along the periphery of the sealing layer so as to be exposed laterally from the sealing layer. 前記絶縁層は積層された複数の絶縁層を含み、
前記複数の配線パターンの各々は、各絶縁層上に形成され、
前記複数の半導体チップは、前記複数の絶縁層のうち最上部の絶縁層上に実装されることを特徴とする請求項１〜８のいずれかに記載の半導体モジュール。 The insulating layer includes a plurality of stacked insulating layers,
Each of the plurality of wiring patterns is formed on each insulating layer,
The semiconductor module according to claim 1, wherein the plurality of semiconductor chips are mounted on an uppermost insulating layer among the plurality of insulating layers. 前記絶縁層は、ポリイミドからなることを特徴とする請求項１〜９のいずれかに記載の半導体モジュール。 The semiconductor module according to claim 1, wherein the insulating layer is made of polyimide. 前記複数の半導体チップは、集積回路チップを含むことを特徴とする請求項１〜１０のいずれかに記載の半導体モジュール。 The semiconductor module according to claim 1, wherein the plurality of semiconductor chips include integrated circuit chips.
JP2006272335A 2006-10-03 2006-10-03 Semiconductor module Expired - Fee Related JP4825634B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006272335A JP4825634B2 (en) 2006-10-03 2006-10-03 Semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006272335A JP4825634B2 (en) 2006-10-03 2006-10-03 Semiconductor module

Publications (2)

Publication Number Publication Date
JP2008091731A true JP2008091731A (en) 2008-04-17
JP4825634B2 JP4825634B2 (en) 2011-11-30

Family

ID=39375558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006272335A Expired - Fee Related JP4825634B2 (en) 2006-10-03 2006-10-03 Semiconductor module

Country Status (1)

Country Link
JP (1) JP4825634B2 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326709A (en) * 1994-05-30 1995-12-12 Samsung Electron Co Ltd Multichip semiconductor package and its preparation
JP2002228725A (en) * 2001-02-06 2002-08-14 Matsushita Electric Ind Co Ltd Semiconductor chip, multi-chip module and connection test method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326709A (en) * 1994-05-30 1995-12-12 Samsung Electron Co Ltd Multichip semiconductor package and its preparation
JP2002228725A (en) * 2001-02-06 2002-08-14 Matsushita Electric Ind Co Ltd Semiconductor chip, multi-chip module and connection test method

Also Published As

Publication number Publication date
JP4825634B2 (en) 2011-11-30

Similar Documents

Publication Publication Date Title
US10134663B2 (en) Semiconductor device
EP0638931B1 (en) Multi-chip module
US7208824B2 (en) Land grid array module
USRE42332E1 (en) Integrated circuit package, ball-grid array integrated circuit package
JP2006295136A (en) Stacked semiconductor package
JP2005026680A (en) Stacked ball grid array package and its manufacturing method
KR20020062820A (en) Semiconductor device having stacked multi chip module structure
JP2006196709A (en) Semiconductor device and manufacturing method thereof
JP2005033201A (en) Semiconductor package
JPWO2005122257A1 (en) Semiconductor device with built-in capacitor and manufacturing method thereof
JP5026735B2 (en) Semiconductor chip and semiconductor chip package
JPH11168150A (en) Semiconductor integrated circuit device
JP4825634B2 (en) Semiconductor module
JP2008535229A (en) Thin electronic module including a stack of electronic packages provided with connecting balls
US20090294960A1 (en) Semiconductor device
JP2008091732A (en) Differential signal transmission line and wiring board including the same
JP2008085032A (en) Semiconductor device
JP2003068974A (en) Semiconductor device
JP2005150771A (en) Wiring board, semiconductor device, and package stacks semiconductor device
WO2013153742A1 (en) Semiconductor device
US7939951B2 (en) Mounting substrate and electronic apparatus
US7187065B2 (en) Semiconductor device and semiconductor device unit
JP4640950B2 (en) Semiconductor device
JP2008135772A (en) Semiconductor device
JP4901466B2 (en) Circuit equipment

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110912

R150 Certificate of patent or registration of utility model

Ref document number: 4825634

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees