JP2008085244A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】隣接するコンタクト層同士の接触を抑えつつ、コンタクト抵抗を低減したコンタクトプラグを形成する。
【解決手段】配線構造１４から露出するシリコン基板１１の表面に、単結晶シリコン層をエピタキシャル成長し、第１コンタクト層２１を形成するステップと、第１コンタクト層２１の表面を露出するコンタクトホール２４を有する層間絶縁膜２３を形成するステップと、コンタクトホール２４から露出する第１コンタクト層２１の表面に単結晶シリコン層をエピタキシャル成長し、第２コンタクト層２５を形成するステップとを有する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、更に詳しくは、コンタクトプラグを備える半導体装置及びその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位としてメモリセルを備える。メモリセルは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとから構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。近年、ＤＲＡＭの高集積化、高性能化に伴い、ＤＲＡＭの配線ピッチは益々縮小されている。配線ピッチの縮小に伴い、メモリセルでは、シリコン基板とコンタクトプラグとの間の接触面積が縮小化され、コンタクト抵抗が増大する傾向がある。
コンタクトプラグは、一般にリン（Ｐ）、ヒ素（Ａｓ）等の不純物がドープされたポリシリコンで構成される。シリコン基板とコンタクトプラグとの間のコンタクト抵抗を低減するために、コンタクトプラグにドープする不純物の濃度を増加させる方法がある。しかし、コンタクトプラグ中の不純物の濃度を、これまで以上に増加させると、後工程の熱処理に際してコンタクトプラグ中の不純物がシリコン基板内へ拡散し、ＭＯＳＦＥＴにショートチャネル効果が生じるおそれがある。
上記に対して、特許文献１は、コンタクトプラグの形成に際して、エピタキシャル成長法によって単結晶シリコンから成るコンタクト層を成長させる方法を提案している。同文献では、コンタクト層を配線構造上に成長させると共に、不純物ドープ・ポリシリコンから成るプラグを介して、より上層の配線やキャパシタと接続させている。
特開平１０−１０７２１９号公報（図２）
特許文献１によれば、単結晶シリコンから成るコンタクト層をシリコン基板上にエピタキシャル成長させることによって、不純物をシリコン基板内へ拡散させることなく、シリコン基板とコンタクト層との界面抵抗を抑えることが出来る。また、コンタクト層を配線構造上へ等方的に成長させることによって、コンタクト層の頂部の寸法を充分に大きくして、プラグとの間の界面抵抗を抑えるものとしている。
しかし、配線ピッチの更なる縮小に伴い、隣接する素子形成領域同士は更に接近して来ている。このため、同文献の方法では、コンタクト層の成長に際して、図１４の符号１０１に示す間隙で、隣接するコンタクト層２１同士が素子分離構造１２の上部で接触するおそれが生じていた。
本発明は、上記に鑑み、コンタクトプラグを備える半導体装置及びその製造方法であって、隣接するコンタクト層同士の接触を抑えつつ、コンタクト抵抗を低減した半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、シリコン基板の表面を露出する第１の開口内に、シリコン層をエピタキシャル成長し、第１コンタクト層を形成するステップと、
前記第１コンタクト層の表面を露出する第２の開口を有する絶縁膜を形成するステップと、
前記第２の開口から露出する前記第１コンタクト層の表面にシリコン層をエピタキシャル成長し、第２コンタクト層を形成するステップと、
を有することを特徴とする。
また、本発明の半導体装置は、シリコン基板の表面を露出する第１の開口内にエピタキシャル成長によって形成された第１コンタクト層と、
前記第１コンタクト層を覆って堆積され、前記第１コンタクト層の表面を露出する第２の開口を有する絶縁膜と、
前記第２の開口から露出する第１コンタクト層の表面に接し、エピタキシャル成長によって前記第２の開口内に形成された第２のコンタクト層とを有することを特徴とする。
本発明に係る半導体装置の製造方法によれば、第１コンタクト層の表面にシリコン層をエピタキシャル成長し、第２コンタクト層を形成するので、第１コンタクト層と第２コンタクト層との間の界面抵抗を低減し、コンタクト抵抗を低減できる。コンタクト抵抗の増大を抑えつつ、第１コンタクト層の成長を抑えることによって、隣接する第１コンタクト層同士の接触を抑制できる。
本発明に係る半導体装置の製造方法では、前記第１の開口が、少なくとも側壁表面がそれぞれ絶縁膜で覆われた隣接する２つの配線層の間に形成されてもよい。この場合、好ましくは、前記第１コンタクト層の表面が、前記第１の開口の内部に位置するように形成される。第１コンタクト層の表面が、配線層上に位置しないようにすることによって、隣接する第１コンタクト層同士が配線層上で接近することを防ぎ、隣接する第１コンタクト層同士の接触をより効果的に抑制できる。
本発明に係る半導体装置の製造方法では、前記第１コンタクト層形成ステップと前記絶縁膜形成ステップとの間に、少なくとも前記第１コンタクト層を覆う表面絶縁層を堆積するステップと、該表面絶縁層をエッチングして前記第１コンタクト層の表面を露出する第３の開口を形成するステップとを更に有してもよい。絶縁膜中の不純物が第１コンタクト層へ拡散することを抑制できる。前記表面絶縁層は、好ましくはシリコン窒化膜である。
以下に、添付図面を参照し、本発明の実施形態を更に詳細に説明する。図１は、本発明の一実施形態に係る半導体装置を構成するＤＲＡＭ装置について、セルアレイ部のレイアウトを示す平面図である。半導体装置１０は、シリコン基板を備え、シリコン基板の表面部分にはＳＴＩ（Shallow Trench Isolation）型の素子分離構造１２が形成され、ＭＯＳＦＥＴが形成される素子形成領域３０を区画している。シリコン基板上には、素子形成領域３０と交差して、ワード線を構成するゲート電極１５を含む配線構造１４が相互に平行に延在している。
図２（ａ）、（ｂ）は、図１のＡ−Ａ線、Ｂ−Ｂ線に沿った断面を示す断面図である。図２（ａ）を参照すると、配線構造１４は、ゲート絶縁膜１３上に形成されたゲート電極１５と、ゲート電極１５の側壁に形成された側壁酸化膜１７と、ゲート電極１５及び側壁酸化膜１７上に形成された電極保護膜１６と、電極保護膜１６及び側壁酸化膜１７の側壁に形成されたサイドウォール絶縁膜１８とで構成されている。シリコン基板１１と配線構造１４との間にはゲート絶縁膜１３が形成され、素子分離構造１２上に形成された配線構造１４は、ダミーの配線構造を構成する。
ゲート電極１５は、不純物ドープ・ポリシリコン膜と、Ｔｉ、Ｗ等の金属膜と、ＴｉＮ、ＷＮ等の金属窒化物膜と、ＴｉＳｉ、ＷＳｉ等の金属シリサイド膜とを含む積層膜として構成される。電極保護膜１６は、ＳｉＮ膜及びＳｉＯ膜の積層膜として構成され、サイドウォール絶縁膜１８は、ＳｉＮから成る。
配線構造１４から露出するシリコン基板１１の表面部分には、ソース拡散層１９又はドレイン拡散層２０の高濃度領域がそれぞれ形成されている。ソース拡散層１９又はドレイン拡散層２０の高濃度領域の外側には、ソース拡散層１９又はドレイン拡散層２０の低濃度（ＬＤＤ：Lightly Doped Drain）領域が形成されている。この低濃度領域には、１×１０１２〜１×１０１４／ｃｍ２程度の不純物がドープされている。ゲート電極１５とこれに隣接するソース拡散層１９及びドレイン拡散層２０とが、ＭＯＳＦＥＴを構成する。
配線構造１４から露出するシリコン基板１１上には、エピタキシャル成長によって単結晶シリコンから成る第１コンタクト層２１が形成されている。第１コンタクト層２１は、配線構造１４よりも低く形成されている。
図２（ｂ）に示すように、ゲート電極１５の延在方向では、第１コンタクト層２１は、エピタキシャル成長によって等方的に成長し、頂面付近の寸法が底面の寸法よりも大きくなっている。第１コンタクト層２１には、１×１０１２〜１×１０１４／ｃｍ２程度のリン、ヒ素等の不純物がドープされている。第１コンタクト層２１上にはＳｉＮから成る薄いコンタクト保護膜２２、シリコン酸化膜、及び、Ｂ、Ｐ等の不純物がドープされたシリコン酸化膜から成る層間絶縁膜２３が順次に形成されている。
層間絶縁膜２３、シリコン酸化膜、及び、コンタクト保護膜２２を貫通して、第１コンタクト層２１の頂部を露出させるコンタクトホール２４が形成されている。コンタクトホール２４の内部を埋め込んで、第１コンタクト層２１上には、エピタキシャル成長によって単結晶シリコンから成る第２コンタクト層２５が形成されている。第２コンタクト層２５には、１×１０１３〜１×１０１５／ｃｍ２程度のＰ、Ａｓ等の不純物がドープされている。第１コンタクト層２１及び第２コンタクト層２５が、本発明のコンタクトプラグを構成する。層間絶縁膜２３及び第２コンタクト層２５の表面は平坦化されている。
層間絶縁膜２３及び第２コンタクト層２５上には、層間絶縁膜２６が成膜され、層間絶縁膜２６を貫通して、ソース拡散層１９に接続される第２コンタクト層２５の頂面を露出させるスルーホール２７が形成されている。スルーホール２７の内部及び層間絶縁膜２６上に連続して、ビット線２８が形成されている。層間絶縁膜２６は、ＳｉＯやＳｉＮで構成され、ビット線２８は、Ｔｉ、ＴｉＮ、Ｗ、又は、Ａｌなどを含む１又は複数の層から構成される。
図１に示したように、１つの素子形成領域３０には、ソース拡散層１９を共有して２つのＭＯＳＦＥＴが形成されている。各素子形成領域３０は、ゲート電極１５に直交する方向から僅かにずれた方向に延在している。ビット線２８は、ゲート電極１５と略直交方向に延在すると共に、ソース拡散層１９の上部で素子形成領域３０と交差している。
第１コンタクト層２１及び第２コンタクト層２５の何れも、底面よりも頂面が広くなっている。第１コンタクト層２１の底面は、配線構造１４から露出する素子形成領域３０の部分に接し、ゲート電極１５の延在方向に細長い平行四辺形の平面形状を有する。第１コンタクト層２１の頂面は、第１コンタクト層２１の底面に比して、ゲート電極１５の延在方向により細長い平行四辺形の平面形状を有する。第２コンタクト層２５の頂面は、素子形成領域３０の幅と略同じ長さの直径を有する円形の平面形状を有する。第２コンタクト層２５の底面は、第１コンタクト層２１の頂面と第２コンタクト層２５の頂面との重なりに略対応する平面形状を有する
図３〜図９は、図１、２の半導体装置１０を製造する各製造段階を順次に示す断面図である。これらの図で（ａ）、（ｂ）は、図２（ａ）、（ｂ）に対応する断面をそれぞれ示している。シリコン基板１１の表面部分にＳＴＩ型の素子分離構造１２を形成した後、シリコン基板１１の表面にゲート絶縁膜１３を形成する。ゲート絶縁膜１３上に導電膜及び絶縁膜を順次に堆積した後、ドライエッチングによって、これら導電膜及び絶縁膜をパターニングする。これによって、ゲート電極１５及び電極保護膜１６を形成する（図３）。
引き続き、上記ドライエッチングに伴うゲート絶縁膜１３の損傷の回復を目的として、基板温度を７５０〜１１００℃程度とする熱処理を行い、ゲート絶縁膜１３の損傷を回復させると共に、ゲート電極１５の側壁に側壁酸化膜１７を形成する。熱処理は、例えばランプアニール装置を用い、炉内で行う。
次いで、イオン注入技術を用いて、電極保護膜１６から露出するシリコン基板１１の表面部分に不純物を１×１０１２〜１×１０１４／ｃｍ２程度の濃度でドープし、ソース拡散層１９及びドレイン拡散層２０の低濃度領域を形成する。全面に薄い絶縁膜を成膜した後、エッチバックを行い、電極保護膜１６及び側壁酸化膜１７の側壁にサイドウォール絶縁膜１８を形成する（図４）。サイドウォール絶縁膜１８は、ＳｉＮ膜、酸化膜、又は、これらの積層膜、若しくは、Ａｌ２Ｏ３等の金属酸化膜などで構成する。
露出したシリコン基板１１の表面を酸及びアルカリ液で洗浄した後、in-situでＨ２雰囲気を生成し、基板温度を７００〜８５０℃程度とする熱処理を行う。引き続き、基板温度を７００〜８５０℃程度とし、露出したシリコン基板１１上に単結晶シリコンをエピタキシャル成長させ、第１コンタクト層２１を形成する（図５）。第１コンタクト層２１の形成に際しては、配線構造１４よりも低く形成する。図５（ｂ）に示したように、ゲート電極１５の延在方向では、第１コンタクト層２１を構成する単結晶シリコンが等方的に成長することによって、頂面付近の寸法が底面の寸法よりも大きく形成される。
次いで、イオン注入技術を用いて、第１コンタクト層２１に、Ｐ、Ａｓ等の不純物を１×１０１２〜１×１０１４／ｃｍ２程度の濃度でドープする。更に、ランプアニール装置を用いて、基板表面を９００〜１１００℃に加熱する熱処理を行い、ドープした不純物を拡散、活性化させる。引き続き、ＣＶＤ法を用いて全面に、ＳｉＮから成るコンタクト保護膜２２、シリコン酸化膜（図示なし）、Ｂ及びＰをドープしたシリコン酸化膜から成る層間絶縁膜２３を順次に堆積する。次いで、リフロー及びＣＭＰによって、層間絶縁膜２３の表面を平坦化する（図６）。
フォトリソグラフィ技術を用いて、層間絶縁膜２３上にマスクパターンを形成した後、ＲＩＥ（Reactive Ion Etching）法等のドライエッチング技術により、マスクパターンを用いて、層間絶縁膜２３、シリコン酸化膜、及び、コンタクト保護膜２２を開孔し、コンタクトホール２４を形成する（図７）。配線構造１４の壁面に形成されたコンタクト保護膜２２は、ドライエッチングによって、その厚みが減少する。
コンタクトホール２４内に露出した第１コンタクト層２１の表面を酸及びアルカリ液で洗浄した後、in-situでＨ２雰囲気を生成し、基板温度を７００〜８５０℃程度とする熱処理を行う。引き続き、基板温度を７００〜８５０℃程度とし、露出した第１コンタクト層２１上に単結晶シリコンをエピタキシャル成長させ、第２コンタクト層２５を形成する（図８）。
次いで、ＣＭＰによって、層間絶縁膜２３及び第２コンタクト層２５を研磨し、電極保護膜１６上に形成されたコンタクト保護膜２２が露出した時点で、研磨を停止する。引き続き、イオン注入技術を用いて、第２コンタクト層２５に、Ｐ、Ａｓ等の不純物を１×１０１３〜１×１０１５／ｃｍ２程度の濃度でドープする。更に、ランプアニール装置を用いて、基板表面を９００〜１１００℃に加熱する熱処理を行い、ドープした不純物を拡散、活性化させる（図９）。
コンタクト保護膜２２、層間絶縁膜２３、及び、第２コンタクト層２５上に、層間絶縁膜２６を成膜した後、層間絶縁膜２６を貫通して、ソース拡散層１９に接続される第２コンタクト層２５の頂面を露出させるスルーホール２７を形成する。スルーホール２７の内部を埋め込んで全面に導電材料を堆積した後、導電材料のパターニングを行い、スルーホール２７の内部及び層間絶縁膜２６上に連続するビット線２８を形成する。
本実施形態によれば、第２コンタクト層２５の形成に際して、第１コンタクト層２１上へ単結晶シリコンをエピタキシャル成長させることによって、第１コンタクト層２１と第２コンタクト層２５との間の界面抵抗を低減し、コンタクト抵抗を低減できる。また、コンタクト抵抗の増大を抑えつつ、第１コンタクト層２１の成長を抑えることによって、隣接するコンタクトプラグ同士の接触を抑制できる。従って、近年の配線ピッチが縮小された半導体装置においても、ＭＯＳＦＥＴのショートチャネル効果を抑制しつつも、高い特性及び信頼性を有する半導体装置を提供できる。
図１０は、図１に示した半導体装置１０について、キャパシタを含む構成を、図２（ａ）に対応する断面で示す断面図である。ビット線２８を覆って層間絶縁膜２６上には層間絶縁膜３１が成膜されている。層間絶縁膜３１及び層間絶縁膜２６を貫通し、ドレイン拡散層２０に接続する第２コンタクト層２５の頂面を露出させるスルーホール３２が形成され、スルーホール３２の内部には、導電材料から成るプラグ３３が形成されている。スルーホール３２及びプラグ３３は、第２コンタクト層２５とは中心をずらして形成されている。プラグ３３は、不純物ドープ・ポリシリコン、Ｔｉ、Ｗ等の金属、ＴｉＮ、ＷＮ等の金属窒化物、又は、ＴｉＳｉ、ＷＳｉ等の金属シリサイドなどを含む１又は複数の層から構成される。
プラグ３３の頂面に接続して層間絶縁膜３１上には導電材料から成るパッド３４が形成されている。パッド３４は、プラグ３３と同様の導電材料から構成され、平らな円柱状に形成されている。また、プラグ３３とは中心をずらして形成されている。パッド３４を覆って、層間絶縁膜３１及びプラグ３３上には、ＳｉＮから成る薄い層間絶縁膜３５が成膜されている。層間絶縁膜３５には、パッド３４の表面を露出させる略円形の開口３６が形成され、開口３６から露出したパッド３４上には、キャパシタの下部電極３７が形成されている。
キャパシタは、シリンダ型のキャパシタであって、下部電極３７は、開口３６から露出したパッド３４に接する円形状部分と、円形状部分の周縁から上方へ突出する円筒状部分とをする。下部電極３７の表面には、容量絶縁膜（図示なし）及び上部電極（図示なし）が順次に成膜されている。
下部電極３７は、ポリシリコン膜、Ｗ、Ｔｉ、Ｐｔ、Ｒｕ等の金属膜、又は、これらの金属窒化膜、若しくは、これらの膜の積層膜から成る。容量絶縁膜は、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ、ＺｒＯ等の金属酸化膜、若しくは、これらの膜の積層膜又は混合膜から成る。上部電極は、Ｗ、Ｔｉ、Ｐｔ、Ｒｕ等の金属膜、又は、これらの金属窒化膜、若しくは、これらの膜の積層膜から成る。
図１１（ａ）〜（ｃ）は、図１０に示した層間絶縁膜２６上の構造を製造する各製造段階を順次に示す断面図である。図２（ａ）に示したビット線２８を形成した後、ビット線２８を覆い層間絶縁膜２６上に層間絶縁膜３１を堆積する。層間絶縁膜３１及び層間絶縁膜２６を貫通し、第２コンタクト層２５頂面の周縁部を露出させるスルーホール３２を開孔する。スルーホール３２の内部を含み全面に導電材料を堆積した後、層間絶縁膜３１上に堆積した導電材料を除去することによって、プラグ３３を形成する（図１１（ａ））。
層間絶縁膜３１及びプラグ３３上に薄い導電材料を成膜した後、フォトリソグラフィ技術を用いて導電材料をパターニングし、プラグ３３に接続するパッド３４を形成する。パッド３４は、平らな円柱状に形成する。引き続き、パッド３４を覆って層間絶縁膜３１及びプラグ３３上に薄い層間絶縁膜３５を成膜する（図１１（ｂ））。
層間絶縁膜３５上にＳｉＯから成るシリンダ収容膜３８を堆積した後、シリンダ収容膜３８及び層間絶縁膜３５を開孔し、パッド３４の上面を露出させる略円筒状のシリンダ孔３９を形成する。層間絶縁膜３５に形成されたシリンダ孔３９の部分が開口３６を構成する。シリンダ孔３９の内部を含み全面に薄い導電膜を成膜した後、シリンダ収容膜３８上の導電膜を除去することによって、キャパシタの下部電極３７を形成する（図１１（ｃ））。シリンダ収容膜３８を除去した後、下部電極３７の表面に、容量絶縁膜及び上部電極を順次に成膜する。
第２コンタクト層２５の頂面が、コンタクトプラグの底面に比して充分に大きく形成されているので、プラグ３３を第２コンタクト層２５と中心をずらして配置でき、レイアウトの自由度を高めることが出来る。
図１２は、図１に示した半導体装置１０について、周辺回路部のレイアウトを示す平面図である。素子形成領域３０は、配線構造１４の延在方向と直交方向に細長い、略長方形の平面形状を有する。第１コンタクト層の底面２１ａは、配線構造１４から露出する素子形成領域３０の部分に接し、略長方形の平面形状を有する。
図１３は、図１２のXIII−XIII線に沿った断面を示す断面図である。周辺回路部では、第２コンタクト層２５が形成されていない。第１コンタクト層２１は、エピタキシャル成長によって等方的に成長し、配線構造１４に接する部分を除き、頂面の寸法が底面の寸法よりも大きくなっている。層間絶縁膜２６、層間絶縁膜２３、シリコン酸化膜（図示なし）、及び、コンタクト保護膜２２を貫通して、第１コンタクト層２１の頂面を露出させるスルーホール４１が形成されている。ビット線２８は、スルーホール４１の内部に形成された金属材料から成るプラグ４２と一体的に構成されている。
周辺回路部の製造方法は、下記を除いては図３〜９に示したセルアレイ部の製造方法と同様である。図７に示したセルアレイ部におけるコンタクトホール２４の開孔に際して、周辺回路部ではコンタクトホールを開孔しない。ビット線２８を収容するスルーホール２７の開孔に際して、周辺回路部では、層間絶縁膜２６、層間絶縁膜２３、及び、コンタクト保護膜２２を貫通して、第１コンタクト層２１の頂面を露出させるスルーホール４１を開孔する。ビット線２８の形成に際して、ビット線２８を構成する金属材料をスルーホール４１の内部に埋め込み、ビット線２８と第１コンタクト層２１とを接続するプラグ４２をビット線２８と一体的に形成する。
周辺回路部では、セルアレイ部に比して、ゲート電極１５のピッチが大きいので、第１コンタクト層２１の頂面上に充分な面積を確保できる。このため、第１コンタクト層２１の頂面上に、第２コンタクト層２５よりも抵抗率の小さな金属材料から成るプラグ４２を接続することによって、コンタクト抵抗を更に低減できる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
本発明の一実施形態に係る半導体装置について、セルアレイ部のレイアウトを示す平面図である。 図２（ａ）、（ｂ）は、図１のＡ−Ａ線、Ｂ−Ｂ線に沿った断面をそれぞれ示す断面図である。 図３（ａ）、（ｂ）は、図１、２の半導体装置を製造する一製造段階をそれぞれ示す断面図である。 図４（ａ）、（ｂ）は、図３に後続する一製造段階をそれぞれ示す断面図である。 図５（ａ）、（ｂ）は、図４に後続する一製造段階をそれぞれ示す断面図である。 図６（ａ）、（ｂ）は、図５に後続する一製造段階をそれぞれ示す断面図である。 図７（ａ）、（ｂ）は、図６に後続する一製造段階をそれぞれ示す断面図である。 図８（ａ）、（ｂ）は、図７に後続する一製造段階をそれぞれ示す断面図である。 図９（ａ）、（ｂ）は、図８に後続する一製造段階をそれぞれ示す断面図である。 キャパシタを含む半導体装置の構成を示す断面図である。 図１１（ａ）〜（ｃ）は、図１０の半導体装置を製造する各製造段階を順次に示す断面図である。 半導体装置の周辺回路部のレイアウトを示す平面図である。 図１２のXIII−XIII線に沿った断面を示す断面図である。 従来の半導体装置の問題点を説明するための断面図である。
符号の説明
１０：半導体装置
１１：シリコン基板
１２：素子分離構造
１３：ゲート絶縁膜
１４：配線構造
１５：ゲート電極
１６：電極保護膜
１７：側壁酸化膜
１８：サイドウォール絶縁膜
１９：ソース拡散層
２０：ドレイン拡散層
２１：第１コンタクト層
２１ａ：第１コンタクト層の底面
２１ｂ：第１コンタクト層の頂面
２２：コンタクト保護膜
２３：層間絶縁膜
２４：コンタクトホール
２５：第２コンタクト層
２６：層間絶縁膜
２７：スルーホール
２８：ビット線
３０：素子形成領域
３１：層間絶縁膜
３２：スルーホール
３３：プラグ
３４：パッド
３５：層間絶縁膜
３６：開口
３７：下部電極
３８：シリンダ収容膜
３９：シリンダ孔
４１：スルーホール
４２：プラグ

Claims (8)

  1. シリコン基板の表面を露出する第１の開口内に、シリコン層をエピタキシャル成長し、第１コンタクト層を形成するステップと、
    前記第１コンタクト層の表面を露出する第２の開口を有する絶縁膜を形成するステップと、
    前記第２の開口から露出する前記第１コンタクト層の表面にシリコン層をエピタキシャル成長し、第２コンタクト層を形成するステップと、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１の開口が、少なくとも側壁表面がそれぞれ絶縁膜で覆われた隣接する２つの配線層の間に形成される、請求項１に記載の半導体装置の製造方法。
  3. 前記第１コンタクト層の表面が、前記第１の開口の内部に位置するように形成される、請求項２に記載の半導体装置の製造方法。
  4. 前記第１コンタクト層形成ステップと前記絶縁膜形成ステップとの間に、少なくとも前記第１コンタクト層を覆う表面絶縁層を堆積するステップと、該表面絶縁層をエッチングして前記第１コンタクト層の表面を露出する第３の開口を形成するステップとを更に有する、請求項３に記載の半導体装置の製造方法。
  5. 前記表面絶縁層がシリコン窒化膜である、請求項４に記載の半導体装置の製造方法。
  6. シリコン基板の表面を露出する第１の開口内にエピタキシャル成長によって形成された第１コンタクト層と、
    前記第１コンタクト層を覆って堆積され、前記第１コンタクト層の表面を露出する第２の開口を有する絶縁膜と、
    前記第２の開口から露出する第１コンタクト層の表面に接し、エピタキシャル成長によって前記第２の開口内に形成された第２のコンタクト層とを有することを特徴とする半導体装置。
  7. 前記第１の開口が、少なくとも側壁表面がそれぞれ絶縁膜で覆われた隣接する２つの配線層の間に形成されている、請求項６に記載の半導体装置。
  8. 前記第１コンタクト層と前記第２コンタクト層との間に堆積され、前記第１コンタクト層の表面に第３の開口を有する表面絶縁層を更に有する、請求項７に記載の半導体装置。
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