JP2008085244A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 29
- 239000010703 silicon Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 125
- 239000011229 interlayer Substances 0.000 abstract description 46
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- -1 TiN and WN Chemical class 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】隣接するコンタクト層同士の接触を抑えつつ、コンタクト抵抗を低減したコンタクトプラグを形成する。
【解決手段】配線構造14から露出するシリコン基板11の表面に、単結晶シリコン層をエピタキシャル成長し、第1コンタクト層21を形成するステップと、第1コンタクト層21の表面を露出するコンタクトホール24を有する層間絶縁膜23を形成するステップと、コンタクトホール24から露出する第1コンタクト層21の表面に単結晶シリコン層をエピタキシャル成長し、第2コンタクト層25を形成するステップとを有する。
【選択図】図2
【解決手段】配線構造14から露出するシリコン基板11の表面に、単結晶シリコン層をエピタキシャル成長し、第1コンタクト層21を形成するステップと、第1コンタクト層21の表面を露出するコンタクトホール24を有する層間絶縁膜23を形成するステップと、コンタクトホール24から露出する第1コンタクト層21の表面に単結晶シリコン層をエピタキシャル成長し、第2コンタクト層25を形成するステップとを有する。
【選択図】図2
Description
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、コンタクトプラグを備える半導体装置及びその製造方法に関する。
DRAM(Dynamic Random Access Memory)は、情報の記憶単位としてメモリセルを備える。メモリセルは、シリコン基板の表面部分に形成されたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)と、このMOSFETに接続されたキャパシタとから構成され、MOSFETを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。近年、DRAMの高集積化、高性能化に伴い、DRAMの配線ピッチは益々縮小されている。配線ピッチの縮小に伴い、メモリセルでは、シリコン基板とコンタクトプラグとの間の接触面積が縮小化され、コンタクト抵抗が増大する傾向がある。
コンタクトプラグは、一般にリン(P)、ヒ素(As)等の不純物がドープされたポリシリコンで構成される。シリコン基板とコンタクトプラグとの間のコンタクト抵抗を低減するために、コンタクトプラグにドープする不純物の濃度を増加させる方法がある。しかし、コンタクトプラグ中の不純物の濃度を、これまで以上に増加させると、後工程の熱処理に際してコンタクトプラグ中の不純物がシリコン基板内へ拡散し、MOSFETにショートチャネル効果が生じるおそれがある。
上記に対して、特許文献1は、コンタクトプラグの形成に際して、エピタキシャル成長法によって単結晶シリコンから成るコンタクト層を成長させる方法を提案している。同文献では、コンタクト層を配線構造上に成長させると共に、不純物ドープ・ポリシリコンから成るプラグを介して、より上層の配線やキャパシタと接続させている。
特開平10−107219号公報(図2)
特許文献1によれば、単結晶シリコンから成るコンタクト層をシリコン基板上にエピタキシャル成長させることによって、不純物をシリコン基板内へ拡散させることなく、シリコン基板とコンタクト層との界面抵抗を抑えることが出来る。また、コンタクト層を配線構造上へ等方的に成長させることによって、コンタクト層の頂部の寸法を充分に大きくして、プラグとの間の界面抵抗を抑えるものとしている。
しかし、配線ピッチの更なる縮小に伴い、隣接する素子形成領域同士は更に接近して来ている。このため、同文献の方法では、コンタクト層の成長に際して、図14の符号101に示す間隙で、隣接するコンタクト層21同士が素子分離構造12の上部で接触するおそれが生じていた。
本発明は、上記に鑑み、コンタクトプラグを備える半導体装置及びその製造方法であって、隣接するコンタクト層同士の接触を抑えつつ、コンタクト抵抗を低減した半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、シリコン基板の表面を露出する第1の開口内に、シリコン層をエピタキシャル成長し、第1コンタクト層を形成するステップと、
前記第1コンタクト層の表面を露出する第2の開口を有する絶縁膜を形成するステップと、
前記第2の開口から露出する前記第1コンタクト層の表面にシリコン層をエピタキシャル成長し、第2コンタクト層を形成するステップと、
を有することを特徴とする。
前記第1コンタクト層の表面を露出する第2の開口を有する絶縁膜を形成するステップと、
前記第2の開口から露出する前記第1コンタクト層の表面にシリコン層をエピタキシャル成長し、第2コンタクト層を形成するステップと、
を有することを特徴とする。
また、本発明の半導体装置は、シリコン基板の表面を露出する第1の開口内にエピタキシャル成長によって形成された第1コンタクト層と、
前記第1コンタクト層を覆って堆積され、前記第1コンタクト層の表面を露出する第2の開口を有する絶縁膜と、
前記第2の開口から露出する第1コンタクト層の表面に接し、エピタキシャル成長によって前記第2の開口内に形成された第2のコンタクト層とを有することを特徴とする。
前記第1コンタクト層を覆って堆積され、前記第1コンタクト層の表面を露出する第2の開口を有する絶縁膜と、
前記第2の開口から露出する第1コンタクト層の表面に接し、エピタキシャル成長によって前記第2の開口内に形成された第2のコンタクト層とを有することを特徴とする。
本発明に係る半導体装置の製造方法によれば、第1コンタクト層の表面にシリコン層をエピタキシャル成長し、第2コンタクト層を形成するので、第1コンタクト層と第2コンタクト層との間の界面抵抗を低減し、コンタクト抵抗を低減できる。コンタクト抵抗の増大を抑えつつ、第1コンタクト層の成長を抑えることによって、隣接する第1コンタクト層同士の接触を抑制できる。
本発明に係る半導体装置の製造方法では、前記第1の開口が、少なくとも側壁表面がそれぞれ絶縁膜で覆われた隣接する2つの配線層の間に形成されてもよい。この場合、好ましくは、前記第1コンタクト層の表面が、前記第1の開口の内部に位置するように形成される。第1コンタクト層の表面が、配線層上に位置しないようにすることによって、隣接する第1コンタクト層同士が配線層上で接近することを防ぎ、隣接する第1コンタクト層同士の接触をより効果的に抑制できる。
本発明に係る半導体装置の製造方法では、前記第1コンタクト層形成ステップと前記絶縁膜形成ステップとの間に、少なくとも前記第1コンタクト層を覆う表面絶縁層を堆積するステップと、該表面絶縁層をエッチングして前記第1コンタクト層の表面を露出する第3の開口を形成するステップとを更に有してもよい。絶縁膜中の不純物が第1コンタクト層へ拡散することを抑制できる。前記表面絶縁層は、好ましくはシリコン窒化膜である。
以下に、添付図面を参照し、本発明の実施形態を更に詳細に説明する。図1は、本発明の一実施形態に係る半導体装置を構成するDRAM装置について、セルアレイ部のレイアウトを示す平面図である。半導体装置10は、シリコン基板を備え、シリコン基板の表面部分にはSTI(Shallow Trench Isolation)型の素子分離構造12が形成され、MOSFETが形成される素子形成領域30を区画している。シリコン基板上には、素子形成領域30と交差して、ワード線を構成するゲート電極15を含む配線構造14が相互に平行に延在している。
図2(a)、(b)は、図1のA−A線、B−B線に沿った断面を示す断面図である。図2(a)を参照すると、配線構造14は、ゲート絶縁膜13上に形成されたゲート電極15と、ゲート電極15の側壁に形成された側壁酸化膜17と、ゲート電極15及び側壁酸化膜17上に形成された電極保護膜16と、電極保護膜16及び側壁酸化膜17の側壁に形成されたサイドウォール絶縁膜18とで構成されている。シリコン基板11と配線構造14との間にはゲート絶縁膜13が形成され、素子分離構造12上に形成された配線構造14は、ダミーの配線構造を構成する。
ゲート電極15は、不純物ドープ・ポリシリコン膜と、Ti、W等の金属膜と、TiN、WN等の金属窒化物膜と、TiSi、WSi等の金属シリサイド膜とを含む積層膜として構成される。電極保護膜16は、SiN膜及びSiO膜の積層膜として構成され、サイドウォール絶縁膜18は、SiNから成る。
配線構造14から露出するシリコン基板11の表面部分には、ソース拡散層19又はドレイン拡散層20の高濃度領域がそれぞれ形成されている。ソース拡散層19又はドレイン拡散層20の高濃度領域の外側には、ソース拡散層19又はドレイン拡散層20の低濃度(LDD:Lightly Doped Drain)領域が形成されている。この低濃度領域には、1×1012〜1×1014/cm2程度の不純物がドープされている。ゲート電極15とこれに隣接するソース拡散層19及びドレイン拡散層20とが、MOSFETを構成する。
配線構造14から露出するシリコン基板11上には、エピタキシャル成長によって単結晶シリコンから成る第1コンタクト層21が形成されている。第1コンタクト層21は、配線構造14よりも低く形成されている。
図2(b)に示すように、ゲート電極15の延在方向では、第1コンタクト層21は、エピタキシャル成長によって等方的に成長し、頂面付近の寸法が底面の寸法よりも大きくなっている。第1コンタクト層21には、1×1012〜1×1014/cm2程度のリン、ヒ素等の不純物がドープされている。第1コンタクト層21上にはSiNから成る薄いコンタクト保護膜22、シリコン酸化膜、及び、B、P等の不純物がドープされたシリコン酸化膜から成る層間絶縁膜23が順次に形成されている。
層間絶縁膜23、シリコン酸化膜、及び、コンタクト保護膜22を貫通して、第1コンタクト層21の頂部を露出させるコンタクトホール24が形成されている。コンタクトホール24の内部を埋め込んで、第1コンタクト層21上には、エピタキシャル成長によって単結晶シリコンから成る第2コンタクト層25が形成されている。第2コンタクト層25には、1×1013〜1×1015/cm2程度のP、As等の不純物がドープされている。第1コンタクト層21及び第2コンタクト層25が、本発明のコンタクトプラグを構成する。層間絶縁膜23及び第2コンタクト層25の表面は平坦化されている。
層間絶縁膜23及び第2コンタクト層25上には、層間絶縁膜26が成膜され、層間絶縁膜26を貫通して、ソース拡散層19に接続される第2コンタクト層25の頂面を露出させるスルーホール27が形成されている。スルーホール27の内部及び層間絶縁膜26上に連続して、ビット線28が形成されている。層間絶縁膜26は、SiOやSiNで構成され、ビット線28は、Ti、TiN、W、又は、Alなどを含む1又は複数の層から構成される。
図1に示したように、1つの素子形成領域30には、ソース拡散層19を共有して2つのMOSFETが形成されている。各素子形成領域30は、ゲート電極15に直交する方向から僅かにずれた方向に延在している。ビット線28は、ゲート電極15と略直交方向に延在すると共に、ソース拡散層19の上部で素子形成領域30と交差している。
第1コンタクト層21及び第2コンタクト層25の何れも、底面よりも頂面が広くなっている。第1コンタクト層21の底面は、配線構造14から露出する素子形成領域30の部分に接し、ゲート電極15の延在方向に細長い平行四辺形の平面形状を有する。第1コンタクト層21の頂面は、第1コンタクト層21の底面に比して、ゲート電極15の延在方向により細長い平行四辺形の平面形状を有する。第2コンタクト層25の頂面は、素子形成領域30の幅と略同じ長さの直径を有する円形の平面形状を有する。第2コンタクト層25の底面は、第1コンタクト層21の頂面と第2コンタクト層25の頂面との重なりに略対応する平面形状を有する
図3〜図9は、図1、2の半導体装置10を製造する各製造段階を順次に示す断面図である。これらの図で(a)、(b)は、図2(a)、(b)に対応する断面をそれぞれ示している。シリコン基板11の表面部分にSTI型の素子分離構造12を形成した後、シリコン基板11の表面にゲート絶縁膜13を形成する。ゲート絶縁膜13上に導電膜及び絶縁膜を順次に堆積した後、ドライエッチングによって、これら導電膜及び絶縁膜をパターニングする。これによって、ゲート電極15及び電極保護膜16を形成する(図3)。
引き続き、上記ドライエッチングに伴うゲート絶縁膜13の損傷の回復を目的として、基板温度を750〜1100℃程度とする熱処理を行い、ゲート絶縁膜13の損傷を回復させると共に、ゲート電極15の側壁に側壁酸化膜17を形成する。熱処理は、例えばランプアニール装置を用い、炉内で行う。
次いで、イオン注入技術を用いて、電極保護膜16から露出するシリコン基板11の表面部分に不純物を1×1012〜1×1014/cm2程度の濃度でドープし、ソース拡散層19及びドレイン拡散層20の低濃度領域を形成する。全面に薄い絶縁膜を成膜した後、エッチバックを行い、電極保護膜16及び側壁酸化膜17の側壁にサイドウォール絶縁膜18を形成する(図4)。サイドウォール絶縁膜18は、SiN膜、酸化膜、又は、これらの積層膜、若しくは、Al2O3等の金属酸化膜などで構成する。
露出したシリコン基板11の表面を酸及びアルカリ液で洗浄した後、in-situでH2雰囲気を生成し、基板温度を700〜850℃程度とする熱処理を行う。引き続き、基板温度を700〜850℃程度とし、露出したシリコン基板11上に単結晶シリコンをエピタキシャル成長させ、第1コンタクト層21を形成する(図5)。第1コンタクト層21の形成に際しては、配線構造14よりも低く形成する。図5(b)に示したように、ゲート電極15の延在方向では、第1コンタクト層21を構成する単結晶シリコンが等方的に成長することによって、頂面付近の寸法が底面の寸法よりも大きく形成される。
次いで、イオン注入技術を用いて、第1コンタクト層21に、P、As等の不純物を1×1012〜1×1014/cm2程度の濃度でドープする。更に、ランプアニール装置を用いて、基板表面を900〜1100℃に加熱する熱処理を行い、ドープした不純物を拡散、活性化させる。引き続き、CVD法を用いて全面に、SiNから成るコンタクト保護膜22、シリコン酸化膜(図示なし)、B及びPをドープしたシリコン酸化膜から成る層間絶縁膜23を順次に堆積する。次いで、リフロー及びCMPによって、層間絶縁膜23の表面を平坦化する(図6)。
フォトリソグラフィ技術を用いて、層間絶縁膜23上にマスクパターンを形成した後、RIE(Reactive Ion Etching)法等のドライエッチング技術により、マスクパターンを用いて、層間絶縁膜23、シリコン酸化膜、及び、コンタクト保護膜22を開孔し、コンタクトホール24を形成する(図7)。配線構造14の壁面に形成されたコンタクト保護膜22は、ドライエッチングによって、その厚みが減少する。
コンタクトホール24内に露出した第1コンタクト層21の表面を酸及びアルカリ液で洗浄した後、in-situでH2雰囲気を生成し、基板温度を700〜850℃程度とする熱処理を行う。引き続き、基板温度を700〜850℃程度とし、露出した第1コンタクト層21上に単結晶シリコンをエピタキシャル成長させ、第2コンタクト層25を形成する(図8)。
次いで、CMPによって、層間絶縁膜23及び第2コンタクト層25を研磨し、電極保護膜16上に形成されたコンタクト保護膜22が露出した時点で、研磨を停止する。引き続き、イオン注入技術を用いて、第2コンタクト層25に、P、As等の不純物を1×1013〜1×1015/cm2程度の濃度でドープする。更に、ランプアニール装置を用いて、基板表面を900〜1100℃に加熱する熱処理を行い、ドープした不純物を拡散、活性化させる(図9)。
コンタクト保護膜22、層間絶縁膜23、及び、第2コンタクト層25上に、層間絶縁膜26を成膜した後、層間絶縁膜26を貫通して、ソース拡散層19に接続される第2コンタクト層25の頂面を露出させるスルーホール27を形成する。スルーホール27の内部を埋め込んで全面に導電材料を堆積した後、導電材料のパターニングを行い、スルーホール27の内部及び層間絶縁膜26上に連続するビット線28を形成する。
本実施形態によれば、第2コンタクト層25の形成に際して、第1コンタクト層21上へ単結晶シリコンをエピタキシャル成長させることによって、第1コンタクト層21と第2コンタクト層25との間の界面抵抗を低減し、コンタクト抵抗を低減できる。また、コンタクト抵抗の増大を抑えつつ、第1コンタクト層21の成長を抑えることによって、隣接するコンタクトプラグ同士の接触を抑制できる。従って、近年の配線ピッチが縮小された半導体装置においても、MOSFETのショートチャネル効果を抑制しつつも、高い特性及び信頼性を有する半導体装置を提供できる。
図10は、図1に示した半導体装置10について、キャパシタを含む構成を、図2(a)に対応する断面で示す断面図である。ビット線28を覆って層間絶縁膜26上には層間絶縁膜31が成膜されている。層間絶縁膜31及び層間絶縁膜26を貫通し、ドレイン拡散層20に接続する第2コンタクト層25の頂面を露出させるスルーホール32が形成され、スルーホール32の内部には、導電材料から成るプラグ33が形成されている。スルーホール32及びプラグ33は、第2コンタクト層25とは中心をずらして形成されている。プラグ33は、不純物ドープ・ポリシリコン、Ti、W等の金属、TiN、WN等の金属窒化物、又は、TiSi、WSi等の金属シリサイドなどを含む1又は複数の層から構成される。
プラグ33の頂面に接続して層間絶縁膜31上には導電材料から成るパッド34が形成されている。パッド34は、プラグ33と同様の導電材料から構成され、平らな円柱状に形成されている。また、プラグ33とは中心をずらして形成されている。パッド34を覆って、層間絶縁膜31及びプラグ33上には、SiNから成る薄い層間絶縁膜35が成膜されている。層間絶縁膜35には、パッド34の表面を露出させる略円形の開口36が形成され、開口36から露出したパッド34上には、キャパシタの下部電極37が形成されている。
キャパシタは、シリンダ型のキャパシタであって、下部電極37は、開口36から露出したパッド34に接する円形状部分と、円形状部分の周縁から上方へ突出する円筒状部分とをする。下部電極37の表面には、容量絶縁膜(図示なし)及び上部電極(図示なし)が順次に成膜されている。
下部電極37は、ポリシリコン膜、W、Ti、Pt、Ru等の金属膜、又は、これらの金属窒化膜、若しくは、これらの膜の積層膜から成る。容量絶縁膜は、Ta2O5、Al2O3、HfO、ZrO等の金属酸化膜、若しくは、これらの膜の積層膜又は混合膜から成る。上部電極は、W、Ti、Pt、Ru等の金属膜、又は、これらの金属窒化膜、若しくは、これらの膜の積層膜から成る。
図11(a)〜(c)は、図10に示した層間絶縁膜26上の構造を製造する各製造段階を順次に示す断面図である。図2(a)に示したビット線28を形成した後、ビット線28を覆い層間絶縁膜26上に層間絶縁膜31を堆積する。層間絶縁膜31及び層間絶縁膜26を貫通し、第2コンタクト層25頂面の周縁部を露出させるスルーホール32を開孔する。スルーホール32の内部を含み全面に導電材料を堆積した後、層間絶縁膜31上に堆積した導電材料を除去することによって、プラグ33を形成する(図11(a))。
層間絶縁膜31及びプラグ33上に薄い導電材料を成膜した後、フォトリソグラフィ技術を用いて導電材料をパターニングし、プラグ33に接続するパッド34を形成する。パッド34は、平らな円柱状に形成する。引き続き、パッド34を覆って層間絶縁膜31及びプラグ33上に薄い層間絶縁膜35を成膜する(図11(b))。
層間絶縁膜35上にSiOから成るシリンダ収容膜38を堆積した後、シリンダ収容膜38及び層間絶縁膜35を開孔し、パッド34の上面を露出させる略円筒状のシリンダ孔39を形成する。層間絶縁膜35に形成されたシリンダ孔39の部分が開口36を構成する。シリンダ孔39の内部を含み全面に薄い導電膜を成膜した後、シリンダ収容膜38上の導電膜を除去することによって、キャパシタの下部電極37を形成する(図11(c))。シリンダ収容膜38を除去した後、下部電極37の表面に、容量絶縁膜及び上部電極を順次に成膜する。
第2コンタクト層25の頂面が、コンタクトプラグの底面に比して充分に大きく形成されているので、プラグ33を第2コンタクト層25と中心をずらして配置でき、レイアウトの自由度を高めることが出来る。
図12は、図1に示した半導体装置10について、周辺回路部のレイアウトを示す平面図である。素子形成領域30は、配線構造14の延在方向と直交方向に細長い、略長方形の平面形状を有する。第1コンタクト層の底面21aは、配線構造14から露出する素子形成領域30の部分に接し、略長方形の平面形状を有する。
図13は、図12のXIII−XIII線に沿った断面を示す断面図である。周辺回路部では、第2コンタクト層25が形成されていない。第1コンタクト層21は、エピタキシャル成長によって等方的に成長し、配線構造14に接する部分を除き、頂面の寸法が底面の寸法よりも大きくなっている。層間絶縁膜26、層間絶縁膜23、シリコン酸化膜(図示なし)、及び、コンタクト保護膜22を貫通して、第1コンタクト層21の頂面を露出させるスルーホール41が形成されている。ビット線28は、スルーホール41の内部に形成された金属材料から成るプラグ42と一体的に構成されている。
周辺回路部の製造方法は、下記を除いては図3〜9に示したセルアレイ部の製造方法と同様である。図7に示したセルアレイ部におけるコンタクトホール24の開孔に際して、周辺回路部ではコンタクトホールを開孔しない。ビット線28を収容するスルーホール27の開孔に際して、周辺回路部では、層間絶縁膜26、層間絶縁膜23、及び、コンタクト保護膜22を貫通して、第1コンタクト層21の頂面を露出させるスルーホール41を開孔する。ビット線28の形成に際して、ビット線28を構成する金属材料をスルーホール41の内部に埋め込み、ビット線28と第1コンタクト層21とを接続するプラグ42をビット線28と一体的に形成する。
周辺回路部では、セルアレイ部に比して、ゲート電極15のピッチが大きいので、第1コンタクト層21の頂面上に充分な面積を確保できる。このため、第1コンタクト層21の頂面上に、第2コンタクト層25よりも抵抗率の小さな金属材料から成るプラグ42を接続することによって、コンタクト抵抗を更に低減できる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
10:半導体装置
11:シリコン基板
12:素子分離構造
13:ゲート絶縁膜
14:配線構造
15:ゲート電極
16:電極保護膜
17:側壁酸化膜
18:サイドウォール絶縁膜
19:ソース拡散層
20:ドレイン拡散層
21:第1コンタクト層
21a:第1コンタクト層の底面
21b:第1コンタクト層の頂面
22:コンタクト保護膜
23:層間絶縁膜
24:コンタクトホール
25:第2コンタクト層
26:層間絶縁膜
27:スルーホール
28:ビット線
30:素子形成領域
31:層間絶縁膜
32:スルーホール
33:プラグ
34:パッド
35:層間絶縁膜
36:開口
37:下部電極
38:シリンダ収容膜
39:シリンダ孔
41:スルーホール
42:プラグ
11:シリコン基板
12:素子分離構造
13:ゲート絶縁膜
14:配線構造
15:ゲート電極
16:電極保護膜
17:側壁酸化膜
18:サイドウォール絶縁膜
19:ソース拡散層
20:ドレイン拡散層
21:第1コンタクト層
21a:第1コンタクト層の底面
21b:第1コンタクト層の頂面
22:コンタクト保護膜
23:層間絶縁膜
24:コンタクトホール
25:第2コンタクト層
26:層間絶縁膜
27:スルーホール
28:ビット線
30:素子形成領域
31:層間絶縁膜
32:スルーホール
33:プラグ
34:パッド
35:層間絶縁膜
36:開口
37:下部電極
38:シリンダ収容膜
39:シリンダ孔
41:スルーホール
42:プラグ
Claims (8)
- シリコン基板の表面を露出する第1の開口内に、シリコン層をエピタキシャル成長し、第1コンタクト層を形成するステップと、
前記第1コンタクト層の表面を露出する第2の開口を有する絶縁膜を形成するステップと、
前記第2の開口から露出する前記第1コンタクト層の表面にシリコン層をエピタキシャル成長し、第2コンタクト層を形成するステップと、
を有することを特徴とする半導体装置の製造方法。 - 前記第1の開口が、少なくとも側壁表面がそれぞれ絶縁膜で覆われた隣接する2つの配線層の間に形成される、請求項1に記載の半導体装置の製造方法。
- 前記第1コンタクト層の表面が、前記第1の開口の内部に位置するように形成される、請求項2に記載の半導体装置の製造方法。
- 前記第1コンタクト層形成ステップと前記絶縁膜形成ステップとの間に、少なくとも前記第1コンタクト層を覆う表面絶縁層を堆積するステップと、該表面絶縁層をエッチングして前記第1コンタクト層の表面を露出する第3の開口を形成するステップとを更に有する、請求項3に記載の半導体装置の製造方法。
- 前記表面絶縁層がシリコン窒化膜である、請求項4に記載の半導体装置の製造方法。
- シリコン基板の表面を露出する第1の開口内にエピタキシャル成長によって形成された第1コンタクト層と、
前記第1コンタクト層を覆って堆積され、前記第1コンタクト層の表面を露出する第2の開口を有する絶縁膜と、
前記第2の開口から露出する第1コンタクト層の表面に接し、エピタキシャル成長によって前記第2の開口内に形成された第2のコンタクト層とを有することを特徴とする半導体装置。 - 前記第1の開口が、少なくとも側壁表面がそれぞれ絶縁膜で覆われた隣接する2つの配線層の間に形成されている、請求項6に記載の半導体装置。
- 前記第1コンタクト層と前記第2コンタクト層との間に堆積され、前記第1コンタクト層の表面に第3の開口を有する表面絶縁層を更に有する、請求項7に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006266272A JP2008085244A (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
US11/864,169 US20080079171A1 (en) | 2006-09-29 | 2007-09-28 | Semiconductor device having an epitaxial-grown contact plug |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006266272A JP2008085244A (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008085244A true JP2008085244A (ja) | 2008-04-10 |
Family
ID=39260345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006266272A Pending JP2008085244A (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080079171A1 (ja) |
JP (1) | JP2008085244A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008130756A (ja) * | 2006-11-20 | 2008-06-05 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
JP2020181872A (ja) * | 2019-04-24 | 2020-11-05 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102015210923B4 (de) | 2015-06-15 | 2018-08-02 | Infineon Technologies Ag | Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2964960B2 (ja) * | 1996-09-27 | 1999-10-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US6635552B1 (en) * | 2000-06-12 | 2003-10-21 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
-
2006
- 2006-09-29 JP JP2006266272A patent/JP2008085244A/ja active Pending
-
2007
- 2007-09-28 US US11/864,169 patent/US20080079171A1/en not_active Abandoned
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008130756A (ja) * | 2006-11-20 | 2008-06-05 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
JP4552926B2 (ja) * | 2006-11-20 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2020181872A (ja) * | 2019-04-24 | 2020-11-05 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
JP7188264B2 (ja) | 2019-04-24 | 2022-12-13 | 株式会社デンソー | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20080079171A1 (en) | 2008-04-03 |
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|
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|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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