JP2008085209A - Semiconductor device and method for testing it - Google Patents
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Abstract
Description
本発明は、半導体装置及びそのテスト方法に関する。 The present invention relates to a semiconductor device and a test method thereof.
半導体装置においては、セル、または特定のトランジスタに対し、ストレステストを行っている。ストレステストとは、任意に選択したセルまたはトランジスタに対し、ストレスとなるような高電位を、そのゲートやドレイン等に印加し、その劣化の度合いを見るためのテストである。 In a semiconductor device, a stress test is performed on a cell or a specific transistor. The stress test is a test for applying a high potential that causes stress to an arbitrarily selected cell or transistor to its gate, drain, etc., and checking the degree of deterioration.
以下、ストレステストの一つの例として、ＮＯＲ型ＥＥＰＲＯＭセルのゲートストレステストを説明する。あるセルに対しストレステストを行う場合には、セルのドレインに接続されているビット線を接地し、セルのコントロールゲートであるワード線に高電位を印加する。これにより、セルのソースとドレインとの間に電位差がない状態で、セルのコントロールゲートと基板との間に高い電位差を生じさせることができる。これにより、セルのコントロールゲートの周囲に電気的なストレスが与えられる。 Hereinafter, a gate stress test of a NOR type EEPROM cell will be described as an example of the stress test. When performing a stress test on a certain cell, the bit line connected to the drain of the cell is grounded and a high potential is applied to the word line which is the control gate of the cell. Thereby, a high potential difference can be generated between the control gate of the cell and the substrate in a state where there is no potential difference between the source and drain of the cell. As a result, electrical stress is applied around the control gate of the cell.
このようなストレス状態では、コントロールゲート近傍の層間絶縁膜、例えばコントロールゲートとフローティングゲートとを絶縁する層間絶縁膜には、大きな電界がかかる。この電界によって、層間絶縁膜の絶縁性が良好でなかった場合には、電荷が層間絶縁膜を飛び越えてしまう現象（パンチスルー）が発生したり、層間絶縁膜が破壊されたりする。このような手法は、電界スクリーニングと呼ばれる。つまり、ストレステストとは、電界スクリーニングを利用し、充分な絶縁性を長い期間に及んで維持できるかを、確認するために行うものである。 In such a stress state, a large electric field is applied to an interlayer insulating film near the control gate, for example, an interlayer insulating film that insulates the control gate and the floating gate. If the insulating property of the interlayer insulating film is not good due to this electric field, a phenomenon that electric charges jump over the interlayer insulating film (punch-through) occurs or the interlayer insulating film is destroyed. Such a technique is called electric field screening. That is, the stress test is performed to confirm whether sufficient insulation can be maintained over a long period of time by using electric field screening.
また、互いに並行する複数のビット線のうち、ｎ番目のビット線に９Ｖ、ｎ＋１番目のビット線に０Ｖを同時に印加し、この状態を所定時間保持することで電気的なストレスを加速し、ビット線間に付着したゴミ等を検知する半導体装置が知られている（例えば特許文献１参照）。 In addition, among the plurality of bit lines parallel to each other, 9V is simultaneously applied to the nth bit line and 0V is simultaneously applied to the n + 1th bit line, and this state is maintained for a predetermined time to accelerate electrical stress. A semiconductor device that detects dust or the like attached between lines is known (see, for example, Patent Document 1).
現在のＮＯＲ型不揮発性メモリセルトランジスタでは、ビット線ショートのスクリーニングは、不揮発性メモリセルトランジスタの周辺部に位置し、不揮発性メモリセルトランジスタとビット線制御回路（カラムデコーダ）との間に接続されるリセットトランジスタを用いて行われている。リセットトランジスタは、ゲート、ソースに電圧を印加することによりメモリセルトランジスタのビット線に接続されているドレインより電位を引き出し、ストレスをかけられる構造となっている。 In the present NOR type nonvolatile memory cell transistor, bit line short screening is located at the periphery of the nonvolatile memory cell transistor and is connected between the nonvolatile memory cell transistor and the bit line control circuit (column decoder). This is done using a reset transistor. The reset transistor has a structure in which a voltage is applied to the gate and the source to draw a potential from the drain connected to the bit line of the memory cell transistor and to apply stress.
しかし、上記のような従来の半導体装置では、メモリセルトランジスタとは別に、ビット線にストレスをかけるためだけの回路（リセットトランジスタ）領域が必要となり、チップサイズ縮小の妨げとなるという問題を有していた。
そこで本発明は、リセットトランジスタを用いずにビット線間にストレスをかけることができ、チップサイズを縮小できる半導体装置を提供するものである。 Therefore, the present invention provides a semiconductor device in which stress can be applied between bit lines without using a reset transistor, and the chip size can be reduced.
本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されているものである。 A semiconductor device according to an aspect of the present invention includes a plurality of bit lines arranged along the column direction, a plurality of word lines arranged in pairs along the row direction, and the word lines forming a pair. One source line arranged between each of them, and an intersection of the bit line and the word line, a drain region on the bit line, a gate electrode on the word line, and a source region on the source line, respectively. A data portion having a plurality of memory cell transistors connected and capable of storing data is paired with the data portion so as to be adjacent to at least one end surface of the data portion along the row direction. The first and second dummy word lines, one dummy source line arranged between the first and second dummy word lines, the bit line and the first A plurality of first cells each having a characteristic electrically equivalent to that of the memory cell transistor are disposed at intersections with the me word line, a gate electrode is connected to the first dummy word line, and a source region is connected to the dummy source line. Each of the dummy cell transistors and the bit line and the second dummy word line are arranged at intersections, respectively, a gate electrode is connected to the second dummy word line, and a source region is connected to the dummy source line. A plurality of second dummy cell transistors having characteristics equivalent to those of the transistors, and each drain region of the first dummy cell transistors is connected to the corresponding bit line, and Each drain region of each of the two dummy cell transistors corresponds to every other bit. It is connected to, and the same bit line first, in which only one of the drain region or a second dummy cell transistors are connected.
また、本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続されているものである。 In addition, a semiconductor device according to one embodiment of the present invention includes a plurality of bit lines arranged in the column direction and a plurality of word lines arranged in pairs along the row direction. A source line arranged one by one between word lines and an intersection of the bit line and the word line, respectively, a drain region on the bit line, a gate electrode on the word line, and a source region on the source line Are connected along the row direction so as to be adjacent to at least one end surface along the row direction in the data portion, and a data portion having a plurality of memory cell transistors that are connected to each other and capable of storing data. A first dummy word line; a second dummy word line disposed between the first dummy word line and the data portion; and the first and second dummy words. Are arranged at the intersections of the dummy source line, one bit line and the first dummy word line, the gate electrode for the first dummy word line, and the source region for the dummy source line, respectively. Are connected to each other, and are arranged at intersections of the plurality of first dummy cell transistors having characteristics equivalent to the memory cell transistors and the bit lines and the second dummy word lines, respectively. A drain region, a gate electrode connected to the second dummy word line, and a source region connected to the dummy source line, and a plurality of second dummy cell transistors having characteristics equivalent to those of the memory cell transistor. The drain regions of the first dummy cell transistors are connected to the corresponding bit lines every other one. And those are.
また、本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って、対をなすように配列された第３、第４のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第４のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域および前記第３、第４のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されているものである。 In addition, a semiconductor device according to one embodiment of the present invention includes a plurality of bit lines arranged in the column direction and a plurality of word lines arranged in pairs along the row direction. A source line arranged one by one between word lines and an intersection of the bit line and the word line, respectively, a drain region on the bit line, a gate electrode on the word line, and a source region on the source line Are paired along the row direction so as to be adjacent to one of the end faces along the row direction in the data portion and a data portion having a plurality of memory cell transistors connected to each other. A pair is formed along the row direction so as to be adjacent to the other of the first and second dummy word lines arranged in this manner and the other end surface of the data portion along the row direction. The third and fourth dummy word lines arranged in this manner, the first dummy source line arranged between the first and second dummy word lines, and the third and fourth dummy words A second dummy source line arranged between the lines, and an intersection of the bit line and the first dummy word line, respectively, and a gate electrode, the first dummy word line, The source regions are respectively connected to the dummy source lines, and at the intersections of the plurality of first dummy cell transistors having characteristics equivalent to those of the memory cell transistors, the bit lines and the second dummy word lines, respectively. A plurality of gate electrodes connected to the second dummy word line and a source region connected to the first dummy source line, each having a characteristic electrically equivalent to the memory cell transistor. 2 dummy cell transistors are arranged at the intersections of the bit line and the third dummy word line, respectively, a gate electrode is connected to the third dummy word line, and a source region is connected to the second dummy source line. , A plurality of third dummy cell transistors having characteristics equivalent to those of the memory cell transistors, and the intersections of the bit lines and the fourth dummy word lines, respectively. A plurality of fourth dummy cell transistors, each having a gate electrode and a source region connected to the second dummy source line and having an electrically equivalent characteristic to the memory cell transistor, Each drain region is connected to the corresponding bit line every other one, and the second dummy cell Each drain region of the transistor is connected to the corresponding bit line, and each drain region of the third dummy cell transistor is connected to the corresponding bit line. Each drain region of each of the dummy cell transistors is connected to the corresponding bit line, and one drain region of the first or second dummy cell transistor and the third drain region are connected to the same bit line. Only the drain region of any one of the fourth dummy cell transistors is connected.
また、本発明の一態様による半導体装置は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されているものである。 In addition, a semiconductor device according to one embodiment of the present invention includes a plurality of bit lines arranged in the column direction and a plurality of word lines arranged in pairs along the row direction. A source line arranged one by one between word lines and an intersection of the bit line and the word line, respectively, a drain region on the bit line, a gate electrode on the word line, and a source region on the source line Are connected to each other and are arranged along the row direction so as to be adjacent to a data portion having a plurality of memory cell transistors capable of storing data and one of end faces along the row direction in the data portion. 1 dummy word line, a second dummy word line disposed between the first dummy word line and the data portion, and the row direction in the data portion A third dummy word line arranged along the row direction so as to be adjacent to the other side of the surface, and a fourth dummy word line arranged between the third dummy word line and the data portion And a first dummy source line disposed between the first and second dummy word lines and a second dummy disposed between the third and fourth dummy word lines. A source line, a bit line and an intersection of the first dummy word line, respectively, a gate electrode connected to the first dummy word line, and a source region connected to the first dummy source line, A plurality of first dummy cell transistors having characteristics equivalent to those of the memory cell transistors are arranged at intersections of the bit line and the second dummy word line, respectively, and the bit line has a drain region, the second of A plurality of second dummy cell transistors each having a gate electrode connected to a me word line and a source region connected to the first dummy source line and having an electrically equivalent characteristic to the memory cell transistor, the bit line, and the third The gate electrode is connected to the third dummy word line, and the source region is connected to the second dummy source line, respectively, and has an electrically equivalent characteristic to the memory cell transistor. A plurality of third dummy cell transistors disposed at intersections of the bit line and the fourth dummy word line, a drain region on the bit line, a gate electrode on the fourth dummy word line, the second Each source region is connected to each dummy source line, and has an electrically equivalent characteristic to the memory cell transistor. A plurality of fourth dummy cell transistors, each drain region of the first dummy cell transistor being connected to every other corresponding bit line, and each drain region of the third dummy cell transistor Are connected to the corresponding bit lines, and only one of the drain regions of the first and third dummy cell transistors is connected to the same bit line.
本発明の一態様による半導体装置のテスト方法は、カラム方向に沿って複数配列されたビット線と、ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、対をなす前記ワード線の間に１本ずつ配置されたソース線と、前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、前記第１のダミーワード線、前記第３のダミーワード線、前記ワード線、前記第１のダミーソース線および前記第２のダミーソース線に電位を印可する電位印加手段と、を備え、前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されている半導体装置のテスト方法であって、前記第１、第３のダミーワード線に第１の電位、前記第１のダミーソース線に第２の電位、前記第２のダミーソース線に第３の電位をそれぞれ同時に印加し、この状態を所定時間保持するものである。 A test method for a semiconductor device according to an aspect of the present invention includes a pair of bit lines arranged in the column direction and a plurality of word lines arranged in pairs along the row direction. A source line arranged one by one between the word lines and an intersection of the bit line and the word line, respectively, a drain region on the bit line, a gate electrode on the word line, and a source on the source line The regions are connected to each other and arranged along the row direction so as to be adjacent to a data portion having a plurality of memory cell transistors capable of storing data and one of end faces along the row direction in the data portion. A first dummy word line; a second dummy word line disposed between the first dummy word line and the data portion; and the row direction in the data portion. A third dummy word line arranged along the row direction so as to be adjacent to the other of the end surfaces along the line, and a fourth dummy word arranged between the third dummy word line and the data portion A first dummy source line disposed between the first and second dummy word lines, and a second disposed between the third and fourth dummy word lines. A dummy source line, and a gate electrode connected to the first dummy word line and a source region connected to the first dummy source line, respectively, at an intersection of the bit line and the first dummy word line; A plurality of first dummy cell transistors having characteristics equivalent to those of the memory cell transistors, and arranged at intersections of the bit lines and the second dummy word lines, respectively. A plurality of second dummy cell transistors each having a gate electrode connected to the second dummy word line and a source region connected to the first dummy source line and having characteristics electrically equivalent to the memory cell transistor; Disposed at intersections with the third dummy word line, respectively, a gate electrode connected to the third dummy word line and a source region connected to the second dummy source line, respectively, and electrically equivalent to the memory cell transistor A plurality of third dummy cell transistors having different characteristics, and arranged at intersections of the bit line and the fourth dummy word line, a drain region on the bit line, a gate electrode on the fourth dummy word line, A source region is connected to each of the second dummy source lines, and is electrically equivalent to the memory cell transistor. And applying a potential to the plurality of fourth dummy cell transistors, the first dummy word line, the third dummy word line, the word line, the first dummy source line, and the second dummy source line. And a potential applying means that connects each drain region of the first dummy cell transistor to the corresponding bit line, and each drain region of the third dummy cell transistor has one drain region. A test method for a semiconductor device, which is connected to the corresponding bit line and only one drain region of either the first or third dummy cell transistor is connected to the same bit line, A first potential is applied to the first and third dummy word lines, a second potential is applied to the first dummy source line, and a third potential is applied to the second dummy source line. Each was applied at the same time, it is to hold the state for a predetermined time.
本発明によれば、リセットトランジスタを用いずにビット線間にストレスをかけることができ、チップサイズを縮小できるという効果がある。 According to the present invention, stress can be applied between the bit lines without using a reset transistor, and the chip size can be reduced.
以下、本発明の実施の形態にかかる半導体装置について図面に基づいて説明する。 A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings.
（第１の実施形態）図１に本発明の第１の実施形態による半導体装置の端部の概略構成を示す。半導体装置はデータの格納が可能なメモリセルトランジスタと、メモリセルトランジスタと同じ工程で作られるため電気的に等価な特性をしているがメモリとしての使用はされないダミーセルトランジスタとを有するものである。図２に示すように、ダミーセルトランジスタが設けられるダミー部２２はメモリセルトランジスタが設けられるデータ部２１の外周部に位置する。図１は図２に示す概略回路構成図の左上端部に相当し、以下図１を用いて半導体装置の構成を説明する。 (First Embodiment) FIG. 1 shows a schematic configuration of an end portion of a semiconductor device according to a first embodiment of the present invention. The semiconductor device includes a memory cell transistor capable of storing data and a dummy cell transistor which is manufactured in the same process as the memory cell transistor and has an electrically equivalent characteristic but is not used as a memory. As shown in FIG. 2, the dummy part 22 where the dummy cell transistors are provided is located on the outer periphery of the data part 21 where the memory cell transistors are provided. 1 corresponds to the upper left end portion of the schematic circuit configuration diagram shown in FIG. 2, and the configuration of the semiconductor device will be described below with reference to FIG.
データ部２１では、ロー方向に沿って複数のワード線ＷＬ１〜ＷＬ４が対をなすように配列され、対をなすワード線ＷＬ１とＷＬ２との間にソース線ＳＬ１が配置され、対をなすワード線ＷＬ３とＷＬ４との間にソース線ＳＬ２が配置されている。カラム方向に沿って複数のビット線ＢＬ１〜ＢＬ３がそれぞれ直交するように配置されている。ビット線ＢＬとワード線ＷＬとの交点にメモリセルトランジスタ（図示しない）が設けられる。 In the data portion 21, a plurality of word lines WL1 to WL4 are arranged in pairs along the row direction, the source line SL1 is arranged between the paired word lines WL1 and WL2, and the paired word lines A source line SL2 is arranged between WL3 and WL4. A plurality of bit lines BL1 to BL3 are arranged so as to be orthogonal to each other along the column direction. A memory cell transistor (not shown) is provided at the intersection of the bit line BL and the word line WL.
ダミー部２２では、データ部２１にロー方向に沿うように隣接してダミーワード線ＤＷＬ１〜ＤＷＬ４が対をなすように配列され、対をなすダミーワード線ＤＷＬ１とＤＷＬ２の間にダミーソース線ＤＳＬ１が配置され、対をなすダミーワード線ＤＷＬ３とＤＷＬ４の間にダミーソース線ＤＳＬ２が配置される。また、データ部２１にカラム方向に沿うように隣接して配線ｓｏｕｒｃｅ及びダミービット線ＤＢＬ１〜ＤＢＬ６が配置される。配線ｓｏｕｒｃｅは、ソース線ＳＬおよびダミーソース線ＤＳＬに電位を印加するための配線である。ダミーワード線ＤＷＬと、ビット線ＢＬとの交点、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。また、ワード線ＷＬと、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。 In the dummy part 22, the dummy word lines DWL1 to DWL4 are arranged adjacent to the data part 21 along the row direction so as to form a pair, and the dummy source line DSL1 is provided between the paired dummy word lines DWL1 and DWL2. A dummy source line DSL2 is arranged between dummy word lines DWL3 and DWL4 that are arranged and make a pair. A wiring source and dummy bit lines DBL1 to DBL6 are arranged adjacent to the data portion 21 along the column direction. The wiring source is a wiring for applying a potential to the source line SL and the dummy source line DSL. Dummy cell transistors (not shown) are provided at intersections between the dummy word line DWL and the bit line BL, intersections with the wiring source, and intersections with the dummy bit line DBL. A dummy cell transistor (not shown) is provided at the intersection between the word line WL and the wiring source and the intersection with the dummy bit line DBL.
ワード線ＷＬ、ダミーワード線ＤＷＬはワード線制御回路２に接続されており、各ワード線ＷＬ、ダミーワード線ＤＷＬに制御電圧が印加されるように構成されている。ダミー部２２に配置されるワード線にも制御電圧を印加することができる。また、ビット線ＢＬ、配線ｓｏｕｒｃｅはビット線制御回路１に接続されており、各ビット線ＢＬに制御電圧が印加されるように構成されている。また、ソース線ＳＬ及びダミーソース線ＤＳＬに電位を印加することができる。
The word line WL and the dummy word line DWL are connected to the word
メモリセルトランジスタの制御ゲート電極はワード線ＷＬに接続され、ドレイン領域はビット線ＢＬに接続され、そのソース領域はソース線ＳＬに接続される。ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタは、ソース領域はダミーソース線ＤＳＬ１に接続され、ドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続される。ダミーワード線ＤＷＬ２に制御ゲート電極が接続されたダミーセルトランジスタも同様である。なお、制御ゲート電極がダミーワード線ＤＷＬ１に接続されたダミーセルトランジスタのドレイン領域が接続されたビット線ＢＬには、制御ゲート電極がダミーワード線ＤＷＬ２に接続されたダミーセルトランジスタのドレイン領域が接続されないような構成になっている。 The control gate electrode of the memory cell transistor is connected to the word line WL, the drain region is connected to the bit line BL, and the source region is connected to the source line SL. In the dummy cell transistor in which the control gate electrode is connected to the dummy word line DWL1, the source region is connected to the dummy source line DSL1, and the drain region is connected to the corresponding bit lines BL1 to BLn every other row in the row direction. The same applies to the dummy cell transistor in which the control gate electrode is connected to the dummy word line DWL2. Note that the drain region of the dummy cell transistor having the control gate electrode connected to the dummy word line DWL2 is not connected to the bit line BL to which the drain region of the dummy cell transistor having the control gate electrode connected to the dummy word line DWL1 is connected. It is the composition.
つまり、図２に示すように、ダミーワード線ＤＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−３、ＢＬｎ−１となる。また、ダミーワード線ＤＷＬ１に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ２、ＢＬ４、ＢＬ６、…、ＢＬｎ−２、ＢＬｎとなる。 That is, as shown in FIG. 2, the bit lines BL connected to the drain regions of the dummy cell transistors whose control gate electrodes are connected to the dummy word line DWL2 are bit lines BL1, BL3, BL5,..., BLn-3, BLn−. 1 Further, the bit lines BL connected to the drain region of the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL1 are bit lines BL2, BL4, BL6,..., BLn-2, BLn.
このような接続関係にすることで、ダミーワード線ＤＷＬ２（またはＤＷＬ１）およびダミーソース線ＤＳＬ１に電圧を印加した場合、ダミーワード線ＤＷＬ２（またはＤＷＬ１）に制御ゲート電極が接続されたダミーセルトランジスタがオンし、ドレイン領域を介し電圧が印可されるビット線ＢＬが一つおきに位置することになる。従って、隣り合う２本のビット線ＢＬの間には電位差が生じ、ストレスをかけることができる。 With this connection relationship, when a voltage is applied to the dummy word line DWL2 (or DWL1) and the dummy source line DSL1, the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL2 (or DWL1) is turned on. Then, every other bit line BL to which a voltage is applied through the drain region is positioned. Therefore, a potential difference is generated between two adjacent bit lines BL, and stress can be applied.
図３にダミーワード線ＤＷＬ１、ＤＷＬ２のビット線ＢＬ２方向に沿う縦断面を示す。ダミートランジスタＴ１、Ｔ２はソース領域Ｓ１を共通にするポリシリコン積層ゲート構造トランジスタである。トランジスタＴ２のドレイン領域Ｄ２は、ドレインコンタクト３及びヴィアＶ１を介して、ビット線ＢＬ２に接続される。ドレインコンタクト４とビット線ＢＬ２の間にはヴィアを設けないので、トランジスタＴ１のドレイン領域Ｄ１は、ビット線ＢＬ２に接続されない。
FIG. 3 shows a longitudinal section along the bit line BL2 direction of the dummy word lines DWL1 and DWL2. The dummy transistors T1 and T2 are polysilicon stacked gate structure transistors having a common source region S1. The drain region D2 of the transistor T2 is connected to the bit line BL2 via the
シリコン基板５表面にはゲート絶縁膜６ａを介して浮遊ゲート電極７が形成され、さらにその上にゲート絶縁膜６ｂを介してダミーワード線ＤＷＬに接続される制御ゲート電極８が形成され、制御ゲート電極８の上には絶縁膜９が設けられる。さらにこれらはバリア膜１０に覆われている。浮遊ゲート電極７はポリシリコンから成り、ゲート絶縁膜６ａ、６ｂはＯＮＯ膜（酸化膜―窒化膜―酸化膜の積層膜）で形成される。また、制御ゲート電極８はポリシリコン８ａとタングステンシリサイド（ＷＳｉ）８ｂの積層構造であるタングステンポリサイドであり、ゲート抵抗の低抵抗化のためにこのような構成になっている。絶縁膜９はテトラエトキシオルソシリケイト（ＴＥＯＳ）で形成され、タングステンシリサイド（ＷＳｉ）８ｂの酸化を防ぐ。保護膜１０は窒化ケイ素（ＳｉＮ）で形成され、浮遊ゲート電極７、制御ゲート電極８がドレインコンタクト３等と短絡することを防ぐ。ゲート絶縁膜６ａ、６ｂは酸化窒化膜を用いて形成してもよい。シリコン基板５表面と浮遊ゲート電極７との間でゲート絶縁膜６ａを介して、トンネル効果により電子の注入、排出が可能な構造となっている。
A floating
ダミーセルトランジスタはメモリセルとして動作することが意図されていないが、メモリセルトランジスタと同様にメモリセルとして動作することが可能である。また、ダミーセルトランジスタは、そのドレイン領域がビット線と接続しない場合があるという点を除いては、メモリセルトランジスタと同一の構成になっている。従って、メモリセルトランジスタの書き込み動作、消去動作及び読み出し動作について、図３を用いて以下に説明する。 The dummy cell transistor is not intended to operate as a memory cell, but can operate as a memory cell in the same manner as the memory cell transistor. The dummy cell transistor has the same configuration as the memory cell transistor except that the drain region may not be connected to the bit line. Accordingly, a write operation, an erase operation, and a read operation of the memory cell transistor will be described below with reference to FIG.
書き込み動作は、浮遊ゲート電極７に電子を蓄えてメモリセルトランジスタの初期閾値電圧を上昇させる動作である。即ち、選択されたビット線ＢＬに５Ｖ、選択されたワード線に接続される制御ゲート電極８に１０Ｖを印加し、ソース線ＳＬ及び基板（ウェル）５に０Ｖを印加すると、チャネル領域の熱電子の一部がゲート電界によってゲート絶縁膜６ａを介して浮遊ゲート電極７に注入されることにより、書き込みが行われる。
The write operation is an operation in which electrons are stored in the floating
消去動作は、浮遊ゲート電極７の電子を放出させ、メモリセルトランジスタの閾値電圧を初期閾値電圧を低くする動作である。即ち、選択されたビット線ＢＬをフローティングさせ、ソース線ＳＬに１０Ｖを印加し、制御ゲート電極８に接続される選択されたワード線ＷＬに−７．５Ｖを印加し、基板（ウェル）５に１０Ｖを印加すると、浮遊ゲート電極７とソース領域Ｓ１間の電位差によってゲート絶縁膜６ａを介したＦ−Ｎトンネリング方式で浮遊ゲート電極７内の電子がソース領域Ｓ１へ放電されることにより、消去が行われる。
The erasing operation is an operation in which electrons of the floating
読み出し動作は、選択したワード線ＷＬに接続された制御ゲート電極７に所定の電圧を印加して、トランジスタがオンするか否かで書き込まれているデータの判定を行う。
In the read operation, a predetermined voltage is applied to the
次に、図１を用いて、ビット線のスクリーニング方法について説明する。この半導体装置では、上述のように、ダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでダミーセルトランジスタをロー方向に一つおきにオンさせ、ビット線ＢＬ間に電位差を生じさせ、電気的なストレスを与える。例えば、ビット線制御回路１を用いて、配線ｓｏｕｒｃｅを介しダミーソース線ＳＬ１に５Ｖの電圧を印加し、ワード線制御回路２を用いてダミーワード線ＷＬ２に１０Ｖの電圧を印加することで、ダミーワード線ＷＬ２に制御ゲート電極が接続されたダミーセルトランジスタがオンする。その結果、ビット線ＢＬ１及びＢＬ３の電圧が５Ｖになりオープン状態のビット線ＢＬ２との間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。
Next, a bit line screening method will be described with reference to FIG. In this semiconductor device, as described above, by applying a voltage to each of the dummy word line DWL and the dummy source line DSL, every other dummy cell transistor is turned on in the row direction, and a potential difference is generated between the bit lines BL. Apply electrical stress. For example, the bit
ビット線制御回路１を用いて、配線ｓｏｕｒｃｅを介しダミーソース線ＳＬ１に５Ｖの電圧を印加し、ワード線制御回路２を用いてダミーワード線ＷＬ１に１０Ｖの電圧を印加するようにしても良い。この場合は、ビット線ＢＬ２の電圧が５Ｖになりオープン状態のビット線ＢＬ１及びＢＬ３との間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。ビット線間にストレスをかける際、ダミーセルトランジスタを用いているので、従来のようにリセットトランジスタを設ける必要がない。
The bit
このように、第１の実施形態により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小できる。 Thus, according to the first embodiment, stress can be applied between the bit lines without using the reset transistor, and the chip size can be reduced by the area of the reset transistor.
図４に第１の実施形態の変形例による半導体装置の端部の概略構成を示す。ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続される点を除いては第１の実施形態による半導体装置と同じである。 FIG. 4 shows a schematic configuration of the end portion of the semiconductor device according to the modification of the first embodiment. The semiconductor device according to the first embodiment is the same as the semiconductor device according to the first embodiment except that the drain region of the dummy cell transistor having the control gate electrode connected to the dummy word line DWL1 is connected to the corresponding bit lines BL1 to BLn.
ビット線ＢＬのスクリーニング方法について説明する。上記第１の実施形態と同様にダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでダミーセルトランジスタをロー方向に一つおきにオンさせ、ビット線ＢＬ間に電位差を生じさせ、電気的なストレスを与える。例えば、ビット線制御回路１を用いて、配線ｓｏｕｒｃｅを介しダミーソース線ＳＬ１に５Ｖの電圧を印加し、ワード線制御回路２を用いてダミーワード線ＷＬ２に１０Ｖの電圧を印加することで、ダミーワード線ＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタオンがオンする。その結果、ビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１の電圧が５Ｖになりオープン状態のビット線ＢＬ２、ＢＬ４、…、ＢＬｎとの間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。
A screening method for the bit line BL will be described. As in the first embodiment, by applying a voltage to each of the dummy word line DWL and the dummy source line DSL, every other dummy cell transistor is turned on in the row direction, causing a potential difference between the bit lines BL. Stress. For example, the bit
ただし、変形例による半導体装置では、ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続されているので、ダミーワード線ＤＷＬ１に電圧を印加してビット線のスクリーニングを行うことはできない。従って、ビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１をオープン状態、ビット線ＢＬ２、ＢＬ４、…、ＢＬｎを５Ｖという電圧関係にしてビット線のスクリーニングを行うことはできない。 However, in the semiconductor device according to the modified example, the drain region of the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL1 is all connected to the corresponding bit lines BL1 to BLn, so that a voltage is applied to the dummy word line DWL1. Thus, the bit line cannot be screened. Therefore, the bit lines cannot be screened with the bit lines BL1, BL3, BL5,..., BLn-1 in the open state and the bit lines BL2, BL4,.
本願発明の半導体装置では、１本のビット線ＢＬと隣り合う２本のワード線ＷＬとの交点にそれぞれ設けられるトランジスタは、ドレイン領域またはソース領域を共有するという構成になっている。そのため、上記第１の実施形態による半導体装置では、ワード線ＷＬ１に制御ゲート電極が接続されるメモリセルトランジスタのドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続しているため、メモリセルとしての動作の出来ないトランジスタがあり、その分装置全体の記憶容量が小さくなってしまう。しかし、上記変形例による半導体装置のような構成にすることで、ワード線ＷＬ１に制御ゲート電極が接続されるメモリセルトランジスタをメモリセルとして動作させることができる。 In the semiconductor device of the present invention, transistors provided at intersections between one bit line BL and two adjacent word lines WL share a drain region or a source region. Therefore, in the semiconductor device according to the first embodiment, the drain regions of the memory cell transistors whose control gate electrodes are connected to the word line WL1 are connected to the corresponding bit lines BL1 to BLn every other row in the row direction. Therefore, there are transistors that cannot operate as memory cells, and the storage capacity of the entire device is reduced accordingly. However, with the configuration of the semiconductor device according to the above modification, the memory cell transistor in which the control gate electrode is connected to the word line WL1 can be operated as a memory cell.
このように第１の実施形態の変形例により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小でき、すべてのメモリセルトランジスタをメモリセルとして動作させることができる。 Thus, according to the modification of the first embodiment, stress can be applied between the bit lines without using the reset transistor, the chip size can be reduced by the area of the reset transistor, and all the memory cell transistors can be used as memory cells. It can be operated.
（第２の実施形態）図５に本発明の第２の実施形態に係る半導体装置の端部の概略構成を示す。半導体装置はデータの格納が可能なメモリセルトランジスタと、メモリセルトランジスタと同じ工程で作られるため電気的に等価な特性をしているがメモリとしての使用はされないダミーセルトランジスタとを有するものである。図６に示すように、ダミーセルトランジスタが設けられるダミー部２２はメモリセルトランジスタが設けられるデータ部２１の外周部に位置する。図５は図６に示す概略回路構成図の上端部に相当し、以下、図５を用いて半導体装置の構成について説明する。 (Second Embodiment) FIG. 5 shows a schematic configuration of an end portion of a semiconductor device according to a second embodiment of the present invention. The semiconductor device includes a memory cell transistor capable of storing data and a dummy cell transistor which is manufactured in the same process as the memory cell transistor and has an electrically equivalent characteristic but is not used as a memory. As shown in FIG. 6, the dummy part 22 where the dummy cell transistors are provided is located on the outer periphery of the data part 21 where the memory cell transistors are provided. 5 corresponds to the upper end portion of the schematic circuit configuration diagram shown in FIG. 6, and the configuration of the semiconductor device will be described below with reference to FIG.
データ部２１では、ロー方向に沿って複数のワード線ＷＬ１〜ＷＬ８が対をなすように配列され、対をなすワード線ＷＬ１とＷＬ２の間にソース線ＳＬ１が配置され、対をなすワード線ＷＬ３とＷＬ４の間にソース線ＳＬ２が配置され、対をなすワード線ＷＬ５とＷＬ６の間にソース線ＳＬ３が配置され、対をなすワード線ＷＬ７とＷＬ８の間にソース線ＳＬ４が配置されている。カラム方向に沿って複数のビット線ＢＬ１〜ＢＬ３がそれぞれ直交するように配置されている。ビット線ＢＬとワード線ＷＬとの交点にメモリセルトランジスタ（図示しない）が設けられる。 In the data portion 21, a plurality of word lines WL1 to WL8 are arranged in pairs along the row direction, the source line SL1 is arranged between the paired word lines WL1 and WL2, and the paired word lines WL3. The source line SL2 is disposed between the paired word lines WL5 and WL6, the source line SL3 is disposed between the paired word lines WL5 and WL6, and the source line SL4 is disposed between the paired word lines WL7 and WL8. A plurality of bit lines BL1 to BL3 are arranged so as to be orthogonal to each other along the column direction. A memory cell transistor (not shown) is provided at the intersection of the bit line BL and the word line WL.
ダミー部２２では、データ部２１にロー方向に沿うように隣接してダミーワード線ＤＷＬ１〜ＤＷＬ４が対をなすように配列され、対をなすダミーワード線ＤＷＬ１とＤＷＬ２との間にダミーソース線ＤＳＬ１が配置され、対をなすダミーワード線ＤＷＬ３とＤＷＬ４との間にダミーソース線ＤＳＬ２が配置される。また、ダミーワード線ＤＷＬ１〜ＤＷＬ４が配置される領域と反対側でデータ部２１にロー方向に沿うように隣接してダミーワード線ＤＷＬ５〜ＤＷＬ８が対をなすように配列され、対をなすダミーワード線ＤＷＬ５とダミーワード線ＤＷＬ６の間にダミーソース線ＤＳＬ３が配置され、対をなすダミーワード線ＤＷＬ７とＤＷＬ８との間にダミーソース線ＤＳＬ４が配置される。 In the dummy part 22, the dummy word lines DWL1 to DWL4 are arranged adjacent to the data part 21 along the row direction so as to form a pair, and the dummy source line DSL1 is formed between the paired dummy word lines DWL1 and DWL2. And a dummy source line DSL2 is arranged between the paired dummy word lines DWL3 and DWL4. In addition, dummy word lines DWL5 to DWL8 are arranged so as to form a pair adjacent to the data portion 21 along the row direction on the side opposite to the region where the dummy word lines DWL1 to DWL4 are arranged. A dummy source line DSL3 is arranged between the line DWL5 and the dummy word line DWL6, and a dummy source line DSL4 is arranged between the pair of dummy word lines DWL7 and DWL8.
また、データ部２１にカラム方向に沿うように隣接して配線ｓｏｕｒｃｅ及びダミービット線ＤＢＬ１〜ＤＢＬ６が配置される。配線ｓｏｕｒｃｅは、ソース線ＳＬおよびダミーソース線ＤＳＬに電位を印加するための配線である。ダミーワード線ＤＷＬと、ビット線ＢＬとの交点、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。また、ワード線ＷＬと、配線ｓｏｕｒｃｅとの交点およびダミービット線ＤＢＬとの交点にダミーセルトランジスタ（図示しない）が設けられる。 A wiring source and dummy bit lines DBL1 to DBL6 are arranged adjacent to the data portion 21 along the column direction. The wiring source is a wiring for applying a potential to the source line SL and the dummy source line DSL. Dummy cell transistors (not shown) are provided at intersections between the dummy word line DWL and the bit line BL, intersections with the wiring source, and intersections with the dummy bit line DBL. A dummy cell transistor (not shown) is provided at the intersection between the word line WL and the wiring source and the intersection with the dummy bit line DBL.
ワード線ＷＬ、ダミーワード線ＤＷＬ、ダミーソース線ＤＳＬ１、ＤＳＬ３はワード線制御回路２に接続されており、各ワード線ＷＬ、ダミーワード線ＤＷＬ、ダミーソース線ＤＳＬ１、ＤＳＬ３に制御電圧が印加されるように構成されている。
The word line WL, dummy word line DWL, dummy source lines DSL1, DSL3 are connected to the word
メモリセルトランジスタの制御ゲート電極はワード線ＷＬに接続され、ドレイン領域はビット線ＢＬに接続され、そのソース領域はソース線ＳＬに接続される。ダミーワード線ＤＷＬ１に制御ゲート電極が接続されたダミーセルトランジスタは、ソース領域はダミーソース線ＤＳＬ１に接続され、ドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続される。ダミーワード線ＤＷＬ２に制御ゲート電極が接続されたダミーセルトランジスタも同様である。また、ダミーワード線ＤＷＬ５に制御ゲート電極が接続されたダミーセルトランジスタは、ソース領域はダミーソース線ＤＳＬ３に接続され、ドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続される。ダミーワード線ＤＷＬ６に制御ゲート電極が接続されたダミーセルトランジスタも同様である。 The control gate electrode of the memory cell transistor is connected to the word line WL, the drain region is connected to the bit line BL, and the source region is connected to the source line SL. In the dummy cell transistor in which the control gate electrode is connected to the dummy word line DWL1, the source region is connected to the dummy source line DSL1, and the drain region is connected to the corresponding bit lines BL1 to BLn every other row in the row direction. The same applies to the dummy cell transistor in which the control gate electrode is connected to the dummy word line DWL2. In the dummy cell transistor having the control gate electrode connected to the dummy word line DWL5, the source region is connected to the dummy source line DSL3, and the drain region is connected to the corresponding bit lines BL1 to BLn every other row in the row direction. . The same applies to the dummy cell transistor in which the control gate electrode is connected to the dummy word line DWL6.
なお、制御ゲート電極がダミーワード線ＤＷＬ１に接続されたダミーセルトランジスタのドレイン領域が接続されたビット線ＢＬには、制御ゲート電極がダミーワード線ＤＷＬ２に接続されたダミーセルトランジスタのドレイン領域が接続されないような構成になっている。また、制御ゲート電極がダミーワード線ＤＷＬ５に接続されたダミーセルトランジスタのドレイン領域が接続されたビット線ＢＬには、制御ゲート電極がダミーワード線ＤＷＬ６に接続されたダミーセルトランジスタのドレイン領域が接続されないような構成になっている。 Note that the drain region of the dummy cell transistor having the control gate electrode connected to the dummy word line DWL2 is not connected to the bit line BL to which the drain region of the dummy cell transistor having the control gate electrode connected to the dummy word line DWL1 is connected. It is the composition. Further, the drain region of the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL6 is not connected to the bit line BL to which the drain region of the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL5 is connected. It is the composition.
つまり、図６に示すように、ダミーワード線ＤＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−３、ＢＬｎ−１となる。また、ダミーワード線ＤＷＬ１に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ２、ＢＬ４、ＢＬ６、…、ＢＬｎ−２、ＢＬｎとなる。また、ダミーワード線ＤＷＬ５に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−３、ＢＬｎ−１となる。また、ダミーワード線ＤＷＬ６に制御ゲート電極が接続されるダミーセルトランジスタのドレイン領域と接続されるビット線ＢＬはビット線ＢＬ２、ＢＬ４、ＢＬ６、…、ＢＬｎ−２、ＢＬｎとなる。 That is, as shown in FIG. 6, the bit lines BL connected to the drain regions of the dummy cell transistors whose control gate electrodes are connected to the dummy word line DWL2 are bit lines BL1, BL3, BL5,..., BLn-3, BLn−. 1 Further, the bit lines BL connected to the drain region of the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL1 are bit lines BL2, BL4, BL6,..., BLn-2, BLn. Further, the bit lines BL connected to the drain region of the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL5 are bit lines BL1, BL3, BL5,..., BLn-3, BLn-1. Further, the bit lines BL connected to the drain region of the dummy cell transistor whose control gate electrode is connected to the dummy word line DWL6 are bit lines BL2, BL4, BL6,..., BLn-2, BLn.
このような接続関係にすることで、ダミーワード線ＤＷＬ２（またはＤＷＬ１）、ＤＷＬ６（またはＤＷＬ５）、ダミーソース線ＤＳＬ１、ＤＳＬ３に電圧を印加した場合、ダミーセルトランジスタがオンすることでドレイン領域を介して電圧の印加されるビット線ＢＬが一本おきに位置することになり、隣り合う２本のビット線ＢＬの間には電位差が生じ、ストレスをかけることができる。また、ビット線短絡がある場合に電流が流れ込む箇所をつくることができる。 With such a connection relationship, when a voltage is applied to the dummy word lines DWL2 (or DWL1), DWL6 (or DWL5), and the dummy source lines DSL1 and DSL3, the dummy cell transistors are turned on to turn on the drain region. Since every other bit line BL to which a voltage is applied is positioned, a potential difference is generated between two adjacent bit lines BL, and stress can be applied. In addition, it is possible to create a location where current flows when there is a bit line short circuit.
図５を用いて、ビット線ＢＬのスクリーニング方法について説明する。この半導体装置では、ダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでビット線間に電位差が生じさせ、電気的なストレスを与える。例えばビット線ＢＬ１とＢＬ２との間およびビット線ＢＬ２とＢＬ３との間にストレスをかける場合、ワード線制御回路２を用いてダミーワード線ＤＷＬ２およびＤＷＬ６に１０Ｖ、ダミーソース線ＤＳＬ１に５Ｖ、ダミーソース線ＤＳＬ３に０Ｖの電圧を印加する。これにより、ダミーワード線ＤＷＬ２とビット線ＢＬ１との交点に配置されるダミーセルトランジスタ及びダミーワード線ＤＷＬ２とビット線ＢＬ１〜ＢＬ３との交点に配置されるダミーセルトランジスタがオンする。また、ダミーワード線ＤＷＬ６とビット線ＢＬ１〜ＢＬ３との交点に配置されるダミーセルトランジスタがオンする。その結果、ダミーワード線ＤＷＬ２との交点に配置されるダミーセルトランジスタのドレイン領域と接続されているビット線ＢＬ１及びＢＬ３の電圧が５Ｖになり、接続されていないビット線ＢＬ２（＝０Ｖ）との間に５Ｖの電位差が生じ電気的なストレスが与えられ、ビット線のスクリーニングを行うことができる。
A screening method for the bit line BL will be described with reference to FIG. In this semiconductor device, by applying a voltage to each of the dummy word line DWL and the dummy source line DSL, a potential difference is generated between the bit lines, and electrical stress is applied. For example, when stress is applied between the bit lines BL1 and BL2 and between the bit lines BL2 and BL3, the word
第１の実施形態に係る半導体装置では、ビット線ＢＬ１とＢＬ２との間およびビット線ＢＬ２とＢＬ３との間にストレスをかける場合、ダミーワード線ＤＷＬ２とダミーソース線ＤＳＬ１に電圧を印加し、ダミーワード線ＤＷＬ１には電圧を印加していない。これは、ダミーワード線ＤＷＬ１にも電圧を印加すると、ダミーワード線ＤＷＬ１とビット線ＢＬ１〜３との交点に配置されるダミーセルトランジスタがオンし、ビット線ＢＬ２にも５Ｖの電圧が印加され、ビット線ＢＬ１とＢＬ２との間にストレスをかけることができなくなるからである。つまり、第１の実施形態に係る半導体装置では、ビット線ＢＬ２はオープン状態となっており、ビット線ＢＬ１とＢＬ２とが短絡している場合に、電流が流れ込む所がない。 In the semiconductor device according to the first embodiment, when stress is applied between the bit lines BL1 and BL2 and between the bit lines BL2 and BL3, a voltage is applied to the dummy word line DWL2 and the dummy source line DSL1 to No voltage is applied to the word line DWL1. This is because when a voltage is also applied to the dummy word line DWL1, a dummy cell transistor disposed at the intersection of the dummy word line DWL1 and the bit lines BL1 to BL3 is turned on, and a voltage of 5V is also applied to the bit line BL2. This is because no stress can be applied between the lines BL1 and BL2. That is, in the semiconductor device according to the first embodiment, the bit line BL2 is in an open state, and no current flows when the bit lines BL1 and BL2 are short-circuited.
本実施形態では、ダミーワード線ＷＬ６に電圧を印加していることで、ダミーワード線ＷＬ６とビット線ＢＬ２の交点に配置されるダミーセルトランジスタがオンし、このダミーセルトランジスタのドレイン領域を介してダミーソース線ＤＳＬ３がグランド電位になる。このため、ビット線ＢＬ１とＢＬ２との間又はビット線ＢＬ２とＢＬ３との間でビット線短絡がある場合、電流が流れ込む所があるため、第１の実施形態に係る半導体装置よりも電流が流れやすく、リーク電流の検出が容易となる。 In this embodiment, by applying a voltage to the dummy word line WL6, the dummy cell transistor disposed at the intersection of the dummy word line WL6 and the bit line BL2 is turned on, and the dummy source is connected via the drain region of the dummy cell transistor. The line DSL3 becomes the ground potential. For this reason, when there is a bit line short circuit between the bit lines BL1 and BL2 or between the bit lines BL2 and BL3, there is a place where current flows, so that current flows more than the semiconductor device according to the first embodiment. This makes it easy to detect leakage current.
このように、第２の実施形態により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小でき、かつ、ビット線スクリーニング時に短絡がある場合にリーク電流の検出が容易となる。 As described above, according to the second embodiment, stress can be applied between the bit lines without using the reset transistor, the chip size can be reduced by the area of the reset transistor, and there is a short circuit during the bit line screening. Leakage current can be easily detected.
図７に第２の実施形態の変形例による半導体装置の端部の概略構成を示す。ダミーワード線ＤＷＬ１及びＤＷＬ５に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続される点を除いては第２の実施形態による半導体装置と同じである。 FIG. 7 shows a schematic configuration of an end portion of a semiconductor device according to a modification of the second embodiment. The semiconductor device according to the second embodiment is the same as the semiconductor device according to the second embodiment except that the drain regions of the dummy cell transistors whose control gate electrodes are connected to the dummy word lines DWL1 and DWL5 are all connected to the corresponding bit lines BL1 to BLn.
ビット線ＢＬのスクリーニング方法について説明する。上記第２の実施形態と同様にダミーワード線ＤＷＬとダミーソース線ＤＳＬにそれぞれ電圧を印加することでダミーセルトランジスタをロー方向に一つおきにオンさせ、ビット線ＢＬ間に電位差を生じさせ、電気的なストレスを与える。例えば、ワード線制御回路２を用いてダミーワード線ＤＷＬ２およびＤＷＬ６に１０Ｖ、ダミーソース線ＤＳＬ１に５Ｖ、ダミーソース線ＤＳＬ３に０Ｖの電圧を印加する。これにより、ダミーワード線ＤＷＬ２に制御ゲート電極が接続されるダミーセルトランジスタがオンする。また、ダミーワード線ＤＷＬ６に制御ゲート電極が接続されるダミーセルトランジスタがオンする。その結果、ダミーワード線ＤＷＬ２との交点に配置されたダミーセルトランジスタのドレイン領域が接続されているビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１の電圧が５Ｖになる。また、ダミーワード線ＤＷＬ６との交点に配置されるダミーセルトランジスタのドレイン領域が接続されているビット線ＢＬ２、ＢＬ４、…、ＢＬｎの電圧が０Ｖになる。従って、隣り合うビット線ＢＬ間に電位差が生じ電気的なストレスが与えられ、ビット線短絡がある場合に流れるリーク電流を検出することで、ビット線のスクリーニングを行うことができる。
A screening method for the bit line BL will be described. As in the second embodiment, by applying a voltage to each of the dummy word line DWL and the dummy source line DSL, every other dummy cell transistor is turned on in the row direction, thereby generating a potential difference between the bit lines BL. Stress. For example, the word
また、ダミーワード線ＷＬ６とビット線ＢＬ２、ＢＬ４、…、ＢＬｎの交点に配置されるダミーセルトランジスタのドレイン領域を介してダミーソース線ＤＳＬ３がグランド電位になる。このため、ビット線間に短絡がある場合、電流が流れ込む所があるため、第１の実施形態に係る半導体装置よりも電流が流れやすく、リーク電流の検出が容易となる。 Further, the dummy source line DSL3 becomes the ground potential through the drain region of the dummy cell transistor arranged at the intersection of the dummy word line WL6 and the bit lines BL2, BL4,. For this reason, when there is a short circuit between the bit lines, there is a place where current flows, so that current flows more easily than the semiconductor device according to the first embodiment, and detection of leakage current is facilitated.
ただし、変形例による半導体装置では、ダミーワード線ＤＷＬ１及びＤＷＬ５に制御ゲート電極が接続されたダミーセルトランジスタのドレイン領域が対応するビット線ＢＬ１〜ＢＬｎとすべて接続されているので、ダミーワード線ＤＷＬ１及びＤＷＬ５に電圧を印加してビット線のスクリーニングを行うことはできない。従って、ビット線ＢＬ１、ＢＬ３、ＢＬ５、…、ＢＬｎ−１を０Ｖ、ビット線ＢＬ２、ＢＬ４、…、ＢＬｎを５Ｖという電圧関係にしてビット線のスクリーニングを行うことはできない。 However, in the semiconductor device according to the modification, since the drain regions of the dummy cell transistors whose control gate electrodes are connected to the dummy word lines DWL1 and DWL5 are all connected to the corresponding bit lines BL1 to BLn, the dummy word lines DWL1 and DWL5 It is not possible to screen the bit line by applying a voltage to. Therefore, the bit lines cannot be screened with the voltage relationship of 0V for the bit lines BL1, BL3, BL5,..., BLn-1 and 5V for the bit lines BL2, BL4,.
本願発明の半導体装置では、１本のビット線ＢＬと隣り合う２本のワード線ＷＬとの交点にそれぞれ設けられるトランジスタは、ドレイン領域またはソース領域を共有するという構成になっている。そのため、上記第２の実施形態による半導体装置では、ワード線ＷＬ１及びＷＬ８に制御ゲート電極が接続されるメモリセルトランジスタのドレイン領域はロー方向に一つおきに対応するビット線ＢＬ１〜ＢＬｎと接続しているため、メモリセルとしての動作の出来ないトランジスタがあり、その分装置全体の記憶容量が小さくなってしまう。しかし、上記第２の実施形態の変形例による半導体装置のような構成にすることで、ワード線ＷＬ１及びＷＬ８に制御ゲート電極が接続されるメモリセルトランジスタをメモリセルとして動作させることができる。 In the semiconductor device of the present invention, transistors provided at intersections between one bit line BL and two adjacent word lines WL share a drain region or a source region. Therefore, in the semiconductor device according to the second embodiment, the drain regions of the memory cell transistors whose control gate electrodes are connected to the word lines WL1 and WL8 are connected to the corresponding bit lines BL1 to BLn every other row. Therefore, some transistors cannot operate as memory cells, and the storage capacity of the entire device is reduced accordingly. However, with the configuration of the semiconductor device according to the modification of the second embodiment, the memory cell transistors whose control gate electrodes are connected to the word lines WL1 and WL8 can be operated as memory cells.
このように第２の実施形態の変形例により、リセットトランジスタを用いずにビット線間にストレスをかけることができ、リセットトランジスタの面積分チップサイズを縮小でき、ビット線スクリーニング時に短絡がある場合にリーク電流の検出が容易となる。また、すべてのメモリセルトランジスタをメモリセルとして動作させることができる。 As described above, according to the modification of the second embodiment, stress can be applied between the bit lines without using the reset transistor, the chip size can be reduced by the area of the reset transistor, and there is a short circuit during the bit line screening. Leakage current can be easily detected. Further, all the memory cell transistors can be operated as memory cells.
ところで、上記のようにビット線間にストレスをかけている時、ダミーセルトランジスタの電極の電位関係は書き込み動作時と同様の状態となり、ダミーセルトランジスタが書き込み状態になる。スクリーニング後、半導体装置の動作時に、メモリセルトランジスタと共にダミーセルトランジスタにも消去動作が行われると、このダミーセルトランジスタが過消去となる虞がある。過消去とは、消去閾値電圧が０Ｖ以下に低くなることである。 By the way, when stress is applied between the bit lines as described above, the potential relationship between the electrodes of the dummy cell transistor becomes the same as that in the write operation, and the dummy cell transistor enters the write state. After the screening, if the erase operation is performed on the dummy cell transistor together with the memory cell transistor during the operation of the semiconductor device, the dummy cell transistor may be over-erased. Over-erasing is that the erase threshold voltage is lowered to 0V or less.
ダミーセルトランジスタが過消去となると、メモリ書き込み用にビット線に印加される電圧がそこから抜けてしまい、同一ビット線上のメモリセルトランジスタに書き込みを行うことができなくなる。また、閾値電圧が０Ｖ以下のため、電流が流れてしまい、実際に選択されたメモリセルトランジスタの電流を検出できずに、読み出しの際に誤動作が生じる。 When the dummy cell transistor is over-erased, the voltage applied to the bit line for memory writing is removed from the memory cell transistor, and it becomes impossible to write to the memory cell transistor on the same bit line. In addition, since the threshold voltage is 0 V or less, a current flows, the current of the actually selected memory cell transistor cannot be detected, and a malfunction occurs during reading.
一般に、メモリセルトランジスタが過消去となった場合は、消去状態よりやや高い電圧を印加して通常の消去状態に戻している。これをダミーセルトランジスタにも行うことで過消去の虞はなくなる。 In general, when the memory cell transistor is over-erased, a voltage slightly higher than that in the erased state is applied to restore the normal erased state. By performing this process on the dummy cell transistor, there is no risk of over-erasing.
また、ダミーセルトランジスタはスクリーニング終了後、メモリセルとしての使用はしないため、消去自体が起きないようにしてもよい。これは、メモリセルトランジスタの消去動作の際、ダミーセルトランジスタの制御ゲート電極の接続されるダミーワード線ＤＷＬと基板（ウェル）を同電位（＝１０Ｖ）とすることで実現できる。本発明における半導体装置では、ダミーセルトランジスタの制御ゲート電極に接続されるダミーワード線ＤＷＬとワード線制御回路２とが接続される構成となっているので、ビット線ＢＬ間にストレスをかけるとともに、ダミーワード線ＤＷＬと基板（ウェル）とを同電位にすることができる。
Further, since the dummy cell transistor is not used as a memory cell after the screening is completed, erasure itself may not occur. This can be realized by setting the dummy word line DWL connected to the control gate electrode of the dummy cell transistor and the substrate (well) to the same potential (= 10 V) during the erase operation of the memory cell transistor. In the semiconductor device according to the present invention, the dummy word line DWL connected to the control gate electrode of the dummy cell transistor and the word
ビット線間にストレスをかけている時、ビット線短絡があり電流が多く流れると、ストレスをかけている側のダミーセルトランジスタの閾値が上がってしまい、ストレスをかけにくくなる。しかし、このストレスはビット線のスクリーニングを行うためのものであり、閾値が上がった場合はビット線短絡があるということになり、スクリーニングの目的はこの時点で達成できる。従って、ダミーセルトランジスタの閾値が上がることは問題とはならない。 When a stress is applied between the bit lines, if the bit line is short-circuited and a large amount of current flows, the threshold value of the dummy cell transistor on the stressed side increases and it is difficult to apply the stress. However, this stress is for screening the bit line. When the threshold value is raised, there is a bit line short-circuit, and the purpose of screening can be achieved at this point. Therefore, raising the threshold value of the dummy cell transistor is not a problem.
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 Each of the above-described embodiments is an example and should be considered not restrictive. The technical scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ ビット線制御回路
２ ワード線制御回路
３、４ ドレインコンタクト
５ 基板（ウェル）
６ ゲート絶縁膜
７ 浮遊ゲート電極
８ 制御ゲート電極
２１ データ部
２２ ダミー部
1 Bit
6
Claims (5)
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されていることを特徴とする半導体装置。 A plurality of bit lines arranged along the column direction;
A plurality of word lines arranged in pairs along the row direction,
Source lines arranged one by one between the paired word lines;
A plurality of memory cells that are arranged at intersections of the bit line and the word line, respectively, a drain region connected to the bit line, a gate electrode connected to the word line, and a source region connected to the source line, respectively, and capable of storing data A data portion having transistors;
First and second dummy word lines arranged in pairs along the row direction so as to be adjacent to at least one end surface along the row direction in the data portion;
One dummy source line disposed between the first and second dummy word lines;
A gate electrode is connected to the first dummy word line and a source region is connected to the dummy source line, respectively, at an intersection of the bit line and the first dummy word line, and electrically connected to the memory cell transistor. A plurality of first dummy cell transistors having equivalent characteristics;
The bit line and the second dummy word line are respectively arranged at the intersections, the gate electrode is connected to the second dummy word line, and the source region is connected to the dummy source line, and electrically connected to the memory cell transistor. A plurality of second dummy cell transistors having equivalent characteristics;
With
Each drain region of the first dummy cell transistor is connected to the corresponding bit line, and each drain region of the second dummy cell transistor is connected to the corresponding bit line. And only one drain region of each of the first and second dummy cell transistors is connected to the same bit line.
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う少なくとも一方の端面に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、
前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置されたダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記ダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続されていることを特徴とする半導体装置。 A plurality of bit lines arranged along the column direction;
A plurality of word lines arranged in pairs along the row direction,
Source lines arranged one by one between the paired word lines;
A plurality of memory cells that are arranged at intersections of the bit line and the word line, respectively, a drain region connected to the bit line, a gate electrode connected to the word line, and a source region connected to the source line, respectively, and capable of storing data A data portion having transistors;
A first dummy word line arranged along the row direction so as to be adjacent to at least one end surface along the row direction in the data portion;
A second dummy word line disposed between the first dummy word line and the data portion;
One dummy source line disposed between the first and second dummy word lines;
A gate electrode is connected to the first dummy word line and a source region is connected to the dummy source line, respectively, at an intersection of the bit line and the first dummy word line, and electrically connected to the memory cell transistor. A plurality of first dummy cell transistors having equivalent characteristics;
The bit line and the second dummy word line are respectively arranged at intersections, the bit line is connected to a drain region, the second dummy word line is connected to a gate electrode, and the dummy source line is connected to a source region, A plurality of second dummy cell transistors having characteristics electrically equivalent to the memory cell transistors;
With
2. A semiconductor device according to claim 1, wherein each drain region of the first dummy cell transistor is connected to the corresponding bit line.
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って、対をなすように配列された第１、第２のダミーワード線と、
前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って、対をなすように配列された第３、第４のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、
前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、
前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第２のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第４のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第２のダミーセルトランジスタのいずれか一方のドレイン領域および前記第３、第４のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されていることを特徴とする半導体装置。 A plurality of bit lines arranged along the column direction;
A plurality of word lines arranged in pairs along the row direction,
Source lines arranged one by one between the paired word lines;
A plurality of memory cells that are arranged at intersections of the bit line and the word line, respectively, a drain region connected to the bit line, a gate electrode connected to the word line, and a source region connected to the source line, respectively, and capable of storing data A data portion having transistors;
First and second dummy word lines arranged in a pair along the row direction so as to be adjacent to one of end faces along the row direction in the data portion;
Third and fourth dummy word lines arranged in a pair along the row direction so as to be adjacent to the other end surface along the row direction in the data portion;
A first dummy source line disposed between the first and second dummy word lines;
A second dummy source line disposed between the third and fourth dummy word lines;
A gate electrode connected to the first dummy word line and a source region connected to the first dummy source line, respectively, at the intersection of the bit line and the first dummy word line; A plurality of first dummy cell transistors having electrically equivalent characteristics;
A gate electrode connected to the second dummy word line and a source region connected to the first dummy source line, respectively, at the intersection of the bit line and the second dummy word line; A plurality of second dummy cell transistors having electrically equivalent characteristics;
A gate electrode connected to the third dummy word line and a source region connected to the second dummy source line, respectively, at the intersections of the bit line and the third dummy word line; A plurality of third dummy cell transistors having electrically equivalent characteristics;
A gate electrode connected to the fourth dummy word line and a source region connected to the second dummy source line, respectively, at the intersections of the bit line and the fourth dummy word line; A plurality of fourth dummy cell transistors having electrically equivalent characteristics;
With
Each drain region of the first dummy cell transistor is connected to the corresponding bit line, and each drain region of the second dummy cell transistor is connected to the corresponding bit line. The drain regions of the third dummy cell transistors are connected to the corresponding bit lines, and the drain regions of the fourth dummy cell transistors are connected to the corresponding bit lines. And the same bit line is connected to only one drain region of the first and second dummy cell transistors and only one drain region of the third and fourth dummy cell transistors. A semiconductor device.
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、
前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、
前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、
前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、
前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、
前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されていることを特徴とする半導体装置。 A plurality of bit lines arranged along the column direction;
A plurality of word lines arranged in pairs along the row direction,
Source lines arranged one by one between the paired word lines;
A plurality of memory cells that are arranged at intersections of the bit line and the word line, respectively, a drain region connected to the bit line, a gate electrode connected to the word line, and a source region connected to the source line, respectively, and capable of storing data A data portion having transistors;
A first dummy word line arranged along the row direction so as to be adjacent to one of end faces along the row direction in the data portion;
A second dummy word line disposed between the first dummy word line and the data portion;
A third dummy word line arranged along the row direction so as to be adjacent to the other end surface of the data portion along the row direction;
A fourth dummy word line disposed between the third dummy word line and the data portion;
A first dummy source line disposed between the first and second dummy word lines;
A second dummy source line disposed between the third and fourth dummy word lines;
A gate electrode connected to the first dummy word line and a source region connected to the first dummy source line, respectively, at the intersection of the bit line and the first dummy word line; A plurality of first dummy cell transistors having electrically equivalent characteristics;
Disposed at the intersections of the bit line and the second dummy word line, respectively, a drain region is connected to the bit line, a gate electrode is connected to the second dummy word line, and a source region is connected to the first dummy source line. A plurality of second dummy cell transistors having characteristics electrically equivalent to the memory cell transistors;
A gate electrode connected to the third dummy word line and a source region connected to the second dummy source line, respectively, at the intersections of the bit line and the third dummy word line; A plurality of third dummy cell transistors having electrically equivalent characteristics;
The bit line and the fourth dummy word line are arranged at the intersections, respectively, the drain region is connected to the bit line, the gate electrode is connected to the fourth dummy word line, and the source region is connected to the second dummy source line. A plurality of fourth dummy cell transistors having characteristics electrically equivalent to the memory cell transistors;
With
Each drain region of the first dummy cell transistor is connected to the corresponding bit line, and each drain region of the third dummy cell transistor is connected to the corresponding bit line. And only one of the drain regions of the first and third dummy cell transistors is connected to the same bit line.
ロー方向に沿って、それぞれ対をなすように複数組配列されたワード線と、
対をなす前記ワード線の間に１本ずつ配置されたソース線と、
前記ビット線と前記ワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記ワード線にゲート電極、前記ソース線にソース領域がそれぞれ接続され、データの格納が可能な複数のメモリセルトランジスタを有するデータ部と、
前記データ部における前記ロー方向に沿う端面の一方に隣接するように、前記ロー方向に沿って配列された第１のダミーワード線と、
前記第１のダミーワード線と前記データ部との間に配置された第２のダミーワード線と、
前記データ部における前記ロー方向に沿う端面の他方に隣接するように、前記ロー方向に沿って配列された第３のダミーワード線と、
前記第３のダミーワード線と前記データ部との間に配置された第４のダミーワード線と、
前記第１、第２のダミーワード線の間に１本配置された第１のダミーソース線と、
前記第３、第４のダミーワード線の間に１本配置された第２のダミーソース線と、
前記ビット線と前記第１のダミーワード線との交点にそれぞれ配置され、前記第１のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第１のダミーセルトランジスタと、
前記ビット線と前記第２のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第２のダミーワード線にゲート電極、前記第１のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第２のダミーセルトランジスタと、
前記ビット線と前記第３のダミーワード線との交点にそれぞれ配置され、前記第３のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第３のダミーセルトランジスタと、
前記ビット線と前記第４のダミーワード線との交点にそれぞれ配置され、前記ビット線にドレイン領域、前記第４のダミーワード線にゲート電極、前記第２のダミーソース線にソース領域がそれぞれ接続され、前記メモリセルトランジスタと電気的に等価な特性を有する複数の第４のダミーセルトランジスタと、
前記第１のダミーワード線、前記第３のダミーワード線、前記ワード線、前記第１のダミーソース線および前記第２のダミーソース線に電位を印可する電位印加手段と、
を備え、
前記第１のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、前記第３のダミーセルトランジスタのそれぞれのドレイン領域は、一つおきに対応する前記ビット線に接続され、かつ同一のビット線には前記第１、第３のダミーセルトランジスタのいずれか一方のドレイン領域のみが接続されている半導体装置のテスト方法であって、
前記第１、第３のダミーワード線に第１の電位、前記第１のダミーソース線に第２の電位、前記第２のダミーソース線に第３の電位をそれぞれ同時に印加し、この状態を所定時間保持することを特徴とする半導体装置のテスト方法。 A plurality of bit lines arranged along the column direction;
A plurality of word lines arranged in pairs along the row direction,
Source lines arranged one by one between the paired word lines;
A plurality of memory cells that are arranged at intersections of the bit line and the word line, respectively, a drain region connected to the bit line, a gate electrode connected to the word line, and a source region connected to the source line, respectively, and capable of storing data A data portion having transistors;
A first dummy word line arranged along the row direction so as to be adjacent to one of end faces along the row direction in the data portion;
A second dummy word line disposed between the first dummy word line and the data portion;
A third dummy word line arranged along the row direction so as to be adjacent to the other end surface of the data portion along the row direction;
A fourth dummy word line disposed between the third dummy word line and the data portion;
A first dummy source line disposed between the first and second dummy word lines;
A second dummy source line disposed between the third and fourth dummy word lines;
A gate electrode connected to the first dummy word line and a source region connected to the first dummy source line, respectively, at the intersection of the bit line and the first dummy word line; A plurality of first dummy cell transistors having electrically equivalent characteristics;
Disposed at the intersections of the bit line and the second dummy word line, respectively, a drain region is connected to the bit line, a gate electrode is connected to the second dummy word line, and a source region is connected to the first dummy source line. A plurality of second dummy cell transistors having characteristics electrically equivalent to the memory cell transistors;
A gate electrode connected to the third dummy word line and a source region connected to the second dummy source line, respectively, at the intersections of the bit line and the third dummy word line; A plurality of third dummy cell transistors having electrically equivalent characteristics;
The bit line and the fourth dummy word line are arranged at the intersections, respectively, the drain region is connected to the bit line, the gate electrode is connected to the fourth dummy word line, and the source region is connected to the second dummy source line. A plurality of fourth dummy cell transistors having characteristics electrically equivalent to the memory cell transistors;
A potential applying means for applying a potential to the first dummy word line, the third dummy word line, the word line, the first dummy source line, and the second dummy source line;
With
Each drain region of the first dummy cell transistor is connected to the corresponding bit line, and each drain region of the third dummy cell transistor is connected to the corresponding bit line. And a method of testing a semiconductor device in which only one drain region of either the first or third dummy cell transistor is connected to the same bit line,
A first potential is simultaneously applied to the first and third dummy word lines, a second potential is applied to the first dummy source line, and a third potential is simultaneously applied to the second dummy source line. A test method of a semiconductor device, characterized by holding for a predetermined time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006265616A JP2008085209A (en) | 2006-09-28 | 2006-09-28 | Semiconductor device and method for testing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2006265616A JP2008085209A (en) | 2006-09-28 | 2006-09-28 | Semiconductor device and method for testing it |
Publications (1)
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|---|---|
| JP2008085209A true JP2008085209A (en) | 2008-04-10 |
Family
ID=39355712
Family Applications (1)
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| JP2006265616A Pending JP2008085209A (en) | 2006-09-28 | 2006-09-28 | Semiconductor device and method for testing it |
Country Status (1)
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|---|---|
| JP (1) | JP2008085209A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109509755A (en) * | 2017-09-14 | 2019-03-22 | 东芝存储器株式会社 | Storage device and its manufacturing method |
-
2006
- 2006-09-28 JP JP2006265616A patent/JP2008085209A/en active Pending
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