JP2008084303A - Clock generation circuit and semiconductor device including the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a clock generation circuit, achieving stable communication even when different clock signals are used among a plurality of circuits such as a transmitting circuit and a receiving circuit, and to provide a semiconductor device having the clock generation circuit. <P>SOLUTION: The clock generation circuit includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency-divider circuit. The reference clock counter circuit is a circuit outputting a counter value, which is obtained by counting the number of waves of a reference clock signal outputted from the reference clock generation circuit, to the frequency-divider circuit in a period of time from when the edge detection circuit detects an edge of a signal, which is externally inputted to the edge detection circuit, to when the edge detection circuit detects the next edge. The frequency-divider circuit is a circuit which frequency-divides the reference clock signal based on the counter value. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、クロック生成回路に関する。特に、クロック生成回路において、一定期間に任意の波数のクロック信号を生成するクロック生成回路及び当該クロック生成回路を備えた半導体装置に関する。   The present invention relates to a clock generation circuit. In particular, the present invention relates to a clock generation circuit that generates a clock signal having an arbitrary wave number in a certain period in a clock generation circuit and a semiconductor device including the clock generation circuit.

近年、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、無線チップ、電子タグともよばれる）等の無線で信号の送受信が可能である半導体装置の研究が進められ（例えば特許文献１参照）、企業内、市場等で試験的に導入され始めている。   In recent years, research on semiconductor devices capable of transmitting and receiving signals wirelessly such as RFID (Radio Frequency Identification) tags (also called ID tags, IC tags, IC chips, RF tags, wireless tags, wireless chips, and electronic tags) has been advanced. (See, for example, Patent Document 1), and has begun to be introduced on a trial basis in companies and markets.

当該半導体装置は、リーダ／ライタから受信した信号に基づいて動作を行うが、具体的にはリーダ／ライタに設けられた送信回路から出力された信号がＲＦＩＤタグ等の半導体装置に設けられた受信回路に入力される。   The semiconductor device operates based on a signal received from a reader / writer. Specifically, a signal output from a transmission circuit provided in the reader / writer is received in a semiconductor device such as an RFID tag. Input to the circuit.

一般的に、外部のリーダ／ライタ等に設けられた送信回路とＲＦＩＤタグ等に設けられた受信回路とで信号の送受信を行う場合、それぞれの回路毎に異なるクロック信号を用いて信号の送受信を行う。
特開２００６−１９６００１号公報 In general, when signals are transmitted and received between a transmission circuit provided in an external reader / writer or the like and a reception circuit provided in an RFID tag or the like, signal transmission / reception is performed using a different clock signal for each circuit. Do.
JP 2006-196001 A

しかしながら、送信回路と受信回路間または、複数回路間で異なるクロック信号を使用していた場合、各回路で出力されるデータは各回路のクロック信号に同期している。この時、送信回路と受信回路間で信号を受け渡す場合、送信回路から受信回路に入力されるデータ信号（受信信号ともいう）と、データを受け取る受信回路の基準クロック信号の変化点が異なるといった問題があった。そのため、受信信号の立ち下がりと受信回路の基準クロック信号の立ち上がりが同期した場合、次の受信信号の立ち下がりまでの期間において、受信回路動作用の基準クロック信号のデューティー比が大きく変化してしまい、信号のセットアップ時間、ホールド時間が一定にならない問題があった。   However, when different clock signals are used between the transmission circuit and the reception circuit or between a plurality of circuits, the data output from each circuit is synchronized with the clock signal of each circuit. At this time, when a signal is passed between the transmission circuit and the reception circuit, the data signal (also referred to as reception signal) input from the transmission circuit to the reception circuit is different from the change point of the reference clock signal of the reception circuit that receives data. There was a problem. Therefore, when the falling edge of the received signal and the rising edge of the reference clock signal of the receiving circuit are synchronized, the duty ratio of the reference clock signal for receiving circuit operation changes greatly in the period until the falling edge of the next receiving signal. There was a problem that the setup time and hold time of the signal were not constant.

なお本明細書では、信号が低電位から高電位に変化することを立ち上がりと呼ぶ。また信号が高電位から低電位に変化することを立ち下がりという。   Note that in this specification, the change of a signal from a low potential to a high potential is referred to as rising. The change of the signal from a high potential to a low potential is called falling.

上記課題について、図面を用いて以下に説明する。図５は、送信回路から受信回路に入力されるデータ信号が受信回路動作用の基準クロック信号に対してずれていた場合のタイミングチャートである。図５においては、受信回路動作用基準クロック信号のデューティー比が大きく変化してしまい、データのセットアップ時間または、ホールド時間が一定にならない場合のタイミングチャートを示している。 The above problem will be described below with reference to the drawings. FIG. 5 is a timing chart when the data signal input from the transmission circuit to the reception circuit is shifted from the reference clock signal for operation of the reception circuit. FIG. 5 shows a timing chart in the case where the duty ratio of the reference clock signal for receiving circuit operation changes greatly and the data setup time or hold time is not constant.

図５に示すタイミングチャートは、送信回路から受信回路に入力されるデータ信号５０１、受信回路基準クロック信号５０２、基準クロックカウンター信号５０３、受信回路動作用基準クロック信号５０４、基準クロック信号の期間５０５、基準クロック信号の期間５０６を示している。 The timing chart shown in FIG. 5 includes a data signal 501 input from a transmission circuit to a reception circuit, a reception circuit reference clock signal 502, a reference clock counter signal 503, a reception circuit operation reference clock signal 504, a reference clock signal period 505, A period 506 of the reference clock signal is shown.

図５に示すタイミングチャートについて説明する。基準クロックカウンター信号は、送信回路から受信回路に入力されるデータ信号５０１の立ち下がりのタイミングから受信回路基準クロック信号５０２の波数をカウントする。受信回路基準クロック信号５０２の波数をカウントした値は、基準クロックカウンター信号５０３のカウンター値となる。基準クロックカウンター信号５０３のカウンター値を元に分周された信号が受信回路動作用基準クロック信号５０４として出力される。このとき、送信回路から受信回路に入力されるデータ信号５０１と受信回路基準クロック信号５０２は同期していないため、基準クロックカウンター信号５０３は一定の値でリセットされることはない。そのため、受信回路動作用基準クロック信号５０４の周期が通常の期間５０６と周期が短い期間５０５が発生していた。 The timing chart shown in FIG. 5 will be described. The reference clock counter signal counts the wave number of the reception circuit reference clock signal 502 from the falling timing of the data signal 501 input from the transmission circuit to the reception circuit. A value obtained by counting the wave number of the reception circuit reference clock signal 502 is a counter value of the reference clock counter signal 503. A signal divided based on the counter value of the reference clock counter signal 503 is output as a reference clock signal 504 for receiving circuit operation. At this time, since the data signal 501 input from the transmission circuit to the reception circuit and the reception circuit reference clock signal 502 are not synchronized, the reference clock counter signal 503 is not reset to a constant value. Therefore, a period 506 in which the period of the reference clock signal 504 for receiving circuit operation is normal and a period 505 in which the period is short are generated.

なお、図５のタイミングチャートでは、基準クロックカウンター信号の値が奇数から偶数に切り替わる際に信号を反転させ、受信クロック動作用基準クロック信号を生成する場合について示している。 Note that the timing chart of FIG. 5 shows a case where a reference clock signal for receiving clock operation is generated by inverting the signal when the value of the reference clock counter signal is switched from odd to even.

図５に示したタイミングチャートにおける短い期間５０５の状態が発生した場合、受信回路動作用基準クロック信号５０４によって同期動作する回路は、通常の期間５０６と短い期間５０５の発生により、セットアップ時間及び、ホールド時間が一定でなく回路の誤動作を招く原因となる課題があった。 When the state of the short period 505 in the timing chart shown in FIG. 5 occurs, the circuit that operates synchronously by the reference clock signal 504 for receiving circuit operation has a setup time and a hold time due to the generation of the normal period 506 and the short period 505. There is a problem that the time is not constant and causes malfunction of the circuit.

本発明は上記問題を鑑み、受信回路と送信回路などの複数の回路間で異なるクロック信号を使用した場合であっても、受信回路動作用の基準クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことで、安定した通信を可能にするクロック生成回路及びそれを備えた半導体装置の提供を課題とする。   In view of the above-mentioned problem, the present invention does not significantly change the duty ratio of the reference clock signal for receiving circuit operation even when different clock signals are used between a plurality of circuits such as a receiving circuit and a transmitting circuit. It is an object of the present invention to provide a clock generation circuit and a semiconductor device including the clock generation circuit that enable stable communication by designing a circuit with allowance for signal setup time and hold time.

上記目的を達成するために、本発明においては送信回路より受信回路に入力されたデータ信号のエッジを検出し、エッジ間に規定個数のクロックを発生させる構成とする。   In order to achieve the above object, the present invention is configured to detect an edge of a data signal input from a transmission circuit to a reception circuit and generate a specified number of clocks between the edges.

本発明のクロック生成回路の一は、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、基準クロックカウンター回路は、外部からエッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。   One of the clock generation circuits of the present invention includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit. The reference clock counter circuit receives a signal from the outside to the edge detection circuit. The counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit is output to the frequency divider circuit during the period from input to detection of the edge of the signal and detection of the next edge. The divider circuit is configured to divide the reference clock signal based on the counter value.

また別の本発明のクロック生成回路の一は、 エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、外部から入力される信号のエッジを検出する回路であり、基準クロックカウンター回路は、エッジ検出回路がエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。   Another clock generation circuit of the present invention includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency division circuit, and the edge detection circuit is a signal input from the outside. The reference clock counter circuit counts the wave number of the reference clock signal output from the reference clock generation circuit until the edge detection circuit detects the edge and detects the next edge. The counter value obtained in this way is output to a frequency divider, and the frequency divider is configured to divide the reference clock signal based on the counter value.

また別の本発明のクロック生成回路の一は、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、第１のラッチ回路と、第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、第１のラッチ回路から出力された信号が入力されるインバータ回路と、第２のラッチ回路から出力された信号及びインバータ回路から出力された信号が入力されるアンド回路と、を有し、アンド回路は、第２のラッチ回路から出力された信号とインバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、基準クロックカウンター回路は、リセット信号によって、基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。   Another clock generation circuit of the present invention includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency division circuit, and the edge detection circuit includes a first latch circuit and The second latch circuit to which the signal output from the first latch circuit is input, the inverter circuit to which the signal output from the first latch circuit is input, and the signal output from the second latch circuit And an AND circuit to which the signal output from the inverter circuit is input. The AND circuit outputs a reset signal when the signal output from the second latch circuit and the signal output from the inverter circuit are different. The reference clock counter circuit counts the wave number of the reference clock signal output from the reference clock generation circuit in response to the reset signal. Centers value is reset, and a circuit for outputting a counter value to the frequency divider, the frequency divider circuit has a structure which is a circuit for the frequency division of the reference clock signal based on the counter value.

また本発明のクロック生成回路において、基準クロック発生回路は、リングオシレータ又は水晶発振器である構成でもよい。 In the clock generation circuit of the present invention, the reference clock generation circuit may be a ring oscillator or a crystal oscillator.

また本発明の半導体装置の一は、アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、基準クロックカウンター回路は、リーダ／ライタからアンテナを介してエッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。   Another embodiment of the semiconductor device of the present invention is a semiconductor device that includes an antenna and transmits / receives a signal to / from a reader / writer by wireless communication, and includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, The reference clock counter circuit receives a signal from the reader / writer via the antenna to the edge detection circuit, detects the edge of the signal, and detects the next edge. The counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit is output to the frequency divider circuit. The frequency divider circuit divides the reference clock signal based on the counter value. It is set as the structure which is a circuit to perform.

また別の本発明の半導体装置の一は、アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、リーダ／ライタからアンテナを介して入力される信号のエッジを検出する回路であり、基準クロックカウンター回路は、エッジ検出回路がエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。   Another semiconductor device of the present invention is a semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer, and includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and the like. The edge detection circuit is a circuit for detecting an edge of a signal input from the reader / writer via the antenna, and the reference clock counter circuit is for detecting the edge by the edge detection circuit. The counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit during the period until the next edge is detected is output to the frequency divider circuit. The circuit is configured to divide the reference clock signal based on the counter value.

また別の本発明の半導体装置の一は、アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、第１のラッチ回路と、第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、第１のラッチ回路から出力された信号が入力されるインバータ回路と、第２のラッチ回路から出力された信号及びインバータ回路から出力された信号が入力されるアンド回路と、を有し、アンド回路は、第２のラッチ回路から出力された信号とインバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、基準クロックカウンター回路は、リセット信号によって、基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。   Another semiconductor device of the present invention is a semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer, and includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and the like. The edge detection circuit includes a first latch circuit, a second latch circuit to which a signal output from the first latch circuit is input, and an output from the first latch circuit. And an AND circuit to which the signal output from the second latch circuit and the signal output from the inverter circuit are input. The AND circuit is a second latch circuit. This is a circuit that outputs a reset signal when the signal output from the inverter circuit differs from the signal output from the inverter circuit. The reference clock counter circuit is based on the reset signal. The counter value obtained by counting the wave number of the reference clock signal output from the clock generation circuit is reset, and the counter value is output to the frequency divider circuit. The frequency divider circuit is a reference based on the counter value. The circuit is configured to divide the clock signal.

また本発明の半導体装置において、基準クロック発生回路は、リングオシレータ又は水晶発振器である構成でもよい。   In the semiconductor device of the present invention, the reference clock generation circuit may be a ring oscillator or a crystal oscillator.

本発明により送信回路と受信回路間または、複数回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、送信回路から受信回路に入力されるデータ信号を出力した送信回路と、データ信号を受け取る受信回路のクロックが異なっていても、受信回路動作用基準クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。そして、信号のセットアップ時間、ホールド時間が大きく変化するために回路の誤動作を招くと行った不良を低減することができる。すなわち受信回路と送信回路などの複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能であるクロック生成回路を提供することができる。 According to the present invention, a transmission circuit that uses a different clock between a transmission circuit and a reception circuit or between a plurality of circuits and outputs a data signal input from the transmission circuit to the reception circuit when the signal is transferred between the transmission circuit and the reception circuit. Even if the clock of the receiving circuit that receives the data signal is different, the duty ratio of the reference clock signal for receiving circuit operation does not change greatly, and the circuit design is made with a margin for the setup time and hold time of the signal be able to. Then, since the setup time and hold time of the signal change greatly, it is possible to reduce defects caused when the circuit malfunctions. That is, it is possible to provide a clock generation circuit capable of stable communication even when different clock signals are used between a plurality of circuits such as a reception circuit and a transmission circuit.

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
（実施の形態１） Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals may be used in common in different drawings.
(Embodiment 1)

本実施の形態では、本発明のクロック生成回路の一構成例に関して図面を参照して説明する。   In this embodiment, a structure example of a clock generation circuit of the present invention will be described with reference to the drawings.

本発明のクロック生成回路を具備する半導体装置は、送信回路から受信回路に入力されるデータ信号のエッジを検出する回路と、受信回路用基準クロックを発生する回路と、受信回路用基準クロックの波数をカウントする回路と、受信回路用基準クロックの波数のカウンター値を元に受信回路用基準クロックを分周する回路を有している。   A semiconductor device including a clock generation circuit according to the present invention includes a circuit that detects an edge of a data signal input from a transmission circuit to a reception circuit, a circuit that generates a reference clock for the reception circuit, and a wave number of the reference clock for the reception circuit And a circuit that divides the reference clock for the reception circuit based on the counter value of the wave number of the reference clock for the reception circuit.

本発明は、送信回路及び受信回路間で共に異なるクロック信号を使用した場合、送信回路及び受信回路間で信号を受け渡す際のクロック信号が異なっていても、クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができるといった効果を有する。当該効果は、受信回路側におけるエッジ検出手段において送信回路側から受信回路に入力されるデータ信号のエッジを検出し、当該データ信号のエッジから次に送信回路側から受信回路に入力されるデータ信号のエッジまでの期間において、受信回路用基準クロック信号の波数をカウントする回路でカウントし、当該カウントしたカウンター値を元に、分周回路において受信回路用基準クロック信号の分周を行った信号を受信回路動作用の基準クロック信号とすることで実現することができる。以下、具体的な構成等について説明する。 In the present invention, when different clock signals are used between the transmission circuit and the reception circuit, the duty ratio of the clock signal changes greatly even if the clock signal used when the signal is transferred between the transmission circuit and the reception circuit is different. Therefore, there is an effect that it is possible to perform circuit design with a margin for signal setup time and hold time. The effect is that the edge detection means on the receiving circuit side detects the edge of the data signal input from the transmitting circuit side to the receiving circuit, and then the data signal input from the transmitting circuit side to the receiving circuit from the data signal edge In the period up to the edge of the signal, the circuit that counts the wave number of the reference clock signal for the receiving circuit is counted, and a signal obtained by dividing the reference clock signal for the receiving circuit in the frequency dividing circuit is calculated based on the counted counter value. This can be realized by using a reference clock signal for receiving circuit operation. Hereinafter, a specific configuration and the like will be described.

図１に、送信回路１１０より送信されたデータ信号を受信する受信回路１２０と、受信回路１２０にデータ信号を送信する送信回路１１０についてのブロック図を示す。図１に示す受信回路１２０は、エッジ検出回路１２１、受信回路用基準クロック発生回路１２２、受信回路用基準クロックカウンター回路１２３、受信回路用分周回路１２４、受信回路動作用基準クロック発生回路１２５を有している。また図１における送信回路１１０は、送信回路用基準クロック発生回路１１１、送信回路用データ信号発生回路１１２を有している。   FIG. 1 shows a block diagram of a receiving circuit 120 that receives a data signal transmitted from the transmitting circuit 110 and a transmitting circuit 110 that transmits the data signal to the receiving circuit 120. The reception circuit 120 shown in FIG. 1 includes an edge detection circuit 121, a reception circuit reference clock generation circuit 122, a reception circuit reference clock counter circuit 123, a reception circuit frequency divider circuit 124, and a reception circuit operation reference clock generation circuit 125. Have. 1 includes a transmission circuit reference clock generation circuit 111 and a transmission circuit data signal generation circuit 112.

ここで図１において、エッジ検出回路１２１は、受信する信号１０２の変化点（エッジ）を検出する回路である。エッジ検出回路は、カウンター回路、ラッチ回路、ＮＯＴ回路（ノット回路）、ＡＮＤ回路（アンド回路）、ＯＲ回路（オア回路）、ＮＡＮＤ回路（ナンド回路）、ＮＯＲ回路（ノア回路）、ＥＸＯＲ回路（エクスクルーシブオア回路）、ＥＸ−ＮＯＲ回路（エクスクルーシブノア回路）等の判定回路を組み合わせて構成する。エッジ検出回路１２１の具体的な構成について、図４に示す。   Here, in FIG. 1, an edge detection circuit 121 is a circuit that detects a change point (edge) of the received signal 102. Edge detection circuit includes counter circuit, latch circuit, NOT circuit (not circuit), AND circuit (AND circuit), OR circuit (OR circuit), NAND circuit (NAND circuit), NOR circuit (NOR circuit), EXOR circuit (exclusive) OR circuit), EX-NOR circuit (exclusive NOR circuit), and other determination circuits. A specific configuration of the edge detection circuit 121 is shown in FIG.

図４においては、図１で示したブロック図におけるエッジ検出回路１２１の具体的な構成として、第１の記憶手段４２１、第２の記憶手段４２２、第１の記憶手段４２１の反転信号を発生する手段４２３、第２の記憶手段４２２から出力された信号と第１の記憶手段４２１の反転信号とを比較する手段４２４で構成する例を示している。   In FIG. 4, as a specific configuration of the edge detection circuit 121 in the block diagram shown in FIG. 1, an inverted signal of the first storage means 421, the second storage means 422, and the first storage means 421 is generated. An example is shown in which means 423 and means 424 for comparing the signal output from the second storage means 422 and the inverted signal of the first storage means 421 are shown.

図４では、第１の記憶手段４２１、第２の記憶手段４２２としてラッチ回路を用い、第１の記憶手段４２１の反転信号を生成する手段４２３としてＮＯＴ回路を用い、第２の記憶手段４２２から出力された信号と第１の記憶手段４２１の反転信号とを比較する手段４２４としてＡＮＤ回路を用いる例を示している。   In FIG. 4, a latch circuit is used as the first storage means 421 and the second storage means 422, a NOT circuit is used as the means 423 for generating the inverted signal of the first storage means 421, and the second storage means 422 is used. An example in which an AND circuit is used as the means 424 for comparing the output signal with the inverted signal of the first storage means 421 is shown.

基準クロック発生回路１２２は、受信回路１２０において基準となるクロック信号を発生する回路である。また、基準クロックカウンター回路１２３は、基準クロック発生回路１２２から発生したクロック信号の波数をカウントする手段を有している。また、基準クロックカウンター回路１２３は、エッジ検出回路１２１から出力された信号１０３によって、基準クロック発生回路１２２から出力されたクロック信号１０４の波数をカウントして得られたカウンター値をリセットする手段を有している。また、分周回路１２４は、基準クロックカウンター回路１２３から発生した信号１０５に基づいて分周する回路である。受信回路動作用基準クロック発生回路１２５は、分周回路で分周された信号１０６を受信回路１２０の動作用基準クロック信号として出力する回路である。 The reference clock generation circuit 122 is a circuit that generates a reference clock signal in the reception circuit 120. The reference clock counter circuit 123 has means for counting the wave number of the clock signal generated from the reference clock generation circuit 122. The reference clock counter circuit 123 has means for resetting the counter value obtained by counting the wave number of the clock signal 104 output from the reference clock generation circuit 122 by the signal 103 output from the edge detection circuit 121. is doing. The frequency dividing circuit 124 is a circuit that divides the frequency based on the signal 105 generated from the reference clock counter circuit 123. The reception circuit operation reference clock generation circuit 125 is a circuit that outputs the signal 106 divided by the frequency division circuit as an operation reference clock signal for the reception circuit 120.

受信回路用のクロック生成回路内に基準クロック発生回路を設けることより、受信回路動作用のクロック信号として独立して基準クロックを用いることができる。そのため、当該基準クロックによって受信回路全体が動作させることができるため受信回路設計段階における遅延時間の計算が容易であり、回路設計を容易に行うことができる。 By providing the reference clock generating circuit in the clock generating circuit for the receiving circuit, the reference clock can be used independently as a clock signal for operating the receiving circuit. Therefore, since the entire receiving circuit can be operated by the reference clock, the delay time can be easily calculated at the receiving circuit design stage, and the circuit design can be easily performed.

また図１においては、基準クロック発生回路１１１とデータ信号発生回路１１２とを有する送信回路１１０が示されている。送信回路１１０は、本発明のクロック生成回路の一例として図１に示した受信回路１２０に入力する信号１０２を発生する回路として機能する。基準クロック発生回路１１１は、送信回路１１０においてクロック信号を生成する回路であり、データ信号発生回路１１２は受信回路１２０に入力する信号１０２を生成する回路である。つまり、受信回路１２０と送信回路１１０は、それぞれクロック信号を発生する回路（ここでは、受信回路１２０における基準クロック発生回路１２２、送信回路１１０における基準クロック発生回路１１１）を内蔵している。従って、通常、受信回路１２０と送信回路１１０は異なるクロック信号を生成しており、同期動作していない。 Further, FIG. 1 shows a transmission circuit 110 having a reference clock generation circuit 111 and a data signal generation circuit 112. The transmission circuit 110 functions as a circuit that generates the signal 102 input to the reception circuit 120 shown in FIG. 1 as an example of the clock generation circuit of the present invention. The reference clock generation circuit 111 is a circuit that generates a clock signal in the transmission circuit 110, and the data signal generation circuit 112 is a circuit that generates a signal 102 to be input to the reception circuit 120. That is, the reception circuit 120 and the transmission circuit 110 each include a circuit that generates a clock signal (here, the reference clock generation circuit 122 in the reception circuit 120 and the reference clock generation circuit 111 in the transmission circuit 110). Therefore, normally, the receiving circuit 120 and the transmitting circuit 110 generate different clock signals and are not operating in synchronization.

なお、送信回路１１０における基準クロック発生回路１１１から出力される信号１０１は、データ信号発生回路１１２を動作させるクロック信号であり、データ信号発生回路１１２から出力された信号１０２が受信回路１２０の回路に入力されている。なお、送信回路１１０から受信回路１２０への信号１０２の送信は無線通信を用いてもよいし、有線通信を用いて行ってもよい。送信回路１１０から受信回路１２０への信号１０２の送信を無線通信で行うことで、配線による接続を省略することができる。   The signal 101 output from the reference clock generation circuit 111 in the transmission circuit 110 is a clock signal for operating the data signal generation circuit 112, and the signal 102 output from the data signal generation circuit 112 is supplied to the circuit of the reception circuit 120. Have been entered. Note that transmission of the signal 102 from the transmission circuit 110 to the reception circuit 120 may be performed using wireless communication or wired communication. By transmitting the signal 102 from the transmission circuit 110 to the reception circuit 120 by wireless communication, connection by wiring can be omitted.

なお本発明において、エッジとは、信号の立ち上がりまたは立ち下がりのタイミングのことをいう。なお本明細書では、信号が低電位から高電位に変化することを立ち上がりと呼ぶ。また信号が高電位から低電位に変化することを立ち下がりという。すなわち信号のエッジ間は、信号の立ち下がりから次の立ち下がり、または信号の立ち上がりから次の立ち上がりのことをいう。 In the present invention, an edge refers to a signal rising or falling timing. Note that in this specification, the change of a signal from a low potential to a high potential is referred to as rising. The change of the signal from a high potential to a low potential is called falling. That is, the interval between the signal edges means the next falling edge from the falling edge of the signal or the next rising edge from the rising edge of the signal.

受信回路１２０において、エッジ検出回路１２１から出力された信号１０３は、基準クロックカウンター回路１２３に入力される。また、受信回路１２０における基準クロック発生回路１２２から出力された信号１０７は、エッジ検出回路１２１を動作させるクロック信号として当該エッジ検出回路１２１に入力される。   In the receiving circuit 120, the signal 103 output from the edge detection circuit 121 is input to the reference clock counter circuit 123. Further, the signal 107 output from the reference clock generation circuit 122 in the reception circuit 120 is input to the edge detection circuit 121 as a clock signal for operating the edge detection circuit 121.

なお、受信回路１２０において分周回路１２４を用いているが、基準クロックカウンター回路１２３の周波数が、受信回路１２０における受信回路動作用基準クロック発生回路１２５の周波数を満たした場合は、分周回路で基準クロック発生回路からの基準クロック信号を分周することなく、出力することもある。   The frequency dividing circuit 124 is used in the receiving circuit 120. However, when the frequency of the reference clock counter circuit 123 satisfies the frequency of the reference clock generating circuit 125 for receiving circuit operation in the receiving circuit 120, the frequency dividing circuit 124 The reference clock signal from the reference clock generation circuit may be output without being divided.

次に、本実施の形態の形態で示すクロック生成回路における回路の動作の一例を図２のフローチャートを用いて説明する。図２のフローチャートは、送信回路１１０から受信回路１２０に入力されるデータ信号の立ち下がりエッジ間にＮ個（Ｎは自然数）のクロック信号を発生させ、データ信号の立ち下がりエッジ間における当該Ｎ個のクロック信号を受信回路動作用基準クロック信号として使用する場合について説明する。   Next, an example of circuit operation in the clock generation circuit described in this embodiment will be described with reference to a flowchart in FIG. The flowchart of FIG. 2 generates N clock signals (N is a natural number) between the falling edges of the data signal input from the transmission circuit 110 to the receiving circuit 120, and the N signals between the falling edges of the data signal. A case where the above clock signal is used as a reference clock signal for receiving circuit operation will be described.

まず、受信回路１２０における基準クロック発生回路１２２において基準クロック信号を発生させる（ステップ２０１）。ここでは、基準クロック発生回路１２２として、リングオシレータを用いて基準クロック信号を発生させ、基準クロックカウンター回路１２３により基準クロック信号の波数をカウントする（ステップ２０２）。なお、基準クロック発生回路１２２としてリングオシレータの他に、水晶発振器や外部からの入力信号の手段を用いてもよい。とくにリングオシレータを用いることにより、薄膜トランジスタで基準クロック発生回路１２２を形成できるため、基準クロック発生回路１２２の小型化を行うことができる。   First, a reference clock signal is generated in the reference clock generation circuit 122 in the receiving circuit 120 (step 201). Here, a reference clock signal is generated as a reference clock generation circuit 122 using a ring oscillator, and the reference clock counter circuit 123 counts the wave number of the reference clock signal (step 202). In addition to the ring oscillator, the reference clock generation circuit 122 may be a crystal oscillator or an external input signal means. In particular, by using a ring oscillator, the reference clock generation circuit 122 can be formed using a thin film transistor, and thus the reference clock generation circuit 122 can be downsized.

次に、基準クロック発生回路１２２から出力された基準クロック信号の波数を基準クロックカウンター回路１２３によりカウントしたカウンター値が、ある値（Ｎ値）と等しくなったかを判定し（ステップ２０３）、ある値（Ｎ値）と等しくなった場合（ＹＥＳ）は、エッジ検出回路１２１によって送信回路から受信回路に入力されたデータ信号の立ち下がりエッジが検出されたかを判定する（ステップ２０４）。一方、ある値（Ｎ値）と等しくない場合（ＮＯ）は、基準クロックカウンター回路のカウンター値のカウントアップを行う（ステップ２０８）。そしてエッジ検出回路１２１において、送信回路１１０から受信回路１２０に入力されたデータ信号の立ち下がりエッジが検出された場合（ＹＥＳ）は、基準クロックカウンター回路１２３において、基準クロックカウンター回路のカウンター値のリセットを行う（ステップ２０５）。また送信回路１１０から受信回路１２０に入力されたデータ信号の立ち下がりエッジが検出されなかった場合（ＮＯ）は、基準クロックカウンター回路１２３において、基準クロックカウンター回路のカウンター値の保持が行われる（ステップ２０９）。   Next, it is determined whether the counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit 122 by the reference clock counter circuit 123 is equal to a certain value (N value) (step 203). If it is equal to (N value) (YES), it is determined whether the edge detection circuit 121 detects the falling edge of the data signal input from the transmission circuit to the reception circuit (step 204). On the other hand, if it is not equal to a certain value (N value) (NO), the counter value of the reference clock counter circuit is counted up (step 208). When the edge detection circuit 121 detects the falling edge of the data signal input from the transmission circuit 110 to the reception circuit 120 (YES), the reference clock counter circuit 123 resets the counter value of the reference clock counter circuit. (Step 205). When the falling edge of the data signal input from the transmission circuit 110 to the reception circuit 120 is not detected (NO), the reference clock counter circuit 123 holds the counter value of the reference clock counter circuit (step). 209).

次に、分周回路１２４によって受信回路用基準クロック信号の分周を行い、基準クロックカウンター回路のカウンター値に応じて所望の周期のクロック信号を発生させる（ステップ２０６）。   Next, the frequency dividing circuit 124 divides the reference clock signal for the receiving circuit, and generates a clock signal having a desired period according to the counter value of the reference clock counter circuit (step 206).

次に受信回路動作用基準クロック発生回路は、分周回路で分周した基準クロック信号を元に、受信回路動作用基準クロックを発生させる（ステップ２０７）。   Next, the receiving circuit operation reference clock generation circuit generates a receiving circuit operation reference clock based on the reference clock signal divided by the frequency dividing circuit (step 207).

次に、上述したクロック生成回路のタイミングチャートについて図３を参照して説明する。   Next, a timing chart of the above-described clock generation circuit will be described with reference to FIG.

図３に示すタイミングチャートは、送信回路１１０から受信回路１２０に入力されるデータ信号３０１、送信回路から受信回路に入力されるデータ信号のエッジを検出し、受信回路の基準クロックカウンター回路のカウンター値をリセットするリセット信号３０２、受信回路基準クロック信号３０３、受信回路基準クロックをカウントするカウンター値３０４、受信回路動作用基準クロック信号３０５の動作を示している。   The timing chart shown in FIG. 3 detects the edge of the data signal 301 input from the transmission circuit 110 to the reception circuit 120 and the data signal input from the transmission circuit to the reception circuit, and the counter value of the reference clock counter circuit of the reception circuit. The operation of the reset signal 302 for resetting the signal, the receiving circuit reference clock signal 303, the counter value 304 for counting the receiving circuit reference clock, and the reference clock signal 305 for receiving circuit operation is shown.

また、図３において、受信回路動作用基準クロック信号３０５における通常の１波長分の期間を期間３０６、受信回路動作用基準クロック信号３０５の通常の１波長分の期間より長い期間を期間３０７として表している。   In FIG. 3, a period corresponding to one normal wavelength in the reference clock signal 305 for receiving circuit operation is expressed as a period 306, and a period longer than a period corresponding to one wavelength in the reference clock signal 305 for receiving circuit operation is expressed as a period 307. ing.

本実施の形態で説明する受信回路１２０のクロック生成回路においては、送信回路１１０から受信回路１２０に入力されるデータ信号３０１の立ち下がりエッジをエッジ検出回路によって検出し、受信回路における基準クロックの波数をカウントする基準クロックカウンター回路をリセットするリセット信号３０２を発生させる。この基準クロックカウンターリセット信号によって、基準クロックカウンター回路のカウンター値をリセットする。   In the clock generation circuit of the reception circuit 120 described in this embodiment, the falling edge of the data signal 301 input from the transmission circuit 110 to the reception circuit 120 is detected by the edge detection circuit, and the wave number of the reference clock in the reception circuit is detected. A reset signal 302 for resetting the reference clock counter circuit that counts is generated. The counter value of the reference clock counter circuit is reset by this reference clock counter reset signal.

例えば図３において、基準クロックカウンター回路におけるカウンター値が「１１」と等しくないときは、基準クロックカウンター回路におけるカウンター値をカウントアップさせ、基準クロックカウンター回路におけるカウンター値が「１１」と等しいときは、基準クロックカウンター回路におけるカウンター値を保持する。 For example, in FIG. 3, when the counter value in the reference clock counter circuit is not equal to “11”, the counter value in the reference clock counter circuit is counted up, and when the counter value in the reference clock counter circuit is equal to “11”, Holds the counter value in the reference clock counter circuit.

また図３において、受信回路動作用基準クロック信号３０５は、基準クロックカウンター回路のカウンター値を元に分周された受信回路を動作させるための基準クロック信号である。受信回路動作用基準クロック信号３０５は、基準クロックカウンター回路におけるカウンター値が奇数から偶数に切り替わる時クロックが反転する場合で、受信回路基準クロック信号の４分周を行っている。 In FIG. 3, a reference clock signal 305 for receiving circuit operation is a reference clock signal for operating a receiving circuit that has been divided based on the counter value of the reference clock counter circuit. The reference clock signal 305 for receiving circuit operation is a case where the clock is inverted when the counter value in the reference clock counter circuit is switched from odd to even, and the receiving circuit reference clock signal is divided by four.

なお、図３のタイミングチャートでは、基準クロックカウンター回路におけるカウンター値が奇数から偶数に切り替わる際に信号を反転させ、受信回路動作用基準クロック信号を生成する場合であるが、基準クロックカウンター回路におけるカウンター値が偶数から奇数に切り替わる際に信号を反転させて受信回路動作用基準クロック信号を生成する場合でもよいし、ある自然数Ｎのとき信号を反転させ、受信回路動作用クロック信号を生成してもよい。 In the timing chart of FIG. 3, when the counter value in the reference clock counter circuit is switched from odd to even, the signal is inverted to generate a reference clock signal for receiving circuit operation. When the value is switched from an even number to an odd number, the signal may be inverted to generate the reference clock signal for receiving circuit operation, or when the natural number N is inverted, the signal may be inverted to generate the receiving circuit operation clock signal. Good.

このように、本発明においては、エッジ検出回路を設けることによって、送信回路１１０と受信回路１２０の各々に設けられた基準クロック発生回路により、それぞれ異なるクロック信号を用いた場合であっても、受信回路１２０用の基準クロック信号により受信回路全体を正常に動作させることができるため安定した通信を提供することができる。すなわち本発明によって、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。   As described above, in the present invention, by providing the edge detection circuit, the reference clock generation circuit provided in each of the transmission circuit 110 and the reception circuit 120 can receive signals even when different clock signals are used. Since the entire receiving circuit can be normally operated by the reference clock signal for the circuit 120, stable communication can be provided. That is, according to the present invention, when a signal is transmitted between the transmission circuit and the reception circuit using different clocks between the transmission circuit and the reception circuit, the transmission circuit that outputs the data input to the reception circuit and the reception circuit that receives the data Even if the clocks are different from each other, it is possible to design a circuit with a margin in the signal setup time and hold time without greatly changing the clock duty ratio.

なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態２） Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification.
(Embodiment 2)

本実施の形態では、上記実施の形態で示したクロック生成回路を有し且つ無線で情報の送受信が可能な半導体装置に関して図面を参照して説明する。   In this embodiment, a semiconductor device including the clock generation circuit described in the above embodiment and capable of transmitting and receiving information wirelessly will be described with reference to drawings.

近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせたＲＦＩＤタグ等の半導体装置が脚光を浴びている。ＲＦＩＤタグは、無線通信装置（リーダ／ライタともいう）を使った通信信号（動作磁界）の授受により、データを書き込んだり、データを読み出すことができる。   In recent years, a semiconductor device such as an RFID tag that combines a micro IC chip and an antenna for wireless communication has attracted attention. The RFID tag can write and read data by transmitting and receiving a communication signal (operation magnetic field) using a wireless communication device (also referred to as a reader / writer).

ＲＦＩＤタグ等の無線で情報の送受信が可能な半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、ＲＦＩＤタグでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが実現可能である。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が実現可能である。   As an application field of a semiconductor device capable of transmitting and receiving information wirelessly such as an RFID tag, for example, merchandise management in the distribution industry can be cited. At present, merchandise management using bar codes and the like is the mainstream, but since bar codes are optically read, data cannot be read if there is a shield. On the other hand, since an RFID tag reads data wirelessly, it can be read even if there is a shield. Therefore, it is possible to realize efficient merchandise management and cost reduction. In addition, a wide range of applications such as boarding tickets, air passenger tickets, and automatic payment of fare are possible.

ＲＦＩＤタグの応用分野が広がりつつある中で、より高機能なＲＦＩＤタグに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が実現される。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式とが考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。   As the application field of RFID tags is expanding, the demand for higher-performance RFID tags is also increasing. For example, data transmission to a third party can be prevented by encrypting transmission / reception data. For this, a method of processing the decryption / encryption process in hardware, a method of processing in software, and a method of using both hardware and software can be considered. In the method of processing in hardware, an arithmetic circuit is configured by a dedicated circuit that performs decryption / encryption. In the method of processing in software, an arithmetic circuit is constituted by a CPU (Central Processing Unit) and a large-scale memory, and a decryption / encryption program is executed by the CPU. In the method using both hardware and software, the dedicated circuit, CPU, and memory constitute an arithmetic circuit, and the dedicated circuit performs a part of the decryption / encryption arithmetic processing, and the remaining arithmetic processing program is executed. Run on the CPU.

本実施の形態では、本発明における半導体装置の一例として、ＣＰＵ、メモリを具備するＲＦＩＤタグについて図７、図８を用いて説明する。図７は、ＲＦＩＤタグのブロック図であり、図８はＲＦＩＤタグのレイアウト図である。   In this embodiment, an RFID tag including a CPU and a memory will be described as an example of a semiconductor device of the present invention with reference to FIGS. FIG. 7 is a block diagram of the RFID tag, and FIG. 8 is a layout diagram of the RFID tag.

まず、図７を用いて本実施の形態で示す半導体装置のブロック構成を説明する。図７において、ＲＦＩＤタグ等の半導体装置（以下「ＲＦＩＤタグ１００１」と記す）は、アンテナ１００９と、ＲＦ回路１００８と、クロック生成部１００２と、コントローラ１０１０と、ＣＰＵ１０１４と、ＲＯＭ１０１５と、ＲＡＭ１０１６とを有している。ＲＦ回路１００８は電源回路１００３と、復調回路１００６と、変調回路１００７から構成される。クロック生成部１００２は、クロック生成回路１００４と、レギュレータ１００５から構成されている。コントローラ１０１０は、ＣＰＵインターフェース１０１１と、ＲＦインターフェース１０１３と、メモリコントローラ１０１２とから構成されている。なお、図７では、説明の簡単化のため省略したが、ＲＦＩＤタグ１００１には通信信号として、受信信号と、送信信号とが、リーダ／ライタの間で同時に送受信されている。受信信号は、アンテナ１００９で受信された後、復調回路１００６により復調される。また、送信信号は、変調回路１００７により変調された後、アンテナ１００９より送信される。なお、クロック生成回路１００４は上記実施の形態で示した構成で設けることができる。   First, a block configuration of the semiconductor device described in this embodiment is described with reference to FIGS. 7, a semiconductor device such as an RFID tag (hereinafter referred to as “RFID tag 1001”) includes an antenna 1009, an RF circuit 1008, a clock generation unit 1002, a controller 1010, a CPU 1014, a ROM 1015, and a RAM 1016. Have. The RF circuit 1008 includes a power supply circuit 1003, a demodulation circuit 1006, and a modulation circuit 1007. The clock generation unit 1002 includes a clock generation circuit 1004 and a regulator 1005. The controller 1010 includes a CPU interface 1011, an RF interface 1013, and a memory controller 1012. Although omitted in FIG. 7 for simplification of explanation, a reception signal and a transmission signal are simultaneously transmitted and received between the reader / writer as communication signals in the RFID tag 1001. The received signal is received by the antenna 1009 and then demodulated by the demodulation circuit 1006. The transmission signal is modulated by the modulation circuit 1007 and then transmitted from the antenna 1009. Note that the clock generation circuit 1004 can be provided with the structure described in the above embodiment mode.

図７において、通信信号により形成される磁界中にＲＦＩＤタグ１００１を置くと、アンテナ１００９により、誘導起電力を生じる。誘導起電力はＲＦ回路１００８中の電源回路１００３を介してレギュレータ１００５及びＲＦインターフェース１０１３に入力される。レギュレータ１００５に入力された電圧は安定化され、クロック生成回路１００４に入力されることで、クロック生成回路は安定したクロック信号を出力する。クロック信号はコントローラに入力される。なお図７において、クロック生成回路１００４と共にレギュレータ１００５を並べて設ける構成とすることが好適である。特に本発明においては、リングオシレータ等を用いた基準クロック発生回路より安定したクロックを生成する必要があるため、レギュレータ１００５とクロック生成回路１００４を併設して設けることでより安定したクロック信号を生成することができる。   In FIG. 7, when the RFID tag 1001 is placed in a magnetic field formed by a communication signal, an induced electromotive force is generated by the antenna 1009. The induced electromotive force is input to the regulator 1005 and the RF interface 1013 through the power supply circuit 1003 in the RF circuit 1008. The voltage input to the regulator 1005 is stabilized and input to the clock generation circuit 1004, whereby the clock generation circuit outputs a stable clock signal. The clock signal is input to the controller. Note that in FIG. 7, it is preferable that the regulator 1005 be provided side by side with the clock generation circuit 1004. In particular, in the present invention, since it is necessary to generate a stable clock from a reference clock generation circuit using a ring oscillator or the like, a more stable clock signal is generated by providing the regulator 1005 and the clock generation circuit 1004 together. be able to.

復調回路１００６は、ＡＳＫ方式の受信信号の振幅の変動を”０”／”１”の受信データとして検出する。復調回路１００６は、例えばローパスフィルターとする。さらに、変調回路１００７は、送信データをＡＳＫ方式の送信信号の振幅を変動させて送信する。例えば、送信データが”０”の場合、共振回路の共振点を変化させ、通信信号の振幅を変化させる。 The demodulating circuit 1006 detects the fluctuation of the amplitude of the ASK received signal as “0” / “1” received data. The demodulation circuit 1006 is, for example, a low pass filter. Further, the modulation circuit 1007 transmits transmission data by changing the amplitude of an ASK transmission signal. For example, when the transmission data is “0”, the resonance point of the resonance circuit is changed, and the amplitude of the communication signal is changed.

本実施の形態におけるＲＦＩＤタグの動作を説明する。まず、リーダ／ライタより送信された受信信号により、ＲＦＩＤタグ１００１が受信信号を受信する。受信信号は、復調回路１００６で復調された後、コントローラ１０１０におけるＲＦインターフェース１０１３に入力される。ＲＦインターフェース１０１３に入力された受信信号は、ＣＰＵインターフェース１０１１を介してＣＰＵ１０１４で演算処理される。また、ＲＦインターフェース１０１３に入力された受信信号により、メモリコントローラ１０１２を介してＲＯＭ１０１５、ＲＡＭ１０１６に対するアクセスをおこなう。   The operation of the RFID tag in this embodiment will be described. First, the RFID tag 1001 receives a reception signal based on a reception signal transmitted from the reader / writer. The received signal is demodulated by the demodulation circuit 1006 and then input to the RF interface 1013 in the controller 1010. The received signal input to the RF interface 1013 is processed by the CPU 1014 via the CPU interface 1011. Further, the ROM 1015 and the RAM 1016 are accessed via the memory controller 1012 by the received signal input to the RF interface 1013.

そして、ＣＰＵ１０１４による演算処理、ＲＯＭ１０１５、ＲＡＭ１０１６におけるデータの入出力後に送信データを生成し、変調回路１００７で変調し、アンテナ１００９より送信信号をリーダ／ライタに送信する。   Then, after arithmetic processing by the CPU 1014 and input / output of data in the ROM 1015 and RAM 1016, transmission data is generated, modulated by the modulation circuit 1007, and transmitted from the antenna 1009 to the reader / writer.

なお、本実施の形態では、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。   In this embodiment, the arithmetic circuit is configured by the CPU and the large-scale memory, and the method of executing the program by the CPU has been described. However, the optimal arithmetic method is selected according to the purpose, and the configuration is based on the method. It is also possible to do. For example, as a calculation method, other methods such as a method of processing the operation in hardware and a method of using both hardware and software are conceivable. In the method of processing in hardware, an arithmetic circuit may be configured with a dedicated circuit. In the method using both hardware and software, a dedicated circuit, a CPU, and a memory constitute an arithmetic circuit, a part of the arithmetic processing is performed by the dedicated circuit, and the remaining arithmetic processing program is executed by the CPU. .

次に、図８を用いて、ＲＦＩＤタグ１００１のレイアウト構成について説明する。なお、図８において、図７に相当する部分には、同一の番号を付し、説明を省略する。   Next, the layout configuration of the RFID tag 1001 will be described with reference to FIG. In FIG. 8, parts corresponding to those in FIG.

図８において、ＲＦ回路１００８は、アンテナ（図示せず）を貼り付ける電極パッドがある。なお、アンテナを貼り付ける際には、電極パッドに過度の圧力が印加される可能性がある。したがって、電極パッドの下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。なお、アンテナの種類としては特に限定されず、例えばＶ字ダイポールアンテナを外付けで形成すればよい。   In FIG. 8, the RF circuit 1008 has an electrode pad to which an antenna (not shown) is attached. In addition, when sticking an antenna, an excessive pressure may be applied to an electrode pad. Therefore, it is desirable not to arrange a component such as a transistor under the electrode pad. In addition, it does not specifically limit as a kind of antenna, For example, what is necessary is just to form a V-shaped dipole antenna externally.

なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したクロック生成回路からクロック信号を安定して出力できるといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態３） Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. In other words, in addition to the advantage that the clock signal can be stably output from the clock generation circuit described in this embodiment, when using a different clock between the transmission circuit and the reception circuit and passing the signal between the transmission circuit and the reception circuit, Even if the clock of the transmitter circuit that outputs data input to the receiver circuit and the clock of the receiver circuit that receives data are different, the clock duty ratio does not change significantly and there is room for signal setup time and hold time Circuit design can be performed.
(Embodiment 3)

本実施の形態では、上記実施の形態で示したＲＦＩＤタグ等の半導体装置を構成する素子の作製方法を説明する。本発明に係る半導体装置を構成する各回路の素子として薄膜トランジスタを用いて作製することができる。本実施の形態例では、半導体装置を構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな半導体装置を製造する方法を示す。   In this embodiment, a method for manufacturing an element included in the semiconductor device such as the RFID tag described in the above embodiment will be described. It can be manufactured using a thin film transistor as an element of each circuit included in the semiconductor device according to the present invention. In this embodiment, a method of manufacturing a flexible semiconductor device by forming a circuit included in a semiconductor device using a thin film transistor and transferring the circuit from a substrate used for manufacturing the thin film transistor to a flexible substrate. Show.

本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）、並びにアンテナを代表的に示す。以下、図９〜図１１に図示する断面図を用いて、半導体装置の作製方法を説明する。   In this embodiment, as a circuit included in the semiconductor device, a p-channel TFT (also referred to as “Pch-TFT”) and an n-channel TFT (also referred to as “Nch-TFT”) included in an inverter or the like. , As well as the antenna. Hereinafter, a method for manufacturing a semiconductor device will be described with reference to cross-sectional views illustrated in FIGS.

まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜（非晶質半導体膜１３０５）を積層して形成する（図９（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および非晶質半導体膜１３０５は、連続して形成することができる。   First, a peeling layer 1303 is formed over one surface of a substrate 1301 with an insulating film 1302 interposed therebetween, and then an insulating film 1304 functioning as a base film and a semiconductor film (amorphous semiconductor film 1305) are stacked (FIG. 9 (A)). Note that the insulating film 1302, the separation layer 1303, the insulating film 1304, and the amorphous semiconductor film 1305 can be formed successively.

基板１３０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板、など、から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。   The substrate 1301 is selected from a glass substrate, a quartz substrate, a metal substrate (for example, a stainless steel substrate), a ceramic substrate, a semiconductor substrate such as a Si substrate, and the like. In addition, a substrate such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), or acrylic can be selected as the plastic substrate. Note that in this step, the separation layer 1303 is provided over the entire surface of the substrate 1301 with the insulating film 1302 interposed therebetween. However, if necessary, after the separation layer is provided over the entire surface of the substrate 1301, the separation layer 1303 can be selectively formed by a photolithography method. May be provided.

絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２、１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２、１３０４を省略してもよい。 The insulating film 1302 and the insulating film 1304 are formed using silicon oxide, silicon nitride, silicon oxynitride (SiO x N y ) (x>y> 0), silicon nitride oxide (SiN x O y ) by a CVD method, a sputtering method, or the like. ) (X>y> 0) or the like. For example, in the case where the insulating films 1302 and 1304 have a two-layer structure, a silicon nitride oxide film may be formed as the first insulating film and a silicon oxynitride film may be formed as the second insulating film. Alternatively, a silicon nitride film may be formed as the first insulating film, and a silicon oxide film may be formed as the second insulating film. The insulating film 1302 functions as a blocking layer that prevents an impurity element from being mixed into the separation layer 1303 or an element formed thereon from the substrate 1301, and the insulating film 1304 is formed over the substrate 1301 and the separation layer 1303. It functions as a blocking layer that prevents an impurity element from entering the device. In this manner, by forming the insulating films 1302 and 1304 functioning as blocking layers, an alkali metal such as Na or alkaline earth metal from the substrate 1301 and an impurity element contained in the release layer from the release layer 1303 are formed thereon. It is possible to prevent an adverse effect on an element to be formed. Note that the insulating films 1302 and 1304 may be omitted when quartz is used for the substrate 1301.

剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、金属膜や金属酸化膜は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等により、これらの材料を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。 For the separation layer 1303, a metal film, a stacked structure of a metal film and a metal oxide film, or the like can be used. As the metal film, tungsten (W), molybdenum (Mo), titanium (Ti), tantalum (Ta), niobium (Nb), nickel (Ni), cobalt (Co), zirconium (Zr), zinc (Zn), An element selected from ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), iridium (Ir), or a film made of an alloy material or compound material containing the element as a main component, or a single layer. Form. Further, the metal film and the metal oxide film can be formed using these materials by various CVD methods such as a sputtering method and a plasma CVD method. A stacked structure of a metal film and a metal oxide film, after forming a metal film described above, a plasma treatment under an oxygen atmosphere or an N 2 O atmosphere, by performing heat treatment in an oxygen atmosphere or an N 2 O atmosphere The oxide or oxynitride of the metal film can be provided on the surface of the metal film. For example, in the case where a tungsten film is provided as a metal film by a sputtering method, a CVD method, or the like, a metal oxide film made of tungsten oxide can be formed on the tungsten film surface by performing plasma treatment on the tungsten film. In this case, the oxide of tungsten is represented by WO x , X is 2 to 3, X is 2 (WO 2 ), X is 2.5 (W 2 O 5 ), X Is 2.75 (W 4 O 11 ), and X is 3 (WO 3 ). In forming the tungsten oxide, there is no particular limitation on the value of X mentioned above, and it is preferable to determine which oxide is formed based on the etching rate or the like. In addition, for example, after a metal film (for example, tungsten) is formed, an insulating film such as silicon oxide (SiO 2 ) is provided on the metal film by a sputtering method, and a metal oxide (for example, for example, Tungsten oxide) may be formed over tungsten. In addition to the metal oxide film, metal nitride or metal oxynitride may be used. In this case, plasma treatment or heat treatment may be performed on the metal film in a nitrogen atmosphere or a nitrogen and oxygen atmosphere.

非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。   The amorphous semiconductor film 1305 is formed with a thickness of 25 to 200 nm (preferably 30 to 150 nm) by a sputtering method, an LPCVD method, a plasma CVD method, or the like.

次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図９（Ｂ）参照）。   Next, crystallization is performed by irradiating the amorphous semiconductor film 1305 with laser light. Note that the amorphous semiconductor film 1305 is crystallized by a combination of laser light irradiation, a thermal crystallization method using an RTA or a furnace annealing furnace, a thermal crystallization method using a metal element that promotes crystallization, or the like. You may go. After that, the obtained crystalline semiconductor film is etched into a desired shape to form crystalline semiconductor films 1305a to 1305f, and a gate insulating film 1306 is formed so as to cover the semiconductor films 1305a to 1305f (FIG. 9 ( B)).

ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。 The gate insulating film 1306 is formed using silicon oxide, silicon nitride, silicon oxynitride (SiO x N y ) (x>y> 0), silicon nitride oxide (SiN x O y ) (x >Y> 0) or the like. For example, in the case where the gate insulating film 1306 has a two-layer structure, a silicon oxynitride film may be formed as the first insulating film and a silicon nitride oxide film may be formed as the second insulating film. Alternatively, a silicon oxide film may be formed as the first insulating film, and a silicon nitride film may be formed as the second insulating film.

結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。   An example of a manufacturing process of the crystalline semiconductor films 1305a to 1305f will be briefly described below. First, an amorphous semiconductor film with a thickness of 50 to 60 nm is formed using a plasma CVD method. Next, after a solution containing nickel, which is a metal element that promotes crystallization, is held on the amorphous semiconductor film, the amorphous semiconductor film is subjected to dehydrogenation treatment (500 ° C., 1 hour), heat Crystallization treatment (550 ° C., 4 hours) is performed to form a crystalline semiconductor film. After that, laser light is irradiated and crystalline semiconductor films 1305a to 1305f are formed by using a photolithography method. Note that the amorphous semiconductor film may be crystallized only by laser light irradiation without performing thermal crystallization using a metal element that promotes crystallization.

結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。 As a laser oscillator used for crystallization, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. The laser beam that can be used here is a gas laser such as Ar laser, Kr laser, or excimer laser, single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline ( (Ceramics) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 with one or more of Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta added as dopants Lasers oscillated from one or more of laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor laser or gold vapor laser as a medium can be used. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonics of these fundamental waves, a crystal having a large grain size can be obtained. For example, the second harmonic (532 nm) or the third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) can be used. In this case, a laser power density is about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec. Note that single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline (ceramic) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 , dopants Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta as a medium, a laser, Ar ion laser, or Ti: sapphire laser with one or more added as a medium should be continuously oscillated It is also possible to perform pulse oscillation at an oscillation frequency of 10 MHz or more by performing Q switch operation, mode synchronization, or the like. When a laser beam is oscillated at an oscillation frequency of 10 MHz or higher, the semiconductor film is irradiated with the next pulse during the period from when the semiconductor film is melted by the laser to solidification. Therefore, unlike the case of using a pulse laser having a low oscillation frequency, the solid-liquid interface can be continuously moved in the semiconductor film, so that crystal grains continuously grown in the scanning direction can be obtained.

また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。   Alternatively, the gate insulating film 1306 may be formed by performing the above-described high-density plasma treatment on the semiconductor films 1305a to 1305f and oxidizing or nitriding the surface. For example, it is formed by plasma treatment in which a rare gas such as He, Ar, Kr, or Xe and a mixed gas such as oxygen, nitrogen oxide, ammonia, nitrogen, or hydrogen are introduced. When excitation of plasma in this case is performed by introducing microwaves, high-density plasma can be generated at a low electron temperature. The surface of the semiconductor film can be oxidized or nitrided by oxygen radicals (which may include OH radicals) or nitrogen radicals (which may include NH radicals) generated by this high-density plasma.

このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。   By such treatment using high-density plasma, an insulating film with a thickness of 1 to 20 nm, typically 5 to 10 nm, is formed over the semiconductor film. Since the reaction in this case is a solid-phase reaction, the interface state density between the insulating film and the semiconductor film can be extremely low. Such high-density plasma treatment directly oxidizes (or nitrides) a semiconductor film (crystalline silicon or polycrystalline silicon), so that the thickness of the formed insulating film ideally has extremely small variation. can do. In addition, since oxidation is not strengthened even at the crystal grain boundaries of crystalline silicon, a very favorable state is obtained. That is, the surface of the semiconductor film is solid-phase oxidized by the high-density plasma treatment shown here, thereby forming an insulating film with good uniformity and low interface state density without causing an abnormal oxidation reaction at the grain boundaries. can do.

ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。   As the gate insulating film, only an insulating film formed by high-density plasma treatment may be used, or an insulating film such as silicon oxide, silicon oxynitride, or silicon nitride is deposited by a CVD method using plasma or thermal reaction. , May be laminated. In any case, a transistor formed by including an insulating film formed by high-density plasma in part or all of the gate insulating film can reduce variation in characteristics.

また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。   Further, the semiconductor films 1305a to 1305f obtained by scanning and crystallizing in one direction while irradiating the semiconductor film with a continuous wave laser or a laser beam oscillating at a frequency of 10 MHz or more are provided in the scanning direction of the beam. There is a characteristic that crystals grow. By arranging the transistors in accordance with the scanning direction in the channel length direction (the direction in which carriers flow when the channel formation region is formed) and combining the gate insulating film, characteristic variation is small and field effect mobility is reduced. A high thin film transistor (TFT) can be obtained.

次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。   Next, a first conductive film and a second conductive film are stacked over the gate insulating film 1306. Here, the first conductive film is formed with a thickness of 20 to 100 nm by a CVD method, a sputtering method, or the like. The second conductive film is formed with a thickness of 100 to 400 nm. The first conductive film and the second conductive film include tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), niobium ( Nb) or the like or an alloy material or a compound material containing these elements as a main component. Alternatively, a semiconductor material typified by polycrystalline silicon doped with an impurity element such as phosphorus is used. Examples of the combination of the first conductive film and the second conductive film include a tantalum nitride film and a tungsten film, a tungsten nitride film and a tungsten film, a molybdenum nitride film and a molybdenum film, and the like. Since tungsten and tantalum nitride have high heat resistance, heat treatment for thermal activation can be performed after the first conductive film and the second conductive film are formed. In the case of a three-layer structure instead of a two-layer structure, a stacked structure of a molybdenum film, an aluminum film, and a molybdenum film is preferably employed.

次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。   Next, a resist mask is formed using a photolithography method, and an etching process for forming a gate electrode and a gate line is performed, so that a gate electrode 1307 is formed over the semiconductor films 1305a to 1305f. Here, an example in which the gate electrode 1307 has a stacked structure of a first conductive film 1307a and a second conductive film 1307b is shown.

次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図９（Ｃ）参照）。 Next, an impurity element imparting n-type conductivity is added to the semiconductor films 1305a to 1305f at a low concentration by ion doping or ion implantation using the gate electrode 1307 as a mask, and then a resist mask is formed by photolithography. An impurity element which is selectively formed and imparts p-type conductivity is added at a high concentration. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, phosphorus (P) is used as an impurity element imparting n-type conductivity, and is selectively introduced into the semiconductor films 1305a to 1305f so as to be included at a concentration of 1 × 10 15 to 1 × 10 19 / cm 3. An impurity region 1308 indicating a mold is formed. Further, boron (B) is used as an impurity element imparting p-type, and is selectively introduced into the semiconductor films 1305c and 1305e so as to be included at a concentration of 1 × 10 19 to 1 × 10 20 / cm 3. An impurity region 1309 is formed (see FIG. 9C).

続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、低濃度不純物領域（ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域）を形成する際のドーピング用のマスクとして用いる。   Subsequently, an insulating film is formed so as to cover the gate insulating film 1306 and the gate electrode 1307. The insulating film is formed by a single layer or a stacked layer of a film containing an inorganic material such as silicon, silicon oxide or silicon nitride, or a film containing an organic material such as an organic resin, by plasma CVD or sputtering. To do. Next, the insulating film is selectively etched by anisotropic etching mainly in the vertical direction, so that an insulating film 1310 (also referred to as a sidewall) in contact with the side surface of the gate electrode 1307 is formed. The insulating film 1310 is used as a doping mask when a low concentration impurity region (LDD (Lightly Doped Drain) region) is formed.

続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。 Subsequently, an impurity element imparting n-type conductivity is added to the semiconductor films 1305a, 1305b, 1305d, and 1305f at a high concentration using a resist mask formed by a photolithography method, the gate electrode 1307, and the insulating film 1310 as masks. Thus, an n-type impurity region 1311 is formed. Here, phosphorus (P) is used as an impurity element imparting n-type conductivity, and the semiconductor films 1305a, 1305b, 1305d, and 1305f are selectively used so as to be included at a concentration of 1 × 10 19 to 1 × 10 20 / cm 3. Then, an impurity region 1311 having an n-type concentration higher than that of the impurity region 1308 is formed.

以上の工程により、ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図９（Ｄ）参照）。   Through the above steps, n-channel thin film transistors 1300a, 1300b, 1300d, and 1300f and p-channel thin film transistors 1300c and 1300e are formed (see FIG. 9D).

ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。   In the n-channel thin film transistor 1300a, a channel formation region is formed in a region of the semiconductor film 1305a overlapping with the gate electrode 1307, and an impurity region 1311 forming a source region or a drain region is formed in a region not overlapping with the gate electrode 1307 and the insulating film 1310. In addition, a low-concentration impurity region (LDD region) is formed between the channel formation region and the impurity region 1311, which overlaps with the insulating film 1310. Similarly, channel formation regions, low-concentration impurity regions, and impurity regions 1311 are also formed in the n-channel thin film transistors 1300b, 1300d, and 1300f.

ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。   In the p-channel thin film transistor 1300c, a channel formation region is formed in a region of the semiconductor film 1305c overlapping with the gate electrode 1307, and an impurity region 1309 forming a source region or a drain region is formed in a region not overlapping with the gate electrode 1307. Similarly, the channel formation region and the impurity region 1309 are formed in the p-channel thin film transistor 1300e. Note that although the LDD region is not provided in the p-channel thin film transistors 1300c and 1300e here, an LDD region may be provided in the p-channel thin film transistor, or an LDD region may not be provided in the n-channel thin film transistor. Good.

次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図１０（Ａ）参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。   Next, an insulating film is formed as a single layer or a stacked layer so as to cover the semiconductor films 1305a to 1305f, the gate electrode 1307, and the like, and an impurity region for forming a source region or a drain region of the thin film transistors 1300a to 1300f on the insulating film A conductive film 1313 which is electrically connected to 1309 and 1311 is formed (see FIG. 10A). Insulating film is formed by CVD, sputtering, SOG, droplet discharge, screen printing, etc., inorganic materials such as silicon oxide and silicon nitride, polyimide, polyamide, benzocyclobutene, acrylic, epoxy, etc. A single layer or a stacked layer is formed using an organic material, a siloxane material, or the like. Here, the insulating film is provided in two layers, and a silicon nitride oxide film is formed as the first insulating film 1312a, and a silicon oxynitride film is formed as the second insulating film 1312b. The conductive film 1313 can form a source electrode or a drain electrode of the thin film transistors 1300a to 1300f.

なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。   Note that before the insulating films 1312a and 1312b are formed or after one or more thin films of the insulating films 1312a and 1312b are formed, the crystallinity of the semiconductor film is restored and the activity of the impurity element added to the semiconductor film is increased. Heat treatment for the purpose of hydrogenation of the semiconductor film is preferably performed. For the heat treatment, thermal annealing, laser annealing, RTA, or the like is preferably applied.

導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。   The conductive film 1313 is formed by a CVD method, a sputtering method, or the like by aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), nickel (Ni), platinum (Pt), copper ( Cu), gold (Au), silver (Ag), manganese (Mn), neodymium (Nd), carbon (C), silicon (Si), or an alloy material containing these elements as a main component or The compound material is formed as a single layer or a stacked layer. The alloy material containing aluminum as a main component corresponds to, for example, a material containing aluminum as a main component and containing nickel, or an alloy material containing aluminum as a main component and containing nickel and one or both of carbon and silicon. For the conductive film 1313, for example, a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, and a barrier film, or a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, a titanium nitride film, and a barrier film may be employed. . Note that the barrier film corresponds to a thin film formed of titanium, titanium nitride, molybdenum, or molybdenum nitride. Aluminum and aluminum silicon are suitable materials for forming the conductive film 1313 because they have low resistance and are inexpensive. In addition, when an upper layer and a lower barrier layer are provided, generation of hillocks of aluminum or aluminum silicon can be prevented. In addition, when a barrier film made of titanium, which is a highly reducing element, is formed, even if a thin natural oxide film is formed on the crystalline semiconductor film, the natural oxide film is reduced, and the crystalline semiconductor film is excellent. Contact can be made.

次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂのソース電極又はドレイン電極を形成する導電膜１３１３と電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。   Next, an insulating film 1314 is formed so as to cover the conductive film 1313, and conductive films that are electrically connected to the conductive film 1313 that forms source and drain electrodes of the thin film transistors 1300 a and 1300 f over the insulating film 1314, respectively. 1315a and 1315b are formed. In addition, a conductive film 1316 that is electrically connected to the conductive film 1313 that forms the source electrode or the drain electrode of the thin film transistor 1300b is formed. Note that the conductive films 1315a and 1315b and the conductive film 1316 may be formed using the same material at the same time. The conductive films 1315a and 1315b and the conductive film 1316 can be formed using any of the materials described for the conductive film 1313.

続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図１０（Ｂ）参照）。   Next, a conductive film 1317 functioning as an antenna is formed so as to be electrically connected to the conductive film 1316 (see FIG. 10B).

絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 Insulating film 1314 by a CVD method, a sputtering method, or the like, silicon oxide (SiO x), silicon nitride (SiN x), silicon oxynitride (SiO x N y) (x >y> 0), silicon nitride oxide (SiN x O y ) (x>y> 0) or other insulating film containing oxygen or nitrogen, carbon containing film such as DLC (Diamond Like Carbon), epoxy, polyimide, polyamide, polyvinylphenol, benzocyclobutene, organic such as acrylic It can be provided in a single layer or a laminated structure made of a material or a siloxane material such as a siloxane resin. Note that the siloxane material corresponds to a material including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group can also be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent.

導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。   The conductive film 1317 is formed using a conductive material by a CVD method, a sputtering method, a printing method such as screen printing or gravure printing, a droplet discharge method, a dispenser method, a plating method, or the like. Conductive materials are aluminum (Al), titanium (Ti), silver (Ag), copper (Cu), gold (Au), platinum (Pt) nickel (Ni), palladium (Pd), tantalum (Ta), molybdenum An element selected from (Mo) or an alloy material or a compound material containing these elements as a main component is formed in a single layer structure or a laminated structure.

例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。   For example, when the conductive film 1317 that functions as an antenna is formed using a screen printing method, a conductive paste in which conductive particles having a particle size of several nanometers to several tens of micrometers are dissolved or dispersed in an organic resin is selected. Can be provided by printing. The conductive particles include silver (Ag), gold (Au), copper (Cu), nickel (Ni), platinum (Pt), palladium (Pd), tantalum (Ta), molybdenum (Mo) and titanium (Ti). Any one or more metal particles, silver halide fine particles, or dispersible nanoparticles can be used. In addition, as the organic resin contained in the conductive paste, one or more selected from organic resins that function as a binder, a solvent, a dispersant, and a coating material of metal particles can be used. Typically, an organic resin such as an epoxy resin or a silicon resin can be given. In forming the conductive film, it is preferable to fire after extruding the conductive paste. For example, when fine particles containing silver as a main component (for example, a particle size of 1 nm or more and 100 nm or less) are used as a material for the conductive paste, the conductive film is obtained by being cured by baking in a temperature range of 150 to 300 ° C. Can do. Further, fine particles mainly composed of solder or lead-free solder may be used. In this case, it is preferable to use fine particles having a particle diameter of 20 μm or less. Solder and lead-free solder have the advantage of low cost.

また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれるバッテリーと電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜をバッテリーに接続する配線として利用してもよい。   In addition, the conductive films 1315a and 1315b can function as wirings that are electrically connected to a battery included in the semiconductor device of the present invention in a later step. Further, when the conductive film 1317 functioning as an antenna is formed, a separate conductive film may be formed so as to be electrically connected to the conductive films 1315a and 1315b, and the conductive film may be used as wiring for connecting to the battery. .

次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図１０（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。また、基板１３０１から素子形成層１３１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１３０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１３１９は、基板１３０１から剥離された状態となる。なお、剥離層１３０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１３０３の除去を行った後にも、基板１３０１上に素子形成層１３１９を保持しておくことが可能となる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。 Next, after an insulating film 1318 is formed so as to cover the conductive film 1317, a layer including the thin film transistors 1300 a to 1300 f, the conductive film 1317, and the like (hereinafter referred to as “element formation layer 1319”) is peeled from the substrate 1301. Here, after an opening is formed in a region avoiding the thin film transistors 1300a to 1300f by irradiating laser light (for example, UV light) (see FIG. 10C), the element is removed from the substrate 1301 using physical force. The formation layer 1319 can be peeled off. Alternatively, before the element formation layer 1319 is peeled from the substrate 1301, an etching agent may be introduced into the formed opening to selectively remove the peeling layer 1303. As the etchant, a gas or liquid containing halogen fluoride or an interhalogen compound is used. For example, chlorine trifluoride (ClF 3 ) is used as a gas containing halogen fluoride. Then, the element formation layer 1319 is peeled from the substrate 1301. Note that a part of the peeling layer 1303 may be left without being removed. By doing so, it is possible to suppress the consumption of the etching agent and shorten the processing time required for removing the release layer. Further, the element formation layer 1319 can be held over the substrate 1301 even after the peeling layer 1303 is removed. In addition, cost can be reduced by reusing the substrate 1301 from which the element formation layer 1319 is peeled.

絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。 Insulating film 1318 by a CVD method, a sputtering method, or the like, silicon oxide (SiO x), silicon nitride (SiN x), silicon oxynitride (SiO x N y) (x >y> 0), silicon nitride oxide (SiN x O y ) (x>y> 0) or other insulating film containing oxygen or nitrogen, carbon containing film such as DLC (Diamond Like Carbon), epoxy, polyimide, polyamide, polyvinylphenol, benzocyclobutene, organic such as acrylic It can be provided in a single layer or laminated structure made of a material or a siloxane material such as a siloxane resin.

本実施の形態では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図１１（Ａ）参照）。   In this embodiment, after an opening is formed in the element formation layer 1319 by laser light irradiation, the first sheet material 1320 is attached to one surface of the element formation layer 1319 (the surface where the insulating film 1318 is exposed). After the alignment, the element formation layer 1319 is peeled from the substrate 1301 (see FIG. 11A).

次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材１３２１を設けた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１３２１を貼り合わせる（図１１（Ｂ）参照）。第１のシート材１３２０、第２のシート材１３２１として、ホットメルトフィルム等を用いることができる。   Next, after the second sheet material 1321 is provided on the other surface (the surface exposed by peeling) of the element formation layer 1319, one or both of heat treatment and pressure treatment are performed, and the second sheet material 1321 is formed. Are bonded together (see FIG. 11B). As the first sheet material 1320 and the second sheet material 1321, a hot melt film or the like can be used.

また、第１のシート材１３２０、第２のシート材１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布をすることによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。   In addition, as the first sheet material 1320 and the second sheet material 1321, films provided with antistatic measures for preventing static electricity or the like (hereinafter referred to as antistatic films) can be used. Examples of the antistatic film include a film in which an antistatic material is dispersed in a resin, a film on which an antistatic material is attached, and the like. The film provided with an antistatic material may be a film provided with an antistatic material on one side, or a film provided with an antistatic material on both sides. Furthermore, a film provided with an antistatic material on one side may be attached to the layer so that the surface provided with the antistatic material is on the inside of the film, or on the outside of the film. It may be pasted. Note that the antistatic material may be provided on the entire surface or a part of the film. As the antistatic material here, a surfactant such as metal, indium and tin oxide (ITO), an amphoteric surfactant, a cationic surfactant or a nonionic surfactant is used. it can. In addition, as the antistatic material, a resin material containing a crosslinkable copolymer polymer having a carboxyl group and a quaternary ammonium base in the side chain can be used. An antistatic film can be obtained by sticking, kneading, or applying these materials to a film. By sealing with an antistatic film, it is possible to prevent the semiconductor element from being adversely affected by external static electricity or the like when handled as a product.

なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを薄膜トランジスタで形成し、可撓性を有する半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態４） Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. That is, in addition to the advantage that the transistor described in this embodiment is formed using a thin film transistor to obtain a flexible semiconductor device, a different clock is used between the transmission circuit and the reception circuit, and a signal is transmitted between the transmission circuit and the reception circuit. Even when the clock of the transmitter circuit that outputs data input to the receiver circuit and the clock of the receiver circuit that receives the data are different, the signal duty cycle does not change significantly, and the signal setup time and hold time It is possible to design a circuit with a sufficient margin.
(Embodiment 4)

本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板を用いたＭＯＳトランジスタで構成することもできる。   In this embodiment, a method for manufacturing a semiconductor device, which is different from that in the above embodiment, will be described. The transistor in the present invention can be a MOS transistor using a single crystal substrate in addition to the thin film transistor over the insulating substrate described in the above embodiment mode.

本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「Ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１２〜図１４に図示する断面図を用いて、半導体装置の作製方法を説明する。 In this embodiment, as a circuit included in the semiconductor device, a p-channel TFT (also referred to as “Pch-TFT”) and an n-channel TFT (also referred to as “Nch-TFT”) included in an inverter or the like. Is representatively shown. Hereinafter, a method for manufacturing a semiconductor device will be described with reference to cross-sectional views illustrated in FIGS.

まず、半導体基板２３００に素子を分離した領域２３０４、２３０６（以下、領域２３０４、２３０６とも記す）を形成する（図１２（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。   First, regions 2304 and 2306 (hereinafter, also referred to as regions 2304 and 2306) in which elements are separated are formed in a semiconductor substrate 2300 (see FIG. 12A). The regions 2304 and 2306 provided in the semiconductor substrate 2300 are separated by an insulating film 2302 (also referred to as a field oxide film). Here, an example in which a single crystal Si substrate having n-type conductivity is used as the semiconductor substrate 2300 and a p-well 2307 is provided in a region 2306 of the semiconductor substrate 2300 is shown.

また、基板２３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。   The substrate 2300 can be used without any particular limitation as long as it is a semiconductor substrate. For example, a single crystal Si substrate having an n-type or p-type conductivity, a compound semiconductor substrate (GaAs substrate, InP substrate, GaN substrate, SiC substrate, sapphire substrate, ZnSe substrate, etc.), bonding method or SIMOX (Separation by Implanted) An SOI (Silicon on Insulator) substrate manufactured by an Oxygen method or the like can be used.

素子分離領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。   For the element isolation regions 2304 and 2306, a selective oxidation method (LOCOS (Local Oxidation of Silicon) method), a trench isolation method, or the like can be used as appropriate.

また、半導体基板２３００の領域２３０６に形成されたｐウェルは、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。   The p-well formed in the region 2306 of the semiconductor substrate 2300 can be formed by selectively introducing an impurity element having p-type conductivity into the semiconductor substrate 2300. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used.

なお、本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。   Note that in this embodiment, a semiconductor substrate having n-type conductivity is used as the semiconductor substrate 2300; therefore, no impurity element is introduced into the region 2304, but an impurity element exhibiting n-type is introduced. Thus, an n-well may be formed in the region 2304. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. On the other hand, when a semiconductor substrate having p-type conductivity is used, an n-type impurity element is introduced into the region 2304 to form an n-well, and no impurity element is introduced into the region 2306. Good.

次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１２（Ｂ）参照）。   Next, insulating films 2332 and 2334 are formed so as to cover the regions 2304 and 2306, respectively (see FIG. 12B).

絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。   The insulating films 2332 and 2334 can be formed using a silicon oxide film, for example, by performing heat treatment to oxidize the surfaces of the regions 2304 and 2306 provided in the semiconductor substrate 2300. In addition, after a silicon oxide film is formed by a thermal oxidation method, the surface of the silicon oxide film is nitrided by performing nitriding treatment, so that a silicon oxide film and a film containing oxygen and nitrogen (silicon oxynitride film) are stacked. You may form with a structure.

他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２３３２、２３３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。 In addition, as described above, the insulating films 2332 and 2334 may be formed by plasma treatment. For example, the surfaces of the regions 2304 and 2306 provided in the semiconductor substrate 2300 are subjected to oxidation treatment or nitridation treatment by high-density plasma treatment, so that silicon oxide (SiO x ) films or silicon nitride (SiN x ) are formed as the insulating films 2332 and 2334. ) It can be formed with a film. Alternatively, the surface of the regions 2304 and 2306 may be oxidized by high-density plasma treatment, and then nitridation may be performed by performing high-density plasma treatment again. In this case, a silicon oxide film is formed in contact with the surfaces of the regions 2304 and 2306, a silicon oxynitride film is formed over the silicon oxide film, and the insulating films 2332 and 2334 are formed by stacking a silicon oxide film and a silicon oxynitride film. The resulting film. Alternatively, after a silicon oxide film is formed on the surfaces of the regions 2304 and 2306 by a thermal oxidation method, oxidation treatment or nitridation treatment may be performed by high-density plasma treatment.

また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。   In addition, the insulating films 2332 and 2334 formed in the regions 2304 and 2306 of the semiconductor substrate 2300 function as gate insulating films in transistors to be completed later.

次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１２（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。   Next, a conductive film is formed so as to cover the insulating films 2332 and 2334 formed over the regions 2304 and 2306 (see FIG. 12C). Here, an example is shown in which a conductive film 2336 and a conductive film 2338 are sequentially stacked as the conductive film. Needless to say, the conductive film may be formed of a single layer or a stacked structure of three or more layers.

導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。   The conductive films 2336 and 2338 are selected from tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), niobium (Nb), and the like. Or an alloy material or a compound material containing these elements as main components. Alternatively, a metal nitride film obtained by nitriding these elements can be used. In addition, a semiconductor material typified by polycrystalline silicon doped with an impurity element such as phosphorus can be used.

ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。   Here, the conductive film 2336 is formed using tantalum nitride, and the conductive film 2338 is formed using tungsten in a stacked structure. In addition, a single layer or a stacked film selected from tungsten nitride, molybdenum nitride, or titanium nitride is used as the conductive film 2336, and a single layer or a stacked film selected from tantalum, molybdenum, or titanium is used as the conductive film 2338. Can be used.

次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１３（Ａ）参照）。   Next, the conductive films 2336 and 2338 provided in a stacked manner are selectively removed by etching, so that the conductive films 2336 and 2338 are left in portions above the regions 2304 and 2306, respectively. 2342 are formed (see FIG. 13A).

次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１３（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。   Next, a resist mask 2348 is selectively formed so as to cover the region 2304, and an impurity region is formed by introducing an impurity element into the region 2306 using the resist mask 2348 and the gate electrode 2342 as masks (FIG. 13B )reference). As the impurity element, an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity is used. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, phosphorus (P) is used as the impurity element.

図１３（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。   In FIG. 13B, an impurity element 2352 and a channel formation region 2350 which form a source region or a drain region are formed in the region 2306 by introducing an impurity element.

次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１３（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１３（Ｂ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。   Next, a resist mask 2366 is selectively formed so as to cover the region 2306, and an impurity element is formed in the region 2304 by using the resist mask 2366 and the gate electrode 2340 as a mask (FIG. 13C )reference). As the impurity element, an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity is used. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, an impurity element (eg, boron (B)) having a conductivity type different from that of the impurity element introduced into the region 2306 in FIG. 13B is introduced. As a result, an impurity region 2370 that forms a source region or a drain region and a channel formation region 2368 are formed in the region 2304.

次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１４参照）。   Next, a second insulating film 2372 is formed so as to cover the insulating films 2332 and 2334 and the gate electrodes 2340 and 2342, and impurity regions 2352 formed in regions 2304 and 2306 on the second insulating film 2372, respectively. A wiring 2374 electrically connected to 2370 is formed (see FIG. 14).

第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 The second insulating film 2372 is formed of silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ) (x>y> 0), silicon nitride oxide by a CVD method, a sputtering method, or the like. Insulating films containing oxygen or nitrogen such as (SiN x O y ) (x>y> 0) and films containing carbon such as DLC (diamond-like carbon), epoxy, polyimide, polyamide, polyvinylphenol, benzocyclobutene, acrylic It is possible to provide a single layer or a laminated structure made of an organic material such as siloxane or a siloxane material such as a siloxane resin. Note that the siloxane material corresponds to a material including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group can also be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent.

配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。   The wiring 2374 is formed of aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), nickel (Ni), platinum (Pt), copper (Cu) by CVD or sputtering. ), Gold (Au), silver (Ag), manganese (Mn), neodymium (Nd), carbon (C), silicon (Si), or an alloy material or compound containing these elements as a main component The material is a single layer or a laminate. The alloy material containing aluminum as a main component corresponds to, for example, a material containing aluminum as a main component and containing nickel, or an alloy material containing aluminum as a main component and containing nickel and one or both of carbon and silicon. For the wiring 2374, for example, a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, and a barrier film, or a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, a titanium nitride film, and a barrier film may be employed. Note that the barrier film corresponds to a thin film formed of titanium, titanium nitride, molybdenum, or molybdenum nitride. Aluminum and aluminum silicon are optimal materials for forming the wiring 2374 because they have low resistance and are inexpensive. In addition, when an upper layer and a lower barrier layer are provided, generation of hillocks of aluminum or aluminum silicon can be prevented. In addition, when a barrier film made of titanium, which is a highly reducing element, is formed, even if a thin natural oxide film is formed on the crystalline semiconductor film, the natural oxide film is reduced, and the crystalline semiconductor film is excellent. Contact can be made.

なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。   Note that the structure of the transistor constituting the semiconductor device of the present invention is not limited to the illustrated structure. For example, a transistor structure such as an inverted stagger structure or a fin FET structure can be employed. The fin FET structure is preferable because the short channel effect accompanying the miniaturization of the transistor size can be suppressed.

なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを単結晶基板を用いて形成し、ばらつきの少ないトランジスタで形成された半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態５） Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. In other words, the transistor described in this embodiment is formed using a single crystal substrate to obtain a semiconductor device formed with a transistor with little variation, and in addition, a transmission circuit and a reception circuit are used with different clocks. When the signal is passed between the circuit and the receiving circuit, even if the clock of the receiving circuit that outputs the data input to the receiving circuit and the receiving circuit that receives the data are different, the duty ratio of the clock does not change greatly. It is possible to design a circuit with a margin for signal setup time and hold time.
(Embodiment 5)

本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した単結晶基板を用いて形成されたＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。   In this embodiment, a method for manufacturing a semiconductor device, which is different from that in the above embodiment, will be described. The transistor in the present invention can also be formed using a MOS transistor provided by a different manufacturing method from the MOS transistor formed using the single crystal substrate described in the above embodiment mode.

本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）を代表的に示す。以下、図１５〜図１８に図示する断面図を用いて、半導体装置の作製方法を説明する。   In this embodiment, as a circuit included in the semiconductor device, a p-channel TFT (also referred to as “pch-TFT”) and an n-channel TFT (also referred to as “Nch-TFT”) included in an inverter or the like. Is representatively shown. Hereinafter, a method for manufacturing a semiconductor device will be described with reference to cross-sectional views illustrated in FIGS.

まず、基板２６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板２６００として用い、当該基板２６００上に絶縁膜２６０２と絶縁膜２６０４を形成する（図１５（Ａ）参照）。例えば、基板２６００に熱処理を行うことにより絶縁膜２６０２として酸化珪素（ＳｉＯｘ）を形成し、当該絶縁膜２６０２上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）を成膜する。 First, an insulating film is formed over the substrate 2600. Here, single crystal Si having n-type conductivity is used as the substrate 2600, and an insulating film 2602 and an insulating film 2604 are formed over the substrate 2600 (see FIG. 15A). For example, heat treatment is performed on the substrate 2600 to form silicon oxide (SiO x ) as the insulating film 2602, and silicon nitride (SiN x ) is formed over the insulating film 2602 by a CVD method.

また、基板２６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。   The substrate 2600 can be used without any particular limitation as long as it is a semiconductor substrate. For example, a single crystal Si substrate having an n-type or p-type conductivity, a compound semiconductor substrate (GaAs substrate, InP substrate, GaN substrate, SiC substrate, sapphire substrate, ZnSe substrate, etc.), bonding method or SIMOX (Separation by IMplanted) An SOI (Silicon on Insulator) substrate manufactured using an OXygen method or the like can be used.

また、絶縁膜２６０４は、絶縁膜２６０２を形成した後に高密度プラズマ処理により当該絶縁膜２６０２を窒化することにより設けてもよい。なお、基板２６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。   The insulating film 2604 may be provided by nitriding the insulating film 2602 by high-density plasma treatment after the insulating film 2602 is formed. Note that the insulating film provided over the substrate 2600 may be a single layer or a stacked structure including three or more layers.

次に、絶縁膜２６０４上に選択的にレジストマスク２６０６のパターンを形成し、当該レジストマスク２６０６をマスクとして選択的にエッチングを行うことによって、基板２６００に選択的に凹部２６０８を形成する（図１５（Ｂ）参照）。基板２６００、絶縁膜２６０２、２６０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。   Next, a pattern of a resist mask 2606 is selectively formed over the insulating film 2604, and selective etching is performed using the resist mask 2606 as a mask, whereby a recess 2608 is selectively formed in the substrate 2600 (FIG. 15). (See (B)). Etching of the substrate 2600 and the insulating films 2602 and 2604 can be performed by dry etching using plasma.

次に、レジストマスク２６０６のパターンを除去した後、基板２６００に形成された凹部２６０８を充填するように絶縁膜２６１０を形成する（図１５（Ｃ）参照）。   Next, after the pattern of the resist mask 2606 is removed, an insulating film 2610 is formed so as to fill the recess 2608 formed in the substrate 2600 (see FIG. 15C).

絶縁膜２６１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜２６１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素膜を形成する。 The insulating film 2610 is formed using silicon oxide, silicon nitride, silicon oxynitride (SiO x N y ) (x>y> 0), silicon nitride oxide (SiN x O y ) (x>) by a CVD method, a sputtering method, or the like. It is formed using an insulating material such as y> 0). Here, as the insulating film 2610, a silicon oxide film is formed using TEOS (tetraethylorthosilicate) gas by an atmospheric pressure CVD method or a low pressure CVD method.

次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２６００の表面を露出させる。ここでは、基板２６００の表面を露出させることにより、基板２６００の凹部２６０８に形成された絶縁膜２６１１間に領域２６１２、２６１３が設けられる。なお、絶縁膜２６１１は、基板２６００の表面に形成された絶縁膜２６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２６００の領域２６１３にｐウェル２６１５を形成する（図１６（Ａ）参照）。   Next, the surface of the substrate 2600 is exposed by performing a grinding process, a polishing process, or a CMP (Chemical Mechanical Polishing) process. Here, regions 2612 and 2613 are provided between the insulating films 2611 formed in the recesses 2608 of the substrate 2600 by exposing the surface of the substrate 2600. Note that the insulating film 2611 is obtained by removing the insulating film 2610 formed over the surface of the substrate 2600 by grinding treatment, polishing treatment, or CMP treatment. Subsequently, an impurity element having p-type conductivity is selectively introduced to form a p-well 2615 in the region 2613 of the substrate 2600 (see FIG. 16A).

ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域２６１３に導入する。   As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, boron (B) is introduced into the region 2613 as the impurity element.

なお、本実施の形態では、基板２６００としてｎ型の導電型を有する半導体基板を用いているため、領域２６１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２６１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。   Note that in this embodiment, a semiconductor substrate having n-type conductivity is used as the substrate 2600; thus, no impurity element is introduced into the region 2612; however, an impurity element exhibiting n-type is introduced. Thus, an n-well may be formed in the region 2612. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used.

一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２６１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２６１３には不純物元素の導入を行わない構成としてもよい。   On the other hand, when a semiconductor substrate having p-type conductivity is used, an n-type impurity element is introduced into the region 2612 to form an n-well, and no impurity element is introduced into the region 2613. Good.

次に、基板２６００の領域２６１２、２６１３の表面上に絶縁膜２６３２、２６３４をそれぞれ形成する（図１６（Ｂ）参照）。   Next, insulating films 2632 and 2634 are formed over the surfaces of the regions 2612 and 2613 of the substrate 2600, respectively (see FIG. 16B).

絶縁膜２６３２、２６３４は、例えば、熱処理を行い基板２６００に設けられた領域２６１２、２６１３の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。   The insulating films 2632 and 2634 can be formed using a silicon oxide film by oxidizing the surfaces of the regions 2612 and 2613 provided in the substrate 2600 by performing heat treatment, for example. In addition, after a silicon oxide film is formed by a thermal oxidation method, the surface of the silicon oxide film is nitrided by performing nitriding treatment, so that a silicon oxide film and a film containing oxygen and nitrogen (silicon oxynitride film) are stacked. You may form with a structure.

他にも、上述したように、プラズマ処理を用いて絶縁膜２６３２、２６３４を形成してもよい。例えば、基板２６００に設けられた領域２６１２、２６１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２６３２、２６３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２６１２、２６１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２６１２、２６１３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２６３２、２６３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２６１２、２６１３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。 In addition, as described above, the insulating films 2632 and 2634 may be formed by plasma treatment. For example, the surface of the regions 2612 and 2613 provided in the substrate 2600 is subjected to oxidation treatment or nitridation treatment by high-density plasma treatment, so that a silicon oxide (SiO x ) film or silicon nitride (SiN x ) is formed as the insulating films 2632 and 2634. It can be formed of a film. Alternatively, after the surface of the regions 2612 and 2613 is oxidized by high-density plasma treatment, nitriding treatment may be performed by performing high-density plasma treatment again. In this case, a silicon oxide film is formed in contact with the surfaces of the regions 2612 and 2613, a silicon oxynitride film is formed over the silicon oxide film, and the insulating films 2632 and 2634 are formed by stacking a silicon oxide film and a silicon oxynitride film. The resulting film. Alternatively, after a silicon oxide film is formed on the surfaces of the regions 2612 and 2613 by a thermal oxidation method, oxidation treatment or nitridation treatment may be performed by high-density plasma treatment.

なお、基板２６００の領域２６１２、２６１３に形成された絶縁膜２６３２、２６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。   Note that the insulating films 2632 and 2634 formed in the regions 2612 and 2613 of the substrate 2600 function as gate insulating films in transistors to be completed later.

次に、基板２６００に設けられた領域２６１２、２６１３の上方に形成された絶縁膜２６３２、２６３４を覆うように導電膜を形成する（図１６（Ｃ）参照）。ここでは、導電膜として、導電膜２６３６と導電膜２６３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。   Next, a conductive film is formed so as to cover the insulating films 2632 and 2634 formed over the regions 2612 and 2613 provided in the substrate 2600 (see FIG. 16C). Here, an example is shown in which a conductive film 2636 and a conductive film 2638 are sequentially stacked as the conductive film. Needless to say, the conductive film may be formed of a single layer or a stacked structure of three or more layers.

導電膜２６３６、２６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。   The conductive films 2636 and 2638 are selected from tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), niobium (Nb), and the like. Or an alloy material or a compound material containing these elements as main components. Alternatively, a metal nitride film obtained by nitriding these elements can be used. In addition, a semiconductor material typified by polycrystalline silicon doped with an impurity element such as phosphorus can be used.

ここでは、導電膜２６３６として窒化タンタルを用いて形成し、その上に導電膜２６３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。   Here, the conductive film 2636 is formed using tantalum nitride, and the conductive film 2638 is formed using tungsten in a stacked structure. In addition, the conductive film 2636 is a single layer or a stacked film selected from tantalum nitride, tungsten nitride, molybdenum nitride, or titanium nitride, and the conductive film 2638 is selected from tungsten, tantalum, molybdenum, or titanium. A single layer or a laminated film can be used.

次に、積層して設けられた導電膜２６３６、２６３８を選択的にエッチングして除去することによって、基板２６００の領域２６１２、２６１３の上方の一部に導電膜２６３６、２６３８を残存させ、それぞれゲート電極として機能する導電膜２６４０、２６４２を形成する（図１７（Ａ）参照）。また、ここでは、基板２６００において、導電膜２６４０、２６４２と重ならない領域２６１２、２６１３の表面が露出するようにする。   Next, the conductive films 2636 and 2638 provided in a stacked manner are selectively removed by etching, whereby the conductive films 2636 and 2638 are left in portions above the regions 2612 and 2613 of the substrate 2600, respectively. Conductive films 2640 and 2642 functioning as electrodes are formed (see FIG. 17A). Here, in the substrate 2600, the surfaces of the regions 2612 and 2613 that do not overlap with the conductive films 2640 and 2642 are exposed.

具体的には、基板２６００の領域２６１２において、導電膜２６４０の下方に形成された絶縁膜２６３２のうち当該導電膜２６４０と重ならない部分を選択的に除去し、導電膜２６４０と絶縁膜２６３２の端部が概略一致するように形成する。また、基板２６００の領域２６１３において、導電膜２６４２の下方に形成された絶縁膜２６３４のうち当該導電膜２６４２と重ならない部分を選択的に除去し、導電膜２６４２と絶縁膜２６３４の端部が概略一致するように形成する。   Specifically, in the region 2612 of the substrate 2600, a portion of the insulating film 2632 formed below the conductive film 2640 that does not overlap with the conductive film 2640 is selectively removed, so that the edges of the conductive film 2640 and the insulating film 2632 are removed. The parts are formed so as to roughly match. Further, in a region 2613 of the substrate 2600, a portion of the insulating film 2634 formed below the conductive film 2642 that does not overlap with the conductive film 2642 is selectively removed, so that end portions of the conductive film 2642 and the insulating film 2634 are roughly formed. Form to match.

この場合、導電膜２６４０、２６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２６４０、２６４２を形成後残存したレジストマスク又は当該導電膜２６４０、２６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。   In this case, an insulating film or the like which does not overlap with the formation of the conductive films 2640 and 2642 may be removed, or the resist mask remaining after the formation of the conductive films 2640 and 2642 or the conductive films 2640 and 2642 may be used as a mask. A portion of the insulating film that does not become necessary may be removed.

次に、基板２６００の領域２６１２、２６１３に不純物元素を選択的に導入し、不純物領域２６４８及び２６５０を形成する（図１７（Ｂ）参照）。ここでは、領域２６１３に導電膜２６４２をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入し、領域２６１２に導電膜２６４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。   Next, an impurity element is selectively introduced into the regions 2612 and 2613 of the substrate 2600 to form impurity regions 2648 and 2650 (see FIG. 17B). Here, a low-concentration impurity element imparting n-type conductivity is selectively introduced into the region 2613 using the conductive film 2642 as a mask, and a low-concentration impurity element imparting p-type conductivity is selected into the region 2612 using the conductive film 2640 as a mask. Introduced. As the impurity element imparting n-type conductivity, phosphorus (P), arsenic (As), or the like can be used. As the impurity element imparting p-type conductivity, boron (B), aluminum (Al), gallium (Ga), or the like can be used.

次に、導電膜２６４０、２６４２の側面に接するサイドウォール２６５４を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２６４０、２６４２の側面に接するように形成することができる。なお、サイドウォール２６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール２６５４は、導電膜２６４０、２６４２の下方に形成された絶縁膜の側面にも接するように形成されている。   Next, sidewalls 2654 that are in contact with the side surfaces of the conductive films 2640 and 2642 are formed. Specifically, a film containing an inorganic material such as silicon, silicon oxide, or silicon nitride, or a film containing an organic material such as an organic resin is formed in a single layer or stacked layers by a plasma CVD method, a sputtering method, or the like. Form. Then, the insulating film can be selectively etched by anisotropic etching mainly in the vertical direction so as to be in contact with the side surfaces of the conductive films 2640 and 2642. Note that the sidewall 2654 is used as a mask for doping when an LDD (Lightly Doped Drain) region is formed. Here, the sidewall 2654 is formed so as to be in contact with the side surface of the insulating film formed below the conductive films 2640 and 2642.

続いて、当該サイドウォール２６５４、導電膜２６４０、２６４２をマスクとして基板２６００の領域２６１２、２６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１７（Ｃ）参照）。ここでは、基板２６００の領域２６１３にサイドウォール２６５４と導電膜２６４２をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２６１２にサイドウォール２６５４と導電膜２６４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。   Subsequently, an impurity element functioning as a source region or a drain region is formed by introducing an impurity element into the regions 2612 and 2613 of the substrate 2600 using the sidewall 2654 and the conductive films 2640 and 2642 as masks (FIG. 17C )reference). Here, an impurity element imparting high concentration n-type is introduced into the region 2613 of the substrate 2600 using the sidewall 2654 and the conductive film 2642 as a mask, and a high concentration p is applied to the region 2612 using the sidewall 2654 and the conductive film 2640 as a mask. Impurity elements that impart molds are introduced.

その結果、基板２６００の領域２６１２には、ソース領域又はドレイン領域を形成する不純物領域２６５８と、ＬＤＤ領域を形成する低濃度不純物領域２６６０と、チャネル形成領域２６５６が形成される。また、基板２６００の領域２６１３には、ソース領域又はドレイン領域を形成する不純物領域２６６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６６と、チャネル形成領域２６６２が形成される。   As a result, an impurity region 2658 that forms a source region or a drain region, a low-concentration impurity region 2660 that forms an LDD region, and a channel formation region 2656 are formed in the region 2612 of the substrate 2600. In the region 2613 of the substrate 2600, an impurity region 2664 that forms a source region or a drain region, a low-concentration impurity region 2666 that forms an LDD region, and a channel formation region 2662 are formed.

なお、本実施の形態では、導電膜２６４０、２６４２と重ならない基板２６００の領域２６１２、２６１３を露出させた状態で不純物元素の導入を行っている。従って、基板２６００の領域２６１２、２６１３にそれぞれ形成されるチャネル形成領域２６５６、２６６２は導電膜２６４０、２６４２と自己整合的に形成することができる。   Note that in this embodiment, the impurity element is introduced in a state where the regions 2612 and 2613 of the substrate 2600 which do not overlap with the conductive films 2640 and 2642 are exposed. Accordingly, channel formation regions 2656 and 2662 formed in the regions 2612 and 2613 of the substrate 2600 can be formed in self-alignment with the conductive films 2640 and 2642, respectively.

次に、基板２６００の領域２６１２、２６１３上に設けられた絶縁膜や導電膜等を覆うように第２の絶縁膜２６７７を形成し、当該第２の絶縁膜２６７７に開口部２６７８を形成する（図１８（Ａ）参照）。   Next, a second insulating film 2677 is formed so as to cover insulating films, conductive films, and the like provided over the regions 2612 and 2613 of the substrate 2600, and an opening 2678 is formed in the second insulating film 2677 ( FIG. 18A).

第２の絶縁膜２６７７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 The second insulating film 2677 is formed by silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ) (x>y> 0), silicon nitride oxide by a CVD method, a sputtering method, or the like. Insulating films containing oxygen or nitrogen such as (SiN x O y ) (x>y> 0) and films containing carbon such as DLC (diamond-like carbon), epoxy, polyimide, polyamide, polyvinylphenol, benzocyclobutene, acrylic It can be provided in a single layer or a laminated structure made of an organic material such as siloxane or a siloxane material such as a siloxane resin. Note that the siloxane material corresponds to a material including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group can also be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent.

次に、ＣＶＤ法を用いて開口部２６７８に導電膜２６８０を形成し、当該導電膜２６８０と電気的に接続するように第２の絶縁膜２６７７上に導電膜２６８２ａ〜２６８２ｄを選択的に形成する（図１８（Ｂ）参照）。   Next, a conductive film 2680 is formed in the opening 2678 using a CVD method, and conductive films 2682 a to 2682 d are selectively formed over the second insulating film 2677 so as to be electrically connected to the conductive film 2680. (See FIG. 18B).

導電膜２６８０、２６８２ａ〜２６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜２６８０、２６８２ａ〜２６８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２６８０、２６８２ａ〜２６８２ｄを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜２６８０、２６８２ａ〜２６８２ｄはＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。   The conductive films 2680 and 2682a to 2682d are formed of aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), nickel (Ni), platinum (Pt) by CVD or sputtering. ), Copper (Cu), gold (Au), silver (Ag), manganese (Mn), neodymium (Nd), carbon (C), silicon (Si), or these elements as main components An alloy material or a compound material to be formed is a single layer or a laminated layer. The alloy material containing aluminum as a main component corresponds to, for example, a material containing aluminum as a main component and containing nickel, or an alloy material containing aluminum as a main component and containing nickel and one or both of carbon and silicon. The conductive films 2680 and 2682a to 2682d include, for example, a laminated structure of a barrier film, an aluminum silicon (Al—Si) film, and a barrier film, and a laminated structure of a barrier film, an aluminum silicon (Al—Si) film, a titanium nitride film, and a barrier film. Should be adopted. Note that the barrier film corresponds to a thin film formed of titanium, titanium nitride, molybdenum, or molybdenum nitride. Aluminum and aluminum silicon have low resistance and are inexpensive, and thus are optimal materials for forming the conductive films 2680 and 2682a to 2682d. In addition, when an upper layer and a lower barrier layer are provided, generation of hillocks of aluminum or aluminum silicon can be prevented. In addition, when a barrier film made of titanium, which is a highly reducing element, is formed, even if a thin natural oxide film is formed on the crystalline semiconductor film, the natural oxide film is reduced, and the crystalline semiconductor film is excellent. Contact can be made. Here, the conductive films 2680 and 2682a to 2682d can be formed by selectively growing tungsten (W) by a CVD method.

以上の工程により、基板２６００の領域２６１２に形成されたｐ型のトランジスタと、領域２６１３に形成されたｎ型のトランジスタとを具備する半導体装置を得ることができる。   Through the above steps, a semiconductor device including a p-type transistor formed in the region 2612 of the substrate 2600 and an n-type transistor formed in the region 2613 can be obtained.

なお本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。 Note that the structure of the transistor constituting the semiconductor device of the present invention is not limited to the illustrated structure. For example, a transistor structure such as an inverted stagger structure or a fin FET structure can be employed. The fin FET structure is preferable because the short channel effect accompanying the miniaturization of the transistor size can be suppressed.

なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを単結晶基板を用いて形成し、ばらつきの少ないトランジスタで形成された半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
（実施の形態６） Note that this embodiment can be freely combined with any of the other embodiments in this specification. In other words, the transistor described in this embodiment is formed using a single crystal substrate to obtain a semiconductor device formed with a transistor with little variation, and in addition, a transmission circuit and a reception circuit are used with different clocks. When the signal is passed between the circuit and the receiving circuit, even if the clock of the receiving circuit that outputs the data input to the receiving circuit and the receiving circuit that receives the data are different, the duty ratio of the clock does not change greatly. It is possible to design a circuit with a margin for signal setup time and hold time.
(Embodiment 6)

図６を用いて、上記実施の形態で説明したＲＦＩＤタグとして機能する半導体装置３０００の使用方法を説明する。   A method for using the semiconductor device 3000 functioning as the RFID tag described in the above embodiment is described with reference to FIGS.

半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図６（Ａ）参照）、包装用容器類（包装紙やボトル等、図６（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図６（Ｂ）参照）、乗り物類（自転車等、図６（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図６（Ｅ）、図６（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。   Although semiconductor devices have a wide range of uses, for example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see FIG. 6A), packaging containers (wrapping paper, Bottle, etc., see FIG. 6C), recording medium (DVD software, video tape, etc., see FIG. 6B), vehicles (bicycle, etc., see FIG. 6D), personal items (bags, glasses, etc.) ), Foods, plants, animals, human bodies, clothing, daily necessities, electronic devices, etc., and goods such as luggage tags (see FIGS. 6E and 6F). be able to. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (also simply referred to as televisions, television receivers, television receivers), mobile phones, and the like.

本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板に実装させたり、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。   The semiconductor device 3000 of the present invention has the memory element of the present invention, and is fixed to an article by being mounted on a printed board, pasted on a surface, or embedded. For example, a book is embedded in paper, and a package made of an organic resin is embedded in the organic resin and fixed to each article. Since the semiconductor device 3000 of the present invention is small, thin, and lightweight, the design itself of the article itself is not impaired even after being fixed to the article. In addition, by providing the semiconductor device 3000 of the present invention on bills, coins, securities, bearer bonds, certificates, etc., an authentication function can be provided, and if this authentication function is utilized, forgery can be prevented. Can do. Further, by attaching the semiconductor device of the present invention to packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., the efficiency of a system such as an inspection system can be improved.

なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したＲＦＩＤタグとして機能する半導体装置におけるクロック生成回路に本発明を用いることにより、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。   Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. In other words, by using the present invention for the clock generation circuit in the semiconductor device functioning as the RFID tag described in this embodiment, a different clock is used between the transmission circuit and the reception circuit, and a signal is received between the transmission circuit and the reception circuit. When passing, even if the clock of the transmitter circuit that outputs the data input to the receiver circuit and the clock of the receiver circuit that receives the data are different, the duty ratio of the clock does not change greatly, and there is a margin in the signal setup time and hold time Can be designed.

本発明のクロック生成回路の一例を示す図。FIG. 3 is a diagram illustrating an example of a clock generation circuit according to the present invention. 本発明のクロック生成回路における動作に関するフローチャート図。The flowchart figure regarding the operation | movement in the clock generation circuit of this invention. 本発明のクロック生成回路に関するタイミングチャート図。The timing chart figure regarding the clock generation circuit of this invention. 本発明のクロック生成回路の一例を示す図。FIG. 3 is a diagram illustrating an example of a clock generation circuit according to the present invention. 従来の課題に関して説明する図。The figure explaining the conventional subject. 本発明の半導体装置の使用形態の一例を示す図。FIG. 13 illustrates an example of a usage pattern of a semiconductor device of the invention. 本発明の半導体装置の一例を示す図。FIG. 11 illustrates an example of a semiconductor device of the invention. 本発明の半導体装置の一例を示す図。FIG. 11 illustrates an example of a semiconductor device of the invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention.

符号の説明Explanation of symbols

１０１ 信号
１０２ 信号
１０３ 信号
１０４ クロック信号
１０５ 信号
１０６ 信号
１０７ 信号
１１０ 送信回路
１１１ 基準クロック発生回路
１１２ データ信号発生回路
１２０ 受信回路
１２１ エッジ検出回路
１２２ 基準クロック発生回路
１２３ 基準クロックカウンター回路
１２４ 分周回路
１２５ 受信回路動作用基準クロック発生回路
３０１ データ信号
３０２ リセット信号
３０３ 受信回路基準クロック信号
３０４ カウンター値
３０５ 受信回路動作用基準クロック信号
３０６ 期間
３０７ 期間
４０１ データ信号
４０２ 信号
４０５ 受信回路動作用基準クロック信号
４２１ 記憶手段
４２２ 記憶手段
４２３ 手段
４２４ 手段
５０１ データ信号
５０２ 受信回路基準クロック信号
５０３ 基準クロックカウンター信号
５０４ 受信回路動作用基準クロック信号
５０５ 期間
５０６ 期間
１００１ ＲＦＩＤタグ
１００２ クロック生成部
１００３ 電源回路
１００４ クロック生成回路
１００５ レギュレータ
１００６ 復調回路
１００７ 変調回路
１００８ ＲＦ回路
１００９ アンテナ
１０１０ コントローラ
１０１１ ＣＰＵインターフェース
１０１２ メモリコントローラ
１０１３ ＲＦインターフェース
１０１４ ＣＰＵ
１０１５ ＲＯＭ
１０１６ ＲＡＭ
１３０１ 基板
１３０２ 絶縁膜
１３０３ 剥離層
１３０４ 絶縁膜
１３０５ 半導体膜
１３０６ ゲート絶縁膜
１３０７ ゲート電極
１３０８ 不純物領域
１３０９ 不純物領域
１３１０ 絶縁膜
１３１１ 不純物領域
１３１３ 導電膜
１３１４ 絶縁膜
１３１６ 導電膜
１３１７ 導電膜
１３１８ 絶縁膜
１３１９ 素子形成層
１３２０ シート材
１３２１ シート材
２３００ 基板
２３０２ 絶縁膜
２３０４ 領域
２３０６ 領域
２３０７ ｐウェル
２３３２ 絶縁膜
２３３６ 導電膜
２３３８ 導電膜
２３４０ ゲート電極
２３４２ ゲート電極
２３４８ レジストマスク
２３５０ チャネル形成領域
２３５２ 不純物領域
２３６６ レジストマスク
２３６８ チャネル形成領域
２３７０ 不純物領域
２３７２ 絶縁膜
２３７４ 配線
２６００ 基板
２６０２ 絶縁膜
２６０４ 絶縁膜
２６０６ レジストマスク
２６０８ 凹部
２６１０ 絶縁膜
２６１１ 絶縁膜
２６１２ 領域
２６１３ 領域
２６１４ 領域
２６１５ ｐウェル
２６３２ 絶縁膜
２６３４ 絶縁膜
２６３６ 導電膜
２６３８ 導電膜
２６４０ 導電膜
２６４２ 導電膜
２６４８ 不純物領域
２６５４ サイドウォール
２６５６ チャネル形成領域
２６５８ 不純物領域
２６６０ 低濃度不純物領域
２６６２ チャネル形成領域
２６６４ 不純物領域
２６６６ 低濃度不純物領域
２６７７ 絶縁膜
２６７８ 開口部
２６８０ 導電膜
３０００ 半導体装置
１３００ａ 薄膜トランジスタ
１３００ｂ 薄膜トランジスタ
１３００ｃ 薄膜トランジスタ
１３００ｅ 薄膜トランジスタ
１３０５ａ 半導体膜
１３０５ｃ 半導体膜
１３０７ａ 導電膜
１３０７ｂ 導電膜
１３１２ａ 絶縁膜
１３１２ｂ 絶縁膜
１３１５ａ 導電膜
２６８２ａ 導電膜 101 signal 102 signal 103 signal 104 clock signal 105 signal 106 signal 107 signal 110 transmitting circuit 111 reference clock generating circuit 112 data signal generating circuit 120 receiving circuit 121 edge detecting circuit 122 reference clock generating circuit 123 reference clock counter circuit 124 frequency dividing circuit 125 Reception circuit operation reference clock generation circuit 301 Data signal 302 Reset signal 303 Reception circuit reference clock signal 304 Counter value 305 Reception circuit operation reference clock signal 306 Period 307 Period 401 Data signal 402 Signal 405 Reception circuit operation reference clock signal 421 Storage Means 422 Storage means 423 Means 424 Means 501 Data signal 502 Reception circuit reference clock signal 503 Reference clock counter signal 504 Reference clock for reception circuit operation Signal 505 period 506 period 1001 RFID tag 1002 clock generation unit 1003 power supply circuit 1004 clock generation circuit 1005 regulator 1006 demodulation circuit 1007 modulation circuit 1008 RF circuit 1009 antenna 1010 controller 1011 CPU interface 1012 memory controller 1013 RF interface 1014 CPU
1015 ROM
1016 RAM
1301 Substrate 1302 Insulating film 1303 Release layer 1304 Insulating film 1305 Semiconductor film 1306 Gate insulating film 1307 Gate electrode 1308 Impurity region 1309 Impurity region 1310 Insulating film 1311 Impurity region 1313 Conductive film 1314 Insulating film 1316 Conductive film 1317 Conductive film 1318 Insulating film 1319 Element Formation layer 1320 sheet material 1321 sheet material 2300 substrate 2302 insulating film 2304 region 2306 region 2307 p-well 2332 insulating film 2336 conductive film 2338 conductive film 2340 gate electrode 2342 gate electrode 2348 resist mask 2350 channel formation region 2352 impurity region 2366 resist mask 2368 channel Formation region 2370 Impurity region 2372 Insulating film 2374 Wiring 2600 Substrate 2602 Insulating film 2604 Insulating film 260 6 Resist mask 2608 Recess 2610 Insulating film 2611 Insulating film 2612 Region 2613 Region 2614 Region 2615 P well 2632 Insulating film 2634 Insulating film 2636 Conductive film 2638 Conductive film 2640 Conductive film 2642 Conductive film 2648 Impurity region 2654 Side wall 2656 Channel formation region 2658 Impurity Region 2660 Low-concentration impurity region 2662 Channel formation region 2664 Impurity region 2666 Low-concentration impurity region 2677 Insulating film 2678 Opening 2680 Conductive film 3000 Semiconductor device 1300a Thin film transistor 1300b Thin film transistor 1300c Thin film transistor 1300e Thin film transistor 1305a Semiconductor film 1305c Semiconductor film 1307a Conductive film 1307b 1312a Insulating film 1312b Insulating film 1315a Conductive Film 2682a Conductive film

Claims (8)

エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記基準クロックカウンター回路は、外部から前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。 An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The reference clock counter circuit receives a signal from the outside to the edge detection circuit, detects the edge of the signal and detects the next edge, and the reference clock signal output from the reference clock generation circuit Is a circuit that outputs a counter value obtained by counting the wave number of
The clock generating circuit according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value. エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、外部から入力される信号のエッジを検出する回路であり、
前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。 An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit is a circuit for detecting an edge of a signal input from the outside,
The reference clock counter circuit is obtained by counting the number of waves of the reference clock signal output from the reference clock generation circuit during a period from when the edge detection circuit detects the edge until the next edge is detected. A circuit that outputs a counter value to the divider circuit;
The clock generating circuit according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value. エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、第１のラッチ回路と、前記第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、前記第１のラッチ回路から出力された信号が入力されるインバータ回路と、前記第２のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
前記アンド回路は、前記第２のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。 An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit receives a first latch circuit, a second latch circuit to which a signal output from the first latch circuit is input, and a signal output from the first latch circuit. An inverter circuit, and an AND circuit to which the signal output from the second latch circuit and the signal output from the inverter circuit are input,
The AND circuit is a circuit that outputs a reset signal when a signal output from the second latch circuit is different from a signal output from the inverter circuit,
The reference clock counter circuit resets the counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit by the reset signal, and outputs the counter value to the frequency divider circuit. Circuit to
The clock generating circuit according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value. 請求項１乃至請求項３のいずれか一において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とするクロック生成回路。 In any one of Claim 1 thru | or 3,
The clock generation circuit according to claim 1, wherein the reference clock generation circuit is a ring oscillator or a crystal oscillator. アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記基準クロックカウンター回路は、前記リーダ／ライタから前記アンテナを介して前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。 A semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer,
An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The reference clock counter circuit generates the reference clock during a period from when a signal is input from the reader / writer to the edge detection circuit via the antenna, until an edge of the signal is detected and a next edge is detected. A circuit that outputs a counter value obtained by counting the wave number of the reference clock signal output from the circuit to the frequency divider circuit;
The semiconductor device according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value. アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、前記リーダ／ライタから前記アンテナを介して入力される信号のエッジを検出する回路であり、
前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。 A semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer,
An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit is a circuit that detects an edge of a signal input from the reader / writer via the antenna,
The reference clock counter circuit is obtained by counting the number of waves of the reference clock signal output from the reference clock generation circuit during a period from when the edge detection circuit detects the edge until the next edge is detected. A circuit that outputs a counter value to the divider circuit;
The semiconductor device according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value. アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、第１のラッチ回路と、前記第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、前記第１のラッチ回路から出力された信号が入力されるインバータ回路と、前記第２のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
前記アンド回路は、前記第２のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。 A semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer,
An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit receives a first latch circuit, a second latch circuit to which a signal output from the first latch circuit is input, and a signal output from the first latch circuit. An inverter circuit, and an AND circuit to which the signal output from the second latch circuit and the signal output from the inverter circuit are input,
The AND circuit is a circuit that outputs a reset signal when a signal output from the second latch circuit is different from a signal output from the inverter circuit,
The reference clock counter circuit resets the counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit by the reset signal, and outputs the counter value to the frequency divider circuit. Circuit to
The semiconductor device according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value. 請求項５乃至請求項７のいずれか一において、
前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とする半導体装置。 In any one of Claims 5 thru | or 7,
The semiconductor device characterized in that the reference clock generation circuit is a ring oscillator or a crystal oscillator.
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