JP2008078660A - Method for polishing semiconductor wafer, and polished semiconductor wafer producible according to the same - Google Patents
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Abstract
Description
本発明は、まだ達成可能ではない、特にエッジ領域における改良された平坦度を有する半導体ウェハを提供するための、半導体ウェハ、特にシリコン半導体ウェハを研磨する方法に関する。本発明は、特に、半導体ウェハを上部研磨板と下部研磨板との間で研磨する方法であって、この場合、半導体ウェハが、キャリヤの凹所に位置しながら研磨剤を供給することによって両面において研磨される方法、及び、ＳＦＱＲ値及びＳＢＩＲ値で表される改良された平坦度を有する半導体ウェハ、特にシリコン半導体ウェハに関する。 The present invention relates to a method for polishing a semiconductor wafer, in particular a silicon semiconductor wafer, to provide a semiconductor wafer having improved flatness, particularly in the edge region, which is not yet achievable. In particular, the present invention is a method for polishing a semiconductor wafer between an upper polishing plate and a lower polishing plate, wherein the semiconductor wafer is double-sided by supplying an abrasive while being located in a recess in the carrier. And a semiconductor wafer, in particular a silicon semiconductor wafer, having improved flatness represented by SFQR and SBIR values.
半導体ウェハの平坦度は、最も現代の世代の電子部品を製造するための基板としての半導体ウェハの基本的適性を評価するための中心的品質パラメータである。互いに平行に位置した全体的に平坦な側面を有する理想的に平坦な半導体ウェハは、部品を製造するためのリソグラフィの間にステッパのための焦点合わせの難しさを生ぜしめない。したがって、この理想的な形状にできるだけ近づける試みがなされている。このために、結晶から切断された半導体ウェハは、一連の処理ステップが行われ、特に、プロセスの最初に配置される機械的な処理は、ラッピング及び／又はグラインディングによって側面を成形するために働く。半導体ウェハをエッチングしかつ側面を研磨する等のその後のステップは、主に、機械的な処理ステップが与えた表面的な損傷を除去し、側面を平滑化するために行われる。それと同時に、これらのその後のステップは、半導体ウェハの平坦度に決定的に影響を与え、全ての努力は、機械的な処理ステップによって達成された平坦度をできるだけ保存することを目的としている。この目的は、以下ではＤＳＰ研磨と呼ばれる、半導体ウェハの同時に行われる両面研磨の組込みによって最も良く達成されることができることが知られている。ＤＳＰ研磨に適した装置は例えば独国特許出願公開第１０００７３９０号明細書に記載されている。ＤＳＰ研磨の間、半導体ウェハは、案内ケージとして作用するキャリヤの、半導体ウェハのための凹所において、上部研磨板と下部研磨板との間に配置される。少なくとも１つの研磨板とキャリヤとが回転させられ、半導体ウェハは、研磨剤を供給しながら、研磨布によって被覆された研磨板に対して、ミリングカーブによって規定された経路において移動させられる。研磨板が半導体ウェハに対して押し付けられる研磨圧力と、研磨の継続時間とは、研磨によって生ぜしめられる材料摩耗を相俟って決定的に決定するパラメータである。 The flatness of a semiconductor wafer is a central quality parameter for evaluating the basic suitability of a semiconductor wafer as a substrate for manufacturing the most modern generation electronic components. An ideally flat semiconductor wafer having generally flat sides positioned parallel to each other does not create a focusing difficulty for the stepper during lithography to manufacture the part. Therefore, an attempt has been made to bring this ideal shape as close as possible. For this purpose, the semiconductor wafer cut from the crystal is subjected to a series of processing steps, in particular the mechanical processing placed at the beginning of the process serves to shape the sides by lapping and / or grinding. . Subsequent steps such as etching the semiconductor wafer and polishing the side surfaces are performed primarily to remove the surface damage caused by the mechanical processing steps and to smooth the side surfaces. At the same time, these subsequent steps have a decisive influence on the flatness of the semiconductor wafer, and all efforts are aimed at preserving as much as possible the flatness achieved by the mechanical processing steps. It is known that this object can best be achieved by the incorporation of simultaneous double-side polishing of the semiconductor wafer, hereinafter referred to as DSP polishing. An apparatus suitable for DSP polishing is described, for example, in German Offenlegungsschrift 10007390. During DSP polishing, the semiconductor wafer is placed between the upper and lower polishing plates in a recess for the semiconductor wafer in a carrier that acts as a guide cage. The at least one polishing plate and the carrier are rotated, and the semiconductor wafer is moved in a path defined by the milling curve with respect to the polishing plate coated with the polishing cloth while supplying the abrasive. The polishing pressure at which the polishing plate is pressed against the semiconductor wafer and the duration of the polishing are parameters that decisively determine the material wear caused by the polishing.
独国特許第１９９５６２５０号明細書には、機械的に処理されかつエッチングされたシリコン半導体ウェハに、まずＤＳＰ研磨が行われ、引き続き、平坦度が試験されかつ設定値と比較される品質制御が行われる方法が記載されている。所要の平坦度がまだ達成されていない場合には、ウェハは、別の、より短時間のＤＳＰ研磨によって再研磨される。 In DE 199 56 250, a mechanically processed and etched silicon semiconductor wafer is first subjected to DSP polishing, followed by quality control in which the flatness is tested and compared to a set value. Is described. If the required flatness is not yet achieved, the wafer is repolished by another, shorter DSP polish.
国際公開第００／４７３６９号パンフレットによれば、ＤＳＰ研磨は、半導体ウェハに、理想的な形状とは異なる凹面形状を与えるために第１の研磨ステップにおいて行われる。研磨された側面の凹面形状は、以下ではＣＭＰ研磨と呼ばれるその後の片側研磨によって排除される。これは、平坦な側面に提供されるＣＭＰ研磨が、凸面状に研磨された側面を与える傾向がありかつ、研磨されるべき側面が凹面状であるならばＣＭＰ研磨が平坦な側面を生ぜしめることができるという事実を開発する。 According to WO 00/47369, DSP polishing is performed in a first polishing step in order to give the semiconductor wafer a concave shape different from the ideal shape. The concave shape of the polished side surface is eliminated by a subsequent one-side polishing, hereinafter referred to as CMP polishing. This is because the CMP polishing provided on the flat side tends to give a convex polished side, and if the side to be polished is concave, the CMP polishing will yield a flat side Develop the fact that you can.
本発明の発明者たちが確立したように、上述の方法は、ひいてはウェハエッジの領域において片側の不十分な平坦度のみが達成されることができるという欠点を有する。したがって、ＣＭＰ研磨は、この領域におけるＤＳＰ研磨によって既に達成された局所的な平坦度を減じる。ウェハエッジの領域は、しかしながら、電子部品の製造者にとってさらに一層重要となっている。なぜならば、以下ではＥＥと呼ばれる、慣用のエッジ排除のコストにおいて、研磨された側面の使用可能領域、以下ではＦＱＡと呼ばれる、固定品質領域、を拡張する試みがなされているからである。特に、以下ではＥＲＯと呼ばれるエッジロールオフは、半導体ウェハのエッジ領域における側面の非平坦度の原因である。Kimura et al., Jpn. J. Appl. Phys. Vol. 38 (1999) pp.38-39は、ＥＲＯがパーシャルサイトのＳＦＱＲ値から引き出されることができることを示している。ＳＦＱＲ値は、特定の寸法、例えば２０ｍｍ×２０ｍｍの面積を備える測定フィールドにおける局所的な平坦度、特に最も少ないスクエア最小化によって得られた同じ寸法の基準面からの、半導体ウェハの前側の最大高さ逸脱の形式で、表す。パーシャルサイトはエッジ領域における測定フィールドであり、これらの測定フィールドは、もはやＦＱＡの完全な部分ではないが、その中心は依然としてＦＱＡにある。パーシャルサイトのＳＦＱＲ値は以下でＰＳＦＱＲと呼ぶ。 As established by the inventors of the present invention, the method described above has the disadvantage that, in turn, only insufficient flatness on one side can be achieved in the region of the wafer edge. Thus, CMP polishing reduces the local flatness already achieved by DSP polishing in this region. The area of the wafer edge, however, is even more important for electronic component manufacturers. This is because an attempt has been made to extend the usable area of the polished side, hereinafter referred to as FQA, which is referred to below as EE, at the cost of conventional edge elimination. In particular, edge roll-off, hereinafter referred to as ERO, is a cause of side non-flatness in the edge region of a semiconductor wafer. Kimura et al., Jpn. J. Appl. Phys. Vol. 38 (1999) pp. 38-39 shows that ERO can be derived from the SFQR value of a partial site. The SFQR value is the maximum height of the front side of the semiconductor wafer from a reference plane of the same dimension obtained by local flatness in a specific dimension, for example a measurement field with an area of 20 mm × 20 mm, in particular the least square minimization. Express in the form of deviation. Partial sites are measurement fields in the edge region, and these measurement fields are no longer a complete part of the FQA, but its center is still in the FQA. The SFQR value of the partial site is hereinafter referred to as PSFQR.
局所的平坦度の他に、同時に全体的平坦度をも考慮することが必要である。特に、なぜならば、部品を製造する過程におけるＣＭＰ研磨が、良好な全体的平坦度を要求するからである。このような評価のための標準化されたパラメータは、互いに関連しているＧＢＩＲ値とＳＢＩＲ値である。両値は、理想的に平坦であると仮定される半導体ウェハの裏側に対する前側の最大高さ逸脱を表し、ＦＱＡはＧＢＩＲ値の場合における計算のために使用されかつ測定フィールドに制限された領域はＳＢＩＲ値の場合における計算のために使用されるという点において異なる。ここで与えられた定義が、ＳＥＭＩ規格の定義、特に現在の版における規格Ｍ５９、Ｍ１及びＭ１５３０と異なるならば、規格の定義が優先されるべきである。
本発明の目的は半導体ウェハを研磨する方法を提供することであり、この方法は、半導体ウェハの平坦度を全体的に改良するが、これが、特に半導体ウェハのエッジ領域において全体的な平坦度又は局所的な平坦度を犠牲にして不都合に行われることがない。 The object of the present invention is to provide a method for polishing a semiconductor wafer, which improves the flatness of the semiconductor wafer as a whole, which is particularly important in the edge region of the semiconductor wafer. There is no inconvenience at the expense of local flatness.
本発明は、上部研磨板と下部研磨板との間において半導体ウェハを研磨する方法に関し、半導体ウェハは、キャリヤの凹所に位置しながら、研磨剤を供給することによって両面において研磨されるようになっており、この方法は、
第１の研磨ステップにおける半導体ウェハの両面研磨を含み、これが、負のオーバハングで終了され、オーバハングは、第１の研磨ステップの後における、半導体ウェハの厚さとキャリヤの厚さとの差であり、
第２の研磨ステップにおける半導体ウェハの両面研磨を含み、この場合、半導体ウェハの側面から１μｍ未満の材料が研磨される。
The present invention relates to a method of polishing a semiconductor wafer between an upper polishing plate and a lower polishing plate so that the semiconductor wafer is polished on both sides by supplying an abrasive while being located in a recess of a carrier. This method is
Including double-side polishing of the semiconductor wafer in the first polishing step, which is terminated with a negative overhang, the overhang being the difference between the thickness of the semiconductor wafer and the carrier after the first polishing step;
Including a double-side polishing of the semiconductor wafer in the second polishing step, in this case, material less than 1 μm is polished from the side of the semiconductor wafer.
この方法によれば、特にエッジ領域における、第１の研磨ステップの後に達成される局所的な平坦度は、第２の研磨ステップにおいて保存されることができ、全体的な平坦度が改良されることができ、このことは全体的に、３２ｎｍライン幅の部品世代の要求を満足させる平坦度を生じる。これは驚くべき結果である。なぜならば、前記独国特許第１９９５６２５０号明細書に記載された方法及び前記国際公開第００／４７３６９号パンフレットに記載された方法はこれができないからである。独国特許第１９９５６２５０号明細書の場合には、第１の研磨ステップにおいて形成された局所的な平坦度は第２の研磨ステップの後に保存されるが、第１の研磨ステップにおいて達成された全体的な平坦度は第２の研磨ステップにおいて減じられる。国際公開第００／４７３６９号パンフレットの場合には、特にエッジ領域において第１の研磨ステップによって達成された局所的な平坦度は、第２の研磨ステップによって減じられる。 According to this method, the local flatness achieved after the first polishing step, particularly in the edge region, can be preserved in the second polishing step, improving the overall flatness. This generally results in a flatness that satisfies the requirements of a 32 nm line width component generation. This is a surprising result. This is because the method described in German Patent No. 19956250 and the method described in International Publication No. 00/47369 cannot do this. In the case of DE 199 56 250, the local flatness formed in the first polishing step is preserved after the second polishing step, but the overall achieved in the first polishing step. Flatness is reduced in the second polishing step. In the case of WO 00/47369, the local flatness achieved by the first polishing step, especially in the edge region, is reduced by the second polishing step.
本発明による方法によって製造されたシリコン半導体ウェハは、従来は達成されることができない平坦度を有する。したがって、本発明は、研磨された前側と研磨された後側とを有するシリコン半導体ウェハにも関し、この場合、前側全体的平坦度は１００ｎｍ未満のＳＢＩＲｍａｘ値によって表され、前側局所的平坦度はエッジ領域において３５ｎｍ未満のＰＳＦＱＲ値によって表され、それぞれの場合に２ｍｍのエッジ排除が考慮される。さらに、ＳＢＩＲｍａｘ値は、２６×３３ｍｍの測定フィールド領域と、ｘ及びｙ方向での１３及び１６．５ｍｍのオフセットを備えた測定フィールドグリッドの配列とに関する。ＳＢＩＲｍａｘ値は、全ての測定フィールドの中で最大の値を備えた測定フィールドのＳＢＩＲ値を表す。ＰＳＦＱＲ値の仕様は、２０×２０ｍｍの測定フィールド領域と、ｘ及びｙ方向で１０ｍｍのオフセットを備えた測定フィールドグリッドの配置とに関する。ＰＳＱＲ値は、パーシャルサイトのＰＳＦＱＲ値の合計を、その数で割ったものによって与えられる。 Silicon semiconductor wafers produced by the method according to the invention have a flatness that cannot be achieved conventionally. Accordingly, the present invention also relates to a silicon semiconductor wafer having a polished front side and a polished back side, wherein the front overall flatness is represented by a SBIR max value of less than 100 nm, and the front local flatness Is represented by a PSFQR value of less than 35 nm in the edge region, in each case 2 mm edge exclusion is considered. Furthermore, the SBIR max value relates to a measurement field area of 26 × 33 mm and an array of measurement field grids with 13 and 16.5 mm offsets in the x and y directions. The SBIR max value represents the SBIR value of the measurement field having the maximum value among all the measurement fields. The specification of the PSFQR value relates to a measurement field area of 20 × 20 mm and an arrangement of a measurement field grid with a 10 mm offset in the x and y directions. The PSQR value is given by the sum of the PSFQR values for the partial sites divided by the number.
方法の開始製品は、好適には、半導体ウェハの側面、すなわち前側及び後側をラッピング及び／又はグラインディングすることによって機械的に処理された、結晶、特にシリコン単結晶から切断された半導体ウェハである。前側は、組織化された電子部品を提供するための面を形成するための側面を言う。半導体ウェハのエッジは、衝撃損傷に対してより敏感でなくするために、既に丸味付けられていることができる。さらに、それより前の機械的な処理による表面損傷は、酸性及び／又はアルカリ性エッチング剤におけるエッチングにより実質的に除去されている。さらに、半導体ウェハは既に、別の処理ステップ、特にクリーニングステップ又はエッジの研磨が行われていることができる。請求項に記載の方法によれば、半導体ウェハは、第１の研磨ステップにおいて両側において同時に研磨され、この場合、生産性を増大するために、ＤＳＰ研磨は、好適には、それぞれが半導体ウェハのための複数の凹所を備えた複数のキャリヤが使用されるマルチウェハ研磨として行われる。第１のＤＳＰ研磨の特定の特徴は、負のオーバハングが達成されることであり、オーバハングは、研磨が完了した後の半導体ウェハの厚さＤ１Ｗと、半導体ウェハを研磨するために使用されるキャリヤの厚さＤ１Ｌとの差Ｄ１Ｗ−Ｄ１Ｌである。オーバハングは、好適には０μｍ未満〜４μｍ、特に好適には−０．５〜−４μｍであり、好適には１５μｍ〜３０μｍの材料が側面全体から摩耗される。第１の研磨ステップの効果は、半導体ウェハが水平方向で対称的に凹面状に湾曲させられるということであり、これにより、ＳＢＩＲ値は１００ｎｍより大きい望ましくないと見なされる範囲にあり、局所的な平坦度を表すＳＦＱＲ値、特に半導体ウェハのＰＳＦＱＲ値は既に３５ｎｍ以下の望ましいと見なされる範囲にある。ＤＳＰ研磨と同様に行われる第２の研磨ステップの目的は、全体的な平坦度を改良することと、特にエッジ領域において、既に達成された局所的な平坦度を保存するか又は同様に改良することである。第２のＤＳＰ研磨の特定の特徴は、所望の効果が、半導体ウェハの２つの側から１μｍ未満の材料全体を研磨することによって達成される。平均化された材料摩耗は、１μｍ未満、好適には０．２μｍ〜１μｍ未満の範囲にある。示された上限は越えられるべきではない。なぜならば、これは、半導体ウェハの全体的な平坦度に不都合な影響を与えるからである。さらに、０μｍ以上のオーバハングを達成することが好適であり、オーバハングは、研磨が完了した後の半導体ウェハの厚さＤ２Ｗと、半導体ウェハを研磨するために使用されるキャリヤＤ２Ｌの厚さとの差Ｄ２Ｗ−Ｄ２Ｌである。オーバハングは特に好適には０〜２μｍである。第２の研磨ステップの効果は、ＳＢＩＲ値が１００ｎｍ未満の望ましいと見なされた範囲にあり、局所的な平坦度を示すＳＦＱＲ値、特にＰＳＦＱＲ値は、３５ｎｍ未満の望ましいと見なされた範囲にあることである。 The starting product of the method is preferably a semiconductor wafer cut from a crystal, in particular a silicon single crystal, mechanically processed by lapping and / or grinding the sides of the semiconductor wafer, i.e. the front side and the back side. is there. The front side refers to a side surface for forming a surface for providing an organized electronic component. The edge of the semiconductor wafer can already be rounded to make it less sensitive to impact damage. Furthermore, surface damage due to previous mechanical treatment has been substantially removed by etching in acidic and / or alkaline etchants. Furthermore, the semiconductor wafer may already have undergone another processing step, in particular a cleaning step or edge polishing. According to the claimed method, the semiconductor wafer is polished simultaneously on both sides in the first polishing step, in which case DSP polishing is preferably performed on each of the semiconductor wafers in order to increase productivity. This is performed as multi-wafer polishing in which a plurality of carriers with a plurality of recesses are used. A particular feature of the first DSP polishing is that a negative overhang is achieved, which is the thickness D1W of the semiconductor wafer after polishing is completed and the carrier used to polish the semiconductor wafer. The difference D1W-D1L from the thickness D1L. The overhang is preferably less than 0 μm to 4 μm, particularly preferably −0.5 to −4 μm, and preferably 15 μm to 30 μm of material is worn from the entire side. The effect of the first polishing step is that the semiconductor wafer is curved concavely symmetrically in the horizontal direction, so that the SBIR value is in the range considered undesirable above 100 nm and is locally The SFQR value representing the flatness, particularly the PSFQR value of the semiconductor wafer, is already in the range considered desirable of 35 nm or less. The purpose of the second polishing step, which is performed in the same way as DSP polishing, is to improve the overall flatness and to preserve or similarly improve the local flatness already achieved, especially in the edge region. That is. The particular feature of the second DSP polishing is achieved by polishing the entire material less than 1 μm from the two sides of the semiconductor wafer. Averaged material wear is less than 1 μm, preferably in the range of 0.2 μm to less than 1 μm. The indicated upper limit should not be exceeded. This is because it adversely affects the overall flatness of the semiconductor wafer. Furthermore, it is preferable to achieve an overhang of 0 μm or more, which is the difference D2W between the thickness D2W of the semiconductor wafer after polishing is completed and the thickness of the carrier D2L used for polishing the semiconductor wafer. -D2L. The overhang is particularly preferably 0 to 2 μm. The effect of the second polishing step is in the desired range where the SBIR value is less than 100 nm, and the SFQR value, particularly the PSFQR value, which indicates local flatness, is in the desired range less than 35 nm. That is.
第１の研磨ステップの後、本発明の好適な実施液体によれば、これによって達成された半導体ウェハの凹面度が、例えばＧＢＩＲ値を測定することによって決定される。測定された値は、第２の研磨ステップの継続時間を計算するための入力値として使用され、これにより、第２の研磨ステップによって達成されるべき材料摩耗自体が決定される。これによって、半導体ウェハの平坦度がさらに最適化される。第２の研磨ステップの最適な継続時間Ｄは、好適には式：Ｄ＝（ＧＢＩＲ：ＲＴ）＋Ｏｆｆｓｅｔに従って計算され、この場合、ＲＴは使用されている研磨装置の、μｍ／ｍｉｎにおける典型的な摩耗速度であり、Ｏｆｆｓｅｔは、使用される研磨プロセスに依存する修正値であり、したがって、経験的に決定される必要がある。 After the first polishing step, according to a preferred implementation liquid of the invention, the degree of concaveness of the semiconductor wafer achieved thereby is determined, for example, by measuring the GBIR value. The measured value is used as an input value for calculating the duration of the second polishing step, thereby determining the material wear itself to be achieved by the second polishing step. This further optimizes the flatness of the semiconductor wafer. The optimal duration D of the second polishing step is preferably calculated according to the formula: D = (GBIR: RT) + Offset, where RT is typical of the polishing apparatus being used, in μm / min. Wear rate, Offset is a correction value that depends on the polishing process used and therefore needs to be determined empirically.
本発明が、図面及び比較可能な例の補助を用いて以下により詳細に説明される。 The invention is explained in more detail below with the aid of drawings and comparable examples.
図１は、方法における様々な時点における、研磨板の間に配置された半導体ウェハを示している。第１のＤＳＰ研磨の開始における時点（ａ）において、半導体ウェハ１は、キャリヤ２１の厚さＤ１Ｌよりも大きな厚さＤＷを有している。半導体ウェハは、第１の研磨ステップにおいて、上部研磨板３と下部研磨板４との間において、特定の研磨圧力を使用しかつ研磨剤を供給することによって、研磨された半導体ウェハの厚さＤ１Ｗとキャリヤ２１の厚さＤ１Ｌとの差が負になった時点（ｂ）が達成されるまで、研磨される。半導体ウェハは、引き続き、キャリヤ２２を用いて第２のＤＳＰ研磨が行われ、これは時点（ｃ）において終了する。
FIG. 1 shows a semiconductor wafer placed between polishing plates at various points in the method. At the time (a) at the start of the first DSP polishing, the semiconductor wafer 1 has a thickness DW larger than the thickness D1L of the
第１の研磨ステップと第２の研磨ステップとの異なる効果が、半導体ウェハの直径に沿った線スキャンを示す図２及び図３に示されている。第１の研磨ステップの後（図２）、半導体ウェハは、約１００ｍｍ内方まで延びた領域における突出した材料に本質的に起因する凹面状を有している。僅かなエッジロールオフだけが依然としてＦＱＡの外縁部に存在している。半導体ウェハの凹面形状の結果は、全体的な平坦度が不十分であることである。これは、両面研磨の初期効果を利用する第２の研磨ステップ（図３）の後に変化し、すなわち、全体的な平坦度に悪影響を及ぼす突出した材料は、好適には除去され、エッジ領域における局所的な平坦度は実質的に影響されないままである。 The different effects of the first polishing step and the second polishing step are illustrated in FIGS. 2 and 3 showing a line scan along the diameter of the semiconductor wafer. After the first polishing step (FIG. 2), the semiconductor wafer has a concave shape that is essentially due to the protruding material in a region that extends about 100 mm inward. Only a small edge roll-off is still present at the outer edge of the FQA. The result of the concave shape of the semiconductor wafer is that the overall flatness is insufficient. This changes after a second polishing step (FIG. 3) that takes advantage of the initial effect of double-sided polishing, i.e., protruding material that adversely affects overall flatness is preferably removed, and in the edge region. Local flatness remains substantially unaffected.
実施例及び比較可能な実施例：
３００ｍｍの直径を有するシリコン半導体ウェハは、単結晶から切断され、個々に、同じ形式で、機械的な処理及びエッチングによって前処理された。ウェハは引き続き、負のオーバハング（アンダーハング）が達せられるまで（実施例Ｅ及び比較可能な実施例Ｃ２）又は正のオーバハング（比較可能な実施例Ｃ１）が達せられるまで、Peter Wolters AGのタイプＡＣ２０００両面研磨装置において研磨された。半導体ウェハ（Ｃ１）の幾つかは引き続き第２のＤＳＰ研磨が行われ、これは、正のオーバハングと、１μｍより大きな材料摩耗によって完了された。その他の半導体ウェハ（Ｃ２）はＣＭＰ研磨が行われ、これは、１μｍ未満の材料摩耗によって完了された。半導体ウェハの残り（Ｅ）は同様に第２のＤＳＰ研磨が行われ、これは、１μｍ未満の材料摩耗によって完了された。研磨ステップの後の、ＡＤＥ社からのタイプＡＦＳ非接触測定メータを用いて行われた複数の測定の結果は以下の表において照合される。
Examples and comparable examples:
Silicon semiconductor wafers having a diameter of 300 mm were cut from single crystals and individually pretreated by mechanical treatment and etching in the same manner. The wafer continues to be Peter Wolters AG type AC2000 until a negative overhang (underhang) is achieved (Example E and comparable Example C2) or a positive overhang (Comparative Example C1) is reached. Polished in a double-side polishing machine. Some of the semiconductor wafers (C1) were subsequently subjected to a second DSP polishing, which was completed by a positive overhang and material wear greater than 1 μm. The other semiconductor wafer (C2) was subjected to CMP polishing, which was completed by material wear of less than 1 μm. The remainder (E) of the semiconductor wafer was similarly subjected to a second DSP polishing, which was completed by material wear of less than 1 μm. The results of several measurements made using a type AFS non-contact measuring meter from ADE after the polishing step are collated in the following table.
ＳＢＩＲ及びＳＦＱＲ測定のためのパラメータ：
ＦＱＡ＝２９６ｍｍ
ＥＥ＝２ｍｍ
ＳＢＩＲ測定のためのパラメータ：
測定フィールド面積＝２６ｍｍ×３３ｍｍ
Ｘ方向でのグリッドフィールドのオフセット＝１３ｍｍ
ｙ方向でのグリッドフィールドのオフセット＝１６．５ｍｍ
ＰＳＦＱＲ測定のためのパラメータ：
測定フィールド領域＝２０ｍｍ×２０ｍｍ
ｘ方向でのグリッドフィールドのオフセット＝１０ｍｍ
ｙ方向でのグリッドフィールドのオフセット＝１０ｍｍ。
Parameters for SBIR and SFQR measurements:
FQA = 296mm
EE = 2mm
Parameters for SBIR measurement:
Measurement field area = 26mm x 33mm
Grid field offset in the X direction = 13 mm
Grid field offset in the y direction = 16.5 mm
Parameters for PSFQR measurement:
Measurement field area = 20 mm × 20 mm
Grid field offset in x direction = 10 mm
Grid field offset in the y direction = 10 mm.
１ 半導体ウェハ、 ３ 上部研磨板、 ４ 下部研磨板、 ２１，２２ キャリヤ 1 semiconductor wafer, 3 upper polishing plate, 4 lower polishing plate, 21 and 22 carrier
Claims (6)
第１の研磨ステップにおける半導体ウェハの両面研磨を含み、前記第１の研磨ステップが負のオーバハングで完了され、該オーバハングが、第１の研磨ステップの後の半導体ウェハの厚さとキャリヤの厚さとの差であり、
第２の研磨ステップにおける半導体ウェハの両面研磨を含み、該第２の研磨ステップにおいて、半導体ウェハの片面から１μｍ未満の材料が研磨されることを特徴とする、半導体ウェハを研磨する方法。 In a method of polishing a semiconductor wafer between an upper polishing plate and a lower polishing plate, the semiconductor wafer is polished on both sides while being located in a recess of the carrier by supplying an abrasive,
Including double-side polishing of the semiconductor wafer in a first polishing step, wherein the first polishing step is completed with a negative overhang, the overhang being determined by the thickness of the semiconductor wafer and the carrier after the first polishing step. Is the difference
A method for polishing a semiconductor wafer, comprising double-side polishing of a semiconductor wafer in a second polishing step, wherein in the second polishing step, a material of less than 1 μm is polished from one side of the semiconductor wafer.
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