JP2008078417A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】FeRAMやMRAM等の半導体記憶装置の側壁部のダメージを軽減し、キャパシタリーク電流を低減する。
【解決手段】半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8と、層間絶縁膜8上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備え、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが、上部電極18の表面近傍のハードマスクの側壁部20が強誘電体膜16の表面となす角度βよりも大きい半導体記憶装置及びその製造方法。
【選択図】図1
【解決手段】半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8と、層間絶縁膜8上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備え、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが、上部電極18の表面近傍のハードマスクの側壁部20が強誘電体膜16の表面となす角度βよりも大きい半導体記憶装置及びその製造方法。
【選択図】図1
Description
本発明は半導体記憶装置及びその製造方法に関し、特にキャパシタリークの少ない半導体記憶装置及びその製造方法に関する。
強誘電体メモリ(FeRAM)の高集積化に伴って、1Mask−1PEP(PEP:Photo Exposure Process)による一括加工強誘電体キャパシタ形成が必須となる。しかしながら、強誘電体キャパシタ材料、特に、白金(Pt),イリジウム(Ir)等の貴金属で形成される電極材料の揮発性は著しく乏しいため、反応性イオンエッチング(RIE)法による一括加工キャパシタ形成の際には、キャパシタ側壁に残渣が形成され、キャパシタリークが生じるという問題がある。
Pt, Ru, Ir, PZT, HfO2等のようなほとんどエッチングされない材料のエッチング方法、これらの材料を含む半導体集積回路及びその製造方法において、特に、Pt, Ru, Ir, PZT, HfO2等の材料の側壁を実質的に垂直にエッチングする点で有効な技術は、既に開示されている(例えば、特許文献1参照。)。
大量生産可能で、高信頼性を有する、スマートカード搭載用1.6V動作, 0.18ミクロン, 1T1C型FRAMについては、既に開示されている(例えば、非特許文献1参照。)。非特許文献1においては、上部電極の堆積工程及びキャパシタエッチング工程を改善し、かつ新しいキャップ酸化膜の堆積方法を提供することによって、上部電極/強誘電体膜側壁部の界面ダメージを除去している。
米国特許第6,835,665号明細書
ジェイ・エイチ・キム他、"品質保証され、大量生産可能で、欠陥対策を備えた先端集積化技術による,スマートカード搭載用1.6V動作, 0.18ミクロン, 1T1C FRAM(Quality Assured Mass Productive 1.6V Operational 0.18μm 1T1C FRAM Embedded Smart Card with Advanced Integration Technologies against Defectives)"、2005年インターナショナル・エレクトロン・デバイス・ミーティング(IEDM)、米国電気電子協会(IEEE)、セッション35−6、p.879−882
本発明は、半導体記憶装置及びその製造方法において、側壁部のダメージを軽減し、キャパシタリーク電流を低減する。
本発明の一態様によれば、(イ)半導体基板上に形成された下部電極、下部電極上に配置された強誘電体膜、及び強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、(ロ)上部電極が強誘電体膜と接する位置における側壁部が強誘電体膜上面となす角が、上部電極上面における側壁部が強誘電体膜上面となす角よりも大きい半導体記憶装置が提供される。
本発明の他の態様によれば、(イ)半導体基板上に形成された下部電極、下部電極上に配置された強誘電体膜、及び強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、(ロ)強誘電体膜が下部電極と接する位置における側壁部が下部電極上面となす角が、強誘電体膜が上部電極と接する位置における側壁部が下部電極上面となす角よりも大きい半導体記憶装置が提供される。
本発明の他の態様によれば、(イ)半導体基板にスイッチングトランジスタのソース・ドレイン拡散層を形成する工程と、(ロ)半導体基板及びソース・ドレイン拡散層上に層間絶縁膜を形成する工程と、(ハ)層間絶縁膜上に下部電極を形成する工程と、(ニ)下部電極上に強誘電体膜を形成する工程と、(ホ)強誘電体膜上に上部電極を形成する工程と、(ヘ)上部電極上に、上部電極に比較してエッチング選択比の低いハードマスクを形成する工程と、(ト)エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスクをマスクとする1マスク露光工程によって、上部電極,強誘電体膜,及び下部電極を一括加工する工程とを有する半導体記憶装置の製造方法が提供される。
本発明の半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
次に、図面を参照して、本発明の第1乃至第7の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第1乃至第7の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第1の実施の形態]
本発明の第1の実施の形態に係る半導体記憶装置は、図1に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8と、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極(BE:Bottom Electrode)14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜(FE:Ferroelectric Layer)16上に配置された上部電極(TE:Top Electrode)18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第1の実施の形態に係る半導体記憶装置は、図1に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8と、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極(BE:Bottom Electrode)14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜(FE:Ferroelectric Layer)16上に配置された上部電極(TE:Top Electrode)18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第1の実施の形態に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16表面となす角αが、上部電極18上面における側壁部が強誘電体膜16表面となす角βよりも大きい。
或いは又、本発明の第1の実施の形態に係る半導体記憶装置においては、図1に示すように、上部電極18上面における側壁部が強誘電体膜16表面となす角度βが、ハードマスク20が上部電極18の表面となす角度β’とほぼ等しい。
或いは又、本発明の第1の実施の形態に係る半導体記憶装置においては、図1に示すように、ハードマスク20の断面形状が三角形状を有する。
(製造方法)
本発明の第1の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第1の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。
強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が大きい場合には、ハードマスク20の側壁部の上部の片落ちが生じない形状を得ることができる。主にイオンミリング的な物理的エッチングのモードを用いないエッチング条件において、このような形状を得ることができる。但し、強誘電体キャパシタの側壁部の残渣によりキャパシタリークを誘発しやすい。
一方、強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、1.3Pa以下にする。これによって、イオンの物理的エッチング効果を強くすることで、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。
ここで、物理的エッチングとは、プラズマエッチング、反応性イオンエッチング(RIE)等のエッチング技術において、イオンの指向性を高めるためにバイアスパワーを高く設定し、エッチング圧力を相対的に低く設定し、化学変化によるエッチングよりも、物理的なエッチング性能を強化したエッチング技術をいう。例えば、イオンビームエッチング、イオンミリング、バイアススパッタエッチング等の技術を用いることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク20の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク20の片落ち部分がぶつかり合う形状となる。結果として、図1に示すように、ハードマスク20の形状が尖る形状を得ることができる。
上記エッチングにおいて用いるガスとしては、強誘電体膜部及びPt、チタンアルミニウムナイトライド膜(TiAlX NY)、チタンナイトライド膜(TiX NY)材料系には、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)が適している。また、Ir,SrRuO3 ,IrOxには、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)、還元ガス系(CO)、N2等のガスを混合させたガスが適している。
ここで、化学的エッチングとは、プラズマエッチング、反応性イオンエッチング(RIE)等のエッチング技術において、イオンの指向性を低くするためにバイアスパワーを低く設定し、エッチング圧力を相対的に高く設定し、イオンの指向性の強い物理的エッチングよりも、化学変化によるエッチング性能を強化したエッチング技術をいう。例えば、ハロゲン系ガスを用いた反応性イオンエッチング等の技術を用いることができる。尚、化学的エッチングには、ウエットエッチング技術も含まれる。
図1に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図3に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク20を、相対的に薄く形成することによって、更に、図1及び図3に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
図1及び図3の場合よりも、ハードマスク20の厚さを薄く形成することによって、後述する図8乃至図10に示すように、強誘電体膜16の一部も片落ちをさせる形状を得ることができる。
本発明の第1の実施の形態に係る半導体記憶装置においては、図1に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
本発明の第1の実施の形態に係る半導体記憶装置において、キャパシタリーク電流と角度比β’/αとの関係を図2に示す。図2においては、角度αの値として、約74度に設定している。本発明の第1の実施の形態に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が上部電極18の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなるが、角度比β’/αが約0.95以下の場合には、キャパシタリーク電流が急激に減少することがわかる。
(変形例1)
本発明の第1の実施の形態の変形例1に係る半導体記憶装置は、図3に示すように、第1の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置は、図3に示すように、第1の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、図3に示すように、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16表面となす角αが、上部電極18上部における側壁部が強誘電体膜16表面となす角βよりも大きい。
或いは又、本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、図3に示すように、上部電極18上部における側壁部が強誘電体膜16表面となす角度βが、ハードマスク20が上部電極18の表面となす角度β’とほぼ等しい。
或いは又、本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、図3に示すように、ハードマスク20の断面形状が半円状を有する。
(製造方法)
本発明の第1の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図3に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図3に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第1の実施の形態と同様に、例えば、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第1の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図1に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図3に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク20を、相対的に薄く形成することによって、図3に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、図3に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置において、キャパシタリーク電流と角度比β’/αとの関係を図4に示す。図4においては、角度αの値として、約74度に設定している。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16表面となす角αが、ハードマスク20が上部電極18の表面となす角度β’とほぼ同じとなる場合、キャパシタリーク電流が大きくなるが、角度比β’/αが約0.9以下の場合には、キャパシタリーク電流が急激に減少することがわかる。
角度比β’/αが小さくなる、即ちハードマスク20の角度β’が上部電極18の角度αよりも小さくなると、キャパシタリーク電流が減少し始めることがわかる。角度比β’/αが約0.9に微減するだけで、キャパシタリーク電流は約2桁低下している。
図4の傾向は、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが約70度以上になると顕著になる。即ち、角度αが約70度以上の強誘電体キャパシタにおいて、“ハードマスク20の角度β’< 上部電極18の角度α”の関係が成り立つことによりキャパシタリーク電流が低減できる。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置において、キャパシタリーク電流と比率(ハードマスクの厚さA/上部電極の厚さB)の関係を図5に示す。図5においては、角度αの値として、約74度に設定している。
又、上部電極18の厚さBの値として、約100nmに設定している。本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、図5に示すように、比率(ハードマスクの厚さA/上部電極の厚さB)が、約1.5以下の場合には、キャパシタリーク電流が急激に減少することがわかる。
本発明の第1の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18の膜厚が約150nm以下であることがキャパシタリーク電流を抑制するためには望ましい。
(変形例2)
本発明の第1の実施の形態の変形例2に係る半導体記憶装置は、図6に示すように、第1の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第1の実施の形態の変形例2に係る半導体記憶装置においては、図6に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第1の実施の形態の変形例2に係る半導体記憶装置は、図6に示すように、第1の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第1の実施の形態の変形例2に係る半導体記憶装置においては、図6に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第1の実施の形態の変形例2に係る半導体記憶装置においては、図6に示すように、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、上部電極18上面における側壁部が強誘電体膜16の表面となす角度βよりも大きい。
(製造方法)
本発明の第1の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図6に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第1の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図6に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第1の実施の形態と同様に、例えば、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第1の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図1に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図3に示すように、ハードマスク20の上方が丸まる形状を得ることができる。
ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図6に示すように、ハードマスク20を完全に除去した形状を得ることができる。
本発明の第1の実施の形態の変形例2に係る半導体記憶装置においては、図6に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
(強誘電体メモリセル領域部及び周辺領域部の構成)
本発明の第1の実施の形態に係る半導体記憶装置の配線電極24,40まで含めた模式的断面構造は、図7に示すように、強誘電体メモリセル領域部及び周辺領域部において表される。
本発明の第1の実施の形態に係る半導体記憶装置の配線電極24,40まで含めた模式的断面構造は、図7に示すように、強誘電体メモリセル領域部及び周辺領域部において表される。
即ち、強誘電体メモリセル領域部においては、半導体基板10に設けられたスイッチングトランジスタのソース・ドレイン拡散層26,28と、ソース・ドレイン拡散層26,28の間に配置されたゲート絶縁膜32とを備える。更に、ゲート絶縁膜32上に配置されたゲート電極30と、半導体基板10,及びゲート電極30上に配置された層間絶縁膜8とを備える。又、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備える。又、上部電極18上に配置されたビアホール電極22と、ビアホール電極22上に配置された配線電極24とを備える。
同様に、周辺領域部において、半導体基板10に設けられたコンタクト拡散層34と、半導体基板10上に配置された層間絶縁膜8とを備える。更に、層間絶縁膜8内に埋め込まれ,コンタクト拡散層34上に配置されたプラグ電極36と、層間絶縁膜8及びプラグ電極36上に配置されたビアホール電極38と、ビアホール電極38上に配置された配線電極40とを備える。
図7に示される強誘電体キャパシタの構造としては、本発明の第1の実施の形態,変形例1,及び変形例2に示された半導体記憶装置を適用することができる。
本発明の第1の実施の形態,変形例1,及び変形例2に示された1Mask_FeRAMキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[第2の実施の形態]
本発明の第2の実施の形態に係る半導体記憶装置は、図8に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8とを備える。又、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第2の実施の形態に係る半導体記憶装置は、図8に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8とを備える。又、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第2の実施の形態に係る半導体記憶装置においては、強誘電体膜16が下部電極14と接する位置における側壁部が下部電極14表面となす角γ1が、強誘電体膜16が上部電極18と接する位置における側壁部が下部電極14表面となす角γ2よりも大きい。
或いは又、本発明の第2の実施の形態に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が上部電極18の表面となす角度β’よりも大きい。
或いは又、本発明の第2の実施の形態に係る半導体記憶装置においては、図8に示すように、ハードマスク20の断面形状が三角形状を有する。
(製造方法)
本発明の第2の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第2の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、1.3Pa以下にすることで、イオンの物理的エッチング効果を強くすることによって、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク20の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク20の片落ち部分がぶつかり合い、結果として、図8に示すように、ハードマスク20の形状が尖る形状を得ることができる。
上記エッチング条件において用いるエッチングガスとしては、強誘電体膜部及びPt、チタンアルミニウムナイトライド膜(TiAlX NY)、チタンナイトライド膜(TiX NY)材料系には、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)が適している。また、Ir,SrRuO3 ,IrOxには、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)、還元ガス系(CO)、N2等のガスを混合させたガスが適している。
図8に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図9に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図8に示すように、強誘電体膜16の一部を片落ちさせる形状を得ることができる。
本発明の第2の実施の形態に係る半導体記憶装置においては、図8に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。特に、強誘電体膜16を2段形状の形成することによって、第1の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を更に後退させることにより、リーク源が切断されている。
(変形例1)
本発明の第2の実施の形態の変形例1に係る半導体記憶装置は、図9に示すように、第2の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第2の実施の形態の変形例1に係る半導体記憶装置は、図9に示すように、第2の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第2の実施の形態の変形例1に係る半導体記憶装置においては、強誘電体膜16が下部電極14と接する位置における側壁部が下部電極14の表面となす角度γ1が、強誘電体膜16が上部電極18と接する位置における側壁部が下部電極14の表面となす角度γ2よりも大きい。
或いは又、本発明の第2の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が、上部電極18の表面となす角度β’よりも大きい。
或いは又、本発明の第2の実施の形態の変形例1に係る半導体記憶装置においては、図9に示すように、ハードマスク20の断面形状が半円状を有する。
(製造方法)
本発明の第2の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図9に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第2の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図9に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第2の実施の形態と同様に、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第2の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図8に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図9に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図9に示すように、強誘電体膜16の一部を片落ちさせる形状を得ることができる。
本発明の第2の実施の形態の変形例1に係る半導体記憶装置においては、図9に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
特に、強誘電体膜16を2段形状の形成することによって、第1の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を更に後退させることにより、リーク源が切断されている。
(変形例2)
本発明の第2の実施の形態の変形例2に係る半導体記憶装置は、図10に示すように、第2の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第2の実施の形態の変形例2に係る半導体記憶装置においては、図10に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第2の実施の形態の変形例2に係る半導体記憶装置は、図10に示すように、第2の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第2の実施の形態の変形例2に係る半導体記憶装置においては、図10に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第2の実施の形態の変形例2に係る半導体記憶装置においては、強誘電体膜16が下部電極14と接する位置における側壁部が下部電極14の表面となす角度γ1が、強誘電体膜16が上部電極18と接する位置における側壁部が下部電極14の表面となす角度γ2よりも大きい。
(製造方法)
本発明の第2の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図10に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程と、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第2の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図10に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程と、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第2の実施の形態と同様に、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第2の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図8に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図9に示すように、ハードマスク20の上方が丸まる形状を得ることができる。
更に、ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図10に示すように、ハードマスク20を完全に除去した形状を得ることができる。
更に又、図10に示すように、強誘電体膜16の一部を片落ちさせる形状を得ることができる。
本発明の第2の実施の形態の変形例2に係る半導体記憶装置においては、図10に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
特に、強誘電体膜16を2段形状の形成することによって、第1の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を更に後退させることにより、リーク源が切断されている。
本発明の第2の実施の形態,変形例1,及び変形例2に示された1Mask_FeRAMキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[第3の実施の形態]
本発明の第3の実施の形態に係る半導体記憶装置は、図11に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8とを備える。又、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第3の実施の形態に係る半導体記憶装置は、図11に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8とを備える。又、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第3の実施の形態に係る半導体記憶装置においては、強誘電体膜16が下部電極14と接する位置における側壁部が下部電極14の表面となす角度γ1が、強誘電体膜16が上部電極18と接する位置における側壁部が下部電極14の表面となす角度γ2よりも大きい。
更に又、本発明の第3の実施の形態に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、上部電極18上部の側壁部が強誘電体膜16の表面となす角度βよりも大きい。
或いは又、本発明の第3の実施の形態に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が上部電極18の表面となす角度β’よりも大きい。
或いは又、本発明の第3の実施の形態に係る半導体記憶装置においては、図11に示すように、ハードマスク20の断面形状が三角形状を有する。
(製造方法)
本発明の第3の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第3の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、1.3Pa以下にすることで、イオンの物理的エッチング効果を強くすることによって、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク20の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク20の片落ち部分がぶつかり合い、結果として、図11に示すように、ハードマスク20の形状が尖る形状を得ることができる。
上記エッチング条件において用いるエッチングガスとしては、強誘電体膜部及びPt、チタンアルミニウムナイトライド膜(TiAlX NY)、チタンナイトライド膜(TiX NY)材料系には、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)が適している。また、Ir,SrRuO3 ,IrOxには、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)、還元ガス系(CO)、N2等のガスを混合させたガスが適している。
図11に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図12に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図11に示すように、強誘電体膜16の一部を片落ちさせる形状を得ることができる。
本発明の第3の実施の形態に係る半導体記憶装置においては、図11に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
特に、強誘電体膜16を2段形状の形成することによって、第1の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を更に後退させることにより、リーク源が切断されている。
更に又、本発明の第3の実施の形態に係る半導体記憶装置において、キャパシタリーク電流と角度比β’/αとの関係は、図2と同様に表すことができる。
本発明の第3の実施の形態に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が上部電極18の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなるが、角度比β’/αが約0.95以下の場合には、キャパシタリーク電流が急激に減少する。
(変形例1)
本発明の第3の実施の形態の変形例1に係る半導体記憶装置は、図12に示すように、第3の実施の形態とハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置は、図12に示すように、第3の実施の形態とハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、強誘電体膜16が下部電極14と接する位置における側壁部が下部電極14の表面となす角度γ1が、強誘電体膜16が上部電極18と接する位置における側壁部が下部電極14の表面となす角度γ2よりも大きい。
更に又、本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、上部電極18上部の側壁部が強誘電体膜16の表面となす角度βよりも大きい。
或いは又、本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が、上部電極18の表面となす角度β’よりも大きくなる。
或いは又、本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、図12に示すように、ハードマスク20の断面形状が半円状を有する。
(製造方法)
本発明の第3の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図12に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図12に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第3の実施の形態と同様に、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第3の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図11に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図12に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、図12に示すように、強誘電体膜16の一部を片落ちさせる形状を得ることができる。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、図12に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
特に、強誘電体膜16を2段形状の形成することによって、第1の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を更に後退させることにより、リーク源が切断されている。
更に又、本発明の第3の実施の形態の変形例1に係る半導体記憶装置において、キャパシタリーク電流と角度比β’/αとの関係は、図4と同様に表すことができる。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が上部電極18の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなる。
角度比β’/αが約0.9以下の場合には、キャパシタリーク電流が急激に減少する。
角度比β’/αが小さくなる、即ちハードマスク20の角度β’が上部電極18の角度αよりも小さくなると、キャパシタリーク電流が減少し始める。
角度比β’/αが約0.9に微減するだけで、キャパシタリーク電流は約2桁低下する。この傾向は、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが約70度以上になると顕著になる。
即ち、角度αが約70度以上の強誘電体キャパシタにおいて、“ハードマスク20の角度β’< 上部電極18の角度α”の関係が成り立つことによりキャパシタリーク電流が低減できる。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置において、キャパシタリーク電流と比率(ハードマスクの厚さA/上部電極の厚さB)の関係は、図5と同様に表すことができる。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、比率(ハードマスクの厚さA/上部電極の厚さB)が、1.5以下の場合には、キャパシタリーク電流が急激に減少する。
本発明の第3の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18の膜厚が約150nm以下であることがキャパシタリーク電流を抑制するためには望ましい。
(変形例2)
本発明の第3の実施の形態の変形例2に係る半導体記憶装置は、図13に示すように、第3の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第3の実施の形態の変形例2に係る半導体記憶装置においては、図13に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第3の実施の形態の変形例2に係る半導体記憶装置は、図13に示すように、第3の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第3の実施の形態の変形例2に係る半導体記憶装置においては、図13に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第3の実施の形態の変形例2に係る半導体記憶装置の製造方法においては、図13に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第3の実施の形態の変形例2に係る半導体記憶装置においては、強誘電体膜16が下部電極14と接する位置における側壁部が下部電極14の表面となす角度γ1が、強誘電体膜16が上部電極18と接する位置における側壁部が下部電極14の表面となす角度γ2よりも大きくなる。
更に又、本発明の第3の実施の形態の変形例2に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、上部電極18上部の側壁部が強誘電体膜16の表面となす角度βよりも大きい。
(製造方法)
本発明の第3の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図13に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第3の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図13に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第3の実施の形態と同様に、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第3の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図11に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図12に示すように、ハードマスク20の上方が丸まる形状を得ることができる。
更に、ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図13に示すように、ハードマスク20を完全に除去した形状を得ることができる。更に又、図13に示すように、強誘電体膜16の一部を片落ちさせる形状を得ることができる。
本発明の第3の実施の形態の変形例2に係る半導体記憶装置においては、図13に示すように、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
特に、強誘電体膜16を2段形状の形成することによって、第1の実施の形態に比べ、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を更に後退させることにより、リーク源が切断されている。
本発明の第3の実施の形態,変形例1,及び変形例2に示された1Mask_FeRAMキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[第4の実施の形態]
本発明の第4の実施の形態に係る半導体記憶装置は、図14に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8と備える。又、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第4の実施の形態に係る半導体記憶装置は、図14に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8と備える。又、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12と、層間絶縁膜8及びプラグ電極12上に配置された下部電極14,下部電極14上に配置された強誘電体膜16,及び強誘電体膜16上に配置された上部電極18からなる強誘電体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第4の実施の形態に係る半導体記憶装置においては、図14に示すように、上部電極18上部の側壁部が丸みを備え、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、上部電極18上部の側壁部が強誘電体膜16の表面となす角度よりも大きい。
或いは又、本発明の第4の実施の形態に係る半導体記憶装置においては、図14に示すように、上部電極18上部の側壁部が丸みを備え、上部電極18上部の側壁部が強誘電体膜16の表面となす角度が、ハードマスク20が上部電極18の表面となす角度β’とほぼ等しい。
或いは又、本発明の第4の実施の形態に係る半導体記憶装置においては、図14に示すように、ハードマスク20の断面形状が三角形状を有する。
(製造方法)
本発明の第4の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第4の実施の形態に係る半導体記憶装置の製造方法は、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
ここで、製造方法におけるエッチング条件と強誘電体キャパシタ構造との関係を説明する。
強誘電体キャパシタ材料に対して、ハードマスク材料のエッチング選択比が低い場合には、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。或いは、強誘電体キャパシタ加工の際のエッチング条件でバイアスパワーを大きくし、エッチング圧力を、例えば、1.3Pa以下にすることで、イオンの物理的エッチング効果を強くすることによって、ハードマスク20の側壁部の上部の一部が片落ちする形状を得ることができる。
更に、例えば、エッチング時間を長くすると、上記ハードマスク20の側壁部の上部の一部が片落ちする形状が更に進行して、ハードマスク20の片落ち部分がぶつかり合い、結果として、図14に示すように、ハードマスク20の形状が尖る形状を得ることができる。
上記エッチング条件において用いるエッチングガスとしては、強誘電体膜部及びPt、チタンアルミニウムナイトライド膜(TiAlX NY)、チタンナイトライド膜(TiX NY)材料系には、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)が適している。また、Ir,SrRuO3 ,IrOxには、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)、不活性ガス(Ar、Xe、He)、還元ガス系(CO)、N2等のガスを混合させたガスが適している。
図14に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、後述する図15に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
上記説明において、図14及び図15のハードマスク20の厚さは、強誘電体キャパシタ材料を加工するのに十分な膜厚を有する場合に相当する。
ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させた形状を得ることができる。
図14に示すように、更に、エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、上部電極18上部の側壁部が丸まる形状を得ることができる。
本発明の第4の実施の形態に係る半導体記憶装置においては、図14に示すように、上部電極18の表面近傍の側壁部が丸みを持たせて、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
本発明の第4の実施の形態に係る半導体記憶装置において、キャパシタリーク電流と角度比β’/αとの関係は、図2と同様に表すことができる。
本発明の第4の実施の形態に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が上部電極18の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなるが、角度比β’/αが約0.95以下の場合には、キャパシタリーク電流が急激に減少する。
(変形例1)
本発明の第4の実施の形態の変形例1に係る半導体記憶装置は、図15に示すように、第4の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置は、図15に示すように、第4の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置においては、図15に示すように、上部電極18上部の側壁部が丸みを有し、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、上部電極18上部の側壁部が強誘電体膜16の表面となす角度よりも大きい。
或いは又、本発明の第4の実施の形態の変形例1に係る半導体記憶装置においては、図15に示すように、上部電極18上部の側壁部が丸みを有し、上部電極18上部の側壁部が強誘電体膜16の表面となす角度が、ハードマスク20が上部電極18の表面となす角度β’とほぼ等しい。
或いは又、本発明の第4の実施の形態の変形例1に係る半導体記憶装においては、図15に示すように、ハードマスク20の断面形状が半円状を有する。
(製造方法)
本発明の第4の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図15に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置の製造方法は、図15に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工する。
第4の実施の形態と同様に、例えば、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第4の実施の形態と同様に、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図14に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図15に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させた形状を得ることができる。
更に、エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図15に示すように、上部電極18上部の側壁部が丸まる形状を得ることができる。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置においては、図15に示すように、上部電極18上部の側壁部に丸みを持たせて、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置において、キャパシタリーク電流と角度比β’/αとの関係は、図4と同様に表すことができる。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18が強誘電体膜16と接する側壁部が強誘電体膜16の表面となす角度αが、ハードマスク20が上部電極18の表面となす角度β’と同じ場合、キャパシタリーク電流が大きくなる。角度比β’/αが約0.9以下の場合には、キャパシタリーク電流が急激に減少する。
角度比β’/αが小さくなる、即ちハードマスク20の角度β’が上部電極18の角度αよりも小さくなると、キャパシタリーク電流が減少し始める。
角度比β’/αが約0.9に微減するだけで、キャパシタリーク電流は約2桁低下する。この傾向は、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが約70度以上になると顕著になる。
即ち、角度αが約70度以上の強誘電体キャパシタにおいて、“ハードマスク20の角度β’< 上部電極18の角度α”の関係が成り立つことによりキャパシタリーク電流が低減できる。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置において、キャパシタリーク電流と比率(ハードマスクの厚さA/上部電極の厚さB)の関係は、図5と同様に表すことができる。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置においては、比率(ハードマスク20の厚さA/上部電極18の厚さB)が、約1.5以下の場合には、キャパシタリーク電流が急激に減少する。
本発明の第4の実施の形態の変形例1に係る半導体記憶装置においては、上部電極18の膜厚が約150nm以下であることがキャパシタリーク電流を抑制するためには望ましい。
(変形例2)
本発明の第4の実施の形態の変形例2に係る半導体記憶装置は、図16に示すように、第4の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第4の実施の形態の変形例2に係る半導体記憶装置においては、図16に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第4の実施の形態の変形例2に係る半導体記憶装置は、図16に示すように、第4の実施の形態と製造工程におけるハードマスク20の形状が異なるのみであり、その他の構成要素は同一であるため、説明を省略する。即ち、本発明の第4の実施の形態の変形例2に係る半導体記憶装置においては、図16に示すように、一括加工後におけるハードマスク20はほとんどエッチングされて、残されていない。
本発明の第4の実施の形態の変形例2に係る半導体記憶装置においては、図16に示すように、上部電極18上部の側壁部が丸みを有し、上部電極18が強誘電体膜16と接する位置における側壁部が強誘電体膜16の表面となす角度αが、上部電極18上部の側壁部が上部電極18の表面となす角度よりも大きい。
(製造方法)
本発明の第4の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図16に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
本発明の第4の実施の形態の変形例2に係る半導体記憶装置の製造方法は、図16に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極14を形成する工程と、下部電極14上に強誘電体膜16を形成する工程と、強誘電体膜16上に上部電極18を形成する工程とを有する。又、上部電極18上に上部電極18に比較してエッチング選択比の低いハードマスク20を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク20をマスクとする1マスク露光工程によって、上部電極18,強誘電体膜16,及び下部電極14を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスクを加工しても良い。
第4の実施の形態と同様に、強誘電体キャパシタの上部電極18としては、例えば、SrRuO3, 或いはIrO2を用いることができる。強誘電体キャパシタの強誘電体膜16としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体キャパシタの下部電極14としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。
第4の実施の形態と同様に、例えば、強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
図14に示すように、ハードマスク20の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図15に示すように、ハードマスク20の上方が丸まる形状を得ることができる。
更に、ハードマスク20を、相対的に薄く形成することによって、上部電極部の片落ちを後退させ、更に、図16に示すように、ハードマスク20を完全に除去した形状を得ることができる。
更に、エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図16に示すように、上部電極18上部の側壁部が丸まる形状を得ることができる。
本発明の第4の実施の形態の変形例2に係る半導体記憶装置においては、図16に示すように、上部電極18上部の側壁部に丸みを持たせて、強誘電体キャパシタの側壁部のリーク部Lから、上部電極18を後退させることにより、リーク源が切断されている。
本発明の第4の実施の形態,変形例1,及び変形例2に示された1Mask_FeRAMキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
(メモリセルアレイ)
本発明の第1乃至第4の実施の形態に係る半導体記憶装置セルは、特にMOSトランジスタのソース/ドレイン領域に強誘電体キャパシタの両電極をそれぞれ接続してなるメモリセルを複数個直列してなる「TCユニット」直列接続型チェーン強誘電体メモリ(チェーンFeRAM)、或いは1トランジスタ1キャパシタ型強誘電体メモリ(1T1C型FeRAM)に適用される。
本発明の第1乃至第4の実施の形態に係る半導体記憶装置セルは、特にMOSトランジスタのソース/ドレイン領域に強誘電体キャパシタの両電極をそれぞれ接続してなるメモリセルを複数個直列してなる「TCユニット」直列接続型チェーン強誘電体メモリ(チェーンFeRAM)、或いは1トランジスタ1キャパシタ型強誘電体メモリ(1T1C型FeRAM)に適用される。
―TCユニット直列接続型―
TCユニット直列接続型FeRAMのユニットセルは、例えば、図17に示すように、セルトランジスタTのソース/ドレイン間に強誘電体キャパシタCFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図17に示すように、プレート線PLとビット線BL間において、複数個直列に配置される。このような複数個直列接続されたTCユニット直列接続型FeRAMストリングのブロックは、ブロック選択トランジスタSTによって、選択される。各々のセルトランジスタTのゲートには、ワード線WL(WL0〜WL7)が接続され、ブロック選択トランジスタSTのゲートには、ブロック選択線BSが接続されている。
TCユニット直列接続型FeRAMのユニットセルは、例えば、図17に示すように、セルトランジスタTのソース/ドレイン間に強誘電体キャパシタCFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図17に示すように、プレート線PLとビット線BL間において、複数個直列に配置される。このような複数個直列接続されたTCユニット直列接続型FeRAMストリングのブロックは、ブロック選択トランジスタSTによって、選択される。各々のセルトランジスタTのゲートには、ワード線WL(WL0〜WL7)が接続され、ブロック選択トランジスタSTのゲートには、ブロック選択線BSが接続されている。
本発明の第1乃至第4の実施の形態に係る強誘電体メモリセルを適用可能なメモリセルアレイの一例は、図18に示すように、TCユニット直列接続型FeRAMセルアレイの構成を備える。
TCユニット直列接続型FeRAMセルアレイは、図18に示すように、メモリセルアレイ80と、メモリセルアレイ80に接続されたワード線制御回路4と、ワード線制御回路4に接続されたプレート線制御回路5を備える。メモリセルアレイ80には、図18に示すように、TCユニット直列接続型FeRAMセルがマトリックス状に複数個配列されている。
図18に示すように、複数のワード線WL(WL0〜WL7)は、それぞれワード線制御回路4内に配置されるワード線ドライバ(WL.DRV.)60に接続され、ブロック選択線BS(BS0,BS1)は、それぞれワード線制御回路4内に配置されるブロック選択線ドライバ(BS.DRV.)62に接続されている。一方、プレート線PL(PL,/PL)は、それぞれプレート線制御回路5内に配置されるプレート線ドライバ(PL.DRV.)64に接続されている。
メモリセルアレイ80は、図18に示すように、TCユニット直列接続型FeRAMのブロックが、ワード線WL(WL0〜WL7)が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ80は、図18に示すように、TCユニット直列接続型FeRAMのブロックが、プレート線PL(PL,/PL)を中心として、ビット線BL(BL,/BL)が延伸する方向において、折り返した構成を備える。
TCユニット直列接続型FeRAMでは、ワード線WL(WL0〜WL7)の電位、及びブロック選択線BS(BS0,BS1)の電位は、例えば内部電源VPP、或いは接地電位GND、例えば0Vのいずれかをとる。又、スタンドバイ状態においては、例えばV(WL)=VPP,V(BS)=0Vとなる。プレート線PL(PL,/PL)の電位は、内部電源VINT、或いは接地電位GNDのいずれかの電位をとる。又、スタンドバイ状態においては、V(PL)=0Vとなる。ビット線BL(BL,/BL)には、センスアンプ70が接続され、FeRAMセルから、差動増幅されてハイレベル/ローレベルに固定された信号が読み出される。スタンドバイ状態においては、V(BL)=0Vである。
―1トランジスタ1キャパシタ型―
本発明の第1乃至第4の実施の形態に係る強誘電体メモリセルを適用可能な他のメモリセルアレイの一例は、図19に示すように、1T1C型FeRAMの構成を備える。
本発明の第1乃至第4の実施の形態に係る強誘電体メモリセルを適用可能な他のメモリセルアレイの一例は、図19に示すように、1T1C型FeRAMの構成を備える。
1T1C型FeRAMは、図19に示すように、メモリセルアレイ80と、メモリセルアレイ80に接続されたワード線制御回路4と、ワード線制御回路4に接続されたプレート線制御回路5を備える。メモリセルアレイ80には、1T1C型FeRAMセルが複数集積される。
1T1C型FeRAMのユニットセルは、例えば、図19に示すように、セルトランジスタTのソースに強誘電体キャパシタCFEを直列接続した構成を備える。このようなユニットセルは、図19に示すように、複数のプレート線PL(PL,/PL)と複数のビット線BL(BL,/BL)の交差部に配置され、マトリックスを構成している。
各々のセルトランジスタTのゲートには、ワード線WLが接続され、セルトランジスタTのソースに接続される強誘電体キャパシタCFEの電極と反対側の他方の電極は、図9に示すように、プレート線PL(PL,/PL)に接続され、セルトランジスタTのドレインには、ビット線BL(BL,/BL)が接続されている。
図19に示すように、複数のワード線WL(WL0,WL1,…)は、それぞれワード線制御回路4内に配置されるワード線ドライバ(WL.DRV.)60に接続され、一方、プレート線PL(PL,/PL)は、それぞれプレート線制御回路5内に配置されるプレート線ドライバ(PL.DRV.)64に接続されている。
1T1C型FeRAMでは、ワード線WLの電位は、例えば内部電源VPP、或いは接地電位GND、例えば0Vのいずれかをとる。又、スタンドバイ状態においては、例えばV(WL)=VPPとなる。プレート線PL(PL,/PL)の電位は、内部電源VINT、或いは接地電位GNDのいずれかの電位をとる。又、スタンドバイ状態においては、V(PL)=0Vとなる。ビット線BL(BL,/BL)には、センスアンプ70が接続され、1T1C型FeRAMセルから、差動増幅されてハイレベル/ローレベルに固定された信号が読み出される。スタンドバイ状態においては、V(BL)=0Vである。
[第5の実施の形態]
本発明の第5の実施の形態に係るMFIS(金属-強誘電体-絶縁層-半導体)構造の1T型半導体記憶装置は、図20に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層50,52と、ソース・ドレイン拡散層50,52間の半導体基板10上に配置されたゲート絶縁膜56とを備える。又、ゲート絶縁膜56上に配置された強誘電体膜44と、強誘電体膜44上に配置された上部電極46とを備える。
本発明の第5の実施の形態に係るMFIS(金属-強誘電体-絶縁層-半導体)構造の1T型半導体記憶装置は、図20に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層50,52と、ソース・ドレイン拡散層50,52間の半導体基板10上に配置されたゲート絶縁膜56とを備える。又、ゲート絶縁膜56上に配置された強誘電体膜44と、強誘電体膜44上に配置された上部電極46とを備える。
上部電極46,強誘電体膜44,ゲート絶縁膜56,及びソース・ドレイン拡散層50,52間の半導体基板10によって、MFIS構造の強誘電体ゲートキャパシタが構成される。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第5の実施の形態に係るMFIS構造の1T型半導体記憶装置においては、図20に示すように、上部電極46が強誘電体膜44と接する位置における側壁部が強誘電体膜44の表面となす角度αが、上部電極46上部の側壁部が強誘電体膜44の表面となす角度βよりも大きい。
或いは又、本発明の第5の実施の形態に係るMFIS構造の1T型半導体記憶装置によれば、図20に示すように、上部電極46上部の側壁部が強誘電体膜44の表面となす角度βが、ハードマスク48が上部電極46の表面となす角度β’とほぼ等しい。
或いは又、本発明の第5の実施の形態に係るMFIS構造の1T型半導体記憶装置においては、図20に示すように、ハードマスク48の断面形状が半円形状を有する。
(製造方法)
本発明の第5の実施の形態に係るMFIS構造の1T型半導体記憶装置の製造方法は、図20に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層50,52を形成する工程と、半導体基板10及びソース・ドレイン拡散層50,52上にゲート絶縁膜56を形成する工程とを有する。又、ゲート絶縁膜56上に強誘電体膜44を形成する工程と、強誘電体膜44上に上部電極46を形成する工程とを有する。又、上部電極46上に上部電極46に比較してエッチング選択比の低いハードマスク48を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク48をマスクとする1マスク露光工程によって、上部電極46,強誘電体膜44,及びゲート絶縁膜56を一括加工する工程とを有する。
本発明の第5の実施の形態に係るMFIS構造の1T型半導体記憶装置の製造方法は、図20に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層50,52を形成する工程と、半導体基板10及びソース・ドレイン拡散層50,52上にゲート絶縁膜56を形成する工程とを有する。又、ゲート絶縁膜56上に強誘電体膜44を形成する工程と、強誘電体膜44上に上部電極46を形成する工程とを有する。又、上部電極46上に上部電極46に比較してエッチング選択比の低いハードマスク48を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク48をマスクとする1マスク露光工程によって、上部電極46,強誘電体膜44,及びゲート絶縁膜56を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスク48を加工する。
例えば、上部電極46は、SrRuO3,IrO2或いはPt/IrO2/Ir/Tiで形成され、強誘電体膜44は、PZT(Pb(ZrxTi1-x)O3)で形成され、ゲート絶縁膜56は、シリコン酸化膜で形成される。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
ハードマスク48の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図20に示すように、ハードマスク20の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク48を、相対的に薄く形成することによって、図20に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第5の実施の形態に係る半導体記憶装置においては、図20に示すように、強誘電体ゲートキャパシタの側壁部のリーク部Lから、上部電極46を後退させることにより、リーク源が切断されている。
本発明の第5の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と角度比β’/αとの関係は、図4と同様に表すことができる。
本発明の第5の実施の形態に係る半導体記憶装置においては、上部電極46が強誘電体膜44と接するゲート側壁部が強誘電体膜44の表面となす角度αが、ハードマスク48が上部電極46の表面となす角度β’と同じ場合、ゲートキャパシタリーク電流が大きくなる。
角度比β’/αが約0.9以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
角度比β’/αが小さくなる、即ちハードマスク48の角度β’が上部電極46の角度αよりも小さくなると、ゲートキャパシタリーク電流が減少し始める。
角度比β’/αが約0.9に微減するだけで、ゲートキャパシタリーク電流は約2桁低下する。
この傾向は、上部電極46が強誘電体膜44と接する位置における側壁部が強誘電体膜44の表面となす角度αが約70度以上になると顕著になる。
即ち、角度αが約70度以上の強誘電体ゲートキャパシタにおいて、“ハードマスク48の角度β’< 上部電極46の角度α”の関係が成り立つことによりゲートキャパシタリーク電流が低減できる。
本発明の第5の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と比率(ハードマスク48の厚さA/上部電極46の厚さB)の関係は、図5と同様に表すことができる。
本発明の第5の実施の形態に係る半導体記憶装置においては、比率(ハードマスク48の厚さA/上部電極46の厚さB)が、約1.5以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
本発明の第5の実施の形態に係る半導体記憶装置においては、上部電極46の膜厚が約150nm以下であることがゲートキャパシタリーク電流を抑制するためには望ましい。
本発明の第5の実施の形態に示された1Mask_FeRAMキャパシタ構造を有するMFIS構造の1T型半導体記憶装置及びその製造方法によれば、ゲート側壁部のダメージを軽減し、ゲートキャパシタリークを低減することができる。
[第6の実施の形態]
本発明の第6の実施の形態に係るMFMIS(金属-強誘電体-金属-絶縁層-半導体)構造の1T型半導体記憶装置は、図21に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層50,52と、ソース・ドレイン拡散層50,52間の半導体基板10上に配置されたゲート絶縁膜56とを備える。又、ゲート絶縁膜56上に配置された下部電極42と、下部電極42上に配置された強誘電体膜44と、強誘電体膜44上に配置された上部電極46とを備える。
本発明の第6の実施の形態に係るMFMIS(金属-強誘電体-金属-絶縁層-半導体)構造の1T型半導体記憶装置は、図21に示すように、半導体基板10に配置されたスイッチングトランジスタのソース・ドレイン拡散層50,52と、ソース・ドレイン拡散層50,52間の半導体基板10上に配置されたゲート絶縁膜56とを備える。又、ゲート絶縁膜56上に配置された下部電極42と、下部電極42上に配置された強誘電体膜44と、強誘電体膜44上に配置された上部電極46とを備える。
上部電極46,強誘電体膜44,下部電極42,ゲート絶縁膜56,及びソース・ドレイン拡散層50,52間の半導体基板10によって、MFMIS構造の強誘電体ゲートキャパシタが構成される。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第6の実施の形態に係るMFMIS構造の1T型半導体記憶装置においては、図21に示すように、上部電極46が強誘電体膜44と接する位置における側壁部が強誘電体膜44の表面となす角度αが、上部電極46上部の側壁部が強誘電体膜44の表面となす角度βよりも大きい。
或いは又、本発明の第6の実施の形態に係るMFMIS構造の1T型半導体記憶装置においては、図21に示すように、上部電極46上部の側壁部が強誘電体膜44の表面となす角度βが、ハードマスク48が上部電極46の表面となす角度β’とほぼ等しい。
或いは又、本発明の第6の実施の形態に係るMFMIS構造の1T型半導体記憶装置においては、図21に示すように、ハードマスク48の断面形状が半円形状を有する。
(製造方法)
本発明の第6の実施の形態に係るMFMIS構造の1T型半導体記憶装置の製造方法は、図21に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層50,52を形成する工程と、半導体基板10及びソース・ドレイン拡散層50,52上にゲート絶縁膜56を形成する工程とを有する。又、ゲート絶縁膜56上に下部電極42を形成する工程と、下部電極42上に強誘電体膜44を形成する工程と、強誘電体膜44上に上部電極46を形成する工程とを有する。又、上部電極46上に上部電極46に比較してエッチング選択比の低いハードマスク48を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク48をマスクとする1マスク露光工程によって、上部電極46,強誘電体膜44,下部電極42,及びゲート絶縁膜56を一括加工する工程とを有する。
本発明の第6の実施の形態に係るMFMIS構造の1T型半導体記憶装置の製造方法は、図21に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層50,52を形成する工程と、半導体基板10及びソース・ドレイン拡散層50,52上にゲート絶縁膜56を形成する工程とを有する。又、ゲート絶縁膜56上に下部電極42を形成する工程と、下部電極42上に強誘電体膜44を形成する工程と、強誘電体膜44上に上部電極46を形成する工程とを有する。又、上部電極46上に上部電極46に比較してエッチング選択比の低いハードマスク48を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク48をマスクとする1マスク露光工程によって、上部電極46,強誘電体膜44,下部電極42,及びゲート絶縁膜56を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスク48を加工する。
強誘電体ゲートキャパシタの上部電極46としては、例えば、SrRuO3, IrO2或いはPt/IrO2/Ir/Tiを用いることができる。強誘電体膜44としては、例えば、PZT(Pb(ZrXTi1-X)O3 )を用いることができる。強誘電体ゲートキャパシタの下部電極42としては、例えば、SrRuO3 , Pt, IrO2, Ir, Tiを用いることができる。ゲート絶縁膜56は、シリコン酸化膜で形成される。
強誘電体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
ハードマスク48の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図21に示すように、ハードマスク48の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク48を、相対的に薄く形成することによって、図21に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第6の実施の形態に係る半導体記憶装置においては、図21に示すように、強誘電体ゲートキャパシタの側壁部のリーク部Lから、上部電極46を後退させることにより、リーク源が切断されている。
本発明の第6の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と角度比β’/αとの関係は、図4と同様に表すことができる。
本発明の第6の実施の形態に係る半導体記憶装置においては、上部電極46が強誘電体膜44と接するゲート側壁部が強誘電体膜44の表面となす角度αが、ハードマスク48が上部電極46の表面となす角度β’と同じ場合、ゲートキャパシタリーク電流が大きくなる。
角度比β’/αが約0.9以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
角度比β’/αが小さくなる、即ちハードマスク48の角度β’が上部電極46の角度αよりも小さくなると、ゲートキャパシタリーク電流が減少し始める。
角度比β’/αが約0.9に微減するだけで、ゲートキャパシタリーク電流は約2桁低下する。
この傾向は、上部電極46が強誘電体膜44と接する側壁部が強誘電体膜44の表面となす角度αが約70度以上になると顕著になる。
即ち、角度αが約70度以上の強誘電体ゲートキャパシタにおいて、“ハードマスク48の角度β’< 上部電極46の角度α”の関係が成り立つことによりゲートキャパシタリーク電流が低減できる。
本発明の第6の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と比率(ハードマスク48の厚さA/上部電極46の厚さB)の関係は、図5と同様に表すことができる。
本発明の第6の実施の形態に係る半導体記憶装置においては、比率(ハードマスク48の厚さA/上部電極46の厚さB)が、約1.5以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
本発明の第6の実施の形態に係る半導体記憶装置においては、上部電極46の膜厚が約150nm以下であることがゲートキャパシタリーク電流を抑制するためには望ましい。
本発明の第6の実施の形態に示された1Mask_FeRAMキャパシタ構造を有するMFMIS構造の1T型半導体記憶装置及びその製造方法によれば、ゲート側壁部のダメージを軽減し、ゲートキャパシタリークを低減することができる。
(1トランジスタ型)
本発明の第5乃至第6の実施の形態に係る半導体記憶装置は、1トランジスタ型半導体記憶装置(1T型FeRAM)に適用される。
本発明の第5乃至第6の実施の形態に係る半導体記憶装置は、1トランジスタ型半導体記憶装置(1T型FeRAM)に適用される。
本発明の第5乃至第6の実施の形態に係る半導体記憶装置のメモリセルの回路構成は、図22に示すように表される。即ち、ソース領域をソース線SLに接続し、ドレイン領域をビット線に接続し、MOSトランジスタのMOSゲートキャパシタ構造を強誘電体材料からなる強誘電体キャパシタ構造で形成し、MOSゲート電極にワード線WLを接続している。図22に示すような1T型FeRAMの構成が、マトリックス状に配列されて、メモリセルアレイを構成する。
[第7の実施の形態]
本発明の第1乃至第6の実施の形態に係る半導体記憶装置の製造方法において適用されたキャパシタ構造を実現するための1Mask−1PEPによる一括加工強誘電体キャパシタ形成工程は、強磁性体メモリ(MRAM)の製造方法においても同様に、適用することができる。
本発明の第1乃至第6の実施の形態に係る半導体記憶装置の製造方法において適用されたキャパシタ構造を実現するための1Mask−1PEPによる一括加工強誘電体キャパシタ形成工程は、強磁性体メモリ(MRAM)の製造方法においても同様に、適用することができる。
即ち、本発明の第7の実施の形態に係る半導体記憶装置は、図23に示すように、半導体基板10に設けられたスイッチングトランジスタのソース・ドレイン拡散層26と、半導体基板10及びソース・ドレイン拡散層26上に配置された層間絶縁膜8と、層間絶縁膜8内に埋め込まれ,ソース・ドレイン拡散層26上に配置されたプラグ電極12とを備える。又、層間絶縁膜8及びプラグ電極12上に配置された下部電極42,下部電極42上に配置された強磁性体膜54,及び強磁性体膜54上に配置された上部電極46からなる強磁性体キャパシタとを備える。ここで、半導体基板10上にはウェルが設けられ、そのウェル上に素子が形成されることもある。
本発明の第7の実施の形態に係る半導体記憶装置においては、上部電極46が強磁性体膜54と接する位置における側壁部が強磁性体膜54の表面となす角度αが、上部電極46上部の側壁部が強磁性体膜54の表面となす角度βよりも大きい。
本発明の第7の実施の形態に係る半導体記憶装置においては、図7に示すように、上部電極46が強磁性体膜54と接する位置における側壁部が強磁性体膜54の表面となす角度αが、上部電極46上部の側壁部が強磁性体膜54の表面となす角度βよりも大きい。
或いは又、本発明の第7の実施の形態に係る半導体記憶装置においては、図23に示すように、上部電極46上部の側壁部が強磁性体膜54の表面となす角度βが、ハードマスク48が上部電極46の表面となす角度β’とほぼ等しい。
或いは又、本発明の第7の実施の形態に係る半導体記憶装置においては、図7に示すように、ハードマスク48の断面形状が半円状を有する。
(製造方法)
本発明の第7の実施の形態に係る半導体記憶装置の製造方法は、図23に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極42を形成する工程と、下部電極42上に強磁性体膜54を形成する工程と、強磁性体膜54上に上部電極46を形成する工程とを有する。又、上部電極46上に上部電極46に比較してエッチング選択比の低いハードマスク48を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク48をマスクとする1マスク露光工程によって、上部電極46,強磁性体膜54,及び下部電極42を一括加工する工程とを有する。
本発明の第7の実施の形態に係る半導体記憶装置の製造方法は、図23に示すように、半導体基板10にスイッチングトランジスタのソース・ドレイン拡散層26を形成する工程と、半導体基板10及びソース・ドレイン拡散層26上に層間絶縁膜8を形成する工程とを有する。又、層間絶縁膜8上に下部電極42を形成する工程と、下部電極42上に強磁性体膜54を形成する工程と、強磁性体膜54上に上部電極46を形成する工程とを有する。又、上部電極46上に上部電極46に比較してエッチング選択比の低いハードマスク48を形成する工程と、エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、ハードマスク48をマスクとする1マスク露光工程によって、上部電極46,強磁性体膜54,及び下部電極42を一括加工する工程とを有する。
一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングによりハードマスク48を加工する。
例えば、上部電極46は、IrO2で形成され、強磁性体膜54は、Co,Co−Pt,Co−Fe,NiFe/Cu,MR−NiMnSb/Cu/NiMnSb/FeMn,CoNiFe/Cu/Co/NiFe,CoPt/Cu/NiFeCo/Cu等からなる強磁性体材料で形成され、下部電極42は、Pt/IrO2/Ir/Tiで形成される。
強磁性体キャパシタ上に形成されるハードマスク材料としては、例えば、酸化膜(SiO2)、チタンナイトライド膜(TiX NY)、チタンアルミニウムナイトライド膜(TiAlX NY)、アルミニウム酸化膜(AlX OY)、シリコンアルミニウム酸化膜(SixAlyOz)、ジルコニウム酸化膜(ZrOX)、チタン酸化膜(TiOX)、タングステンナイトライド膜(WxNy)、タンタルナイトライド膜(TaxNy)、チタンアルミニウムナイトライド酸化膜(TiAlX NYOZ)、チタンナイトライド酸化膜(TiXNYOZ 膜)の単層或いはこれらの多層膜を用いることができる。
ハードマスク48の形状が尖る形状を得る条件において、更に、最終エッチング条件のバイアスを弱め、化学的エッチング効果を利用することによって、図23に示すように、ハードマスク48の上方が丸まる形状を得ることができる。ここで、最終エッチングの具体的なガスとしては、塩素系(Cl2、BCl3)、フッ素系(CF4、CHF3、C2F6、C3F8)を主なガスとして用いた条件が適している。
ハードマスク48を、相対的に薄く形成することによって、図23に示すように、上部電極部の片落ちを後退させた形状を得ることができる。
本発明の第7の実施の形態に係る半導体記憶装置においては、図23に示すように、強磁性体ゲートキャパシタの側壁部のリーク部Lから、上部電極46を後退させることにより、リーク源が切断されている。
本発明の第7の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と角度比β’/αとの関係は、図4と同様に表すことができる。
本発明の第7の実施の形態に係る半導体記憶装置においては、上部電極46が強磁性体膜54と接する位置におけるゲート側壁部が強磁性体膜54の表面となす角度αが、ハードマスク48が上部電極46の表面となす角度β’と同じ場合、ゲートキャパシタリーク電流が大きくなる。
角度比β’/αが約0.9以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
角度比β’/αが約0.9に微減するだけで、ゲートキャパシタリーク電流は約2桁低下する。
この傾向は、上部電極46が強磁性体膜54と接する側壁部が強磁性体膜54の表面となす角度αが約70度以上になると顕著になる。
即ち、角度αが約70度以上の強磁性体ゲートキャパシタにおいて、“ハードマスク48の角度β’< 上部電極46の角度α”の関係が成り立つことによりゲートキャパシタリーク電流が低減できる。
本発明の第7の実施の形態に係る半導体記憶装置において、ゲートキャパシタリーク電流と比率(ハードマスク48の厚さA/上部電極46の厚さB)の関係は、図5と同様に表すことができる。
本発明の第7の実施の形態に係る半導体記憶装置においては、比率(ハードマスク48の厚さA/上部電極46の厚さB)が、約1.5以下の場合には、ゲートキャパシタリーク電流が急激に減少する。
本発明の第7の実施の形態に示された1Mask_MRAMキャパシタ構造を有する半導体記憶装置及びその製造方法によれば、側壁部のダメージを軽減し、キャパシタリークを低減することができる。
[その他の実施の形態]
上記のように、本発明は第1乃至第7の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1乃至第7の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
8…層間絶縁膜
10…半導体基板
12,36…プラグ電極
14,42…下部電極
16,44…強誘電体膜
18,46…上部電極
20,48…ハードマスク
22,38…ビアホール電極
24,40…配線電極
26,28,50,52…ソース・ドレイン拡散層
30…ゲート電極
32,56…ゲート絶縁膜
34…コンタクト拡散層
54…強磁性体膜
60…ワード線ドライバ(WL.DRV.)
62…ブロック選択線ドライバ(BS.DRV.)
63…ワード線制御回路
64…プレート線ドライバ(PL.DRV.)
65…プレート線制御回路
70…センスアンプ
80…メモリセルアレイ
L…リーク部
α,β,γ1,γ2,β’…角度
A…ハードマスクの厚さ
B…上部電極の厚さ
10…半導体基板
12,36…プラグ電極
14,42…下部電極
16,44…強誘電体膜
18,46…上部電極
20,48…ハードマスク
22,38…ビアホール電極
24,40…配線電極
26,28,50,52…ソース・ドレイン拡散層
30…ゲート電極
32,56…ゲート絶縁膜
34…コンタクト拡散層
54…強磁性体膜
60…ワード線ドライバ(WL.DRV.)
62…ブロック選択線ドライバ(BS.DRV.)
63…ワード線制御回路
64…プレート線ドライバ(PL.DRV.)
65…プレート線制御回路
70…センスアンプ
80…メモリセルアレイ
L…リーク部
α,β,γ1,γ2,β’…角度
A…ハードマスクの厚さ
B…上部電極の厚さ
Claims (5)
- 半導体基板上に形成された下部電極、前記下部電極上に配置された強誘電体膜、及び前記強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、
前記上部電極が前記強誘電体膜と接する位置における側壁部が前記強誘電体膜上面となす角が、前記上部電極上面における側壁部が前記強誘電体膜上面となす角よりも大きいことを特徴とする半導体記憶装置。 - 半導体基板上に形成された下部電極、前記下部電極上に配置された強誘電体膜、及び前記強誘電体膜上に配置された上部電極からなる強誘電体キャパシタを備え、
前記強誘電体膜が前記下部電極と接する位置における側壁部が前記下部電極上面となす角が、前記強誘電体膜が前記上部電極と接する位置における側壁部が前記下部電極上面となす角よりも大きいことを特徴とする半導体記憶装置。 - 前記半導体基板に設けられたソース・ドレイン拡散層と、
前記半導体基板上に設けられたゲート絶縁膜とを備え、
前記下部電極が、前記ゲート絶縁膜上、前記ソース・ドレイン拡散層に挟まれる位置に設けられていることを特徴とする請求項1記載の半導体記憶装置。 - 半導体基板にスイッチングトランジスタのソース・ドレイン拡散層を形成する工程と、
前記半導体基板及び前記ソース・ドレイン拡散層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に、前記上部電極に比較してエッチング選択比の低いハードマスクを形成する工程と、
エッチングガスとして塩素系ガス若しくは不活性ガスを用い、物理的エッチングにより、前記ハードマスクをマスクとする1マスク露光工程によって、前記上部電極,前記強誘電体膜,及び前記下部電極を一括加工する工程
とを有することを特徴とする半導体記憶装置の製造方法。 - 前記一括加工する工程において、更に、最終エッチングのガスとして、塩素系ガス若しくはフッ素系ガスを用い、化学的エッチングにより前記ハードマスクを加工することを特徴とする請求項4記載の半導体記憶装置の製造方法。
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