JP2008076960A - 電源回路及び液晶駆動装置 - Google Patents
電源回路及び液晶駆動装置 Download PDFInfo
- Publication number
- JP2008076960A JP2008076960A JP2006258776A JP2006258776A JP2008076960A JP 2008076960 A JP2008076960 A JP 2008076960A JP 2006258776 A JP2006258776 A JP 2006258776A JP 2006258776 A JP2006258776 A JP 2006258776A JP 2008076960 A JP2008076960 A JP 2008076960A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- line
- circuit
- supplied
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
【課題】電源がオフ状態となっても確実なディスチャージ動作が行え、消費電力の増加もない回路構成を備えた電源回路及び液晶駆動装置を提供することである。
【解決手段】供給される電源電圧に基づいて所定の電圧を生成する電圧発生回路10と、前記電圧発生回路10の出力側に接続され、前記電圧発生回路10で生成した電圧を保持し、駆動部40,50に出力する平滑コンデンサ部20と、ゲート電圧の制御によってオンまたはオフするスイッチング素子を複数有し、該スイッチング素子がオンしたとき前記平滑コンデンサ部に保持した電荷を放電するものであって、前記電源電圧の供給が停止された場合、前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子がオンして前記平滑コンデンサ部20に保持した電荷を放電するディスチャージ回路30と、を具備したものである。
【選択図】図1
【解決手段】供給される電源電圧に基づいて所定の電圧を生成する電圧発生回路10と、前記電圧発生回路10の出力側に接続され、前記電圧発生回路10で生成した電圧を保持し、駆動部40,50に出力する平滑コンデンサ部20と、ゲート電圧の制御によってオンまたはオフするスイッチング素子を複数有し、該スイッチング素子がオンしたとき前記平滑コンデンサ部に保持した電荷を放電するものであって、前記電源電圧の供給が停止された場合、前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子がオンして前記平滑コンデンサ部20に保持した電荷を放電するディスチャージ回路30と、を具備したものである。
【選択図】図1
Description
本発明は、電源回路及び液晶駆動装置に関する。
携帯型の電子機器には、ますます低消費電力化が求められる。このような電子機器に搭載される表示装置として、例えば液晶装置が用いられることが多い。
ところで、液晶装置の駆動には高い電圧が必要とされる。従って、液晶装置を駆動する液晶駆動装置は、高い電圧を生成する電源回路を内蔵することが望ましい。この場合、電源回路は、昇圧チョッパ回路やチャージポンプ回路などの昇圧回路を含む。昇圧回路として、例えば、特許文献1及び特許文献2にあるように、チャージポンプ動作により昇圧した電圧を生成するチャージポンプ回路を用いることによって、低消費化を図ることができる。
特開2005−204411号公報
特開2005−210780号公報
ところで、液晶装置の駆動には高い電圧が必要とされる。従って、液晶装置を駆動する液晶駆動装置は、高い電圧を生成する電源回路を内蔵することが望ましい。この場合、電源回路は、昇圧チョッパ回路やチャージポンプ回路などの昇圧回路を含む。昇圧回路として、例えば、特許文献1及び特許文献2にあるように、チャージポンプ動作により昇圧した電圧を生成するチャージポンプ回路を用いることによって、低消費化を図ることができる。
チャージポンプ回路は、電荷を蓄積したコンデンサの一端を、スイッチ素子(例えば金属酸化膜半導体(Metal Oxide Semiconductor:MOS)トランジスタ)により各種電圧に接続していくことで、該コンデンサに蓄積された電荷に対応した電圧を昇圧していく。そのため、チャージポンプ回路の動作を停止した場合でも、動作中にコンデンサに蓄積された電荷が保持された状態となる。
一方、液晶装置の画素を構成する液晶に直流成分の電圧が印加されると該液晶が劣化する。従って、電源をオフにすることによって液晶装置用の電圧を生成するチャージポンプ回路の動作を停止させる場合には、電源オフのスイッチを操作すると、所定のシーケンスに従ってディスチャージ動作を行った後に、電源供給をオフにする制御を行っている。 また、昇圧回路の出力側には電荷をチャージする平滑コンデンサが接続されており、この平滑コンデンサには大きな静電容量を持つ積層コンデンサが用いられる。このため、電源オフ時には、前以ってディスチャージ動作が行われるが、完全にはディスチャージされないまま電源がオフしディスチャージ動作が停止し、電荷が残存するという問題がある。
このように、現在の液晶装置用電源のディスチャージ回路は電源がオフされた場合に動作しなくなり、平滑コンデンサに電荷が残存する。電源がオフされた後に電源回路に残存した電圧は、液晶装置のドライバ(半導体素子で構成されるドライバは電源オフ時に単に高抵抗の回路を構成する)を通して液晶素子に電圧が長時間印加されるため、液晶の劣化や不純物のイオンの掃き寄せが起こり表示に悪影響を与える。
平滑コンデンサに並列に抵抗を入れる対策も考えられるが、表示時にも抵抗に電流が流れるため、消費電力が増加する。
平滑コンデンサに並列に抵抗を入れる対策も考えられるが、表示時にも抵抗に電流が流れるため、消費電力が増加する。
そこで、本発明は上記の問題に鑑み、電源がオフ状態になっても確実なディスチャージ動作が行え、消費電力の増加もない電源回路及び液晶駆動装置を提供することを目的とするものである。
本発明による電源回路は、供給される電源電圧に基づいて所定の電圧を生成する電圧発生回路と、前記電圧発生回路の出力側に接続され、前記電圧発生回路で生成した電圧を保持し、駆動部に出力する平滑コンデンサ部と、ゲート電圧の制御によってオンまたはオフするスイッチング素子を複数有し、該スイッチング素子がオンしたとき前記平滑コンデンサ部に保持した電荷を放電するものであって、前記電源電圧の供給が停止された場合、前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子がオンして前記平滑コンデンサ部に保持した電荷を放電するディスチャージ回路と、を具備したものである。
本発明によるこのような構成によれば、電源電圧の供給がオフされたときスイッチング素子のゲート電圧も零レベルとなるが、これによってスイッチング素子がオンして放電路が形成されて、電源オフ後も平滑コンデンサ部に保持されている電荷を基準電位(零レベル)ラインへ放電(ディスチャージ)することができる。
本発明において、前記ディスチャージ回路は、操作手段にて前記電源電圧の供給をオフするように指示されたとき、該電源電圧の供給が停止される前に、前記ゲート電圧が零レベルに制御されて前記スイッチング素子がオンし、その後に前記電源電圧の供給が停止されたとき、引き続き前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子のオンを維持して前記平滑コンデンサ部に保持した電荷を放電することを特徴とする。
このような構成によれば、前記電源電圧の供給をオフする指示がなされたときに、該電源電圧の供給がオフされる前に、ディスチャージ動作がなされ、その後に電源電圧の供給がオフになったとき、スイッチング素子のゲート電圧が零レベルにされることによって、スイッチング素子がオンして引き続き放電路が維持されて、ディスチャージ動作が長い期間に亘って継続して行われる。従って、電源オフ指示後には、平滑コンデンサ部に蓄積した電荷を速やかにかつ継続的にディスチャージすることができる。
本発明において、前記スイッチング素子は、ジャンクション型FET、または、デプレッション型MOSFETであるが好ましい。
このような構成によれば、ジャンクション型FET、または、デプレッション型MOSFETは、ゲート・ソース間電圧(即ちゲート電圧)が零レベルであるときドレイン・ソース間がオンするスイッチング素子であるので、電源オフの結果としてゲート電圧が零レベルになってもオン状態(即ちディスチャージ状態)を、電力を消費することなく継続して行うことができる。
このような構成によれば、ジャンクション型FET、または、デプレッション型MOSFETは、ゲート・ソース間電圧(即ちゲート電圧)が零レベルであるときドレイン・ソース間がオンするスイッチング素子であるので、電源オフの結果としてゲート電圧が零レベルになってもオン状態(即ちディスチャージ状態)を、電力を消費することなく継続して行うことができる。
本発明において、前記平滑コンデンサ部は、零レベルを基準にして負の所定レベルである第1の電圧を保持する第1の平滑コンデンサと、前記零レベルを基準にして正の所定レベルである第2の電圧を保持する第2の平滑コンデンサと、を備え、
前記ディスチャージ回路は、前記電源電圧が供給される第1のラインと、前記零レベルが供給される第2のラインと、前記第1の電圧が供給される第3のラインと、 前記第2の電圧が供給される第4のラインと、前記第1のラインと前記第2のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御されるエンハンスメント型MOSFETと、当該エンハンスメント型MOSFETに第1及び第2の抵抗を直列接続して、該MOSFETがオンしたときに前記第1のラインの電源電圧を分割する第1の電圧分割回路とを備えて構成される直列回路と、 前記第2のラインと前記第3のライン間に、第3及び第4の抵抗が直列に接続された第2の電圧分割回路と、ソースが前記第2のラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが前記第3の抵抗を介して前記第2のラインに接続し、かつドレインが前記第4の抵抗を介して前記第3のラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第1の電圧を放電可能とするジャンクション型PチャネルFETと、前記第2のラインと前記第4のライン間に設けられ、ソースが前記第2のラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが第5の抵抗を介して前記第4のラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第2の電圧を放電可能とするジャンクション型NチャネルFETと、を備えたことを特徴とする。
前記ディスチャージ回路は、前記電源電圧が供給される第1のラインと、前記零レベルが供給される第2のラインと、前記第1の電圧が供給される第3のラインと、 前記第2の電圧が供給される第4のラインと、前記第1のラインと前記第2のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御されるエンハンスメント型MOSFETと、当該エンハンスメント型MOSFETに第1及び第2の抵抗を直列接続して、該MOSFETがオンしたときに前記第1のラインの電源電圧を分割する第1の電圧分割回路とを備えて構成される直列回路と、 前記第2のラインと前記第3のライン間に、第3及び第4の抵抗が直列に接続された第2の電圧分割回路と、ソースが前記第2のラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが前記第3の抵抗を介して前記第2のラインに接続し、かつドレインが前記第4の抵抗を介して前記第3のラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第1の電圧を放電可能とするジャンクション型PチャネルFETと、前記第2のラインと前記第4のライン間に設けられ、ソースが前記第2のラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが第5の抵抗を介して前記第4のラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第2の電圧を放電可能とするジャンクション型NチャネルFETと、を備えたことを特徴とする。
このような構成によれば、負正の逆極性の第1及び第2の電圧を平滑化して使用する場合、スイッチング素子として2つのジャンクション型のPチャネルFET及びNチャネルFETを組み合わせて用いることにより、第1及び第2の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。
本発明において、前記平滑コンデンサ部は、零レベルを基準にして負の所定レベルである第1の電圧を保持する第1の平滑コンデンサと、前記零レベルを基準にして正の所定レベルである第2の電圧を保持する第2の平滑コンデンサと、を備え、
前記ディスチャージ回路は、前記電源電圧が供給される第1のラインと、前記零レベルが供給される第2のラインと、前記第1の電圧が供給される第3のラインと、前記第2の電圧が供給される第4のラインと、前記第1のラインと前記第2のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型MOSFETと、当該エンハンスメント型MOSFETに第1及び第2の抵抗を直列接続して、該MOSFETがオンしたときに前記第1のラインの電源電圧を分割する第1の電圧分割回路とを備えて構成される直列回路と、前記第2のラインと前記第3のライン間に、第3及び第4の抵抗が直列に接続された第2の電圧分割回路と、ソースが前記第2のラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが前記第3の抵抗を介して前記第2のラインに接続し、かつドレインが前記第4の抵抗を介して前記第3のラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第1の電圧を放電可能とするデプレッション型PチャネルMOSFETと、前記第2のラインと前記第4のライン間に設けられ、ソースが前記第2のラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが第5の抵抗を介して前記第4のラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第2の電圧を放電可能とするデプレッション型NチャネルMOSFETと、を備えたことを特徴とする。
前記ディスチャージ回路は、前記電源電圧が供給される第1のラインと、前記零レベルが供給される第2のラインと、前記第1の電圧が供給される第3のラインと、前記第2の電圧が供給される第4のラインと、前記第1のラインと前記第2のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型MOSFETと、当該エンハンスメント型MOSFETに第1及び第2の抵抗を直列接続して、該MOSFETがオンしたときに前記第1のラインの電源電圧を分割する第1の電圧分割回路とを備えて構成される直列回路と、前記第2のラインと前記第3のライン間に、第3及び第4の抵抗が直列に接続された第2の電圧分割回路と、ソースが前記第2のラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが前記第3の抵抗を介して前記第2のラインに接続し、かつドレインが前記第4の抵抗を介して前記第3のラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第1の電圧を放電可能とするデプレッション型PチャネルMOSFETと、前記第2のラインと前記第4のライン間に設けられ、ソースが前記第2のラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが第5の抵抗を介して前記第4のラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第2の電圧を放電可能とするデプレッション型NチャネルMOSFETと、を備えたことを特徴とする。
このような構成によれば、負正の逆極性の第1及び第2の電圧を平滑化して使用する場合、スイッチング素子として2つのデプレッション型のPチャネルFET及びNチャネルFETを組み合わせて用いることにより、第1及び第2の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。
本発明において、前記平滑コンデンサ部は、前記第2の平滑コンデンサが保持する前記第2の電圧より低い所定レベルの第3の電圧を保持する第3の平滑コンデンサ、を備え、
前記ディスチャージ回路は、前記第2の電圧より低い所定レベルの前記第3の電圧が供給される第5のラインと、前記第2のラインと前記第5のライン間に設けられ、ソースが前記第2のラインに接続し、ドレインが第6の抵抗を介して前記第5のラインに接続し、ゲートに前記放電制御信号が供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第3の電圧を放電可能とする第2のエンハンスメント型MOSFETと、を備えたことを特徴とする。
前記ディスチャージ回路は、前記第2の電圧より低い所定レベルの前記第3の電圧が供給される第5のラインと、前記第2のラインと前記第5のライン間に設けられ、ソースが前記第2のラインに接続し、ドレインが第6の抵抗を介して前記第5のラインに接続し、ゲートに前記放電制御信号が供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第3の電圧を放電可能とする第2のエンハンスメント型MOSFETと、を備えたことを特徴とする。
このような構成によれば、負正の逆極性の第1及び第2の電圧のほかに、第2の電圧より低い第3の電圧を平滑化して使用する場合にも、第1及び第2の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。また、第3の平滑コンデンサに対しては、放電制御信号によるディスチャージ動作はできるが、電源オフと同時にディスチャージ動作は停止する。しかしながら、第3の電圧は電圧が低く放電時間が短いため、電源オフ前に前以って行われるディスチャージのみでもほぼ完全にディスチャージが行なわれて、実用上問題を生じない。従って、第4及び第5の電圧とさらに多数の大きさの異なった電圧を平滑化して使用する場合にも、エンハンスメント型MOSFETと抵抗による放電路を追加して構成することが可能となる。
本発明による液晶駆動装置は、上記の電源回路と、少なくとも前記第1及び第2の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、を含む。
本発明による液晶駆動装置は、上記の電源回路と、少なくとも前記第1乃至3の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、を含む。
本発明による液晶駆動装置は、上記の電源回路と、少なくとも前記第1乃至3の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、を含む。
本発明によるこのような構成によれば、上記の電源回路を、駆動電圧として正負の逆極性の電圧を含む多数の大きさの異なった電圧を平滑化して使用する液晶駆動装置の駆動回路に適用することが可能となる。
発明の実施の形態について図面を参照して説明する。
図1乃至図7を参照して、本発明の実施形態を説明する前に、図8乃至図12を参照してディスチャージ回路の関連技術について説明する。
図1乃至図7を参照して、本発明の実施形態を説明する前に、図8乃至図12を参照してディスチャージ回路の関連技術について説明する。
図8は関連技術のディスチャージ回路の回路図を示している。
図8において、4つの平滑コンデンサC1,C2,C3,C4には、図示しない電圧発生回路で生成した4つの電圧VCM,VSH,VCH,VCLと同じ電圧が充電されている。電圧VSLは零レベルの電圧VSSと同じである。4つの電圧VCM,VSH,VCH,VCLとVSLは、後述する図2に示される大小関係となっている。VCM,VSH,VCHは正の電圧、VCLは負の電圧である。
図8において、4つの平滑コンデンサC1,C2,C3,C4には、図示しない電圧発生回路で生成した4つの電圧VCM,VSH,VCH,VCLと同じ電圧が充電されている。電圧VSLは零レベルの電圧VSSと同じである。4つの電圧VCM,VSH,VCH,VCLとVSLは、後述する図2に示される大小関係となっている。VCM,VSH,VCHは正の電圧、VCLは負の電圧である。
4つの平滑コンデンサC1,C2,C3,C4それぞれの一方の電極は零レベルの電圧VSSを与える共通接続ライン(以下、VSSラインとも呼ぶ)に接続している。
平滑コンデンサC1,C2,C3,C4のもう一方の電極はそれぞれの充電電圧VCM,VSH,VCH,VCLを与えるためのVCM,VSH,VCH,VCLラインに接続している。
平滑コンデンサC1,C2,C3,C4のもう一方の電極はそれぞれの充電電圧VCM,VSH,VCH,VCLを与えるためのVCM,VSH,VCH,VCLラインに接続している。
また、図示しない電源電圧供給回路からディスチャージ回路に対して、電源電圧VDDがVDDラインに供給され、図示しない制御回路から放電(ディスチャージ)の開始及び停止を制御する放電制御信号DSがDSラインに入力されている。
VSSラインとVCMライン間には、ソースがVSSラインに接続し、ドレインが抵抗R11を介してVCMラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型NチャネルMOSFET(以下、N−MOSFETと記す)Tr11が配設されている。N−MOSFET(Tr11)は、そのオンによって、平滑コンデンサC1の充電電圧VCMについて抵抗R11を介してVSSラインへ放電するためのスイッチング素子を構成している。
VSSラインとVCMライン間には、ソースがVSSラインに接続し、ドレインが抵抗R11を介してVCMラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型NチャネルMOSFET(以下、N−MOSFETと記す)Tr11が配設されている。N−MOSFET(Tr11)は、そのオンによって、平滑コンデンサC1の充電電圧VCMについて抵抗R11を介してVSSラインへ放電するためのスイッチング素子を構成している。
同様に、VSSラインとVSHライン間には、ソースがVSSラインに接続し、ドレインが抵抗R12を介してVSHラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるN−MOSFET(Tr12)が配設されている。N−MOSFET(Tr12)は、そのオンによって、平滑コンデンサC2の充電電圧VSHについて抵抗R12を介してVSSラインへ放電するためのスイッチング素子を構成している。
同様に、VSSラインとVCHライン間には、ソースがVSSラインに接続し、ドレインが抵抗R13を介してVCHラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるN−MOSFET(Tr13)が配設されている。N−MOSFET(Tr13)は、そのオンによって、平滑コンデンサC3の充電電圧VCHについて抵抗R13を介してVSSラインへ放電するためのスイッチング素子を構成している。
さらに、VSSラインとVDDライン間には、エンハンスメント型PチャネルMOSFET(以下、P−MOSFETと記す)Tr14とエンハンスメント型N−MOSFET(Tr15)をドレイン同士を共通接続したCMOSインバータが接続している。
そして、VDDラインとVCLライン間には、ソースがVDDラインに接続し、ドレインが抵抗R14及びR15による電圧分割回路に接続し、ゲートが前記CMOSインバータの中間点(共通ドレイン)に接続したP−MOSFET(Tr16)と、抵抗R14及びR15を直列接続した前記電圧分割回路と、が直列に接続している。
そして、VDDラインとVCLライン間には、ソースがVDDラインに接続し、ドレインが抵抗R14及びR15による電圧分割回路に接続し、ゲートが前記CMOSインバータの中間点(共通ドレイン)に接続したP−MOSFET(Tr16)と、抵抗R14及びR15を直列接続した前記電圧分割回路と、が直列に接続している。
VCLラインとVSSライン間には、ソースがVCLラインに接続し、ドレインが抵抗R16を介してVSSラインに接続し、ゲートに前記電圧分割回路の抵抗R14及びR15の接続点の電圧が供給され、ゲート・ソース間電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるN−MOSFET(Tr17)が配設されている。N−MOSFET(Tr17)は、そのオンによって、平滑コンデンサC4の負の充電電圧VCLについて抵抗R16を介してVSSラインへ放電するためのスイッチング素子を構成している。
次に、図8の動作を説明する。
電源電圧VDDの供給がオフした時、放電制御信号DSもオフし、トランジスタTr11、Tr12、Tr13、Tr14、Tr15のゲート電圧が0Vとなるので、トランジスタTr11〜Tr17は全てオフ状態となり、ディスチャージ動作は停止する。
電源電圧VDDの供給がオフした時、放電制御信号DSもオフし、トランジスタTr11、Tr12、Tr13、Tr14、Tr15のゲート電圧が0Vとなるので、トランジスタTr11〜Tr17は全てオフ状態となり、ディスチャージ動作は停止する。
電源電圧VDDの供給がオンしている時、
(1)放電制御信号DSがHレベル(ディスチャージ動作信号)であると、トランジスタTr11、Tr12、Tr13がオン状態となり、平滑コンデンサC1、C2、C3に保持された電荷は抵抗R11、R12、R13を通して放電される。
(1)放電制御信号DSがHレベル(ディスチャージ動作信号)であると、トランジスタTr11、Tr12、Tr13がオン状態となり、平滑コンデンサC1、C2、C3に保持された電荷は抵抗R11、R12、R13を通して放電される。
そして、放電制御信号DSはトランジスタTr14、Tr15で構成されたインバータ回路で反転されてXDSとなる。放電制御信号DSがHレベルの時にはXDSはLレベルとなりトランジスタTr16はオンする。その結果、トランジスタTr17のゲートには、電圧(VDD−VCL)を抵抗R14と抵抗R15で分圧した電圧が印加されてオン状態となる。従って、平滑コンデンサC4に保持された電荷は抵抗R16を通して放電される。
(2)放電制御信号DSがLレベル(ディスチャージ停止信号)であると、トランジスタ Tr11、Tr12、Tr13はオフする。インバータ回路の出力XDSはHレベルとなりトランジスタTr16はオフする。トランジスタTr17もゲート電圧が0Vとなるのでオフ状態となり、ディスチャージ動作は停止する。
図8の回路では、電源電圧VDDの供給がオフした時、ディスチャージ回路のディスチャージ動作は停止するので、平滑コンデンサC1〜C4に蓄積したまま残存している電荷は放電されないという問題がある。これは、電源電圧VDDの供給をオフする指示がなされたときに、該電源電圧の供給がオフされる前に、一旦、ディスチャージ動作がなされ、その後に電源電圧の供給をオフするようにした場合であっても、同様であり、平滑コンデンサの電荷が全て放電しない状態で電源電圧の供給がオフされ、ディスチャージ動作が停止して、平滑コンデンサに電荷が残存する。
そこで、図8のディスチャージ回路を改良したものとして、図9のディスチャージ回路がある。
図9において、図8と異なる点は、平滑コンデンサC3、C4にそれぞれ並列に抵抗R17、R18を接続したことである。それ以外の構成は図8と同様である。
図9において、図8と異なる点は、平滑コンデンサC3、C4にそれぞれ並列に抵抗R17、R18を接続したことである。それ以外の構成は図8と同様である。
図9の構成では、(1)ディスチャージ動作中に電源電圧VDDの供給がオフした場合における平滑コンデンサの電荷の残存や、(2)ディスチャージ後に電源電圧VDDの供給がオフした場合における平滑コンデンサの再起電圧(これについては後述する)による液晶の劣化やムラを改善するため、充電される電圧(絶対値)の高いVCHとVCL(図2参照)の平滑コンデンサC3、C4にそれぞれ並列に抵抗R17、R18を入れている。
図9では、電源電圧VDDの供給がオフした時でも確実にディスチャージできるが、表示時でも抵抗R17、R18で無効な電力を消費する問題がある。
例えば、VCHが18V、VCLが15Vで、抵抗R17、R18が1MΩの場合、0.55mWも電力消費する。つまり、抵抗R17及びR18がないディスチャージ回路では通常は1.5〜2mW程度の電力消費であるが0.55mW増加する。
例えば、VCHが18V、VCLが15Vで、抵抗R17、R18が1MΩの場合、0.55mWも電力消費する。つまり、抵抗R17及びR18がないディスチャージ回路では通常は1.5〜2mW程度の電力消費であるが0.55mW増加する。
図10は図9の動作を説明するもので、電源電圧VDDの供給がオンの状態で、放電制御信号DSをHレベルにして放電動作させた場合のディスチャージ波形を示している。この場合は、電源電圧VDDがオンしている状態で放電制御信号DSをHレベルにして出力し続けて、放電を行うので、4つの平滑コンデンサC1,C2,C3,C4に充電されている4つの電圧VCM,VSH,VCH,VCLは、所定時間後には放電して零レベルの電圧VSSに達するので、問題とする点はない。
図11は図9の動作を説明するもので、ディスチャージ中に電源電圧VDDの供給がオフされた場合のディスチャージ波形を示している。この場合は、ディスチャージ動作中に電源電圧VDDの供給がオフされるため、平滑コンデンサに電荷が残存し、残存した電荷に基づいた直流電圧が駆動部を経て、例えば液晶パネルに印加されて劣化やムラが発生する問題を生じる。
図12は図9の動作を説明するもので、ディスチャージ後に電源電圧VDDの供給をオフにした場合のディスチャージ波形を示している。この場合は、電源オフによりディスチャージ回路が停止する。しかしながら、コンデンサの再起電圧により平滑コンデンサの両端に電位差が発生し、その発生した直流電圧が液晶パネルに印加される問題が発生する。
なお、再起電圧については、近年使用される高誘電率の積層セラミックコンデンサであってもアルミ電解コンデンサと同様に再起電圧が発生する。アルミ電解コンデンサに比べて、電圧レベルはかなり小さいが、液晶の劣化や表示ムラに影響する。コンデンサを充電し放電後更に端子間を短絡させた後、開放しておくと暫くして両方の端子間の電圧が再び上昇する現象が生じる。この場合の電圧を再起電圧と呼んでいる。
この現象が生じるメカニズムは、以下の通りである。
誘電体に電圧が印加されると、誘電作用によって誘電体の内部に電気的変化が生じ, 誘電体表面に印加された電圧とは正負反対に帯電する。この現象は分極作用と呼ばれている。この分極作用により、電圧を印加した後、端子電圧が0になるまで放電し、端子間を開放しておくと、端子間に電位が現れて再起電圧を生じる。再起電圧は、両端子開放後約10〜20日位でピークに達しそれ以降徐々に低下する。積層セラミックコンデンサのピークはかなり早い時期に現れる。再起電圧は、基板自立形などの大形品ほど大きくなる傾向にある。
誘電体に電圧が印加されると、誘電作用によって誘電体の内部に電気的変化が生じ, 誘電体表面に印加された電圧とは正負反対に帯電する。この現象は分極作用と呼ばれている。この分極作用により、電圧を印加した後、端子電圧が0になるまで放電し、端子間を開放しておくと、端子間に電位が現れて再起電圧を生じる。再起電圧は、両端子開放後約10〜20日位でピークに達しそれ以降徐々に低下する。積層セラミックコンデンサのピークはかなり早い時期に現れる。再起電圧は、基板自立形などの大形品ほど大きくなる傾向にある。
[第1の実施形態]
図1は本発明の第1の本実施形態における液晶駆動装置を含む液晶装置の構成例を示すブロック図である。
液晶装置100は、液晶駆動装置70と、液晶パネル80とを含む。
図1は本発明の第1の本実施形態における液晶駆動装置を含む液晶装置の構成例を示すブロック図である。
液晶装置100は、液晶駆動装置70と、液晶パネル80とを含む。
液晶パネル80は、複数のCOM電極(コモン電極)(狭義には走査線)と、複数のSEG電極(セグメント電極)(狭義にはデータ線)と、COM電極及びSEG電極の交差により特定される画素を含む。この液晶パネル80は、電流を導くための導線(電極)を格子状に張り巡らせておき、縦横それぞれのタイミングを合わせて電気信号を送ることで、交差する場所の画素を点灯させる単純マトリクス型の液晶パネルである。通常、配向状態がTNモードやSTNモードのものが単純マトリクスの通電方法を採っている。
より具体的には、液晶パネル80はパネル基板(例えばガラス基板)に形成される。このパネル基板には、図1のY方向に複数配列されそれぞれX方向に伸びるCOM電極COM1〜COMM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるSEG電極SEG1〜SEGN(Nは2以上の自然数)とが配設されている。また、COM電極COMK(1≦K≦M、Kは自然数)とSEG電極SEGL(1≦L≦N、Lは自然数)との交差点に対応する位置に、画素が設けられる。各画素は、COM電極とSEG電極との間に液晶が封入されて形成され、COM電極とSEG電極との間の印加電圧に応じて透過率が変化するようになっている。
液晶駆動装置70は、SEGドライバ40、COMドライバ50、電源回路60を含む。SEGドライバ40は、表示データに基づいて液晶パネル80のSEG電極SEG1〜SEGNを駆動する。またCOMドライバ50は、液晶パネル80のCOM電極COM1〜COMMを順次選択する。電源回路60は、SEG電極の駆動電圧、及びCOM電極の駆動電圧を生成する液晶駆動電圧発生回路10と、液晶駆動電圧発生回路10で生成した複数の電圧を保持する複数(図では4つ)の平滑コンデンサを有した平滑コンデンサ部20とを含む。
液晶駆動装置70は、中央処理装置(Central Processing Unit:CPU)等の制御回路200により設定された内容に従って動作する。
より具体的には、制御回路200は、液晶駆動装置70のSEGドライバ40及びCOMドライバ50に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、液晶駆動装置70の電源回路60に対して、昇圧倍率の設定や、ディスチャージ動作の制御を行う。
より具体的には、制御回路200は、液晶駆動装置70のSEGドライバ40及びCOMドライバ50に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、液晶駆動装置70の電源回路60に対して、昇圧倍率の設定や、ディスチャージ動作の制御を行う。
そして、電源回路60は、外部から供給されるシステム接地電源電圧VSS及び外部から供給されるシステム電源電圧VDDに基づいて、SEG電極の駆動電圧(VSH、VSL、VCM)、COM電極の駆動電圧(VCH、VCL、VCM)を生成する。SEGドライバ40は、電源回路60によって生成された駆動電圧VSHを、表示データに基づいてSEG電極に印加する。COMドライバ50は、電源回路60によって生成された駆動電圧VCH、VCL、VCMのいずれかを、COM電極に印加する。
図1の構成では、液晶駆動電圧発生回路10で作られた液晶駆動電圧は平滑コンデンサ部20で安定化され、COMドライバ50、SEGドライバ40に供給される。ディスチャージ回路30は液晶装置100が待機状態の時及び電源電圧VDのオフ時に液晶パネル80に直流電圧が印加しないように、制御回路200からの信号により平滑コンデンサ部20に保持された電荷をディスチャージする。
図2は液晶駆動用の各種電圧の関係を説明する図である。図2はSTNモードでの標準的な駆動電圧を示している。
本実施形態では、駆動電圧VCMを、COM電極に印加できる電圧としている。そして、駆動電圧VCMを基準に、正方向及び負方向に同じ振幅を有するSEG電極の駆動電圧VSH、VSLを生成する。即ち、SEG電極の駆動電圧VSH、VSLの間の半分の電圧が、駆動電圧VCMとなる。このとき、駆動電圧VSLをシステム接地電源電圧VSSとすることができる。駆動電圧VSHと駆動電圧VSLとの間の電圧は例えば3.3Vである。
本実施形態では、駆動電圧VCMを、COM電極に印加できる電圧としている。そして、駆動電圧VCMを基準に、正方向及び負方向に同じ振幅を有するSEG電極の駆動電圧VSH、VSLを生成する。即ち、SEG電極の駆動電圧VSH、VSLの間の半分の電圧が、駆動電圧VCMとなる。このとき、駆動電圧VSLをシステム接地電源電圧VSSとすることができる。駆動電圧VSHと駆動電圧VSLとの間の電圧は例えば3.3Vである。
また、駆動電圧VCMを基準に、正方向及び負方向に同じ振幅を有するCOM電極の駆動電圧VCH、VCLを生成する。駆動電圧VCMと駆動電圧VCHとの間の電圧は、例えば20Vであり、駆動電圧VCLと駆動電圧VCMとの間の電圧は、例えば20Vである。
図3はCOM電極、SEG電極、オン画素、及びオフ画素の各波形の一例を示している。
図3では、フレームごとに極性反転を行う極性反転駆動を行う場合のCOM電極COM1〜COM3の波形、SEG電極SEG1〜SEG3の波形を模式的に示している。
図3では、フレームごとに極性反転を行う極性反転駆動を行う場合のCOM電極COM1〜COM3の波形、SEG電極SEG1〜SEG3の波形を模式的に示している。
そして、オン画素として、COM電極COM1とSEG電極SEG1との交差位置に対応した画素の波形を示す。また、オフ画素として、COM電極COM1とSEG電極SEG1との交差位置に対応した画素の波形を示す。このように、単純マトリクス型の液晶パネルは、図3に示すオン画素及びオフ画素の斜線部分により定まる実効値に応答する液晶の性質を利用している。
図4は本発明の第1の実施形態の電源回路におけるディスチャージ回路の構成例を示している。図8及び図9と同一部分には同一符号を付してある。
図4において、4つの平滑コンデンサC1,C2,C3,C4には、液晶駆動電圧発生回路10で生成した4つの電圧VCM,VSH,VCH,VCLと同じ電圧が充電されている。電圧VCLは零レベルの電圧VSSと同じである。4つの電圧VCM,VSH,VCH,VCLは、図2に示した大小関係となっている。VCM,VSH,VCHは正の電圧、VCLは負の電圧である。
図4において、4つの平滑コンデンサC1,C2,C3,C4には、液晶駆動電圧発生回路10で生成した4つの電圧VCM,VSH,VCH,VCLと同じ電圧が充電されている。電圧VCLは零レベルの電圧VSSと同じである。4つの電圧VCM,VSH,VCH,VCLは、図2に示した大小関係となっている。VCM,VSH,VCHは正の電圧、VCLは負の電圧である。
4つの平滑コンデンサC1,C2,C3,C4それぞれの一方の電極は零レベルの電圧VSSを与えるVSSラインに接続している。平滑コンデンサC1,C2,C3,C4のもう一方の電極はそれぞれ電圧VCM,VSH,VCH,VCLを与えるVCM,VSH,VCH,VCLラインに接続している。
また、図示しない電源電圧供給回路からディスチャージ回路30及び液晶駆動電圧発生回路10に対して電源電圧VDDが供給されている。電源電圧VDDはディスチャージ回路30のVDDラインに供給されている。制御回路200からディスチャージ回路30に対しては、放電(ディスチャージ)の開始及び停止を制御する放電制御信号DSがディスチャージ回路30のDSラインに入力されている。
ディスチャージ回路30は、その入力段に、VDDラインとVSSライン間に、ソースがVDDラインに接続し、ゲートに供給される放電制御信号DSのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型PチャネルMOSFET(以下、P−MOSFETと記す)Tr1と、一端がP−MOSFET(Tr1)のドレインに接続し、他端がVSSラインに接続し、抵抗R1と抵抗R2を直列接続して構成され、P−MOSFET(Tr1)がオンしたときに電源電圧VDDを抵抗R1及びR2で分割して出力する第1の電圧分割回路と、を備えた直列回路を備えている。
また、ディスチャージ回路30は、VSSラインとVCLライン間に設けられ、抵抗R3及び抵抗R4が直列に接続された第2の電圧分割回路と、ソースがVSSラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが抵抗R3を介してVSSラインに接続し、かつドレインが放電用抵抗R4を介してVCLラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるジャンクション型PチャネルFET(以下、P−JFETと記す)Tr2と、を備えている。
さらに、ディスチャージ回路30は、VSSラインとVCMライン間に設けられ、ソースがVSSラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗R5を介してVCMラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるジャンクション型NチャネルFET(以下、N−JFETと記す)Tr3と、VSSラインとVSHライン間に設けられ、ソースがVSSラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗R6を介してVSHラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるN−JFET(Tr4)と、VSSラインとVCHライン間に設けられ、ソースがVSSラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗R7を介してVCHラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるN−JFET(Tr5)と、を備えている。
次に、図4の回路動作を説明する。
電源電圧VDDの供給がオフした時、トランジスタTr1はオフし、トランジスタTr2、Tr3、Tr4、Tr5のゲート電圧が0Vとなるので、ジャンクション型のトランジスタTr2〜Tr5は全てオン状態となる。平滑コンデンサC1、C2、C3、及びC4に保持された電荷はそれぞれ抵抗R5、R6、R7、及び抵抗R4を通って放電(ディスチャージ)される。このように電源電圧VDDの供給がオフした時に、ディスチャージ動作が行われることが、本実施形態の特徴である。
電源電圧VDDの供給がオフした時、トランジスタTr1はオフし、トランジスタTr2、Tr3、Tr4、Tr5のゲート電圧が0Vとなるので、ジャンクション型のトランジスタTr2〜Tr5は全てオン状態となる。平滑コンデンサC1、C2、C3、及びC4に保持された電荷はそれぞれ抵抗R5、R6、R7、及び抵抗R4を通って放電(ディスチャージ)される。このように電源電圧VDDの供給がオフした時に、ディスチャージ動作が行われることが、本実施形態の特徴である。
電源電圧VDDの供給がオンしている時は、
(1)放電制御信号DSがHレベル(ディスチャージ動作信号)であると、トランジスタTr1がオフし、P−JFETであるトランジスタTr2のゲート電圧が0VでありTr2はオン状態となる。N−JFETであるトランジスタTr3、Tr4、Tr5についてもそれらのゲート電圧が0Vとなるので、トランジスタTr3、Tr4、Tr5はオン状態となり、平滑コンデンサC1、C2、C3、及びC4に保持された電荷は抵抗R5、R6、R7、及び抵抗R4を通して放電(ディスチャージ)される。
(1)放電制御信号DSがHレベル(ディスチャージ動作信号)であると、トランジスタTr1がオフし、P−JFETであるトランジスタTr2のゲート電圧が0VでありTr2はオン状態となる。N−JFETであるトランジスタTr3、Tr4、Tr5についてもそれらのゲート電圧が0Vとなるので、トランジスタTr3、Tr4、Tr5はオン状態となり、平滑コンデンサC1、C2、C3、及びC4に保持された電荷は抵抗R5、R6、R7、及び抵抗R4を通して放電(ディスチャージ)される。
(2)放電制御信号DSがLレベル(ディスチャージ停止信号)であると、トランジスタTr1がオン状態となり、P−JFETであるトランジスタTr2のゲート・ソース間電圧VGSとして電源電圧VDDを抵抗R1及びR2によって分割した電圧が供給される。その分割電圧はトランジスタTr2のゲート・ソース間遮断電圧(図5(a) のピンチオフ電圧Vp)以上の電圧がかかるように抵抗R1と抵抗R2の値が設定してあり、トランジスタTr2はオフ状態となる。
N−JFETであるトランジスタTr3、Tr4、Tr5のゲート・ソース間電圧VGSとして電圧VCLを抵抗R3及びR4で分割した負の電圧が供給される。その分割電圧はトランジスタTr3、Tr4、Tr5のゲート・ソース間遮断電圧(図5(b) のピンチオフ電圧Vp)以下の値がかかるように抵抗R3と抵抗R4の値が設定されており、トランジスタTr3、Tr4、Tr5はオフ状態となり、ディスチャージ動作は停止状態となる。
本実施形態によれば、電源電圧の供給がオフされたときスイッチング素子のゲート電圧も零レベルとなるが、これによってスイッチング素子がオンして放電路が形成されて、電源オフ後も平滑コンデンサ部に保持されている電荷を基準電位(零レベル)ラインへ放電(ディスチャージ)することができる。電源がオフ状態になっても確実なディスチャージ動作が行え、消費電力を増加させることもない電源回路を提供することができる。
正負の逆極性の第2及び第1の電圧を平滑化して使用する場合、スイッチング素子として2つのジャンクション型のPチャネルFET及びNチャネルFETを組み合わせて用いることにより、第1及び第2の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。
なお、図4では、電源電圧の供給がオフされたとき、ゲート電圧が零レベルとなるスイッチング素子として、ジャンクション型のP−JFET、及びN−JFETを用いた場合について説明しているが、本発明の実施形態ではこれに限定されず、デプレッション型のP−MOSFET、及びN−MOSFETであってもよい。つまり、図4におけるP−JFETの代わりにデプレッション型のP−MOSFETを置き換え、N−JFETの代わりにデプレッション型のN−MOSFETを置き換えた構成としてもよい。
ここで、図5及び図6を参照して、FETの特性、特にゲート・ソース間電圧対ドレイン電流(VGS−ID)特性について説明する。図5(a)はジャンクション型のP−JFETの特性、(b)はジャンクション型のN−JFETの特性を表している。また、図6(a)はデプレッション型のP−MOSFETの特性、(b)はデプレッション型のN−MOSFETの特性を表している。
図5(b) 及び図6(b) に示すNチャネルFETでは、ゲートにかかる電圧(ソースを基準にした電圧、VGSという)が高いほどドレイン・ソース間に流れるドレイン電流IDが大きくなる。これはN−JFETでもN−MOSFETでも同じである。ジャンクション型N−JFETやデプレッション型N−MOSFETではゲート電圧VGSを低くしていくとドレイン電流IDが流れなくなる点があり、これをピンチオフ電圧と言いい、Vpで表す。また、ジャンクション型N−JFETやデプレッション型N−MOSFETではゲート電圧が0の時の正のドレイン電流IDSSは、FETの特性を示すパラメータとなっている。
同様に、図5(a) 及び図6(a) に示すPチャネルFETでは、ゲートにかかる電圧VGSが低いほどドレイン・ソース間に流れるドレイン電流IDが大きくなる。これはP−JFETでもP−MOSFETでも同じである。ジャンクション型P−JFETやデプレッション型P−MOSFETではゲート電圧を高くしていくとドレイン電流が流れなくなる点(ピンチオフ電圧Vp)がある。また、ジャンクション型P−JFETやデプレッション型P−MOSFETではゲート電圧が0の時の負のドレイン電流IDSSは、FETの特性を示すパラメータになっている。なお、図6(a) 及び(b) に示す2点鎖線はエンハンスメント型P−MOSFETの特性及びエンハンスメント型N−MOSFETの特性である。
[第2の実施形態]
図7は本発明の第2の実施形態の電源回路におけるディスチャージ回路の構成例を示している。図8及び図9と同一部分には同一符号を付しある。
図7で、図4と異なる点は、高い電圧VCH、VCLを保持した平滑コンデンサC3、C4に接続したVCH、VCLラインについては、本発明の第1の実施形態(図4)と同様な構成のディスチャージ回路を用いる構成とし、低い電圧VSH、VCMを保持した平滑コンデンサC2、C1に接続したVSH、VCMラインについては、前述した関連技術(図8)のディスチャージ回路を用いる構成としたものである。
図7は本発明の第2の実施形態の電源回路におけるディスチャージ回路の構成例を示している。図8及び図9と同一部分には同一符号を付しある。
図7で、図4と異なる点は、高い電圧VCH、VCLを保持した平滑コンデンサC3、C4に接続したVCH、VCLラインについては、本発明の第1の実施形態(図4)と同様な構成のディスチャージ回路を用いる構成とし、低い電圧VSH、VCMを保持した平滑コンデンサC2、C1に接続したVSH、VCMラインについては、前述した関連技術(図8)のディスチャージ回路を用いる構成としたものである。
以下に図7の構成を述べる。
ディスチャージ回路30は、図8及び図9と同様に、VSSラインとVCMライン間に設けられ、ソースがVSSラインに接続し、ドレインが放電用抵抗R11を介してVCMラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号DSのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型のN−MOSFET(Tr11)と、VSSラインとVSHライン間に設けられ、ソースがVSSラインに接続し、ドレインが放電用抵抗R12を介してVCMラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号DSのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型のN−MOSFET(Tr12)と、を備えている。
ディスチャージ回路30は、図8及び図9と同様に、VSSラインとVCMライン間に設けられ、ソースがVSSラインに接続し、ドレインが放電用抵抗R11を介してVCMラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号DSのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型のN−MOSFET(Tr11)と、VSSラインとVSHライン間に設けられ、ソースがVSSラインに接続し、ドレインが放電用抵抗R12を介してVCMラインに接続し、ゲートに放電制御信号DSが供給され、該放電制御信号DSのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型のN−MOSFET(Tr12)と、を備えている。
また、ディスチャージ回路30は、図4と同様に、VDDラインとVSSライン間に、ソースがVDDラインに接続し、ゲートに供給される放電制御信号DSのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型P−MOSFET(Tr1)と、一端がP−MOSFET(Tr1)のドレインに接続し、他端がVSSラインに接続し、抵抗R1と抵抗R2を直列接続して構成され、P−MOSFET(Tr1)がオンしたときに電源電圧VDDを抵抗R1及びR2で分割する第1の電圧分割回路と、を有した直列回路を備えている。
さらに、ディスチャージ回路30は、図4と同様に、VSSラインとVCLライン間に設けられ、抵抗R3及び抵抗R4が直列に接続された第2の電圧分割回路と、ソースがVSSラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが抵抗R3を介してVSSラインに接続し、かつドレインが放電用抵抗R4を介してVCLラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるジャンクション型P−JFET(Tr2)と、を備えている。
さらに、ディスチャージ回路30は、図4と同様に、VSSラインとVCHライン間に設けられ、ソースがVSSラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗R7を介してVCHラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるN−JFET(Tr5)と、を備えている。
図7の構成では、電源電圧VDDの供給がオフした時は、放電制御信号DSもオフし、トランジスタTr11、Tr12はオフとなり、電圧VSH、VCMのディスチャージ動作は停止する。しかしながら、平滑コンデンサC2、C1に充電されている低い電圧VSH、VCMについては、放電時間が短く、再起電圧の値も小さいので、図8で述べた関連技術のディスチャージ回路を用いても、液晶に印加する電圧は低いので問題となりにくい。つまり、低い電圧VSH、VCMについては、図8で述べた関連技術のディスチャージ回路を用いても、電源電圧VDDの供給をオフする指示がなされたときに、図11に示したように電源電圧VDDの供給がオフする前に行われる短い期間のディスチャージ動作によってほぼ放電が完了するので、その後の液晶に対する影響は少なくて済む。
なお、図7におけるジャンクション型のP−JFET及びN−JFETについても、デプレッション型のP−MOSFET及びN−MOSFETに置き換えた構成としても同様な作用効果を得ることができる。
本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
10…液晶駆動電圧発生回路、20…平滑コンデンサ部、30…ディスチャージ回路、40…SEGドライバ、50…COMドライバ、60…電源回路、70…液晶駆動装置、80…液晶パネル、100…液晶装置、200…制御回路。
Claims (8)
- 供給される電源電圧に基づいて所定の電圧を生成する電圧発生回路と、
前記電圧発生回路の出力側に接続され、前記電圧発生回路で生成した電圧を保持し、駆動部に出力する平滑コンデンサ部と、
ゲート電圧の制御によってオンまたはオフするスイッチング素子を複数有し、該スイッチング素子がオンしたとき前記平滑コンデンサ部に保持した電荷を放電するものであって、前記電源電圧の供給が停止された場合、前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子がオンして前記平滑コンデンサ部に保持した電荷を放電するディスチャージ回路と、
を具備したことを特徴とする電源回路。 - 前記ディスチャージ回路は、操作手段にて前記電源電圧の供給をオフするように指示されたとき、該電源電圧の供給が停止される前に、前記ゲート電圧が零レベルに制御されて前記スイッチング素子がオンし、その後に前記電源電圧の供給が停止されたとき、引き続き前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子のオンを維持して前記平滑コンデンサ部に保持した電荷を放電することを特徴とする請求項1に記載の電源回路。
- 前記スイッチング素子は、ジャンクション型FET、または、デプレッション型MOSFETであることを特徴とする請求項1又は2に記載の電源回路。
- 前記平滑コンデンサ部は、
零レベルを基準にして負の所定レベルである第1の電圧を保持する第1の平滑コンデンサと、
前記零レベルを基準にして正の所定レベルである第2の電圧を保持する第2の平滑コンデンサと、を備え、
前記ディスチャージ回路は、
前記電源電圧が供給される第1のラインと、
前記零レベルが供給される第2のラインと、
前記第1の電圧が供給される第3のラインと、
前記第2の電圧が供給される第4のラインと、
前記第1のラインと前記第2のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御されるエンハンスメント型MOSFETと、当該エンハンスメント型MOSFETに第1及び第2の抵抗を直列接続して、該MOSFETがオンしたときに前記第1のラインの電源電圧を分割する第1の電圧分割回路とを備えて構成される直列回路と、
前記第2のラインと前記第3のライン間に、第3及び第4の抵抗が直列に接続された第2の電圧分割回路と、
ソースが前記第2のラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが前記第3の抵抗を介して前記第2のラインに接続し、かつドレインが前記第4の抵抗を介して前記第3のラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第1の電圧を放電可能とするジャンクション型PチャネルFETと、
前記第2のラインと前記第4のライン間に設けられ、ソースが前記第2のラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが第5の抵抗を介して前記第4のラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第2の電圧を放電可能とするジャンクション型NチャネルFETと、
を備えたことを特徴とする請求項1又は2に記載の電源回路。 - 前記平滑コンデンサ部は、
零レベルを基準にして負の所定レベルである第1の電圧を保持する第1の平滑コンデンサと、
前記零レベルを基準にして正の所定レベルである第2の電圧を保持する第2の平滑コンデンサと、を備え、
前記ディスチャージ回路は、
前記電源電圧が供給される第1のラインと、
前記零レベルが供給される第2のラインと、
前記第1の電圧が供給される第3のラインと、
前記第2の電圧が供給される第4のラインと、
前記第1のラインと前記第2のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型MOSFETと、当該エンハンスメント型MOSFETに第1及び第2の抵抗を直列接続して、該MOSFETがオンしたときに前記第1のラインの電源電圧を分割する第1の電圧分割回路とを備えて構成される直列回路と、
前記第2のラインと前記第3のライン間に、第3及び第4の抵抗が直列に接続された第2の電圧分割回路と、
ソースが前記第2のラインに接続し、ゲートが前記第1の電圧分割回路の電圧分割点に接続し、ドレインが前記第3の抵抗を介して前記第2のラインに接続し、かつドレインが前記第4の抵抗を介して前記第3のラインに接続し、ゲートに供給される前記第1の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第1の電圧を放電可能とするデプレッション型PチャネルMOSFETと、
前記第2のラインと前記第4のライン間に設けられ、ソースが前記第2のラインに接続し、ゲートが前記第2の電圧分割回路の電圧分割点に接続し、ドレインが第5の抵抗を介して前記第4のラインに接続し、ゲートに供給される前記第2の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第2の電圧を放電可能とするデプレッション型NチャネルMOSFETと、
を備えたことを特徴とする請求項1又は2に記載の電源回路。 - 前記平滑コンデンサ部は、
前記第2の平滑コンデンサが保持する前記第2の電圧より低い所定レベルの第3の電圧を保持する第3の平滑コンデンサ、を備え、
前記ディスチャージ回路は、
前記第2の電圧より低い所定レベルの前記第3の電圧が供給される第5のラインと、
前記第2のラインと前記第5のライン間に設けられ、ソースが前記第2のラインに接続し、ドレインが第6の抵抗を介して前記第5のラインに接続し、ゲートに前記放電制御信号が供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第3の電圧を放電可能とする第2のエンハンスメント型MOSFETと、
を備えたことを特徴とする請求項4又は5に記載の電源回路。 - 請求項1乃至5のいずれか1項に記載の電源回路と、
少なくとも前記第1及び第2の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、
を含むことを特徴とする液晶駆動装置。 - 請求項6に記載の電源回路と、
少なくとも前記第1乃至3の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、
を含むことを特徴とする液晶駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006258776A JP2008076960A (ja) | 2006-09-25 | 2006-09-25 | 電源回路及び液晶駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006258776A JP2008076960A (ja) | 2006-09-25 | 2006-09-25 | 電源回路及び液晶駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008076960A true JP2008076960A (ja) | 2008-04-03 |
Family
ID=39349049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006258776A Withdrawn JP2008076960A (ja) | 2006-09-25 | 2006-09-25 | 電源回路及び液晶駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008076960A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140022655A (ko) * | 2012-08-14 | 2014-02-25 | 삼성디스플레이 주식회사 | 전압 발생기 및 그것을 포함하는 표시 장치 |
JP2018189918A (ja) * | 2017-05-11 | 2018-11-29 | 凸版印刷株式会社 | 駆動装置、制御方法、及びプログラム |
-
2006
- 2006-09-25 JP JP2006258776A patent/JP2008076960A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140022655A (ko) * | 2012-08-14 | 2014-02-25 | 삼성디스플레이 주식회사 | 전압 발생기 및 그것을 포함하는 표시 장치 |
KR102097411B1 (ko) * | 2012-08-14 | 2020-04-07 | 삼성디스플레이 주식회사 | 전압 발생기 및 그것을 포함하는 표시 장치 |
JP2018189918A (ja) * | 2017-05-11 | 2018-11-29 | 凸版印刷株式会社 | 駆動装置、制御方法、及びプログラム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3187722B2 (ja) | 画面消し回路、これを有する液晶表示装置およびその駆動方法 | |
TW559754B (en) | LCD and driving method thereof | |
JP4943630B2 (ja) | 表示装置の駆動装置 | |
US20070013573A1 (en) | Display apparatus, data line driver, and display panel driving method | |
US20080055222A1 (en) | Charge pump pixel driving circuit | |
TWI279760B (en) | Liquid crystal display | |
US20170256217A1 (en) | Goa circuit and liquid crystal display device | |
US8736534B2 (en) | Active matrix liquid crystal display device and method of driving the same | |
JP2004069848A (ja) | 液晶表示装置 | |
US6731151B1 (en) | Method and apparatus for level shifting | |
US20140078034A1 (en) | Electrophoretic display device | |
US20080303586A1 (en) | Negative voltage generating circuit | |
CN108231022A (zh) | 液晶显示装置的驱动电路及驱动方法、液晶显示装置 | |
WO2013021623A1 (ja) | 画像表示装置の駆動方法 | |
US20040041614A1 (en) | Amplitude converting circuit | |
US20140085291A1 (en) | Drive device for liquid crystal display device, and liquid crystal display device | |
US20060007210A1 (en) | Liquid crystal display device, driving circuit for the same and driving method for the same | |
US20070273633A1 (en) | Display driving circuit and driving method | |
JP2008076960A (ja) | 電源回路及び液晶駆動装置 | |
WO2014050719A1 (ja) | 液晶表示装置 | |
TWI556217B (zh) | 電源管理電路及其閘極脈衝調變電路 | |
US7863970B2 (en) | Current source device | |
JP3430155B2 (ja) | 電源昇圧回路 | |
JP3737006B2 (ja) | 液晶ディスプレイの残留画像を減少させる方法 | |
JP6632865B2 (ja) | 昇圧部を有する半導体装置及び昇圧回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20091201 |