JP2008072597A - Delay locked loop circuit - Google Patents
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Abstract
Description
本発明は、高速シリアルデータ伝送に関する。 The present invention relates to high-speed serial data transmission.
最近、製品のインターフェイス速度が高速化してきており、高速シリアル通信を使ったシステムの開発が進んできている。そのようなシステムの場合、伝送される信号はデータのみであり、受信側でデータを抽出する必要がある。外部データと内部クロックの位相は同期していないので、データを抽出するためにクロックデータリカバリ回路が用いられる。しかし、システムの転送レートが高速化し、位相同期させるのが難しくなってきている。 Recently, the interface speed of products has been increased, and the development of systems using high-speed serial communication is progressing. In such a system, the signal to be transmitted is only data, and it is necessary to extract data on the receiving side. Since the phases of the external data and the internal clock are not synchronized, a clock data recovery circuit is used to extract the data. However, the transfer rate of the system has increased and it has become difficult to achieve phase synchronization.
伝送信号からデータを抽出する高速シリアル通信受信システムでは、差動入力信号を２値化してオーバサンプリング回路に送る。一方、DLL回路は多相クロックを生成して、オーバサンプリング回路へ供給する。オーバサンプリング回路は、その多相クロックを用いてサンプリングをし、次に、クロックデータリカバリ回路１６が、外部データに対する位相同期をおこなう。 In a high-speed serial communication reception system that extracts data from a transmission signal, a differential input signal is binarized and sent to an oversampling circuit. On the other hand, the DLL circuit generates a multiphase clock and supplies it to the oversampling circuit. The oversampling circuit performs sampling using the multiphase clock, and then the clock data recovery circuit 16 performs phase synchronization with the external data.
DLL回路では、デューティ比50％である差動クロックを複数段の差動バッファで遅延させるが、それぞれのタップから出力することで、多相クロックを生成している。ここで、DLL回路内のチャージポンプでは、第１段の差動バッファからの出力をシングル波形に変換した第１のクロックと最終段の差動バッファからの出力をシングル波形に変換した第２のクロックを位相比較器に入力し、その位相差が１８０°となるように調整する。ここで、位相差が180°よりも大きいか小さいかに応じて、次段のＬＰＦにおける容量のための充放電電流を負帰還をかけて制御する。こうして、クロック位相を調整する。 In the DLL circuit, a differential clock having a duty ratio of 50% is delayed by a plurality of stages of differential buffers, and a multiphase clock is generated by outputting from each tap. Here, in the charge pump in the DLL circuit, the first clock obtained by converting the output from the first stage differential buffer into a single waveform and the second clock obtained by converting the output from the last stage differential buffer into a single waveform. The clock is input to the phase comparator and adjusted so that the phase difference is 180 °. Here, depending on whether the phase difference is larger or smaller than 180 °, the charge / discharge current for the capacity in the LPF of the next stage is controlled by negative feedback. Thus, the clock phase is adjusted.
なお、本発明では、遅延ロックループ回路において充放電電流を制御するが、特開2003-87115号公報は、遅延ロックループ回路などに用いるチャージポンプ回路を記載している。チャージポンプ回路における充電電流と放電電流を同じにするために、充電経路を形成するＰＭＯＳトランジスタと放電経路を形成するＮＭＯＳトランジスタの充電電流と放電電流との差をセンスアンプで検出し、その電流差を０にするようにゲートを制御する。これにより、チャージポンプの電流量の絶対値の変動が抑えられる。また、チャージポンプの構成素子の飽和領域で補償して安定に動作できる。
しかし、上述のDLL回路における安定化の動作は、チャージポンプの充放電電流が同じであるときに成り立つが、充電電流と放電電流の量にずれが生じた時は、ロック時のUP/DN信号の幅にずれが生じる。UP/DN信号は、１８０°より大きいときまたは小さいときに出力される信号である。プロセスや温度・電源電圧等が変動した時に、充放電の電流量にずれが生じやすくなるが、その時に、第１段の差動バッファからの出力をシングル波形に変換した第１のクロックと最終段の差動バッファからの出力をシングル波形に変換した第２のクロックの位相差が180°でなくなる。 However, the stabilization operation in the DLL circuit described above is valid when the charge / discharge current of the charge pump is the same, but if there is a difference between the charge current and the discharge current, the UP / DN signal when locked Deviation occurs in the width. The UP / DN signal is a signal output when it is larger or smaller than 180 °. When the process, temperature, power supply voltage, etc. fluctuate, the charge / discharge current amount tends to shift. At that time, the first clock and the final output converted from the differential buffer of the first stage into a single waveform The phase difference of the second clock obtained by converting the output from the differential buffer of the stage into a single waveform is not 180 °.
また、高速シリアル通信では、回路動作高速化のために微細プロセスを使用するが、そのためトランジスタサイズが縮小し電源電圧仕様が低下しているので、カレントミラー回路で生成する電流量の絶対値にずれが生じやすくなっている。たとえば、充電電流が放電電流より大きくなった場合は、位相差が１８０°より大きいことを示すUP信号の幅が位相差が１８０°より小さいことを示すDN信号の幅よりも小さくなったところでロックするので、８つの位相は多相クロックの最初と最後で位相差が等間隔でなくなる。電流の差が大きい場合は、位相差が逆転することもある。 In high-speed serial communication, a fine process is used to speed up the circuit operation. As a result, the transistor size is reduced and the power supply voltage specification is reduced, so that the absolute value of the amount of current generated by the current mirror circuit is shifted. Is prone to occur. For example, when the charging current is larger than the discharging current, the lock is made when the width of the UP signal indicating that the phase difference is larger than 180 ° is smaller than the width of the DN signal indicating that the phase difference is smaller than 180 °. Therefore, the phase difference of the eight phases is not equal at the beginning and end of the multiphase clock. When the current difference is large, the phase difference may be reversed.
こうして位相差にずれが生じると、オーバサンプリング回路でサンプリング処理するデータにデューティずれが生じる。たとえば、最小の1UIのデータを処理する場合は、理想的な位相差を持った多相クロックで処理する場合、８ビットが単位データとなるが、それが位相ずれを生じた場合、７ビットや９ビットになる。すると、次段のクロックデータリカバリ回路で位相差を補正する場合に誤動作が生じる。シリアルデータでのエラーレートはBER=10−12が一般的であるので、大量のデータ伝送に対して正常動作を保証する必要がある。しかし、DLL回路の内部で位相誤差を持つ場合、受信データにジッタを含んだことと同じ状態となり、エラーレートが悪化する懸念が生じる。 When the phase difference is shifted in this way, duty shift occurs in the data sampled by the oversampling circuit. For example, when processing the minimum 1 UI data, when processing with a multi-phase clock having an ideal phase difference, 8 bits become unit data, but when it causes a phase shift, 7 bits or It becomes 9 bits. Then, a malfunction occurs when the phase difference is corrected by the clock data recovery circuit at the next stage. Since the error rate for serial data is generally BER = 10-12 , it is necessary to guarantee normal operation for a large amount of data transmission. However, if there is a phase error inside the DLL circuit, the received data contains the same state as jitter, and there is a concern that the error rate will deteriorate.
本発明の目的は、安定なクロック信号を供給できる遅延クロックループ回路を提供することである。 An object of the present invention is to provide a delay clock loop circuit capable of supplying a stable clock signal.
本発明に係る遅延ロックループ回路は、
複数段の遅延素子を備え、基準となるクロックを前記遅延素子に入力し、前記差動クロックを順に遅延させて、位相差が順次異なる多相クロックを生成する多相クロック生成手段を含む電圧制御遅延線回路と、
初段の遅延素子からの出力をシングル波形に変換した第１のクロックと、最終段の遅延素子の出力をシングル波形に変換した第２のクロックとの位相差を求める位相比較回路と、
前記位相差を入力して、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成する充電回路と放電回路と、前記充電電流と放電電流の差を所定値に保つ補正回路と、前記充電電流または放電電流により充放電され第１の制御電圧を生成する容量を備えるローパスフィルタとを備える平滑回路と、
前記平滑回路からの前記第１制御電圧が所定の一定電圧になるように生成した第２の制御電圧を出力する第２制御電圧生成回路とを備え、
前記電圧制御遅延線回路は、前記多相クロック生成手段を制御する前記第１と第２の制御電圧を入力して、前記第１と第２のクロックの間の位相差を一定にする。
The delay locked loop circuit according to the present invention is:
Voltage control including a multi-phase clock generation unit including a plurality of delay elements, inputting a reference clock to the delay element, sequentially delaying the differential clocks, and generating multi-phase clocks having sequentially different phase differences A delay line circuit;
A phase comparison circuit for obtaining a phase difference between the first clock obtained by converting the output from the first-stage delay element into a single waveform and the second clock obtained by converting the output from the last-stage delay element into a single waveform;
Input a phase difference, a charging circuit and a discharging circuit that respectively generate a charging current and a discharging current for a time corresponding to the phase difference, a correction circuit that maintains a difference between the charging current and the discharging current at a predetermined value, A smoothing circuit including a low-pass filter including a capacitor charged and discharged by a charging current or a discharging current and generating a first control voltage;
A second control voltage generation circuit that outputs a second control voltage generated so that the first control voltage from the smoothing circuit becomes a predetermined constant voltage;
The voltage control delay line circuit inputs the first and second control voltages for controlling the multiphase clock generation means, and makes a phase difference between the first and second clocks constant.
前記遅延ロックループ回路において、好ましくは、前記補正回路は、前記充電回路と放電回路により生成される充電電流と放電電流の差を電圧にて抽出する充放電電流差抽出回路と、前記充放電電流差抽出回路により抽出された電圧を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記充電回路の制御電圧を生成する演算増幅器とからなる。 In the delay locked loop circuit, preferably, the correction circuit includes a charge / discharge current difference extraction circuit that extracts a difference between a charge current and a discharge current generated by the charge circuit and the discharge circuit by a voltage, and the charge / discharge current. An operational amplifier that inputs the voltage extracted by the difference extraction circuit to one input terminal and applies negative feedback so as to be a predetermined voltage input to the other input terminal, thereby generating a control voltage of the charging circuit; Consists of.
前記遅延ロックループ回路において、前記平滑回路は、たとえば、
第１の電源に一端を接続した定電流源と、
前記定電流源の他端にドレインとゲートを接続し、ソースを第２の電源に接続した第１のNMOSトランジスタと、
ゲートを前記第１のNMOSトランジスタのドレインとゲートに接続し、ソースを第２の電源に接続した第２のNMOSトランジスタと、
ソースを前記第２のNMOSトランジスタのドレインに接続した常時オンの第３のNMOSトランジスタと、
ドレインを前記第３のNMOSトランジスタのドレインに接続した常時オンの第１のPMOSトランジスタと、
ドレインを前記第１のPMOSトランジスタのソースに接続し、ソースを第１の電源に接続した第２のPMOSトランジスタと、
ゲートを前記第２のPMOSトランジスタのゲートに接続し、ソースを第１の電源に接続した、第３のPMOSトランジスタと、
ソースを前記第３のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す電圧をゲートに入力して、前記ローパスフィルタに充電電流を出力する第４のPMOSトランジスタと、
ソースを前記第４のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す信号をゲートに入力して、前記ローパスフィルタに放電電流を出力する第４のNMOSトランジスタと、
ゲートを前記第２のNMOSトランジスタのゲートに接続し、ソースを第２の電源に接続し、ドレインを前記第４のNMOSトランジスタのソースに接続した第５のNMOSトランジスタと、
前記第３のNMOSトランジスタと前記第１のPMOSトランジスタとの接続部を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記第２のPMOSトランジスタおよび前記第３のPMOSトランジスタのゲートの制御電圧を生成する演算増幅回路とを備える。
In the delay locked loop circuit, the smoothing circuit is, for example,
A constant current source having one end connected to a first power source;
A first NMOS transistor having a drain and a gate connected to the other end of the constant current source and a source connected to a second power source;
A second NMOS transistor having a gate connected to the drain and gate of the first NMOS transistor and a source connected to a second power source;
A normally-on third NMOS transistor having a source connected to the drain of the second NMOS transistor;
A normally-on first PMOS transistor having a drain connected to the drain of the third NMOS transistor;
A second PMOS transistor having a drain connected to a source of the first PMOS transistor and a source connected to a first power supply;
A third PMOS transistor having a gate connected to the gate of the second PMOS transistor and a source connected to the first power supply;
A fourth PMOS transistor that connects a source to the drain of the third PMOS transistor, inputs a voltage representing the phase difference obtained by phase comparison to the gate, and outputs a charging current to the low-pass filter;
A fourth NMOS transistor that connects a source to the drain of the fourth PMOS transistor, inputs a signal representing the phase difference obtained by phase comparison to the gate, and outputs a discharge current to the low-pass filter;
A fifth NMOS transistor having a gate connected to the gate of the second NMOS transistor, a source connected to a second power supply, and a drain connected to the source of the fourth NMOS transistor;
A connection portion between the third NMOS transistor and the first PMOS transistor is input to one input terminal, and negative feedback is performed so that a predetermined voltage input to the other input terminal is obtained, and the second And an operational amplifier circuit for generating a control voltage for the gate of the third PMOS transistor.
前記遅延ロックループ回路において、前記電圧制御遅延線回路は、好ましくは、
前記遅延バッファを含む前記多相クロック生成手段と、
前記第１制御電圧を電流に変換して、前記多相クロック生成手段の遅延バッファに対して第１バイアス電流が流れるように制御する第１バイアス回路と、
前記第２制御電圧を電流に変換して、前記多相クロック生成手段の遅延バッファに対して第２バイアス電流が流れるように制御する第２バイアス回路とを備える。
In the delay locked loop circuit, the voltage controlled delay line circuit is preferably:
The multiphase clock generation means including the delay buffer;
A first bias circuit that converts the first control voltage into a current and controls a first bias current to flow through a delay buffer of the multiphase clock generation unit;
A second bias circuit that converts the second control voltage into a current and controls a second bias current to flow through a delay buffer of the multiphase clock generation means;
前記遅延ロックループ回路において、前記第２制御電圧生成回路は、好ましくは、前記第１と第２のクロック間の遅延時間の変動に対する第２制御電圧の応答性が、第１制御電圧の応答性よりも遅い。 In the delay locked loop circuit, the second control voltage generation circuit preferably has a second control voltage responsiveness to a variation in delay time between the first and second clocks, and the first control voltage responsiveness. Slower than.
前記遅延ロックループ回路において、前記電圧制御遅延線回路は、好ましくは、第１制御電圧の変動に対する、前記第１と第２のクロック間の遅延時間の、変動率が第２制御電圧の変動に対する、前記第１と第２のクロック間の遅延時間の、変動率よりも小さい。 In the delay locked loop circuit, the voltage control delay line circuit is preferably configured such that a variation rate of a delay time between the first and second clocks with respect to a variation in the first control voltage is a variation in the second control voltage. The delay time between the first and second clocks is smaller than the variation rate.
前記遅延ロックループ回路において、前記第２制御電圧生成回路は、好ましくは、一方の入力端に入力された第１制御電圧が他方の入力端に入力された所定の電圧になるように負帰還をかけて第２制御電圧を生成し、前記電圧制御遅延線回路に出力する演算増幅器からなる。 In the delay locked loop circuit, the second control voltage generation circuit preferably performs negative feedback so that the first control voltage input to one input terminal becomes a predetermined voltage input to the other input terminal. 2 to generate a second control voltage and output the second control voltage to the voltage control delay line circuit.
本発明に係るシリアル通信送受信システムは、基準クロックを２値化して多相クロックを生成する前記遅延ロックループ回路と、差動入力信号を２値化するレシーバ回路と、前記遅延ロックループ回路からの前記多相クロックを用いて前記レシーバ回路からの２値化データをサンプリングするオーバーサンプリング回路と、前記オーバーサンプリング回路によりサンプルされたデータに対し位相同期をおこなって、データを復元するクロックデータリカバリ回路とからなる。 A serial communication transmission / reception system according to the present invention includes: a delay lock loop circuit that binarizes a reference clock to generate a multiphase clock; a receiver circuit that binarizes a differential input signal; and a delay circuit from the delay lock loop circuit. An oversampling circuit that samples the binarized data from the receiver circuit using the multiphase clock; and a clock data recovery circuit that performs phase synchronization on the data sampled by the oversampling circuit and restores the data. Consists of.
本発明に係る遅延ロックループ回路においては、第１の制御電圧を生成する平滑回路と、前記第１制御電圧が所定の電圧になるように生成した第２制御電圧を電圧制御遅延線回路に出力する第２制御電圧生成回路とを備えることで、電源、温度、プロセスによらず等しい充電電流で、第１制御電圧が電源、温度、プロセスによらず所定の電位となるように電圧制御遅延線回路を制御できる。 In the delay locked loop circuit according to the present invention, the smoothing circuit for generating the first control voltage and the second control voltage generated so that the first control voltage becomes a predetermined voltage are output to the voltage control delay line circuit. Voltage control delay line so that the first control voltage becomes a predetermined potential regardless of the power source, temperature, and process with the same charging current regardless of the power source, temperature, and process. The circuit can be controlled.
以下、添付の図面を参照して発明の実施の形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
図１は、伝送信号からデータを抽出する高速シリアル通信受信システムの構成例を示す。この高速シリアル通信受信システムの構成は従来と同様である。位相ロックループ(PLL)回路からの基準クロックを遅延ロックループ(DLL)回路１０へ入力し、DLL回路１０で生成した多相クロックをオーバサンプリング回路１２へ供給する。一方、レシーバ１４は差動入力信号を２値化してオーバサンプリング回路１２に送る。オーバサンプリング回路１２は、２値化データに対して、DLL回路１０からの多相クロックを用いてサンプリング処理を実施し、次に、クロックデータリカバリ回路（CDR）１６が、外部データに対する位相同期を実現している。すなわち、クロックデータリカバリ回路１６は、サンプリングしたデータに対し、所定の応答性をもって、最適なクロックの位相を選択し、データを復元する。よって、外部データの位相変動に対して、クロックデータリカバリ回路１６でのクロックの位相が追従し、正確なデータの読み出しを行える。 FIG. 1 shows a configuration example of a high-speed serial communication receiving system that extracts data from a transmission signal. The configuration of this high-speed serial communication receiving system is the same as the conventional one. The reference clock from the phase lock loop (PLL) circuit is input to the delay lock loop (DLL) circuit 10, and the multiphase clock generated by the DLL circuit 10 is supplied to the oversampling circuit 12. On the other hand, the receiver 14 binarizes the differential input signal and sends it to the oversampling circuit 12. The oversampling circuit 12 performs sampling processing on the binarized data using the multiphase clock from the DLL circuit 10, and then the clock data recovery circuit (CDR) 16 performs phase synchronization with the external data. Realized. That is, the clock data recovery circuit 16 selects the optimum clock phase with a predetermined response to the sampled data, and restores the data. Therefore, the clock phase in the clock data recovery circuit 16 follows the phase fluctuation of the external data, and accurate data reading can be performed.
図２は、DLL回路１０の１例を示す。このDLL回路１０では、電圧制御遅延線回路３０は、遅延素子である複数段の差動バッファ２０を含む遅延回路とバイアス回路３２とからなる。電圧制御遅延線回路３０では、位相ロックループ(PLL)などから、基準となるデューティ比５０％の差動クロックを複数段の差動バッファ２０に入力し、差動クロックを順に遅延する。そして、それぞれのタップから取り出して、位相差の異なる多相クロックを出力する。具体例では、遅延素子として５段の差動バッファ２０を用いて差動クロックを遅延する。それぞれの差動バッファの出力を反転することで位相の異なる８つのクロックPH0〜PH7を生成する。１段あたりのバッファの遅延量は、１周期に対して、1/8位相となり、８つのクロックPH0からPH7は、等間隔の位相差をもつ。以下に説明するように、位相比較器２２などにより、初段の差動バッファからの出力をシングル波形に変換した第１クロックと最終段の差動バッファからの出力をシングル波形に変換した第２クロックとの位相比較を行い、それに基づいて、バッファ回路３２によって、差動バッファ２０における差動クロックの遅延の値を可変させるための制御信号ＰＣ、ＮＣを差動バッファ２０に出力して、第１クロックと第２クロックの位相差を一定にする。 FIG. 2 shows an example of the DLL circuit 10. In the DLL circuit 10, the voltage control delay line circuit 30 includes a delay circuit including a plurality of stages of differential buffers 20 that are delay elements and a bias circuit 32. In the voltage controlled delay line circuit 30, a differential clock having a reference duty ratio of 50% is input to a plurality of differential buffers 20 from a phase lock loop (PLL) or the like, and the differential clocks are sequentially delayed. And it takes out from each tap and outputs the multiphase clock from which a phase difference differs. In a specific example, a differential clock is delayed using a five-stage differential buffer 20 as a delay element. By inverting the output of each differential buffer, eight clocks PH0 to PH7 having different phases are generated. The buffer delay amount per stage is 1/8 phase with respect to one cycle, and the eight clocks PH0 to PH7 have a phase difference of equal intervals. As will be described below, the first clock obtained by converting the output from the first stage differential buffer into a single waveform by the phase comparator 22 and the like, and the second clock obtained by converting the output from the last stage differential buffer into a single waveform. And the control signal PC, NC for varying the delay value of the differential clock in the differential buffer 20 is output to the differential buffer 20 by the buffer circuit 32 based on the phase comparison. The phase difference between the clock and the second clock is made constant.
位相比較器（PD）２２は、初段の差動バッファからの出力をシングル波形に変換した第１クロックPH0と、最終段の差動バッファからの出力をシングル波形に変換した第２クロックPH4'を入力する。そして、２つのクロックPH0とPH4'の立ち上がりエッジを観測し、PH0-PH4'間の位相差に対してUP信号を、PH4'-PH0間の位相差に対してDN（Down）信号を生成して、次の平滑回路２４へ送る。UP信号とDN信号は、それぞれ、第２クロックより位相差が１８０°より大きいことと小さいことを示し、位相差の絶対値に対応する幅を有する。 The phase comparator (PD) 22 receives a first clock PH0 obtained by converting the output from the first-stage differential buffer into a single waveform and a second clock PH4 ′ obtained by converting the output from the last-stage differential buffer into a single waveform. input. Then, the rising edges of the two clocks PH0 and PH4 ′ are observed, and an UP signal is generated for the phase difference between PH0 and PH4 ′, and a DN (Down) signal is generated for the phase difference between PH4 ′ and PH0. To the next smoothing circuit 24. The UP signal and the DN signal indicate that the phase difference is larger and smaller than 180 ° from the second clock, respectively, and have a width corresponding to the absolute value of the phase difference.
平滑回路２４は、充放電電流を生成するチャージポンプ回路（CP）２６と、充放電電流で充放電される容量を備えるローパスフィルタ(LPF)２８からなり、入力されるUP/DN信号に応じて第１の制御信号VCOIN1を出力する。チャージポンプ回路２６は、電源、温度、プロセスによらず、所定の制御電圧において充電電流と放電電流の差が同一になるように補正された出力CPOを出力する。この出力CPOにより、ローパスフィルタ２８における容量が充放電され、容量の電圧が、第１の制御信号VCOIN1として、電圧制御遅延線回路３０内のバイアス回路３２に出力されるとともに、演算増幅器(AMP1)３４の一方の入力端(VCOIN1)にも出力される。 The smoothing circuit 24 includes a charge pump circuit (CP) 26 that generates a charging / discharging current and a low-pass filter (LPF) 28 having a capacity charged / discharged by the charging / discharging current, and according to an input UP / DN signal. The first control signal VCOIN1 is output. The charge pump circuit 26 outputs an output CPO corrected so that the difference between the charging current and the discharging current becomes the same at a predetermined control voltage regardless of the power source, temperature, and process. The output CPO charges and discharges the capacitance in the low-pass filter 28, and the voltage of the capacitance is output to the bias circuit 32 in the voltage control delay line circuit 30 as the first control signal VCOIN1, and the operational amplifier (AMP1). 34 is also output to one input terminal (VCOIN1).
チャージポンプ回路２６についてさらに説明する。図３は、チャージポンプ回路２６の構成例を示す。チャージポンプ回路２６において、充放電電流補正回路は、位相比較器２２からのUPパルス／DNパルスに基づいて、次段のローパスフィルタ２８の容量を充電及び放電するための出力CPOを、所定の基準電圧VREFを用いて制御する。 The charge pump circuit 26 will be further described. FIG. 3 shows a configuration example of the charge pump circuit 26. In the charge pump circuit 26, the charge / discharge current correction circuit uses the output CPO for charging and discharging the capacitance of the low-pass filter 28 in the next stage based on the UP pulse / DN pulse from the phase comparator 22 as a predetermined reference. Control using voltage VREF.
具体的に説明すると、第１の電源VＣＣに一端を接続した定電流IＣＮが流れる定電流源４０は、NMOSトランジスタMN0と直列に接続される。NMOSトランジスタMN0（４２）では、定電流源４０の他端にドレインとゲートを接続し、ソースを第２の電源GNDに接続している。NMOSトランジスタMN0（４２）のドレインは、さらに、NMOSトランジスタNM1（５０)とNMOSトランジスタNM4（６０)のゲートに接続される。NMOSトランジスタMN0（４２）には電流IＣＮが流れる。 More specifically, the first power supply V CC constant current source 40 to a constant current I CN flows having one end connected to the, is connected in series with the NMOS transistor MN0. In the NMOS transistor MN0 (42), the drain and gate are connected to the other end of the constant current source 40, and the source is connected to the second power supply GND. The drain of the NMOS transistor MN0 (42) is further connected to the gates of the NMOS transistor NM1 (50) and the NMOS transistor NM4 (60). Current flows I CN The NMOS transistor MN0 (42).
一方、充放電電流差を抽出するための充放電電流差抽出回路は、第１の電源VCCと第２の電源GNDの間に直列に接続されるPMOSトランジスタMP1（４４)、PMOSトランジスタMP2（４６）、NMOSトランジスタMN2（４８)およびNMOSトランジスタNM1（５０)からなる。NMOSトランジスタNM1（５０）は、ゲートをNMOSトランジスタNM0（４２）のドレインとゲートに接続し、ソースを第２の電源GNDに接続した、NMOSトランジスタMN0（４２）のカレントミラー回路であり、充放電電流差抽出回路の放電側電流源となり、同じ電流ICNが流れる。NMOSトランジスタMN2（４８）は、ソースをNMOSトランジスタNM1（５０）のドレインに接続し、ゲートを第１の電源に接続する。これにより常時オンで動作する。PMOSトランジスタMP2（４６）は、ドレインをNMOSトランジスタMN2（４８）のドレインに接続し、ゲートを第２の電源に接続する。これにより常時オンで動作する。PMOSトランジスタMP1（４４）は、ドレインをPMOSトランジスタMP2（４６）のソースに接続し、ソースを第１の電源に接続していて、充放電電流差抽出回路の充電側電流源となり、電流ICPが流れる。ICP＝ICNである。PMOSトランジスタMP2（４６）とNMOSトランジスタMN2（４８）の接続点の電圧は、演算増幅器AMP0(５２)の１つの入力端子に出力される。 On the other hand, the charge / discharge current difference extraction circuit for extracting the charge / discharge current difference includes a PMOS transistor MP1 (44) and a PMOS transistor MP2 (46) connected in series between the first power supply VCC and the second power supply GND. ), An NMOS transistor MN2 (48) and an NMOS transistor NM1 (50). The NMOS transistor NM1 (50) is a current mirror circuit of the NMOS transistor MN0 (42) having a gate connected to the drain and gate of the NMOS transistor NM0 (42) and a source connected to the second power supply GND. It becomes the discharge side current source of the current difference extraction circuit, and the same current ICN flows. The NMOS transistor MN2 (48) has a source connected to the drain of the NMOS transistor NM1 (50) and a gate connected to the first power supply. As a result, the operation is always on. The PMOS transistor MP2 (46) has a drain connected to the drain of the NMOS transistor MN2 (48) and a gate connected to the second power supply. As a result, the operation is always on. The PMOS transistor MP1 (44) has a drain connected to the source of the PMOS transistor MP2 (46) and a source connected to the first power supply, and serves as a charge-side current source of the charge / discharge current difference extraction circuit. Flowing. ICP = ICN. The voltage at the connection point of the PMOS transistor MP2 (46) and the NMOS transistor MN2 (48) is output to one input terminal of the operational amplifier AMP0 (52).
また、充放電回路は、PMOSトランジスタMP4（５４）、PMOSトランジスタMP5（５６）、NMOSトランジスタMN5（５８）およびNMOSトランジスタMN4（６０）からなり、第１の電源VCCと第２の電源GNDの間に直列に接続され、出力ＣＰＯをローパスフィルタ２８に出力する。PMOSトランジスタMP4（５４）は、ゲートをPMOSトランジスタMP1（４４）のゲートに接続し、ソースを第１の電源に接続していて、UPパルスに応じてLPF２８の容量を充電する際の電流源となり、電流ＩCPが流れる。PMOSトランジスタMP5（５６）は、ソースをPMOSトランジスタMP4（５４）のドレインに接続し、ゲートにUPパルスが入力されるとき、ローパスフィルタ２８の容量を充電する。NMOSトランジスタMN5（５８）は、ソースをPMOSトランジスタMP5（５６）のドレインに接続し、ゲートにDNパルスが入力されるとき、ローパスフィルタ２８の容量を放電する。NMOSトランジスタMN4（６０）は、ゲートをNMOSトランジスタMN0（４２）のゲートとドレイン及びNMOSトランジスタMN1（５０）のゲートと接続し、ソースを第２の電源に接続し、ドレインをNMOSトランジスタMN5（５８）のソースに接続した、NMOSトランジスタMN0（４２）のカレントミラー回路であり、DNパルスに応じてローパスフィルタ２８の容量を放電する際の電流源となり、NMOSトランジスタMN0（４２）と同じく電流ICNが流れる。 The charge / discharge circuit includes a PMOS transistor MP4 (54), a PMOS transistor MP5 (56), an NMOS transistor MN5 (58), and an NMOS transistor MN4 (60), and is between the first power supply VCC and the second power supply GND. Are connected in series to output the output CPO to the low-pass filter 28. The PMOS transistor MP4 (54) has a gate connected to the gate of the PMOS transistor MP1 (44), a source connected to the first power supply, and serves as a current source for charging the capacity of the LPF 28 in response to the UP pulse. Current ICP flows. The PMOS transistor MP5 (56) has a source connected to the drain of the PMOS transistor MP4 (54), and charges the capacitance of the low-pass filter 28 when an UP pulse is input to the gate. The NMOS transistor MN5 (58) has a source connected to the drain of the PMOS transistor MP5 (56), and discharges the capacitance of the low-pass filter 28 when a DN pulse is input to the gate. The NMOS transistor MN4 (60) has a gate connected to the gate and drain of the NMOS transistor MN0 (42) and the gate of the NMOS transistor MN1 (50), a source connected to the second power supply, and a drain connected to the NMOS transistor MN5 (58). ) Connected to the source of the NMOS transistor MN0 (42), which is a current source for discharging the capacitance of the low-pass filter 28 in response to the DN pulse, and the current ICN is the same as the NMOS transistor MN0 (42). Flowing.
演算増幅回路AMP0（５２）は、一方の入力端がNMOSトランジスタMN2（４８）とPMOSトランジスタMP2（４６）との接続部に接続され、他端の入力端が所定の基準電圧VREF、たとえば電源電圧VCCの1/2、に接続される。演算増幅回路AMP0（５２）は、は、充放電回路における充放電電流の差によって生じる電圧差を検出し、演算増幅回路AMP0（５２）の出力端をPMOSトランジスタMP1（４４）およびPMOSトランジスタMP4（５４）のゲートに接続し、帰還回路を構成する。 In the operational amplifier circuit AMP0 (52), one input terminal is connected to the connection portion between the NMOS transistor MN2 (48) and the PMOS transistor MP2 (46), and the other input terminal is a predetermined reference voltage VREF, for example, a power supply voltage. Connected to 1/2 of VCC. The operational amplifier circuit AMP0 (52) detects a voltage difference caused by the charge / discharge current difference in the charge / discharge circuit, and the output terminals of the operational amplifier circuit AMP0 (52) are connected to the PMOS transistor MP1 (44) and the PMOS transistor MP4 ( 54) to form a feedback circuit.
以上に説明した充放電電流差抽出回路４４〜５０では、充電側電流源であるNMOSトランジスタNM1（５０）は、NMOSトランジスタMN0（４２）のカレントミラー回路であり、NMOSトランジスタNM1（５０）を流れる電流ICNは、定電流源４０とNMOSトランジスタMN0（４２）により設定される。放電側電流源であるPMOSトランジスタMP1（４４)を流れる電流ICPは電流ICNに等しい。ここで、演算増幅回路AMP0(５２)は、PMOSトランジスタMP2（４６）とNMOSトランジスタMN2（４８）の接続点の電圧を入力し、所定の基準電圧VREFと比較して、PMOSトランジスタMP1（４４)のゲートに帰還し、同時に、PMOSトランジスタMP4（５４）のゲートに入力する。こうして、演算増幅回路５２は、充放電電流差から決まる電位と所定の基準電圧VREFを比較することで充放電電流差を検出する。したがって、ローパスフィルタ２８の充電時の電流源であるPMOSトランジスタMP4（５４）は、充放電電流差抽出回路の放電側電流源であるPMOSトランジスタMP4（５４）のゲート電圧で制御される。これにより、電源、温度、プロセスによらず充放電電流の差を補正された出力CPOが得られる。上述の帰還回路により、充電側電流源であるPMOSトランジスタ４４の制御電圧を生成して充放電電流を補正するので、所定の電位において電源、温度、プロセスによらず等しい充電電流で動作するよう、充放電回路を制御できる。 In the charge / discharge current difference extraction circuits 44 to 50 described above, the NMOS transistor NM1 (50) serving as the charge-side current source is a current mirror circuit of the NMOS transistor MN0 (42), and flows through the NMOS transistor NM1 (50). The current ICN is set by the constant current source 40 and the NMOS transistor MN0 (42). The current ICP flowing through the PMOS transistor MP1 (44), which is the discharge-side current source, is equal to the current ICN. Here, the operational amplifier circuit AMP0 (52) receives the voltage at the connection point between the PMOS transistor MP2 (46) and the NMOS transistor MN2 (48), and compares it with a predetermined reference voltage VREF to compare the PMOS transistor MP1 (44). At the same time, the signal is input to the gate of the PMOS transistor MP4 (54). In this way, the operational amplifier circuit 52 detects the charge / discharge current difference by comparing the potential determined from the charge / discharge current difference with the predetermined reference voltage VREF. Therefore, the PMOS transistor MP4 (54), which is a current source at the time of charging the low-pass filter 28, is controlled by the gate voltage of the PMOS transistor MP4 (54), which is the discharge-side current source of the charge / discharge current difference extraction circuit. As a result, an output CPO in which the charge / discharge current difference is corrected regardless of the power source, temperature, and process is obtained. The above-described feedback circuit generates a control voltage for the PMOS transistor 44, which is a charge-side current source, and corrects the charge / discharge current, so that it operates at the same potential regardless of the power source, temperature, and process at a predetermined potential. The charge / discharge circuit can be controlled.
演算増幅器(AMP1)３４は、第２制御電圧VCOIN2を生成する第２制御電圧生成回路として動作する。演算増幅器(AMP1)３４の一つの入力端には、第１の制御電圧VCOIN1が、他の入力端には、所定の基準電圧(VREF)３６、たとえば電源電圧VCCの1/2、が接続され、演算増幅器(AMP1)３４の出力端は、バイアス回路３２の他方の入力端に接続される。演算増幅器３４は、第１制御電圧VCOIN1が所定の基準電圧(VREF)３６になるように負帰還をかけて調整して、第２制御電圧VCOIN2を生成し、電圧制御遅延線回路３０に出力する。 The operational amplifier (AMP1) 34 operates as a second control voltage generation circuit that generates the second control voltage VCOIN2. The first control voltage VCOIN1 is connected to one input terminal of the operational amplifier (AMP1) 34, and a predetermined reference voltage (V REF ) 36, for example, 1/2 of the power supply voltage VCC, is connected to the other input terminal. The output terminal of the operational amplifier (AMP1) 34 is connected to the other input terminal of the bias circuit 32. The operational amplifier 34 adjusts the negative feedback so that the first control voltage VCOIN1 becomes a predetermined reference voltage (VREF) 36, generates the second control voltage VCOIN2, and outputs the second control voltage VCOIN2 to the voltage control delay line circuit 30. .
このように、電圧制御遅延線回路３０における制御電圧は、第１制御電圧VCOIN1及び第２制御電圧VCOIN2の２系統存在する。電圧遅延線制御回路３０は、第１制御電圧VCOIN1及び第２制御電圧VCOIN2によって電圧制御遅延線回路３０の出力クロックである第１のクロックと第２のクロックの間の遅延時間を制御する。 In this way, there are two systems of control voltages in the voltage control delay line circuit 30: the first control voltage VCOIN1 and the second control voltage VCOIN2. The voltage delay line control circuit 30 controls the delay time between the first clock and the second clock which are output clocks of the voltage control delay line circuit 30 by the first control voltage VCOIN1 and the second control voltage VCOIN2.
ここで、電圧制御遅延線回路３０は、第１制御電圧VCOIN1の変動に対する、第１と第２のクロック間の遅延時間の変動率が、第２制御電圧VCOIN2の変動に対する、第１と第２のクロック間の遅延時間の変動率よりも小さくなるように形成される。すなわち、第２制御電圧VCOIN2を生成する演算増幅器３４は、第１と第２のクロックの間の、遅延時間の変動に対する第２制御電圧の応答性が、第１制御電圧の応答性よりも遅くなるように形成される。これにより、第１制御電圧VCOIN1は外部からの信号の位相変動に対応し、一方、第２制御電圧VCOIN2は外部の電圧・温度変動に対して、バッファ遅延値を補償できる。こうして、電源、温度、プロセスによらず等しい充電電流で、第１制御電圧VCOIN1が電源、温度、プロセスによらず所定の電位となるように、電圧制御遅延線回路３０を制御できる。 Here, the voltage control delay line circuit 30 has the first and second fluctuation rates of the delay time between the first and second clocks with respect to the fluctuation of the first control voltage VCOIN1, and the first and second fluctuations with respect to the fluctuation of the second control voltage VCOIN2. It is formed to be smaller than the fluctuation rate of the delay time between the clocks. That is, in the operational amplifier 34 that generates the second control voltage VCOIN2, the response of the second control voltage to the variation in the delay time between the first and second clocks is slower than the response of the first control voltage. Formed to be. Thereby, the first control voltage VCOIN1 corresponds to the phase variation of the signal from the outside, while the second control voltage VCOIN2 can compensate the buffer delay value against the external voltage / temperature variation. In this way, the voltage control delay line circuit 30 can be controlled so that the first control voltage VCOIN1 becomes a predetermined potential regardless of the power source, temperature, and process, regardless of the power source, temperature, and process.
図４は、電圧制御遅延線回路内のバイアス回路３２の構成例を示す。バイアス回路３２は、入力された第１制御電圧VCOIN1に応じた制御電流と第２制御電圧VCOIN2に応じた制御電流の合成により、差動バッファ２０への電流制御信号PC及びNCを生成する。 FIG. 4 shows a configuration example of the bias circuit 32 in the voltage controlled delay line circuit. The bias circuit 32 generates current control signals PC and NC to the differential buffer 20 by synthesizing a control current corresponding to the input first control voltage VCOIN1 and a control current corresponding to the second control voltage VCOIN2.
バイアス回路３２は、第１制御電圧VCOIN1を電流に変換して、差動バッファ２０に対して第１バイアス電流が流れるように制御する第１バイアス回路と、第２制御電圧VCOIN2を電流に変換して、差動バッファ２０に対して第２バイアス電流が流れるように制御する第２バイアス回路を備える。さらに説明すると、バイアス回路３２では、PMOSトランジスタMP11（７０）のドレインと第２の電源GNDとの間には、NMOSトランジスタMN11（７４）と抵抗R11（７６）の直列回路、及び、NMOSトランジスタMN12（７８）と抵抗R12（８０）の直列回路が並列に接続されている。NMOSトランジスタMN11（７４）のゲートに第１制御電圧VCOIN1が入力され、NMOSトランジスタMN12（７８）のゲートに第２制御電圧VCOIN2が入力される。これにより、第１制御電圧VCOIN1に応じた制御電流と第２制御電圧VCOIN2に応じた制御電流が合成され、PMOSトランジスタMP11（７０）、NMOSトランジスタMN11（７４）及びNMOSトランジスタMN12（７８）の接続部から電流制御信号PCが遅延バッファ２０に出力される。さらに、PMOSトランジスタMP11（７０）とMP12（７２）はカレントミラーを形成しており、各ソースは第１電源VCCに接続され、各ゲートは接続されてPMOSトランジスタMP11（７０）のドレインに接続されている。PMOSトランジスタMP12（７２）と第２の電源GNDとの間にはNMOSトランジスタMN13（８０）が接続される。NMOSトランジスタMN13（８０）において、ゲートとドレインが接続され、この接続部から電流制御信号NCが遅延バッファ２０に出力される。 The bias circuit 32 converts the first control voltage VCOIN1 into a current so as to control the first bias current to flow through the differential buffer 20, and converts the second control voltage VCOIN2 into a current. And a second bias circuit for controlling the differential buffer 20 so that the second bias current flows. More specifically, in the bias circuit 32, an NMOS transistor MN11 (74) and a resistor R11 (76) are connected in series between the drain of the PMOS transistor MP11 (70) and the second power supply GND, and the NMOS transistor MN12. (78) and a series circuit of a resistor R12 (80) are connected in parallel. The first control voltage VCOIN1 is input to the gate of the NMOS transistor MN11 (74), and the second control voltage VCOIN2 is input to the gate of the NMOS transistor MN12 (78). As a result, the control current according to the first control voltage VCOIN1 and the control current according to the second control voltage VCOIN2 are combined, and the PMOS transistor MP11 (70), NMOS transistor MN11 (74), and NMOS transistor MN12 (78) are connected. The current control signal PC is output from the unit to the delay buffer 20. Further, the PMOS transistors MP11 (70) and MP12 (72) form a current mirror, each source is connected to the first power supply VCC, and each gate is connected to the drain of the PMOS transistor MP11 (70). ing. An NMOS transistor MN13 (80) is connected between the PMOS transistor MP12 (72) and the second power supply GND. In the NMOS transistor MN13 (80), the gate and drain are connected, and the current control signal NC is output to the delay buffer 20 from this connection.
図５及び図６は、それぞれ、第１制御電圧VCOIN1及び第２制御電圧VCOIN2に対する電圧制御遅延線の遅延時間特性例を示す。図５において、第１制御電圧VCOIN１がVCC/2である場合において、ffは電圧制御遅延線のゲインが最大のときを、ttは電圧制御遅延線のゲインが標準的な値であるときを、ssは電圧制御遅延線のゲインが最小のときをそれぞれ示している。また、図６は、第２制御電圧VCOIN2の変化に応じた特性の変化を示している。 5 and 6 show examples of delay time characteristics of the voltage control delay line with respect to the first control voltage VCOIN1 and the second control voltage VCOIN2, respectively. In FIG. 5, when the first control voltage VCOIN1 is VCC / 2, ff is when the gain of the voltage control delay line is maximum, and tt is when the gain of the voltage control delay line is a standard value. ss indicates when the gain of the voltage control delay line is minimum. FIG. 6 shows a change in characteristics according to a change in the second control voltage VCOIN2.
図５及び図６から分かるように、第１制御電圧VCOIN1及び第２制御電圧VCOIN2において、制御電圧が大きくなるとバッファ遅延値の逆数は大きくなる（バッファ遅延値は小さくなる）。ただし、第１制御電圧VCOIN1の場合は、外部からの信号の位相変動に対応するための周波数可変範囲があることが最低限必要な条件となり、第２制御電圧VCOIN2の場合は外部の電圧と温度の変動に対してバッファ遅延値を補償するように設計する必要がある。 As can be seen from FIGS. 5 and 6, in the first control voltage VCOIN1 and the second control voltage VCOIN2, as the control voltage increases, the reciprocal of the buffer delay value increases (the buffer delay value decreases). However, in the case of the first control voltage VCOIN1, it is a minimum requirement that there is a variable frequency range to cope with the phase fluctuation of the signal from the outside. In the case of the second control voltage VCOIN2, the external voltage and temperature It is necessary to design the buffer delay value to compensate for the fluctuation of
したがって、電圧制御遅延線回路３０は、初段の遅延素子からの出力をシングル波形に変換した第１のクロックと、最終段の遅延素子の出力をシングル波形に変換した第２のクロックの間の遅延時間の、第１制御電圧VCOIN1の変動に対する変動率が第２制御電圧VCOIN2の変動に対する変動率よりも小さくする。これにより、第１制御電圧VCOIN1に対する電圧制御遅延線のゲインを小さくすることができ、温度や電圧の外部条件が変動しても第２制御電圧VCOIN2で動作点を調整できる。 Therefore, the voltage control delay line circuit 30 has a delay between the first clock obtained by converting the output from the delay element at the first stage into a single waveform and the second clock obtained by converting the output from the delay element at the last stage into a single waveform. The rate of change with respect to the change in the first control voltage VCOIN1 is made smaller than the rate of change with respect to the change in the second control voltage VCOIN2. As a result, the gain of the voltage control delay line with respect to the first control voltage VCOIN1 can be reduced, and the operating point can be adjusted with the second control voltage VCOIN2 even if the external conditions of temperature and voltage fluctuate.
以上に説明したように、電圧制御遅延線回路３０は、第１と第２の制御電圧によって遅延素子（遅延バッファ）を制御し第１と第２のクロックを含む多相クロックを生成する遅延回路と、第１制御電圧VCOIN1を電流に変換して、遅延回路のバッファに対して第１バイアス電流が流れるように制御する第１バイアス回路と、第２制御電圧VCOIN2を電流に変換して、遅延回路の遅延素子に対して第２バイアス電流が流れるように制御する第２バイアス回路とからなる。これにより、電圧制御遅延線回路３０において、第１制御電圧VCOIN1は、平滑回路２４において充電電流ICPと放電電流ICNが所定の電圧VCC/2において電源、温度、プロセスによらず等しくなるように充電電流源の調整を行った電圧により電圧制御遅延線回路３０を制御でき、また、第２制御電圧VCOIN2は、第１制御電圧VCOIN1が電源、温度、プロセスによらず所定の電圧VCC/2となるように電圧制御遅延線回路３０を制御できる。 As described above, the voltage-controlled delay line circuit 30 controls the delay element (delay buffer) with the first and second control voltages and generates a multiphase clock including the first and second clocks. A first bias circuit that converts the first control voltage VCOIN1 into current and controls the first bias current to flow to the buffer of the delay circuit, and converts the second control voltage VCOIN2 into current and delays And a second bias circuit that controls the second bias current to flow to the delay element of the circuit. Thereby, in the voltage control delay line circuit 30, the first control voltage VCOIN1 is charged in the smoothing circuit 24 so that the charging current ICP and the discharging current ICN are equal at a predetermined voltage VCC / 2 regardless of the power source, temperature and process. The voltage control delay line circuit 30 can be controlled by the voltage adjusted for the current source, and the second control voltage VCOIN2 is the predetermined voltage VCC / 2 regardless of the power supply, temperature, and process. Thus, the voltage control delay line circuit 30 can be controlled.
また、以上に説明したように、遅延ロックループ回路は、第１の制御電圧を生成する平滑回路２４と、平滑回路２４からの第１制御電圧VCOIN1が所定の電圧になるように生成した第２制御電圧VCOIN2を電圧制御遅延線回路(VCDL)に出力する第２制御電圧生成回路３４とを備えている。このため、電源、温度、プロセスによらず等しい充電電流で、第１制御電圧VCOIN1が電源、温度、プロセスによらず所定の電位となるように電圧制御遅延線回路３０を制御できる。 Further, as described above, the delay locked loop circuit includes the smoothing circuit 24 that generates the first control voltage, and the second control circuit that generates the first control voltage VCOIN1 from the smoothing circuit 24 so as to be a predetermined voltage. And a second control voltage generation circuit for outputting the control voltage VCOIN2 to the voltage control delay line circuit (VCDL). For this reason, the voltage control delay line circuit 30 can be controlled so that the first control voltage VCOIN1 becomes a predetermined potential regardless of the power source, temperature, and process with the same charging current regardless of the power source, temperature, and process.
１０ 遅延ロックループ(DLL)回路、 ３０ 電圧制御遅延線回路、 ２０ 差動バッファ、 ２２ 位相比較器、 ２４ 平滑回路、 ２６ チャージポンプ回路、 ２８ ローパスフィルタ、 ３０ 電圧制御遅延線回路、 ３２ バイアス回路、 ３４ 演算増幅器。 ４０ 定電流源、 ４２ NMOSトランジスタMN0、 ４４ PMOSトランジスタMP1、 ４６ PMOSトランジスタMP2、 ４８ NMOSトランジスタMN2、 ５０ NMOSトランジスタNM1、 ５２ 演算増幅回路AMP0、 ５４ PMOSトランジスタMP4、 ５６ PMOSトランジスタMP5、 ５８ NMOSトランジスタMN5、 ６０ NMOSトランジスタMN4。 10 delay lock loop (DLL) circuit, 30 voltage control delay line circuit, 20 differential buffer, 22 phase comparator, 24 smoothing circuit, 26 charge pump circuit, 28 low pass filter, 30 voltage control delay line circuit, 32 bias circuit, 34 Operational amplifier. 40 constant current source, 42 NMOS transistor MN0, 44 PMOS transistor MP1, 46 PMOS transistor MP2, 48 NMOS transistor MN2, 50 NMOS transistor NM1, 52 operational amplifier circuit AMP0, 54 PMOS transistor MP4, 56 PMOS transistor MP5, 58 NMOS transistor MN5 60 NMOS transistor MN4.
Claims (8)
初段の遅延素子からの出力をシングル波形に変換した第１のクロックと、最終段の遅延素子の出力をシングル波形に変換した第２のクロックとの位相差を求める位相比較回路と、
前記位相差を入力して、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成する充電回路と放電回路と、前記充電電流と放電電流の差を所定値に保つ補正回路と、前記充電電流または放電電流により充放電され第１の制御電圧を生成する容量を備えるローパスフィルタとを備える平滑回路と、
前記平滑回路からの前記第１制御電圧が所定の一定電圧になるように生成した第２の制御電圧を出力する第２制御電圧生成回路とを備え、
前記電圧制御遅延線回路は、前記多相クロック生成手段を制御する前記第１と第２の制御電圧を入力して、前記第１と第２のクロックの間の位相差を一定にする
ことを特徴とする遅延ロックループ回路。 Voltage control including a multi-phase clock generation unit including a plurality of delay elements, inputting a reference clock to the delay element, sequentially delaying the differential clocks, and generating multi-phase clocks having sequentially different phase differences A delay line circuit;
A phase comparison circuit for obtaining a phase difference between the first clock obtained by converting the output from the first-stage delay element into a single waveform and the second clock obtained by converting the output from the last-stage delay element into a single waveform;
Input a phase difference, a charging circuit and a discharging circuit that respectively generate a charging current and a discharging current for a time corresponding to the phase difference, a correction circuit that maintains a difference between the charging current and the discharging current at a predetermined value, A smoothing circuit including a low-pass filter including a capacitor charged and discharged by a charging current or a discharging current and generating a first control voltage;
A second control voltage generation circuit that outputs a second control voltage generated so that the first control voltage from the smoothing circuit becomes a predetermined constant voltage;
The voltage control delay line circuit inputs the first and second control voltages for controlling the multiphase clock generation means, and makes a phase difference between the first and second clocks constant. A delay lock loop circuit characterized.
ゲートを第２のPMOSトランジスタのゲートに接続し、ソースを第１の電源に接続した、第３のPMOSトランジスタと、
ソースを前記第３のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す電圧をゲートに入力して、前記ローパスフィルタに充電電流を出力する第４のPMOSトランジスタと、
ソースを前記第４のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す信号をゲートに入力して、前記ローパスフィルタに放電電流を出力する第４のNMOSトランジスタと、
ゲートを第２のNMOSトランジスタのゲートに接続し、ソースを第２の電源に接続し、ドレインを前記第４のNMOSトランジスタのソースに接続した第５のNMOSトランジスタとを備え、
前記補正回路は、
第１の電源に一端を接続した定電流源と、
前記定電流源の他端にドレインとゲートを接続し、ソースを第２の電源に接続した第１のNMOSトランジスタと、
ゲートを前記第１のNMOSトランジスタのドレインとゲートに接続し、ソースを第２の電源に接続した第２のNMOSトランジスタと、
ソースを前記第２のNMOSトランジスタのドレインに接続した常時オンの第３のNMOSトランジスタと、
ドレインを前記第３のNMOSトランジスタのドレインに接続した常時オンの第１のPMOSトランジスタと、
ドレインを前記第１のPMOSトランジスタのソースに接続し、ソースを第１の電源に接続した第２のPMOSトランジスタと、
前記第３のNMOSトランジスタと前記第１のPMOSトランジスタとの接続部を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記第２のPMOSトランジスタおよび前記第３のPMOSトランジスタのゲートの制御電圧を生成する演算増幅回路とを備える
ことを特徴とする請求項１記載の遅延ロックループ回路。 The charging circuit and discharging circuit are:
A third PMOS transistor having a gate connected to the gate of the second PMOS transistor and a source connected to the first power supply;
A fourth PMOS transistor that connects a source to the drain of the third PMOS transistor, inputs a voltage representing the phase difference obtained by phase comparison to the gate, and outputs a charging current to the low-pass filter;
A fourth NMOS transistor that connects a source to the drain of the fourth PMOS transistor, inputs a signal representing the phase difference obtained by phase comparison to the gate, and outputs a discharge current to the low-pass filter;
A fifth NMOS transistor having a gate connected to the gate of the second NMOS transistor, a source connected to the second power supply, and a drain connected to the source of the fourth NMOS transistor;
The correction circuit includes:
A constant current source having one end connected to a first power source;
A first NMOS transistor having a drain and a gate connected to the other end of the constant current source and a source connected to a second power source;
A second NMOS transistor having a gate connected to the drain and gate of the first NMOS transistor and a source connected to a second power source;
A normally-on third NMOS transistor having a source connected to the drain of the second NMOS transistor;
A normally-on first PMOS transistor having a drain connected to the drain of the third NMOS transistor;
A second PMOS transistor having a drain connected to a source of the first PMOS transistor and a source connected to a first power supply;
A connection portion between the third NMOS transistor and the first PMOS transistor is input to one input terminal, and negative feedback is applied so as to obtain a predetermined voltage input to the other input terminal, and the second The delay locked loop circuit according to claim 1, further comprising: an operational amplifier circuit configured to generate a control voltage of a gate of the PMOS transistor and the gate of the third PMOS transistor.
前記複数段の遅延素子を含む前記多相クロック生成手段と、
前記第１制御電圧を電流に変換して、前記多相クロック生成手段の複数段の遅延素子に対して第１バイアス電流が流れるように制御する第１バイアス回路と、
前記第２制御電圧を電流に変換して、前記多相クロック生成手段の複数段の遅延素子に対して第２バイアス電流が流れるように制御する第２バイアス回路と
を備えることを特徴とする請求項１から３のいずれかに記載の遅延ロックループ回路。 The voltage controlled delay line circuit includes:
The multiphase clock generation means including the plurality of stages of delay elements;
A first bias circuit that converts the first control voltage into a current and controls a first bias current to flow through a plurality of delay elements of the multiphase clock generation unit;
And a second bias circuit that converts the second control voltage into a current and controls a second bias current to flow through a plurality of delay elements of the multiphase clock generation means. Item 4. The delay locked loop circuit according to any one of Items 1 to 3.
差動入力信号を２値化するレシーバ回路と、
前記遅延ロックループ回路からの前記多相クロックを用いて前記レシーバ回路からの２値化データをサンプリングするオーバーサンプリング回路と
前記オーバーサンプリング回路によりサンプルされたデータに対し位相同期をおこなって、データを復元するクロックデータリカバリ回路と
からなるシリアル通信送受信システム。 The delay locked loop circuit according to any one of claims 1 to 7, wherein the reference clock is binarized to generate a multiphase clock;
A receiver circuit for binarizing the differential input signal;
An oversampling circuit that samples the binarized data from the receiver circuit using the multiphase clock from the delay lock loop circuit, and phase-synchronizes the data sampled by the oversampling circuit to restore the data Serial data transmission / reception system comprising a clock data recovery circuit.
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