JP2008060283A - 樹脂封止金型、半導体パッケージおよびその製造方法 - Google Patents

樹脂封止金型、半導体パッケージおよびその製造方法 Download PDF

Info

Publication number
JP2008060283A
JP2008060283A JP2006234696A JP2006234696A JP2008060283A JP 2008060283 A JP2008060283 A JP 2008060283A JP 2006234696 A JP2006234696 A JP 2006234696A JP 2006234696 A JP2006234696 A JP 2006234696A JP 2008060283 A JP2008060283 A JP 2008060283A
Authority
JP
Japan
Prior art keywords
resin
air vent
cavity
wiring board
resin sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006234696A
Other languages
English (en)
Inventor
Junichi Shinyashiki
順一 新屋敷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006234696A priority Critical patent/JP2008060283A/ja
Publication of JP2008060283A publication Critical patent/JP2008060283A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】エアベントバリの形成範囲を抑え、樹脂封止部の剥離や配線基板の欠け等の不良を防止する。
【解決手段】配線基板１上に搭載した半導体チップ２を封止する樹脂封止部３を形成するための樹脂封止金型を、上キャビティ21と、上キャビティ21に樹脂を送り込むためのランナーと、上キャビティ21から空気を逃がすためのエアベント24とを有したものとする。上キャビティ21は角柱状あるいは角錐台状であってその深さ方向に沿うコーナー部を平坦化した面取り形成部26を有し、エアベント24は前記面取り形成部26から外側へ延び、前記コーナー部に相応する三角領域内で入口部よりも出口部の幅が狭い構造とする。上キャビティ21から流出する樹脂はエアベント24によって幅狭められるので、それより形成されるバリ６は前記の三角領域内に抑えられる。
【選択図】図１０

Description

本発明は、樹脂封止金型、半導体パッケージおよびその製造方法に関するものである。
近年、半導体パッケージは、多ピン、高密度化が急速に進んでいる。従来はリードフレーム型のＱＦＰ（Quad Flat Package）等が主流であったが、端子密度がより有利な配線基板を用いたＢＧＡ（Ball Grid Array）等のパッケージが主流になってきている。
図１２（ａ）（ｂ）はＢＧＡパッケージの上面図および側面図である。１は配線基板、２は半導体チップ、３はワイヤ（ボンディング線）、４は樹脂封止部、５は外部接続用のボール電極である。
かかるＢＧＡパッケージの製造方法としては、一つの配線基板に複数の個片部（上述の配線基板１に相当する）を設けておき、それぞれの個片部に半導体チップを搭載し、各半導体チップの電極パッドをワイヤ等で基板電極に接続し、個片部ごとの半導体チップおよびワイヤを樹脂封止した後、ボール電極を形成し、個片のＢＧＡパッケージに分割する方法が、生産性が高いため主流である。近年では生産性をより向上させるために、配線基板に個片部を複数列に設けるマルチアレイ型のものも増えている。
封止工程で用いる樹脂封止金型においては、配線基板を収容するキャビティが下金型に形成され、上金型に、封止樹脂を導入するためのキャビティ，ランナー，カル，ポット等が形成されている。
図１３に上金型の要部を配線基板に投影した状態で示す。配線基板１１には個片部１２が規則正しく一列に配列されており、各個片部１２はコーナー部を除いて開口部１３で囲まれ、フレーム部１４により一体に保持されている。上金型のキャビティ２１は、個片部１２に対応するように配列されており、各キャビティ２１は上述の樹脂封止部４に対応するサイズおよび形状に、つまり個片部１２よりもひと回り小さいサイズの概ね四角形（平面図で）の形状に形成されている。キャビティ２１の一つのコーナー部に、ゲート２３が設けられ、ランナー２２が接続されており、他のコーナー部に、樹脂導入の際にランナー２２やキャビティ２１等の内部に存在する気体を逃がすためのエアベント２４が設けられている。エアベント２４の形状は、長方形（平面図でみた形状）で、その入口より出口に至るまでの断面積は等しい。
かかる樹脂封止金型を用いる封止工程で、樹脂導入時にキャビティ２１等の内部の気体をエアベント２４を通じてスムーズに逃がすことができない場合には、キャビティ２１内の樹脂の流動性が低下したり、キャビティ２１内の一部分に大きな圧力が加わり、ボイドの発生、ボンディング線の変形等の不良が発生することがある。
この不良を防止するためにエアベント２４の幅を広くすることが考えられるが、その場合にはキャビティ２１からエアベント２４を通じて樹脂が流出し易くなり、ＱＦＰにあっては流れ出た樹脂がリードに付着することがあるので、単にエアベント２４の幅を広くすることには限界がある。このため特許文献１では、エアベントを、キャビティ側の入口の面積よりも出口の面積を大きく形成することが提案されている。
特開平６−２１６１８１号公報
上述のエアベント２４より流れ出た樹脂は、ＢＧＡパッケージにおいては樹脂封止部４の外側にバリとなって残る。図１４（ａ）に示すようにエアベント２４が入口より出口に至るまで断面積が等しい従来の形状であれば、図１４（ｂ）に示すようにエアベント２４と同等の幅のバリ６が形成される。このバリ６は、図示したように、樹脂封止部４を四角形と見たときの外形領域からはみだすほどに大きくなることがある。特許文献１で提案されたエアベントのようにキャビティ側の入口の面積よりも出口の面積が大きい場合には、バリ６は先広がりとなるため、上記の外形領域からはみだす確率は高い。
このように樹脂封止部４の外形領域からはみ出すバリ（エアベントバリ）６が形成されると、個片分割時に樹脂封止部４の外形領域を囲むように配置される基板押さえがバリ６に乗り上げ、押さえが不十分となり、切断の際の衝撃で、配線基板１から樹脂封止部４が剥離したり、配線基板１が欠ける等の不良が発生する。
本発明は上記問題を解決するもので、エアベントバリの形成範囲を抑え、樹脂封止部の剥離や配線基板の欠け等の不良を防止することを目的とする。
上記課題を解決するために、本発明の樹脂封止金型は、配線基板上に搭載した半導体チップを樹脂モールドするためのキャビティと、前記キャビティに樹脂を送り込むためのランナーと、前記キャビティから空気を逃がすためのエアベントとを有し、前記キャビティは角柱状あるいは角錐台状であってその深さ方向に沿うコーナー部を平坦化した面取り形成部を有し、前記エアベントは前記キャビティの面取り形成部から外側へ延び、前記コーナー部に相応する三角領域内で入口部よりも出口部の幅が狭いことを特徴とする。
これによれば、キャビティからエアベントへと流出する樹脂は、エアベントの内面によって勢いが弱められつつ幅狭められ、前記の三角領域内に留まることになる。よって、配線基板を分割する際の基板押さえが、流出樹脂により形成されるバリに乗り上げることはなく、押圧力が不十分になることに起因する樹脂剥離や配線基板の欠けは防止される。
エアベントはテーパ形状であって、その幅を規定する側面を延伸して想定される交線が前記の三角領域内にあるのが好ましい。エアベントは入口部と出口部との間で段階的に幅が狭まっていてもよい。
本発明の半導体パッケージの製造方法は、上記の樹脂封止金型に、複数に設けた個片部のそれぞれに半導体素子を搭載した配線基板をセットし、前記樹脂封止金型のキャビティに樹脂を送り込んで前記個片部ごとに前記半導体素子を封止する樹脂封止部を形成し、前記樹脂封止部が形成された配線基板を前記樹脂封止金型から離型し、各樹脂封止部までの樹脂導入路に残留した樹脂を切除した後、前記配線基板を個片部ごとに分割して個々の半導体パッケージとすることを特徴とする。
本発明の半導体パッケージは、配線基板上に半導体素子が搭載され、前記半導体素子を封止する樹脂封止部が形成され、前記樹脂封止部は角柱状あるいは角錐台状であってその厚み方向に沿うコーナー部が面取りされていて、前記コーナー部に相応する三角領域内にのみエアベントバリが存在することを特徴とする。
本発明の樹脂封止金型は、キャビティのコーナー部を面取り形成部とし、前記面取り形成部から外側へ延びるエアベントを、前記コーナー部に相応する三角領域内で入口部よりも出口部の幅が狭い形状としたので、エアベントを通って流出する樹脂により形成されるバリを前記の三角領域内に抑えることができる。
このような樹脂封止金型を用いて半導体パッケージを製造する際には、エアベントバリが上記領域内に抑えられることから、配線基板を分割する際の基板押さえがエアベントバリに乗り上げることはなく、押圧力が不十分になることに起因する樹脂剥離や配線基板の欠けは防止される。
半導体パッケージにおいては、エアベントバリが上記領域内に抑えられていることから、基板コーナー部にスルーホールを形成することも可能になり、設計の自由度が広がる。
以下、本発明の実施の形態を図面に基づいて説明する。
この実施形態では、先に図１２により説明したＢＧＡパッケージを製造するものとして、図１２を援用して説明する。図１２（ａ）（ｂ）に示すＢＧＡパッケージにおいて、四角形の配線基板１はガラスエポキシを主材とするもので、半導体搭載領域と配線部と内部接続端子と外部接続端子とを有している（図示せず）。そして、配線基板１の半導体搭載領域に半導体チップ２が搭載され、半導体チップ２の電極パッドと配線基板１の内部接続端子とがワイヤ３を介して電気的に接続され、半導体チップ２およびワイヤ３を包埋して封止する樹脂封止部４が配線基板１のチップ搭載面に形成され、配線基板１のもう一方の面に配された外部接続端子上にボール電極５が形成されている。
樹脂封止部４は、エポキシ樹脂などで配線基板１よりもひと回り小さいサイズに形成されており、概ね四角形（平面図で）であるが、容易に離型できるように上部が狭められるとともに厚み方向の稜線（コーナー部）が面取りされて８角錐台形状を呈していて、配線基板１の各辺と平行をなす側面と、配線基板１の各辺と４５度をなす側面（面取り面４ａ）とが交互に並んでいる。
上記のＢＧＡパッケージを製造する方法を説明する。
図１に示す配線基板１１を準備する。この配線基板は先に図１３に示したのと同様の構成を有し、複数の個片部１２が規則正しく一列に配列されており、各個片部１２は、コーナー部を除いて開口部１３で囲まれ、フレーム部１４で一体に保持されている。開口部１３は分割を容易にするためのものである。
この配線基板１１の各個片部１２に、図２に示すように半導体チップ２をダイボンドし、図３に示すように各半導体チップ２をワイヤ３により電気的に接続する。その後に、図４に示すように、配線基板１１をトランスファーモールド用の封止金型２０にセットする。
ここで、封止金型２０は、上金型２０Ａと下金型２０Ｂとよりなり、上金型２０Ａに、複数のキャビティ２１（以下、上キャビティ２１という）と、各上キャビティ２１に樹脂を導入するためのポット，カル（図示せず），ランナー２２，ゲート２３と，上キャビティ２１から空気を逃がすためのエアベント２４とが形成されている。下金型２０Ｂには配線基板１１を収容する下キャビティ２５が形成されている。
次に、配線基板１１をセットした封止金型２０に対し、図５に示すように、樹脂を注入する。注入された樹脂はランナー２２からゲート２３を通って上キャビティ２１内に流入し、それに伴いランナー２２，上キャビティ２１等の内部の気体はエアベント２４より逃がされ、その結果、樹脂は上キャビティ２１内に円滑に充填され、熱硬化後にボイドのない樹脂封止部４が形成される。樹脂が円滑に充填されることからワイヤ３の変形も生じにくい。
次に、図６に示すように、配線基板１１上に樹脂封止部４が形成された樹脂封止体を封止金型２０から離型する。このときには、図７に示すように各樹脂封止部４までの樹脂導入路（ランナー２２に相応する部分）に樹脂４′が残留しているので、残留した樹脂４′を図８に示すように除去する（ゲートブレイク）。
そして、ゲートブレイク後の配線基板１１をプレス加工にて個片部１２ごとに打ち抜くことで、図９に示すような個々のＢＧＡパッケージに分割する。ボール電極５は分割前に形成してもよいし、分割後に形成してもよい。
封止金型２０の上金型２０Ａについて、先の図１３を参照して詳述する。複数の上キャビティ２１は個片部１２に対応する配置で形成されており、各々の上キャビティ２１は上述の樹脂封止部４に対応するサイズおよび形状に、つまり個片部１２よりもひと回り小さいサイズの概ね四角形（平面図で）の形状に形成されている。深さ方向に沿う４つのコーナー部は面取り形成部２６とされている。
各々の上キャビティ２１の一つの面取り形成部２６にゲート２３が設けられ、他の３つの面取り形成部２６にエアベント２４が設けられている。ゲート２３は配線基板１１の開口部１３間の一つのコーナー部に対応する位置にあり、エアベント２４は他のコーナー部に対応する位置にある。ランナー２２は、配線基板１１のフレーム部１４の外周辺に対して垂直な方向に延び、開口部１３間のコーナー部に対応する位置で４５度の角度で屈折してゲート２３に至っている。
各エアベント２４は、図１０（ａ）に拡大して示すように、上キャビティ２１の面取り形成部２６から外側へ延びており、従来のものと異なって、コーナー部に相応する三角領域内（樹脂封止部４の外形を四角形と見た場合の外形領域内）で入口部よりも出口部の幅が狭い。しかも各エアベント２４は、その幅を規定する両側面が非平行で、連続的に幅が狭まるテーパ形状をなしており、両側面を延伸して想定される交線は前記の三角領域内、樹脂封止部４の外形を四角形と見たときのその対角線上にある。各エアベント２４の深さは均一であるがそうでなくともよい。当然ながらエアベント２４の断面積は空気を速やかに逃がせる大きさである。
このため、上キャビティ２１からエアベント２４へと流出する樹脂は、エアベント２４の内面に当たって、勢いが弱められつつ幅狭められ、前記の三角領域内に留まることになる。特にこのエアベント２４のように両側面を延伸して想定される交線自体が三角領域内にある場合には、流出樹脂は確実に三角領域内に留まる。その結果、図１０（ｂ）に示すように三角領域内にのみバリ６が形成される。
したがって、図１０（ｃ）に示すように、配線基板１１を個片部ごとに分割する際に樹脂封止部４の周囲を押える四角枠状の基板押さえ３１がバリ６に乗り上げることはなく、押圧力が不十分になることに起因する樹脂封止部４の剥離や配線基板１１（１）の欠けが生じることはない。
さらに、ＢＧＡパッケージにおいては、樹脂封止部４の外側部分に外部接続端子を配置することも従来より行われているのであるが、上記のようにバリ６の形成範囲が抑えられることから、図１０（ｄ）に示すように配線基板１１（１）のコーナー部にスルーホール７を形成することも可能になり、設計の自由度が広がる。これに対し、バリ６の形成範囲が従来のように大きい場合には、コーナー部にスルーホール７を形成するときには、バリ６を避けて角部近傍に配置することになり、コーナー部の強度が低下し、ゲートブレイクの際にクラックが生じ易くなる。
図１１（ａ）に示すように、エアベント２４を、入口部と出口部との間で非連続的に幅が狭まる形状、つまり入口部と出口部との間に階段状の段差部２７を有する形状とすれば、樹脂が毛細管現象で流れ出るのを抑えることができるので、図１１（ｂ）に示すように、バリ６は三角領域内に抑えられる。
以上、樹脂封止部４は概ね四角形（平面図で）であるとして説明したが、５角形、６角形などであっても、その厚み方向の稜線（コーナー部）を面取りした形状とする場合には、エアベント２４を上記と同様に構成することで同様の効果が得られる。エアベント２４を曲面で構成することも可能である。ゲート以外の全てのコーナー部にエアベントを設けない構成でも構わない。また半導体チップ２をワイヤボンディングするとして説明したが、フリップチップボンディングしてもよい。ボール電極６でない外部接続電極を形成してもよい。配線基板１１、個片部１２がリードフレームとして形成されているようなものであっても、リードへの付着を抑えられるので、適用可能である。
本発明は半導体装置製造の分野において、ＢＧＡ等の半導体パッケージを、樹脂剥離や配線基板の欠け等の不良を防止して、生産性高く製造するのに有用である。
本発明の半導体パッケージの製造に用いる従来よりある配線基板の平面図 同半導体パッケージを製造するダイボンド工程を示す平面図 同半導体パッケージを製造するワイヤボンド工程を示す平面図 同半導体パッケージを製造する樹脂封止工程の第１ステップを示す断面図 同半導体パッケージを製造する樹脂封止工程の第２ステップを示す断面図 同半導体パッケージを製造する樹脂封止工程の第３ステップを示す断面図 樹脂封止工程で製造された樹脂封止体の平面図 ゲートブレイク後の樹脂封止体の平面図 樹脂封止体より個々に分割された半導体パッケージの断面図 樹脂封止工程で使用する樹脂封止金型のエアベント部分およびエアベントバリの拡大図 樹脂封止工程で使用する樹脂封止金型のエアベント部分の変形例およびエアベントバリの拡大図 従来よりある半導体パッケージの平面図および側面図 図１２の半導体パッケージを製造する樹脂封止工程で従来より使用されている樹脂封止金型の要部を示す投影図 図１３の樹脂封止金型のエアベント部分およびエアベントバリの拡大図
符号の説明
１ 配線基板
２ 半導体チップ
４ 樹脂封止部
4ａ 面取り面
６ バリ（エアベントバリ）
11 配線基板
12 個片部
21 上キャビティ
22 ランナー
23 ゲート
24 エアベント
26 面取り形成部
27 段差部

Claims (5)

  1. 配線基板上に搭載した半導体チップを樹脂モールドするためのキャビティと、前記キャビティに樹脂を送り込むためのランナーと、前記キャビティから空気を逃がすためのエアベントとを有し、前記キャビティは角柱状あるいは角錐台状であってその深さ方向に沿うコーナー部を平坦化した面取り形成部を有し、前記エアベントは前記キャビティの面取り形成部から外側へ延びていて、前記コーナー部に相応する三角領域内で入口部よりも出口部の幅が狭いことを特徴とする樹脂封止金型。
  2. エアベントはテーパ形状であって、その幅を規定する側面を延伸して想定される交線が前記の三角領域内にあることを特徴とする請求項１記載の樹脂封止金型。
  3. エアベントは入口部と出口部との間で段階的に幅が狭まっていることを特徴とする請求項１記載の樹脂封止金型。
  4. 請求項１記載の樹脂封止金型に、複数に設けた個片部のそれぞれに半導体素子を搭載した配線基板をセットし、
    前記樹脂封止金型のキャビティに樹脂を送り込んで前記個片部ごとに前記半導体素子を封止する樹脂封止部を形成し、
    前記樹脂封止部が形成された配線基板を前記樹脂封止金型から離型し、
    各樹脂封止部までの樹脂導入路に残留した樹脂を切除した後、
    前記配線基板を個片部ごとに分割して個々の半導体パッケージとする
    ことを特徴とする半導体パッケージの製造方法。
  5. 配線基板上に半導体素子が搭載され、
    前記半導体素子を封止する樹脂封止部が形成され、
    前記樹脂封止部は角柱状あるいは角錐台状であってその厚み方向に沿うコーナー部が面取りされていて、前記コーナー部に相応する三角領域内にのみエアベントバリが存在する
    ことを特徴とする半導体パッケージ。
JP2006234696A 2006-08-31 2006-08-31 樹脂封止金型、半導体パッケージおよびその製造方法 Withdrawn JP2008060283A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006234696A JP2008060283A (ja) 2006-08-31 2006-08-31 樹脂封止金型、半導体パッケージおよびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006234696A JP2008060283A (ja) 2006-08-31 2006-08-31 樹脂封止金型、半導体パッケージおよびその製造方法

Publications (1)

Publication Number Publication Date
JP2008060283A true JP2008060283A (ja) 2008-03-13

Family

ID=39242687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006234696A Withdrawn JP2008060283A (ja) 2006-08-31 2006-08-31 樹脂封止金型、半導体パッケージおよびその製造方法

Country Status (1)

Country Link
JP (1) JP2008060283A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986313A (zh) * 2011-01-18 2013-03-20 日本特殊陶业株式会社 部件内置布线基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986313A (zh) * 2011-01-18 2013-03-20 日本特殊陶业株式会社 部件内置布线基板
US20130285204A1 (en) * 2011-01-18 2013-10-31 Ngk Spark Plug Co., Ltd. Component-built-in wiring board
US8847356B2 (en) * 2011-01-18 2014-09-30 Ngk Spark Plug Co., Ltd. Component-built-in wiring board

Similar Documents

Publication Publication Date Title
US8597989B2 (en) Manufacturing method of semiconductor device
US8742559B2 (en) Manufacturing method of semiconductor device, and semiconductor device
KR101160694B1 (ko) 반도체장치의 제조 방법
WO2011142006A1 (ja) 半導体装置およびその製造方法
JP5876669B2 (ja) 半導体装置
JP2008004570A (ja) 樹脂封止型半導体装置の製造方法、樹脂封止型半導体装置の製造装置、および樹脂封止型半導体装置
TW202025522A (zh) 導線架、封裝體及發光裝置
US10461019B2 (en) Package with backside protective layer during molding to prevent mold flashing failure
US20060043566A1 (en) Electronic component package
JP2006344898A (ja) 半導体装置及びその製造方法
US7504736B2 (en) Semiconductor packaging mold and method of manufacturing semiconductor package using the same
JP2007036273A (ja) 半導体集積回路装置の製造方法
JP2010050262A (ja) 半導体装置及びその製造方法
JP2006344827A (ja) 半導体装置の製造方法
JP2008060283A (ja) 樹脂封止金型、半導体パッケージおよびその製造方法
JP7148220B2 (ja) 半導体パッケージ及びその製造方法
JP2010165777A (ja) 半導体装置及びその製造方法
TWI740100B (zh) 引線框架、附樹脂之引線框架、附樹脂之引線框架的製造方法及半導體裝置的製造方法
JP4477976B2 (ja) 半導体装置の製造方法
JP2008252005A (ja) バリ取り方法および半導体装置の製造方法
US20180025965A1 (en) WFCQFN (Very-Very Thin Flip Chip Quad Flat No Lead) with Embedded Component on Leadframe and Method Therefor
JP2006229263A (ja) 半導体装置
US7998794B2 (en) Resin molded semiconductor device and manufacturing method thereof
JP2009231322A (ja) 半導体装置の製造方法
JP2003243433A (ja) 樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091217

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110920