JP2008059496A

JP2008059496A - Moving image processor

Info

Publication number: JP2008059496A
Application number: JP2006238511A
Authority: JP
Inventors: Yasuhiro Watabe; 康弘渡部; Mitsuharu Wakayoshi; 光春若吉; Naoyuki Takeshita; 直行竹下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-09-04
Filing date: 2006-09-04
Publication date: 2008-03-13
Anticipated expiration: 2026-09-04
Also published as: JP4983160B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a moving image processor capable of reducing wait conditions due to accesses from a plurality of memory access sources to a prefetch memory for improving efficiency of moving image processing. <P>SOLUTION: The prefetch memory 35 is constructed of four memories 38_0 to 38_3 accessible independently. The moving image processor is provided with an address generation circuit 40 for a decode processing part 33, an address generation circuit 41 for a decode processing part 34, an address generation circuit 42 for a prefetch memory update control part 36, and a used/unused flag register 44 showing whether each of the memories 38_0 to 38_3 is accessed or not. By referring to the used/unused flag register 44, an arbitration circuit 43 allows a plurality of parallel memory accesses on condition that no collision occurs between accesses to the same memory in the memory 38_0 to 38_3 by the decode processing part 33, the decode processing part 34, and the prefetch memory update control part 36. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、外部メモリが記憶する復号画面の一部分をプリフェッチして記憶するためのプリフェッチメモリを備える動画像処理装置に関する。 The present invention relates to a moving image processing apparatus including a prefetch memory for prefetching and storing a part of a decoded screen stored in an external memory.

図１４は従来のＭＰＥＧ（Moving Picture Experts Group）デコーダの一例を外部メモリとともに示す図である。図１４中、１は従来のＭＰＥＧデコーダの一例であり、ＭＰＥＧ方式により圧縮符号化されているＭＰＥＧストリームを復号するものである。２は従来のＭＰＥＧデコーダ１が復号した復号画面を記憶させるための外部メモリ、例えば、ＳＤＲＡＭ（synchronous dynamic random access memory）である。 FIG. 14 is a view showing an example of a conventional MPEG (Moving Picture Experts Group) decoder together with an external memory. In FIG. 14, 1 is an example of a conventional MPEG decoder, which decodes an MPEG stream that has been compression-encoded by the MPEG method. Reference numeral 2 denotes an external memory for storing a decoded screen decoded by the conventional MPEG decoder 1, for example, an SDRAM (synchronous dynamic random access memory).

また、ＭＰＥＧデコーダ１において、３、４は復号処理部、５はプリフェッチメモリ、６はプリフェッチメモリ更新制御部、７はプリフェッチメモリアクセス制御部である。 In the MPEG decoder 1, 3 and 4 are decoding processing units, 5 is a prefetch memory, 6 is a prefetch memory update control unit, and 7 is a prefetch memory access control unit.

復号処理部３、４は、ＭＰＥＧストリームの復号に必要な演算処理を行うものであり、プリフェッチメモリ５が記憶する画像内の矩形領域を参照画像として使用する場合には、それぞれ、矩形領域の読み出し要求（以下、矩形読み出し要求という場合がある。）をプリフェッチメモリアクセス制御部７に対して発行する。この矩形読み出し要求には、読み出し対象の矩形領域の位置情報及びサイズ情報などが含まれる。 The decoding processing units 3 and 4 perform arithmetic processing necessary for decoding the MPEG stream. When the rectangular area in the image stored in the prefetch memory 5 is used as a reference image, the rectangular area is read out. A request (hereinafter also referred to as a rectangular read request) is issued to the prefetch memory access control unit 7. This rectangular read request includes position information and size information of the rectangular area to be read.

プリフェッチメモリ５は、外部メモリ２が記憶する復号画面の一部分をプリフェッチして記憶するものである。本例では、プリフェッチメモリ５は、１ポート構成のメモリ（例えば、ＳＲＡＭ［static random access memory］）とされており、複数のアクセス元からの読み出し処理又は書き込み処理を同時に実行することができないものとされている。 The prefetch memory 5 prefetches and stores a part of the decoding screen stored in the external memory 2. In this example, the prefetch memory 5 is a one-port memory (for example, SRAM [static random access memory]), and cannot perform read processing or write processing from a plurality of access sources simultaneously. Has been.

プリフェッチメモリ更新制御部６は、プリフェッチメモリ５の記憶内容の更新を制御するものであり、プリフェッチメモリ５の記憶内容の更新に必要なプリフェッチ内容更新要求をプリフェッチメモリアクセス制御部７に対して発行する。このプリフェッチ内容更新要求には、プリフェッチ内容を更新する領域の位置情報及びサイズ情報などが含まれる。 The prefetch memory update control unit 6 controls updating of the storage contents of the prefetch memory 5 and issues a prefetch content update request necessary for updating the storage contents of the prefetch memory 5 to the prefetch memory access control unit 7. . This prefetch content update request includes position information and size information of an area in which prefetch content is updated.

プリフェッチメモリアクセス制御部７は、復号処理部３からの矩形読み出し要求を介してのプリフェッチメモリ５に対するアクセス、復号処理部４からの矩形読み出し要求を介してのプリフェッチメモリ５に対するアクセス及びプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求を介してのプリフェッチメモリ５に対するアクセスを制御するものである。 The prefetch memory access control unit 7 performs access to the prefetch memory 5 via a rectangular read request from the decoding processing unit 3, access to the prefetch memory 5 via a rectangular read request from the decoding processing unit 4, and prefetch memory update control. The access to the prefetch memory 5 through the prefetch content update request from the unit 6 is controlled.

図１５はプリフェッチメモリアクセス制御部７の構成図である。図１５中、１０は調停回路、１１はアドレス生成回路、１２はスイッチ回路である。調停回路１０は、復号処理部３からの矩形読み出し要求、復号処理部４からの矩形読み出し要求及びプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求のアドレス生成回路１１への転送を調停するものであり、先に発行された要求を受け付けてアドレス生成回路１１に転送し、その要求に係るプリフェッチメモリ５のアクセスが終了するまで、次の要求を受け付けないように動作する。 FIG. 15 is a block diagram of the prefetch memory access control unit 7. In FIG. 15, 10 is an arbitration circuit, 11 is an address generation circuit, and 12 is a switch circuit. The arbitration circuit 10 arbitrates the transfer of the rectangular read request from the decoding processing unit 3, the rectangular read request from the decoding processing unit 4, and the prefetch content update request from the prefetch memory update control unit 6 to the address generation circuit 11. Yes, the first issued request is received and transferred to the address generation circuit 11, and the next request is not accepted until the access to the prefetch memory 5 related to the request is completed.

アドレス生成回路１１は、復号処理部３又は復号処理部４からの矩形読み出し要求が与えられた場合には、その矩形読み出し要求に含まれている矩形領域の位置情報及びサイズ情報からプリフェッチメモリ５に与えるアドレスを生成し、また、プリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求が与えられた場合には、そのプリフェッチ内容更新要求に含まれる更新領域の位置情報及びサイズ情報からプリフェッチメモリ５に与えるアドレスを生成するものである。 When a rectangular read request is given from the decoding processing unit 3 or the decoding processing unit 4, the address generation circuit 11 sends the rectangular area position information and size information included in the rectangular reading request to the prefetch memory 5. An address to be given is generated, and when a prefetch content update request is given from the prefetch memory update control unit 6, it is given to the prefetch memory 5 from the position information and size information of the update area included in the prefetch content update request. An address is generated.

スイッチ回路１２は、プリフェッチメモリ５が出力した画像データを復号処理部３又は復号処理部４に転送するためのものであり、スイッチ制御信号ＳＷ１により制御され、復号処理部３からの矩形読み出し要求に応じてプリフェッチメモリ５が出力した画像データについては復号処理部３に転送し、また、復号処理部４からの矩形読み出し要求に応じてプリフェッチメモリ５が出力した画像データについては復号処理部４に転送するように内部経路を可変させるものである。 The switch circuit 12 is for transferring the image data output from the prefetch memory 5 to the decoding processing unit 3 or the decoding processing unit 4. The switching circuit 12 is controlled by the switch control signal SW 1 and responds to a rectangular read request from the decoding processing unit 3. In response to this, the image data output from the prefetch memory 5 is transferred to the decoding processing unit 3, and the image data output from the prefetch memory 5 in response to a rectangular read request from the decoding processing unit 4 is transferred to the decoding processing unit 4. In this way, the internal path is varied.

図１６はプリフェッチメモリ５がプリフェッチする外部メモリ２が記憶する復号画面内の領域とプリフェッチメモリ５の記憶領域との関係を示す図である。図１６中、１５は外部メモリ２が記憶する復号画面を示しており、ＭＰＥＧデコーダ１においては、復号画面１５の一部分の領域がプリフェッチ領域１６としてプリフェッチメモリ５にプリフェッチされる。 FIG. 16 is a diagram showing the relationship between the area in the decoding screen stored in the external memory 2 prefetched by the prefetch memory 5 and the storage area of the prefetch memory 5. In FIG. 16, reference numeral 15 denotes a decoding screen stored in the external memory 2. In the MPEG decoder 1, a partial area of the decoding screen 15 is prefetched to the prefetch memory 5 as a prefetch area 16.

図１７は調停回路１０による調停例を説明するための図であり、プリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求、復号処理部３からの矩形読み出し要求及び復号処理部４からの矩形読み出し要求がこの順番で調停回路１０に与えられた場合を例にしている。 FIG. 17 is a diagram for explaining an example of arbitration by the arbitration circuit 10. A prefetch content update request from the prefetch memory update control unit 6, a rectangular read request from the decoding processing unit 3, and a rectangular reading request from the decoding processing unit 4. Are given to the arbitration circuit 10 in this order.

図１７（Ａ）は調停回路１０による調停結果、図１７（Ｂ）はプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求に係る更新領域、復号処理部３からの矩形読み出し要求に係る矩形領域及び復号処理部４からの矩形読み出し要求に係る矩形領域を示している。 17A shows an arbitration result by the arbitration circuit 10, FIG. 17B shows an update area related to a prefetch content update request from the prefetch memory update control unit 6, a rectangular area related to a rectangular read request from the decoding processing unit 3, and A rectangular area related to a rectangular read request from the decoding processing unit 4 is shown.

図１７（Ｂ）中、１８はプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求に係る新たなプリフェッチ領域、１９はプリフェッチ領域１８に対応して削除されるプリフェッチ領域、２０はプリフェッチ領域１８の画像データが記憶されるプリフェッチメモリ５内の更新領域を示している。 In FIG. 17B, 18 is a new prefetch area related to the prefetch content update request from the prefetch memory update control unit 6, 19 is a prefetch area deleted corresponding to the prefetch area 18, and 20 is an image of the prefetch area 18. An update area in the prefetch memory 5 in which data is stored is shown.

また、２１は復号処理部３からの矩形読み出し要求に係る復号画面１５内の矩形領域、２２は矩形領域２１に対応するプリフェッチメモリ５内の矩形領域、２３は復号処理部４からの矩形読み出し要求に係る復号画面１５内の矩形領域、２４は矩形領域２３に対応するプリフェッチメモリ５内の矩形領域を示している。 Reference numeral 21 denotes a rectangular area in the decoding screen 15 related to the rectangular reading request from the decoding processing unit 3, 22 denotes a rectangular area in the prefetch memory 5 corresponding to the rectangular area 21, and 23 denotes a rectangular reading request from the decoding processing unit 4. Reference numeral 24 denotes a rectangular area in the prefetch memory 5 corresponding to the rectangular area 23.

この例の場合には、まず、プリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求が調停回路１０に許可されてアドレス生成回路１１に転送される。この結果、アドレス生成回路１１は、プリフェッチメモリ更新制御部６が求める更新領域２０に書き込みアクセスするためのアドレスを生成してプリフェッチメモリ５に与える。この場合、外部メモリ２からプリフェッチ領域１８の画像データが読み出されて、プリフェッチメモリ５の更新領域２０に書き込まれ、プリフェッチメモリ５の更新が実行される。 In the case of this example, first, a prefetch content update request from the prefetch memory update control unit 6 is permitted to the arbitration circuit 10 and transferred to the address generation circuit 11. As a result, the address generation circuit 11 generates an address for write access to the update area 20 obtained by the prefetch memory update control unit 6 and supplies the generated address to the prefetch memory 5. In this case, the image data in the prefetch area 18 is read from the external memory 2 and written in the update area 20 of the prefetch memory 5, and the prefetch memory 5 is updated.

また、この例では、プリフェッチメモリ５の更新中に、復号処理部３からの矩形読み出し要求が発行されているが、この矩形読み出し要求のアドレス生成回路１１への転送は、調停回路１０による調停により許可されず、待ち状態となる。そして、プリフェッチメモリ５の更新が終了すると、復号処理部３からの矩形読み出し要求が調停回路１０に許可されてアドレス生成回路１１に転送される。 In this example, a rectangular read request is issued from the decoding processing unit 3 while the prefetch memory 5 is being updated. The transfer of the rectangular read request to the address generation circuit 11 is performed by arbitration by the arbitration circuit 10. It is not allowed and enters a waiting state. When the update of the prefetch memory 5 is completed, the rectangular read request from the decoding processing unit 3 is permitted to the arbitration circuit 10 and transferred to the address generation circuit 11.

この結果、アドレス生成回路１１は、復号処理部３からの矩形読み出し要求が求める矩形領域２２を読み出しアクセスするためのアドレスを生成してプリフェッチメモリ５に与える。この場合、プリフェッチメモリ５から復号処理部３が要求する画像データが読み出されてスイッチ回路１２を介して復号処理部３に転送される。 As a result, the address generation circuit 11 generates an address for reading and accessing the rectangular area 22 requested by the rectangular read request from the decoding processing unit 3, and provides the address to the prefetch memory 5. In this case, image data requested by the decoding processing unit 3 is read from the prefetch memory 5 and transferred to the decoding processing unit 3 via the switch circuit 12.

また、この例では、プリフェッチメモリ５の更新中に、復号処理部４からの矩形読み出し要求が発行されているが、この矩形読み出し要求のアドレス生成回路１１への転送は、調停回路１０による調停により許可されず、待ち状態となる。そして、プリフェッチメモリ５からの復号処理部３用の画像データの読み出しが終了すると、復号処理部３からの矩形読み出し要求が調停回路１０に許可されてアドレス生成回路１１に転送される。 In this example, a rectangular read request is issued from the decoding processing unit 4 during the update of the prefetch memory 5. The transfer of the rectangular read request to the address generation circuit 11 is performed by arbitration by the arbitration circuit 10. It is not allowed and enters a waiting state. When the reading of the image data for the decoding processing unit 3 from the prefetch memory 5 is finished, the rectangular reading request from the decoding processing unit 3 is permitted to the arbitration circuit 10 and transferred to the address generation circuit 11.

この結果、アドレス生成回路１１は、復号処理部４からの矩形読み出し要求が求める矩形領域２４を読み出しアクセスするためのアドレスを生成してプリフェッチメモリ５に与える。この場合、プリフェッチメモリ５から復号処理部４が要求する画像データが読み出されてスイッチ回路１２を介して復号処理部４に転送される。
特開２００６−３１４８０号公報 As a result, the address generation circuit 11 generates an address for reading and accessing the rectangular area 24 requested by the rectangular read request from the decoding processing unit 4 and gives the address to the prefetch memory 5. In this case, image data requested by the decoding processor 4 is read from the prefetch memory 5 and transferred to the decoding processor 4 via the switch circuit 12.
JP 2006-31480 A

図１４に示す従来のＭＰＥＧデコーダ１においては、プリフェッチメモリ５は１ポート構成のメモリとされているので、プリフェッチメモリ５に対する複数のメモリアクセスを許可することができず、プリフェッチメモリ５に対するアクセスの待ち状態が多く発生してしまうという問題点があった。 In the conventional MPEG decoder 1 shown in FIG. 14, since the prefetch memory 5 is a one-port memory, a plurality of memory accesses to the prefetch memory 5 cannot be permitted, and waiting for access to the prefetch memory 5 is not possible. There was a problem that many states occurred.

本発明は、かかる点に鑑み、複数のメモリアクセス元からのプリフェッチメモリに対するアクセスの待ち状態の発生数を減らし、動画像処理の効率化を図ることができるようにした動画像処理装置を提供することを目的とする。 In view of the above, the present invention provides a moving image processing apparatus capable of reducing the number of waiting states for access to a prefetch memory from a plurality of memory access sources and improving the efficiency of moving image processing. For the purpose.

本発明は、プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備えるというものである。 According to the present invention, in a moving image processing apparatus including a prefetch memory and a plurality of memory access sources to which the prefetch memory is to be accessed, the prefetch memory includes a plurality of individually accessible memories.

本発明によれば、プリフェッチメモリは個々にアクセス可能な複数のメモリを備えるとしたことにより、これら複数のメモリ内の同一メモリに対するアクセス競合が発生しない限り、プリフェッチメモリに対する複数のアクセスを並列処理することができるので、複数のメモリアクセス元からのプリフェッチメモリに対するアクセスの待ち状態の発生数を減らし、動画像処理の効率化を図ることができる。 According to the present invention, since the prefetch memory includes a plurality of individually accessible memories, a plurality of accesses to the prefetch memory are processed in parallel unless there is an access conflict for the same memory in the plurality of memories. Therefore, it is possible to reduce the number of waiting states for access to the prefetch memory from a plurality of memory access sources and to improve the efficiency of moving image processing.

図１は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダを外部メモリとともに示す図である。図１中、３１は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダであり、ＭＰＥＧ方式により圧縮符号化されているＭＰＥＧストリームを復号するものである。３２は外部メモリ（例えば、ＳＤＲＡＭ）であり、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１が復号した復号画面を記憶させるためのものである。 FIG. 1 is a view showing an MPEG decoder, which is an embodiment of a moving image processing apparatus of the present invention, together with an external memory. In FIG. 1, reference numeral 31 denotes an MPEG decoder which is an embodiment of the moving image processing apparatus of the present invention, which decodes an MPEG stream that has been compression-encoded by the MPEG method. Reference numeral 32 denotes an external memory (for example, SDRAM) for storing a decoded screen decoded by the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention.

また、ＭＰＥＧデコーダ３１において、３３、３４は復号処理部、３５はプリフェッチメモリ、３６はプリフェッチメモリ更新制御部、３７はプリフェッチメモリアクセス制御部である。 In the MPEG decoder 31, 33 and 34 are decoding processing units, 35 is a prefetch memory, 36 is a prefetch memory update control unit, and 37 is a prefetch memory access control unit.

復号処理部３３、３４は、ＭＰＥＧストリームの復号に必要な演算処理を行うものであり、プリフェッチメモリ３５が記憶する画像内の矩形領域を参照画像として使用する場合には、それぞれ、矩形読み出し要求をプリフェッチメモリアクセス制御部３７に対して発行する。この矩形読み出し要求には、読み出しを要求する矩形領域の位置情報及びサイズ情報などが含まれる。 The decoding processing units 33 and 34 perform arithmetic processing necessary for decoding the MPEG stream. When the rectangular area in the image stored in the prefetch memory 35 is used as a reference image, a rectangular read request is issued. Issued to the prefetch memory access control unit 37. This rectangular read request includes position information and size information of a rectangular area for which reading is requested.

プリフェッチメモリ３５は、外部メモリ３２が記憶する復号画面の一部分をプリフェッチして記憶するものであり、同一記憶容量の１ポート構成の４個のメモリ（例えば、ＳＲＡＭ）３８＿０〜３８＿３を備えている。 The prefetch memory 35 prefetches and stores a part of the decoding screen stored in the external memory 32, and includes four memories (for example, SRAMs) 38_0 to 38_3 having the same storage capacity and one port configuration.

プリフェッチメモリ更新制御部３６は、プリフェッチメモリ３５の記憶内容の更新を制御するものであり、プリフェッチメモリ３５の記憶内容の更新に必要なプリフェッチ内容更新要求をプリフェッチメモリアクセス制御部３７に対して発行する。このプリフェッチ内容更新要求には、プリフェッチ内容を更新する領域の位置情報及びサイズ情報などが含まれる。 The prefetch memory update control unit 36 controls updating of the storage contents of the prefetch memory 35 and issues a prefetch content update request necessary for updating the storage contents of the prefetch memory 35 to the prefetch memory access control unit 37. . This prefetch content update request includes position information and size information of an area in which prefetch content is updated.

プリフェッチメモリアクセス制御部３７は、復号処理部３３からの矩形読み出し要求を介してのプリフェッチメモリ３５に対するアクセス、復号処理部３４からの矩形読み出し要求を介してのプリフェッチメモリ３５に対するアクセス及びプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求を介してのプリフェッチメモリ３５に対するアクセスを制御するものである。 The prefetch memory access control unit 37 accesses the prefetch memory 35 via a rectangular read request from the decoding processing unit 33, accesses the prefetch memory 35 via a rectangular read request from the decoding processing unit 34, and prefetch memory update control. The access to the prefetch memory 35 via the prefetch content update request from the unit 36 is controlled.

図２はプリフェッチメモリアクセス制御部３７の構成図である。図２中、４０〜４２はアドレス生成回路、４３は調停回路、４４は使用／未使用フラグレジスタ、４５、４６はスイッチ回路である。 FIG. 2 is a configuration diagram of the prefetch memory access control unit 37. In FIG. 2, 40 to 42 are address generation circuits, 43 is an arbitration circuit, 44 is a used / unused flag register, and 45 and 46 are switch circuits.

アドレス生成回路４０は、復号処理部３３に対応して設けられたものであり、復号処理部３３が発行する矩形読み出し要求に含まれる復号処理部３３が要求する復号画面内の矩形領域の位置情報及びサイズ情報に基づいて、メモリ３８＿０〜３８＿３中の対応するメモリに与えるアドレスを生成するものである。 The address generation circuit 40 is provided corresponding to the decoding processing unit 33, and the position information of the rectangular area in the decoding screen requested by the decoding processing unit 33 included in the rectangular read request issued by the decoding processing unit 33. In addition, based on the size information, an address to be given to the corresponding memory in the memories 38_0 to 38_3 is generated.

アドレス生成回路４１は、復号処理部３４に対応して設けられたものであり、復号処理部３４が発行する矩形読み出し要求に含まれる復号処理部３４が要求する復号画面内の矩形領域の位置情報及びサイズ情報に基づいて、メモリ３８＿０〜３８＿３中の対応するメモリに与えるアドレスを生成するものである。 The address generation circuit 41 is provided corresponding to the decoding processing unit 34, and the position information of the rectangular area in the decoding screen requested by the decoding processing unit 34 included in the rectangular read request issued by the decoding processing unit 34. In addition, based on the size information, an address to be given to the corresponding memory in the memories 38_0 to 38_3 is generated.

アドレス生成回路４２は、プリフェッチメモリ更新制御部３６に対応して設けられたものであり、プリフェッチメモリ更新制御部３６が発行するプリフェッチ内容更新要求に含まれるプリフェッチメモリ更新制御部３６が要求するプリフェッチ内容更新領域の位置情報及びサイズ情報に基づいて、メモリ３８＿０〜３８＿３中の対応するメモリに与えるアドレスを生成するものである。 The address generation circuit 42 is provided corresponding to the prefetch memory update control unit 36, and the prefetch content requested by the prefetch memory update control unit 36 included in the prefetch content update request issued by the prefetch memory update control unit 36. Based on the position information and size information of the update area, an address to be given to the corresponding memory in the memories 38_0 to 38_3 is generated.

調停回路４３は、復号処理部３３からの矩形読み出し要求のアドレス生成回路４０への転送、復号処理部３４からの矩形読み出し要求のアドレス生成回路４１への転送及びプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のアドレス生成回路４２への転送を調停するものであり、使用／未使用フラグレジスタ４４を参照し、メモリ３８＿０〜３８＿３中の同一メモリに対するアクセスの競合が発生しないようにするものである。 The arbitration circuit 43 transfers the rectangular read request from the decoding processing unit 33 to the address generation circuit 40, transfers the rectangular reading request from the decoding processing unit 34 to the address generation circuit 41, and prefetches from the prefetch memory update control unit 36. The transfer of the content update request to the address generation circuit 42 is arbitrated, and the used / unused flag register 44 is referred to so as not to cause an access conflict for the same memory in the memories 38_0 to 38_3. .

使用／未使用フラグレジスタ４４は、メモリ３８＿０〜３８＿３の各々がアクセスされて使用中であるか否かを示すものであり、１ビット構成の４個のフラグレジスタ４７＿０〜４７＿３を備えている。 The used / unused flag register 44 indicates whether or not each of the memories 38_0 to 38_3 is accessed and in use, and includes four flag registers 47_0 to 47_3 each having a 1-bit configuration.

フラグレジスタ４７＿０は、メモリ３８＿０に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿０へのアクセスである場合には、制御回路（図示せず）により“１”にセットされ、メモリ３８＿０に対するアクセスが終了すると、制御回路により“０”にリセットされる。 The flag register 47_0 is provided corresponding to the memory 38_0 and has an initial value of “0”. The rectangular read request from the decoding processing unit 33, the rectangular reading request from the decoding processing unit 34, or the prefetch memory update Of the prefetch content update requests from the control unit 36, if the request is an access to the memory 38_0 from the content of the request accepted by the arbitration circuit 43, the control circuit (not shown) sets it to “1”. When the access to the memory 38_0 is completed, the control circuit resets it to “0”.

フラグレジスタ４７＿１は、メモリ３８＿１に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿１へのアクセスである場合には、制御回路により“１”にセットされ、メモリ３８＿１に対するアクセスが終了すると、制御回路により“０”にリセットされる。 The flag register 47_1 is provided corresponding to the memory 38_1, and has an initial value of “0”, a rectangular read request from the decoding processing unit 33, a rectangular reading request from the decoding processing unit 34, or a prefetch memory update. Of the prefetch content update requests from the control unit 36, if the request is an access to the memory 38_1 from the content of the request received by the arbitration circuit 43, the control circuit sets the request to the memory 38_1. When the access is completed, the control circuit resets it to “0”.

フラグレジスタ４７＿２は、メモリ３８＿２に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿２へのアクセスである場合には、制御回路により“１”にセットされ、メモリ３８＿２に対するアクセスが終了すると、制御回路により“０”にリセットされる。 The flag register 47_2 is provided corresponding to the memory 38_2, and has an initial value of “0”, a rectangular read request from the decoding processing unit 33, a rectangular reading request from the decoding processing unit 34, or a prefetch memory update. Of the prefetch content update requests from the control unit 36, when the request is an access to the memory 38_2 from the content of the request received by the arbitration circuit 43, the control circuit sets the request to "1" and When the access is completed, the control circuit resets it to “0”.

フラグレジスタ４７＿３は、メモリ３８＿３に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿３へのアクセスである場合には、制御回路により“１”にセットされ、メモリ３８＿３に対するアクセスが終了すると、制御回路により“０”にリセットされる。 The flag register 47_3 is provided corresponding to the memory 38_3, and has an initial value of “0”, a rectangular read request from the decoding processing unit 33, a rectangular reading request from the decoding processing unit 34, or a prefetch memory update. Of the prefetch content update requests from the control unit 36, if the request is an access to the memory 38_3 from the content of the request received by the arbitration circuit 43, the control circuit sets it to “1” and When the access is completed, the control circuit resets it to “0”.

スイッチ回路４５は、制御信号ＳＷ２に制御され、アドレス生成回路４０がアドレスを生成して出力する場合には、このアドレスをメモリ３８＿０〜３８＿３中の対応するメモリに転送し、アドレス生成回路４１がアドレスを生成して出力する場合には、このアドレスをメモリ３８＿０〜３８＿３中の対応するメモリに転送し、アドレス生成回路４２がアドレスを生成して出力する場合には、このアドレスをメモリ３８＿０〜３８＿３中の対応するメモリに転送するように内部経路を可変とされたものである。制御信号ＳＷ２としては、アドレスの一部を使用することができる。 The switch circuit 45 is controlled by the control signal SW2, and when the address generation circuit 40 generates and outputs an address, this address is transferred to the corresponding memory in the memories 38_0 to 38_3, and the address generation circuit 41 receives the address. Is generated and output, the address is transferred to the corresponding memory in the memories 38_0 to 38_3, and when the address generating circuit 42 generates and outputs the address, the address is stored in the memories 38_0 to 38_3. The internal path is variable so as to transfer to the corresponding memory. A part of the address can be used as the control signal SW2.

スイッチ回路４６は、プリフェッチメモリ３５が出力した画像データを復号処理部３３又は復号処理部３４に転送するためのものであり、スイッチ制御信号ＳＷ３に制御され、復号処理部３３からの矩形読み出し要求に応じてプリフェッチメモリ３５が出力した画像データについては復号処理部３３に転送し、また、復号処理部３４からの矩形読み出し要求に応じてプリフェッチメモリ３５が出力した画像データについては復号処理部３４に転送するように内部経路を可変させるものである。 The switch circuit 46 is for transferring the image data output from the prefetch memory 35 to the decoding processing unit 33 or the decoding processing unit 34. The switch circuit 46 is controlled by the switch control signal SW3 and responds to the rectangular read request from the decoding processing unit 33. Accordingly, the image data output from the prefetch memory 35 is transferred to the decoding processing unit 33, and the image data output from the prefetch memory 35 in response to the rectangular read request from the decoding processing unit 34 is transferred to the decoding processing unit 34. In this way, the internal path is varied.

図３はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域のメモリ３８＿０〜３８＿３への第１の割り当て方法を示す図である。図３中、５０は外部メモリ３２が記憶する復号画面、５１はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域を示しており、プリフェッチ領域のメモリ３８＿０〜３８＿３への第１の割り当て方法は、復号画面５０内のプリフェッチ領域５１を４分割してメモリ３８＿０〜３８＿３に割り当てるように制御するというものである。 FIG. 3 is a diagram showing a first allocation method of prefetch areas to the memories 38_0 to 38_3 to be prefetched by the prefetch memory 35. In FIG. 3, reference numeral 50 denotes a decoding screen stored in the external memory 32, 51 denotes a prefetch area to be prefetched by the prefetch memory 35, and the first allocation method of the prefetch area to the memories 38_0 to 38_3 is performed in the decoding screen 50. The prefetch area 51 is divided into four and is controlled to be allocated to the memories 38_0 to 38_3.

図４は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１に適用して好適なプリフェッチ領域の更新方法を説明するための図である。このプリフェッチ領域の更新方法は、復号画面５０の左上から右下に向かってラスタ順に適当な矩形サイズで更新を行うものである。 FIG. 4 is a diagram for explaining a prefetch area updating method suitable for application to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention. This update method of the prefetch area is performed by updating with an appropriate rectangular size in raster order from the upper left to the lower right of the decoding screen 50.

即ち、このプリフェッチ領域の更新例では、復号画面５０の領域Ａの左上側のブロック０からラスタ順にプリフェッチメモリ３５に読み込まれていき、領域Ａの最後のブロックＭ−１が読み込まれてプリフェッチメモリ３５が一杯になると、次に、復号画面５０の領域Ｂの先頭ブロックＭがプリフェッチメモリ３５に読み込まれ、最初に書き込んだ領域Ａのブロック０が上書きされる形となる。 That is, in this update example of the prefetch area, the block 0 on the upper left side of the area A of the decoding screen 50 is read into the prefetch memory 35 in raster order, and the last block M-1 of the area A is read and prefetch memory 35 is read. Then, the first block M of the area B of the decoding screen 50 is read into the prefetch memory 35, and the block 0 of the area A that was written first is overwritten.

以後、領域Ｂが領域Ａを上書きしながらプリフェッチ処理が進み、プリフェッチメモリ３５が領域Ｂで埋め尽くされると、次は、復号画面５０の領域Ｃで領域Ｂが上書きされる動作となる。なお、このプリフェッチ動作は、復号処理部３３、３４からの同期パルスに合わせて行われる。 Thereafter, when the prefetch process proceeds while the area B overwrites the area A, and the prefetch memory 35 is filled with the area B, the area B is overwritten with the area C of the decoding screen 50 next. This prefetch operation is performed in accordance with the synchronization pulse from the decoding processing units 33 and 34.

図５は調停回路４３による第１調停例を示す図であり、フラグレジスタ４７＿０〜４７＿３の値の全てが“０”、即ち、メモリ３８＿０〜３８＿３のいずれもがアクセスされていない場合に、プリフェッチメモリ更新制御部３６からのメモリ３８＿０に対するプリフェッチ内容更新要求、復号処理部３３からのメモリ３８＿１に対する矩形読み出し要求、復号処理部３４からのメモリ３８＿２に対する矩形読み出し要求がこの順番で調停回路４３に与えられた場合を示している。 FIG. 5 is a diagram showing a first arbitration example by the arbitration circuit 43. When all the values of the flag registers 47_0 to 47_3 are “0”, that is, when any of the memories 38_0 to 38_3 is not accessed, the prefetch memory The prefetch content update request for the memory 38_0 from the update control unit 36, the rectangular read request for the memory 38_1 from the decoding processing unit 33, and the rectangular reading request for the memory 38_2 from the decoding processing unit 34 are given to the arbitration circuit 43 in this order. Shows the case.

図５（Ａ）は調停回路４３による調停結果、図５（Ｂ）はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に係る更新領域、復号処理部３３からの矩形読み出し要求に係る矩形領域、復号処理部３４からの矩形読み出し要求に係る矩形領域を示している。 5A shows an arbitration result by the arbitration circuit 43, FIG. 5B shows an update area related to a prefetch content update request from the prefetch memory update control unit 36, a rectangular area related to a rectangular read request from the decoding processing unit 33, A rectangular area related to a rectangular read request from the decoding processing unit 34 is shown.

図５（Ｂ）中、５３はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求によりプリフェッチメモリ３５に新たに書き込まれるプリフェッチ領域、５４はプリフェッチメモリ３５に新たに書き込まれるプリフェッチ領域５３に対応して削除されるプリフェッチ領域、５５はプリフェッチ領域５３に対応するプリフェッチメモリ３５内の更新領域などを示している。 In FIG. 5B, 53 corresponds to a prefetch area newly written to the prefetch memory 35 in response to a prefetch content update request from the prefetch memory update control unit 36, and 54 corresponds to the prefetch area 53 newly written to the prefetch memory 35. A prefetch area 55 to be deleted indicates an update area in the prefetch memory 35 corresponding to the prefetch area 53.

また、５６は復号処理部３３からの矩形読み出し要求に係る復号画面５０内の矩形領域、５７は矩形領域５６に対応するプリフェッチメモリ３５内の矩形領域、５８は復号処理部３４からの矩形読み出し要求に係る復号画面５０内の矩形領域、５９は矩形領域５８に対応するプリフェッチメモリ３５内の矩形領域を示している。 Reference numeral 56 denotes a rectangular area in the decoding screen 50 related to the rectangular reading request from the decoding processing unit 33, 57 denotes a rectangular area in the prefetch memory 35 corresponding to the rectangular area 56, and 58 denotes a rectangular reading request from the decoding processing unit 34. A rectangular area 59 in the decoding screen 50 according to the reference numeral 59 indicates a rectangular area in the prefetch memory 35 corresponding to the rectangular area 58.

ここで、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求はメモリ３８＿０へのアクセス要求であるから、調停回路４３はフラグレジスタ４７＿０の内容をチェックする。 Here, since the prefetch content update request from the prefetch memory update control unit 36 is an access request to the memory 38_0, the arbitration circuit 43 checks the content of the flag register 47_0.

この場合、フラグレジスタ４７＿０は“０”とされているので、調停回路４３は、メモリ３８＿０を未使用状態と判断し、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のアドレス生成回路４０への転送を許可する。この結果、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込みアクセスが開始される。また、この場合、フラグレジスタ４７＿０に“１”がセットされる。 In this case, since the flag register 47_0 is set to “0”, the arbitration circuit 43 determines that the memory 38_0 is not in use, and sends the prefetch content update request from the prefetch memory update control unit 36 to the address generation circuit 40. Allow transfer. As a result, write access to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 is started. In this case, “1” is set in the flag register 47_0.

また、本例では、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理中に、復号処理部３３が矩形読み出し要求を発行しているが、これはメモリ３８＿１に対するアクセス要求であるから、調停回路４３はフラグレジスタ４７＿１の内容をチェックする。 Further, in this example, during the write process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36, the decoding processing unit 33 issues a rectangular read request, which is an access to the memory 38_1. Since it is a request, the arbitration circuit 43 checks the contents of the flag register 47_1.

この場合、フラグレジスタ４７＿１は“０”とされているので、調停回路４３は、メモリ３８＿１を未使用状態と判断し、復号処理部３３からの矩形読み出し要求のアドレス生成回路４１への転送を許可する。この結果、復号処理部３３からのプリフェッチ内容更新要求に基づいたメモリ３８＿１に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ４７＿１に“１”がセットされる。 In this case, since the flag register 47_1 is set to “0”, the arbitration circuit 43 determines that the memory 38_1 is not in use and permits transfer of the rectangular read request from the decoding processing unit 33 to the address generation circuit 41. To do. As a result, read access to the memory 38_1 based on the prefetch content update request from the decryption processing unit 33 is started. In this case, “1” is set in the flag register 47_1.

また、本例では、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理中及び復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１からの読み出し処理中に、復号処理部３４が矩形読み出し要求を発行しているが、これはメモリ３８＿２に対するアクセス要求であるから、調停回路４３はフラグレジスタ４７＿２の内容をチェックする。 Further, in this example, during the write process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 and the read process from the memory 38_1 based on the rectangular read request from the decode processing unit 33, The processing unit 34 issues a rectangular read request. Since this is an access request to the memory 38_2, the arbitration circuit 43 checks the contents of the flag register 47_2.

この場合、フラグレジスタ４７＿２は“０”とされているので、調停回路４３は、メモリ３８＿２を未使用状態と判断し、復号処理部３４からの矩形読み出し要求のアドレス生成回路４２への転送を許可する。この結果、復号処理部３４からの矩形読み出し要求に基づいたメモリ３８＿２に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ４７＿２は“１”にセットされる。 In this case, since the flag register 47_2 is set to “0”, the arbitration circuit 43 determines that the memory 38_2 is not in use, and permits transfer of the rectangular read request from the decoding processing unit 34 to the address generation circuit 42. To do. As a result, read access to the memory 38_2 based on the rectangular read request from the decoding processing unit 34 is started. In this case, the flag register 47_2 is set to “1”.

そして、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理が終了すると、フラグレジスタ４７＿０は“０”にリセットされ、復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１からの読み出し処理が終了すると、フラグレジスタ４７＿１は“０”にリセットされ、復号処理部３４からの矩形読み出し要求に基づいたメモリ３８＿２からの読み出し処理が終了すると、フラグレジスタ４７＿２は“０”にリセットされる。 When the writing process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 is completed, the flag register 47_0 is reset to “0”, and the memory based on the rectangular read request from the decoding processing unit 33. When the reading process from 38_1 is completed, the flag register 47_1 is reset to “0”. When the reading process from the memory 38_2 based on the rectangular reading request from the decoding processing unit 34 is completed, the flag register 47_2 is set to “0”. Reset.

図６は調停回路４３による第２調停例を示す図であり、フラグレジスタ４７＿０〜４７＿３の値の全てが“０”、即ち、メモリ３８＿０〜３８＿３のいずれもがアクセスされていない場合に、プリフェッチメモリ更新制御部３６からの３８＿０に対するプリフェッチ内容更新要求、復号処理部３３からのメモリ３８＿１に対する矩形読み出し要求、復号処理部３４からのメモリ３８＿１に対する矩形読み出し要求がこの順番で調停回路４３に与えられた場合を示している。 FIG. 6 is a diagram showing a second arbitration example by the arbitration circuit 43. When all the values of the flag registers 47_0 to 47_3 are “0”, that is, when any of the memories 38_0 to 38_3 is not accessed, the prefetch memory When the prefetch content update request for 38_0 from the update control unit 36, the rectangular read request for the memory 38_1 from the decoding processing unit 33, and the rectangular reading request for the memory 38_1 from the decoding processing unit 34 are given to the arbitration circuit 43 in this order. Is shown.

図６（Ａ）は調停回路４３による調停結果、図６（Ｂ）はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に係る更新領域、復号処理部３３からの矩形読み出し要求に係る矩形領域、復号処理部３４からの矩形読み出し要求に係る矩形領域などを示している。 6A shows an arbitration result by the arbitration circuit 43, FIG. 6B shows an update area related to a prefetch content update request from the prefetch memory update control unit 36, a rectangular area related to a rectangular read request from the decoding processing unit 33, A rectangular area related to a rectangular read request from the decoding processing unit 34 is shown.

図６（Ｂ）中、６０は復号処理部３３からの矩形読み出し要求に係る復号画面５０内の矩形領域、６１は矩形領域６０に対応するプリフェッチメモリ３５内の矩形領域を示しており、図６に示す例は、復号処理部３３からの矩形読み出し要求に係る矩形領域６０がプリフェッチメモリ３５内のメモリ３８＿１に含まれる場合であり、その他については、図５に示す例と同様の場合を示している。 6B, reference numeral 60 denotes a rectangular area in the decoding screen 50 related to a rectangular read request from the decoding processing unit 33, and 61 denotes a rectangular area in the prefetch memory 35 corresponding to the rectangular area 60. The example shown in FIG. 5 is a case where the rectangular area 60 related to the rectangular read request from the decoding processing unit 33 is included in the memory 38_1 in the prefetch memory 35, and the other cases are the same as the example shown in FIG. Yes.

この場合、フラグレジスタ４７＿１は“０”とされているので、調停回路４３は、メモリ３８＿１を未使用状態と判断し、復号処理部３３からの矩形読み出し要求のアドレス生成回路４１への転送を許可する。この結果、復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ４７＿１に“１”がセットされる。 In this case, since the flag register 47_1 is set to “0”, the arbitration circuit 43 determines that the memory 38_1 is not in use and permits transfer of the rectangular read request from the decoding processing unit 33 to the address generation circuit 41. To do. As a result, read access to the memory 38_1 based on the rectangular read request from the decoding processing unit 33 is started. In this case, “1” is set in the flag register 47_1.

また、本例では、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理中及び復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１からの読み出し処理中に、復号処理部３４が矩形読み出し要求を発行しているが、これはメモリ３８＿１に対するアクセス要求であるから、調停回路４３はフラグレジスタ４７＿１の内容をチェックする。 Further, in this example, during the write process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 and the read process from the memory 38_1 based on the rectangular read request from the decode processing unit 33, The processing unit 34 issues a rectangular read request, which is an access request to the memory 38_1, so the arbitration circuit 43 checks the contents of the flag register 47_1.

この場合、フラグレジスタ４７＿１は“１”とされているので、調停回路４３は、メモリ３８＿１を使用状態と判断し、復号処理部３４からの矩形読み出し要求のアドレス生成回路４２への転送を許可せず、この結果、復号処理部３４からの矩形読み出し要求は待ち状態となる。 In this case, since the flag register 47_1 is set to “1”, the arbitration circuit 43 determines that the memory 38_1 is in use and permits transfer of the rectangular read request from the decoding processing unit 34 to the address generation circuit 42. As a result, the rectangular read request from the decoding processing unit 34 is in a waiting state.

そして、復号処理部３３からの矩形読み出し要求に基づくメモリ３８＿１からの読み出し処理中に、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理が終了するが、この場合には、フラグレジスタ４７＿０は“０”にリセットされる。 Then, during the read process from the memory 38_1 based on the rectangular read request from the decoding processing unit 33, the write process to the memory 38_0 based on the prefetch content update request from the prefetch memory update control unit 36 ends. The flag register 47_0 is reset to “0”.

その後、復号処理部３３からの矩形読み出し要求に基づくメモリ３８＿１からの読み出しが終了すると、フラグレジスタ４７＿１は“０”にリセットされるので、調停回路４３は、これによりメモリ３８＿１を未使用状態と判断し、復号処理部３４からの矩形読み出し要求のアドレス生成回路４１への転送を許可する。 Thereafter, when reading from the memory 38_1 based on the rectangular read request from the decoding processing unit 33 is completed, the flag register 47_1 is reset to “0”, so that the arbitration circuit 43 determines that the memory 38_1 is unused. Then, transfer of the rectangular read request from the decoding processing unit 34 to the address generation circuit 41 is permitted.

この結果、復号処理部３４からの矩形読み出し要求に基づいたメモリ３８＿１に対する読み出しアクセスが開始される。この場合、フラグレジスタ４７＿１に“１”がセットされる。そして、復号処理部３４からの矩形読み出し要求に基づくメモリ３８＿１からの読み出し要求が終了すると、フラグレジスタ４７＿１は“０”にリセットされる。 As a result, read access to the memory 38_1 based on the rectangular read request from the decoding processing unit 34 is started. In this case, “1” is set in the flag register 47_1. When the read request from the memory 38_1 based on the rectangular read request from the decoding processing unit 34 is completed, the flag register 47_1 is reset to “0”.

図７は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１に適用して好適なプリフェッチ領域の更新方法を説明するための図である。図７中、６５は復号処理部３３、３４が現在復号している画面中の復号処理部３３が復号処理を担当しているマクロブロックラインに対応する復号画面５０内のマクロブロックライン、６６は復号処理部３３が現在復号している画面中のマクロブロックに対応する復号画面５０内のマクロブロックである。 FIG. 7 is a diagram for explaining a prefetch area updating method suitable for application to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention. In FIG. 7, reference numeral 65 denotes a macroblock line in the decoding screen 50 corresponding to the macroblock line in which the decoding processing unit 33 in the screen currently decoded by the decoding processing units 33 and 34 is responsible for decoding processing, and 66 denotes This is a macroblock in the decoding screen 50 corresponding to the macroblock in the screen that the decoding processing unit 33 is currently decoding.

また、６７は復号処理部３３、３４が現在復号している画面中の復号処理部３４が復号処理を担当しているマクロブロックラインに対応する復号画面５０内のマクロブロックライン、６８は復号処理部３４が現在復号している画面中のマクロブロックに対応する復号画面５０内のマクロブロックである。 67 denotes a macroblock line in the decoding screen 50 corresponding to the macroblock line in which the decoding processing unit 34 in the screen currently decoded by the decoding processing units 33 and 34 is responsible for decoding processing, and 68 denotes decoding processing. This is a macroblock in the decoding screen 50 corresponding to the macroblock in the screen that the unit 34 is currently decoding.

図７に示すプリフェッチ領域の更新方法は、復号処理部３３、３４が処理単位とするマクロブロックの処理に合わせて同期パルスをプリフェッチメモリ更新制御部３６に与え、この同期パルスに合わせて、復号画面５０中のマクロブロック６６、６８に先行した領域をプリフェッチするというものである。このようにすると、メモリ３８＿０〜３８＿３のうち、復号処理部３３、３４がアクセスするメモリと、プリフェッチメモリ更新制御部３６がアクセスするメモリとが異なるメモリとなるように制御することが可能となる。 In the prefetch area update method shown in FIG. 7, a synchronization pulse is given to the prefetch memory update control unit 36 in accordance with the processing of the macroblock as a processing unit by the decoding processing units 33 and 34, and the decoding screen is synchronized with this synchronization pulse. The area preceding macroblocks 66 and 68 in 50 is prefetched. In this way, it is possible to control the memories 38_0 to 38_3 so that the memory accessed by the decoding processing units 33 and 34 and the memory accessed by the prefetch memory update control unit 36 are different.

ここで、５３は前述したプリフェッチメモリ３５に新たに書き込まれるプリフェッチ領域、５５はプリフェッチ領域５３に対応するプリフェッチメモリ３５内の更新領域であるが、このような更新方法を採用する場合には、プリフェッチメモリ更新制御部３６がメモリ３８＿０にアクセスしているときに、復号処理部３３は、例えば、矩形領域６９のように、メモリ３８＿１中の矩形領域にアクセスし、復号処理部３４は、例えば、矩形領域７０のように、メモリ３８＿２中の矩形領域にアクセスするように制御することができる。 Here, 53 is a prefetch area newly written in the prefetch memory 35, and 55 is an update area in the prefetch memory 35 corresponding to the prefetch area 53. When such an update method is adopted, the prefetch area is used. When the memory update control unit 36 is accessing the memory 38_0, the decoding processing unit 33 accesses a rectangular area in the memory 38_1, such as the rectangular area 69, and the decoding processing unit 34 is, for example, a rectangular area. As in the area 70, it is possible to control to access a rectangular area in the memory 38_2.

図８はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域のメモリ３８＿０〜３８＿３への第２の割り当て方法を示す図である。図８中、７５、７６は外部メモリ３２が記憶する復号画面であり、プリフェッチ領域のメモリ３８＿０〜３８＿３への第２の割り当て方法は、参照画面として２画面の復号画面７５、７６を必要とする場合には、復号画面７５内のプリフェッチ領域７７はメモリ３８＿０、３８＿１に割り当て、復号画面７６内のプリフェッチ領域７８はメモリ３８＿２、３８＿３に割り当てるように制御するというものである。 FIG. 8 is a diagram showing a second method of assigning prefetch areas to the memories 38_0 to 38_3 that the prefetch memory 35 prefetches. In FIG. 8, 75 and 76 are decoding screens stored in the external memory 32, and the second allocation method of the prefetch area to the memories 38_0 to 38_3 requires two decoding screens 75 and 76 as reference screens. In this case, the prefetch area 77 in the decoding screen 75 is assigned to the memories 38_0 and 38_1, and the prefetch area 78 in the decoding screen 76 is controlled to be assigned to the memories 38_2 and 38_3.

図９はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域のメモリ３８＿０〜３８＿３への第３の割り当て方法を示す図である。図９中、８０〜８３は外部メモリ３２が記憶する復号画面であり、プリフェッチ領域のメモリ３８＿０〜３８＿３への第３の割り当て方法は、参照画面として４画面の復号画面８０〜８３を必要とする場合には、復号画面８０内のプリフェッチ領域８４はメモリ３８＿０に割り当て、復号画面８１内のプリフェッチ領域８５はメモリ３８＿１に割り当て、復号画面８２内のプリフェッチ領域８６はメモリ３８＿２に割り当て、復号画面８３内のプリフェッチ領域８７はメモリ３８＿３に割り当てるように制御するというものである。 FIG. 9 is a diagram showing a third method of assigning prefetch areas to the memories 38_0 to 38_3, which the prefetch memory 35 prefetches. In FIG. 9, reference numerals 80 to 83 denote decryption screens stored in the external memory 32. The third allocation method of the prefetch area to the memories 38_0 to 38_3 requires four decryption screens 80 to 83 as reference screens. In this case, the prefetch area 84 in the decoding screen 80 is allocated to the memory 38_0, the prefetch area 85 in the decoding screen 81 is allocated to the memory 38_1, the prefetch area 86 in the decoding screen 82 is allocated to the memory 38_2, and the decoding screen 83 The prefetch area 87 is controlled to be allocated to the memory 38_3.

図１０はフレーム構造のＭＰＥＧストリームの一部分を示す図であり、フレーム構造のＭＰＥＧストリームを復号する場合において、Ｐピクチャを復号する場合には、必要とする参照画は一枚であり、例えば、Ｐ_n+3フレームを復号する場合には、Ｐ_nフレームの復号画面が参照され、Ｐ_n+6フレームを復号する場合には、Ｐ_n+3フレームの復号画面が参照される。これに対して、Ｂピクチャを復号する場合には、必要とする参照画は２枚であり、例えば、Ｂ_n+1フレーム及びＢ_n+2フレームを復号する場合には、Ｐ_nフレームの復号画面とＰ_n+3フレームの復号画面が参照される。 FIG. 10 is a diagram showing a part of a frame-structured MPEG stream. When a frame-structured MPEG stream is decoded, when decoding a P picture, only one reference picture is required. _When decoding the _{n + 3} frame, the decoding screen of the P _n frame is referred to, and when decoding the P _{n + 6} frame, the decoding screen of the P _{n + 3} frame is referred to. On the other hand, when a B picture is decoded, two reference images are required. For example, when a B _{n + 1} frame and a B _{n + 2} frame are decoded, a P _n frame is decoded. The screen and the P _{n + 3} frame decoding screen are referenced.

図１１は図１０に示すＰ_n+3、Ｂ_n+1、Ｂ_n+2及びＰ_n+6の各フレームを復号する場合に適用して好適なプリフェッチ領域のメモリ３８＿０〜３８＿３への割り当て切り替え方法を示す図である。ここで、Ｐ_n+3フレーム、Ｂ_n+1フレーム、Ｂ_n+2フレーム及びＰ_n+6フレームの順に復号する場合において、Ｐ_n+3フレームを復号する場合には、図３に示す第１の割り当て方法を使用して、Ｐ_nフレームの復号画面内のプリフェッチ領域をメモリ３８＿０〜３８＿３に割り当てるようにする。 FIG. 11 shows an example of switching the allocation of prefetch areas to the memories 38_0 to 38_3, which is suitable for decoding each frame of _{Pn + 3} , _{Bn + 1} , _{Bn + 2} and _{Pn + 6} shown in FIG. It is a figure which shows a method. Here, in the case of decoding in the order of the P _{n + 3} frame, the B _{n + 1} frame, the B _{n + 2} frame, and the P _{n + 6} frame, the P _{n + 3} frame is decoded as shown in FIG. 1 is used to allocate the prefetch area in the decoding screen of the P _n frame to the memories 38_0 to 38_3.

次に、Ｂ_n+1フレーム及びＢ_n+2フレームを順に復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐ_n+3フレームの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐ_nフレームの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。そして、次に、Ｐ_n+6フレームを復号する場合には、図３に示す第１の割り当て方法を使用して、Ｐ_n+3フレームの復号画面内のプリフェッチ領域をメモリ３８＿０〜３８＿３に割り当てるようにする。 Next, when the B _{n + 1} frame and the B _{n + 2} frame are sequentially decoded, the second allocation method shown in FIG. 8 is used to store the prefetch area in the decoding screen of the P _{n + 3} frame. The prefetch areas in the decoding screen of the P _n frame are allocated to the memories 38_2 and 38_3. Next, when decoding the P _{n + 6} frame, the first allocation method shown in FIG. 3 is used to allocate the prefetch areas in the decoding screen of the P _{n + 3} frame to the memories 38_0 to 38_3. Like that.

このように、プリフェッチを行う復号画面数をピクチャタイプによって適切に切り替える場合には、適切な数の復号画面のプリフェッチを行うことができる。また、このようにしても、メモリ３８＿０〜３８＿３のうち、異なるメモリにアクセスする場合には、パラレルにアクセスに行うことができ、効率的なアクセスを行うことができる。 Thus, when the number of decoded screens to be prefetched is appropriately switched depending on the picture type, an appropriate number of decoded screens can be prefetched. Also in this way, when accessing a different one of the memories 38_0 to 38_3, the access can be performed in parallel, and efficient access can be performed.

図１２はフィールド構造のＭＰＥＧストリームの一部分を示す図であり、フィールド構造のＭＰＥＧストリームを復号する場合において、Ｐフィールド・ピクチャを復号する場合には、必要とする参照画は２枚であり、例えば、Ｐ_n+3トップフィールドを復号する場合には、Ｐ_nトップフィールド及びＰ_nボトムフィールドの復号画面が参照され、Ｐ_n+3ボトムフィールドを復号する場合には、Ｐ_n+3トップフィールド及びＰ_nボトムフィールドの復号画面が参照される。なお、図１２及び図１３では、トップを（Ｔ）、ボトムを（Ｂ）で示している。 FIG. 12 is a diagram showing a part of a field-structured MPEG stream. When a field-structured MPEG stream is decoded, when decoding a P-field picture, two reference pictures are required. When decoding the P _{n + 3} top field, the decoding screen of the P _n top field and the P _n bottom field is referred to, and when decoding the P _{n + 3} bottom field, the P _{n + 3} top field and The decoding screen of the P _n bottom field is referred to. In FIGS. 12 and 13, the top is indicated by (T) and the bottom is indicated by (B).

また、Ｐ_n+6トップフィールドを復号する場合には、Ｐ_n+3トップフィールド及びＰ_n+3ボトムフィールドの復号画面が参照され、Ｐ_n+6ボトムフィールドを復号する場合には、Ｐ_n+6トップフィールド及びＰ_n+3ボトムフィールドの復号画面が参照される。 Further, when decoding the P _{n + 6} top field, the decoding screen of the P _{n + 3} top field and the P _{n + 3} bottom field is referred to, and when decoding the P _{n + 6} bottom field, P _n The decoding screen of ₊₆ top field and P _{n + 3} bottom field is referred to.

これに対して、Ｂフィールド・ピクチャを復号する場合には、必要とする参照画は４枚であり、例えば、Ｂ_n+1トップフィールド、Ｂ_n+1ボトムフィールド、Ｂ_n+2トップフィールド及びＢ_n+2ボトムフィールドを復号する場合には、Ｐ_n+3トップフィールドの復号画面、Ｐ_n+3ボトムフィールドの復号画面、Ｐ_nトップフィールドの復号画面及びＰ_nボトムフィールドの復号画面が参照される。 On the other hand, when decoding a B field picture, four reference images are required, for example, a B _{n + 1} top field, a B _{n + 1} bottom field, a B _{n + 2} top field, and When decoding B _{n + 2} bottom field, refer to P _{n + 3} top field decoding screen, P _{n + 3} bottom field decoding screen, P _n top field decoding screen, and P _n bottom field decoding screen. Is done.

図１３は図１２に示すＰ_n+3トップ、Ｐ_n+3ボトム、Ｂ_n+1トップ、Ｂ_n+1ボトム、Ｂ_n+2トップ、Ｂ_n+2ボトム、Ｐ_n+6トップ及びＰ_n+6ボトムの各フィールドを復号する場合に適用して好適なプリフェッチ領域のメモリ３８＿０〜３８＿３への割り当て切り替え方法を示す図である。 FIG. 13 shows the P _{n + 3} top, P _{n + 3} bottom, B _{n + 1} top, B _{n + 1} bottom, B _{n + 2} top, B _{n + 2} bottom, P _{n + 6} top and P shown in FIG. It is a figure which shows the switching method of allocation to the memory 38_0-38_3 of the prefetch area | region suitable for the case where each field of _{n + 6} bottom is decoded.

ここで、Ｐ_n+3トップフィールド、Ｐ_n+3ボトムフィールド、Ｂ_n+1トップフィールド、Ｂ_n+1ボトムフィールド、Ｂ_n+2トップフィールド、Ｂ_n+2ボトムフィールド、Ｐ_n+6トップフィールド及びＰ_n+6ボトムフィールドの順に復号する場合において、Ｐ_n+3トップフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐ_nトップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐ_nボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。 Here, P _{n + 3} top field, P _{n + 3} bottom field, B _{n + 1} top field, B _{n + 1} bottom field, B _{n + 2} top field, B _{n + 2} bottom field, P _{n + 6} top in the case of decoding in the order of the field and P _{n + 6} bottom field, the case of decoding the P n _{+ 3} top field, using a second allocation method illustrated in FIG. 8, the decoded picture of P _n top field Are allocated to the memories 38_0 and 38_1, and the prefetch areas in the decoding screen of the P _n bottom field are allocated to the memories 38_2 and 38_3.

次に、Ｐ_n+3ボトムフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐ_n+3トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐ_nボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。 Next, when decoding the P _{n + 3} bottom field, the second allocation method shown in FIG. 8 is used to allocate the prefetch area in the decoding screen of the P _{n + 3} top field to the memories 38_0 and 38_1. , P _n The prefetch area in the decoding screen of the bottom field is allocated to the memories 38_2 and 38_3.

次に、Ｂ_n+1トップフィールド、Ｂ_n+1ボトムフィールド、Ｂ_n+2トップフィールド及びＢ_n+2ボトムフィールドを順に復号する場合には、図９に示す第３の割り当て方法を使用して、Ｐ_n+3トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０に割り当て、Ｐ_n+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿１に割り当て、Ｐ_nトップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２に割り当て、Ｐ_nボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿３に割り当てるようにする。 Next, when sequentially decoding the B _{n + 1} top field, the B _{n + 1} bottom field, the B _{n + 2} top field, and the B _{n + 2} bottom field, the third allocation method shown in FIG. 9 is used. The prefetch area in the decoding screen of the P _{n + 3} top field is allocated to the memory 38_0, the prefetch area in the decoding screen of the P _{n + 3} bottom field is allocated to the memory 38_1, and the prefetch in the decoding screen of the P _n top field is allocated. The area is allocated to the memory 38_2, and the prefetch area in the decoding screen of the P _n bottom field is allocated to the memory 38_3.

次に、Ｐ_n+6トップフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐ_n+3トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐ_n+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。そして、次に、Ｐ_n+6ボトムフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐ_n+6トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐ_n+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。 Next, when decoding the P _{n + 6} top field, the second allocation method shown in FIG. 8 is used to allocate the prefetch area in the decoding screen of the P _{n + 3} top field to the memories 38_0 and 38_1. , P _{n + 3} Bottom field prefetch areas in the decoding screen are allocated to the memories 38_2 and 38_3. Next, when decoding the P _{n + 6} bottom field, the second allocation method shown in FIG. 8 is used to store the prefetch areas in the decoding screen of the P _{n + 6} top field in the memories 38_0, 38_1. And the prefetch area in the decoding screen of the P _{n + 3} bottom field is allocated to the memories 38_2 and 38_3.

本例の場合、Ｐフィールド処理時において、２個の復号処理部３３、３４から、どちらか一方の参照フィールドに同時に参照画のリクエストが発行された場合でも、一方の参照フィールドは２つのメモリに割り当てられているので、別々のメモリにアクセスされた場合には、パラレルで処理可能である。 In the case of this example, even when a request for a reference image is simultaneously issued to one of the reference fields from the two decoding processing units 33 and 34 during the P field processing, one reference field is stored in two memories. Since they are allocated, when different memories are accessed, they can be processed in parallel.

また、Ｂフィールド処理時に、２個の復号処理部３３、３４から、４つの参照面の１つの面に同時にリクエストが発行されると、１つの参照面は、１つのメモリに割り当てられているので、どちらかを待たせる必要があるが、異なる参照面にアクセスが発生した場合には、パラレルで処理可能である。 Further, when a request is issued simultaneously to one of the four reference surfaces from the two decoding processing units 33 and 34 during the B field processing, one reference surface is allocated to one memory. It is necessary to wait for either one, but when an access occurs to a different reference plane, it can be processed in parallel.

以上のように、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１においては、プリフェッチメモリ３５は、個々にアクセス可能な４個のメモリ３８＿０〜３８＿３を備えるとともに、復号処理部３３用のアドレス生成回路４０、復号処理部３４用のアドレス生成回路４１、プリフェッチメモリ更新制御部３６用のアドレス生成回路４２を備え、更に、調停回路４３は、使用／未使用フラグレジスタ４４を参照することにより、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６によるメモリ３８＿０〜３８＿３内の同一メモリに対するアクセスが衝突しないようにしている。 As described above, in the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention, the prefetch memory 35 includes the four memories 38_0 to 38_3 that can be accessed individually, and for the decoding processing unit 33. Address generation circuit 40, address generation circuit 41 for decoding processing unit 34, address generation circuit 42 for prefetch memory update control unit 36, and arbitration circuit 43 refer to used / unused flag register 44. Thus, access to the same memory in the memories 38_0 to 38_3 by the decoding processing unit 33, the decoding processing unit 34, and the prefetch memory update control unit 36 is prevented from colliding.

したがって、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１によれば、メモリ３８＿０〜３８＿３内の同一メモリに対するアクセス競合が発生しない限り、プリフェッチメモリ３５に対する複数のアクセスを並列処理することができるので、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６からのプリフェッチメモリ３５に対するアクセスの待ち状態の発生数を減らし、復号処理の効率化を図ることができる。 Therefore, according to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention, a plurality of accesses to the prefetch memory 35 are processed in parallel as long as there is no access conflict with the same memory in the memories 38_0 to 38_3. Therefore, the number of waiting states for access to the prefetch memory 35 from the decoding processing unit 33, the decoding processing unit 34, and the prefetch memory update control unit 36 can be reduced, and the efficiency of the decoding process can be improved.

また、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１によれば、適切な数の復号画面のプリフェッチを行うことができ、更に、プリフェッチを行う復号画面数をピクチャタイプによって適切に切り替えることができるので、この点からも、復号処理の効率化を図ることができる。 Further, according to the MPEG decoder 31 which is an embodiment of the moving image processing apparatus of the present invention, an appropriate number of decoded screens can be prefetched, and the number of decoded screens to be prefetched can be appropriately determined depending on the picture type. Since switching is possible, the efficiency of the decoding process can also be improved from this point.

なお、本発明の動画像処理装置の一実施形態では、２個の復号処理部を設けるようにした場合について説明したが、本発明は、２個の復号処理部を設ける場合に限定されるものではなく、複数の復号処理部を設ける動画像処理装置に適用することができる。 In the embodiment of the moving image processing apparatus of the present invention, the case where two decoding processing units are provided has been described. However, the present invention is limited to the case where two decoding processing units are provided. Instead, the present invention can be applied to a moving image processing apparatus provided with a plurality of decoding processing units.

また、本発明の動画像処理装置の一実施形態では、本発明の動画像処理装置をＭＰＥＧデコーダに適用した場合を例にして説明したが、本発明は、ＭＰＥＧエンコーダにも適用することができるものであり、この場合には、復号処理部の代わりに、符号化処理部が設けられる。 In the embodiment of the moving image processing apparatus of the present invention, the case where the moving image processing apparatus of the present invention is applied to an MPEG decoder has been described as an example. However, the present invention can also be applied to an MPEG encoder. In this case, an encoding processing unit is provided instead of the decoding processing unit.

ここで、本発明の動画像処理装置を整理すると、本発明の動画像処理装置には、少なくとも、以下の動画像処理装置が含まれる。 Here, when the moving image processing apparatus of the present invention is arranged, the moving image processing apparatus of the present invention includes at least the following moving image processing apparatuses.

（付記１）プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備えることを特徴とする動画像処理装置。 (Supplementary note 1) A moving image processing apparatus comprising a prefetch memory and a plurality of memory access sources to which the prefetch memory is to be accessed, wherein the prefetch memory comprises a plurality of individually accessible memories. Image processing device.

（付記２）前記複数のメモリアクセス元の各々に対応させて前記プリフェッチメモリに与えるアドレスを生成するアドレス生成回路を備えることを特徴とする付記１に記載の動画像処理装置。 (Supplementary note 2) The moving image processing apparatus according to supplementary note 1, further comprising an address generation circuit that generates an address to be given to the prefetch memory in association with each of the plurality of memory access sources.

（付記３）前記複数のメモリアクセス元のいずれかのメモリアクセス元から前記プリフェッチメモリへのアクセスがあった場合、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされていない場合のみ、前記いずれかのメモリアクセス元によるアクセスを許可することにより、前記複数のメモリアクセス元からの前記プリフェッチメモリへのアクセスを調停する調停回路を備えることを特徴とする付記２に記載の動画像処理装置。 (Supplementary Note 3) When there is an access to the prefetch memory from any one of the plurality of memory access sources, there is another memory to be accessed by any one of the plurality of memory access sources. An arbitration circuit that arbitrates access to the prefetch memory from the plurality of memory access sources by permitting access by any one of the memory access sources only when the memory access source is not accessed. The moving image processing apparatus according to Supplementary Note 2, which is a feature.

（付記４）前記複数のメモリの各々が現在アクセスされているか否かを示すフラグレジスタを備え、前記調停回路は、前記フラグレジスタが示す内容により、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされているか否かを判断することを特徴とする付記３に記載の動画像処理装置。 (Supplementary Note 4) A flag register indicating whether or not each of the plurality of memories is currently accessed is provided, and the arbitration circuit is configured to access any one of the plurality of memories according to the contents indicated by the flag register. 4. The moving image processing apparatus according to appendix 3, wherein it is determined whether or not a memory to be accessed by an original is accessed by another memory access source.

（付記５）前記プリフェッチメモリは、前記複数のメモリアクセス元のうち、復号処理部又は符号化処理部の復号処理又は符号化処理に同期して、前記復号処理部又は前記符号化処理部が現在処理しているマクロブロックより先行した領域の画像データをプリフェッチするように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。 (Additional remark 5) The said prefetch memory is the said decoding process part or the said encoding process part being synchronized with the decoding process or encoding process of a decoding process part or an encoding process part among these memory access sources. The moving image processing apparatus according to any one of supplementary notes 1 to 4, wherein the moving image processing apparatus is controlled so as to prefetch image data in a region preceding the macro block being processed.

（付記６）前記プリフェッチメモリは、復号処理又は符号化処理する画面に必要な復号画面が１画面である場合には、該１画面の復号画面の一部分が前記複数のメモリに割り当られるように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。 (Additional remark 6) When the decoding screen required for the screen to perform decoding processing or encoding processing is one screen, the prefetch memory is configured such that a part of the decoding screen of the one screen is allocated to the plurality of memories. The moving image processing apparatus according to any one of supplementary notes 1 to 4, which is controlled.

（付記７）前記プリフェッチメモリは、復号処理又は符号化処理する画面に必要な復号画面が複数画面である場合には、該複数画面の復号画面のそれぞれの一部分が前記複数のメモリ中の少なくとも異なる１つのメモリに割り当てられるように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。 (Appendix 7) In the prefetch memory, when there are a plurality of decoding screens necessary for a decoding process or a screen to be encoded, each of the decoding screens of the plurality of screens is at least different in the plurality of memories. The moving image processing apparatus according to any one of supplementary notes 1 to 4, wherein the moving image processing apparatus is controlled so as to be allocated to one memory.

（付記８）前記プリフェッチメモリは、復号処理又は符号化処理する画面の画像特徴パラメータに応じて、前記復号処理又は符号化処理対象の１画面又は複数画面に対応する復号画面の一部分の前記複数のメモリへの割り当てを切り替えられるように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。 (Supplementary note 8) The prefetch memory is configured to store the plurality of the decoding screens corresponding to one screen or a plurality of screens to be decoded or encoded according to an image feature parameter of the screen to be decoded or encoded. The moving image processing apparatus according to any one of supplementary notes 1 to 4, wherein the moving image processing apparatus is controlled so that the allocation to the memory can be switched.

（付記９）前記画像特徴パラメータは、復号処理又は符号化処理する画面のピクチャ構造およびピクチャタイプのいずれか一方又は両方であることを特徴とする付記８に記載の動画像処理装置。 (Supplementary note 9) The moving image processing apparatus according to supplementary note 8, wherein the image feature parameter is one or both of a picture structure and a picture type of a screen to be decoded or encoded.

本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダを外部メモリとともに示す図である。It is a figure which shows the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention with an external memory. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダが備えるプリフェッチメモリアクセス制御部の構成図である。It is a block diagram of the prefetch memory access control part with which the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention is provided. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおけるプリフェッチメモリがプリフェッチするプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの第１の割り当て方法を示す図である。It is a figure which shows the 1st allocation method to four memories in the prefetch memory of the prefetch area | region which the prefetch memory in the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention prefetches. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダに適用して好適なプリフェッチ領域の更新方法を説明するための図である。It is a figure for demonstrating the update method of the prefetch area | region suitable for applying to the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおける調停回路による第１調停例を示す図である。It is a figure which shows the 1st arbitration example by the arbitration circuit in the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおける調停回路による第２調停例を示す図である。It is a figure which shows the 2nd arbitration example by the arbitration circuit in the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダに適用して好適なプリフェッチ領域の更新方法を説明するための図である。It is a figure for demonstrating the update method of the prefetch area | region suitable for applying to the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおけるプリフェッチメモリがプリフェッチするプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの第２の割り当て方法を示す図である。It is a figure which shows the 2nd allocation method to four memories in the prefetch memory of the prefetch area | region which the prefetch memory in the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention prefetches. 本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおけるプリフェッチメモリがプリフェッチするプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの第３の割り当て方法を示す図である。It is a figure which shows the 3rd allocation method to four memories in the prefetch memory of the prefetch area | region which the prefetch memory in the MPEG decoder which is one Embodiment of the moving image processing apparatus of this invention prefetches. フレーム構成のＭＰＥＧストリームの一部分を示す図である。It is a figure which shows a part of MPEG stream of a frame structure. 図１０に示すＰ_n+3、Ｂ_n+1、Ｂ_n+2、Ｐ_n+6の各フレームを復号する場合に適用して好適なプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの割り当て切り替え方法を示す図である。Assignment of prefetch areas to four memories in the prefetch memory suitable for decoding each frame of P _{n + 3} , B _{n + 1} , B _{n + 2} , and P _{n + 6} shown in FIG. It is a figure which shows the switching method. フィールド構造のＭＰＥＧストリームの一部分を示す図である。It is a figure which shows a part of MPEG stream of a field structure. 図１２に示すＰ_n+3（Ｔ）、Ｐ_n+3（Ｂ）、Ｂ_n+1（Ｔ）、Ｂ_n+1（Ｂ）、Ｂ_n+2（Ｔ）、Ｂ_n+2（Ｂ）、Ｐ_n+6（Ｔ）、Ｐ_n+6（Ｂ）の各フィールドを復号する場合に適用して好適なプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの割り当て切り替え方法を示す図である。P _{n + 3} (T), P _{n + 3} (B), B _{n + 1} (T), B _{n + 1} (B), B _{n + 2} (T), B _{n + 2} (B ), P _{n + 6} (T), P _{n + 6} (B) is a diagram showing a method for switching the assignment of prefetch areas to four memories in the prefetch memory suitable for decoding. is there. 従来のＭＰＥＧデコーダの一例を外部メモリとともに示す図である。It is a figure which shows an example of the conventional MPEG decoder with an external memory. 図１４に示す従来のＭＰＥＧデコーダが備えるプリフェッチメモリアクセス制御部の構成図である。FIG. 15 is a configuration diagram of a prefetch memory access control unit provided in the conventional MPEG decoder shown in FIG. 14. 図１４に示す従来のＭＰＥＧデコーダが備えるプリフェッチメモリがプリフェッチする外部メモリが記憶する復号画面内の領域とプリフェッチメモリの記憶領域との関係を示す図である。It is a figure which shows the relationship between the area | region in the decoding screen which the external memory which the prefetch memory with which the conventional MPEG decoder shown in FIG. 14 is provided memorize | stores, and the storage area of a prefetch memory. 図１４に示す従来のＭＰＥＧデコーダが備えるプリフェッチメモリアクセス制御部内の調停回路による調停例を説明するための図である。FIG. 15 is a diagram for explaining an arbitration example by an arbitration circuit in a prefetch memory access control unit included in the conventional MPEG decoder shown in FIG. 14.

符号の説明Explanation of symbols

１…従来のＭＰＥＧデコーダ
２…外部メモリ
３、４…復号処理部
５…プリフェッチメモリ
６…プリフェッチメモリ更新制御部
７…プリフェッチメモリアクセス制御部
１０…調停回路
１１…アドレス生成回路
１２…スイッチ回路
１５…復号画面
１６…プリフェッチ領域
３１…本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ
３２…外部メモリ
３３、３４…復号処理部
３５…プリフェッチメモリ
３６…プリフェッチメモリ更新制御部
３７…プリフェッチメモリアクセス制御部
３８＿０〜３８＿３…メモリ
４０〜４２…アドレス生成回路
４３…調停回路
４４…使用／未使用フラグレジスタ
４５、４６…スイッチ回路
４７＿０〜４７＿３…フラグレジスタ
５０…復号画面
５１…プリフェッチ領域
５３…新たなプリフェッチ領域
５４…削除されるプリフェッチ領域
５５…更新領域
５６〜６１…矩形領域
６５…マクロブロックライン
６６…マクロブロック
６７…マクロブロックライン
６８…マクロブロック
６９、７０…矩形領域
７５、７６…復号画面
７７、７８…プリフェッチ領域
８０〜８３…復号画面
８４〜８７…プリフェッチ領域

DESCRIPTION OF SYMBOLS 1 ... Conventional MPEG decoder 2 ... External memory 3, 4 ... Decoding processing part 5 ... Prefetch memory 6 ... Prefetch memory update control part 7 ... Prefetch memory access control part 10 ... Arbitration circuit 11 ... Address generation circuit 12 ... Switch circuit 15 ... Decoding screen 16 ... Prefetch area 31 ... MPEG decoder as an embodiment of the moving image processing apparatus of the present invention 32 ... External memory 33, 34 ... Decoding processing unit 35 ... Prefetch memory 36 ... Prefetch memory update control unit 37 ... Prefetch memory access Control unit 38_0 to 38_3 ... Memory 40-42 ... Address generation circuit 43 ... Arbitration circuit 44 ... Used / unused flag register 45, 46 ... Switch circuit 47_0-47_3 ... Flag register 50 ... Decoding screen 51 ... Prefetch area 53 ... New Preff H area 54 ... Prefetch area 55 to be deleted 55 ... Update area 56 to 61 ... Rectangle area 65 ... Macro block line 66 ... Macro block 67 ... Macro block line 68 ... Macro block 69, 70 ... Rectangular area 75, 76 ... Decoding screen 77 78 ... Prefetch area 80-83 ... Decoding screen 84-87 ... Prefetch area

Claims

プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、
前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備える
ことを特徴とする動画像処理装置。 In a moving image processing apparatus comprising a prefetch memory and a plurality of memory access sources for accessing the prefetch memory,
The moving image processing apparatus, wherein the prefetch memory includes a plurality of individually accessible memories.

前記複数のメモリアクセス元の各々に対応させて前記プリフェッチメモリに与えるアドレスを生成するアドレス生成回路を備える
ことを特徴とする請求項１に記載の動画像処理装置。 The moving image processing apparatus according to claim 1, further comprising an address generation circuit that generates an address to be given to the prefetch memory in association with each of the plurality of memory access sources.

前記複数のメモリアクセス元のいずれかのメモリアクセス元から前記プリフェッチメモリへのアクセスがあった場合、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされていない場合のみ、前記いずれかのメモリアクセス元によるアクセスを許可することにより、前記複数のメモリアクセス元からの前記プリフェッチメモリへのアクセスを調停する調停回路を備える
ことを特徴とする請求項２に記載の動画像処理装置。 When there is an access to the prefetch memory from any one of the plurality of memory access sources, the memory to be accessed by any one of the plurality of memories is another memory access source. An arbitration circuit that arbitrates access to the prefetch memory from the plurality of memory access sources by permitting access by any one of the memory access sources only when not accessed by the memory. Item 3. The moving image processing apparatus according to Item 2.

前記プリフェッチメモリは、前記複数のメモリアクセス元のうち、復号処理部又は符号化処理部の復号処理又は符号化処理に同期して、前記復号処理部又は前記符号化処理部が現在処理しているマクロブロックより先行した領域の画像データをプリフェッチするように制御される
ことを特徴とする請求項１〜３のいずれか一項に記載の動画像処理装置。 The prefetch memory is currently processed by the decoding processing unit or the encoding processing unit in synchronization with the decoding processing or the encoding processing of the decoding processing unit or the encoding processing unit among the plurality of memory access sources. The moving image processing apparatus according to claim 1, wherein the moving image processing apparatus is controlled to prefetch image data in an area preceding the macroblock.

前記プリフェッチメモリは、復号処理又は符号化処理する画面の画像特徴パラメータに応じて、前記復号処理又は符号化処理対象の１画面又は複数画面に対応する復号画面の一部分の前記複数のメモリへの割り当てを切り替えられるように制御されることを特徴とする請求項１〜４のいずれか一項に記載の動画像処理装置。

The prefetch memory allocates a part of a decoded screen corresponding to one or a plurality of screens to be decoded or encoded to the plurality of memories according to an image feature parameter of a screen to be decoded or encoded. The moving image processing apparatus according to claim 1, wherein the moving image processing apparatus is controlled so as to be switched.