JP2008058857A - Driving method, driving circuit, electrooptic device and electronic equipment - Google Patents
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Abstract
Description
本発明は、駆動方法、駆動回路、電気光学装置及び電子機器に関する。 The present invention relates to a driving method, a driving circuit, an electro-optical device, and an electronic apparatus.
従来より、電子機器に用いられる液晶パネル（広義には表示パネル、更に広義には電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下ＴＦＴと略す。）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。 2. Description of the Related Art Conventionally, as a liquid crystal panel (display panel in a broad sense, electro-optical device in a broad sense) used for electronic equipment, a simple matrix type liquid crystal panel, a thin film transistor (hereinafter abbreviated as TFT), and the like are switched. An active matrix type liquid crystal panel using an element is known.
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が難しい。 The simple matrix method is easier to reduce power consumption than the active matrix method, but it is difficult to increase the number of colors and display a moving image. On the other hand, the active matrix method is suitable for multicolor and moving image display, but it is difficult to reduce power consumption.
近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望を強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきている。 In recent years, in portable electronic devices such as mobile phones, there is an increasing demand for multicolor and moving image display in order to provide high-quality images. Therefore, an active matrix type liquid crystal panel has been used instead of the simple matrix type liquid crystal panel which has been used so far.
このような液晶パネルとして、アモルファスシリコン液晶パネルやポリシリコン液晶パネルが採用されている。アモルファスシリコン液晶パネルは、例えばガラス基板上にアモルファスシリコン薄膜を成長させる等により製造コストが抑えられる反面、キャリアの移動度が小さいため、液晶パネル上にトランジスタ等を形成して利用することが難しい。一方、ポリシリコン液晶パネルは、新規な製造装置が必要となり製造コストが高くなる反面、キャリアの移動度が大きく、液晶パネル上にトランジスタを作り込める点で実装面積の削減に寄与できる。 As such a liquid crystal panel, an amorphous silicon liquid crystal panel or a polysilicon liquid crystal panel is employed. An amorphous silicon liquid crystal panel can be manufactured at a low cost, for example, by growing an amorphous silicon thin film on a glass substrate. However, since the mobility of carriers is small, it is difficult to use a transistor or the like on a liquid crystal panel. On the other hand, the polysilicon liquid crystal panel requires a new manufacturing apparatus and increases the manufacturing cost. On the other hand, the carrier mobility is large, and a transistor can be formed on the liquid crystal panel, which can contribute to a reduction in mounting area.
ところで、近年の高画質化に対する要求により液晶パネルの画素数が増加する傾向にある。そのため、ソース線に階調電圧を供給するための端子数が増加し、液晶パネルと該ソース線を駆動するソースドライバ（広義には駆動回路）との配線が困難になる傾向がある。そこで、ポリシリコン液晶パネルのソース線を駆動するソースドライバは、ソース出力毎に複数のソース線に対する階調電圧を時分割で出力するマルチ駆動を行うようにして、ソースドライバ及び液晶パネルの端子数を削減させることが行われている。
しかしながら、ポリシリコン液晶パネルは、上述のように製造コストが高く、コスト高を招くという問題がある。この点、アモルファスシリコン液晶パネルでは製造コストを低く抑えることができるので、低コスト化に有利である。 However, the polysilicon liquid crystal panel has a problem of high manufacturing cost and high cost as described above. In this respect, the amorphous silicon liquid crystal panel can be manufactured at a low cost, which is advantageous for cost reduction.
一方、液晶パネルを駆動する駆動回路では、高精細化及び多階調化が要求される一方、より一層の低コスト化が求められている。そこで、駆動回路の駆動方式としてマルチ駆動を採用すると、ソース出力（駆動部や階調電圧を選択する回路等）が共用されるため回路規模を大幅に削減でき、顕著な低コスト化を実現できる。 On the other hand, a drive circuit for driving a liquid crystal panel is required to have higher definition and multi-gradation, while further cost reduction is required. Therefore, when multi-driving is adopted as the driving method of the driving circuit, since the source output (the driving unit, the circuit for selecting the gradation voltage, etc.) is shared, the circuit scale can be greatly reduced, and a remarkable cost reduction can be realized. .
多階調化の要求に対しては、階調電圧の種類を増やす必要があり、階調電圧を供給する階調信号線の配置領域が増える。この多階調化の要求に対しては、擬似階調を採用することも考えられるが、画質を考慮すると擬似階調を採用しないことが望ましい。従って、多階調化の要求に対して、駆動方式としてマルチ駆動を採用することで、リアルな多階調化を実現すると共に駆動回路の回路規模を大幅に削減できる。 In response to the demand for multi-gradation, it is necessary to increase the types of gradation voltages, and the arrangement area of gradation signal lines for supplying gradation voltages increases. In response to the demand for multi-gradation, it is conceivable to employ pseudo gradation, but it is desirable not to employ pseudo gradation in consideration of image quality. Therefore, by adopting multi-driving as a driving method in response to the demand for multi-gradation, real multi-gradation can be realized and the circuit scale of the drive circuit can be greatly reduced.
また、高精細化の要求に対しては、ソース線の本数が増加し、駆動回路のソース出力の増加に伴い駆動回路の回路規模が増大する。従って、高精細化の要求に対しては、駆動方式としてマルチ駆動を採用することで、高精細化を実現すると共に駆動回路の回路規模を大幅に削減できる。 Further, in response to the demand for higher definition, the number of source lines increases, and the circuit scale of the drive circuit increases as the source output of the drive circuit increases. Therefore, in response to the demand for higher definition, by adopting multi-driving as the driving method, higher definition can be realized and the circuit scale of the drive circuit can be greatly reduced.
ところが、ポリシリコン液晶パネルと比較すると製造コストが格段に安価なアモルファスシリコン液晶パネルでは、キャリアの移動度が非常に小さく、パネル基板上に形成されたトランジスタの駆動能力が非常に小さい。そのため、特許文献１に開示された技術であっても、画素に階調電圧を書き込む時間が長くなったり、或いは書き込み時間を確保するためにトランジスタのサイズを非常に大きくしたりしなければならない。 However, an amorphous silicon liquid crystal panel, which is much less expensive to manufacture than a polysilicon liquid crystal panel, has a very low carrier mobility and a very low driving capability of a transistor formed on the panel substrate. Therefore, even with the technique disclosed in Patent Document 1, it takes a long time to write a gradation voltage to a pixel, or the size of a transistor must be very large in order to secure the writing time.
図１４に、一般的なアモルファスシリコン液晶パネルに形成される画素の等価回路の一例を示す。 FIG. 14 shows an example of an equivalent circuit of a pixel formed in a general amorphous silicon liquid crystal panel.
アモルファスシリコン液晶パネルには、複数のソース線と複数のゲート線とが配置され、例えば各ソース線と各ゲート線との交差位置に画素が形成される。各画素には、スイッチ素子としての薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴ）が設けられ、ＴＦＴのゲートにゲート線ＧＬ、該ＴＦＴのソースにソース線ＳＬが接続される。該ＴＦＴのドレインに画素電極（或いは画素電極及び保持容量）が接続される。選択されたゲート線ＧＬによりＴＦＴが導通状態となったとき、ソース線ＳＬに与えられた階調電圧が画素電極に印加される。画素電極と対向して対向電極が設けられおり、画素電極と対向電極との間に挟持される液晶（広義には電気光学物質）の印加電圧に応じて画素の透過率が変化する。 In the amorphous silicon liquid crystal panel, a plurality of source lines and a plurality of gate lines are arranged. For example, pixels are formed at the intersections of the source lines and the gate lines. Each pixel is provided with a thin film transistor (hereinafter referred to as TFT) as a switching element, and a gate line GL is connected to a gate of the TFT, and a source line SL is connected to a source of the TFT. A pixel electrode (or a pixel electrode and a storage capacitor) is connected to the drain of the TFT. When the TFT is turned on by the selected gate line GL, the gradation voltage applied to the source line SL is applied to the pixel electrode. A counter electrode is provided to face the pixel electrode, and the transmittance of the pixel changes according to the applied voltage of the liquid crystal (electro-optical material in a broad sense) sandwiched between the pixel electrode and the counter electrode.
そこで、ＴＦＴのオン抵抗値Ｒと画素電極の容量値ＣとからなるＣＲ積分回路を考えると、ソース線に階調電圧が供給されてから画素電極に書き込まれるまでの画素書き込み時間を計算できる。 Therefore, when considering a CR integration circuit composed of the on-resistance value R of the TFT and the capacitance value C of the pixel electrode, the pixel writing time from when the gradation voltage is supplied to the source line until writing to the pixel electrode can be calculated.
図１５に、一般的なＣＲ積分回路の容量の印加電圧の変化を示す。 FIG. 15 shows a change in the applied voltage of the capacitor of a general CR integration circuit.
図１５に示すように、最大振幅の９９％の電圧が容量に印加されるまでの時間ｔ９９％は、以下の式で求められる。 As shown in FIG. 15, a time t 99% until a voltage having a maximum amplitude of 99% is applied to the capacitor is obtained by the following equation.
ｔ９９％＝−Ｃ×Ｒ×ｌｎ（１−０．９９）＝４．６ＣＲ ・・・（１）
アモルファスシリコン液晶パネルに形成されたソース線の１本当たりの容量は例えば２０ｐＦであり、ＴＦＴのオン抵抗値Ｒは例えば１０ＭΩであり、画素電極の容量値Ｃは例えば０．２〜０．３ｐＦである。従って、（１）式は、次式のような値になる。
t 99% = −C × R × ln (1-0.99) = 4.6CR (1)
The capacitance per source line formed in the amorphous silicon liquid crystal panel is, for example, 20 pF, the on-resistance value R of the TFT is, for example, 10 MΩ, and the capacitance value C of the pixel electrode is, for example, 0.2 to 0.3 pF. is there. Therefore, the equation (1) becomes a value as the following equation.
ｔ９９％＝４．６×０．２ｐＦ×１０ＭΩ＝９．２μｓ ・・・（２）
即ち、アモルファスシリコン液晶パネルでは、画素の書き込み時間に約１０マイクロ秒かかることになる。アモルファスシリコン液晶パネルの画面サイズがＱＶＧＡ（Quarter Video Graphics Array）サイズであるものとすると、１Ｈ（１水平走査期間）が５０マイクロ秒であるため、極性反転駆動に伴う対向電極電圧の変化時間やゲート線の選択電圧の変化時間等のマージンを考慮すると、３マルチ駆動が限界と考えられる。
t 99% = 4.6 × 0.2 pF × 10 MΩ = 9.2 μs (2)
That is, in the amorphous silicon liquid crystal panel, it takes about 10 microseconds for the pixel writing time. Assuming that the screen size of the amorphous silicon liquid crystal panel is QVGA (Quarter Video Graphics Array) size, 1H (1 horizontal scanning period) is 50 microseconds. Considering a margin such as a change time of the line selection voltage, 3 multi-drive is considered to be the limit.
以上のように、従来ではアモルファスシリコン液晶パネルをマルチ駆動する場合では、３マルチ駆動が限界と考えられていた。しかしながら、多階調化及び高精細化を実現し、より一層の低コスト化を図る観点から、アモルファスシリコン液晶パネルでも、６以上のマルチ数でマルチ駆動できることが望ましい。なぜなら、マルチ数を増加させるほど、駆動回路の回路規模の削減効果が大きくなるからである。なお、マルチ数が増加してポリシリコン液晶パネルでの画素の書き込み時間を確保できなくなった場合でも、更にマルチ数を増加させることが可能な駆動方式が望まれる。 As described above, conventionally, when multi-driving an amorphous silicon liquid crystal panel, 3 multi-driving has been considered the limit. However, from the viewpoint of realizing multi-gradation and high definition and further cost reduction, it is desirable that even an amorphous silicon liquid crystal panel can be multi-driven with a multi-number of 6 or more. This is because the effect of reducing the circuit scale of the drive circuit increases as the number of multis increases. It should be noted that even when the number of multis increases and it becomes impossible to secure the pixel writing time in the polysilicon liquid crystal panel, a drive system capable of further increasing the number of multis is desired.
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、例えばアモルファスシリコン液晶パネルに好適な駆動方式であって、これまで以上のマルチ数でマルチ駆動を実現できる駆動方法、駆動回路、電気光学装置及び電子機器を提供することにある。 The present invention has been made in view of the technical problems as described above, and an object of the present invention is, for example, a driving method suitable for an amorphous silicon liquid crystal panel, and a multi-drive with a multi-number higher than before. The present invention provides a driving method, a driving circuit, an electro-optical device, and an electronic apparatus that can realize the above.
上記課題を解決するために本発明は、
ソース線とスイッチ素子を介して接続される画素電極を有する電気光学装置を駆動するための駆動方法であって、
前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧を、前記スイッチ素子を介して前記画素電極に印加する駆動方法に関係する。
In order to solve the above problems, the present invention
A driving method for driving an electro-optical device having a pixel electrode connected to a source line via a switch element,
Supplying a gradation voltage to the source line, and storing a charge corresponding to the gradation voltage in a parasitic capacitance of the source line or a capacitor connected to the source line;
The present invention relates to a driving method in which a voltage corresponding to the charge accumulated in the parasitic capacitance or the capacitor is applied to the pixel electrode through the switch element during the writing period of the pixel electrode after the charge accumulation period.
また本発明は、
複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有する電気光学装置を駆動するための駆動方法であって、
前記複数のソース線の各ソース線に対応した階調電圧を各ソース線に時分割で供給して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに各階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧を各画素電極に印加する駆動方法に関係する。
The present invention also provides
A driving method for driving an electro-optical device having a plurality of source lines, a plurality of switch elements, and a plurality of pixel electrodes, each pixel electrode being connected to each source line via each switch element,
A gray scale voltage corresponding to each source line of the plurality of source lines is supplied to each source line in a time-sharing manner, and a charge corresponding to each gray scale voltage is applied to a parasitic capacitance of each source line or a capacitor connected to each source line. Accumulate
Each parasitic capacitor is connected via each switch element connected to the pixel electrode selected in the one horizontal scanning period in the writing period of the pixel electrode after the charge accumulation period provided in one horizontal scanning period. Alternatively, it relates to a driving method in which a voltage corresponding to the electric charge accumulated in each capacitor is applied to each pixel electrode.
上記のいずれかの発明においては、１水平走査期間内では、まず電荷の蓄積期間内にソース線の寄生容量又は該ソース線に接続されたキャパシタに階調電圧に対応した電荷を蓄積させる。一般的な出力回路であれば、ソース線の寄生容量又は該キャパシタの容量に対して電荷を充放電するだけであれば高速に実現できる。その後、同じ１水平走査期間内に設けられた電荷の蓄積期間後の画素電極の書き込み期間に、当該１水平走査期間内に選択される画素電極に、スイッチ素子を介してソース線の電圧を一斉に印加される。従って、アモルファスシリコン液晶パネルのようにスイッチ素子としてのＴＦＴの駆動能力が低い場合であっても、画素電極の書き込み期間だけ十分に確保してやれば、画素電極に所望の電圧を印加することが可能となる。即ち、上記のいずれかの発明によれば、電荷の蓄積期間では、マルチ数が３を超えるマルチ駆動でソース線を駆動し、その後、画素電極への書き込みを行うことができるため、例えばアモルファスシリコン液晶パネルに対して、６以上のマルチ数でマルチ駆動を行うことができ、多階調化や高精細化を実現し、且つ回路規模を大幅に削減して駆動回路の低コスト化を図ることができるようになる。 In any one of the above-described inventions, in one horizontal scanning period, first, a charge corresponding to a gradation voltage is accumulated in a parasitic capacitance of a source line or a capacitor connected to the source line within a charge accumulation period. If it is a general output circuit, it can be realized at high speed only by charging / discharging the parasitic capacitance of the source line or the capacitance of the capacitor. After that, in the pixel electrode writing period after the charge accumulation period provided in the same one horizontal scanning period, the voltage of the source line is simultaneously applied to the pixel electrodes selected in the one horizontal scanning period via the switch element. To be applied. Therefore, even if the driving capability of a TFT as a switching element is low as in an amorphous silicon liquid crystal panel, it is possible to apply a desired voltage to the pixel electrode as long as the pixel electrode has a sufficient writing period. Become. That is, according to any of the above inventions, in the charge accumulation period, the source line can be driven by multi-drive with a multi-number exceeding 3 and then writing to the pixel electrode can be performed. Multi-driving can be performed on a liquid crystal panel with a multi-number of 6 or more, realizing multi-gradation and high-definition, and greatly reducing the circuit scale to reduce the cost of the driving circuit Will be able to.
また本発明に係る駆動方法では、
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することができる。
In the driving method according to the present invention,
The pixel electrode writing period is:
After the charge accumulation period, the process can be ended when a period corresponding to a time constant based on at least the ON resistance value of the switch element and the capacitance value of the pixel electrode has elapsed.
本発明によれば、確実に画素電極の書き込み期間を確保できる。 According to the present invention, the writing period of the pixel electrode can be surely ensured.
また本発明に係る駆動方法では、
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であってもよい。
In the driving method according to the present invention,
The gradation voltage supplied to each source line is
It may be a voltage shifted to a higher potential side by a predetermined potential than the potential of the gradation voltage to be supplied.
また本発明に係る駆動方法では、
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であってもよい。
In the driving method according to the present invention,
The gradation voltage supplied to each source line is
The voltage may be shifted based on the ratio of the parasitic capacitance of the source line or the capacitance value of the capacitor connected to the source line and the capacitance value of the pixel electrode.
上記のいずれかの発明によれば、ソース線と画素電極との間でスイッチ素子を介した電荷の移動に伴うソース線の電圧降下分を補うことができるので、画質を劣化させずに所望の階調電圧を画素電極に印加できるようになる。 According to any one of the above inventions, it is possible to compensate for the voltage drop of the source line that accompanies the movement of the charge via the switch element between the source line and the pixel electrode. A gradation voltage can be applied to the pixel electrode.
また本発明は、
ソース線とスイッチ素子を介して接続される画素電極を有する電気光学装置を駆動するための駆動回路であって、
階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記ソース線を駆動するソース線駆動回路とを含み、
前記ソース線駆動回路が、前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記ソース線駆動回路による電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧が、前記スイッチ素子を介して前記画素電極に印加される駆動回路に関係する。
The present invention also provides
A drive circuit for driving an electro-optical device having a pixel electrode connected to a source line via a switch element,
A gradation voltage generating circuit for generating gradation voltages;
A source line driving circuit for driving the source line based on the gradation voltage,
The source line driving circuit supplies a gradation voltage to the source line, and accumulates a charge corresponding to the gradation voltage in a parasitic capacitance of the source line or a capacitor connected to the source line;
In the writing period of the pixel electrode after the charge accumulation period by the source line driver circuit, a voltage corresponding to the charge accumulated in the parasitic capacitance or the capacitor is applied to the pixel electrode through the switch element. Related to the drive circuit.
また本発明は、
複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有する電気光学装置を駆動するための駆動回路であって、
各ソース線に対応した階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記複数のソース線を駆動するソース線駆動回路と、
前記複数のソース線の各ソース線に対応した階調電圧が時分割多重化された電圧から各ソース線に対応した階調電圧を分離するための分離回路とを含み、
前記分離回路が、各ソース線に対応した階調電圧を分離して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに当該階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧が各画素電極に印加される駆動回路に関係する。
The present invention also provides
A drive circuit for driving an electro-optical device having a plurality of source lines, a plurality of switch elements, and a plurality of pixel electrodes, each pixel electrode being connected to each source line via each switch element,
A gradation voltage generating circuit for generating a gradation voltage corresponding to each source line;
A source line driving circuit for driving the plurality of source lines based on the gradation voltage;
A separation circuit for separating a gradation voltage corresponding to each source line from a voltage obtained by time-division-multiplexing gradation voltages corresponding to each source line of the plurality of source lines,
The separation circuit separates the gradation voltage corresponding to each source line and accumulates the charge corresponding to the gradation voltage in the parasitic capacitance of each source line or the capacitor connected to each source line,
Each parasitic capacitor is connected via each switch element connected to the pixel electrode selected in the one horizontal scanning period in the writing period of the pixel electrode after the charge accumulation period provided in one horizontal scanning period. Alternatively, it relates to a drive circuit in which a voltage corresponding to the charge accumulated in each capacitor is applied to each pixel electrode.
上記のいずれかの発明においては、１水平走査期間内では、まず電荷の蓄積期間内にソース線の寄生容量又は該ソース線に接続されたキャパシタに階調電圧に対応した電荷を蓄積させる。一般的な出力回路であれば、ソース線の寄生容量又は該キャパシタの容量に対して電荷を充放電するだけであれば高速に実現できる。その後、同じ１水平走査期間内に設けられた電荷の蓄積期間後の画素電極の書き込み期間に、当該１水平走査期間内に選択される画素電極に、スイッチ素子を介してソース線の電圧を一斉に印加される。従って、アモルファスシリコン液晶パネルのようにスイッチ素子としてのＴＦＴの駆動能力が低い場合であっても、画素電極の書き込み期間だけ十分に確保してやれば、画素電極に所望の電圧を印加することが可能となる。即ち、上記のいずれかの発明によれば、電荷の蓄積期間では、マルチ数が３を超えるマルチ駆動でソース線を駆動し、その後、画素電極への書き込みを行うことができるため、例えばアモルファスシリコン液晶パネルに対して、６以上のマルチ数でマルチ駆動を行うことができ、多階調化や高精細化を実現し、且つ回路規模を大幅に削減して駆動回路の低コスト化を図ることができるようになる。 In any one of the above-described inventions, in one horizontal scanning period, first, a charge corresponding to a gradation voltage is accumulated in a parasitic capacitance of a source line or a capacitor connected to the source line within a charge accumulation period. If it is a general output circuit, it can be realized at high speed only by charging / discharging the parasitic capacitance of the source line or the capacitance of the capacitor. After that, in the pixel electrode writing period after the charge accumulation period provided in the same one horizontal scanning period, the voltage of the source line is simultaneously applied to the pixel electrodes selected in the one horizontal scanning period via the switch element. To be applied. Therefore, even if the driving capability of a TFT as a switching element is low as in an amorphous silicon liquid crystal panel, it is possible to apply a desired voltage to the pixel electrode as long as the pixel electrode has a sufficient writing period. Become. That is, according to any of the above inventions, in the charge accumulation period, the source line can be driven by multi-drive with a multi-number exceeding 3 and then writing to the pixel electrode can be performed. Multi-driving can be performed on a liquid crystal panel with a multi-number of 6 or more, realizing multi-gradation and high-definition, and greatly reducing the circuit scale to reduce the cost of the driving circuit Will be able to.
また本発明に係る駆動回路では、
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することができる。
In the driving circuit according to the present invention,
The pixel electrode writing period is:
After the charge accumulation period, the process can be ended when a period corresponding to a time constant based on at least the ON resistance value of the switch element and the capacitance value of the pixel electrode has elapsed.
本発明によれば、確実に画素電極の書き込み期間を確保できる。 According to the present invention, the writing period of the pixel electrode can be surely ensured.
また本発明に係る駆動回路では、
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であってもよい。
In the driving circuit according to the present invention,
The gradation voltage supplied to each source line is
It may be a voltage shifted to a higher potential side by a predetermined potential than the potential of the gradation voltage to be supplied.
また本発明に係る駆動回路では、
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であってもよい。
In the driving circuit according to the present invention,
The gradation voltage supplied to each source line is
The voltage may be shifted based on the ratio of the parasitic capacitance of the source line or the capacitance value of the capacitor connected to the source line and the capacitance value of the pixel electrode.
上記のいずれかの発明によれば、ソース線と画素電極との間でスイッチ素子を介した電荷の移動に伴うソース線の電圧降下分を補うことができるので、画質を劣化させずに所望の階調電圧を画素電極に印加できるようになる。 According to any one of the above inventions, it is possible to compensate for the voltage drop of the source line that accompanies the movement of the charge via the switch element between the source line and the pixel electrode. A gradation voltage can be applied to the pixel electrode.
また本発明に係る駆動回路では、
前記ソース線駆動回路が、
第１〜第Ｐ（Ｐは２以上の整数）の色成分の各色成分に設けられた第１〜第Ｐの演算増幅器を含み、
第ｒ（１≦ｒ≦Ｐ、ｒは整数）の演算増幅器が、
１水平走査期間内に、前記複数のソース線のうち第ｒの色成分用に設けられた各ソース線に時分割で階調電圧を供給することができる。
In the driving circuit according to the present invention,
The source line driving circuit is
Including first to Pth operational amplifiers provided for each of the first to Pth (P is an integer of 2 or more) color components;
The r-th operational amplifier (1 ≦ r ≦ P, r is an integer) is
Within one horizontal scanning period, a gradation voltage can be supplied to each source line provided for the r-th color component among the plurality of source lines in a time division manner.
本発明においては、色成分毎に演算増幅器が設けられ、各演算増幅器が同じ色成分のソース線を駆動する。これにより、演算増幅器のばらつきに起因して、同じ階調電圧を出力する場合でも区切り線が発生する現象を回避して、画質を向上させることができるようになる。 In the present invention, an operational amplifier is provided for each color component, and each operational amplifier drives a source line of the same color component. As a result, even when the same gradation voltage is output due to variations in operational amplifiers, it is possible to improve the image quality by avoiding a phenomenon in which a dividing line is generated.
また本発明に係る駆動回路では、
前記画素電極を選択するためのゲート線駆動回路を含み、
前記ゲート線駆動回路が、
少なくとも前記電荷の蓄積期間後に、前記スイッチ素子と接続される前記画素電極を選択する選択信号を出力することができる。
In the driving circuit according to the present invention,
A gate line driving circuit for selecting the pixel electrode;
The gate line driving circuit includes:
A selection signal for selecting the pixel electrode connected to the switch element can be output at least after the charge accumulation period.
本発明によれば、ゲート線駆動回路を含む駆動回路の回路規模を大幅に削減できるようになる。 According to the present invention, the circuit scale of a drive circuit including a gate line drive circuit can be greatly reduced.
また本発明は、
複数のソース線と、
複数のゲート線と、
各スイッチ素子が、各ソース線及び各ゲート線に接続される複数のスイッチ素子と、
各画素電極が、各スイッチ素子に接続される複数の画素電極と、
前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
The present invention also provides
Multiple source lines,
Multiple gate lines,
A plurality of switch elements each connected to each source line and each gate line;
A plurality of pixel electrodes each pixel electrode connected to each switch element;
The present invention relates to an electro-optical device including any one of the drive circuits described above that drives the plurality of source lines.
本発明によれば、例えばアモルファスシリコン液晶パネルのようにマルチ駆動に適さないと考えられていた電気光学装置の低コスト化を実現できるようになる。 According to the present invention, it is possible to reduce the cost of an electro-optical device that has been considered unsuitable for multi-drive, such as an amorphous silicon liquid crystal panel.
また本発明は、
上記のいずれか記載の駆動回路を含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic device including any one of the drive circuits described above.
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic apparatus including the electro-optical device described above.
本発明によれば、低コストで、画像表示の多階調化及び高精細化を実現した電子機器を提供できる。 According to the present invention, it is possible to provide an electronic device that realizes multi-gradation and high definition of image display at low cost.
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.
１． 液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶装置について説明するが、他の液晶装置についても、本実施形態における駆動回路を適用できる。
1. Liquid Crystal Device FIG. 1 shows an outline of the configuration of an active matrix liquid crystal device according to this embodiment. Here, an active matrix type liquid crystal device will be described, but the drive circuit in this embodiment can also be applied to other liquid crystal devices.
液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、アモルファスシリコン液晶パネルであり、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。 The liquid crystal device 10 includes a liquid crystal display (LCD) panel (display panel in a broad sense, electro-optical device in a broader sense) 20. The LCD panel 20 is an amorphous silicon liquid crystal panel, and is formed on a glass substrate, for example. On this glass substrate, a plurality of gate lines (scanning lines) GL1 to GLM (M is an integer of 2 or more) arranged in the Y direction and extending in the X direction, and a source line arranged in the X direction and extending in the Y direction, respectively. (Data lines) SL1 to SLN (N is an integer of 2 or more) are arranged. The pixel region corresponds to the intersection position of the gate line GLm (1 ≦ m ≦ M, m is an integer, the same applies hereinafter) and the source line SLn (1 ≦ n ≦ N, n is an integer, the same applies hereinafter). (Pixel) is provided, and a thin film transistor (hereinafter abbreviated as TFT) 22 mn is disposed in the pixel region.
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学素子）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。 The gate of the TFT 22mn is connected to the gate line GLn. The source of the TFT 22mn is connected to the source line SLn. The drain of the TFT 22mn is connected to the pixel electrode 26mn. A liquid crystal (electro-optical element in a broad sense) is sealed between the pixel electrode 26mn and a counter electrode 28mn facing the pixel electrode 26mn, thereby forming a liquid crystal capacitor (a liquid crystal element in a broad sense) 24mn. The transmittance of the pixel changes according to the applied voltage between the pixel electrode 26mn and the counter electrode 28mn. The counter electrode voltage Vcom is supplied to the counter electrode 28mn.
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。 Such an LCD panel 20 includes, for example, a first substrate on which pixel electrodes and TFTs are formed and a second substrate on which counter electrodes are formed, and a liquid crystal as an electro-optical material is interposed between the two substrates. It is formed by enclosing.
従って、ＬＣＤパネル２０は、スイッチ素子としてのＴＦＴを介してソース線と接続される画素電極を有するということができる。またＬＣＤパネル２０は、複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有するということができる。 Therefore, it can be said that the LCD panel 20 has a pixel electrode connected to the source line via the TFT as a switch element. Further, it can be said that the LCD panel 20 has a plurality of source lines, a plurality of switch elements, and a plurality of pixel electrodes in which each pixel electrode is connected to each source line via each switch element.
液晶装置１０は、ＬＣＤパネル２０を駆動する表示ドライバ（広義には駆動回路）９０を含む。表示ドライバ９０は、ソースドライバ３０を含む。ソースドライバ３０は、各ソース線に対応した階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮの各ソース線を駆動する。表示ドライバ９０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、１垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。表示ドライバ９０は、ソースドライバ３０及びゲートドライバ３２の少なくとも一方が省略された構成であってもよい。 The liquid crystal device 10 includes a display driver (drive circuit in a broad sense) 90 that drives the LCD panel 20. The display driver 90 includes the source driver 30. The source driver 30 drives each source line of the source lines SL1 to SLN of the LCD panel 20 based on gradation data corresponding to each source line. The display driver 90 can include a gate driver (scan driver in a broad sense) 32. The gate driver 32 scans the gate lines GL1 to GLM of the LCD panel 20 within one vertical scanning period. The display driver 90 may have a configuration in which at least one of the source driver 30 and the gate driver 32 is omitted.
液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。 The liquid crystal device 10 can include a power supply circuit 100. The power supply circuit 100 generates voltages necessary for driving the source lines and supplies them to the source driver 30. The power supply circuit 100 generates, for example, power supply voltages VDDH and VSSH necessary for driving a source line of the source driver 30 and a voltage of a logic unit of the source driver 30.
また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。 The power supply circuit 100 generates a voltage necessary for scanning the gate line and supplies it to the gate driver 32.
更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。 Further, the power supply circuit 100 generates a counter electrode voltage Vcom. In accordance with the timing of the polarity inversion signal POL generated by the source driver 30, the power supply circuit 100 generates a common electrode voltage Vcom that periodically repeats the high potential side voltage VCOMH and the low potential side voltage VCOML on the LCD panel 20. Output to electrode.
液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。より具体的には、表示コントローラ３８は、ゲートドライバ３２に対し、各ゲート線を選択する選択電圧の立ち上がりタイミング及び立ち下がりタイミングを設定できる。また表示コントローラ３８は、ソースドライバ３０に対して、ソース線をマルチ駆動する期間を設定できる。 The liquid crystal device 10 can include a display controller 38. The display controller 38 controls the source driver 30, the gate driver 32, and the power supply circuit 100 according to contents set by a host such as a central processing unit (hereinafter abbreviated as CPU) (not shown). For example, the display controller 38 sets an operation mode and supplies an internally generated vertical synchronization signal and horizontal synchronization signal to the source driver 30 and the gate driver 32. More specifically, the display controller 38 can set the rising timing and falling timing of the selection voltage for selecting each gate line for the gate driver 32. Further, the display controller 38 can set a period during which the source lines are multi-driven for the source driver 30.
なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。 In FIG. 1, the liquid crystal device 10 includes the power supply circuit 100 or the display controller 38, but at least one of these may be provided outside the liquid crystal device 10. Alternatively, the liquid crystal device 10 may be configured to include a host.
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。 The source driver 30 may incorporate at least one of the gate driver 32 and the power supply circuit 100.
更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、表示ドライバ９０（ソースドライバ３０及びゲートドライバ３２）が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、各スイッチ素子が複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動するソースドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。 Furthermore, some or all of the source driver 30, the gate driver 32, the display controller 38, and the power supply circuit 100 may be formed on the LCD panel 20. For example, in FIG. 2, the display driver 90 (the source driver 30 and the gate driver 32) is formed on the LCD panel 20. As described above, the LCD panel 20 includes a plurality of source lines, a plurality of gate lines, and a plurality of switch elements in which each switch element is connected to each gate line of the plurality of gate lines and each source line of the plurality of source lines. And a source driver for driving a plurality of source lines. A plurality of pixels are formed in the pixel formation region 80 of the LCD panel 20.
２． ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。
2. Gate Driver FIG. 3 shows a configuration example of the gate driver 32 of FIG.
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。 The gate driver 32 includes a shift register 40, a level shifter 42, and an output buffer 44.
シフトレジスタ４０は、各フリップフロップが各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。 The shift register 40 includes a plurality of flip-flops in which each flip-flop is provided corresponding to each gate line and sequentially connected. When the shift register 40 holds the start pulse signal STV in the flip-flop in synchronization with the clock signal CPV, the shift register 40 sequentially shifts the start pulse signal STV to the adjacent flip-flop in synchronization with the clock signal CPV. The clock signal CPV input here is a horizontal synchronizing signal, and the start pulse signal STV is a vertical synchronizing signal.
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。 The level shifter 42 shifts the voltage level from the shift register 40 to a voltage level corresponding to the liquid crystal element of the LCD panel 20 and the transistor capability of the TFT. As this voltage level, for example, a high voltage level of 20 V to 50 V is required.
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。パルス状の走査電圧の高電位側は選択電圧であり、走査電圧の低電位側は非選択電圧である。 The output buffer 44 buffers the scanning voltage shifted by the level shifter 42 and outputs it to the gate line to drive the gate line. The high potential side of the pulsed scanning voltage is a selection voltage, and the low potential side of the scanning voltage is a non-selection voltage.
なお、ゲートドライバ３２は、図３のようにシフトレジスタを用いてゲート線を走査することなく、アドレスデコーダによるデコード結果に対応したゲート線を選択することで複数のゲート線を走査するようにしてもよい。 Note that the gate driver 32 scans a plurality of gate lines by selecting a gate line corresponding to the decoding result by the address decoder without scanning the gate line using a shift register as shown in FIG. Also good.
３． ソースドライバ
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。
3. Source Driver FIG. 4 shows a block diagram of a configuration example of the source driver 30 of FIG. 1 or FIG.
ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、多重化回路５６、階調電圧発生回路５８、ＤＡＣ（Digital/Analog Converter）６０、ソース線駆動回路６２、分離回路６４を含む。 The source driver 30 includes an I / O buffer 50, a display memory 52, a line latch 54, a multiplexing circuit 56, a gradation voltage generating circuit 58, a DAC (Digital / Analog Converter) 60, a source line driving circuit 62, and a separating circuit 64. Including.
ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。 For example, the gradation data D is input to the source driver 30 from the display controller 38. The gradation data D is input in synchronization with the dot clock signal DCLK and buffered in the I / O buffer 50. The dot clock signal DCLK is supplied from the display controller 38.
Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。 The I / O buffer 50 is accessed by the display controller 38 or a host (not shown). The gradation data buffered in the I / O buffer 50 is written in the display memory 52. The gradation data read from the display memory 52 is output to the display controller 38 and the like after being buffered by the I / O buffer 50.
表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。 The display memory (gradation data memory) 52 includes a plurality of memory cells provided corresponding to the output lines in which the memory cells are connected to the source lines. Each memory cell is specified by a row address and a column address. Each memory cell for one scan line is specified by a line address.
アドレス制御回路６６は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６６は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。 The address control circuit 66 generates a row address, a column address, and a line address for specifying a memory cell in the display memory 52. The address control circuit 66 generates a row address and a column address when writing gradation data into the display memory 52. That is, the gradation data buffered in the I / O buffer 50 is written into the memory cell of the display memory 52 specified by the row address and the column address.
ロウアドレスデコーダ６８は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ７０は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。 The row address decoder 68 decodes the row address and selects a memory cell of the display memory 52 corresponding to the row address. The column address decoder 70 decodes the column address and selects a memory cell of the display memory 52 corresponding to the column address.
階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６６は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ７２は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。 When the gradation data is read from the display memory 52 and output to the line latch 54, the address control circuit 66 generates a line address. That is, the line address decoder 72 decodes the line address and selects a memory cell of the display memory 52 corresponding to the line address. Then, gradation data for one horizontal scan read from the memory cell specified by the line address is output to the line latch 54.
アドレス制御回路６６は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。 The address control circuit 66 generates a row address and a column address when reading the gradation data from the display memory 52 and outputting it to the I / O buffer 50. That is, the gradation data held in the memory cell of the display memory 52 specified by the row address and the column address is read to the I / O buffer 50. The gradation data read to the I / O buffer 50 is extracted by the display controller 38 or a host (not shown).
従って、図４において、ロウアドレスデコーダ６８、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ７２、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。 Therefore, in FIG. 4, the row address decoder 68, the column address decoder 70, and the address control circuit 66 function as a writing control circuit that performs writing control of gradation data to the display memory 52. On the other hand, in FIG. 4, the line address decoder 72, the column address decoder 70, and the address control circuit 66 function as a readout control circuit that performs readout control of gradation data from the display memory 52.
ラインラッチ５４は、表示メモリ５２から読み出された１水平走査分の階調データを、１水平走査期間を規定するラッチパルスＬＰの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。 The line latch 54 latches the grayscale data for one horizontal scan read from the display memory 52 at the change timing of the latch pulse LP that defines one horizontal scan period. The line latch 54 includes a plurality of registers in which each register holds gradation data for one dot. The gradation data for one dot read from the display memory 52 is taken into each of the plurality of registers of the line latch 54.
多重化回路５６は、マルチプレクサＭＰＸ１〜ＭＰＸｊ（ｊは正の整数）を含み、各マルチプレクサが、ラインラッチ５４でラッチされた１水平走査分の階調データを、ｋ（ｋは正の整数、但し、ｋ×ｊ＝Ｎ）本のソース出力毎に時分割で多重化した多重化データを生成する。 The multiplexing circuit 56 includes multiplexers MPX 1 to MPX j (j is a positive integer), and each multiplexer stores gradation data for one horizontal scan latched by the line latch 54, k (k is a positive integer). However, k × j = N) Multiplexed data multiplexed by time division is generated for each source output.
図５に、図４の多重化回路５６の動作説明図を示す。 FIG. 5 is an operation explanatory diagram of the multiplexing circuit 56 of FIG.
図５では、ｋが２４０であるものとする。この場合、各マルチプレクサは、各ソース出力に対応した階調データを２４０本のソース出力毎に時分割多重した多重化データを生成する。ラインラッチ５４で取り込まれた第１〜第２４０のソース出力用の階調データＧＤ１〜ＧＤ２４０は、例えば多重化回路５６のマルチプレクサＭＰＸ１で多重化される。マルチプレクサＭＰＸ１〜ＭＰＸｊの各マルチプレクサには、時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０が入力される。このようなマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０は、ソースドライバ３０の図示しない制御回路において生成される。この制御回路は、１水平走査期間内に、例えばマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０のいずれか１つのマルチプレクス制御信号が順番にＨレベルとなるようにマルチプレ楠制御信号ＳＥＬ１〜ＳＥＬ２４０を生成する。各マルチプレクス制御信号がＨレベルの期間に当該マルチプレクス制御信号に対応したソース出力用の階調データが多重化データとして出力される。 In FIG. 5, it is assumed that k is 240. In this case, each multiplexer generates multiplexed data obtained by time-division-multiplexing gradation data corresponding to each source output for every 240 source outputs. First to 240 gray-scale data GD 1 to GD 240 for source output captured by the line latch 54, for example, it is multiplexed by a multiplexer MPX 1 of the multiplexer circuit 56. Each multiplexer of the multiplexer MPX 1 ~MPX j, multiplex control signal SEL1~SEL240 defining the time division timing is input. Such multiplex control signals SEL1 to SEL240 are generated in a control circuit (not shown) of the source driver 30. This control circuit generates the multiplex control signals SEL1 to SEL240 so that, for example, any one of the multiplex control signals SEL1 to SEL240 sequentially becomes H level within one horizontal scanning period. During the period in which each multiplex control signal is at the H level, source output grayscale data corresponding to the multiplex control signal is output as multiplexed data.
このような多重化回路５６は、各画素が複数ドットを有する複数の画素単位で階調データを時分割多重してもよいし、各画素を構成する同じ色成分の複数のドット単位で階調データ単位を時分割多重してもよい。例えば画素がＲＧＢの３ドットで構成される場合、２画素分の各ＲＧＢの階調データを時分割多重した多重化データを生成することができる。また例えば画素がＲＧＢの３ドットで構成される場合、画素Ｐ１〜Ｐ６のＲ成分の階調データの多重化データ、Ｇ成分の階調データの多重化データ、Ｂ成分の階調データの多重化データをそれぞれ生成するようにしてもよい。 Such a multiplexing circuit 56 may time-division multiplex the gradation data in a plurality of pixel units in which each pixel has a plurality of dots, or gradation in a plurality of dot units of the same color component constituting each pixel. Data units may be time-division multiplexed. For example, when a pixel is composed of 3 dots of RGB, multiplexed data can be generated by time-division-multiplexing each RGB gradation data for 2 pixels. For example, when the pixel is composed of 3 dots of RGB, multiplexed data of R component gradation data, multiplexed data of G component gradation data, and multiplexed B component gradation data of pixels P1 to P6. Each data may be generated.
図４において、階調電圧発生回路５８は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５８は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。 In FIG. 4, a gradation voltage generation circuit 58 generates a plurality of gradation voltages in which each gradation voltage (reference voltage) corresponds to each gradation data. More specifically, the grayscale voltage generation circuit 58 generates a plurality of grayscale voltages in which each grayscale voltage corresponds to each grayscale data based on the high potential side power supply voltage VDDH and the low potential side power supply voltage VSSH. .
ＤＡＣ６０は、多重化回路５６の各マルチプレクサからの多重化データに多重化された階調データに対応した階調電圧を、ソース出力毎に生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５８によって生成された複数の階調電圧の中から、多重化回路５６の各デマルチプレクサからの多重化データに多重化された階調データ毎に各階調データに対応した階調電圧を選択し、選択した階調電圧を出力することで多重化階調電圧を出力する。このようなＤＡＣ５８は、ソース出力毎に設けられた電圧選択回路ＤＥＣ１〜ＤＥＣｊを含む。各電圧選択回路は、階調電圧発生回路５８からの複数の階調電圧の中から、多重化データの各階調データに対応した１つの階調電圧を出力する。 The DAC 60 generates a gray scale voltage corresponding to the gray scale data multiplexed with the multiplexed data from each multiplexer of the multiplexing circuit 56 for each source output. More specifically, the DAC 58 is provided for each gradation data multiplexed into multiplexed data from each demultiplexer of the multiplexing circuit 56 out of a plurality of gradation voltages generated by the gradation voltage generation circuit 58. Then, a gradation voltage corresponding to each gradation data is selected, and the selected gradation voltage is output to output a multiplexed gradation voltage. Such a DAC 58 includes voltage selection circuits DEC 1 to DEC j provided for each source output. Each voltage selection circuit outputs one gradation voltage corresponding to each gradation data of the multiplexed data from the plurality of gradation voltages from the gradation voltage generation circuit 58.
ソース線駆動回路６２は、出力回路ＯＰ１〜ＯＰｊを含む。出力回路ＯＰ１〜ＯＰｊの各出力回路は、ボルテージフォロワ接続された演算増幅器を含み、ＤＡＣ６０の各電圧選択回路からの多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。 The source line drive circuit 62 includes output circuits OP 1 to OP j . Each output circuit of the output circuits OP 1 to OP j includes an operational amplifier connected as a voltage follower, performs impedance conversion using the multiplexed gradation voltage from each voltage selection circuit of the DAC 60, and drives its output.
分離回路６４は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸｊを含み、各デマルチプレクサが、当該デマルチプレクサに対応する多重化回路５６のマルチプレクサと反対の動作を行う。即ち、各デマルチプレクサが、ソース線駆動回路６２の各出力回路からの多重化階調電圧を、ｋ本のソース出力に分離して出力する。デマルチプレクサの分離動作タイミングは、多重化回路５６の各マルチプレクサの時分割タイミングと同期している。 The separation circuit 64 includes demultiplexers DMPX 1 to DMPX j , and each demultiplexer performs an operation opposite to that of the multiplexer of the multiplexing circuit 56 corresponding to the demultiplexer. That is, each demultiplexer separates and outputs the multiplexed gradation voltage from each output circuit of the source line driving circuit 62 into k source outputs. The demultiplexing operation timing of the demultiplexer is synchronized with the time division timing of each multiplexer of the multiplexing circuit 56.
図６に、図４のソース線駆動回路６２及び分離回路６４の構成例の回路図を示す。 FIG. 6 shows a circuit diagram of a configuration example of the source line driver circuit 62 and the separation circuit 64 in FIG.
図６では、Ｎが７２０、ｊが３（即ち、ｋが２４０）であるものとする。また、多重化回路５６の各マルチプレクサが１画素を構成する色成分毎に多重化し、各出力回路が１画素を構成する色成分毎に設けられる。また、分離回路６４の各マルチプレクサが１画素を構成する色成分毎に階調電圧を分離するものとする。即ち、ソース線駆動回路６２が、第１〜第Ｐ（Ｐは２以上の整数）の色成分の各色成分に設けられた第１〜第Ｐの演算増幅器を含むというこができる。第ｒ（１≦ｒ≦Ｐ、ｒは整数）の演算増幅器は、１水平走査期間内に、複数のソース線のうち第ｒの色成分用に設けられた各ソース線に時分割で階調電圧を供給する。この場合、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮを、色成分毎に設けられた演算増幅器が同じ色成分のソース線を駆動することが望ましい。これにより、演算増幅器のばらつきに起因して、同じ階調電圧を出力する場合でも区切り線が発生する現象を回避して、画質を向上させることができるようになる。例えば、Ｎが７２０であっても、色成分数である３個の演算増幅器により、２４０マルチ駆動を行うことが望ましい。 In FIG. 6, it is assumed that N is 720 and j is 3 (that is, k is 240). Each multiplexer of the multiplexing circuit 56 multiplexes for each color component constituting one pixel, and each output circuit is provided for each color component constituting one pixel. In addition, it is assumed that each multiplexer of the separation circuit 64 separates the gradation voltage for each color component constituting one pixel. That is, it can be said that the source line driving circuit 62 includes first to Pth operational amplifiers provided for each of the first to Pth (P is an integer of 2 or more) color components. The r-th operational amplifier (1 ≦ r ≦ P, r is an integer) has a gray scale in time division on each source line provided for the r-th color component among a plurality of source lines within one horizontal scanning period. Supply voltage. In this case, it is desirable that the operational amplifier provided for each color component drives the source lines SL1 to SLN of the LCD panel 20 with the same color component. As a result, even when the same gradation voltage is output due to variations in operational amplifiers, it is possible to improve the image quality by avoiding a phenomenon in which a dividing line is generated. For example, even if N is 720, it is desirable to perform 240 multi-drive by three operational amplifiers that are the number of color components.
出力回路ＯＰ１には、ＲＧＢ成分のうちＲ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ１から入力される。そして、出力回路ＯＰ１は、Ｒ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ１には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ１の出力電圧を順番にソース線ＳＬ１、ＳＬ４、ＳＬ７、ＳＬ１０、・・・、ＳＬ７１５、ＳＬ７１８に出力する。 Among the RGB components, the R multiplexed gradation voltage is input from the voltage selection circuit DEC 1 of the DAC 60 to the output circuit OP 1 . The output circuit OP 1 performs impedance conversion using the multiplexed grayscale voltage R, and drives its output. A demultiplex control signal synchronized with the time division timing of the multiplexing circuit 56 is input to the demultiplexer DMPX 1, and the output voltage of the output circuit OP 1 is sequentially applied to the source line only for a period specified by the demultiplex control signal. Output to SL1, SL4, SL7, SL10,..., SL715, SL718.
出力回路ＯＰ２には、ＲＧＢ成分のうちＧ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ２から入力される。そして、出力回路ＯＰ２は、Ｇ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ２には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ２の出力電圧を順番にソース線ＳＬ２、ＳＬ５、ＳＬ８、ＳＬ１１、・・・、ＳＬ７１６、ＳＬ７１９に出力する。 Among the RGB components, the G multiplexed gradation voltage is input from the voltage selection circuit DEC 2 of the DAC 60 to the output circuit OP 2 . The output circuit OP 2 performs impedance conversion using the multiplexed grayscale voltage G, and drives its output. A demultiplex control signal synchronized with the time division timing of the multiplexing circuit 56 is input to the demultiplexer DMPX 2, and the output voltage of the output circuit OP 2 is sequentially supplied to the source line only for a period specified by the demultiplex control signal. Output to SL2, SL5, SL8, SL11,..., SL716, SL719.
出力回路ＯＰ３には、ＲＧＢ成分のうちＢ用多重化階調電圧が、ＤＡＣ６０の電圧選択回路ＤＥＣ３から入力される。そして、出力回路ＯＰ３は、Ｂ用多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。デマルチプレクサＤＭＰＸ３には、多重化回路５６の時分割タイミングに同期したデマルチプレクス制御信号が入力され、デマルチプレクス制御信号により規定された期間だけ出力回路ＯＰ３の出力電圧を順番にソース線ＳＬ３、ＳＬ６、ＳＬ９、ＳＬ１２、・・・、ＳＬ７１７、ＳＬ７２０に出力する。 Of the RGB components, the B multiplexed gradation voltage is input from the voltage selection circuit DEC 3 of the DAC 60 to the output circuit OP 3 . The output circuit OP 3 performs impedance conversion using the multiplexed grayscale voltage B, and drives its output. A demultiplex control signal synchronized with the time division timing of the multiplexing circuit 56 is input to the demultiplexer DMPX 3, and the output voltage of the output circuit OP 3 is sequentially applied to the source line only for a period specified by the demultiplex control signal. SL3, SL6, SL9, SL12,..., SL717, SL720.
図７に、図４のソース線駆動回路６２及び分離回路６４の他の構成例の回路図を示す。 FIG. 7 is a circuit diagram showing another configuration example of the source line driver circuit 62 and the separation circuit 64 shown in FIG.
図７では、デマルチプレクスＤＭＰＸ１〜ＤＭＰＸ３を構成するスイッチ素子としてのトランジスタを、ソース線ＳＬ１〜ＳＬ７２０のソース出力端子付近に端子の並びにあわせて配置している。このように配置することで、出力回路ＯＰ１〜ＯＰ３の出力信号が供給される出力信号線のレイアウト配置を効率化でき、ソースドライバ３０のレイアウト面積の削減を図ることが可能となる。 In FIG. 7, transistors as switch elements constituting the demultiplexes DMPX 1 to DMPX 3 are arranged in the vicinity of the source output terminals of the source lines SL1 to SL720 in accordance with the arrangement of the terminals. By arranging in this way, the layout arrangement of the output signal lines to which the output signals of the output circuits OP 1 to OP 3 are supplied can be made efficient, and the layout area of the source driver 30 can be reduced.
図８に、図４の分離回路６４の動作説明図を示す。 FIG. 8 shows an operation explanatory diagram of the separation circuit 64 of FIG.
図８では、ｋが２４０（ｊは３）であるものとし、図６のデマルチプレクサＤＭＰＸ１の動作について説明するが、他のデマルチプレクサも同様である。 In FIG. 8, it is assumed that k is 240 (j is 3), and the operation of the demultiplexer DMPX 1 in FIG. 6 will be described. The same applies to other demultiplexers.
デマルチプレクサＤＭＰＸ１は、Ｒ用の多重化階調電圧として時分割多重化された階調電圧ＧＤＶ１、ＧＤＶ２、ＧＤＶ３、・・・、ＧＤＶ２４０を分離して、各階調電圧を各ソース線に出力する。ここで、階調電圧ＧＤＶ１は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ１に対応した階調電圧である。また階調電圧ＧＤＶ２は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ２に対応した階調電圧である。同様に、階調電圧ＧＤＶ２４０は、階調電圧発生回路５８において生成された複数の階調電圧のうち階調データＧＤ２４０に対応した階調電圧である。 The demultiplexer DMPX 1 separates the grayscale voltages GDV 1 , GDV 2 , GDV 3 ,..., GDV 240 that are time-division multiplexed as R multiplexed grayscale voltages, and supplies each grayscale voltage to each source. Output to line. Here, the gradation voltage GDV 1 is a gradation voltage corresponding to the gradation data GD 1 among the plurality of gradation voltages generated by the gradation voltage generation circuit 58. The gradation voltage GDV 2 is a gradation voltage corresponding to the gradation data GD 2 among the plurality of gradation voltages generated by the gradation voltage generation circuit 58. Similarly, the gradation voltage GDV 240 is a gradation voltage corresponding to the gradation data GD 240 among the plurality of gradation voltages generated by the gradation voltage generation circuit 58.
デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ３には、デマルチプレクス制御信号ＤＳＥＬ１〜ＳＥＬ２４０が入力される。デマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０は、それぞれマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０と同期した信号である。このようなデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０は、ソースドライバ３０の図示しない制御回路において生成される。この制御回路は、１水平走査期間内に、例えばデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０のいずれか１つのデマルチプレクス制御信号が順番にＨレベルとなるようにデマルチプレクス制御信号ＤＳＥＬ１〜ＤＳＥＬ２４０を生成する。Ｒ用多重化階調データに多重化された階調電圧のうちデマルチプレクス制御信号がＨレベルの期間の階調電圧が、当該デマルチプレクス制御信号に対応したソース線に出力される。 Demultiplex control signals DSEL 1 to SEL 240 are input to the demultiplexers DMPX 1 to DMPX 3 . The demultiplex control signals DSEL1 to DSEL240 are signals synchronized with the multiplex control signals SEL1 to SEL240, respectively. Such demultiplex control signals DSEL1 to DSEL240 are generated by a control circuit (not shown) of the source driver 30. This control circuit generates the demultiplex control signals DSEL1 to DSEL240 so that, for example, any one of the demultiplex control signals DSEL1 to DSEL240 sequentially becomes H level within one horizontal scanning period. To do. Of the grayscale voltages multiplexed in the R multiplexed grayscale data, the grayscale voltage during the period when the demultiplex control signal is at the H level is output to the source line corresponding to the demultiplex control signal.
従って、デマルチプレクサＤＭＰＸ１は、図８に示すようにＲ用多重化階調電圧から分離した階調電圧ＧＤＶ１、ＧＤＶ２、ＧＤＶ３、・・・、ＧＤＶ２４０を、それぞれソース線ＳＬ１、ＳＬ４、ＳＬ７、・・・、ＳＬ７１８に出力することができる。デマルチプレクサＤＭＰＸ２、ＤＭＰＸ３も、デマルチプレクサＤＭＰＸ１と同様にＧ用多重化階調電圧、Ｂ用多重化階調電圧から分離した各階調電圧を、図６又は図７に示す各ソース線に出力できる。 Therefore, as shown in FIG. 8, the demultiplexer DMPX 1 converts the grayscale voltages GDV 1 , GDV 2 , GDV 3 ,..., GDV 240 separated from the R multiplexed grayscale voltages into the source lines SL1 and SL4, respectively. , SL7,..., SL718. Similarly to the demultiplexer DMPX 1 , the demultiplexers DMPX 2 and DMPX 3 also apply the grayscale voltages separated from the G multiplexed grayscale voltages and the B multiplexed grayscale voltages to the source lines shown in FIG. 6 or FIG. Can output.
図９に、図１又は図２のソースドライバ３０及びゲートドライバ３２の動作例のタイミング図を示す。図９では、ゲート線ＧＬｍにより選択される画素に接続されるソース線ＳＬ１〜ＳＬ７２０に供給される階調電圧を模式的に示している。 FIG. 9 shows a timing chart of an operation example of the source driver 30 and the gate driver 32 shown in FIG. FIG. 9 schematically shows gradation voltages supplied to the source lines SL1 to SL720 connected to the pixel selected by the gate line GLm.
本実施形態では、１水平走査期間の前半に設けられた電荷蓄積期間（電荷充放電期間）において、まずソースドライバ３０が、上述のようにソース線ＳＬ１〜ＳＬ７２０に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに、階調電圧に対応した電荷を蓄積させる。この電荷蓄積期間は、マルチ駆動期間であり、出力回路ＯＰ１〜ＯＰ３の各出力回路が、同じタイミングで、２４０本のソース線の電荷の充放電を行う。例えば出力回路ＯＰ１がＲ用のソース線ＳＬ１の電荷を充放電しているタイミングで、出力回路ＯＰ２がＧ用のソース線ＳＬ２の電荷を充放電すると共に、出力回路ＯＰ３がＢ用のソース線ＳＬ３の電荷を充放電する。また、例えば出力回路ＯＰ１がＲ用のソース線ＳＬ７１５の電荷を充放電しているタイミングで、出力回路ＯＰ２がＧ用のソース線ＳＬ７１６の電荷を充放電すると共に、出力回路ＯＰ３がＢ用のソース線ＳＬ７１７の電荷を充放電する。各ソース線の寄生容量は例えば２０ｐＦ程度であり、この程度の負荷であれば、出力回路ＯＰ１〜ＯＰ３は、高速に各ソース線の電荷の充放電させることができる。 In the present embodiment, in the charge accumulation period (charge charge / discharge period) provided in the first half of one horizontal scanning period, first, the source driver 30 supplies gradation voltages to the source lines SL1 to SL720 as described above, and Charges corresponding to the gradation voltage are accumulated in the parasitic capacitance of the source line or the capacitor connected to the source line. This charge accumulation period is a multi-drive period, and the output circuits of the output circuits OP 1 to OP 3 charge and discharge 240 source lines at the same timing. For example, the timing at which the output circuit OP 1 is charging and discharging the electric charge of the source lines SL1 for R, the output circuit OP 2 along with charging and discharging the electric charge of the source line SL2 for G, the output circuit OP 3 for B The charge of the source line SL3 is charged / discharged. For example, at the timing when the output circuit OP 1 charges and discharges the charge of the R source line SL 715, the output circuit OP 2 charges and discharges the charge of the G source line SL 716, and the output circuit OP 3 The charge of the source line SL717 is charged / discharged. The parasitic capacitance of each source line is, for example, about 20 pF. With such a load, the output circuits OP 1 to OP 3 can charge and discharge the charges of each source line at high speed.
ソースドライバ３０がソース線の電荷の充放電を行う電荷蓄積期間が終了すると、画素電極書き込み期間が設けられる。電荷蓄積期間が終了すると、ソースドライバ３０によるソース線の電荷の充放電も停止される。 When the charge accumulation period during which the source driver 30 charges and discharges the charge on the source line ends, a pixel electrode writing period is provided. When the charge accumulation period ends, charging and discharging of the source line charge by the source driver 30 is also stopped.
画素電極書き込み期間は、ゲート線ＧＬｍに接続される画素の選択期間である。そのため、ゲート線ＧＬｍに接続されるＴＦＴが導通状態に設定され、電荷蓄積期間において各ソース線の寄生容量又は各ソース線に接続されるキャパシタに蓄積された電荷に対応した電圧が、各ＴＦＴを介して各画素電極に印加される。 The pixel electrode writing period is a selection period of pixels connected to the gate line GLm. Therefore, the TFT connected to the gate line GLm is set in a conductive state, and a voltage corresponding to the parasitic capacitance of each source line or the charge stored in the capacitor connected to each source line during the charge accumulation period causes each TFT to And applied to each pixel electrode.
即ち、電荷蓄積期間であるマルチ駆動期間の終了後、画素電極書き込み期間の終了までの間に、ゲート線ＧＬｍに接続されるＴＦＴを介して１走査ライン分の画素電極に階調電圧が印加される。画素電極書き込み期間は、ソース線の電圧が画素電極に伝達できる時間だけ確保される。従って、画素電極書き込み期間は、電荷蓄積期間後、少なくともＴＦＴのオン抵抗値と画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了する。こうすることで、例えば画素電極の書き込み期間を（２）式に示すように約１０マイクロ秒とすることで、アモルファスシリコン液晶パネルであっても、マルチ数が３を超える２４０マルチ駆動を実現できるようになる。 That is, a gradation voltage is applied to the pixel electrodes for one scan line through the TFT connected to the gate line GLm after the end of the multi-driving period, which is the charge accumulation period, until the end of the pixel electrode writing period. The The pixel electrode writing period is ensured only for a time during which the source line voltage can be transmitted to the pixel electrode. Therefore, the pixel electrode writing period ends when a period corresponding to a time constant based on at least the on-resistance value of the TFT and the capacitance value of the pixel electrode has elapsed after the charge accumulation period. In this way, for example, by setting the pixel electrode writing period to about 10 microseconds as shown in equation (2), 240 multi-driving with a multi-number exceeding 3 can be realized even with an amorphous silicon liquid crystal panel. It becomes like this.
また、電荷蓄積期間が終了するとき、ソースドライバ３０によるソース線の電荷の充放電を停止させなくてもよい。この場合、画素電極書き込み期間が上述のように確保されていれば、後述のようにソースドライバ３０が供給する階調電圧を所望の電圧より高くすることで、所望の電圧を画素電極に印加することができる。 Further, when the charge accumulation period ends, it is not necessary to stop the charge and discharge of the source line charge by the source driver 30. In this case, if the pixel electrode writing period is ensured as described above, the desired voltage is applied to the pixel electrode by making the gradation voltage supplied by the source driver 30 higher than the desired voltage as will be described later. be able to.
なお、画素選択期間は、１水平走査期間（１Ｈ）内にゲート線ＧＬｍに選択電圧を与えることで設けられる。そして、図９では、この画素選択期間に電荷蓄積期間と画素電極書き込み期間とが設けられているが、本実施形態は、これに限定されるものではない。 Note that the pixel selection period is provided by applying a selection voltage to the gate line GLm within one horizontal scanning period (1H). In FIG. 9, a charge accumulation period and a pixel electrode writing period are provided in this pixel selection period, but this embodiment is not limited to this.
図１０に、図１又は図２のソースドライバ３０及びゲートドライバ３２の他の動作例のタイミング図を示す。図１０において図９と同一部分には同一符号を付し、適宜説明を省略する。 FIG. 10 shows a timing chart of another operation example of the source driver 30 and the gate driver 32 shown in FIG. 10, the same parts as those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
図１０では、画素電極書き込み期間が画素選択期間と同じ期間に設定されている。このように本実施形態では、少なくとも画素電極書き込み期間が画素選択期間であればよい。 In FIG. 10, the pixel electrode writing period is set to the same period as the pixel selection period. As described above, in this embodiment, at least the pixel electrode writing period may be the pixel selection period.
このような画素選択期間は、例えば表示コントローラ３８が、ゲートドライバ３２に対して、１水平走査期間内にゲート線に選択電圧が印加されるタイミングと非選択電圧が印加されるタイミングを指定できるようにすることで、画素選択期間の開始タイミングと終了タイミングとを設定できる。この場合、ゲートドライバ３２は、少なくとも電荷蓄積期間後に、ＴＦＴと接続される画素電極を選択する選択信号を出力するということができる。 In such a pixel selection period, for example, the display controller 38 can specify the timing at which the selection voltage is applied to the gate line and the timing at which the non-selection voltage is applied to the gate driver 32 within one horizontal scanning period. Thus, the start timing and end timing of the pixel selection period can be set. In this case, it can be said that the gate driver 32 outputs a selection signal for selecting a pixel electrode connected to the TFT at least after the charge accumulation period.
ところで、図９又は図１０では、電荷蓄積期間では、ソース線の寄生容量又はソース線に接続されたキャパシタの電荷を蓄積させるものとして説明したが、実装面積やコストの点では、ソース線にキャパシタを接続することなくソース線の寄生容量に電荷を蓄積させることが望ましい。 In FIG. 9 or FIG. 10, the parasitic capacitance of the source line or the charge of the capacitor connected to the source line is described as being accumulated in the charge accumulation period. However, in terms of mounting area and cost, the capacitor is connected to the source line. It is desirable to store charges in the parasitic capacitance of the source line without connecting the two.
図１１に、ソース線の寄生容量に電荷を蓄積した場合のソース線の電圧変化の測定結果を示す。図１１では、横軸に時間、縦軸に電圧を示す。 FIG. 11 shows the measurement result of the voltage change of the source line when charge is accumulated in the parasitic capacitance of the source line. In FIG. 11, the horizontal axis represents time, and the vertical axis represents voltage.
図１１では、ソースドライバ３０が、マルチ数が３のマルチ駆動を、Ｎが９６０のＬＣＤパネル２０を駆動するものとし、Ｒ用のソース線ＳＬ１、Ｇ用のソース線ＳＬ３８０、Ｂ用のソース線ＳＬ９６０の電圧変化を示している。また図１１では、対向電極電圧Ｖｃｏｍの電圧変化も合わせて示している。 In FIG. 11, it is assumed that the source driver 30 drives the multi-drive with the multi-number of 3 and the LCD panel 20 with N of 960, and the source line SL1 for R, the source line SL380 for G, and the source line for B The voltage change of SL960 is shown. FIG. 11 also shows the voltage change of the counter electrode voltage Vcom.
図１１に示すように、１水平走査期間の開始後、電荷蓄積期間にソース線ＳＬ１、ＳＬ３８０、ＳＬ９６０の駆動が開始されるが、その後、各ソース線の寄生容量に電荷が蓄積された結果、ソース線ＳＬ１、ＳＬ３８０、ＳＬ９６０の電圧がほぼ一定に保たれることがわかる。 As shown in FIG. 11, after the start of one horizontal scanning period, driving of the source lines SL1, SL380, and SL960 is started in the charge accumulation period. After that, the charge is accumulated in the parasitic capacitance of each source line. It can be seen that the voltages of the source lines SL1, SL380, and SL960 are kept almost constant.
なお、本実施形態では、ＬＣＤパネル２０の特性に応じて定まる画素の透過率を得るため、本来、ソース線に供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧を、階調電圧として各ソース線に供給することが望ましい。例えば、ＬＣＤパネル２０を駆動する場合に、従来のソースドライバが、階調データＤｘに対応した画素の透過率αを得るために、階調電圧ＧＤＶｘをソース線に与えるものとする。この場合、本実施形態におけるソースドライバ３０が、同じ透過率αを得るために、階調データＤｘに対応した階調電圧として、階調電圧ＧＤＶｘより所定の電位だけ高電位側にシフトした階調電圧ＧＤＶｘ´であることが望ましい。 In this embodiment, in order to obtain the transmittance of the pixel determined according to the characteristics of the LCD panel 20, a voltage that is originally shifted to a higher potential side by a predetermined potential than the potential of the gradation voltage to be supplied to the source line. Is preferably supplied to each source line as a gradation voltage. For example, when driving the LCD panel 20, it is assumed that a conventional source driver applies the gradation voltage GDVx to the source line in order to obtain the transmittance α of the pixel corresponding to the gradation data Dx. In this case, in order for the source driver 30 in the present embodiment to obtain the same transmittance α, the grayscale voltage corresponding to the grayscale data Dx is a grayscale level shifted from the grayscale voltage GDVx by a predetermined potential to the high potential side. The voltage GDVx ′ is desirable.
これは、画素電極書き込み期間では、ソース線と画素電極との間でＴＦＴを介して電荷の移動が行われるに過ぎないからである。即ち、画素電極書き込み期間では、電荷保存の法則に従って、ソース線の寄生容量又はソース線に接続されたキャパシタの容量値と画素電極の容量値との比で、画素電極に蓄積される電荷量が定まる。例えばソース線の寄生容量値を２０ｐＦ、画素電極の容量値を０．２ｐＦとすると容量比は１００：１となり、ソース線の電荷量の１００分の１だけソース線から画素電極に電荷が移動する。そのため、ソース線の電位は、移動した電荷量に対応した電圧だけ電圧降下が生じる。従って、この電圧降下分を補うように、階調電圧ＧＤＶｘより所定の電位だけ高電位側にシフトさせることで、所望の透過率αを得ることができるようになる。この電圧降下分は、ソース線の寄生容量又は該ソース線に接続されたキャパシタの容量値と画素電極の容量値との比に基づいて求められる。 This is because in the pixel electrode writing period, charge is merely transferred between the source line and the pixel electrode via the TFT. That is, in the pixel electrode writing period, the amount of charge accumulated in the pixel electrode is determined by the ratio of the parasitic capacitance of the source line or the capacitance value of the capacitor connected to the source line and the capacitance value of the pixel electrode in accordance with the law of charge conservation. Determined. For example, if the parasitic capacitance value of the source line is 20 pF and the capacitance value of the pixel electrode is 0.2 pF, the capacitance ratio is 100: 1, and the charge moves from the source line to the pixel electrode by 1/100 of the charge amount of the source line. . For this reason, the potential of the source line drops by a voltage corresponding to the amount of transferred charges. Therefore, a desired transmittance α can be obtained by shifting the gradation voltage GDVx to a higher potential side by a predetermined potential so as to compensate for this voltage drop. This voltage drop is obtained based on the parasitic capacitance of the source line or the ratio between the capacitance value of the capacitor connected to the source line and the capacitance value of the pixel electrode.
ソース線の寄生容量の容量値に比べて画素電極の容量値が十分に小さいほど、画素電極側に移動する電荷量を減らせるので、ソース線の電圧降下が少なくなる。そのため、ソース線の寄生容量の容量値に比べて画素電極の容量値が十分に小さいことが望ましい。ソース線の寄生容量の容量値に比べて画素電極の容量値が十分に小さくない場合には、ソース線に接続されるキャパシタを設けることが望ましい。 As the capacitance value of the pixel electrode is sufficiently smaller than the capacitance value of the parasitic capacitance of the source line, the amount of charge moving to the pixel electrode side can be reduced, so that the voltage drop of the source line is reduced. For this reason, it is desirable that the capacitance value of the pixel electrode be sufficiently smaller than the capacitance value of the parasitic capacitance of the source line. In the case where the capacitance value of the pixel electrode is not sufficiently smaller than the capacitance value of the parasitic capacitance of the source line, it is desirable to provide a capacitor connected to the source line.
図１２（Ａ）、図１２（Ｂ）に、本実施形態におけるＬＣＤパネルの構成例を示す。図１２（Ａ）、図１２（Ｂ）において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。 FIG. 12A and FIG. 12B show a configuration example of the LCD panel in this embodiment. 12A and 12B, the same portions as those in FIG. 1 or 2 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
図１２（Ａ）では、ＬＣＤパネル２０が、各キャパシタ接続端子が、ＬＣＤパネル２０の外部に設けられたキャパシタの一端が接続されるＮ個のキャパシタ接続端子ＴＭ１〜ＴＭＮを有する。例えば、ソース線ＳＬｎと電気的に接続されるキャパシタ接続端子ＴＭｎには、キャパシタＣｓｎの一端が電気的に接続される。キャパシタＣｓｎの他端には、例えばシステム接地電源電圧ＶＳＳが供給される。 In FIG. 12A, the LCD panel 20 has N capacitor connection terminals TM1 to TMN to which each capacitor connection terminal is connected to one end of a capacitor provided outside the LCD panel 20. For example, one end of the capacitor Csn is electrically connected to the capacitor connection terminal TMn electrically connected to the source line SLn. For example, the system ground power supply voltage VSS is supplied to the other end of the capacitor Csn.
図１２（Ｂ）では、ＬＣＤパネル２０が、各キャパシタの一端が、各ソース線と電気的に接続されるＮ個のキャパシタＣｓ１〜ＣｓＮを有する。例えば、ソース線ＳＬｎには、キャパシタＣｓｎの一端が電気的に接続される。キャパシタＣｓｎの他端には、例えばシステム接地電源電圧ＶＳＳが供給される。 In FIG. 12B, the LCD panel 20 includes N capacitors Cs1 to CsN in which one end of each capacitor is electrically connected to each source line. For example, one end of the capacitor Csn is electrically connected to the source line SLn. For example, the system ground power supply voltage VSS is supplied to the other end of the capacitor Csn.
４． 電子機器
図１３に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１３において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
4). Electronic Device FIG. 13 is a block diagram showing a configuration example of an electronic device according to this embodiment. Here, a block diagram of a configuration example of a mobile phone is shown as an electronic device. In FIG. 13, the same parts as those in FIG. 1 or FIG.
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。 The mobile phone 900 includes a camera module 910. The camera module 910 includes a CCD camera and supplies image data captured by the CCD camera to the display controller 38 in the YUV format.
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。 Mobile phone 900 includes LCD panel 20. The LCD panel 20 is driven by a source driver 30 and a gate driver 32. The LCD panel 20 includes a plurality of gate lines, a plurality of source lines, and a plurality of pixels.
表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。 The display controller 38 is connected to the source driver 30 and the gate driver 32, and supplies gradation data in RGB format to the source driver 30.
電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。 The power supply circuit 100 is connected to the source driver 30 and the gate driver 32 and supplies a driving power supply voltage to each driver. Further, the counter electrode voltage Vcom is supplied to the counter electrode of the LCD panel 20.
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。 The host 940 is connected to the display controller 38. The host 940 controls the display controller 38. The host 940 can supply the gradation data received via the antenna 960 to the display controller 38 after demodulating the modulation / demodulation unit 950. The display controller 38 displays on the LCD panel 20 by the source driver 30 and the gate driver 32 based on the gradation data.
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。 The host 940 can instruct transmission to another communication device via the antenna 960 after the modulation / demodulation unit 950 modulates the gradation data generated by the camera module 910.
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。 The host 940 performs gradation data transmission / reception processing, imaging of the camera module 910, and display processing of the LCD panel 20 based on operation information from the operation input unit 970.
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention is not limited to being applied to driving the above-described liquid crystal display panel, but can be applied to driving electroluminescence and plasma display devices.
また本実施形態では、画素電極の容量値に着目して説明したが、画素電極と並列に保持容量が設けられてもよい。この場合、上記の実施形態では、画素電極の書き込み時間に影響を与える「画素電極の容量値」を、「画素電極の容量と保持容量の容量との合成容量の容量値」に置き換えて読むことができる。 In the present embodiment, the description has been given focusing on the capacitance value of the pixel electrode. However, a storage capacitor may be provided in parallel with the pixel electrode. In this case, in the above embodiment, the “capacitance value of the pixel electrode” that affects the writing time of the pixel electrode is replaced with the “capacitance value of the combined capacitance of the capacitance of the pixel electrode and the storage capacitor”. Can do.
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。 In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
１０ 液晶装置、 ２０ ＬＣＤパネル、 ２２ｍｎ ＴＦＴ、 ２６ｍｎ 画素電極、
２４ｍｎ 液晶容量、 ２８ｍｎ 対向電極、 ３０ ソースドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 ４０ シフトレジスタ、
４２ レベルシフタ、 ４４ 出力バッファ、 ５０ Ｉ／Ｏバッファ、
５２ 表示メモリ、 ５４ ラインラッチ、 ５６ 多重化回路、
５８ 階調電圧発生回路、 ６０ ＤＡＣ、 ６２ ソース線駆動回路、
６４ 分離回路、 ６６ アドレス制御回路、 ６８ ロウアドレスデコーダ、
７０ カラムアドレスデコーダ、 ７２ ラインアドレスデコーダ、
９０ 表示ドライバ、 １００ 電源回路、 ＤＥＣ１〜ＤＥＣｊ 電圧選択回路、
ＤＭＰＸ１〜ＤＭＰＸｊ デマルチプレクサ、 ＧＬ１〜ＧＬＭ、ＧＬｍ ゲート線、
ＭＰＸ１〜ＭＰＸｊ マルチプレクサ、 ＯＰ１〜ＯＰｊ 出力回路、
ＳＬ１〜ＳＬＮ、ＳＬｎ ソース線、 Ｖｃｏｍ 対向電極電圧
10 liquid crystal device, 20 LCD panel, 22 mn TFT, 26 mn pixel electrode,
24mn liquid crystal capacitance, 28mn counter electrode, 30 source driver,
32 gate drivers, 38 display controllers, 40 shift registers,
42 level shifter, 44 output buffer, 50 I / O buffer,
52 display memory, 54 line latch, 56 multiplexing circuit,
58 gradation voltage generating circuit, 60 DAC, 62 source line driving circuit,
64 separation circuit, 66 address control circuit, 68 row address decoder,
70 column address decoder, 72 line address decoder,
90 display driver, 100 power supply circuit, DEC 1 to DEC j voltage selection circuit,
DMPX 1 to DMPX j demultiplexer, GL1 to GLM, GLm gate line,
MPX 1 to MPX j multiplexers, OP 1 to OP j output circuits,
SL1 to SLN, SLn source line, Vcom counter electrode voltage
Claims (15)
前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧を、前記スイッチ素子を介して前記画素電極に印加することを特徴とする駆動方法。 A driving method for driving an electro-optical device having a pixel electrode connected to a source line via a switch element,
Supplying a gradation voltage to the source line, and storing a charge corresponding to the gradation voltage in a parasitic capacitance of the source line or a capacitor connected to the source line;
Driving in which the voltage corresponding to the charge accumulated in the parasitic capacitance or the capacitor is applied to the pixel electrode through the switch element during the writing period of the pixel electrode after the charge accumulation period. Method.
前記複数のソース線の各ソース線に対応した階調電圧を各ソース線に時分割で供給して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに各階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧を各画素電極に印加することを特徴とする駆動方法。 A driving method for driving an electro-optical device having a plurality of source lines, a plurality of switch elements, and a plurality of pixel electrodes, each pixel electrode being connected to each source line via each switch element,
A gray scale voltage corresponding to each source line of the plurality of source lines is supplied to each source line in a time-sharing manner, and a charge corresponding to each gray scale voltage is applied to a parasitic capacitance of each source line or a capacitor connected to each source line. Accumulate
Each parasitic capacitor is connected via each switch element connected to the pixel electrode selected in the one horizontal scanning period in the writing period of the pixel electrode after the charge accumulation period provided in one horizontal scanning period. Alternatively, a driving method is characterized in that a voltage corresponding to the electric charge accumulated in each capacitor is applied to each pixel electrode.
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することを特徴とする駆動方法。 In claim 1 or 2,
The pixel electrode writing period is:
The driving method is terminated when a period corresponding to a time constant based on at least an on-resistance value of the switch element and a capacitance value of the pixel electrode has elapsed after the charge accumulation period.
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であることを特徴とする駆動方法。 In any one of Claims 1 thru | or 3,
The gradation voltage supplied to each source line is
A driving method characterized by being a voltage shifted to a higher potential side by a predetermined potential than the potential of the gradation voltage to be supplied.
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であることを特徴とする駆動方法。 In claim 4,
The gradation voltage supplied to each source line is
A driving method, wherein the voltage is shifted based on a ratio of a parasitic capacitance of the source line or a capacitance value of a capacitor connected to the source line and a capacitance value of the pixel electrode.
階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記ソース線を駆動するソース線駆動回路とを含み、
前記ソース線駆動回路が、前記ソース線に階調電圧を供給して、該ソース線の寄生容量又は該ソース線に接続されたキャパシタに前記階調電圧に対応した電荷を蓄積し、
前記ソース線駆動回路による電荷の蓄積期間後の前記画素電極の書き込み期間に、前記寄生容量又は前記キャパシタに蓄積された電荷に対応した電圧が、前記スイッチ素子を介して前記画素電極に印加されることを特徴とする駆動回路。 A drive circuit for driving an electro-optical device having a pixel electrode connected to a source line via a switch element,
A gradation voltage generating circuit for generating gradation voltages;
A source line driving circuit for driving the source line based on the gradation voltage,
The source line driving circuit supplies a gradation voltage to the source line, and accumulates a charge corresponding to the gradation voltage in a parasitic capacitance of the source line or a capacitor connected to the source line;
In the writing period of the pixel electrode after the charge accumulation period by the source line driver circuit, a voltage corresponding to the charge accumulated in the parasitic capacitance or the capacitor is applied to the pixel electrode through the switch element. A drive circuit characterized by that.
各ソース線に対応した階調電圧を発生する階調電圧発生回路と、
前記階調電圧に基づいて前記複数のソース線を駆動するソース線駆動回路と、
前記複数のソース線の各ソース線に対応した階調電圧が時分割多重化された電圧から各ソース線に対応した階調電圧を分離するための分離回路とを含み、
前記分離回路が、各ソース線に対応した階調電圧を分離して、各ソース線の寄生容量又は各ソース線に接続されたキャパシタに当該階調電圧に対応した電荷を蓄積し、
１水平走査期間内に設けられた前記電荷の蓄積期間後の前記画素電極の書き込み期間に、該１水平走査期間内に選択される画素電極と接続される各スイッチ素子を介して、各寄生容量又は各キャパシタに蓄積された電荷に対応した電圧が各画素電極に印加されることを特徴とする駆動回路。 A drive circuit for driving an electro-optical device having a plurality of source lines, a plurality of switch elements, and a plurality of pixel electrodes, each pixel electrode being connected to each source line via each switch element,
A gradation voltage generating circuit for generating a gradation voltage corresponding to each source line;
A source line driving circuit for driving the plurality of source lines based on the gradation voltage;
A separation circuit for separating a gradation voltage corresponding to each source line from a voltage obtained by time-division-multiplexing gradation voltages corresponding to each source line of the plurality of source lines,
The separation circuit separates the gradation voltage corresponding to each source line and accumulates the charge corresponding to the gradation voltage in the parasitic capacitance of each source line or the capacitor connected to each source line,
Each parasitic capacitor is connected via each switch element connected to the pixel electrode selected in the one horizontal scanning period in the writing period of the pixel electrode after the charge accumulation period provided in one horizontal scanning period. Alternatively, a voltage corresponding to the electric charge accumulated in each capacitor is applied to each pixel electrode.
前記画素電極の書き込み期間は、
前記電荷の蓄積期間後、少なくとも前記スイッチ素子のオン抵抗値と前記画素電極の容量値とに基づく時定数に対応した期間が経過したときに終了することを特徴とする駆動回路。 In claim 6 or 7,
The pixel electrode writing period is:
The drive circuit is terminated when a period corresponding to a time constant based on at least an on-resistance value of the switch element and a capacitance value of the pixel electrode has elapsed after the charge accumulation period.
各ソース線に供給する階調電圧は、
供給すべき階調電圧の電位より所定の電位だけ高電位側にシフトされた電圧であることを特徴とする駆動回路。 In any of claims 6 to 8,
The gradation voltage supplied to each source line is
A drive circuit characterized by being a voltage shifted to a higher potential side by a predetermined potential than the potential of a gradation voltage to be supplied.
各ソース線に供給する階調電圧は、
当該ソース線の寄生容量又は当該ソース線に接続されたキャパシタの容量値と当該画素電極の容量値との比に基づいてシフトされた電圧であることを特徴とする駆動回路。 In claim 9,
The gradation voltage supplied to each source line is
A driving circuit, wherein the voltage is shifted based on a ratio between a parasitic capacitance of the source line or a capacitance value of a capacitor connected to the source line and a capacitance value of the pixel electrode.
前記ソース線駆動回路が、
第１〜第Ｐ（Ｐは２以上の整数）の色成分の各色成分に設けられた第１〜第Ｐの演算増幅器を含み、
第ｒ（１≦ｒ≦Ｐ、ｒは整数）の演算増幅器が、
１水平走査期間内に、前記複数のソース線のうち第ｒの色成分用に設けられた各ソース線に時分割で階調電圧を供給することを特徴とする駆動回路。 In any of claims 6 to 10,
The source line driving circuit is
Including first to Pth operational amplifiers provided for each of the first to Pth (P is an integer of 2 or more) color components;
The r-th operational amplifier (1 ≦ r ≦ P, r is an integer) is
A drive circuit that supplies a grayscale voltage in a time-sharing manner to each source line provided for the r-th color component among the plurality of source lines within one horizontal scanning period.
前記画素電極を選択するためのゲート線駆動回路を含み、
前記ゲート線駆動回路が、
少なくとも前記電荷の蓄積期間後に、前記スイッチ素子と接続される前記画素電極を選択する選択信号を出力することを特徴とする駆動回路。 In any of claims 6 to 11,
A gate line driving circuit for selecting the pixel electrode;
The gate line driving circuit includes:
A drive circuit that outputs a selection signal for selecting the pixel electrode connected to the switch element at least after the charge accumulation period.
複数のゲート線と、
各スイッチ素子が、各ソース線及び各ゲート線に接続される複数のスイッチ素子と、
各画素電極が、各スイッチ素子に接続される複数の画素電極と、
前記複数のソース線を駆動する請求項１乃至１２のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。 Multiple source lines,
Multiple gate lines,
A plurality of switch elements each connected to each source line and each gate line;
A plurality of pixel electrodes each pixel electrode connected to each switch element;
An electro-optical device comprising: the drive circuit according to claim 1 that drives the plurality of source lines.
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