JP2008053782A - Load driving device - Google Patents
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Abstract
Description
本発明は、インダクタンス成分を有する負荷（例えばモータを構成するモータコイル）の駆動制御を行う負荷駆動装置に関するものである。 The present invention relates to a load driving device that performs drive control of a load having an inductance component (for example, a motor coil constituting a motor).
従来より、モータ駆動装置やスイッチング電源装置などの出力段（ドライバ）は、図５（ａ）に示すように、異なる２電源間に直列接続された出力トランジスタＱ１、Ｑ２を有して成り、各々のスイッチング制御を行うことで、互いの接続ノードから負荷Ｌの駆動電流を引き出す構成とされていることが多い。 Conventionally, an output stage (driver) such as a motor drive device or a switching power supply device has output transistors Q1 and Q2 connected in series between two different power supplies as shown in FIG. In many cases, the switching current is controlled so that the drive current of the load L is drawn from each connection node.
ただし、上記構成から成る従来の負荷駆動装置では、出力トランジスタＱ１、Ｑ２のスイッチング制御に際して、負荷Ｌのインダクタンス成分に起因する不要輻射ノイズが発生し、これによって他の回路の誤動作を招来するおそれがあった。 However, in the conventional load driving device having the above-described configuration, unnecessary radiation noise due to the inductance component of the load L is generated during switching control of the output transistors Q1 and Q2, which may cause malfunction of other circuits. there were.
そこで、従来の負荷駆動装置では、図５（ｂ）に示したように、出力トランジスタＱ１のゲート電圧を生成する制御トランジスタＰ１、Ｎ１と、それらの電流を制限する抵抗Ｒ１ａ、Ｒ１ｂと、出力トランジスタＱ２のゲート電圧を生成する制御トランジスタＰ２、Ｎ２と、それらの電流を制限する抵抗Ｒ２ａ、Ｒ２ｂと、を有して成り、抵抗Ｒ１ａ、Ｒ１ｂと出力トランジスタＱ１のゲート・ドレイン間に付随する寄生容量Ｃ１との時定数、並びに、抵抗Ｒ２ａ、Ｒ２ｂと出力トランジスタＱ２のゲート・ドレイン間に付随する寄生容量Ｃ２との時定数に応じて、出力トランジスタＱ１、Ｑ２のゲート電圧を緩やかに変化させる構成とされていた。なお、特許文献１では、当該回路構成に関連する従来技術が本願出願人によって開示・提案されている。
Therefore, in the conventional load driving device, as shown in FIG. 5B, the control transistors P1 and N1 that generate the gate voltage of the output transistor Q1, the resistors R1a and R1b that limit their currents, and the output transistor The control transistors P2 and N2 for generating the gate voltage of Q2 and the resistors R2a and R2b for limiting the currents thereof, and the parasitic capacitance associated between the resistors R1a and R1b and the gate and drain of the output transistor Q1 A configuration in which the gate voltages of the output transistors Q1 and Q2 are gently changed according to the time constant with C1 and the time constant between the resistors R2a and R2b and the parasitic capacitance C2 attached between the gate and drain of the output transistor Q2. It had been. In
また、負荷駆動装置に関連するその他の従来技術としては、特許文献２、３などを挙げることができる。
Moreover,
特許文献２では、２つの電源電位の間に負荷と直列に接続され、制御電圧を入力してスイッチング動作するスイッチング素子と、入力スイッチング信号に応じて生成した制御電圧をスイッチング素子に入力する制御部と、を有し、制御部は、スイッチング素子がオン状態を維持する制御電圧である第１の制御電圧範囲内において、第１の時間微分値で制御電圧を変化させ、スイッチング素子がオン状態からオフ状態に変化し、及び／または、オフ状態からオン状態に変化する制御電圧を含む第２の制御電圧範囲内において、第１の時間微分値より緩やかな傾きである第２の時間微分値で制御電圧を変化させる駆動装置が開示・提案されている。
In
また、特許文献３では、半導体スイッチング素子のターンオフ時の電源となる一方の端子が半導体スイッチング素子のエミッタに接続されたオフゲート電源と、前記オフゲート電源の他方の端子と半導体スイッチング素子のゲートとを抵抗を介して接続するスイッチとから成るターンオフゲート回路を有するゲート回路において、前記オフゲート電源の他方の端子と半導体スイッチング素子のゲートとを接続する第２のスイッチを具備したことを特徴とするゲート回路が開示・提案されている。
確かに、図５（ｂ）に示した上記従来の負荷駆動装置であれば、抵抗Ｒ１ａ、Ｒ１ｂの抵抗値、並びに、抵抗Ｒ２ａ、Ｒ２ｂの抵抗値を各々大きく設定することによって、出力トランジスタＱ１、Ｑ２のゲート電圧を緩やかに変化させることができるので、上記の不要輻射ノイズを低減することが可能となる。 Certainly, in the case of the conventional load driving device shown in FIG. 5B, by setting the resistance values of the resistors R1a and R1b and the resistance values of the resistors R2a and R2b to be large, the output transistors Q1, Since the gate voltage of Q2 can be gradually changed, the above-described unnecessary radiation noise can be reduced.
しかしながら、図５（ｂ）に示した上記従来の負荷駆動装置では、抵抗Ｒ１ａを設けたことで、出力トランジスタＱ１をオン状態からオフ状態へ切り替える際の不要輻射ノイズを低減し得る反面、出力トランジスタＱ２をオフ状態からオン状態へ切り替える際には、出力トランジスタＱ１のゲート電圧が寄生容量Ｃ１によって浮きやすくなるため、本来オフ状態でなければならない出力トランジスタＱ１が出力トランジスタＱ２と同時にオン状態となって、貫通電流による素子の破壊を生じるおそれがあった。 However, in the conventional load driving device shown in FIG. 5B, the provision of the resistor R1a can reduce unnecessary radiation noise when the output transistor Q1 is switched from the on state to the off state. When Q2 is switched from the off state to the on state, the gate voltage of the output transistor Q1 is likely to float due to the parasitic capacitance C1, so that the output transistor Q1 that should originally be in the off state is turned on simultaneously with the output transistor Q2. There was a risk of destruction of the device due to the through current.
また、図５（ｂ）に示した上記従来の負荷駆動装置では、抵抗Ｒ２ｂを設けたことで、出力トランジスタＱ２をオン状態からオフ状態へ切り替える際の不要輻射ノイズを低減し得る反面、出力トランジスタＱ１をオフ状態からオン状態へ切り替える際には、出力トランジスタＱ２のゲート電圧が寄生容量Ｃ２によって浮きやすくなるため、本来オフ状態でなければならない出力トランジスタＱ２が出力トランジスタＱ１と同時にオン状態となって、貫通電流による素子の破壊を生じるおそれがあった。 In the conventional load driving device shown in FIG. 5B, the provision of the resistor R2b can reduce unnecessary radiation noise when the output transistor Q2 is switched from the on state to the off state. When Q1 is switched from the off state to the on state, the gate voltage of the output transistor Q2 is likely to float due to the parasitic capacitance C2, so that the output transistor Q2 that should originally be in the off state is turned on simultaneously with the output transistor Q1. There was a risk of destruction of the device due to the through current.
なお、特許文献２の従来技術では、出力トランジスタのゲート電圧を任意に制御することができるので、上記課題を解決することも不可能ではないが、当該従来技術は、出力トランジスタの同時オフ期間（デッドタイム）を最小限に抑えるべく、出力トランジスタのゲート電圧を検出する電圧検出回路や、その検出結果に基づいて任意のゲート電圧を生成する複数の電圧電流変換増幅器を必要とする非常に複雑な構成とされていたため、回路規模の増大やコストの上昇を招来する結果となっていた。
In the prior art of
また、特許文献３の従来技術では、出力トランジスタのゲートにオフゲート電源を接続する経路として、抵抗を介する第１経路と抵抗を介さない第２経路が並列に設けられているので、これらを適宜切り替えることにより、上記課題を解決することも不可能ではないが、当該従来技術は、図５（ｂ）と同様、抵抗を用いて電流を制限する構成であるため、電源電位や接地電位に変動が生じた場合には、出力トランジスタのゲート電圧が意図しない傾きで変化してしまい、出力トランジスタのスイッチング制御に伴う不要輻射ノイズを充分に低減することができなくなるおそれがあった。 In the prior art of Patent Document 3, a first path through a resistor and a second path without a resistor are provided in parallel as a path for connecting an off-gate power supply to the gate of the output transistor. Thus, it is not impossible to solve the above problem, but the conventional technique is configured to limit the current using a resistor, as in FIG. When this occurs, the gate voltage of the output transistor changes with an unintended slope, and there is a possibility that unnecessary radiation noise accompanying switching control of the output transistor cannot be sufficiently reduced.
本発明は、上記の問題点に鑑み、出力トランジスタのスイッチング制御に伴う不要輻射ノイズを低減するとともに、出力トランジスタのゲート浮きに起因する貫通電流の発生を防止することが可能な負荷駆動装置を提供することを目的とする。 In view of the above problems, the present invention provides a load driving device capable of reducing unnecessary radiation noise associated with switching control of an output transistor and preventing generation of a through current due to floating of the output transistor. The purpose is to do.
上記の目的を達成すべく、本発明に係る負荷駆動装置は、電源ラインと接地ラインとの間に直列接続され、互いの接続ノードにインダクタンス成分を有する負荷の一端が接続される第１、第２出力トランジスタと；前記電源ラインと前記接地ラインとの間に直列接続され、第１制御信号に基づく相補的なスイッチング制御によって、互いの接続ノードから第１出力トランジスタのゲート電圧を出力する第１、第２制御トランジスタと；前記電源ラインと前記接地ラインとの間に直列接続され、第２制御信号に基づく相補的なスイッチング制御によって、互いの接続ノードから第２出力トランジスタのゲート電圧を出力する第３、第４制御トランジスタと；前記電源ラインと第１制御トランジスタとの間に接続された第１定電流源と；前記接地ラインと第２制御トランジスタとの間に接続された第２定電流源と；前記電源ラインと第３制御トランジスタとの間に接続された第３定電流源と；前記接地ラインと第４制御トランジスタとの間に接続された第４定電流源と；前記電源ラインと第１制御トランジスタとの間に接続され、第２制御信号に基づくスイッチング制御によって、第１定電流源の短絡／非短絡を切り替える第１スイッチと；前記接地ラインと第４制御トランジスタとの間に接続され、第１制御信号に基づくスイッチング制御によって、第４定電流源の短絡／非短絡を切り替える第２スイッチと；第１、第２出力トランジスタの一方がオンするタイミングを他方がオフするタイミングよりも遅らせるように、第１、第２制御信号の論理変遷タイミングを互いにずらして生成する同時オン防止回路と；を有して成る構成（第１の構成）とされている。 In order to achieve the above object, a load driving device according to the present invention is connected in series between a power supply line and a ground line, and is connected to one end of a load having an inductance component at each connection node. A first output transistor that is connected in series between the power supply line and the ground line, and that outputs a gate voltage of the first output transistor from each connection node by complementary switching control based on a first control signal; A second control transistor; connected in series between the power supply line and the ground line, and outputs the gate voltage of the second output transistor from the connection node by complementary switching control based on the second control signal. Third and fourth control transistors; a first constant current source connected between the power line and the first control transistor; and the ground A second constant current source connected between the IN and the second control transistor; a third constant current source connected between the power line and the third control transistor; the ground line and the fourth control transistor A fourth constant current source connected between the power supply line and the first control transistor, and a switching control based on the second control signal causes a short circuit / non-short circuit of the first constant current source. A first switch for switching; a second switch connected between the ground line and the fourth control transistor, and for switching between short circuit and non-short circuit of the fourth constant current source by switching control based on the first control signal; The logic transition timings of the first and second control signals are shifted from each other so that the timing when one of the second output transistors is turned on is delayed from the timing when the other is turned off. It has a configuration comprising a (first configuration); and simultaneous ON prevention circuit.
なお、本発明に係る負荷駆動装置において、前記同時オン防止回路は、所定の基準電流を生成する定電流源と、前記基準電流に応じた第１ミラー電流を生成する第１カレントミラー回路と、第１ミラー電流に応じて第１、第２制御信号の論理変遷タイミングのずれ量を設定する設定回路と、を有して成り、第１〜第４定電流源の少なくとも一は、前記基準電流に応じた第２ミラー電流を生成する第２カレントミラー回路を有して成る構成（第２の構成）にするとよい。 In the load driving device according to the present invention, the simultaneous ON prevention circuit includes a constant current source that generates a predetermined reference current, a first current mirror circuit that generates a first mirror current according to the reference current, And a setting circuit for setting a shift amount of the logic transition timing of the first and second control signals in accordance with the first mirror current, and at least one of the first to fourth constant current sources is the reference current It is preferable to adopt a configuration (second configuration) including a second current mirror circuit that generates a second mirror current according to the above.
本発明に係る負荷駆動装置であれば、出力トランジスタのスイッチング制御に伴う不要輻射ノイズを低減するとともに、出力トランジスタのゲート浮きに起因する貫通電流の発生を防止することが可能となる。 With the load driving device according to the present invention, it is possible to reduce unnecessary radiation noise associated with switching control of the output transistor and to prevent generation of a through current due to floating of the gate of the output transistor.
図１は、本発明に係る負荷駆動装置の一実施形態を示す回路ブロック図である。 FIG. 1 is a circuit block diagram showing an embodiment of a load driving device according to the present invention.
本図に示すように、本実施形態の負荷駆動装置は、第１出力トランジスタＱ１と、第２出力トランジスタＱ２と、第１制御トランジスタＰ１と、第２制御トランジスタＮ１と、第３制御トランジスタＰ２と、第４制御トランジスタＮ２と、第１定電流源Ｉ１ａと、第２定電流源Ｉ１ｂと、第３定電流源Ｉ２ａと、第４定電流源Ｉ２ｂと、第１スイッチＳＷ１と、第２スイッチＳＷ２と、同時オン防止回路ＣＴＲＬと、を有して成る。 As shown in the figure, the load driving device of the present embodiment includes a first output transistor Q1, a second output transistor Q2, a first control transistor P1, a second control transistor N1, and a third control transistor P2. The fourth control transistor N2, the first constant current source I1a, the second constant current source I1b, the third constant current source I2a, the fourth constant current source I2b, the first switch SW1, and the second switch SW2 And a simultaneous ON prevention circuit CTRL.
なお、本実施形態の負荷駆動装置では、第１出力トランジスタＱ１、第１制御トランジスタＰ１、第３制御トランジスタＰ２、及び、第１スイッチＳＷ１として、いずれも、Ｐチャネル型電界効果トランジスタが用いられており、第２出力トランジスタＱ２、第２制御トランジスタＮ１、第４制御トランジスタＮ２、及び、第２スイッチＳＷ２として、いずれも、Ｎチャネル型電界効果トランジスタが用いられている。また、いずれのトランジスタについても、そのインピーダンスは充分に低く設計されている。 In the load driving device of the present embodiment, a P-channel field effect transistor is used as each of the first output transistor Q1, the first control transistor P1, the third control transistor P2, and the first switch SW1. As the second output transistor Q2, the second control transistor N1, the fourth control transistor N2, and the second switch SW2, all N-channel field effect transistors are used. In addition, the impedance of any transistor is designed to be sufficiently low.
第１出力トランジスタＱ１のソースは、電源ラインに接続されている。第２出力トランジスタＮ１のソースは、接地ラインに接続されている。第１出力トランジスタＱ１のドレインと第２出力トランジスタＮ２のドレインは、互いに接続されており、その接続ノードは、インダクタンス成分を有する負荷Ｌの一端に接続されている。 The source of the first output transistor Q1 is connected to the power supply line. The source of the second output transistor N1 is connected to the ground line. The drain of the first output transistor Q1 and the drain of the second output transistor N2 are connected to each other, and the connection node is connected to one end of a load L having an inductance component.
なお、第１出力トランジスタＱ１のゲート・ドレイン間には、寄生容量Ｃ１が付随している。同様に、第２出力トランジスタＱ２のゲート・ドレイン間には、寄生容量Ｃ２が付随している。 A parasitic capacitance C1 is attached between the gate and drain of the first output transistor Q1. Similarly, a parasitic capacitance C2 is attached between the gate and drain of the second output transistor Q2.
第１制御トランジスタＰ１のドレインと第２制御トランジスタＮ１のドレインは、互いに接続されており、その接続ノードは、第１出力トランジスタＱ１のゲートに接続されている。第１制御トランジスタＰ１のゲートと第２制御トランジスタＮ１のゲートは、互いに接続されており、その接続ノードには、同時オン防止回路ＣＴＲＬから第１制御信号Ｓ１が与えられている。 The drain of the first control transistor P1 and the drain of the second control transistor N1 are connected to each other, and the connection node is connected to the gate of the first output transistor Q1. The gate of the first control transistor P1 and the gate of the second control transistor N1 are connected to each other, and the first control signal S1 is supplied to the connection node from the simultaneous ON prevention circuit CTRL.
第１定電流源Ｉ１ａは、電源ラインと第１制御トランジスタＰ１のソースとの間に接続されている。第２定電流源Ｉ１ｂは、接地ラインと第２制御トランジスタＮ１のソースとの間に接続されている。 The first constant current source I1a is connected between the power supply line and the source of the first control transistor P1. The second constant current source I1b is connected between the ground line and the source of the second control transistor N1.
第１スイッチＳＷ１のソースは、電源ラインに接続されている。第１スイッチＳＷ１のドレインは、第１制御トランジスタＰ１のソースに接続されている。第１スイッチＳＷ１のゲートには、同時オン防止回路ＣＴＲＬから第２制御信号Ｓ２が与えられている。 The source of the first switch SW1 is connected to the power supply line. The drain of the first switch SW1 is connected to the source of the first control transistor P1. The gate of the first switch SW1 is supplied with the second control signal S2 from the simultaneous ON prevention circuit CTRL.
第３制御トランジスタＰ２のドレインと第４制御トランジスタＮ２のドレインは、互いに接続されており、その接続ノードは、第２出力トランジスタＱ２のゲートに接続されている。第３制御トランジスタＰ２のゲートと第４制御トランジスタＮ２のゲートは、互いに接続されており、その接続ノードには、同時オン防止回路ＣＴＲＬから第２制御信号Ｓ２が与えられている。 The drain of the third control transistor P2 and the drain of the fourth control transistor N2 are connected to each other, and the connection node is connected to the gate of the second output transistor Q2. The gate of the third control transistor P2 and the gate of the fourth control transistor N2 are connected to each other, and the second control signal S2 is supplied to the connection node from the simultaneous ON prevention circuit CTRL.
第３定電流源Ｉ２ａは、電源ラインと第３制御トランジスタＰ２のソースとの間に接続されている。第４定電流源Ｉ２ｂは、接地ラインと第４制御トランジスタＮ２のソースとの間に接続されている。 The third constant current source I2a is connected between the power supply line and the source of the third control transistor P2. The fourth constant current source I2b is connected between the ground line and the source of the fourth control transistor N2.
第２スイッチＳＷ２のソースは、接地ラインに接続されている。第２スイッチＳＷ２のドレインは、第４制御トランジスタＮ２のソースに接続されている。第２スイッチＳＷ２のゲートには、同時オン防止回路ＣＴＲＬから第１制御信号Ｓ１が与えられている。 The source of the second switch SW2 is connected to the ground line. The drain of the second switch SW2 is connected to the source of the fourth control transistor N2. The gate of the second switch SW2 is supplied with the first control signal S1 from the simultaneous ON prevention circuit CTRL.
上記構成から成る負荷駆動装置の動作について、図２を参照しながら詳細に説明する。 The operation of the load driving device configured as described above will be described in detail with reference to FIG.
図２は、負荷駆動装置の一動作例を説明するためのタイミングチャートである。なお、図２において、左端に記載された符号「Ｓ１」、「Ｓ２」は、それぞれ、第１、第２制御信号Ｓ１、Ｓ２の電圧波形を示しており、符号「Ｑ１」、「Ｑ２」は、それぞれ、第１、第２出力トランジスタＱ１、Ｑ２の各ゲート電圧波形を示している。また、符号「Ｖｏｕｔ」は、負荷Ｌの一端に与えられる出力電圧波形を示している。 FIG. 2 is a timing chart for explaining an operation example of the load driving device. In FIG. 2, the symbols “S1” and “S2” shown at the left end indicate the voltage waveforms of the first and second control signals S1 and S2, respectively. The symbols “Q1” and “Q2” , Respectively show the gate voltage waveforms of the first and second output transistors Q1 and Q2. Reference sign “Vout” indicates an output voltage waveform applied to one end of the load L.
時刻ｔ１まで、第１、第２制御信号Ｓ１、Ｓ２は、いずれもハイレベルとされているので、第１、第３制御トランジスタＰ１、Ｐ２は、いずれもオフ状態とされ、第２、第４制御トランジスタＮ１、Ｎ２は、いずれもオン状態とされている。すなわち、第１、第２出力トランジスタＱ１、Ｑ２のゲート電圧は、いずれもローレベルとされている。従って、第１出力トランジスタＱ１がオン状態となり、第２出力トランジスタＱ２がオフ状態となっているので、出力電圧Ｖｏｕｔは、ハイレベルとされている。なお、このとき、第１スイッチＳＷ１はオフ状態とされ、第２スイッチＳＷ２はオン状態とされている。 Until the time t1, the first and second control signals S1 and S2 are both at the high level, so that the first and third control transistors P1 and P2 are both turned off, and the second and fourth The control transistors N1 and N2 are both turned on. That is, the gate voltages of the first and second output transistors Q1 and Q2 are both low. Therefore, since the first output transistor Q1 is turned on and the second output transistor Q2 is turned off, the output voltage Vout is set to a high level. At this time, the first switch SW1 is turned off and the second switch SW2 is turned on.
時刻ｔ１にて、第１制御信号Ｓ１がローレベルに変遷されると、遅滞なく第１制御トランジスタＰ１がオン状態とされ、第２制御トランジスタＮ１がオフ状態とされる。一方、第２制御信号Ｓ２は、時刻ｔ１から所定の遅延期間ｄ１が経過するまでハイレベルに維持されるため、第１スイッチＳＷ１は、オフ状態（すなわち、第１定電流源Ｉ１ａの非短絡状態）に維持される。 When the first control signal S1 changes to the low level at time t1, the first control transistor P1 is turned on without delay and the second control transistor N1 is turned off. On the other hand, since the second control signal S2 is maintained at a high level until a predetermined delay period d1 elapses from time t1, the first switch SW1 is in the off state (that is, the non-short-circuit state of the first constant current source I1a). ) Is maintained.
このような構成とすることにより、第１定電流源Ｉ１ａの能力に応じて、第１出力トランジスタＱ１のゲート電圧を緩やかに上昇させることができるので、負荷Ｌのインダクタンス成分に起因する不要輻射ノイズの発生を適切に抑えることが可能となる。 With such a configuration, the gate voltage of the first output transistor Q1 can be gradually increased according to the capability of the first constant current source I1a. Therefore, unnecessary radiation noise caused by the inductance component of the load L can be obtained. Can be appropriately suppressed.
また、第１定電流源Ｉ１ａを用いてゲート電圧の傾き（ｄｖ／ｄｔ）を制御する本実施形態の構成であれば、抵抗を用いて電流を制限する従来構成（図５を参照）と比べて、電源電位や接地電位に変動に依ることなく、常に所望の傾きで第１出力トランジスタＱ１のゲート電圧を変化させることが可能となる。 In addition, the configuration of this embodiment that controls the slope (dv / dt) of the gate voltage using the first constant current source I1a is compared with the conventional configuration that limits the current using a resistor (see FIG. 5). Thus, the gate voltage of the first output transistor Q1 can always be changed with a desired slope without depending on fluctuations in the power supply potential or the ground potential.
なお、第２スイッチＳＷ２は、第１制御信号Ｓ１のローレベル遷移に応じて、時刻ｔ１の時点でオフ状態とされる。 The second switch SW2 is turned off at time t1 in response to the low level transition of the first control signal S1.
時刻ｔ２にて、第１出力トランジスタＱ１のゲート電圧がオンスレッショルド電圧Ｖｔｈ（Ｑ１）を上回ると、第１出力トランジスタＱ１がオフ状態となる。以後、第２出力トランジスタＱ２がオン状態とされるまでの期間（ｔ２〜ｔ４）は、第１、第２出力トランジスタＱ１、Ｑ２がいずれもオフ状態とされた期間（同時オフ期間）となる。 When the gate voltage of the first output transistor Q1 exceeds the on-threshold voltage Vth (Q1) at time t2, the first output transistor Q1 is turned off. Thereafter, a period (t2 to t4) until the second output transistor Q2 is turned on is a period in which both the first and second output transistors Q1 and Q2 are turned off (simultaneous off period).
時刻ｔ１から所定の遅延期間ｄ１が経過し、時刻ｔ３にて、第２制御信号Ｓ２がローレベルに変遷されると、遅滞なく第３制御トランジスタＰ２がオン状態とされ、第４制御トランジスタＮ２がオフ状態とされる。従って、第２出力トランジスタＱ２のゲート電圧は第３定電流源Ｉ２ａの能力に応じて緩やかに上昇を開始する。 When a predetermined delay period d1 has elapsed from time t1 and the second control signal S2 is changed to a low level at time t3, the third control transistor P2 is turned on without delay, and the fourth control transistor N2 is turned on. It is turned off. Accordingly, the gate voltage of the second output transistor Q2 starts to rise gently according to the capability of the third constant current source I2a.
また、時刻ｔ３では、第１スイッチＳＷ１が第２制御信号Ｓ２のローレベル遷移に応じて遅滞なくオン状態とされる。このような構成とすることにより、第２出力トランジスタＱ２がオフ状態からオン状態へ切り替えられるタイミング（後述する時刻ｔ４）よりも先に、第１スイッチＳＷ１をオン状態（すなわち、第１定電流源Ｉ１ａの短絡状態）としておくことが可能となる。 At time t3, the first switch SW1 is turned on without delay according to the low level transition of the second control signal S2. With this configuration, the first switch SW1 is turned on (that is, the first constant current source) before the timing at which the second output transistor Q2 is switched from the off state to the on state (time t4 to be described later). I1a short-circuited state).
時刻ｔ４にて、第２出力トランジスタＱ２のゲート電圧がオンスレッショルド電圧Ｖｔｈ（Ｑ２）を上回ると、第２出力トランジスタＱ２がオン状態となる。従って、出力電圧Ｖｏｕｔは、それまでのハイレベルからローレベルに変遷される。このとき、第１出力トランジスタＱ１のゲートは、第１定電流源Ｉ１ａを介する経路ではなく、低インピーダンスの第１スイッチＳＷ１を介するバイパス経路で電源ラインに短絡されている。従って、寄生容量Ｃ１による第１出力トランジスタＱ１のゲート浮きを適切に抑制することができるので、これに起因する第１、第２出力トランジスタＱ１、Ｑ２の同時オンを防止して、貫通電流による素子の破壊を回避することが可能となる。 At time t4, when the gate voltage of the second output transistor Q2 exceeds the on-threshold voltage Vth (Q2), the second output transistor Q2 is turned on. Therefore, the output voltage Vout is changed from the previous high level to the low level. At this time, the gate of the first output transistor Q1 is short-circuited to the power supply line not by a path via the first constant current source I1a but by a bypass path via the low impedance first switch SW1. Therefore, the floating of the gate of the first output transistor Q1 due to the parasitic capacitance C1 can be appropriately suppressed. Therefore, the first and second output transistors Q1 and Q2 due to this can be prevented from being simultaneously turned on, and the element caused by the through current can be prevented. Can be avoided.
時刻ｔ５にて、第２制御信号Ｓ２がハイレベルに変遷されると、遅滞なく第３制御トランジスタＰ２がオフ状態とされ、第４制御トランジスタＮ２がオン状態とされる。一方、第１制御信号Ｓ１は、時刻ｔ５から所定の遅延期間ｄ２が経過するまでローレベルに維持されるため、第２スイッチＳＷ２は、オフ状態（すなわち、第４定電流源Ｉ２ｂの非短絡状態）に維持される。 When the second control signal S2 changes to the high level at time t5, the third control transistor P2 is turned off without delay and the fourth control transistor N2 is turned on. On the other hand, since the first control signal S1 is maintained at a low level until a predetermined delay period d2 has elapsed from time t5, the second switch SW2 is in the off state (that is, the non-short-circuit state of the fourth constant current source I2b). ) Is maintained.
このような構成とすることにより、第４定電流源Ｉ２ｂの能力に応じて、第２出力トランジスタＱ２のゲート電圧を緩やかに下降させることができるので、負荷Ｌのインダクタンス成分に起因する不要輻射ノイズの発生を適切に抑えることが可能となる。 By adopting such a configuration, the gate voltage of the second output transistor Q2 can be gradually lowered according to the capability of the fourth constant current source I2b, and therefore unnecessary radiation noise caused by the inductance component of the load L. Can be appropriately suppressed.
また、第４定電流源Ｉ２ｂを用いてゲート電圧の傾き（ｄｖ／ｄｔ）を制御する本実施形態の構成であれば、抵抗を用いて電流を制限する従来構成（図５を参照）と比べて、電源電位や接地電位に変動に依ることなく、常に所望の傾きで第２出力トランジスタＱ２のゲート電圧を変化させることが可能となる。 In addition, the configuration of this embodiment that controls the slope (dv / dt) of the gate voltage using the fourth constant current source I2b is compared with the conventional configuration that limits the current using a resistor (see FIG. 5). Thus, the gate voltage of the second output transistor Q2 can always be changed with a desired slope without depending on fluctuations in the power supply potential or the ground potential.
なお、第１スイッチＳＷ１は、第２制御信号Ｓ２のハイレベル遷移に応じて、時刻ｔ５の時点でオフ状態とされる。 The first switch SW1 is turned off at time t5 in response to the high level transition of the second control signal S2.
時刻ｔ６にて、第２出力トランジスタＱ２のゲート電圧がオンスレッショルド電圧Ｖｔｈ（Ｑ２）を下回ると、第２出力トランジスタＱ２がオフ状態となる。以後、第１出力トランジスタＱ１がオン状態とされるまでの期間は、第１、第２出力トランジスタＱ１、Ｑ２がいずれもオフ状態とされた期間（同時オフ期間）となる。 When the gate voltage of the second output transistor Q2 falls below the on-threshold voltage Vth (Q2) at time t6, the second output transistor Q2 is turned off. Thereafter, the period until the first output transistor Q1 is turned on is a period in which both the first and second output transistors Q1 and Q2 are turned off (simultaneous off period).
時刻ｔ５から所定の遅延期間ｄ２が経過し、時刻ｔ７にて、第１制御信号Ｓ１がハイレベルに変遷されると、遅滞なく第１制御トランジスタＰ１がオフ状態とされ、第２制御トランジスタＮ１がオン状態とされる。従って、第１出力トランジスタＱ１のゲート電圧は第２定電流源Ｉ１ｂの能力に応じて緩やかに下降を開始する。 When a predetermined delay period d2 has elapsed from time t5 and the first control signal S1 is changed to a high level at time t7, the first control transistor P1 is turned off without delay, and the second control transistor N1 is turned on. It is turned on. Accordingly, the gate voltage of the first output transistor Q1 starts to gradually fall according to the capability of the second constant current source I1b.
また、時刻ｔ７では、第２スイッチＳＷ２が第１制御信号Ｓ１のハイレベル遷移に応じて遅滞なくオン状態とされる。このような構成とすることにより、第１出力トランジスタＱ１がオフ状態からオン状態へ切り替えられるタイミング（後述する時刻ｔ８）よりも先に、第２スイッチＳＷ２をオン状態（すなわち、第４定電流源Ｉ２ｂの短絡状態）としておくことが可能となる。 At time t7, the second switch SW2 is turned on without delay according to the high level transition of the first control signal S1. With this configuration, the second switch SW2 is turned on (that is, the fourth constant current source) before the timing at which the first output transistor Q1 is switched from the off state to the on state (time t8 described later). I2b short-circuited state).
時刻ｔ８にて、第１出力トランジスタＱ１のゲート電圧がオンスレッショルド電圧Ｖｔｈ（Ｑ１）を下回ると、第１出力トランジスタＱ１がオン状態となる。従って、出力電圧Ｖｏｕｔは、それまでのローレベルからハイレベルに変遷される。このとき、第２出力トランジスタＱ２のゲートは、第４定電流源Ｉ２ｂを介する経路ではなく、低インピーダンスの第２スイッチＳＷ２を介するバイパス経路で接地ラインに短絡されている。従って、寄生容量Ｃ２による第２出力トランジスタＱ２のゲート浮きを適切に抑制することができるので、これに起因する第１、第２出力トランジスタＱ１、Ｑ２の同時オンを防止して、貫通電流による素子の破壊を回避することが可能となる。 When the gate voltage of the first output transistor Q1 falls below the on-threshold voltage Vth (Q1) at time t8, the first output transistor Q1 is turned on. Therefore, the output voltage Vout is changed from the previous low level to the high level. At this time, the gate of the second output transistor Q2 is short-circuited to the ground line not by a path via the fourth constant current source I2b but by a bypass path via the low impedance second switch SW2. Accordingly, the floating of the gate of the second output transistor Q2 due to the parasitic capacitance C2 can be appropriately suppressed. Therefore, the first and second output transistors Q1 and Q2 due to this can be prevented from being simultaneously turned on, and the element caused by the through current can be prevented. Can be avoided.
上記で説明したように、本発明に係る負荷駆動装置は、電源ラインと接地ラインとの間に直列接続され、互いの接続ノードにインダクタンス成分を有する負荷Ｌの一端が接続される第１、第２出力トランジスタＱ１、Ｑ２と；電源ラインと接地ラインとの間に直列接続され、第１制御信号Ｓ１に基づく相補的なスイッチング制御によって、互いの接続ノードから第１出力トランジスタＱ１のゲート電圧を出力する第１、第２制御トランジスタＰ１、Ｎ１と；電源ラインと接地ラインとの間に直列接続され、第２制御信号Ｓ２に基づく相補的なスイッチング制御によって、互いの接続ノードから第２出力トランジスタＱ２のゲート電圧を出力する第３、第４制御トランジスタＰ２、Ｎ２と；電源ラインと第１制御トランジスタＰ１との間に接続された第１定電流源Ｉ１ａと；接地ラインと第２制御トランジスタＮ１との間に接続された第２定電流源Ｉ１ｂと；電源ラインと第３制御トランジスタＰ２との間に接続された第３定電流源Ｉ２ａと；接地ラインと第４制御トランジスタＮ２との間に接続された第４定電流源Ｉ２ｂと；電源ラインと第１制御トランジスタＰ１との間に接続され、第２制御信号Ｓ２に基づくスイッチング制御によって、第１定電流源Ｉ１ａの短絡／非短絡を切り替える第１スイッチＳＷ１と；接地ラインと第４制御トランジスタＮ２との間に接続され、第１制御信号Ｓ１に基づくスイッチング制御によって、第４定電流源Ｉ２ｂの短絡／非短絡を切り替える第２スイッチＳＷ２と；第１、第２出力トランジスタＱ１、Ｑ２の一方がオンするタイミングを他方がオフするタイミングよりも遅らせるように、第１、第２制御信号Ｓ１、Ｓ２の論理変遷タイミングを互いにずらして生成する同時オン防止回路ＣＴＲＬと；を有して成る構成とされている。 As described above, the load driving device according to the present invention is connected in series between the power supply line and the ground line, and the first and second ends of the load L having an inductance component are connected to each other connection node. Two output transistors Q1, Q2; connected in series between the power supply line and the ground line, and outputs the gate voltage of the first output transistor Q1 from the mutual connection node by complementary switching control based on the first control signal S1. First and second control transistors P1 and N1, which are connected in series between a power supply line and a ground line, and are connected from each other connection node to the second output transistor Q2 by complementary switching control based on a second control signal S2. The third and fourth control transistors P2 and N2 for outputting the gate voltage; and connected between the power supply line and the first control transistor P1 A first constant current source I1a connected; a second constant current source I1b connected between the ground line and the second control transistor N1; a third constant current source connected between the power supply line and the third control transistor P2. A constant current source I2a; a fourth constant current source I2b connected between the ground line and the fourth control transistor N2, and a second control signal S2 connected between the power line and the first control transistor P1. A first switch SW1 for switching between short-circuiting / non-short-circuiting of the first constant current source I1a by switching control based on the switching control based on the first control signal S1 and connected between the ground line and the fourth control transistor N2. A second switch SW2 for switching the short circuit / non-short circuit of the fourth constant current source I2b; the timing at which one of the first and second output transistors Q1, Q2 is turned on Subjected timing to delay than the first, the simultaneous ON prevention circuit CTRL and generating offset from one another a logic level change timing of the second control signal S1, S2; are as the have made configuration.
このような構成とすることにより、第１出力トランジスタＱ１をオン状態からオフ状態に切り替える際には、第１定電流源Ｉ１ａを用いて第１出力トランジスタＱ１のゲート電圧を緩やかに上昇させ、スイッチング制御に伴う不要輻射ノイズの発生を低減する一方、第２出力トランジスタＱ２がオン状態となるよりも前に、第１定電流源Ｉ１ａを短絡させることで、第１出力トランジスタＱ１のゲート浮きに起因する貫通電流の発生を防止することが可能となる。 With this configuration, when the first output transistor Q1 is switched from the on state to the off state, the gate voltage of the first output transistor Q1 is gradually increased by using the first constant current source I1a to switch the first output transistor Q1. While reducing the generation of unnecessary radiation noise due to control, the first constant current source I1a is short-circuited before the second output transistor Q2 is turned on, resulting in floating of the gate of the first output transistor Q1. It is possible to prevent the occurrence of through current.
同様に、第２出力トランジスタＱ２をオン状態からオフ状態に切り替える際には、第４定電流源Ｉ２ｂを用いて第２出力トランジスタＱ２のゲート電圧を緩やかに下降させ、スイッチング制御に伴う不要輻射ノイズの発生を低減する一方、第１出力トランジスタＱ１がオン状態となるよりも前に、第４定電流源Ｉ２ｂを短絡させることで、第２出力トランジスタＱ２のゲート浮きに起因する貫通電流の発生を防止することが可能となる。 Similarly, when switching the second output transistor Q2 from the on state to the off state, the gate voltage of the second output transistor Q2 is gently lowered using the fourth constant current source I2b, and unnecessary radiation noise associated with the switching control is performed. On the other hand, the fourth constant current source I2b is short-circuited before the first output transistor Q1 is turned on, thereby generating a through current due to floating of the gate of the second output transistor Q2. It becomes possible to prevent.
また、本発明に係る負荷駆動装置であれば、第１、第２スイッチＳＷ１、ＳＷ２の開閉制御信号として、第１、第２制御信号Ｓ１、Ｓ２を流用することができるので、回路規模の不要な増大を招くことがない。 In the load driving device according to the present invention, the first and second control signals S1 and S2 can be used as the open / close control signals of the first and second switches SW1 and SW2, so that the circuit scale is unnecessary. Will not cause a significant increase.
なお、上記構成から成る負荷駆動装置において、第１出力トランジスタＱ１のゲート電圧がローレベルからハイレベルに立ち上がる際の傾きを緩やかにするほど、第１トランジスタＱ１のオフタイミングが遅れるので、第１、第２出力トランジスタＱ１、Ｑ２の同時オンを防止するためには、より長い遅延期間ｄ１が必要となる。同様に、第２出力トランジスタＱ２のゲート電圧がハイレベルからローレベルに立ち下がる際の傾きを緩やかにするほど、第２トランジスタＱ２のオフタイミングが遅れるので、第１、第２出力トランジスタＱ１、Ｑ２の同時オンを防止するためには、より長い遅延期間ｄ２が必要となる。 In the load driving device configured as described above, since the off-timing of the first transistor Q1 is delayed as the gate voltage of the first output transistor Q1 rises from the low level to the high level, the first transistor Q1 is delayed. In order to prevent the second output transistors Q1 and Q2 from being turned on simultaneously, a longer delay period d1 is required. Similarly, as the gate voltage of the second output transistor Q2 falls from the high level to the low level, the OFF timing of the second transistor Q2 is delayed as the slope of the first output transistor Q1, Q2 is decreased. In order to prevent simultaneous ON, a longer delay period d2 is required.
そこで、本発明に係る負荷駆動装置では、第１、第２トランジスタＱ１、Ｑ２のゲート電圧の傾き（延いては、第１〜第４定電流源のうち、少なくとも一の定電流値）と、同時オン防止回路ＣＴＲＬで設定される遅延期間ｄ１、ｄ２との間に相関関係を持たせた回路構成が採用されている。 Therefore, in the load driving device according to the present invention, the slope of the gate voltage of the first and second transistors Q1 and Q2 (and at least one constant current value of the first to fourth constant current sources), and A circuit configuration is employed in which a correlation is provided between the delay periods d1 and d2 set by the simultaneous ON prevention circuit CTRL.
図３は、同時オン防止回路ＣＴＲＬ（特に遅延期間ｄ１の生成回路部分）、及び、第１定電流源Ｉ１ａの一構成例を示すブロック図である。また、図４は、遅延期間ｄ１の生成動作を説明するためのタイミングチャートである。 FIG. 3 is a block diagram illustrating a configuration example of the simultaneous on prevention circuit CTRL (particularly, the generation circuit portion of the delay period d1) and the first constant current source I1a. FIG. 4 is a timing chart for explaining the generation operation of the delay period d1.
図３に示す通り、同時オン防止回路ＣＴＲＬは、遅延期間ｄ１の生成回路部分として、定電流源Ｉと、Ｐチャネル型電界効果トランジスタＰｘ、Ｐｙと、Ｎチャネル型電界効果トランジスタＮｘと、容量Ｃと、インバータＩＮＶと、を有して成る。一方、第１定電流源Ｉ１ａは、Ｐチャネル型電界効果トランジスタＰｚを有して成る。 As shown in FIG. 3, the simultaneous-on prevention circuit CTRL includes a constant current source I, P-channel field effect transistors Px and Py, N-channel field effect transistors Nx, and a capacitor C as a generation circuit portion of the delay period d1. And an inverter INV. On the other hand, the first constant current source I1a includes a P-channel field effect transistor Pz.
トランジスタＰｘ、Ｐｙ、Ｐｚのソースは、いずれも電源ラインに接続されている。トランジスタＰｘ、Ｐｙ、Ｐｚのゲートは互いに接続されており、それらの接続ノードは、トランジスタＰｘのドレインに接続されている。トランジスタＰｘのドレインは、所定の基準電流ｉｘを生成する定電流源Ｉを介して、接地ラインに接続されている。 The sources of the transistors Px, Py, Pz are all connected to the power supply line. The gates of the transistors Px, Py, and Pz are connected to each other, and their connection node is connected to the drain of the transistor Px. The drain of the transistor Px is connected to the ground line via a constant current source I that generates a predetermined reference current ix.
すなわち、トランジスタＰｘとトランジスタＰｙは、基準電流ｉｘに応じた第１ミラー電流ｉｙを生成する第１カレントミラー回路を形成している。また、トランジスタＰｘとトランジスタＰｚは、基準電流ｉｘに応じた第２ミラー電流ｉｚを生成する第２カレントミラー回路を形成している。なお、ｉｘ：ｉｙ：ｉｚ＝ｘ：ｙ：ｚとする。 That is, the transistor Px and the transistor Py form a first current mirror circuit that generates a first mirror current iy corresponding to the reference current ix. In addition, the transistor Px and the transistor Pz form a second current mirror circuit that generates a second mirror current iz corresponding to the reference current ix. Note that ix: ii: iz = x: y: z.
トランジスタＰｙのドレインは、トランジスタＮｘのドレインと、容量Ｃの一端と、インバータＩＮＶの入力端に接続されている。トランジスタＮｘのソース、及び、容量Ｃの他端は、いずれも接地ラインに接続されている。トランジスタＮｘのゲートには、電圧信号Ｖａが印加されている。容量Ｃの一端からは、電圧信号Ｖｂ（容量Ｃの充電電圧）が引き出されている。インバータＩＮＶの出力端からは、電圧信号Ｖｃが引き出されている。 The drain of the transistor Py is connected to the drain of the transistor Nx, one end of the capacitor C, and the input end of the inverter INV. The source of the transistor Nx and the other end of the capacitor C are both connected to the ground line. A voltage signal Va is applied to the gate of the transistor Nx. A voltage signal Vb (charge voltage of the capacitor C) is extracted from one end of the capacitor C. A voltage signal Vc is drawn from the output terminal of the inverter INV.
上記構成から成る同時オン防止回路ＣＴＲＬにおいて、図４に示すように、電圧信号Ｖａがハイレベルからローレベルに遷移されると、トランジスタＮｘがオン状態からオフ状態とされるため、ミラー電流ｉｙによる容量Ｃの充電が開始され、電圧信号Ｖｂがローレベルから徐々に上昇し始める。一方、電圧信号Ｖｃは、電圧信号ＶｂがインバータＩＮＶのスレッショルド電圧Ｖｔｈ（ＩＮＶ）に達した時点でハイレベルからローレベルに遷移される。すなわち、電圧信号Ｖａと電圧信号Ｖｃを比較した場合、その論理変遷タイミングは、電圧信号ＶｂがインバータＩＮＶのスレッショルド電圧Ｖｔｈ（ＩＮＶ）に達するまでの所要時間だけ遅延される形となる。言い換えれば、上記の所要時間が遅延期間ｄ１として設定される。 In the simultaneous ON prevention circuit CTRL having the above configuration, as shown in FIG. 4, when the voltage signal Va is changed from the high level to the low level, the transistor Nx is changed from the ON state to the OFF state. Charging of the capacitor C is started, and the voltage signal Vb starts to gradually rise from the low level. On the other hand, the voltage signal Vc transitions from the high level to the low level when the voltage signal Vb reaches the threshold voltage Vth (INV) of the inverter INV. That is, when the voltage signal Va and the voltage signal Vc are compared, the logic transition timing is delayed by a required time until the voltage signal Vb reaches the threshold voltage Vth (INV) of the inverter INV. In other words, the required time is set as the delay period d1.
このように、上記構成から成る同時オン防止回路ＣＴＲＬでは、トランジスタＮｘ、容量Ｃ、インバータＩＮＶにより、第１ミラー電流ｉｙに応じて第１、第２制御信号Ｓ１、Ｓ２の論理変遷タイミングのずれ量（遅延期間ｄ１）を設定する設定回路が形成されており、第１ミラー電流ｉｙの電流値が大きいほど、遅延期間ｄ１は短く設定され、逆に、第１ミラー電流ｉｙの電流値が小さいほど、遅延期間ｄ１は長く設定されることになる。 As described above, in the simultaneous ON prevention circuit CTRL configured as described above, the shift amount of the logic transition timing of the first and second control signals S1 and S2 according to the first mirror current iy by the transistor Nx, the capacitor C, and the inverter INV. A setting circuit for setting (delay period d1) is formed. As the current value of the first mirror current iy is larger, the delay period d1 is set shorter, and conversely, as the current value of the first mirror current iy is smaller. The delay period d1 is set to be long.
一方、第１定電流源Ｉ１ａでは、第２ミラー電流ｉｚの電流値が大きいほど、第１出力トランジスタＱ１のゲート電圧の傾きを急峻とし、逆に、第２ミラー電流ｉｚの電流値が小さいほど、第１出力トランジスタＱ１のゲート電圧の傾きを緩慢とすることになる。 On the other hand, in the first constant current source I1a, the larger the current value of the second mirror current iz, the steeper the slope of the gate voltage of the first output transistor Q1, and conversely, the smaller the current value of the second mirror current iz. Therefore, the slope of the gate voltage of the first output transistor Q1 is made slow.
従って、第２ミラー電流ｉｚの電流値を小さくして、第１出力トランジスタＱ１のゲート電圧の傾きを緩慢にすべく、基準電流ｉｘの電流値を小さくすると、これに伴って第１ミラー電流ｉｙの電流値も小さくなるため、遅延期間ｄ１は長く設定されることになる。逆に、第２ミラー電流ｉｚの電流値を大きくして、第１出力トランジスタＱ１のゲート電圧の傾きを急峻にすべく、基準電流ｉｘの電流値を大きくすると、これに伴って第１ミラー電流ｉｙの電流値も大きくなるため、遅延期間ｄ１は短く設定されることになる。 Therefore, if the current value of the reference current ix is reduced in order to reduce the current value of the second mirror current iz and make the slope of the gate voltage of the first output transistor Q1 gentle, the first mirror current iy is accordingly reduced. Therefore, the delay period d1 is set to be long. Conversely, when the current value of the second mirror current iz is increased and the current value of the reference current ix is increased in order to increase the slope of the gate voltage of the first output transistor Q1, the first mirror current is accordingly increased. Since the current value of iy also increases, the delay period d1 is set short.
このように、本発明に係る負荷駆動装置であれば、第１、第２カレントミラー回路のミラー比（ｘ：ｙ：ｚ）を適切に設定しておくことにより、複雑な制御を要することなく、第１、第２出力トランジスタＱ１、Ｑ２のゲート電圧の傾きに応じて、遅延期間ｄ１を適宜変化させることが可能となる。 As described above, in the load driving device according to the present invention, by appropriately setting the mirror ratio (x: y: z) of the first and second current mirror circuits, complicated control is not required. The delay period d1 can be appropriately changed according to the slopes of the gate voltages of the first and second output transistors Q1 and Q2.
なお、上記実施形態では、第１定電流源Ｉ１ａの定電流値と遅延期間ｄ１との相関関係についてのみ説明を行ったが、これと同様の考え方に基づいて、第１、第２トランジスタＱ１、Ｑ２のゲート電圧の傾き（延いては、第１〜第４定電流源のうち、少なくとも一の定電流値）と、同時オン防止回路ＣＴＲＬで設定される遅延期間ｄ１、ｄ２との間に相関関係を持たせた回路構成を採用することが可能である。 In the above embodiment, only the correlation between the constant current value of the first constant current source I1a and the delay period d1 has been described. However, based on the same concept, the first and second transistors Q1, Correlation between the slope of the gate voltage of Q2 (and at least one constant current value of the first to fourth constant current sources) and the delay periods d1 and d2 set by the simultaneous ON prevention circuit CTRL It is possible to adopt a circuit configuration having a relationship.
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。 The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment.
本発明は、インダクタンス成分を有する負荷の駆動制御を行う負荷駆動装置において、不要輻射ノイズの低減と貫通電流による破壊防止を両立する上で有用な技術である。 INDUSTRIAL APPLICABILITY The present invention is a useful technique for achieving both reduction of unnecessary radiation noise and prevention of breakage due to a through current in a load drive device that performs drive control of a load having an inductance component.
Ｑ１ 第１出力トランジスタ（Ｐチャネル型電界効果トランジスタ）
Ｑ２ 第２出力トランジスタ（Ｎチャネル型電界効果トランジスタ）
Ｐ１ 第１制御トランジスタ（Ｐチャネル型電界効果トランジスタ）
Ｎ１ 第２制御トランジスタ（Ｎチャネル型電界効果トランジスタ）
Ｐ２ 第３制御トランジスタ（Ｐチャネル型電界効果トランジスタ）
Ｎ２ 第４制御トランジスタ（Ｎチャネル型電界効果トランジスタ）
Ｉ１ａ 第１定電流源
Ｉ１ｂ 第２定電流源
Ｉ２ａ 第３定電流源
Ｉ２ｂ 第４定電流源
ＳＷ１ 第１スイッチ（Ｐチャネル型電界効果トランジスタ）
ＳＷ２ 第２スイッチ（Ｎチャネル型電界効果トランジスタ）
ＣＴＲＬ 同時オン防止回路
Ｌ 負荷（コイル）
Ｃ１、Ｃ２ 寄生容量
Ｐｘ、Ｐｙ、Ｐｚ Ｐチャネル型電界効果トランジスタ
Ｎｘ Ｎチャネル型電界効果トランジスタ
Ｉ 定電流源
Ｃ 容量
ＩＮＶ インバータ
Q1 First output transistor (P-channel field effect transistor)
Q2 Second output transistor (N-channel field effect transistor)
P1 first control transistor (P-channel field effect transistor)
N1 Second control transistor (N-channel field effect transistor)
P2 Third control transistor (P-channel field effect transistor)
N2 Fourth control transistor (N-channel field effect transistor)
I1a First constant current source I1b Second constant current source I2a Third constant current source I2b Fourth constant current source SW1 First switch (P-channel field effect transistor)
SW2 Second switch (N-channel field effect transistor)
CTRL Simultaneous ON prevention circuit L Load (coil)
C1, C2 Parasitic capacitance Px, Py, Pz P-channel field effect transistor Nx N-channel field effect transistor I Constant current source C Capacitance INV Inverter
Claims (2)
前記電源ラインと前記接地ラインとの間に直列接続され、第１制御信号に基づく相補的なスイッチング制御によって、互いの接続ノードから第１出力トランジスタのゲート電圧を出力する第１、第２制御トランジスタと；
前記電源ラインと前記接地ラインとの間に直列接続され、第２制御信号に基づく相補的なスイッチング制御によって、互いの接続ノードから第２出力トランジスタのゲート電圧を出力する第３、第４制御トランジスタと；
前記電源ラインと第１制御トランジスタとの間に接続された第１定電流源と；
前記接地ラインと第２制御トランジスタとの間に接続された第２定電流源と；
前記電源ラインと第３制御トランジスタとの間に接続された第３定電流源と；
前記接地ラインと第４制御トランジスタとの間に接続された第４定電流源と；
前記電源ラインと第１制御トランジスタとの間に接続され、第２制御信号に基づくスイッチング制御によって、第１定電流源の短絡／非短絡を切り替える第１スイッチと；
前記接地ラインと第４制御トランジスタとの間に接続され、第１制御信号に基づくスイッチング制御によって、第４定電流源の短絡／非短絡を切り替える第２スイッチと；
第１、第２出力トランジスタの一方がオンするタイミングを他方がオフするタイミングよりも遅らせるように、第１、第２制御信号の論理変遷タイミングを互いにずらして生成する同時オン防止回路と；
を有して成ることを特徴とする負荷駆動装置。 First and second output transistors connected in series between a power supply line and a ground line and connected to one end of a load having an inductance component at each connection node;
First and second control transistors that are connected in series between the power supply line and the ground line and that output the gate voltage of the first output transistor from each other connection node by complementary switching control based on a first control signal When;
Third and fourth control transistors that are connected in series between the power supply line and the ground line and that output the gate voltage of the second output transistor from each other connection node by complementary switching control based on a second control signal When;
A first constant current source connected between the power line and a first control transistor;
A second constant current source connected between the ground line and a second control transistor;
A third constant current source connected between the power line and a third control transistor;
A fourth constant current source connected between the ground line and a fourth control transistor;
A first switch connected between the power supply line and the first control transistor and switching between short-circuiting and non-short-circuiting of the first constant current source by switching control based on a second control signal;
A second switch connected between the ground line and the fourth control transistor, and switching between short circuit and non-short circuit of the fourth constant current source by switching control based on the first control signal;
A simultaneous on-prevention circuit for generating the first and second control signals by shifting the logic transition timing from each other so that the timing at which one of the first and second output transistors is turned on is delayed from the timing at which the other is turned off;
A load driving device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Family
ID=39237443
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006224973A Pending JP2008053782A (en) | 2006-08-22 | 2006-08-22 | Load driving device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015216150A (en) * | 2014-05-08 | 2015-12-03 | 日立オートモティブシステムズ株式会社 | Inductive load driving circuit |
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