JP2008042038A - 電子装置および半導体装置 - Google Patents

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Abstract

【課題】半導体装置の実装面積を低減し、半導体装置を実装した電子装置を小型化する。
【解決手段】RFパワーモジュールPM1は、配線基板101と、配線基板101上に搭載された半導体チップCHP1および受動部品102と、それらを覆う封止樹脂103とを有している。半導体チップCHP1内には、RFパワーモジュールPM1の電力増幅回路を構成するLDMOSFETが形成されており、配線基板101の上面上にフリップチップ実装されている。半導体チップCHP1の表面107aに形成されたバンプ電極108は、配線基板101の上面の導体パターン105aと電気的に接続されている。バンプ電極108は、電力増幅回路を構成するLDMOSFETのドレイン、ゲートおよびソース用のバンプ電極108を有している。
【選択図】図5

Description

本発明は、電子装置および半導体装置に関し、特に、移動体通信装置に搭載される電力増幅モジュールおよびそれに用いられる半導体装置に適用して有効な技術に関する。
近年、GSM(Global System for Mobile Communications)方式、PCS(Personal Communication Systems)方式、PDC(Personal Digital Cellular)方式、CDMA(Code Division Multiple Access)方式といった通信方式に代表される移動体通信装置(いわゆる携帯電話)が世界的に普及している。
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器(RFパワーモジュール)、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池(バッテリー)で構成される。
国際公開2005/024931号A1パンフレット(特許文献1)には、パワーMOSFETのゲート電極とn型ドレイン領域との間に介在するドリフト(オフセットドレイン)領域を二重オフセット構造とし、ゲート電極に最も近いn型ドリフト(オフセットドレイン)領域の不純物濃度を相対的に低く、ゲート電極から離間したn型ドリフト(オフセットドレイン)領域の不純物濃度を相対的に高くすることにより、従来は互いにトレードオフの関係にあったオン抵抗と帰還容量を共に小さくする技術が記載されている。
また、国際公開2005/015636号A1パンフレット(特許文献2)には、2つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のRFパワーモジュールを構成する系統の異なる電力増幅回路を同一のICチップ内に配置し、電力増幅回路をICチップの周辺に配置し、周辺回路を電力増幅回路の間に配置させる技術が記載されている。
国際公開2005/024931号A1パンフレット 国際公開2005/015636号A1パンフレット
本発明者の検討によれば、次のことが分かった。
近年、移動体通信装置の小型化、薄型化および高性能化などの要求に伴い、そこに搭載するRFパワーモジュールのような電子装置にも、小型化、薄型化および高性能化が要求されている。RFパワーモジュールは、配線基板に半導体増幅素子チップや受動部品のような電子部品を実装した構造を有しており、各電子部品の小型化や薄型化が望まれる。
しかしながら、配線基板上に実装する電子部品を小型化するには限界があり、電子部品の小型化だけでRFパワーモジュールの小型化を図るのは効率が良くない。
一方、RFパワーモジュールでは、配線基板上に半導体増幅素子チップを搭載し、この半導体増幅素子チップの電極を配線基板の端子にボンディングワイヤを介して電気的に接続している。
配線基板上に半導体増幅素子チップを搭載し、半導体増幅素子チップの電極と配線基板の端子をワイヤボンディングした場合、半導体増幅素子チップ自身の面積に加えて、ボンディングワイヤを配置するのに必要な面積を、搭載した半導体増幅素子チップの周囲に確保する必要があり、半導体増幅素子チップの実装面積が大きくなって、RFパワーモジュールを構成する配線基板の平面寸法が大型化してしまう。これは、RFパワーモジュールのような電子装置の小型化の妨げとなる。
本発明の目的は、電子装置を小型化できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の実装面積を低減できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、電力増幅回路を有する電子装置であって、配線基板と、前記電力増幅回路を構成するLDMOSFET素子が形成され、前記配線基板の主面上にフリップチップ実装された半導体チップとを有するものである。
また、本発明は、電力増幅回路を構成するLDMOSFET素子を含み、表面に複数のバンプ電極が形成された半導体装置であって、半導体基板と、前記半導体基板の主面上に形成された半導体層と、前記半導体層の前記LDMOSFET素子形成用の第1活性領域に形成された前記LDMOSFET素子のソース領域およびドレイン領域と、前記半導体層の前記第1活性領域上にゲート絶縁膜を介して形成された前記LDMOSFET素子のゲート電極と、前記半導体層の前記第1活性領域に形成された第1打抜き層と、前記半導体層の前記第1活性領域とは異なる第2活性領域に形成された第2打抜き層と、前記半導体層上に形成された配線構造とを有し、前記複数のバンプ電極はソース用バンプ電極を含み、前記配線構造は前記ソース用バンプ電極に電気的に接続された第1ソース配線を含み、前記ソース領域は前記第1打抜き層を介して前記半導体基板に電気的に接続され、前記半導体基板は前記第2打抜き層に電気的に接続され、前記第2打抜き層は前記第1ソース配線に電気的に接続されているものである。
また、本発明は、電力増幅回路を構成するLDMOSFET素子を含み表面に複数のバンプ電極が形成された半導体装置であって、半導体基板と、前記半導体基板の前記LDMOSFET素子形成用の第1活性領域に形成された前記LDMOSFET素子のソース領域およびドレイン領域と、前記半導体基板の前記第1活性領域上にゲート絶縁膜を介して形成された前記LDMOSFET素子のゲート電極とを有し、前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と、前記ゲート電極に電気的に接続されたゲート用バンプ電極と、前記ソース領域に電気的に接続されたソース用バンプ電極とを含み、前記第1活性領域を介して対向する平面位置に前記ドレイン用バンプ電極と前記ソース用バンプ電極とが配置され、前記ゲート用バンプ電極が前記ドレイン用バンプ電極と前記ソース用バンプ電極との間でかつ前記第1活性領域の周辺となる平面位置に配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
電子装置を小型化することができる。
また、半導体装置の実装面積を低減することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図や斜視図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
本実施の形態は、例えばGSM方式などのネットワークを利用して情報を伝送するデジタル携帯電話(移動体通信装置)に使用(搭載)されるRF(Radio Frequency)パワーモジュールなどの電力増幅モジュール(電子装置)およびそれに使用(搭載)される半導体チップ(半導体装置)である。
ここで、GSM(Global System for Mobile Communication)は、デジタル携帯電話に使用されている無線通信方式の1つまたは規格をいう。GSMには、使用する電波の周波数帯が3つあり、900MHz帯(824〜915MHz)をGSM900または単にGSM、1800MHz帯(1710〜1910MHz)をGSM1800またはDCS(Digital Cellular System)1800若しくはPCN、1900MHz帯をGSM1900またはDCS1900若しくはPCS(Personal Communication Services)という。なお、GSM1900は主に北米で使用されている。北米ではその他に850MHz帯のGSM850を使用する場合もある。本実施の形態のRFパワーモジュールPM1は、例えばこれらの周波数帯(高周波帯)で使用されるRFパワーモジュールである。
図1は、本実施の形態のRFパワーモジュール(高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール、半導体装置、電子装置)PM1の回路ブロック図を示している。この図には、例えばGSM900とDCS1800との2つの周波数帯が使用可能(デュアルバンド方式)で、それぞれの周波数帯でGMSK(Gaussian filtered Minimum Shift Keying)変調方式とEDGE(Enhanced Data GSM Environment)変調方式との2つの通信方式を使用可能なRFパワーモジュールの回路ブロック図(増幅回路)が示されている。なお、GMSK変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、EDGE変調方式は、データ通信に用いる方式でGMSK変調の位相シフトにさらに振幅シフトを加えた方式である。
図1に示されるように、RFパワーモジュールPM1の回路構成は、2系統の電力増幅回路(高周波電力増幅回路)AMP1,AMP2と、バイアス回路BAC1,BAC2と、電源回路PSC1,PSC2と、整合回路AJC1,AJC2,AJC3,AJC4と、検出回路DEC1,DEC2などを有している。従って、RFパワーモジュールPM1は、電力増幅回路AMP1,AMP2を有する電子装置である。
電力増幅回路AMP1は、GSM900用の電力増幅回路であり、複数の増幅回路(増幅段)、ここでは3つの増幅段(増幅回路)AMP11,AMP12,AMP13、を多段接続した多段構成を有している。電力増幅回路AMP2は、DCS1800用の電力増幅回路であり、複数の増幅回路(増幅段)、ここでは3つの増幅段(増幅回路)AMP21,AMP22,AMP23、を多段接続した多段構成を有している。
バイアス回路BAC1は、電力増幅回路AMP1の各増幅段AMP11〜AMP13にバイアス電圧を印加するバイアス回路である。バイアス回路BAC2は、電力増幅回路AMP2の各増幅段AMP21〜AMP23にバイアス電圧を印加するバイアス回路である。
電源回路PSC1は、電力増幅回路AMP1の各増幅段AMP11〜AMP13の出力用のLDMOSFETのドレイン端子に印加される電源電圧を生成する電源回路である。電源回路PSC2は、電力増幅回路AMP2の各増幅段AMP21〜AMP23の出力用のLDMOSFETのドレイン端子に印加される電源電圧を生成する電源回路である。
整合回路AJC1は、GSM900用の入力端子IPT1とGSM900用の電力増幅回路AMP1(1段目の増幅段AMP11)の間の整合回路(入力整合回路)である。整合回路AJC3は、GSM900用の出力端子OPT1とGSM900用の電力増幅回路AMP1(3段目の増幅段AMP13)の間の整合回路(出力整合回路)である。整合回路AJC2は、DCS1800用の入力端子IPT2とDCS1800用の電力増幅回路AMP2(1段目の増幅段AMP21)の間の整合回路(入力整合回路)である。整合回路AJC4は、DCS1800用の出力端子OPT2とDCS1800用の電力増幅回路AMP2(3段目の増幅段AMP23)の間の整合回路(出力整合回路)である。各整合回路はインピーダンスの整合を行う回路である。
検出回路DEC1は、GSM900用の電力増幅回路AMP1からの出力(出力信号、出力電力)を検出するための検出回路である。検出回路DEC2は、DCS1800用の電力増幅回路AMP2からの出力(出力信号、出力電力)を検出するための検出回路である。
これらの諸回路のうち、GSM900用の電力増幅回路AMP1(増幅段AMP11〜AMP13)、DCS1800用の電力増幅回路AMP2(増幅段AMP21〜AMP23)、バイアス回路BAC1,BAC2、検出回路DEC1,DEC2は、1つの半導体チップ(半導体増幅素子チップ、高周波用電力増幅素子チップ、半導体装置)CHP1内に形成されている。
また、図示は省略するが、増幅段AMP12〜AMP13間および増幅段AMP21〜AMP23間に整合回路(段間整合回路)を設けることもできる。また、図示は省略するが、整合回路AJC3とGSM900用の出力端子OPT1の間にGSM900用のローパスフィルタを設けることもでき、整合回路AJC4とDCS1800用の出力端子OPT2の間にDCS1800用のローパスフィルタを設けることもできる。ローパスフィルタは高調波を減衰させる回路である。
RFパワーモジュールPM1のGSM900用の入力端子IPT1に入力されたRF入力信号は、整合回路AJC1を経て半導体チップCHP1に入力され、半導体チップCHP1内の電力増幅回路AMP1、すなわち3つの増幅段AMP11〜AMP13で増幅されて半導体チップCHP1から出力され、整合回路AJC3を経てGSM900用の出力端子OPT1からRF出力信号として出力される。
RFパワーモジュールPM1のDCS1800用の入力端子IPT2に入力されたRF入力信号は、整合回路AJC2を経て半導体チップCHP1に入力され、半導体チップCHP1内の電力増幅回路AMP2、すなわち3つの増幅段AMP21〜AMP23で増幅されて半導体チップCHP1から出力され、整合回路AJC4を経てDCS1800用の出力端子OPT2からRF出力信号として出力される。
RFパワーモジュールPMのGSM900用のバイアス制御信号入力端子BIT1に入力されたバイアス制御信号は、バイアス回路BAC1に入力され、このバイアス制御信号に基づいて電力増幅回路AMP1の増幅段AMP11〜AMP13に印加するバイアス電圧が制御される。
RFパワーモジュールPMのDCS1800用のバイアス制御信号入力端子BIT2に入力されたバイアス制御信号は、バイアス回路BAC2に入力され、このバイアス制御信号に基づいて電力増幅回路AMP2の増幅段AMP21〜AMP23に印加するバイアス電圧が制御される。
GSM900用の電力増幅回路AMP1からの出力(出力信号、出力電力)は、検出回路DEC1で検出され、検出回路DEC1で検出された検出信号(出力電力検出信号)は、RFパワーモジュールPMのGSM900用の出力検出信号の出力端子OPT3から出力される。
DCS1800用の電力増幅回路AMP2からの出力(出力信号、出力電力)は、検出回路DEC2で検出され、検出回路DEC2で検出された検出信号(出力電力検出信号)は、RFパワーモジュールPMのDCS1800用の出力検出信号の出力端子OPT4から出力される。
上記電力増幅回路AMP1,AMP2のそれぞれは、上記3段の増幅段AMP11〜AMP13,AMP21〜AMP23として、3個のnチャネル型のLDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散MOSFET)を順次従属接続(多段接続)した回路構成を有している。すなわち、各増幅段AMP11,AMP12,AMP13,AMP21,AMP22,AMP23がnチャネル型のLDMOSFET素子により形成されている。そして、3個のnチャネル型LDMOSFET(すなわち増幅段AMP11を構成するnチャネル型LDMOSFETと増幅段AMP12を構成するnチャネル型LDMOSFETと増幅段AMP13を構成するnチャネル型LDMOSFET)が順次接続(多段接続)されて電力増幅回路AMP1が形成されている。また、3個のnチャネル型LDMOSFET(すなわち増幅段AMP21を構成するnチャネル型LDMOSFETと増幅段AMP22を構成するnチャネル型LDMOSFETと増幅段AMP23を構成するnチャネル型LDMOSFET)が順次接続(多段接続)されて電力増幅回路AMP2が形成されている。なお、本実施の形態では、3段の増幅段が接続(多段接続)されて各電力増幅回路AMP1,AMP2を形成しているが、他の形態として、2段の増幅段または4段以上の増幅段を接続(多段接続)して各電力増幅回路AMP1,AMP2を形成することも可能であり、この場合、各電力増幅回路AMP1,AMP2は2個または4個以上のnチャネル型LDMOSFETが従属接続した回路構成となる。
次に、図2は、本実施の形態のRFパワーモジュールPM1を用いたデジタル携帯電話機システムDPSの一例を示している。図2の符号ANTは信号電波の送受信用のアンテナ、符号151はフロントエンド・モジュール、符号152は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、符号153は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、FLT1,FLT2は受信信号からノイズや妨害波を除去するフィルタである。フィルタFLT1はGSM用、フィルタFLT2はDCS用である。ベースバンド回路152は、DSP(Digital Signal Processor)やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール151は、スイッチ回路154a,154b、コンデンサC5,C6および分波器156を有している。スイッチ回路154a,154bは送受信切り換え用のスイッチ回路、コンデンサC5,C6は受信信号から直流成分をカットする素子、分波器156は、GSM900帯の信号と、DCS1800帯の信号とを分波する回路であり、これら回路および素子は1つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路154a,154bの切換信号CNT1,CNT2は上記ベースバンド回路152から供給される。また、RFパワーモジュールPM1にスイッチ回路154a,154bを設けることもできる。
図3は、本実施の形態のRFパワーモジュールPM1の構造を示す概念的な斜視図であり、図4は本実施の形態のRFパワーモジュールPM1の概念的な上面図(平面図)であり、図5は本実施の形態のRFパワーモジュールPM1の概念的な断面図(側面断面図)である。なお、図3および図4は、封止樹脂103を透視した状態が示されている。また、図5は断面図(側面断面図)に対応するが、RFパワーモジュールPM1の概念的な構造が示されており、図3および図4の構造を所定の位置で切断した断面とは完全には一致していない。また、図3および図4は、それぞれ斜視図と平面図であるが、図面を見やすくするために、配線基板101の上面101aの導体パターン105aに対して梨地(ドット)のハッチングを付してある。
図3〜図5に示される本実施の形態のRFパワーモジュールPM1は、配線基板(多層基板、多層配線基板、モジュール基板)101と、配線基板101上に搭載(実装)された半導体チップ(半導体素子、能動素子)CHP1と、配線基板101上に搭載(実装)された受動部品(受動素子、チップ部品)102と、半導体チップCHP1および受動部品102を含む配線基板101の上面を覆う封止樹脂(封止樹脂部)103とを有している。半導体チップCHP1および受動部品102は、配線基板101の導体層(伝送線路)に電気的に接続されている。また、RFパワーモジュールPM1は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
配線基板101は、例えば、複数の絶縁体層(誘電体層)104と、複数の導体層または配線層(図示せず)とを積層して一体化した多層配線基板(多層基板)である。図3および図5では、5つの絶縁体層104が積層されて配線基板101が形成されているが、積層される絶縁体層104の数はこれに限定されるものではなく種々変更可能である。配線基板101の絶縁体層104を形成する材料としては、例えばアルミナ(酸化アルミニウム、Al)などのようなセラミック材料を用いることができる。この場合、配線基板101はセラミック多層基板である。配線基板101の絶縁体層104の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
配線基板101の上面(表面、主面)101a上と下面(裏面、主面)101b上と絶縁体層104間とには、配線形成用の導体層(配線層、配線パターン、導体パターン)が形成されている。配線基板101の最上層の導体層によって、配線基板101の上面101aに導電体からなる導体パターン(端子、基板側端子、電極、伝送線路、配線パターン)105aが形成され、配線基板101の最下層の導体層によって、配線基板101の下面101bに導電体からなる外部接続端子(端子、外部接続用端子、電極、モジュール電極)105bが形成されている。導体パターン105aは、半導体チップCHP1のバンプ電極108や受動部品102の電極が接続される端子部分と、それら端子部分の間を結線する配線部分とを有している。
外部接続端子105bは、例えば、図1における入力端子IPT1、IPT2、出力端子OPT1、OPT2、バイアス制御信号入力端子BIT1、BIT2および出力検出信号の出力端子OPT3、OPT4などに対応するものである。配線基板101の内部、すなわち絶縁体層104の間にも導体層(配線層、配線パターン、導体パターン)が形成されているが、図5では簡略化のために図示を省略している。また、配線基板101の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン(例えば配線基板101の下面101bの基準電位供給用端子105cなど)は、絶縁体層104の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
配線基板101を構成する各導体層(配線層)は、必要に応じて絶縁体層104に形成されたビアホール(スルーホール)106内の導体または導体膜を通じて電気的に接続されている。従って、配線基板101の上面101aの導体パターン105aは、必要に応じて配線基板101の上面101aおよび/または内部の配線層(絶縁体層104間の配線層)やビアホール106内の導体膜などを介して、配線基板101の下面101bの外部接続端子105bに電気的に接続されている。
半導体チップCHP1は、図1の回路ブロック図において半導体チップCHP1を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップである。従って、半導体チップCHP1内(または表層部分)には、電力増幅回路AMP1,AMP2の増幅段AMP11〜AMP13,AMP21〜AMP23を構成する半導体増幅素子としてのLDMOSFET素子(後述するLDMOSFET回路131A〜131C,132A,132Cに対応)が形成されている。また、バイアス回路BAC1,BAC2および検出回路DEC1,DEC2を構成する素子(半導体素子または受動素子)なども、半導体チップCHP1内に形成されている。
また、本実施の形態では、電力増幅回路AMP1,AMP2(の増幅段AMP11〜AMP13,AMP21〜AMP23)を構成するLDMOSFET素子は、全て一つの半導体チップCHP1に形成されており、これにより、RFパワーモジュールPM1に用いる半導体チップの数を少なくして、RFパワーモジュールPM1を小型化することができる。
半導体チップCHP1の表面(半導体素子形成側の主面)107aには、複数のバンプ電極(突起状電極)108が形成されている。バンプ電極108は、例えば半田バンプなどである。バンプ電極108として金バンプなどを用いることもできる。バンプ電極108は、半導体チップCHP1に形成された素子(半導体素子または受動素子)または半導体集積回路に電気的に接続されている。バンプ電極108は、後述するバンプ電極40に対応するものである。
半導体チップCHP1は、単結晶シリコンなどからなる半導体基板(半導体ウエハ)に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップCHP1に分離したものである。半導体チップCHP1の製造工程や構造については、後でより詳細に説明する。
半導体チップCHP1は、配線基板101の上面101a(主面)上にフリップチップ接続(フリップチップ実装)されている。すなわち、半導体チップCHP1は、その裏面(半導体素子形成側の主面とは逆側の主面)107bが上方を向き、その表面107aが配線基板101の上面101aに対向する向きで、配線基板101の上面101aに搭載(実装)されている。従って、半導体チップCHP1は配線基板101の上面101aにフェースダウンボンディングされている。半導体チップCHP1の表面107aのバンプ電極108は、配線基板101の上面101aの導体パターン105a(の端子部分)に接合(実装、接続)され、電気的に接続されている。このため、半導体チップCHP1に形成された素子(半導体素子または受動素子)または半導体集積回路は、バンプ電極108を介して配線基板101の上面101aの導体パターン105a(の端子部分)に電気的に接続されている。
受動部品102は、抵抗素子(例えばチップ抵抗)、容量素子(例えばチップコンデンサ)またはインダクタ素子(例えばチップインダクタ)などの受動素子からなり、例えばチップ部品からなる。受動部品102は、例えば整合回路(入力整合回路)AJC1,AJC2や整合回路(出力整合回路)AJC3,AJC4などを構成する受動部品(電力増幅回路AMP1,AMP2の整合回路用の受動部品)である。受動部品102は、配線基板101の上面101aの導体パターン105a(の端子部分)に半田109などの導電性の良い接合材により実装(接合、接続)されている。また、増幅段AMP12〜AMP13間および増幅段AMP21〜AMP23間の整合回路(段間整合回路)を構成する受動素子も、受動部品102により構成することができる。また、半導体チップCHP1内に形成した受動素子により、段間整合回路を構成することもできる。また、各整合回路に用いるインダクタ素子は、受動部品102により構成することができるが、受動部品102以外にも、配線基板101の導体パターンにより形成されたマイクロストリップラインにより構成することもできる。
半導体チップCHP1または受動部品102が電気的に接続された配線基板101の上面101aの導体パターン105a(の端子部分)間は、必要に応じて配線基板101の上面101aまたは内部の配線層やビアホール106内の導体膜などを介して結線され、配線基板101の下面101bの外部接続端子105bに電気的に接続されている。
封止樹脂103は、半導体チップCHP1および受動部品102を覆うように配線基板101の上面101a上に形成されている。封止樹脂103は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
図6は、本実施の形態のRFパワーモジュールPM1を実装基板(配線基板)111に実装した状態を模式的に示す側面図である。
図6に示されるように、実装基板111の上面111aにRFパワーモジュールPM1や他の部品112(例えば受動部品など)が実装される。この際、RFパワーモジュールPM1の外部接続端子105bは、実装基板111の端子113に、半田114などを介して接合されて電気的に接続され、部品112の電極は、実装基板111の端子113に、半田114などを介して接合されて電気的に接続される。また、RFパワーモジュールPM1の基準電位供給用端子105cは、実装基板111の基準電位供給用端子113cに半田114などを介して接合されて電気的に接続される。このため、実装基板111の基準電位供給用端子113cから、半田114および基準電位供給用端子113cを介して、RFパワーモジュールPM1に基準電位を供給することができる。
図7は、比較例のRFパワーモジュールPM201を示す斜視図であり、上記図3に対応するものである。上記図3と同様、図7においても、封止樹脂を透視した状態が示され、また、図面を見やすくするために、配線基板201の上面の導体パターン205aに対して梨地(ドット)のハッチングを付してある。
図7に示される比較例のRFパワーモジュールPM201は、配線基板201(本実施の形態の配線基板101に相当するもの)の上面に半導体チップCHP201(本実施の形態のCHP1に相当するもの)と受動部品202(本実施の形態の受動部品102に相当するもの)が実装され、それらを覆うように封止樹脂(図示せず)が形成されたものである。
しかしながら、本実施の形態とは異なり、比較例のRFパワーモジュールPM201では、半導体チップCHP201は、配線基板201の上面にフェースアップでダイボンディングされ、半導体チップCHP201の表面のパッド電極が、ボンディングワイヤ(金属ワイヤ)203を介して、配線基板201の上面の導体パターン205a(本実施の形態の導体パターン105aに相当するもの)と電気的に接続されている。更に、半導体チップCHP201の裏面に形成した裏面電極が、配線基板201の上面の導体パターン205aに接続されている。
比較例のRFパワーモジュールPM201では、半導体チップCHP201の電極と配線基板201の導体パターン205aとの接続にボンディングワイヤ203を用いている。ボンディングツールを用いてワイヤボンディングを行うには、半導体チップCHP201の側面から、配線基板201の導体パターン205aとボンディングワイヤ203との接続部分まで、ある程度の距離(例えば数百μm程度)が必要となり、配線基板201において、半導体チップCHP201搭載領域の周囲に余分な領域210が形成される。この配線基板201の余分な領域210は、電気回路的には必要ないが、半導体チップCHP201と配線基板201をワイヤボンディングするために必要となる領域(またはボンディングワイヤ203を配置するために必要となる領域)である。この余分な領域210は、配線基板201の平面寸法を大きくし、RFパワーモジュールPM201の平面寸法を大型化してしまう。一方、余分な領域210を狭くしようとすると(すなわち、半導体チップCHP201の側面から配線基板201の導体パターン205aとボンディングワイヤ203との接続部分までの距離を短くしようとすると)、ボンディングワイヤ203の接続不良が生じる可能性があり、これは、RFパワーモジュールPM201の製造歩留まりを低下させてしまう。
それに対して、本実施の形態のRFパワーモジュールPM1では、上記のように、配線基板101に半導体チップCHP1をフェースダウンボンディングしてフリップチップ実装し、半導体チップCHP1のバンプ電極108を配線基板101の導体パターン105a(の端子部分)に接続しているため、上記の余分な領域210に相当するものを設ける必要がない。すなわち、バンプ電極108接続用の導体パターン105aを半導体チップCHP1の下方に配置させ、そこに半導体チップCHP1のバンプ電極108を接続するので、半導体チップCHP1のバンプ電極108と配線基板101の導体パターン105aの接続部分が半導体チップCHP1の下に位置することになり、半導体チップCHP1搭載領域の周囲に上記余分な領域210に相当する領域が生じない。このため、本実施の形態のRFパワーモジュールPM1は、ワイヤボンディングを用いた比較例のRFパワーモジュールPM201に比べて、配線基板101における半導体チップ(半導体装置)CHP1の実装面積(実装に要する面積)を低減することができる。従って、半導体チップCHP201と配線基板201をボンディングワイヤ203で接続する比較例のRFパワーモジュールPM201に比べて、本実施の形態のRFパワーモジュールPM1は、上記余分な領域210が不要となる分、配線基板101の平面寸法を小さくすることができ、RFパワーモジュールPM1の平面寸法を小型化することができる。また、半導体チップCHP201と配線基板201をボンディングワイヤ203で接続する比較例のRFパワーモジュールPM201に比べて、本実施の形態のRFパワーモジュールPM1は、ボンディングワイヤのループ高さの分だけ、封止樹脂103の厚みを薄くすることができ、RFパワーモジュールPM1の厚み(高さ)を薄く(低く)することができる。従って、RFパワーモジュールPM1のような電子装置を小型化することができる。
図8は、本実施の形態の半導体チップCHP1の平面図(平面レイアウト図)であり、半導体チップCHP1の回路配置例が示されている。なお、図8は平面図であるが、図面を見易くするために、LDMOSFET回路131A〜131C,132A〜132Cおよびパッド電極PDについてはハッチングを付してある。
図8に示されるように、本実施の形態の半導体チップCHP1は、上記増幅段AMP11,AMP12,AMP13,AMP21,AMP22,AMP23にそれぞれ対応するLDMOSFET回路(LDMOSFET回路領域、LDMOSFET形成領域、高周波増幅用トランジスタ領域、増幅素子形成領域)131A,131B,131C,132A,132B,132Cを有している。更に、半導体チップCHP1は、容量素子、抵抗素子または制御用MOSFETなどが形成された素子形成領域133を有している。素子形成領域133に形成された各素子は、上記バイアス回路BAC1,BAC2や検出回路DEC1,DEC2などを構成する素子に対応する。また、半導体チップCHP1の表面には、複数のパッド電極PDが形成されている。なお、各パッド電極PD上に、上記バンプ電極108が形成されている。
パッド電極PDは、ドレイン用のパッド電極であるドレインパッドPDD1,PDD2,PDD3,PDD4,PDD5,PDD6、ソース用のパッド電極であるソースパッドPDS1,PDS2,PDS3,PDS4,PDS5,PDS6、およびゲート用のパッド電極であるゲートパッドPDG1,PDG2,PDG3,PDG4,PDG5,PDG6を含んでいる。また、それ以外に、パッド電極PDは、制御信号の入力や検出信号の出力などに用いるためのパッド電極PD1も含んでいる。
ゲートパッドPDG1は、LDMOSFET回路131A(増幅段AMP11に対応)のゲート電極に電気的に接続された入力用のパッド電極(整合回路AJC1を介してRF信号を入力するためのパッド電極)である。
ドレインパッドPDD1は、LDMOSFET回路131A(増幅段AMP11に対応)のドレインに電気的に接続された出力用のパッド電極(LDMOSFET回路131Aで増幅したRF信号を出力するためのパッド電極)である。
ソースパッドPDS1は、LDMOSFET回路131A(増幅段AMP11に対応)のソースに電気的に接続されたパッド電極である。
ゲートパッドPDG2は、LDMOSFET回路131B(増幅段AMP12に対応)のゲート電極に電気的に接続された入力用のパッド電極(段間整合回路を介してRF信号を入力するためのパッド電極)である。
ドレインパッドPDD2は、LDMOSFET回路131B(増幅段AMP12に対応)のドレインに電気的に接続された出力用のパッド電極(LDMOSFET回路131Bで増幅したRF信号を出力するためのパッド電極)である。
ソースパッドPDS2は、LDMOSFET回路131B(増幅段AMP12に対応)のソースに電気的に接続されたパッド電極である。
ゲートパッドPDG3は、LDMOSFET回路131C(増幅段AMP13に対応)のゲート電極に電気的に接続された入力用のパッド電極(段間整合回路を介してRF信号を入力するためのパッド電極)である。
ドレインパッドPDD3は、LDMOSFET回路131C(増幅段AMP13に対応)のドレインに電気的に接続された出力用のパッド電極(LDMOSFET回路131Cで増幅したRF信号を出力するためのパッド電極)である。
ソースパッドPDS3は、LDMOSFET回路131C(増幅段AMP13に対応)のソースに電気的に接続されたパッド電極である。
ゲートパッドPDG4は、LDMOSFET回路132A(増幅段AMP21に対応)のゲート電極に電気的に接続された入力用のパッド電極(整合回路AJC2を介してRF信号を入力するためのパッド電極)である。
ドレインパッドPDD4は、LDMOSFET回路132A(増幅段AMP21に対応)のドレインに電気的に接続された出力用のパッド電極(LDMOSFET回路132Aで増幅したRF信号を出力するためのパッド電極)である。
ソースパッドPDS4は、LDMOSFET回路132A(増幅段AMP21に対応)のソースに電気的に接続されたパッド電極である。
ゲートパッドPDG5は、LDMOSFET回路132B(増幅段AMP22に対応)のゲート電極に電気的に接続された入力用のパッド電極(段間整合回路を介してRF信号を入力するためのパッド電極)である。
ドレインパッドPDD5は、LDMOSFET回路132B(増幅段AMP22に対応)のドレインに電気的に接続された出力用のパッド電極(LDMOSFET回路132Bで増幅したRF信号を出力するためのパッド電極)である。
ソースパッドPDS5は、LDMOSFET回路132B(増幅段AMP22に対応)のソースに電気的に接続されたパッド電極である。
ゲートパッドPDG6は、LDMOSFET回路132C(増幅段AMP23)のゲート電極に電気的に接続された入力用のパッド電極(段間整合回路を介してRF信号を入力するためのパッド電極)である。
ドレインパッドPDD6は、LDMOSFET回路132C(増幅段AMP23に対応)のドレインに電気的に接続された出力用のパッド電極(LDMOSFET回路132Cで増幅したRF信号を出力するためのパッド電極)である。
ソースパッドPDS6は、LDMOSFET回路132C(増幅段AMP23に対応)のソースに電気的に接続されたパッド電極である。
また、半導体チップCHP1において、各LDMOSFET回路131A,131B,131C,132A,132B,132Cが形成された領域および各素子形成領域133は、各領域間に形成された埋込酸化膜などからなる素子分離領域(後述の素子分離領域5に対応)によって、それぞれ他の領域から電気的に分離されている。また、LDMOSFET回路131A,131B,131C,132A,132B,132Cおよび素子形成領域133の間や、それらとパッド電極PDとの間は、必要に応じて半導体チップCHP1の内部配線により電気的に接続されている。
図9は、上記図7の比較例のRFパワーモジュールPM201で用いた比較例の半導体チップCHP201の平面図(平面レイアウト図)であり、上記図8に対応するものである。
図9に示される比較例の半導体チップCHP201は、上記増幅段AMP11,AMP12,AMP13,AMP21,AMP22,AMP23にそれぞれ対応するLDMOSFET回路231A,231B,231C,232A,232B,232Cと、上記素子形成領域133に相当する素子形成領域233とを有している。更に、比較例の半導体チップCHP201は、表面に、ドレインパッドPDD201〜PDD206と、ゲートパッドPDG201〜PDG206と、制御信号の入力や検出信号の出力などに用いるパッド電極PD201が形成されており、それらパッド電極に上記ボンディングワイヤ203が接続される。
ドレインパッドPDD201〜PDD206は、それぞれ、LDMOSFET回路231A〜231C,232A〜232Cのドレインに電気的に接続された出力用のパッド電極である。ゲートパッドPDG201〜206は、それぞれ、LDMOSFET回路231A〜231C,232A〜232Cのゲート電極に電気的に接続された入力用のパッド電極である。比較例の半導体チップCHP201の表面には、ソース用のパッド電極は形成されておらず、半導体チップCHP201の裏面にソース用の裏面電極(ここでは図示せず)が形成されている。上記図7のように、ワイヤボンディングを適用する半導体チップCHP201は、配線基板201にフェースアップでダイボンディングされる。このため、半導体チップCHP201を配線基板201の上面の導体パターン205a上に導電性の接着材で接合することで、半導体チップCHP201のソース用の裏面電極を配線基板201の上面の導体パターン205aに電気的に接続することができ、半導体チップCHP201のソース用の裏面電極から、LDMOSFET回路231A〜231C,232A〜232Cのソースにソース電位(基準電位)を供給することができる。
一方、本実施の形態のRFパワーモジュールPM1では、図3〜図5に示されるように、配線基板101に半導体チップCHP1をフェースダウンボンディングしてフリップチップ実装しており、半導体チップCHP1の表面107aに設けたバンプ電極108を配線基板101の導体パターン105a(の端子部分)に接続している。このため、本実施の形態の半導体チップCHP1は、ドレインパッドPDD1〜PDD6、ゲートパッドPDG1〜PDG6およびソースパッドPDS1〜PDS6を半導体チップCHP1の表面107aに設け、ドレインパッドPDD1〜PDD6、ゲートパッドPDG1〜PDG6およびソースパッドPDS1〜PDS6上に設けたバンプ電極108を配線基板101の導体パターン105aに接続する。
フリップチップ実装を適用する半導体チップCHP1においても、本実施の形態とは異なり、裏面107bにソース用の裏面電極を形成しておき、配線基板101上に半導体チップCHP1をフリップチップ実装した後に半導体チップCHP1に金属キャップを被せ、この金属キャップをソース用の裏面電極と接続して、金属キャップを介してソース用の裏面電極にソース電位(基準電位)を供給することも考えられる。しかしながら、この場合、せっかく半導体チップCHP1をフリップチップ実装して配線基板101における半導体チップCHP1の実装面積を低減できたとしても、半導体チップCHP1に金属キャップを被せることから、半導体チップCHP1の周囲に金属キャップを実装するのに必要な領域を確保する必要があり、金属キャップの実装に要する面積の分だけRFパワーモジュールの平面寸法が大型化してしまう。また、金属キャップの実装が必要なため、製造工程数の増加や、製造コスト(部材コスト)の増加を招いてしまう。
そこで、本実施の形態の半導体チップCHP1では、表面107a側に、ドレインパッドPDD1〜PDD6およびゲートパッドPDG1〜PDG6だけでなくソースパッドPDS1〜PDS6も設け、ドレインパッドPDD1〜PDD6、ゲートパッドPDG1〜PDG6およびソースパッドPDS1〜PDS6上にそれぞれ設けたバンプ電極108を配線基板101の導体パターン105aに接続する。このため、配線基板101の導体パターン105aからバンプ電極108を介して、半導体チップCHP1のソースパッドPDS1〜PDS6にソース電位(基準電位)を供給でき、それによってLDMOSFET回路131A〜131C,132A〜132Cのソースにソース電位(基準電位)を供給することができる。従って、半導体チップCHP1の裏面107bには裏面電極(金属電極層)が形成されていない。これにより、ワイヤボンディングや金属キャップの実装が不要となり、それらに要する面積が不要となるため、RFパワーモジュールPM1の平面寸法を小型化することができる。また、金属キャップの実装が不要なため、製造工程数低減でき、また製造コスト(部材コスト)を低減できる。
次に、上記半導体チップ(半導体装置)CHP1内に形成されたLDMOSFET(上記LDMOSFET回路131A,131B,131C,132A,132B,132C)の製造方法を図10〜図19を用いて工程順に説明する。
図10〜図19は、本実施の形態の半導体装置(上記半導体チップCHP1に対応)の製造工程中の要部断面図または要部平面図である。図10〜図19のうち、図10、図12、図14、図15、図18および図19は要部断面図であるが、そのうち図10、図12、図14、図15および図18は、同じ領域の異なる工程段階の断面図が工程順に示されており、図19はそれらとは異なる領域の断面図が示されている。また、図10〜図19のうち、図11、図13、図16および図17は要部平面図であるが、そのうち図11と図16とは同じ領域の異なる工程段階の平面図が示されており、図13と図17とは同じ領域の異なる工程段階の平面図が示されている。なお、図13および図17に示される領域は、図11および図16の領域RG1に相当する領域である。従って、図13および図17は、図11および図16の領域RG1に対応する領域の拡大図に相当するものである。また、図11および図16の工程段階では、バンプ電極40D,40G,40Sはまだ形成されていないが、各構成要素の位置関係を明確にするために、後でバンプ電極40D,40G,40Sが形成される位置を点線で示してある。また、平面図(図11、図13、図16および図17)に示されるY方向は、後述する活性領域6に形成されるLDMOSFETのゲート電極9、ドレイン領域(n型ドリフト領域10、n型ドリフト領域13およびn型ドレイン領域14)、およびソース領域(n型ソース領域11およびn型ソース領域15)の延在方向に対応し、X方向はY方向に交差(好ましくは直交)する方向である。X方向およびY方向に関しては、以降の平面図についても同様である。また、図10、図12、図14、図15および図18の断面図には、上記LDMOSFET回路131A,131B,131C,132A,132B,132Cのいずれかに対応するLDMOSFET形成領域1Aとソースを引き出す(取り出す)領域であるソース引き出し領域1Bとが示されている。また、図19の断面図には、バンプ電極形成領域1Cが示されている。なお、図11および図16のA−A線と図13のB−B線とは同じ位置に対応し、図10、図12、図14、図15および図18は、このA−A線およびB−B線に対応する位置の断面図が示されている。
半導体チップCHP1を製造するには、まず、図10に示されるように、例えばp型のシリコン(Si)単結晶からなり、その抵抗率(比抵抗)が例えば1〜10mΩcm程度の低抵抗基板とされている半導体基板(以下、単に基板という)1を準備する。それから、基板(半導体基板、半導体ウエハ)1の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率(比抵抗)が20Ωcm程度で膜厚が2μm程度のp型単結晶シリコンからなるエピタキシャル層(半導体層)2を形成する。エピタキシャル層2は、半導体層であるが、エピタキシャル層2の不純物濃度は基板1の不純物濃度よりも低く、エピタキシャル層2の抵抗率は基板1の抵抗率よりも高い。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層2の一部(打抜き層形成領域)をエッチング(除去)し、基板1に達する溝3,3aを形成する。この際、溝3は、LDMOSFET形成領域1Aに形成され、溝3aは、ソース引き出し領域1Bに形成される。それから、溝3,3aの内部を含む基板1上(エピタキシャル層2上)にCVD(Chemical Vapor Deposition)法などを用いてp型不純物(たとえばホウ素(B))がドープされたp型多結晶シリコン膜を溝3,3a内を埋めるように堆積した後、溝3,3aの外部のp型多結晶シリコン膜をエッチバック法などで除去する。これにより、溝3,3aの内部にp型多結晶シリコン膜からなるp型打抜き層(打抜き層、リーチスルー層、p型半導体領域、p型半導体層)4,4aが形成される。なお、p型打抜き層4(第1打抜き層)は、溝3内に埋め込まれたp型多結晶シリコン膜からなり、LDMOSFET形成領域1Aに形成され、p型打抜き層4a(第2打抜き層)は、溝3a内に埋め込まれたp型多結晶シリコン膜からなり、ソース引き出し領域1Bに形成される。
p型打抜き層4,4aは、エピタキシャル層2を貫通し、p型打抜き層4,4aの底部は基板1に到達している。このように、不純物を高濃度でドープしたp型多結晶シリコン膜を溝3,3aの内部に埋め込むことにより、寄生抵抗の小さいp型打抜き層4,4aを形成することができる。従って、p型打抜き層4,4aの不純物濃度は、エピタキシャル層2の不純物濃度よりも高く、p型打抜き層4,4aの比抵抗(抵抗率)は、エピタキシャル層2の比抵抗(抵抗率)よりも低い。なお、多結晶シリコン膜に代えて溝3,3aの内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい打抜き層を形成することもできる。
次に、エピタキシャル層2の主面に、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより絶縁体からなる素子分離領域5を形成する。例えば、エッチングによりエピタキシャル層2に溝を形成し、その溝内に酸化シリコン膜などの絶縁膜を埋め込むことによって、エピタキシャル層2に素子分離領域5を形成することができる。素子分離領域5を形成することにより、図11に示されるように、基板1の主面(エピタキシャル層2の主面)ではLDMOSFETのセルが形成される活性領域(第1活性領域)6と、ソース引き出し用の活性領域(第2活性領域)6aとが規定される。活性領域6および活性領域6aは、それぞれ周囲を素子分離領域5によって囲まれている。従って、活性領域6と活性領域6aとは、素子分離領域5によって分離(電気的に分離)されている。なお、この活性領域6が形成された領域が、LDMOSFET形成領域1Aにほぼ対応し、ソース引き出し用の活性領域6aが形成された領域が、ソース引き出し領域1Bにほぼ対応する。従って、LDMOSFET形成領域1A(活性領域6)とソース引き出し領域1B(活性領域6a)との間には、素子分離領域5が形成されている。なお、図11は平面図(要部平面図)であるが、図面を見易くするために活性領域6,6aにハッチングを付してある。また、上記のように図11のA−A線の断面が、図10にほぼ対応する。また、一群の活性領域6,6aから構成された領域6b(図11の二点鎖線で囲まれた領域)が、後で上記LDMOSFET回路131A,131B,131C,132A,132B,132Cのいずれかに対応する領域となる。従って、図11に示されるのは、上記LDMOSFET回路131A,131B,131C,132A,132B,132Cいずれかと、そのLDMOSFET回路に接続されたドレインパッド(上のバンプ電極)、ゲートパッド(上のバンプ電極)およびソースパッド(上のバンプ電極)が形成される領域である。
次に、図12に示されるように、フォトレジストパターン(図示せず)をイオン注入阻止マスクにしてエピタキシャル層2の一部にホウ素(B)などのp型の不純物をイオン注入することによって、パンチスルーストッパ用のp型ウエル(p型ベース領域、p型半導体領域)7を形成する。このp型ウエル7は、LDMOSFETのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。p型ウエル7は、LDMOSFET形成領域1Aの一部に形成され、主としてLDMOSFET形成領域1AのLDMOSFETのソース形成領域とチャネル形成領域とに形成される。また、p型ウエル7はLDMOSFETの閾値調整用としても用いられる。また、ソース引き出し領域1Bにもp型ウエル7を形成することができる。
次に、エピタキシャル層2の表面をフッ酸などで洗浄した後、基板1を例えば800℃程度で熱処理(熱酸化処理)することなどによって、エピタキシャル層2の表面に例えば膜厚11nm程度の酸化シリコン膜などからなるゲート絶縁膜8を形成する。ゲート絶縁膜8は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。また、熱酸化膜の上部にCVD法で酸化シリコン膜を堆積し、これら2層の酸化膜でゲート絶縁膜8を構成してもよい。
次に、LDMOSFET形成領域1Aのゲート絶縁膜8の上部にゲート電極9を形成する。ゲート電極9を形成するには、例えば、エピタキシャル層2の主面上(すなわちゲート絶縁膜8上)にCVD法などによりn型多結晶シリコン膜(ドープトポリシリコン膜)を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてn型多結晶シリコン膜をパターニングする。これにより、パターニングされたn型多結晶シリコン膜からなるゲート電極9が、LDMOSFET形成領域1A(活性領域6)のp型ウエル7の表面にゲート絶縁膜8を介して形成される。
次に、フォトレジストパターン(図示せず)をイオン注入阻止マスクとして用いて、LDMOSFET形成領域1Aのエピタキシャル層2の一部にリン(P)などのn型の不純物をイオン注入することによって、n型ドリフト領域(n型オフセットドレイン領域)10を形成する。n型ドリフト領域10は、ゲート電極9に対して自己整合的に形成されるので、n型ドリフト領域10は、その端部がチャネル形成領域と接するように、ゲート電極9の側壁下部で終端する。n型ドリフト領域10の不純物濃度を低くすることにより、ゲート電極9とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量(ドレインとゲート電極間の寄生容量、Cgd)が低減される。
次に、フォトレジストパターン(図示せず)をイオン注入阻止マスクとして用いて、LDMOSFET形成領域1Aのp型ウエル7の表面にヒ素(As)などのn型の不純物をイオン注入することによって、n型ソース領域11を形成する。n型ソース領域11は、ゲート電極9に対して自己整合的に形成されるので、その端部がチャネル形成領域と接するように、ゲート電極9の側壁下部で終端する。低加速エネルギーでイオン注入を行うことで、n型ソース領域11を浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
型ソース領域11の形成後、LDMOSFET形成領域1Aのp型ウエル7の表面にホウ素(B)などのp型の不純物をイオン注入(例えば斜めイオン注入)することなどにより、n型ソース領域11の下部にp型ハロー領域(図示せず)を形成することもできる。p型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
次に、ゲート電極9の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ(側壁絶縁膜)12を形成する。サイドウォールスペーサ12は、例えば、基板1上にCVD法などで酸化シリコン膜(絶縁膜)を堆積した後、この酸化シリコン膜(絶縁膜)を異方性エッチングして形成することができる。
次に、ドレイン形成領域の上部に開口を有するフォトレジストパターン(図示せず)をイオン注入阻止マスクとして用いて、LDMOSFET形成領域1Aのn型ドリフト領域10の一部にリン(P)などのn型の不純物をイオン注入する。これにより、n型ドリフト領域10の一部には、ゲート電極9のドレイン側の側壁に形成されたサイドウォールスペーサ12に対して自己整合的にn型ドリフト領域(n型オフセットドレイン領域、ドレイン高濃度領域)13が形成される。
n型ドリフト領域13形成時に注入された不純物は、n型ドリフト領域10形成時に注入された不純物と同じ導電型の不純物(P)なので、n型ドリフト領域13の不純物濃度は、n型ドリフト領域10の不純物濃度よりも高くなる。すなわち、n型ドリフト領域13は、n型ドリフト領域10よりも低抵抗となるので、オン抵抗(Ron)を低減することができる。
また、n型ドリフト領域10は、ゲート電極9に対して自己整合的に形成されるのに対し、n型ドリフト領域13は、ゲート電極9の側壁のサイドウォールスペーサ12に対して自己整合的に形成されることから、n型ドリフト領域13は、ゲート長方向に沿ったサイドウォールスペーサ12の膜厚に相当する分、ゲート電極9から離間して形成される。従って、n型ドリフト領域13の不純物濃度を高くしても、帰還容量(Cgd)に及ぼす影響は僅かである。
また、n型ドリフト領域13形成時のイオン注入の加速エネルギーは、n型ドリフト領域10形成時のイオン注入の加速エネルギーと同じなので、n型ドリフト領域13の接合深さは、n型ドリフト領域10の接合深さとほぼ同じになる。
次に、LDMOSFET形成領域1Aのn型ドリフト領域13の一部とソース形成領域のp型ウエル7のそれぞれの上部に開口を有するフォトレジストパターン(図示せず)をイオン注入阻止マスクとして用いて、LDMOSFET形成領域1Aのn型ドリフト領域13の一部とソース形成領域のp型ウエル7にヒ素(As)などのn型の不純物をイオン注入する。
このイオン注入により、LDMOSFET形成領域1Aのn型ドリフト領域13の一部には、n型ドリフト領域13よりも不純物濃度が高く、かつn型ドリフト領域13よりもさらにチャネル形成領域から離間したn型ドレイン領域(ドレイン高濃度領域)14が形成される。なお、このとき、高不純物濃度のn型ドレイン領域14を低不純物濃度のn型ドリフト領域13やn型ドリフト領域10に比べて浅く形成することにより、ソース、ドレイン間の寄生容量(ドレイン容量)を低減することができる。
また、このイオン注入により、LDMOSFET形成領域1Aのp型ウエル7には、n型ソース領域11よりも不純物濃度が高く、かつn型ソース領域11よりも底部の位置が深いn型ソース領域15が形成される。n型ソース領域15は、ゲート電極9の側壁のサイドウォールスペーサ12に対して自己整合的に形成され、n型ソース領域11に接して形成される。このため、n型ソース領域15は、ゲート長方向に沿ったサイドウォールスペーサ12の膜厚に相当する分、チャネル形成領域から離間して形成される。
このように、ゲート電極9とn型ドレイン領域14との間に介在するドリフト領域(LDD領域、オフセットドレイン領域)を二重オフセット構造とし、ゲート電極9に最も近いn型ドリフト領域10の不純物濃度を相対的に低く、ゲート電極7から離間したn型ドリフト領域13の不純物濃度を相対的に高くしている。これにより、ゲート電極9とドレインとの間に空乏層が広がるようになる結果、ゲート電極9とその近傍のn型ドリフト領域10との間に形成される帰還容量(Cgd)は小さくなる。また、n型ドリフト領域13の不純物濃度が高いことから、オン抵抗(Ron)も小さくなる。n型ドリフト領域13は、ゲート電極9から離間した位置に形成されているために、帰還容量(Cgd)に及ぼす影響は僅かである。このため、オン抵抗(Ron)と帰還容量(Cgd)を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
ここまでの工程により、n型ドリフト領域10とn型ドリフト領域13とn型ドレイン領域14とからなるドレイン(ドレイン領域)、n型ソース領域11とn型ソース領域15とからなるソース(ソース領域)、およびゲート電極9を有するLDMOSFETが、LDMOSFET形成領域1Aのエピタキシャル層2の主面(活性領域6)に形成される。なお、本実施の形態および以下の実施の形態でMOSFETというときは、ゲート絶縁膜に酸化膜(酸化シリコン膜)を用いたMISFET(Metal Insulator Semiconductor Field Effect Transistor)だけでなく、酸化膜(酸化シリコン膜)以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。
LDMOSFETは、次のような特徴を有するMISFET素子である。
第1の特徴として、LDMOSFETは、短いチャネル長で高電圧動作を可能とするために、ゲート電極9のドレイン側にLDD(Lightly doped drain)領域が形成されている。すなわち、LDMOSFETのドレインは、高不純物濃度のn型領域(ここではn型ドレイン領域14)と、それよりも低不純物濃度のLDD領域(ここではn型ドリフト領域10およびn型ドリフト領域13)とから構成され、n型領域(n型ドレイン領域14)はLDD領域を介してゲート電極9(またはゲート電極9の下のチャネル形成領域)から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のLDD領域における電荷量(不純物濃度)、およびゲート電極9の端部とn型ドレイン領域(ドレイン高濃度領域)14との間の平面(エピタキシャル層2の主面)に沿った距離は、LDMOSFETのブレークダウン電圧が最大値となるように最適化しなければならない。
第2の特徴として、LDMOSFETは、ソース側のソース形成領域(n型ソース領域11およびn型ソース領域15)とチャネル形成領域とに、パンチスルーストッパ用のp型ウエル(p型ベース領域)7が形成されている。LDMOSFETのドレイン側(ドレイン形成領域)では、このp型ウエル7は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
第3の特徴として、LDMOSFETは、ソース(ここではn型ソース領域11およびn型ソース領域15からなるソース領域)とドレイン(ここではn型ドリフト領域10、n型ドリフト領域13およびn型ドレイン領域14からなるドレイン領域)とが、ゲート電極9に対して非対称な構造を有している。
次に、p型打抜き層4,4aの上部に開口を有するフォトレジストパターン(図示せず)をイオン注入阻止マスクとして用いて、p型打抜き層4,4aの表面にフッ化ホウ素(BF2)などのp型の不純物をイオン注入することにより、p型打抜き層4,4aの上部領域にp型半導体領域16,16aを形成する。p型半導体領域16は、LDMOSFET形成領域1Aのp型打抜き層4の上部に形成され、p型半導体領域16aは、ソース引き出し領域1Bのp型打抜き層4aの上部に形成される。p型打抜き層4,4aの上部領域にp型半導体領域16,16aを形成することで、p型打抜き層4,4aの表面を低抵抗化することができる。
ここまでの工程により、図12の構造が得られる。図13は、図12の工程段階に対応する要部平面図である。図13には、p型打抜き層4,4a、活性領域6,6a、ゲート電極9およびn型ソース領域15の平面レイアウトが示され、他の構成要素は、図示を省略している。図13では、図面を見やすくするために、n型ソース領域15を点線で、それ以外を実線で示してある。上記のように、図13に示される領域は、上記図11の領域RG1にほぼ対応する領域である。また、上記のように、図13のB−B線と上記図11のA−A線は、同じ位置を示しており、図10および図12に示される断面は、図13のB−B線(図11のA−A線)に対応する位置の断面図である。
図13に示されるように、LDMOSFETのゲート電極9はY方向に延在している。図13では図示していないけれども、LDMOSFETのドレイン領域(n型ドリフト領域10、n型ドリフト領域13およびn型ドレイン領域14)は、活性領域6において、隣り合うゲート電極9の間の領域に形成されてY方向に延在している。また、LDMOSFETのソース領域(n型ソース領域11およびn型ソース領域15)は、活性領域6において、隣り合うゲート電極9の他の間の領域に形成されてY方向に延在している。また、図13では図示していないけれども、p型半導体領域16は、隣り合うLDMOSFETのn型ソース領域15の間の領域に形成されてY方向に延在している。
また、LDMOSFET形成領域1A(活性領域6)では、図12および図13に示される単位セル(LDMOSFETの単位セル、基本セル、単位領域、単位LDMOSFET素子)20の構造が、X方向に繰り返されている。すなわち、複数の単位セル20(単位LDMOSFET素子)がX方向に配列している。上記領域6bの活性領域6に形成された複数の単位セル20(単位LDMOSFET素子)において、ゲート電極9同士は、後述するゲート配線25G,31G,35Gおよびプラグ24,28を介して互いに電気的に接続され、ドレイン領域(n型ドレイン領域14)同士は、後述するドレイン配線25D,31D,35Dおよびプラグ24,28を介して互いに電気的に接続されている。上記領域6bの活性領域6に形成された複数の単位セル20(単位LDMOSFET素子)において、ソース領域(n型ソース領域15)同士は、p型打抜き層4および基板21などを介して互いに電気的に接続されている。
従って、上記電力増幅回路AMP1,AMP2の各増幅段AMP11〜AMP13,AMP21〜AMP23を構成するLDMOSFET素子は、複数の単位LDMOSFET素子(上記単位セル20からなる単位LDMOSFET素子)を並列に接続して構成されている。
次に、図14に示されるように、LDMOSFET形成領域1Aのn型ソース領域15およびp型半導体領域16の表面(上面、上部)に、例えばコバルトシリサイドなどからなる金属シリサイド層21を形成する。
金属シリサイド層21を形成するには、n型ソース領域15およびp型半導体領域16以外の領域をフォトレジスト層で覆ってから、そのフォトレジスト層をマスクとしてn型ソース領域15およびp型半導体領域16の表面の酸化膜をエッチングして除去する。それから、そのフォトレジスト層をマスクとして基板1上にコバルト(Co)膜などの金属膜を堆積する。この金属膜は、エピタキシャル層2の主面において、n型ソース領域15およびp型半導体領域16には接するが、他の領域にはフォトレジスト層が介在するために接触しない。その後、熱処理を施すことによって、その金属膜とエピタキシャル層1を構成するシリコンとを反応させることによって、n型ソース領域15およびp型半導体領域16の表面(上部)に、コバルトシリサイドなどからなる金属シリサイド層21を形成することができる。
次に、基板21上にCVD法などを用いて相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる絶縁膜(層間絶縁膜)22を形成し、必要に応じてその表面をCMP(Chemical Mechanical Polishing:化学的機械研磨)法などを用いて平坦化する。絶縁膜22として、酸化シリコン膜などの単体膜を用いることもできる。
次に、フォトレジストパターン(図示せず)をエッチングマスクとして用いて、絶縁膜22をドライエッチングすることにより、絶縁膜22にコンタクトホール(開口部、スルーホール、貫通孔)23を形成する。コンタクトホール23は、p型打抜き層4(p型半導体領域16)、ソース(n型ソース領域15)およびドレイン(n型ドレイン領域14)、ゲート電極9およびp型打抜き層4a(p型半導体領域16a)のそれぞれの上部に形成される。
次に、コンタクトホール23の内部にタングステン(W)膜を主体とするプラグ(導電体部)24を埋め込む。例えば、コンタクトホール23の内部(底部および側壁上)を含む絶縁膜22上にバリア膜(例えば窒化チタン膜など)を形成した後、タングステン膜をCVD法などによってバリア膜上にコンタクトホール23を埋めるように形成し、絶縁膜22上の不要なタングステン膜およびバリア膜をCMP法またはエッチバック法などによって除去することにより、プラグ24を形成することができる。
次に、プラグ24が埋め込まれた絶縁膜22上にタングステン(W)を主体(主成分)とする導電体膜(タングステン膜)からなる配線(第1層配線)25を形成する。配線25は、例えば、プラグ24が埋め込まれた絶縁膜22上にスパッタリング法などによりタングステン膜を形成し、このタングステン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。この際、タングステン膜の単体膜の代わりに、薄い窒化タングステン(WN)膜とその上に形成されたそれよりも厚いタングステン(W)膜の積層膜を用いることもできる。また、配線25は、タングステン配線に限定されず、アルミニウム配線など他の金属材料を用いた配線とすることもできる。
配線25は、プラグ24を介してn型ソース領域15およびp型半導体領域16(上の金属シリサイド層21)に電気的に接続するソース配線25S1と、プラグ24を介してn型ドレイン領域14に電気的に接続するドレイン配線25Dと、プラグ24を介してゲート電極9に電気的に接続するゲート配線25Gと、プラグ24を介してp型半導体領域16aに電気的に接続するソース配線25S2とを有している。なお、ゲート配線25Gは図14の断面図には示されていないが、後述する図22などに示されている。
次に、図15に示されるように、配線25を覆うように絶縁膜22上に酸化シリコン膜などからなる絶縁膜(層間絶縁膜)26をCVD法などにより形成する。
次に、フォトレジストパターン(図示せず)をエッチングマスクとして用いて絶縁膜26をドライエッチングすることにより、絶縁膜26にスルーホール(開口部、貫通孔)27を形成する。スルーホール27の底部では、配線25が露出される。それから、スルーホール27の内部にタングステン(W)膜を主体とするプラグ28を埋め込む。プラグ28は、上記プラグ24とほぼ同様にして形成することができる。
次に、プラグ28が埋め込まれた絶縁膜26上に、アルミニウム(Al)合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線(第2層配線)31を形成する。配線31形成用の導電体膜としては、例えば、バリア膜(例えばチタン膜と窒化チタン膜の積層膜)、アルミニウム膜(またはアルミニウム合金膜)およびバリア膜(例えばチタン膜と窒化チタン膜の積層膜)の積層膜などを用いることができる。
配線31は、プラグ28を介してドレイン配線25Dに電気的に接続するドレイン配線31Dと、プラグ28を介してゲート配線25Gに電気的に接続するゲート配線31Gと、プラグ28を介してソース配線25S2に電気的に接続するソース配線31S2とを有している。ドレイン配線25Dとドレイン配線31Dとは同じ平面パターンで形成され、ゲート配線25Gとゲート配線31Gとは同じ平面パターンで形成され、ソース配線25S2とソース配線31S2とは同じ平面パターンで形成されている。なお、ゲート配線31Gは図15の断面図には示されていないが、後述する図22などに示されている。
ここまでの工程により、図15の構造が得られる。
図16および図17は、図15の工程段階に対応する要部平面図であり、それぞれ上記図11および図13に対応する領域が示されている。すなわち、図16の領域RG1の拡大図が図17に対応する。図16には、上部から各絶縁膜を透視したときに見える配線(すなわちソース配線25S1、ドレイン配線31D、ゲート配線31Gおよびソース配線31S2)の平面レイアウトが示され、他の構成要素は、図示を省略している。また、図17には、活性領域6,6a、ソース配線25S1、ドレイン配線25D,31D、ゲート配線25G,31G、ソース配線25S2,31S2、コンタクトホール23、スルーホール27およびゲート電極9の平面レイアウトが示され、他の構成要素は、図示を省略している。なお、図17では、活性領域6,6aおよびゲート電極9は点線で示し、コンタクトホール23およびスルーホール27は二点鎖線で示してある。
次に、図18に示されるように、絶縁膜26上に、配線31を覆うように、酸化シリコン膜などからなる絶縁膜(層間絶縁膜)32をCVD法などにより形成する。
次に、フォトレジストパターン(図示せず)をエッチングマスクとして用いて絶縁膜32をドライエッチングすることにより、絶縁膜32にスルーホール(開口部、貫通孔)33を形成する。スルーホール33の底部では、配線31が露出される。
次に、スルーホール33内を含む絶縁膜32上にアルミニウム(Al)合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線(第3層配線)35を形成する。配線35形成用の導電体膜としては、例えば、バリア膜(例えばチタン膜と窒化チタン膜の積層膜)、アルミニウム膜(またはアルミニウム合金膜)およびバリア膜(例えばチタン膜と窒化チタン膜の積層膜)の積層膜などを用いることができる。
配線35は、絶縁膜32上を延在するとともに、一部がスルーホール33内を埋め、スルーホール33の底部で配線31と電気的に接続されている。従って、配線35は、絶縁膜32上を延在する配線部と、スルーホール33内を埋めるビア部とが一体的に形成されることになる。
配線35は、ビア部(スルーホール33を埋める部分)を介してドレイン配線31Dに電気的に接続するドレイン配線35Dと、ビア部(スルーホール33を埋める部分)を介してゲート配線31Gに電気的に接続するゲート配線35Gと、ビア部(スルーホール33を埋める部分)を介してソース配線31S2に電気的に接続するソース配線35S2とを有している。
また、スルーホール33形成後にスルーホール33内にプラグを上記プラグ24,28と同様の手法により形成してから、プラグが埋め込まれた絶縁膜32上に配線形成用の導電体膜を形成し、この導電体膜をパターニングして配線35を形成することもでき、この場合、配線35は、プラグを介して配線31と電気的に接続されることになる。
次に、絶縁膜32上に、配線35を覆うように、絶縁膜(表面保護膜)36を形成する。この絶縁膜は、例えば酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、CVD法などにより形成することができる。
次に、絶縁膜36に開口部を形成し、露出された配線35上に上記バンプ電極18に相当するものを形成するが、図18の断面にはバンプ電極を形成しないので、バンプ電極形成領域1Cの断面が示された図19を用いて説明する。
絶縁膜36を形成した後、フォトレジストパターン(図示せず)をエッチングマスクとして用いて絶縁膜36をエッチングすることにより、図19に示されるように、絶縁膜36に開口部(スルーホール、貫通孔)37を形成する。開口部37は配線35に達しており、開口部37の底部で配線35(ドレイン配線35D、ゲート配線35Gおよびソース配線35S2)の一部が露出される。開口部37で露出する配線35がパッド電極38となり、このパッド電極38が上記パッド電極PDとなる。従って、上記ドレインパッドPDD1〜PDD6は、開口部37から露出するドレイン配線35Dにより形成され、上記ゲートパッドPDG1〜PDG6は、開口部37から露出するゲート配線35Gにより形成され、上記ソースパッドPDS1〜PDS6は、開口部37から露出するソース配線35S2により形成される。
次に、開口部37の側壁および底部上を含む絶縁膜36上に(すなわち開口部37の底部で露出する配線35上を含む絶縁膜36に)、導電体からなるUBM(Under Bump Metal)膜(バンプ下地金属層、電極下地膜、導電体膜、端子表面膜)39を形成する。UBM膜39は、例えばパラジウム(Pd)膜とチタン(Ti)膜の積層膜あるいはクロム(Cr)膜とニッケル(Ni)系合金膜と金(Au)膜の積層膜などから形成され、例えばスパッタリング法によって形成することができる。
次に、開口部36で露出する配線35上のUBM膜39上にバンプ電極40を形成する。バンプ電極40は、上記バンプ電極108に対応するものである。バンプ電極40は、例えば半田バンプなどからなる。半田バンプ(バンプ電極40)は、例えば、UBM膜39上に半田ペーストを印刷した後に半導体基板(基板1)のリフロー(半田リフロー処理)を行うことによってUBM膜39上に球形の半田バンプ(バンプ電極40)を形成することができる。
バンプ電極40は、ドレイン配線35D(のパッド電極38の部分)上にUBM膜39を介して形成されたドレイン用のバンプ電極40Dと、ゲート配線35G(のパッド電極38の部分)上にUBM膜39を介して形成されたゲート用のバンプ電極40Gと、ソース配線35S2(のパッド電極38の部分)上にUBM膜39を介して形成されたソース用のバンプ電極40Sとを含んでいる。
その後、ダイシングなどにより基板1を切断して各半導体チップ(半導体装置)CHP1に分離(個片化)するが、ここではその詳細な説明は省略する。また、ダイシングの前に、基板1の裏面研削を行うこともできる。なお、基板1のエピタキシャル層2を形成した側とは反対側の主面(半導体チップCHP1の裏面107bに対応)には、裏面電極(金属電極層)は形成されない。個片化された半導体チップCHP1は、配線基板101にフリップチップ実装されて、RFパワーモジュールPM1が製造される。
図20および図21は、製造された半導体チップCHP1の要部平面図であり、それぞれ上記図11および図13に対応する領域が示されている。すなわち、図20の領域RG1の拡大図が図21に対応する。図20には、半導体チップCHP1の上部から各絶縁膜を透視したときに見える配線(すなわちソース配線25S1、ドレイン配線35D、ゲート配線31G,35Gおよびソース配線35S2)およびバンプ電極40の平面レイアウトが示され、他の構成要素は、図示を省略している。また、図21には、活性領域6,6a、ソース配線25S1、ドレイン配線25D,31D,35D、ゲート配線25G,31G,35G、ソース配線25S2,31S2,35S2、スルーホール33の平面レイアウトが示され、他の構成要素は、図示を省略している。なお、図21では、活性領域6,6aと下層配線である第1および第2層配線(すなわち配線25,31)とは点線で示し、最上層配線である第3層配線(すなわち配線35)は実線で示し、スルーホール33は二点鎖線で示してある。また、図20のC−Cの断面、D−D線の断面およびE−E線の断面は、いずれも上記図19とほぼ同じ構造となる。
上記のように、半導体チップCHP1では、電力増幅回路AMP1,AMP2(の増幅段AMP11,AMP12,AMP13,AMP21,AMP22,AMP23)を構成するLDMOSFET素子が、それぞれ基板1の主面上のエピタキシャル層2の活性領域6(LDMOSFET形成領域1A)に形成されており、エピタキシャル層2上には、配線25,31,35からなる配線構造(多層配線構造)が形成されている。
半導体チップCHP1では、上記図15〜図17などに示されるように、活性領域6(LDMOSFET形成領域1A)に形成されたLDMOSFETのドレイン領域(n型ドレイン領域14)に電気的に形成されたドレイン配線25D,31Dが、活性領域6のドレイン領域上に形成されている。ドレイン配線25Dとドレイン配線31Dは、同じパターン(平面パターン)で形成されており、同じ平面位置に形成されたドレイン配線25Dとドレイン配線31Dは、プラグ24を介して互いに電気的に接続されている。活性領域6において、ドレイン領域はY方向に延在しているので、ドレイン配線25D,31Dも活性領域6上をY方向に延在しているが、活性領域6の間の素子分離領域5上にはドレイン配線25D,31Dは形成されていない。このため、ドレイン配線25D,31Dは、各活性領域6上にのみ形成された孤立パターンであるが、図18、図20および図21などに示されるように、ドレイン配線25D,31Dの上部をY方向に延在する最上層のドレイン配線35Dと、ビア部(スルーホール33を埋める部分)を介して電気的に接続されている。最上層のドレイン配線35Dは、領域6bにおいてY方向に配列する複数の活性領域6にまたがってY方向に延在する部分同士が端部で連結された一体的なパターン(櫛歯状のパターン)を有しており、連結部が大面積パターンとなってそこがパッド電極38となり、UBM膜39を介してドレイン用のバンプ電極40Dが形成されている。従って、活性領域6(LDMOSFET形成領域1A)で、上記各単位セル20のドレイン領域(n型ドレイン領域14)を、プラグ24、ドレイン配線25D、プラグ28およびドレイン配線31Dを介して、最上層のドレイン配線35Dまで引き上げ(引き出し)て、互いに電気的に接続させ、このドレイン配線35Dにドレイン用のバンプ電極40Dを形成している。
また、半導体チップCHP1では、上記図15〜図17などに示されるように、活性領域6(LDMOSFET形成領域1A)に形成されたLDMOSFETのソース領域(n型ソース領域15)に電気的に形成されたソース配線25S1が、活性領域6のソース領域(n型ソース領域15)およびp型半導体領域16上に形成されている。しかしながら、図18、図20および図21などに示されるように、ソース配線25S1上には、配線31(ドレイン配線31Dなど)と同層のソース配線(ソース配線25S1と電気的に接続された配線)は形成されていない。従って、活性領域6上には、ソース配線25S1は形成されているが、配線31,35(ドレイン配線31D,35Dなど)と同層のソース配線(ソース配線25S1と電気的に接続された配線)は、活性領域6上には形成されていない。活性領域6において、ソース領域はY方向に延在しているので、ソース配線25S1も活性領域6上をY方向に延在しているが、活性領域6の間の素子分離領域5上にはソース配線25S1は形成されていない。このため、ソース配線25S1は、各活性領域6上にのみ形成された孤立パターンである。従って、ソース配線25S1は、それよりも上層の配線(配線31,35と同層の配線)には接続されておらず、上層の配線を介してバンプ電極には接続されていない。
また、半導体チップCHP1では、上記図15〜図17などに示されるように、活性領域6a(ソース引き出し領域1B)に形成されたp型打抜き層4a(上のp型半導体領域16a)に電気的に接続されたソース配線25S2,31S2が、活性領域6a上(p型打抜き層4aおよびp型半導体領域16a上)に形成されている。ソース配線25S2とソース配線31S2は、同じパターン(平面パターン)で形成されており、プラグ24を介して互いに電気的に接続されている。ソース配線25S2,31S2は、上記ドレイン配線25D,31Dよりも幅広で大面積のパターンとして形成されている。図18、図20および図21などに示されるように、ソース配線25S2,31S2は、ソース配線25S2,31S2の上部に延在する最上層のソース配線35S2と、ビア部(スルーホール33を埋める部分)を介して電気的に接続されている。従って、活性領域6a(ソース引き出し領域1B)で、基板1を、p型打抜き層4a、p型半導体領域16a、プラグ24、ソース配線25S2、プラグ28およびソース配線31S2を介して、最上層のソース配線35S2まで引き上げ(引き出し)ている。図19および図20などに示されるように、このソース配線35S2をバンプ電極形成領域まで延在させて、そこにソース用のバンプ電極40Sを形成している。
図22は、半導体チップCHP1のゲートコンタクト部の要部断面図であり、図21のF−F線の断面にほぼ対応するものである。
図16、図17、図21および図22などに示されるように、ゲート電極9はY方向に延在し、活性領域6の周囲または間の素子分離領5上に位置する部分で、コンタクトホール23に埋め込まれたプラグ24を介して、ゲート配線25Gに電気的に接続されている。ゲート配線25Gは、プラグ28を介して一つ上層のゲート配線31Gに電気的に接続されている。ゲート配線25Gとゲート配線31Gは、同じパターン(平面パターン)で形成されており、ゲート配線25G,31Gは、活性領域6の周囲または間の素子分離領域5上をX方向に延在している。従って、Y方向に延在する各ゲート電極9は、X方向に延在するゲート配線25G,31Gを介して、互いに電気的に接続されている。ゲート配線25Gとゲート配線31Gとを接続するためのスルーホール27と、ゲート配線25Gとゲート電極9とを接続するためのコンタクトホール23とは、活性領域6の周囲または間の素子分離領域5上に、ほぼ同じ平面位置で形成されている。
また、ゲート配線25Gはドレイン配線25Dおよびソース配線25S1と同層の配線であり、ゲート配線31Gはドレイン配線31Dと同層の配線であるが、上記のように活性領域6の間の素子分離領域5上にはドレイン配線25D,31Dおよびソース配線25S1が形成されておらず、そこでゲート配線25G,31GがX方向に延在している。従って、X方向に延在するゲート配線25G,31Gの間に、Y方向に延在するドレイン配線25D,31Dおよびソース配線25S1が配置された状態となっている。
X方向に延在するゲート配線31Gは、端部近傍領域において、素子分離領域5上をY方向に延在するゲート配線35Gと、ビア部(スルーホール33を埋める部分)を介して電気的に接続され、それによって、X方向に延在するゲート配線31G同士はY方向に延在するゲート配線35Gを介して互いに電気的に接続されている。従って、活性領域6の周囲または間の素子分離領域5上で、上記各単位セル20のゲート電極9を、プラグ24を介してゲート配線25G,31Gまで引き上げ、このゲート配線25G,31GをX方向に延在させて、活性領域6の外部で最上層のゲート配線35Gに接続して互いに電気的に接続されるようにしている。そして、ゲート配線25G,31Gの一部を、例えば図16および図20などに示されるように平面的に隣り合うソース配線25S2,31S2間を通るように延在させて、活性領域6から離れた位置にまで延在させ、そこでゲート配線35Gと同層のゲート配線35G1とビア部(スルーホール33を埋める部分)を介して電気的に接続している。図19および図20などに示されるように、このゲート配線35G1が大面積パターンとなってそこがパッド電極38となり、UBM膜39を介してゲート用のバンプ電極40Gが形成されている。
図23は、上記図9に示される比較例の半導体チップCHP201の要部平面図であり、本実施の形態の図20に相当するものである。
比較例の半導体チップCHP201は、図23に示されるように、上記ドレイン配線35Dに対応するドレイン配線235D、上記ゲート配線25G,31G,35Gに対応するゲート配線225G,231G、235Gおよび上記ソース配線25S1に対応するソース配線225Sを有している。しかしながら、比較例の半導体チップCHP201は、ワイヤボンディング用の半導体チップであり、半導体チップCHP201の裏面電極からソース電位を供給することができる。このため、LDMOSFETのドレインとゲートを最上層配線のドレイン配線235Dとゲート配線235Gに引き上げ、ドレイン配線235Dおよびゲート配線235Gの一部を露出させることで、半導体チップCHP201の表面にドレインパッド240D(上記ドレインパッドPDD201〜PDD206に対応)およびゲートパッド240G(上記ゲートパッドPDG201〜206に対応)を形成する。比較例の半導体チップCHP201は、LDMOSFETのソースを表面のソースパッドに引き上げる必要がない。
それに対して、本実施の形態の半導体チップCHP1は、図3〜図5などに示されるように、フリップチップ実装用の半導体チップである。このため、表面107a側に複数のバンプ電極108(すなわちバンプ電極40)が形成されている。半導体チップCHP1の表面107aに形成されたバンプ電極108、すなわちバンプ電極40は、図20などに示されるように、ドレイン用のバンプ電極40Dと、ゲート用のバンプ電極40Gと、ソース用のバンプ電極40Sとを含んでいる。すなわち、LDMOSFETのドレインおよびゲートを半導体チップCHP1の表面のバンプ電極40D,バンプ電極40Gに引き上げるだけでなく、LDMOSFETのソースを半導体チップCHP1の表面のバンプ電極40Sに引き上げている。なお、上記図8では図示していないけれども、各ドレインパッドPDD1〜PDD6上にドレイン用のバンプ電極40Dが形成され、各ゲートパッドPDG1〜PDG6上にゲート用のバンプ電極40Gが形成され、各ソースパッドPDS1〜PDS6上にソース用のバンプ電極40Sが形成されている。
半導体チップCHP1の表面にドレイン用のバンプ電極40Dおよびゲート用のバンプ電極40Gだけでなく、ソース用のバンプ電極40Sも形成することで、半導体チップCHP1を配線基板101にフリップチップ実装した際に、バンプ電極40D,40Gを介して各LDMOSFET回路131A,131B,131C,132A,132B,132Cのドレインおよびゲート電極にそれぞれドレイン電位およびゲート電位を入力または出力することができるとともに、ソース用のバンプ電極40Sを介して、各LDMOSFET回路131A,131B,131C,132A,132B,132Cのソースにソース電位(基準電位)を供給することができる。
半導体チップCHP1においては、図18〜図22などに示されるように、LDMOSFET形成領域1A(活性領域6)に形成されたLDMOSFETのドレイン(n型ドレイン領域14)は、プラグ24、ドレイン配線25D、プラグ28、ドレイン配線31Dおよびドレイン配線35Dを介して、ドレイン用のバンプ電極40Dに電気的に接続されている。また、LDMOSFET形成領域1A(活性領域6)に形成されたLDMOSFETのゲート電極9は、プラグ24、ゲート配線25G、プラグ28、ゲート配線31Gおよびゲート配線35G,35G1を介して、ゲート用のバンプ電極40Gに電気的に接続されている。また、LDMOSFET形成領域1A(活性領域6)に形成されたLDMOSFETのソース(n型ソース領域15)は、金属シリサイド層21(およびプラグ24とソース配線25S1)、p型半導体領域16、p型打抜き層4、基板1、p型打抜き層4a、p型半導体領域16a、プラグ24、ソース配線25S2、プラグ28、ソース配線31S2およびソース配線35S2を介して、ソース用のバンプ電極40Sに電気的に接続されている。
すなわち、本実施の形態の半導体チップCHP1では、LDMOSFET形成領域1A(活性領域6)に形成されたLDMOSFETのソース(n型ソース領域15)を、p型打抜き層4を介して基板1に電気的に接続している。このため、上記単位セル20のソース領域(n型ソース領域15)同士は、p型打抜き層4および基板21を介して互いに電気的に接続されている。LDMOSFET形成領域1A(活性領域6)とソース引き出し領域1B(活性領域6a)との間には素子分離領域5が形成されているので、LDMOSFET形成領域1A(活性領域6)のエピタキシャル層2とソース引き出し領域1B(活性領域6a)のエピタキシャル層2とは素子分離領域5によって電気的に分離されている。しかしながら、本実施の形態では、LDMOSFET形成領域1A(活性領域6)にp型打抜き層4を設けるだけでなく、ソース引き出し領域1B(活性領域6a)にもp型打抜き層4aを設けており、p型打抜き層4,4aの底部を基板1に到達させ、打抜き層4,4aの比抵抗をエピタキシャル層2の比抵抗よりも低くすることで、p型打抜き層4,4aを基板1に低抵抗で電気的に接続している。そして、基板1の比抵抗を低く、好ましくは10mΩcm以下としている。これにより、LDMOSFET形成領域1A(活性領域6)のp型打抜き層4とソース引き出し領域1B(活性領域6a)のp型打抜き層4aとを、素子分離領域5の下方に位置する基板1を介して低抵抗で電気的に接続し、それによって、LDMOSFET形成領域1A(活性領域6)からソース引き出し領域1B(活性領域6a)まで、基板1中を横方向(基板1の主面に平行な方向)にソース電流が伝導できるようにしている。
LDMOSFET形成領域1Aのp型打抜き層4は、図18などに示されるように、p型半導体領域16および金属シリサイド層21(およびプラグ24とソース配線25S1)を介してLDMOSFETのソース(n型ソース領域15)に電気的に接続されている。ソース配線35S2,31S2,25S2(第1ソース配線)は、図18〜図20などに示されるように、ソース用のバンプ電極40Sに電気的に接続されたソース配線(第1ソース配線)であり、プラグ24やp型半導体領域16aを介して、p型打抜き層4aに電気的に接続されている。
このため、LDMOSFET形成領域1A(活性領域6)に形成されたLDMOSFETのソース(n型ソース領域15)をp型打抜き層4などを介して基板1に電気的に接続し、基板1を、ソース引き出し領域1B(活性領域6a)で、p型打抜き層4a、p型半導体領域16、プラグ24,28およびソース配線25S2,31S2を介して最上層のソース配線35S2に引き上げている。この最上層のソース配線35S2を、バンプ電極形成位置まで延在させ、そこにソース用のバンプ電極40Sを形成することで、半導体チップCHP1の表面にドレインおよびゲート用のバンプ電極40D,40Gだけでなく、ソース用のバンプ電極40Sも形成することができる。
従って、LDMOSFETのソース(n型ソース領域15)とソース用のバンプ電極40Sの間のソース電流の導電経路(又はソース電位の供給経路)は、金属シリサイド層21(およびプラグ24とソース配線25S1)、p型半導体領域16、p型打抜き層4、基板1、p型打抜き層4a、p型半導体領域16a、プラグ24、ソース配線25S2、プラグ28、ソース配線31S2およびソース配線35S2からなる経路となる。この経路を介して、ソース用のバンプ電極40Sから、LDMOSFET形成領域1Aに形成されたLDMOSFETのソース(n型ソース領域15)にソース電位(基準電位)を供給することができる。
また、本実施の形態では、図18〜図20などに示されるように、ソース用のバンプ電極40SからLDMOSFET形成領域1Aのソース(n型ソース領域15)までのソース電流の導電経路(またはソース電位の供給経路)として、LDMOSFET形成領域1Aからソース引き出し領域1Bまで、基板1中を横方向(基板1の主面に平行な方向)に伝導させている。このため、基板1が高抵抗であると、基板1を横方向に伝導する経路の抵抗が大きくなってしまうので、基板1は低抵抗であることが好ましく、基板1の比抵抗(抵抗率)は、10mΩcm(10ミリオームセンチメートル)以下であることが好ましい。これにより、ソース用のバンプ電極40SからLDMOSFET形成領域1Aのソース(n型ソース領域15)までの導電経路の抵抗を小さくすることができ、ソース抵抗を低減することができる。
また、LDMOSFET形成領域1Aからソース引き出し領域1Bまで、基板1中を横方向に伝導する経路の長さは、活性領域6,6aの平面レイアウトなどを調整することにより、制御することができる。一方、基板1の厚みを薄くすることは容易ではない。このため、本実施の形態の半導体チップCHP1は、上記半導体チップCHP201のように裏面電極からソース電位を供給する場合よりも、ソース抵抗を低減することもできる。
また、本実施の形態では、LDMOSFET形成領域1A(活性領域6)ではなく、LDMOSFET形成領域1Aとは素子分離領域5で分離されたソース引き出し領域1B(活性領域6a)で基板1をp型打抜き層4aやプラグ24を介して最下層のソース配線25S2に引き上げ、このソース配線25S2を更に上層のソース配線31S2および最上層のソース配線35S2に引き上げている。ソース用のバンプ電極40Sは、ソース引き出し領域1Bで引き上げたソース配線35S2の一部上に形成するので、LDMOSFET形成領域1A(活性領域6)に形成したソース配線25S1は、最上層の配線35まで引き上げる必要はない。
このため、本実施の形態では、図18などに示されるように、LDMOSFET形成領域1A(活性領域6)において、LDMOSFETのソース(n型ソース領域15)に電気的に接続された配線(第2ソース配線)は、ソース配線25S1のみとし、配線31,35と同層のソース配線をLDMOSFET形成領域1A(活性領域6上)に形成せずに済む。つまり、LDMOSFET形成領域1A(活性領域6上)において、ソース配線(LDMOSFETのソースに電気的に接続された配線)を形成する配線層数(ここではソース配線25S1の1層のみ)は、ドレイン配線(LDMOSFETのドレインに電気的に接続された配線)を形成する配線層数(ここではドレイン配線25D,31D,35Dの3層)よりも少なくなっている。これにより、ドレイン配線25Dに隣接するソース配線25S1は設けられているが、ドレイン配線31D,35Dに隣接するソース配線は設けていないので、LDMOSFET形成領域1A(活性領域6上)において、ドレイン配線とソース配線との間の寄生容量(出力容量)を低減することができる。
増幅素子であるLDMOSFETにおいて、その寄生容量は高周波出力特性に大きな影響を与えるものであり、出力容量が大きくなれば高周波帯での動作においてインピーダンス値が小さくなることから、LDMOSFETに流れ込む電流が増加し、また、LDMOSFETは寄生抵抗も有していることから、流れ込む電流が増加すればその寄生抵抗によって生じる損失(消費される電力)も増加する。このため、出力容量が大きくなると増幅素子としての電力効率が低下するが、本実施の形態では、上記のようにドレイン配線とソース配線との間の寄生容量(出力容量)を低減できることから、LDMOSFETに流れ込む電流も小さくなるので、増幅素子としての電力効率を向上することができる。
このように、本実施の形態では、半導体チップCHP1をフリップチップ実装するため、LDMOSFETのソース電極を半導体チップCHP1の裏面から取り出すことは困難であるため、ゲートやドレインと同様にソースも半導体チップCHP1の表面から取り出す必要が生じる。そこで、半導体チップCHP1では、LDMOSFETのソースを打抜き層4を介して一旦低抵抗の基板1に接続した上で、LDMOSFET形成用の活性領域6の周辺のソース引き出し用の活性領域6aで打抜き層4aを基板1に接続し、この抜き層4aにソース配線25S2,31S2,35S2(第1ソース配線)を電気的に接続することで、LDMOSFETのソースを最上層のソース配線35S2まで引き上げている。このため、ゲートやドレインだけでなく、ソースも半導体チップCHP1の表面から取り出すことができ、半導体チップCHP1のフリップチップ実装を可能にするとともに、LDMOSFET形成領域1A(活性領域6上)において、ソース配線の層数をドレイン配線の層数よりも少なくすることができる。従って、LDMOSFET形成領域1A(LDMOSFET用の活性領域6上の領域)において、ソース配線とドレイン配線とが隣接することによるソース配線とドレイン配線間の寄生容量を低減でき、電力効率向上を向上することができる。
また、本実施の形態では、図14、図15および図18に示されるように、n型ソース領域15およびp型半導体領域16の表面に、金属シリサイド層21を形成している。金属シリサイド層21を設けたことにより、ソース配線25S1とソース配線25S1に接続するプラグ24とがなくとも、金属シリサイド層21を介することによって、n型ソース領域15からp型半導体領域16へ、p型半導体領域16からp型打ち抜き層4へ、p型打ち抜き層4から基板1へソース電流を流すことが可能となる。このため、LDMOSFET形成領域1A(活性領域6上)において、ソース配線25S1と、ソース配線25S1に接続されたプラグ24(およびそのプラグ24が埋め込まれたコンタクトホール23)の形成を省略することもできる。図24は、ソース配線25S1と、ソース配線25S1に接続されたプラグ24およびそのプラグ24が埋め込まれたコンタクトホール23の形成を省略した、半導体チップCHP1の変形例の要部断面図であり、上記図18に対応するものである。図24に示されるように、LDMOSFET形成領域1A(活性領域6上)において、ソース配線(n型ソース領域15に電気的に接続された配線)が存在しないようにすることで、ドレイン配線とソース配線との間の寄生容量(出力容量)を更に低減することができ、LDMOSFETの増幅素子としての電力効率を更に向上することができる。
但し、金属シリサイド層21の形成を省略した場合は、ソース配線25S1とそれに接続するプラグ24とを形成することが好ましい。また、金属シリサイド層21を形成した場合であっても、ソース配線25S1とそれに接続するプラグ24とを形成すれば、電流密度を高くすることができ、ソース電流をより多く流せるようになるので、大電流時の信頼性をより向上することができる。
従って、本実施の形態では、LDMOSFET形成領域1A(活性領域6上)では、LDMOSFETのソース領域(n型ソース領域15)に電気的に接続されたソース配線が、LDMOSFETのドレイン領域(n型ドレイン領域14)に電気的に接続されたドレイン配線(ここではドレイン配線25D,31D,35D)の層数よりも少ない層数で形成されているか、あるいは、LDMOSFET形成領域1A(活性領域6上)には、LDMOSFETのソース領域(n型ソース領域15)に電気的に接続されたソース配線が形成されていないことが好ましい。これにより、ドレイン配線とソース配線との間の寄生容量(出力容量)を低減でき、LDMOSFETの増幅素子としての電力効率を向上することができる。
また、図17に示されるように、ソース配線25S2,31S2の幅W(X方向の幅または寸法)は、それと同層のドレイン配線25D,31Dの幅W(X方向の幅または寸法)よりも広く(W>W)、図21に示されるように、ソース配線35S2の幅W(X方向の幅または寸法)は、それと同層のドレイン配線35Dの幅W(X方向の幅または寸法)よりも広く(W>W)なっている。これにより、ソース抵抗を低減することができる。また、LDMOSFET形成領域1A(活性領域6上)ではなく、ソース引き出し領域1B(活性領域6a)にソース配線25S2,31S2,35Sを形成しているので、それらソース配線25S2,31S2,35Sの幅W,Wを広くすることが容易であり、また、ソース配線25S2,31S2,35Sの幅W,Wを広くしても、ドレイン配線とソース配線との間の寄生容量(出力容量)が増大するのを防止できる。
また、本実施の形態の半導体チップCHP1では、図11や図20などに示されるように、活性領域6(領域6b)を介して対向する平面位置にドレイン用のバンプ電極40Dとソース用のバンプ電極40Sとが配置され、ゲート用のバンプ電極40Gが、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sとの間でかつ活性領域6(領域6b)の周辺となる平面位置に配置されている。バンプ電極40D,40G,40Sをこのような配置とすることで、活性領域6(領域6b)の周囲に配置されるドレイン用のバンプ電極40Dとソース用のバンプ電極40Sbの数を、多くすることが容易となり、また、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sbの数を同じにすることも容易となる。これにより、LDMOSFET回路の特性を向上することができる。また、電力増幅回路AMP1,AMP2の最終段の増幅段AMP13,AMP23(すなわちLDMOSFET回路131C,132C)には、ソース・ドレイン間に大きな電流が流れるので、特にLDMOSFET回路131C,132Cでは、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sの数を多くすることが好ましく、また、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sbの数を同じにすることが好ましい。
また、本実施の形態では、図14、図15および図18に示されるように、金属シリサイド層21を設け、金属シリサイド層21を介してLDMOSFETのn型ソース領域15とp型半導体領域16(p型打ち抜き層4)とを電気的に接続している。他の形態として、金属シリサイド層21を設ける代わりにn型ソース領域15とp型半導体領域16(p型打ち抜き層4)に金属膜(たとえばタングステン膜)を形成し、その金属膜を介してLDMOSFETのn型ソース領域15とp型半導体領域16(p型打ち抜き層4)とを電気的に接続することもできる。
また、本実施の形態では、配線25,31,35の3層の配線構造を形成したが、他の形態として、配線25または配線31の一方の形成を省略することもできる。配線25または配線31の一方の形成を省略する場合には、配線25と配線31の間の層間絶縁膜やプラグも不要となるので、絶縁膜26およびプラグ28の形成も省略される。
(実施の形態2)
図25〜図27は、本実施の形態の半導体チップCHP1aの要部平面図であり、それぞれ上記実施の形態1の図20、図16および図11に対応するものである。図28は、本実施の形態の半導体チップCHP1aの要部断面図であり、図25のG−G線の断面図にほぼ対応するものである。
本実施の形態の半導体チップCHP1aは、上記実施の形態1の半導体チップCHP1に相当するものである。上記実施の形態1の半導体チップCHP1では、ソース引き出し領域1B(活性領域6a)で引き出したソース配線35S2をソース引き出し領域1B(活性領域6a)から離れた位置まで延在させ、その上にソース用のバンプ電極40Sを形成していた。このため、ソース用のバンプ電極40Sは、ソース引き出し領域1B(活性領域6a)から離れた位置にあり、素子分離領域5の上方に位置していた。
それに対して、本実施の形態の半導体チップCHP1aは、図25〜図28からも分かるように、ソース引き出し領域1B(活性領域6a)で引き出したソース配線35S2の上部にソース用のバンプ電極40Sを形成し、ソース用のバンプ電極40Sがソース引き出し領域1B(活性領域6aの上方)に位置するようにしている。すなわち、半導体チップCHP1aでは、ソース用のバンプ電極40Dは、打抜き層4aの上方(直上)に配置されており、ソース用のバンプ電極40Dの下方(直下)に打抜き層4a(や活性領域6a)が設けられた状態となっている。そして、活性領域6を介して対向する平面位置にドレイン用のバンプ電極40Dとゲート用のバンプ電極40Gとが配置され、ソース用のバンプ電極40Sは、ドレイン用のバンプ電極40Dとゲート用のバンプ電極40Gとの間でかつ活性領域6a上の平面位置に配置されている。なお、図25〜図27では、活性領域6を介して対向する位置にソース用のバンプ電極40Sを設けているが、図25〜図27のように両側に設けても、あるいは片側だけにソース用のバンプ電極40Sを設けてもよい。半導体チップCHP1aの他の構成は、上記実施の形態1の半導体チップCHP1とほぼ同様であるので、ここではその説明を省略する。また、半導体チップCHP1aを用いたRFパワーモジュールの構成は、上記実施の形態1のRFパワーモジュールPM1とほぼ同様であるので、ここではその説明は省略する。
本実施の形態では、ソース引き出し領域1B(活性領域6aの上方)にソース用のバンプ電極40Sを配置させることにより、ソース用のバンプ電極40Sをソース引き出し領域1Bと別の平面位置に配置させた場合に比べて、半導体チップの平面寸法を、より縮小することができる。
(実施の形態3)
図29および図30は、本実施の形態の半導体チップCHP1bの要部平面図である。図29は、上記実施の形態2の図25に対応するものであり、半導体チップCHP1bの上部から各絶縁膜を透視したときに見える配線(すなわちソース配線25S1、ドレイン配線35D,51D、ゲート配線31G,35G,51Gおよびソース配線51S2)およびバンプ電極40D,40G,40Sの平面レイアウトが示され、他の構成要素は、図示を省略している。また、図30には、図29から、最上層配線であるドレイン配線51D、ゲート配線51Gおよびソース配線51S2と、バンプ電極40D,40G,40Sとを更に除去(透視)した図に対応する。また、図31は、半導体チップCHP1bの要部断面図であり、図29のG−G線またはH−H線の断面図に対応する。
上記実施の形態1,2の半導体チップCHP1,CHP1aでは、LDMOSFET形成領域1A(活性領域6上)にはバンプ電極40を配置していなかったが、本実施の形態の半導体チップCHP1bでは、LDMOSFET形成領域1A(活性領域6上)にバンプ電極40(ここではドレイン用のバンプ電極40Dおよびゲート用のバンプ電極40G)を配置している。
図29〜図31からも分かるように、本実施の形態の半導体チップCHP1bは、上記配線25,31,35に加えて、更に最上層の配線として配線51を有しており、配線51上にUBM膜39を介してバンプ電極40を形成している。従って、配線51の図示を省略した図30に示される配線層が、上記実施の形態2の図25に相当する配線層となる。本実施の形態の半導体チップCHP1bは、図30に示されるように、ドレイン配線35Dおよびゲート配線35Gにパッド電極38となる大面積パターンの部分を設けないこと以外は、配線35までの構造(配線35および配線35よりも下層の構造)は、上記実施の形態2の半導体チップCHP1aとほぼ同様である。
本実施の形態の半導体チップCHP1bは、図31に示されるように、絶縁膜32上に、配線35を覆うように、酸化シリコン膜などからなる絶縁膜(層間絶縁膜)36aが形成され、絶縁膜36aに配線35の一部を露出するスルーホール(図示せず)が形成され、絶縁膜36a上に配線(第4層配線)51が形成されている。配線51は、ビア部(絶縁膜36aのスルーホールを埋める部分)を介してドレイン配線35Dと電気的に接続するドレイン配線50Dと、ビア部を介してゲート配線35Gと電気的に接続するゲート配線50Gと、ビア部を介してソース配線35S2と電気的に接続するソース配線51S2とを有している。更に、絶縁膜36a上に、配線51を覆うように、上記絶縁膜36と同様の絶縁膜(表面保護膜)52が形成され、絶縁膜52に開口部53が形成され、開口部53から露出された配線51上にUBM膜39を介してバンプ電極40が形成されている。ドレイン配線51D上に形成されたバンプ電極40がドレイン用のバンプ電極40Dであり、ゲート配線51G上に形成されたバンプ電極40がゲート用のバンプ電極40Gであり、ソース配線51S2上に形成されたバンプ電極40がソース用のバンプ電極40Sである。
上記実施の形態1,2の半導体チップCHP1,CHP1aでは、配線35によりバンプ電極形成用のパッド電極38を形成していたが、本実施の形態の半導体チップCHP1bでは、配線35よりも上層の配線51をバンプ電極形成用のパッド電極とし、そこにバンプ電極40を形成している。
図29および図30に示されるように、ソース配線51S2は、ソース配線35S2とほぼパターン(平面パターン)としている。ここでは図示しないけれども、ソース引き出し領域1B(活性領域6a)で基板1を、p型打抜き層4a、p型半導体領域16、プラグ24,28およびソース配線25S2,31S2,35Sを介して最上層のソース配線51S2に引き上げ、ソース配線51S2の一部上にソース用のバンプ電極40Sを形成している。
また、本実施の形態の半導体チップCHP1bは、図29〜図31に示されるように、LDMOSFET形成領域1A(活性領域6)で、LDMOSFETのドレイン領域(n型ドレイン領域14)を、プラグ24,28およびドレイン配線25D,31Dを介して、ドレイン配線35Dまで引き上げている。これは、上記実施の形態1,2の半導体チップCHP1,CHP1aと同様である。本実施の形態の半導体チップCHP1bは、このドレイン配線35DをLDMOSFET形成領域1A(活性領域6)の周囲の素子分離領域5上で最上層のドレイン配線51Dに電気的に接続し、このドレイン配線51Dを、図29および図31に示されるように、LDMOSFET形成領域1A(活性領域6上)にまで延在させて、そこにドレイン用のバンプ電極40Dを形成している。
また、本実施の形態の半導体チップCHP1bは、上記実施の形態1,2の半導体チップCHP1,CHP1aと同様、LDMOSFET形成領域1A(活性領域6)のゲート電極9をプラグ24,28およびゲート配線25G,31Gを介してゲート配線35Gまで引き上げている。本実施の形態の半導体チップCHP1bは、このゲート配線35GをLDMOSFET形成領域1A(活性領域6)の周囲の素子分離領域5上で最上層のゲート配線51Gに電気的に接続し、このゲート配線51Gを、図29および図31に示されるように、LDMOSFET形成領域1A(活性領域6上)にまで延在させて、そこにゲート用のバンプ電極40Dを形成している。
半導体チップCHP1bの他の構成は、上記実施の形態2の半導体チップCHP1aとほぼ同様であるので、ここではその説明を省略する。また、半導体チップCHP1bを用いたRFパワーモジュールの構成は、上記実施の形態1のRFパワーモジュールPM1とほぼ同様であるので、ここではその説明は省略する。
本実施の形態の半導体チップCHP1bは、上記のように、ドレイン用のバンプ電極40D、ゲート用のバンプ電極40Gおよびソース用のバンプ電極40Sのうちの少なくとも一つ(ここではドレイン用のバンプ電極40Dとゲート用のバンプ電極40G)を、LDMOSFET形成領域1A(活性領域6上)に配置している。これにより、バンプ電極40D,40S,40GをLDMOSFET形成領域1A(活性領域6上の領域)の外部に配置した場合に比べて、半導体チップの平面寸法を、より縮小することができる。
また、上記実施の形態1,2の半導体チップCHP1,CHP1aは、配線層の数を少なくすることができるので、製造工程数を低減することができる。
(実施の形態4)
上記実施の形態1〜3では、LDMOSFET形成領域1A(活性領域6)とは別に設けたソース引き出し領域1B(活性領域6aの上方)で、ソースを引き出してソース用のバンプ電極40Sに電気的に接続していた。本実施の形態では、LDMOSFET形成領域1A(活性領域6)でソースを引き出し、配線の引き回し(レイアウト)を工夫することで、ソース用のバンプ電極40Sに電気的に接続している。
図32〜図34は、本実施の形態の半導体チップCHP1cの要部平面図であり、それぞれ上記実施の形態1の図11、図16および図20に対応するものである。また、図35〜図37は、本実施の形態の半導体チップCHP1cの要部断面図であり、それぞれ上記実施の形態1の図18、図19および図22に対応するものである。図35は図33のK−K線に沿った位置の断面図に対応し、図36は、図34のL1−L1線、L2−L22線またはL3−L3線に沿った位置の断面図に対応し、図37は図33のM−M線に沿った位置の断面図に対応する。
本実施の形態の半導体チップCHP1cでは、図32に示されるように、LDMOSFET形成用の活性領域6は設けるが、ソース引き出し用の活性領域6aは設けていない。従って、上記実施の形態1でソース引き出し領域1Bに形成したp型打抜き層4a、p型半導体領域16、プラグ24,28(ソース配線25S2,31S2に接続されたプラグ24,28)およびソース配線25S2,31S2,35S2は、本実施の形態の半導体チップCHP1cでは形成していない。その代わりに、本実施の形態の半導体チップCHP1では、配線31はソース配線31S1を有し、配線35はソース配線35S1を有している。
本実施の形態の半導体チップCHP1cにおいて、LDMOSFET形成用の活性領域6(すなわちLDMOSFET形成領域1A)に形成されるLDMOSFETの構成は上記実施の形態1と同様であるので、ここではその説明を省略する。また、半導体チップCHP1cにおいても、上記実施の形態1と同様のソース配線S1およびドレイン配線25D1,25D2とそれらに接続されたプラグ24が形成されている。
上記実施の形態1と同様に、本実施の形態の半導体チップCHP1cにおいても、図32〜図37に示されるように、活性領域6(LDMOSFET形成領域1A)で、各単位セル20のドレイン領域(n型ドレイン領域14)を、プラグ24、ドレイン配線25D、プラグ28およびドレイン配線31Dを介して、最上層のドレイン配線35Dまで引き上げて、互いに電気的に接続させ、このドレイン配線35Dにドレイン用のバンプ電極40Dを形成している。
上記実施の形態1と同様、図33に示されるように、ドレイン配線25D,31D(ドレイン配線25Dとドレイン配線31Dは同じ平面パターン)は、各活性領域6上にのみ形成された孤立パターンであるが、図34〜図37に示されるように、ドレイン配線25D,31Dの上部をY方向に延在する最上層のドレイン配線35Dと、ビア部(スルーホール33を埋める部分)を介して電気的に接続されている。最上層のドレイン配線35Dは、Y方向に配列する複数の活性領域6にまたがってY方向に延在する部分同士が端部で連結された一体的なパターン(櫛歯状のパターン)を有しており、連結部が大面積パターンとなってそこがパッド電極38となり、UBM膜39を介してドレイン用のバンプ電極40Dが形成されている。すなわち、本実施の形態におけるドレイン配線25D,31Dは上記実施の形態1のドレイン配線25D,31Dと同様のパターンであり、本実施の形態におけるドレイン配線35Dは、活性領域6aに相当する部分がなくなったこと以外は、上記実施の形態1のドレイン配線35Dとほぼ同様のパターンである。
従って、活性領域6に形成されたLDMOSFETのドレイン領域からドレイン用のバンプ電極40Dまでの接続経路については、上記実施の形態1とほぼ同様である。しかしながら、活性領域6に形成されたLDMOSFETのソース領域からソース用のバンプ電極40Sまでの接続経路については、上記実施の形態1とは異なっている。
すなわち、図32〜図37に示されるように、本実施の形態の半導体チップCHP1cでは、配線31からなるソース配線31S1(すなわちドレイン配線31Dと同層のソース配線31S1)が、LDMOSFET形成領域1A(活性領域6上)にソース配線25S1と同じパターン(平面パターン)で形成されており、プラグ24を介してソース配線25S1と電気的に接続されている。更に、本実施の形態の半導体チップCHP1cでは、配線35からなるソース配線35S1(すなわちドレイン配線35Dと同層のソース配線35S1)が、LDMOSFET形成領域1A(活性領域6上)に形成されており、ビア部(スルーホール33を埋める部分)を介してソース配線31S1と電気的に接続されている。これにより、活性領域6(LDMOSFET形成領域1A)で、各単位セル20のソース領域(n型ソース領域15)を、プラグ24、ソース配線25S1、プラグ28およびソース配線31S1を介して、最上層のソース配線35S1まで引き上げて、互いに電気的に接続させ、このソース配線35S1にソース用のバンプ電極40Sを形成している。
図33に示されるように、ドレイン配線25D,31Dと同様、ソース配線25D,31Dも、各活性領域6上にのみ形成された孤立パターンであるが、図34〜図37に示されるように、ソース配線25D,31Dの上部をY方向に延在する最上層のソース配線35S1と、ビア部(スルーホール33を埋める部分)を介して電気的に接続されている。最上層のソース配線35Sは、Y方向に配列する複数の活性領域6にまたがってY方向に延在する部分同士が端部で連結された一体的なパターン(櫛歯状のパターン)を有しており、連結部が大面積パターンとなってそこがパッド電極38となり、UBM膜39を介してソース用のバンプ電極40Sが形成されている。
但し、ドレイン配線35Dにおいて、活性領域6上をY方向に延在する部分の端部同士を連結する側と、ソース配線35Sにおいて、活性領域6上をY方向に延在する部分の端部同士を連結する側とは、活性領域6(領域6b)を介して互いに反対側に位置する。すなわち、Y方向に延在するドレイン配線35Dとソース配線35Sとが活性領域6上に交互に配列し、ドレイン配線35Dとソース配線35Sとで、互いに反対側の端部同士を連結している。このため、ドレイン配線35Dおよびソース配線35Sにおいて、それぞれの連結部の面積を大きくしてバンプ電極形成用の領域(パッド電極38となる部分)を確保することが容易である。
また、上実施の形態1と同様に、本実施の形態の半導体チップCHP1cにおいても、ゲート電極9はY方向に延在し、活性領域6の周囲または間の素子分離領5上に位置する部分で、プラグ24,28を介して、ゲート配線25G,31G(ドレイン配線25Dとドレイン配線31Dは同じ平面パターン)に電気的に接続されている。ゲート配線25G,31Gは、活性領域6の周囲または間の素子分離領域5上をX方向に延在している。従って、本実施の形態におけるゲート配線25G,31Gは、活性領域6aに相当する部分がなくなったこと以外は、上記実施の形態1のゲート配線25G,31Gとほぼ同様のパターンである。
また、ゲート配線25Gはドレイン配線25Dおよびソース配線25S1と同層の配線であり、ゲート配線31Gはドレイン配線31Dおよびソース配線31S1と同層の配線であるが、上記のように活性領域6の間の素子分離領域5上にはドレイン配線25D,31Dおよびソース配線25S1,31S1が形成されておらず、そこにゲート配線25G,31GがX方向に延在している。従って、図33に示されるように、X方向に延在するゲート配線25G,31Gの間に、Y方向に延在するドレイン配線25D,31Dおよびソース配線25S1、31S1が配置された状態となっている。
X方向に延在するゲート配線31Gは、活性領域6の周囲または間の素子分離領域5上をY方向に延在するゲート配線35Gと、ビア部(スルーホール33を埋める部分)を介して電気的に接続され、それによって、X方向に延在するゲート配線31G同士はY方向に延在するゲート配線35Gを介して互いに電気的に接続されている。最外側に位置するゲート配線35Gは、活性領域6から離れる方向に延在して大面積パターンとなってそこがパッド電極38となり、UBM膜39を介してゲート用のバンプ電極40Gが形成されている。従って、活性領域6の周囲または間の素子分離領域5上で、上記各単位セル20のゲート電極9を、プラグ24,28を介してゲート配線25G,31Gまで引き上げ、このゲート配線25G,31GをX方向に延在させて、活性領域6の外部で最上層のゲート配線35Gに接続して互いに電気的に接続されるようにし、このゲート配線35Gにゲート用のバンプ電極40Gを形成している。
半導体チップCHP1cの他の構成は、上記実施の形態1の半導体チップCHP1とほぼ同様であるので、ここではその説明を省略する。また、半導体チップCHP1cを用いたRFパワーモジュールの構成は、上記実施の形態1のRFパワーモジュールPM1とほぼ同様であるので、ここではその説明は省略する。
このように、本実施の形態の半導体チップCHP1cでは、LDMOSFET形成領域1A(活性領域6)に形成したLDMOSFETのドレインとソースの両方を、LDMOSFET形成領域1A(活性領域6上)で最上層のドレイン配線35Dおよびソース配線35S1まで引き上げている。そして、ドレイン配線35Dとソース配線35S1をLDMOSFET形成領域1A(活性領域6)の互いに反対側となる外部まで延在させて、ドレイン配線35D同士を連結してそこにドレイン用のパッド電極40Dを形成し、かつソース配線35S1同士を連結してそこにソース用のパッド電極40Sを形成している。ゲート電極9は、素子領域5上でゲート配線25G,31Gに引き上げている。このゲート配線25G,31Gはドレイン配線35Dとソース配線35S1よりも下層の配線であるため、活性領域6上でのドレイン配線35Dとソース配線35S1のレイアウトに邪魔されることなく活性領域6の外側までX方向に引き出すことができ、活性領域6の外側の素子分離領域5上でゲート配線25G,31Gを最上層のゲート配線35Gまで引き上げ、ゲート配線35Gの一部上にゲート用のバンプ電極40Gを形成している。このような配線構造をとることで、表面にドレイン用のバンプ電極40D、ゲート用のバンプ電極40Gおよびソース用のバンプ電極40Sを有する半導体チップCHP1cを実現することができる。これにより、半導体チップCHP1cをフリップチップ実装できるので、半導体チップCHP1cの実装面積を低減できる。
また、本実施の形態の半導体チップCHP1cでは、図32〜図34に示されるように、活性領域6(領域6b)を介して対向する平面位置にドレイン用のバンプ電極40Dとソース用のバンプ電極40Sとが配置され、ゲート用のバンプ電極40Gが、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sとの間でかつ活性領域6(領域6b)の周辺となる平面位置に配置されている。上記のような配線構造をとれば、このようなバンプ電極40D,40G,40Sの配置とすることができる。バンプ電極40D,40G,40Sをこのような配置とすることで、活性領域6(領域6b)の周囲に配置されるドレイン用のバンプ電極40Dとソース用のバンプ電極40Sbの数を、多くすることが容易となり、また、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sbの数を同じにすることも容易となる。これにより、LDMOSFET回路の特性を向上することができる。また、電力増幅回路AMP1,AMP2の最終段の増幅段AMP13,AMP23(すなわちLDMOSFET回路131C,132C)には、ソース・ドレイン間に大きな電流が流れるので、特にLDMOSFET回路131C,132Cでは、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sの数を多くすることが好ましく、また、ドレイン用のバンプ電極40Dとソース用のバンプ電極40Sbの数を同じにすることが好ましい。
また、本実施の形態では、LDMOSFETのソース領域(n型ソース領域15)をプラグ24,28およびソース配線25S1,31S1,35S1を介してソース用のバンプ電極40Sに電気的に接続しており、LDMOSFETのソース領域(n型ソース領域15)からソース用のバンプ電極40Sまでの導電経路に基板1を経由していない。このため、本実施の形態では、基板1を低抵抗基板(比抵抗が低い基板)にしなくともよい。また、本実施の形態では、LDMOSFETのソース領域(n型ソース領域15)からソース用のバンプ電極40Sまでの導電経路に基板1を経由していないため、LDMOSFETのソース領域を基板1に接続しなくともよく、p型打抜き層4の形成を省略することもできる。また、本実施の形態では、エピタキシャル層2の形成を省略し、エピタキシャル層2ではなく基板1自体にLDMOSFETを形成することもできる。
(実施の形態5)
図38および図39は、本実施の形態の半導体チップCHP1dの要部平面図であり、それぞれ上記実施の形態3の図29および図30に対応するものである。図38は、半導体チップCHP1dの上部から各絶縁膜を透視したときに見える配線(すなわちソース配線35S1,51S1、ドレイン配線35D,51Dおよびゲート配線31G,35G,51G)およびバンプ電極40D,40G,40Sの平面レイアウトが示され、他の構成要素は、図示を省略している。また、図39には、図38から、最上層配線であるドレイン配線51D、ゲート配線51Gおよびソース配線51S1と、バンプ電極40D,40G,40Sとを更に除去(透視)した図に対応する。また、図40は、半導体チップCHP1dの要部断面図であり、図38のN1−N1線またはN2−N2線の断面図に対応する。
上記実施の形態4の半導体チップCHP1cでは、LDMOSFET形成領域1A(活性領域6上)にはバンプ電極40を配置していなかったが、本実施の形態の半導体チップCHP1dでは、LDMOSFET形成領域1A(活性領域6上)にバンプ電極40(ここではドレイン用のバンプ電極40Dおよびソース用のバンプ電極40S)を配置している。
図38〜図40からも分かるように、本実施の形態の半導体チップCHP1dは、上記配線25,31,35に加えて、上記実施の形態3のように、更に最上層の配線として配線51を有しており、配線51上にUBM膜39を介してバンプ電極40を形成している。
すなわち、本実施の形態の半導体チップCHP1dは、図38に示されるように、絶縁膜32上に、配線35を覆うように、酸化シリコン膜などからなる絶縁膜(層間絶縁膜)36aが形成され、絶縁膜36aに配線35の一部を露出するスルーホール(図示せず)が形成され、絶縁膜36a上に配線(第4層配線)51が形成されている。配線51は、ビア部(絶縁膜36aのスルーホールを埋める部分)を介してドレイン配線35Dと電気的に接続するドレイン配線50Dと、ビア部を介してゲート配線35Gと電気的に接続するゲート配線50Gと、ビア部を介してソース配線35S1と電気的に接続するソース配線51S1とを有している。更に、絶縁膜36a上に、配線51を覆うように、上記絶縁膜36と同様の絶縁膜(表面保護膜)52が形成され、絶縁膜52に開口部53が形成され、開口部53から露出された配線51上にUBM膜39を介してバンプ電極40が形成されている。ドレイン配線51D上に形成されたバンプ電極40がドレイン用のバンプ電極40Dであり、ゲート配線51G上に形成されたバンプ電極40がゲート用のバンプ電極40Gであり、ソース配線51S1上に形成されたバンプ電極40がソース用のバンプ電極40Sである。
本実施の形態の半導体チップCHP1dは、図38に示されるように、ドレイン配線35D、ゲート配線35Gおよびソース配線35S1に、パッド電極38となる大面積パターンの部分を設けないこと以外は、配線35までの構造(配線35および配線35よりも下層の構造)は、上記実施の形態4の半導体チップCHP1dとほぼ同様であるので、ここではその説明は省略する。
本実施の形態の半導体チップCHP1dは、図38〜図40に示されるように、LDMOSFET形成領域1A(活性領域6)で、LDMOSFETのドレイン領域(n型ドレイン領域14)を、プラグ24,28およびドレイン配線25D,31Dを介して、ドレイン配線35Dまで引き上げている。これは、上記実施の形態4の半導体チップCHPcと同様である。そして、本実施の形態の半導体チップCHP1bは、このドレイン配線35DをLDMOSFET形成領域1A(活性領域6)の周囲の素子分離領域5上で最上層のドレイン配線51Dに電気的に接続し、このドレイン配線51Dを、図38および図40に示されるように、LDMOSFET形成領域1A(活性領域6上)にまで延在させて、そこにドレイン用のバンプ電極40Dを形成している。
また、本実施の形態の半導体チップCHP1dは、図38〜図40に示されるように、LDMOSFET形成領域1A(活性領域6)で、LDMOSFETのソース領域(n型ソース領域15)を、プラグ24,28およびソース配線25S1,31S1を介して、ソース配線35S1まで引き上げている。これは、上記実施の形態4の半導体チップCHPcと同様である。そして、本実施の形態の半導体チップCHP1bは、このソース配線35S1をLDMOSFET形成領域1A(活性領域6)の周囲の素子分離領域5上で最上層のソース配線51S1に電気的に接続し、このソース配線51S1を、図38および図40に示されるように、LDMOSFET形成領域1A(活性領域6上)にまで延在させて、そこにソース用のバンプ電極40Sを形成している。
また、本実施の形態の半導体チップCHP1bは、素子分離領域5上でゲート配線35Gを最上層のゲート配線51Gに電気的に接続し、このゲート配線51Gを、図38および図40に示されるように、LDMOSFET形成領域1A(活性領域6上)の外部で延在させて、そこにゲート用のバンプ電極40Gを形成している。
本実施の形態の半導体チップCHP1dの他の構成は、上記実施の形態4の半導体チップCHP1dとほぼ同様であるので、ここではその説明を省略する。また、半導体チップCHP1dを用いたRFパワーモジュールの構成は、上記実施の形態1のRFパワーモジュールPM1とほぼ同様であるので、ここではその説明は省略する。
本実施の形態の半導体チップCHP1dは、上記のように、ドレイン用のバンプ電極40D、ゲート用のバンプ電極40Gおよびソース用のバンプ電極40Sのうちの少なくとも一つ(ここではドレイン用のバンプ電極40Dとソース用のバンプ電極40G)を、LDMOSFET形成領域1A(活性領域6上)に配置している。これにより、バンプ電極40D,40S,40GをLDMOSFET形成領域1A(活性領域6上の領域)の外部に配置した場合に比べて、半導体チップの平面寸法を、より縮小することができる。
また、上記実施の形態4の半導体チップCHP1cは、配線層の数を少なくすることができるので、製造工程数を低減することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、例えば移動体通信装置などに搭載される電力増幅モジュールおよびそれに用いられる半導体装置などに適用して好適なものである。
本発明の実施の形態1のRFパワーモジュールの回路ブロック図である。 本発明の実施の形態のRFパワーモジュールを用いたデジタル携帯電話機システムの一例を示す説明図である。 本発明の一実施の形態のRFパワーモジュールを示す斜視図である。 図3のRFパワーモジュールの上面図である。 図3のRFパワーモジュールの断面図である。 図3のRFパワーモジュールを実装基板に実装した状態を示す側面図である。 比較例のRFパワーモジュールを示す斜視図である。 本発明の一実施の形態の半導体チップの平面図である。 図7の比較例のRFパワーモジュールで用いた比較例の半導体チップの平面図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図10と同じ半導体装置の製造工程中の要部平面図である。 図10に続く半導体装置の製造工程中の要部断面図である。 図12と同じ半導体装置の製造工程中の要部平面図である。 図12に続く半導体装置の製造工程中の要部断面図である。 図14に続く半導体装置の製造工程中の要部断面図である。 図15と同じ半導体装置の製造工程中の要部平面図である。 図15と同じ半導体装置の製造工程中の要部平面図である。 図17に続く半導体装置の製造工程中の要部断面図である。 図17に続く半導体装置の製造工程中の他の要部断面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 図9の比較例の半導体チップの要部平面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。
符号の説明
1 基板
1A LDMOSFET形成領域
1B ソース引き出し領域
1C バンプ電極形成領域
2 エピタキシャル層
3,3a 溝
4,4a p型打抜き層
5 素子分離領域
6,6a 活性領域
6b 領域
7 p型ウエル
8 ゲート絶縁膜
9 ゲート電極
10 n型ドリフト領域
11 n型ソース領域
12 サイドウォールスペーサ
13 n型ドリフト領域
14 n型ドレイン領域
15 n型ソース領域
16,16a p型半導体領域
21 金属シリサイド層
22 絶縁膜
23 コンタクトホール
24 プラグ
25,31,35,51 配線
25D,31D,35D,51D ドレイン配線
25G,31G,35G,51G ゲート配線
25S1,25S2,31S1,31S2,35S1,35S2,51S1 ソース配線
26 絶縁膜
27 スルーホール
28 プラグ
32 絶縁膜
33 スルーホール
36,36a 絶縁膜
37 開口部
38 パッド電極
39 UBM膜
40,40D,40G,40S バンプ電極
52 絶縁膜
53 開口部
101 配線基板
101a 上面
101b 下面
102 受動部品
103 封止樹脂
104 絶縁体層
105a 導体パターン
105b 外部接続端子
105c 基準電位供給用端子
106 ビアホール
107a 表面
107b 裏面
108 バンプ電極
109 半田
111 実装基板
111a 上面
112 部品
113 端子
114 半田
131A〜131C,132A〜132C LDMOSFET回路
133 素子形成領域
151 フロントエンド・モジュール
152 ベースバンド回路
153 変復調用回路
154a スイッチ回路
154b スイッチ回路
156 分波器
201 配線基板
202 受動部品
203 ボンディングワイヤ
205a 導体パターン
210 領域
231A〜231C,232A〜232C LDMOSFET回路
233 素子形成領域
AJC1〜AJC4 整合回路
AMP1,AMP2 電力増幅回路
AMP11〜AMP13,AMP21〜AMP23 増幅段
BAC1,BAC2 バイアス回路
BIT1,BIT2 バイアス制御信号入力端子
C5,C6 コンデンサ
CHP1,CHP1a,CHP1b,CHP1c,CHP1d,CHP201 半導体チップ
CNT1,CNT2 切換信号
DEC1,DEC2 検出回路
FLT1,FLT2 フィルタ
IPT1,IPT2 入力端子
OPT1〜OPT4 出力端子
PD パッド電極
PDD1〜PDD6,PDD201〜PDD206 ドレインパッド
PDG1〜PDG6,PDG201〜PDG206 ゲートパッド
PDS1〜PDS6 ソースパッド
PM1,PM201 RFパワーモジュール
PSC1,PSC2 電源回路
RG1 領域
〜W

Claims (20)

  1. 電力増幅回路を有する電子装置であって、
    配線基板と、
    前記電力増幅回路を構成するLDMOSFET素子が形成され、前記配線基板の主面上にフリップチップ実装された半導体チップと、
    を有することを特徴とする電子装置。
  2. 請求項1記載の電子装置において、
    前記配線基板が多層配線基板であることを特徴とする電子装置。
  3. 請求項1記載の電子装置において、
    前記配線基板の前記主面上に搭載された、前記電力増幅回路の整合回路用の受動部品を更に有することを特徴とする電子装置。
  4. 請求項1記載の電子装置において、
    前記電力増幅回路を構成するLDMOSFET素子は、全て一つの前記半導体チップに形成されていることを特徴とする電子装置。
  5. 請求項1記載の電子装置において、
    前記電力増幅回路は複数の増幅回路を多段接続した多段構成を有しており、
    前記各増幅回路がLDMOSFET素子によって構成され、
    前記各増幅回路を構成するLDMOSFET素子が前記半導体チップに形成されていることを特徴とする電子装置。
  6. 請求項5記載の電子装置において、
    前記各増幅回路を構成するLDMOSFET素子は、複数の単位LDMOSFET素子を並列に接続して構成されていることを特徴とする電子装置。
  7. 請求項1記載の電子装置において、
    前記電子装置は、移動体通信装置用の電力増幅モジュールであることを特徴とする電子装置。
  8. 電力増幅回路を構成するLDMOSFET素子を含み、表面に複数のバンプ電極が形成された半導体装置であって、
    半導体基板と、
    前記半導体基板の主面上に形成された半導体層と、
    前記半導体層の前記LDMOSFET素子形成用の第1活性領域に形成された、前記LDMOSFET素子のソース領域およびドレイン領域と、
    前記半導体層の前記第1活性領域上にゲート絶縁膜を介して形成された、前記LDMOSFET素子のゲート電極と、
    前記半導体層の前記第1活性領域に形成された第1打抜き層と、
    前記半導体層の前記第1活性領域とは異なる第2活性領域に形成された第2打抜き層と、
    前記半導体層上に形成された配線構造と、
    を有し、
    前記複数のバンプ電極はソース用バンプ電極を含み、
    前記配線構造は、前記ソース用バンプ電極に電気的に接続された第1ソース配線を含み、
    前記ソース領域は、前記第1打抜き層を介して前記半導体基板に電気的に接続され、
    前記半導体基板は、前記第2打抜き層に電気的に接続され、
    前記第2打抜き層は前記第1ソース配線に電気的に接続されていることを特徴とする半導体装置。
  9. 請求項8記載の半導体装置において、
    前記ソース領域は、前記第1打抜き層、前記半導体基板、前記第2打抜き層および前記第1ソース配線を介して前記ソース用バンプ電極に電気的に接続されていることを特徴とする半導体装置。
  10. 請求項9記載の半導体装置において、
    前記第1打抜き層および前記第2打抜き層は、底部が前記半導体基板に到達しており、
    前記第1打抜き層および前記第2打抜き層の比抵抗は、前記半導体層の比抵抗よりも低いことを特徴とする半導体装置。
  11. 請求項8記載の半導体装置において、
    前記半導体基板の比抵抗は、10mΩcm以下であることを特徴とする半導体装置。
  12. 請求項8記載の半導体装置において、
    前記半導体層に形成された素子分離領域を更に有し、
    前記第1活性領域と前記第2活性領域とは、前記素子分離領域によって分離されていることを特徴とする半導体装置。
  13. 請求項10記載の半導体装置において、
    前記半導体基板の前記半導体層を形成した側とは反対側の主面には、裏面電極が形成されていないことを特徴とする半導体装置。
  14. 請求項8記載の半導体装置において、
    前記ソース領域の表面に形成された金属シリサイド層を更に有することを特徴とする半導体装置。
  15. 請求項8記載の半導体装置において、
    前記配線構造は、前記第1活性領域上に形成されかつ前記ドレイン領域と電気的に接続されたドレイン配線を含み、
    前記第1活性領域上には、前記ソース領域に電気的に接続された第2ソース配線が前記ドレイン配線の層数よりも少ない層数で形成されているか、あるいは、前記第1活性領域上には、前記ソース領域に電気的に接続された前記第2ソース配線が形成されていないことを特徴とする半導体装置。
  16. 請求項8記載の半導体装置において、
    前記配線構造は、前記第1活性領域上に形成されかつ前記ドレイン領域と電気的に接続されたドレイン配線を含み、
    前記第1ソース配線の幅は、前記ドレイン配線の幅よりも広いことを特徴とする半導体装置。
  17. 請求項8記載の半導体装置において、
    前記ソース用バンプ電極は、前記第2打抜き層の上方に配置されていることを特徴とする半導体装置。
  18. 請求項8記載の半導体装置において、
    前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と前記ゲート電極に電気的に接続されたゲート用バンプ電極とを更に含み、
    前記ドレイン用バンプ電極、前記ゲート用バンプ電極および前記ソース用バンプ電極のうちの少なくとも一つが、前記第1活性領域の上方に配置されていることを特徴とする半導体装置。
  19. 請求項8記載の半導体装置において、
    前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と前記ゲート電極に電気的に接続されたゲート用バンプ電極とを更に含み、
    前記第1活性領域を介して対向する平面位置に前記ドレイン用バンプ電極と前記ソース用バンプ電極とが配置され、
    前記ゲート用バンプ電極が、前記ドレイン用バンプ電極と前記ソース用バンプ電極との間でかつ前記第1活性領域の周辺となる平面位置に配置されていることを特徴とする半導体装置。
  20. 電力増幅回路を構成するLDMOSFET素子を含み、表面に複数のバンプ電極が形成された半導体装置であって、
    半導体基板と、
    前記半導体基板の前記LDMOSFET素子形成用の第1活性領域に形成された、前記LDMOSFET素子のソース領域およびドレイン領域と、
    前記半導体基板の前記第1活性領域上にゲート絶縁膜を介して形成された、前記LDMOSFET素子のゲート電極と、
    を有し、
    前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と、前記ゲート電極に電気的に接続されたゲート用バンプ電極と、前記ソース領域に電気的に接続されたソース用バンプ電極とを含み、
    前記第1活性領域を介して対向する平面位置に前記ドレイン用バンプ電極と前記ソース用バンプ電極とが配置され、
    前記ゲート用バンプ電極が、前記ドレイン用バンプ電極と前記ソース用バンプ電極との間でかつ前記第1活性領域の周辺となる平面位置に配置されていることを特徴とする半導体装置。
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