JP2008041700A - Method and apparatus of forming film, and recording medium - Google Patents

Method and apparatus of forming film, and recording medium Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method and an apparatus of forming a film capable of appropriately selecting film formation process conditions of a barrier layer, an auxiliary seed layer or the like to scrape a bottom of a recess, and forming a thin film on a side face or an upper surface while removing a layer to cause a rise in electric resistance on the bottom of a scraped dent, and a recording medium. <P>SOLUTION: The film forming method ionizes a metallic target 78 in a processing vessel 34 to generate metallic particles containing metallic ions, pulls the particles into a material W to be processed mounted on a mount 44 by bias power, and forms a thin film on the surface of the material where a recess 5 is formed on the surface. Further, the method includes a barrier layer formation step of forming the barrier layer 10 made of a thin film containing first metal entirely on the surface of the material to be processed containing the surface in the recess while scraping the bottom of the lowermost layer of the recess to form the scraped dent 12, and an auxiliary seed film formation step of further scraping the bottom of the scraped dent and forming the auxiliary seed film 14A for plating made of a thin film containing second metal on the surface of the material to be processed containing the surface in the recess. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体ウエハ等の被処理体の表面に形成されている凹部の表面に効果的に金属膜等の薄膜を形成する成膜方法、成膜装置及び記憶媒体に関する。   The present invention relates to a film forming method, a film forming apparatus, and a storage medium for effectively forming a thin film such as a metal film on the surface of a recess formed on the surface of an object to be processed such as a semiconductor wafer.

一般に、半導体デバイスを製造するには、半導体ウエハに成膜処理やパターンエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、半導体デバイスの更なる高集積化及び高微細化の要請より、線幅やホール径が益々微細化されている。そして、配線材料や埋め込み材料としては、各種寸法の微細化により、より電気抵抗を小さくする必要から電気抵抗が非常に小さくて且つ安価である銅を用いる傾向にある（特許文献１）。そして、この配線材料や埋め込み材料として銅を用いる場合には、その下層との密着性等を考慮して、一般的にはタンタル金属（Ｔａ）やタンタル窒化膜（ＴａＮ）等がバリヤ層として用いられる。   Generally, in order to manufacture a semiconductor device, a semiconductor device is repeatedly subjected to various processes such as a film forming process and a pattern etching process to manufacture a desired device. The line width and hole diameter are becoming increasingly finer than requested. As the wiring material and the embedding material, there is a tendency to use copper which is very low in electrical resistance and inexpensive because it is necessary to reduce the electrical resistance by miniaturizing various dimensions (Patent Document 1). When copper is used as the wiring material or embedding material, tantalum metal (Ta), tantalum nitride film (TaN) or the like is generally used as the barrier layer in consideration of adhesion to the lower layer. It is done.

このバリヤ層を形成するには、プラズマスパッタ装置内にてウエハ表面にまず、下地層としてタンタル窒化膜（以下、「ＴａＮ膜」とも称す）やタンタル膜（以下「Ｔａ膜」とも称す）を形成し、次に、同じプラズマスパッタ装置内にてタンタル膜（下地層がＴａ膜の時には成膜条件を変える）を形成することによって、バリヤ層を形成するようになっている。そして、その後、このバリヤ層の表面に銅膜よりなる薄いシード膜を形成し、次にウエハ表面全体に銅メッキ処理を施すことにより、凹部内を埋め込むようになっている。   To form this barrier layer, a tantalum nitride film (hereinafter also referred to as “TaN film”) or a tantalum film (hereinafter also referred to as “Ta film”) is formed on the wafer surface in the plasma sputtering apparatus as an underlayer. Then, a barrier layer is formed by forming a tantalum film (changing film forming conditions when the underlayer is a Ta film) in the same plasma sputtering apparatus. Thereafter, a thin seed film made of a copper film is formed on the surface of the barrier layer, and then the entire surface of the wafer is subjected to copper plating to embed the recess.

ところで、下層の配線層と絶縁膜を挟んで積層される上層の配線層とを電気的に接続する場合には、上記下層の配線層上に上記絶縁層を形成した後に、この絶縁層にビアホールやスルーホールのような連通穴を形成してこの連通穴の底部に上記下層の配線層を露出させ、その後、この連通穴を上層の配線層の材料で埋め込むと同時に上層の配線層を堆積形成するようになっている。そして、上述したように微細化の要請により線幅やホール（穴）径も更に小さくなされていることから、上記した上下の配線層間の接続構造に関しても、その電気抵抗をより下げる工夫がなされており、その一例として、上記連通穴の底部を下層の配線層の厚さ方向に所定の深さまで削って、この連通穴を埋め込む埋め込み材料と下層の配線層との接触抵抗をより小さくするようにした構造が採用されている。このような構造をいわゆるパンチスルー構造と称し、この作成方法を、いわゆるパンチスループロセスと称している。   By the way, when electrically connecting the lower wiring layer and the upper wiring layer stacked with the insulating film interposed therebetween, the insulating layer is formed on the lower wiring layer, and then via holes are formed in the insulating layer. A through hole such as a through hole is formed to expose the lower wiring layer at the bottom of the communication hole, and then the upper wiring layer is deposited at the same time as the communication hole is embedded with the material of the upper wiring layer. It is supposed to be. As described above, since the line width and the hole (hole) diameter are further reduced due to the demand for miniaturization, the above-described connection structure between the upper and lower wiring layers has also been devised to further reduce its electrical resistance. As an example, the bottom of the communication hole is cut to a predetermined depth in the thickness direction of the lower wiring layer so that the contact resistance between the embedding material for embedding the communication hole and the lower wiring layer is reduced. The structure is adopted. Such a structure is referred to as a so-called punch-through structure, and this production method is referred to as a so-called punch-through process.

上述したパンチスループロセスの一例を、図１１及び図１２を参照して説明する。図１１は半導体ウエハ上に形成された連通穴を埋め込む前の状態を示す図であり、図１１（Ａ）は平面図、図１１（Ｂ）は図１１（Ａ）中のＡ−Ａ線矢視断面図、図１１（Ｃ）は斜視図をそれぞれ示す。図１２は連通穴の埋め込み工程を示す図である。   An example of the punch-through process described above will be described with reference to FIGS. 11A and 11B are views showing a state before embedding the communication holes formed on the semiconductor wafer. FIG. 11A is a plan view, and FIG. 11B is an arrow AA line in FIG. FIG. 11C is a perspective view, and FIG. 11C is a perspective view. FIG. 12 is a diagram illustrating a process of filling the communication hole.

この半導体ウエハＷは例えばシリコン基板よりなり、このシリコン基板の表面に、例えば銅よりなる下層の配線層２及びシリコン酸化膜等よりなる絶縁層４が順次積層されている。そして、この絶縁層４の表面に凹部５が形成されている。この凹部５には、ここでは上層の配線層を形成するための所定の幅の配線溝、すなわちトレンチ６となっており、このトレンチ６の底部に部分的に、上記絶縁層４を貫通して下層の配線層２へ連通されたビアホールやスルーホールとなる連通穴８が形成されている。この連通穴８の直径Ｌ１は非常に小さくて例えば６０〜２００ｎｍ程度であり、凹部５、すなわちトレンチ６の幅Ｌ２は例えば６０〜１０００ｎｍ程度である。   The semiconductor wafer W is made of, for example, a silicon substrate, and a lower wiring layer 2 made of, for example, copper and an insulating layer 4 made of a silicon oxide film or the like are sequentially stacked on the surface of the silicon substrate. A recess 5 is formed on the surface of the insulating layer 4. In this concave portion 5, here, a wiring groove having a predetermined width for forming an upper wiring layer, that is, a trench 6 is formed. The bottom of the trench 6 partially penetrates the insulating layer 4. A communication hole 8 serving as a via hole or a through hole communicating with the lower wiring layer 2 is formed. The diameter L1 of the communication hole 8 is very small, for example, about 60 to 200 nm, and the width L2 of the recess 5, that is, the trench 6, is, for example, about 60 to 1000 nm.

さて、上述したような連通穴８及びトレンチ６を埋め込むには、まず、図１２（Ａ）に示すように、トレンチ６内や連通穴８内の表面を含むウエハＷの表面全体に、下地層との密着性の向上や銅の絶縁層８への拡散防止やマイグレーションの発生阻止等を目的として金属膜よりなるバリヤ層１０を例えばプラズマスパッタ等により形成する。このバリヤ層１０は、例えばタンタル窒化膜（ＴａＮ膜）とタンタル膜（Ｔａ膜）との２層構造や、互いに成膜条件を異ならせて成膜したタンタル膜同士の２層構造が主として採用される。   In order to embed the communication hole 8 and the trench 6 as described above, first, as shown in FIG. 12A, an underlying layer is formed on the entire surface of the wafer W including the inside of the trench 6 and the communication hole 8. A barrier layer 10 made of a metal film is formed by, for example, plasma sputtering or the like for the purpose of improving adhesion with the copper, preventing diffusion of copper into the insulating layer 8, or preventing migration. As this barrier layer 10, for example, a two-layer structure of a tantalum nitride film (TaN film) and a tantalum film (Ta film) or a two-layer structure of tantalum films formed with different film formation conditions is mainly employed. The

次に、図１２（Ｂ）に示すように、例えば不活性ガスとしてＡｒガスを用いたプラズマエッチングを施して、上記連通穴８の底部に形成したバリヤ層１０を削り取り、更にその下地である下層の配線層２をエッチングし、これに所定の深さの削り込み窪み部１２を形成する。
次に、図１２（Ｃ）に示すように、例えばスパッタを施すことにより、上記削り込み窪み部１２や連通穴８やトレンチ６の内面を含む全表面に電気メッキのシード層１４を非常に薄く形成する。ここでは上記シード層１４としては、例えば後工程で銅メッキを行うことから銅（Ｃｕ）膜を用いる。 Next, as shown in FIG. 12B, for example, plasma etching using Ar gas as an inert gas is performed to scrape off the barrier layer 10 formed at the bottom of the communication hole 8, and further, the lower layer which is the base The wiring layer 2 is etched, and a cut recess 12 having a predetermined depth is formed in the wiring layer 2.
Next, as shown in FIG. 12C, for example, by sputtering, the electroplating seed layer 14 is very thinly formed on the entire surface including the cut-in recess 12, the communication hole 8, and the inner surface of the trench 6. Form. Here, as the seed layer 14, for example, a copper (Cu) film is used because copper plating is performed in a later step.

次に、図１２（Ｄ）に示すように、上記シード層１４を起点として電気メッキを施して、上記削り込み窪み部１２、連通穴８及びトレンチ６を上層の配線層１６の材料でそれぞれ埋め込む。この上層の配線層１６の材料としては、上述のように例えば銅を用いる。
図１２（Ｅ）に示すように、上面の不要な金属材料を研磨処理等によって削り取ることによって、下層の配線層２と電気的に接続された上層の配線層１６を形成することになる。
尚、上述したように、トレンチ６の底部にスルーホールやビアホールのような連通穴８を有して、その断面が２段階で段部状になされた凹部５の形状が、いわゆるデュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）構造と称される。 Next, as shown in FIG. 12D, electroplating is performed with the seed layer 14 as a starting point, and the cut recess 12, the communication hole 8, and the trench 6 are filled with the material of the upper wiring layer 16, respectively. . As the material of the upper wiring layer 16, for example, copper is used as described above.
As shown in FIG. 12E, the upper wiring layer 16 electrically connected to the lower wiring layer 2 is formed by scraping off unnecessary metal material on the upper surface by polishing or the like.
As described above, the shape of the recess 5 having the communication hole 8 such as a through hole or a via hole at the bottom of the trench 6 and the cross section of which is a stepped shape in two stages is a so-called dual damascene (Dual). (Damascene) structure.

特開２０００−７７３６５号公報JP 2000-77365 A

ところで、上述したような従来の成膜方法において、図１２（Ｂ）に示すようなプラズマエッチング工程では、例えば点Ｐ１に示すような角部においてはエッチングにより飛散するバリヤ層の粒子は特定の方向に絞られた角度範囲内で指向性を持って飛散する特性を有しており、この場合、線幅や溝幅がかなり広い場合には、特に問題は顕著にはならなかったが、前述したように溝幅等が１００ｎｍ程度まで小さくなると、上記特定の方向に飛散する粒子が対向壁面に付着してここに堆積突起物１８を形成する場合があった。このように堆積突起物１８が発生すると、次の図１２（Ｃ）に示すプラズマスパッタ工程において、スパッタ粒子の指向性が高いことから上記堆積突起物１８の影となる部分が発生して、いわゆるシャドーイング現象が発生して、上記堆積突起物１８の影部２０にシード層１４が付着しなくなる、といった問題があった。このようにシード層１４の付着しない部分が発生すると、図１２（Ｄ）に示すように、この部分に空洞、すなわちボイド２２が発生して好ましくない。   By the way, in the conventional film forming method as described above, in the plasma etching process as shown in FIG. 12B, for example, the particles of the barrier layer scattered by the etching at a corner as shown at the point P1 are in a specific direction. In this case, when the line width and groove width are considerably wide, the problem is not particularly noticeable. As described above, when the groove width or the like is reduced to about 100 nm, the particles scattered in the specific direction may adhere to the opposing wall surface to form the deposited protrusions 18 there. When the deposited protrusions 18 are generated in this way, in the next plasma sputtering step shown in FIG. 12C, the directivity of the sputtered particles is high, so that a shadowed portion of the deposited protrusions 18 is generated. There is a problem that a shadowing phenomenon occurs and the seed layer 14 does not adhere to the shadow portion 20 of the deposited protrusion 18. When a portion where the seed layer 14 does not adhere is generated as described above, a cavity, that is, a void 22 is generated in this portion as shown in FIG.

また図１３は幅Ｌ２が種々異なる凹部５（トレンチ６）の態様を示す図であるが、半導体ウエハＷの表面には、実際には、図１３に示すように、幅Ｌ２が種々異なる凹部５が多種類存在しており、この場合、連通穴８（この直径Ｌ１は同じ）のアスペクト比は同じであってもトレンチ６のアスペクト比が異なると連通穴８の底部から上方を見通す角度θ１、θ２が図中に示すように異なる（θ１＜θ２）ので、凹部の最下層である連通穴８の底部に堆積するバリヤ層１０の厚さＨ１、Ｈ２がそれぞれ異なってしまう。このため、上記バリヤ層１０の厚さＨ１、Ｈ２の相異に起因して、このバリヤ層を削り取って底部に形成される削り込み窪み部１２の深さにバラツキが生じてしまって好ましくない、という問題があった。   FIG. 13 is a view showing an embodiment of the recesses 5 (trench 6) having different widths L2. However, the surface of the semiconductor wafer W actually has recesses 5 having different widths L2 as shown in FIG. In this case, if the aspect ratio of the trench 6 is different even if the aspect ratio of the communication hole 8 (the diameter L1 is the same) is the same, an angle θ1 that looks upward from the bottom of the communication hole 8; Since θ2 is different as shown in the figure (θ1 <θ2), the thicknesses H1 and H2 of the barrier layer 10 deposited on the bottom of the communication hole 8 which is the lowermost layer of the recess are different from each other. For this reason, due to the difference in the thicknesses H1 and H2 of the barrier layer 10, the barrier layer is scraped off, resulting in variations in the depth of the cut recess 12 formed at the bottom. There was a problem.

また図１２（Ａ）においてバリヤ層１０を形成する際に、一部のＴａ金属は、バイアス電力に引き込まれて連通穴８の底部のＣｕ下層配線層２中に深く打ち込まれてしまい、ここに削り込み窪み部１２を形成しても電気抵抗が大きくなる原因となるＴａ・Ｃｕ混合物が残存し、この部分における接続電気抵抗を上昇させる原因となっていた。   Further, when forming the barrier layer 10 in FIG. 12A, a part of the Ta metal is drawn into the Cu lower wiring layer 2 at the bottom of the communication hole 8 due to the bias power, Even if the cut-in hollow portion 12 is formed, a Ta / Cu mixture that causes an increase in electrical resistance remains, which increases the connection electrical resistance in this portion.

本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたものである。本発明の目的は、バリヤ層やシード膜等の成膜時のプロセス条件を適切に選択することにより、凹部の最下層の底部のみを選択的に削り取りつつ凹部内の表面を含む被処理体の表面全域に薄膜を形成することができ、しかも凹部の幅に依存することなく同じ深さだけ底部を削り取って同じ深さの削り込み窪み部を形成することができ、更には削り込み窪み部の底部の電気抵抗上昇の原因となる例えばＴａ・Ｃｕ混合層を取り除きつつ凹部の側面や上面に薄膜を形成することが可能な成膜方法、成膜装置及び記憶媒体を提供することにある。   The present invention has been devised to pay attention to the above problems and to effectively solve them. An object of the present invention is to appropriately select a process condition at the time of film formation such as a barrier layer and a seed film, so that only the bottom of the lowermost layer of the recess is selectively scraped and an object including the surface in the recess is processed. A thin film can be formed over the entire surface, and the bottom can be scraped off to the same depth without depending on the width of the recess to form a shaving recess with the same depth. An object of the present invention is to provide a film forming method, a film forming apparatus, and a storage medium capable of forming a thin film on a side surface and an upper surface of a recess while removing, for example, a Ta / Cu mixed layer that causes an increase in electric resistance at the bottom.

本発明者等は、プラズマスパッタ処理により金属膜を成膜する際に、バイアス電圧や金属ターゲットへの直流電力やプラズマ電力等のプロセス条件を適宜調整して金属粒子の中性原子と金属粒子イオンとの比率を制御することにより、半導体ウエハの表面を含むウエハ表面全域に金属膜を形成することができる、という知見を得ることにより本発明に至ったものである。
また本発明者等は、プラズマスパッタ処理時に、特にプロセス圧力を従来処理の場合よりも大きく設定することにより、イオンと比較して金属粒子の中性原子を多くでき、これによりウエハ表面の平坦面や側壁部分にはＣｕ中性原子が優勢になってＣｕ膜を積極的に堆積できる一方、深い窪み部の底部ではバイアス電力により奥まで引き込まれる金属イオンやガスイオンが優勢になって底部を更に削り取ることができる、という知見を得ることにより本発明に至ったものである。 When depositing a metal film by plasma sputtering, the present inventors appropriately adjust process conditions such as bias voltage, direct current power to the metal target, plasma power, etc. The present invention has been achieved by obtaining the knowledge that a metal film can be formed over the entire surface of the wafer including the surface of the semiconductor wafer by controlling the ratio.
Further, the inventors of the present invention can increase the number of neutral atoms of metal particles compared to ions during plasma sputtering processing, particularly by setting the process pressure larger than that in the conventional processing. Cu neutral atoms predominate on the side wall and Cu film can be positively deposited, while metal ions and gas ions drawn to the back by bias power predominate at the bottom of the deep recess, further increasing the bottom. The present invention has been achieved by obtaining the knowledge that it can be scraped off.

請求項１に係る発明は、不活性ガスをプラズマ化することにより形成されたプラズマにより真空引き可能になされた処理容器内で金属ターゲットをイオン化させて金属イオンを含む金属粒子を発生させ、該金属粒子を前記処理容器内の載置台上に載置した被処理体にバイアス電力により引き込んで表面に凹部が形成されている前記被処理体の表面に前記金属を含む薄膜を形成する成膜方法において、前記凹部の最下層の底部を削って削り込み窪み部を形成しつつ前記凹部内の表面を含む前記被処理体の表面全体に第１の金属を含む薄膜よりなるバリヤ層を形成するバリヤ層形成工程と、前記削り込み窪み部の底部を更に削って前記凹部内の表面を含む前記被処理体の表面に第２の金属を含む薄膜よりなるメッキ用の補助シード膜を形成する補助シード膜形成工程と、を有することを特徴とする成膜方法である。   The invention according to claim 1 is to generate metal particles containing metal ions by ionizing a metal target in a processing vessel that can be evacuated by plasma formed by converting an inert gas into plasma. In a film forming method for forming a thin film containing the metal on the surface of the object to be processed, in which particles are drawn by bias power into the object to be processed mounted on a mounting table in the processing container, and a recess is formed on the surface. And forming a barrier layer made of a thin film containing a first metal on the entire surface of the object to be processed, including the surface in the recess, while scraping the bottom of the lowermost layer of the recess to form a recess. A forming step, and a step of further cutting the bottom of the cut-in recess to form an auxiliary seed film for plating made of a thin film containing a second metal on the surface of the object to be processed including the surface in the recess. A film forming method characterized by comprising: a seed film formation step.

この発明によれば、バリヤ層や補助シード膜等の成膜時のプロセス条件を適切に選択することにより、凹部の最下層の底部のみを選択的に削り取りつつ凹部内の表面を含む被処理体の表面全域に薄膜を形成することができ、しかも凹部の幅に依存することなく同じ深さだけ底部を削り取って同じ深さの削り込み窪み部を形成することができ、更には削り込み窪み部の底部の電気抵抗上昇の原因となる例えばＴａ・Ｃｕ混合層を取り除きつつ凹部の側面や上面に薄膜を形成することができる。   According to the present invention, an object to be processed including the surface in the recess while selectively scraping only the bottom of the lowermost layer of the recess by appropriately selecting the process conditions at the time of film formation such as the barrier layer and the auxiliary seed film. A thin film can be formed over the entire surface of the substrate, and the bottom can be scraped off to the same depth without depending on the width of the recess to form a shaved recess with the same depth. For example, a thin film can be formed on the side surface or the upper surface of the recess while removing, for example, a Ta / Cu mixed layer that causes an increase in electrical resistance at the bottom of the substrate.

この場合、例えば請求項２に規定するように、前記補助シード膜形成工程の後に、メッキ用の本シード膜を形成する本シード膜形成工程を行うようにしてもよい。
また例えば請求項３に規定するように、前記本シード膜形成工程の後に、前記第２の金属によるメッキを施すメッキ工程を行うようにしてもよい。
また例えば請求項４に規定するように、前記バリヤ層形成工程は、前記凹部内の表面を含む前記被処理体の表面全体に前記第１の金属の窒化膜よりなる下地膜を形成する下地膜形成ステップと、前記削り込み窪み部を形成しつつ少なくとも前記凹部内の側壁に前記第１の金属の単体よりなる主バリヤ膜を形成する主バリヤ膜形成ステップとを含む。 In this case, for example, as defined in claim 2, a main seed film forming step of forming a main seed film for plating may be performed after the auxiliary seed film forming step.
Further, for example, as defined in claim 3, a plating step of plating with the second metal may be performed after the seed film forming step.
Further, for example, as defined in claim 4, the barrier layer forming step forms a base film made of the first metal nitride film on the entire surface of the object to be processed including the surface in the recess. A forming step, and a main barrier film forming step of forming a main barrier film made of the first metal alone on at least a side wall in the recess while forming the cut recess.

また例えば請求項５に規定するように、前記第１の金属はＴａよりなり、且つ前記第２の金属はＣｕよりなる。
また例えば請求項６に規定するように、前記バリヤ層形成工程は、前記凹部内の表面を含む前記被処理体の表面全体に前記第１の金属の窒化膜よりなる下地膜を形成する下地膜形成ステップと、前記削り込み窪み部を形成しつつ少なくとも前記凹部内の側壁に前記第１の金属の単体よりなる主バリヤ膜を形成する主バリヤ膜形成ステップと、第３の金属を含む補助バリヤ膜を形成する補助バリヤ膜形成ステップと、を含む。
また例えば請求項７に規定するように、前記補助バリヤ膜形成ステップの後に、前記第２の金属によるメッキを施すメッキ工程を行うようにしてもよい。 For example, as defined in claim 5, the first metal is made of Ta, and the second metal is made of Cu.
Also, for example, as defined in claim 6, the barrier layer forming step forms a base film made of the first metal nitride film on the entire surface of the object to be processed including the surface in the recess. A forming step, a main barrier film forming step of forming a main barrier film made of the first metal alone on at least a side wall in the recess while forming the cut-in recess, and an auxiliary barrier containing a third metal And an auxiliary barrier film forming step for forming a film.
For example, as defined in claim 7, after the auxiliary barrier film forming step, a plating step of plating with the second metal may be performed.

また例えば請求項８に規定するように、前記第１の金属はＴａよりなり、前記第２の金属はＣｕよりなり、且つ前記第３の金属はＲｕよりなる。
また例えば請求項９に規定するように、前記補助シード膜形成工程は、前記処理容器内の圧力を３０〜９０ｍＴｏｒｒの範囲内に設定して行う。
また例えば請求項１０に規定するように、前記補助シード膜形成工程は、前記バイアス電力を１００〜２５０ワットの範囲内に設定して行う。 For example, as defined in claim 8, the first metal is made of Ta, the second metal is made of Cu, and the third metal is made of Ru.
For example, as defined in claim 9, the auxiliary seed film forming step is performed by setting the pressure in the processing container within a range of 30 to 90 mTorr.
For example, as defined in claim 10, the auxiliary seed film forming step is performed by setting the bias power within a range of 100 to 250 watts.

また例えば請求項１１に規定するように、前記補助シード膜形成工程は、前記プラズマを形成するための電力を０．５〜２キロワットの範囲内に設定して行う。
また例えば請求項１２に規定するように、前記凹部には、ビアホールまたはスルーホールとなる連通穴が設けられて２段階の段部状になされている。
また例えば請求項１３に規定するように、前記凹部はビアホールまたはスルーホールとなる連通穴である。 Further, for example, as defined in claim 11, the auxiliary seed film forming step is performed by setting power for forming the plasma within a range of 0.5 to 2 kilowatts.
Further, for example, as defined in claim 12, the concave portion is provided with a communication hole serving as a via hole or a through hole, and is formed in a two-stepped shape.
For example, as defined in claim 13, the concave portion is a communication hole to be a via hole or a through hole.

請求項１４に係る発明は、真空引き可能になされた処理容器と、表面に凹部の形成された被処理体を載置するための載置台と、前記処理容器内へ少なくとも不活性ガスを含む所定のガスを導入するガス導入手段と、プラズマ電力により前記処理容器内へプラズマを発生させるためのプラズマ発生源と、前記処理容器内に設けられて直流電力が印加されると共に、前記プラズマによりイオン化されるべき金属ターゲットと、前記載置台に対して所定のバイアス電力を供給するバイアス電源と、装置全体を制御する装置制御部と、を有する成膜装置において、前記装置制御部は、前記凹部内の前記削り込み窪み部の底部を更に削って前記凹部内の表面を含む前記被処理体の表面に第２の金属を含む薄膜よりなるメッキ用の補助シード膜を形成するように制御することを特徴とする成膜装置である。   According to a fourteenth aspect of the present invention, there is provided a processing container that can be evacuated, a mounting table for mounting a target object having a recess formed on a surface thereof, and a predetermined containing at least an inert gas in the processing container. A gas introduction means for introducing the gas, a plasma generation source for generating plasma into the processing vessel by plasma power, and direct current power applied to the processing vessel and ionized by the plasma. In the film forming apparatus, the apparatus control unit includes a metal target, a bias power source that supplies a predetermined bias power to the mounting table, and an apparatus control unit that controls the entire apparatus. Further, the bottom of the shaving depression is further cut to form an auxiliary seed film for plating made of a thin film containing the second metal on the surface of the object to be processed including the surface in the recess. A film forming apparatus, characterized by controlled so.

請求項１５に係る発明は、不活性ガスをプラズマ化することにより形成されたプラズマにより真空引き可能になされた処理容器内で金属ターゲットをイオン化させて金属イオンを含む金属粒子を発生させ、該金属粒子を前記処理容器内の載置台上に載置した被処理体にバイアス電力により引き込んで表面に凹部が形成されている前記被処理体の表面に前記金属を含む薄膜を形成する成膜装置を用いて薄膜を形成するに際して、前記凹部内の前記削り込み窪み部の底部を更に削って前記凹部内の表面を含む前記被処理体の表面に第２の金属を含む薄膜よりなるメッキ用の補助シード膜を形成するように制御するコンピュータ用のプログラムを記憶する記憶媒体である。   The invention according to claim 15 is to generate metal particles containing metal ions by ionizing a metal target in a processing vessel that can be evacuated by plasma formed by converting an inert gas into plasma. A film forming apparatus for forming a thin film containing the metal on a surface of the object to be processed, in which particles are attracted to the object to be processed mounted on a mounting table in the processing container by bias power and a recess is formed on the surface. When forming a thin film by using, an auxiliary for plating comprising a thin film containing a second metal on the surface of the object to be processed including the surface in the recess by further cutting the bottom of the cut-in recess in the recess. It is a storage medium for storing a computer program for controlling to form a seed film.

本発明に係る成膜方法、成膜装置及び記憶媒体によれば、次のように優れた作用効果を発揮することができる。
バリヤ層や補助シード膜等の成膜時のプロセス条件を適切に選択することにより、凹部の最下層の底部のみを選択的に削り取りつつ凹部内の表面を含む被処理体の表面全域に薄膜を形成することができ、しかも凹部の幅に依存することなく同じ深さだけ底部を削り取って同じ深さの削り込み窪み部を形成することができ、更には削り込み窪み部の底部の電気抵抗上昇の原因となる例えばＴａ・Ｃｕ混合層を取り除きつつ凹部の側面や上面に薄膜を形成することができる。 According to the film forming method, the film forming apparatus, and the storage medium according to the present invention, the following excellent operational effects can be exhibited.
By properly selecting the process conditions during deposition of the barrier layer and the auxiliary seed film, the thin film is formed over the entire surface of the object to be processed including the surface in the recess while selectively scraping only the bottom of the bottom layer of the recess. It can be formed, and the bottom part of the bottom part can be formed by scraping the bottom part by the same depth without depending on the width of the concave part. For example, a thin film can be formed on the side surface or the upper surface of the recess while removing, for example, the Ta / Cu mixed layer.

以下に、本発明に係る成膜方法、成膜装置及び記憶媒体の一実施例を添付図面に基づいて詳述する。
図１は本発明に係る成膜装置の一例を示す断面図である。ここでは成膜装置としてＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型プラズマスパッタ装置を例にとって説明する。図示するように、この成膜装置３２は、例えばアルミニウム等により筒体状に成形された処理容器３４を有している。この処理容器３４は接地され、この底部３６には排気口３８が設けられて、スロットルバルブ４０を介して真空ポンプ４２により真空引き可能になされている。 Hereinafter, an embodiment of a film forming method, a film forming apparatus, and a storage medium according to the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing an example of a film forming apparatus according to the present invention. Here, an ICP (Inductively Coupled Plasma) type plasma sputtering apparatus will be described as an example of the film forming apparatus. As shown in the figure, the film forming apparatus 32 includes a processing container 34 formed into a cylindrical shape with, for example, aluminum. The processing vessel 34 is grounded, and an exhaust port 38 is provided in the bottom portion 36 so that it can be evacuated by a vacuum pump 42 through a throttle valve 40.

この処理容器３４内には、例えばアルミニウムよりなる円板状の載置台４４が設けられると共に、この上面に静電チャック４６が設置されており、この静電チャック４６上に被処理体である半導体ウエハＷを吸着して保持できるようになっている。尚、この静電チャック４６には、図示しない吸着用の直流電圧が必要に応じて印加される。この載置台４４は、この下面の中心部より下方へ延びる支柱４８により支持されており、この支柱４８の下部は、上記容器底部３６を貫通している。そして、この支柱４８は、図示しない昇降機構により上下移動可能になされており、上記載置台４４自体を昇降できるようにしている。   In the processing container 34, a disk-shaped mounting table 44 made of, for example, aluminum is provided, and an electrostatic chuck 46 is installed on the upper surface, and a semiconductor which is an object to be processed is placed on the electrostatic chuck 46. The wafer W can be sucked and held. The electrostatic chuck 46 is applied with a suction DC voltage (not shown) as necessary. The mounting table 44 is supported by a support column 48 that extends downward from the center of the lower surface, and the lower portion of the support column 48 penetrates the container bottom 36. The support column 48 can be moved up and down by an elevator mechanism (not shown) so that the mounting table 44 itself can be moved up and down.

上記支柱４８を囲むようにして伸縮可能になされた蛇腹状の金属ベローズ５０が設けられており、この金属ベローズ５０は、その上端が上記載置台４４の下面に気密に接合され、また下端が上記底部３６の上面に気密に接合されており、処理容器３４内の気密性を維持しつつ上記載置台４４の昇降移動を許容できるようになっている。この載置台４４には、ウエハＷを冷却する冷媒を流す冷媒循環路５２が形成されており、この冷媒は支柱４８内の図示しない流路を介して給排されている。   A bellows-like metal bellows 50 is provided so as to be expandable and contractable so as to surround the support column 48. The metal bellows 50 is hermetically joined to the lower surface of the mounting table 44, and the lower end is the bottom portion 36. The mounting table 44 can be allowed to move up and down while maintaining airtightness in the processing container 34. The mounting table 44 is formed with a coolant circulation path 52 through which a coolant for cooling the wafer W flows. The coolant is supplied and discharged through a flow path (not shown) in the column 48.

また容器底部３６には、これより上方に向けて例えば３本（図示例では２本のみ記す）の支持ピン５４が起立させて設けられており、また、この支持ピン５４に対応させて上記載置台４４にピン挿通孔５６が形成されている。従って、上記載置台４４を降下させた際に、上記ピン挿通孔５６を貫通した支持ピン５４の上端部でウエハＷを受けて、このウエハＷを外部より侵入する図示しない搬送アームとの間で移載ができるようになっている。このため、処理容器３４の下部側壁には、上記搬送アームを侵入させるために開閉可能になされたゲートバルブ５８が設けられている。   Further, for example, three support pins 54 (only two are shown in the illustrated example) are erected on the container bottom portion 36 upward, and the above description is made corresponding to the support pins 54. A pin insertion hole 56 is formed in the mounting table 44. Accordingly, when the mounting table 44 is lowered, the wafer W is received by the upper end portion of the support pin 54 penetrating the pin insertion hole 56, and between the transfer arm (not shown) entering the wafer W from the outside. Transfer is possible. For this reason, a gate valve 58 that can be opened and closed is provided on the lower side wall of the processing vessel 34 to allow the transfer arm to enter.

またこの載置台４４に設けた上記静電チャック４６には、配線６０を介して例えば１３．５６ＭＨｚ高周波を発生する高周波電源よりなるバイアス電源６２が接続されており、上記載置台４４に対して所定のバイアス電力を印加できるようになっている。またこのバイアス電源６２はその出力されるバイアス電力を必要に応じて制御できるようになっている。   The electrostatic chuck 46 provided on the mounting table 44 is connected to a bias power source 62 composed of a high frequency power source that generates, for example, 13.56 MHz high frequency via a wiring 60. The bias power can be applied. The bias power supply 62 can control the output bias power as required.

一方、上記処理容器３４の天井部には、例えば窒化アルミニウム等の誘電体よりなる高周波に対して透過性のある透過板６４がＯリング等のシール部材６６を介して気密に設けられている。そして、この透過板６４の処理容器３４内の処理空間６８に例えばプラズマガスとしてのＡｒガスをプラズマ化してプラズマを発生するためのプラズマ発生源７０が設けられる。尚、このプラズマガスとして、Ａｒに代えて他の不活性ガス、例えばＨｅ、Ｎｅ等を用いてもよい。具体的には、上記プラズマ発生源７０は、上記透過板６４に対応させて設けた誘導コイル部７２を有しており、この誘導コイル部７２には、プラズマ発生用の例えば１３．５６ＭＨｚの高周波電源７４が接続されて、上記透過板６４を介して処理空間６８に高周波を導入できるようになっている。ここで、この高周波電源７４より出力されるプラズマ電力も必要に応じて制御できるようになっている。   On the other hand, a transmissive plate 64 that is permeable to high frequencies made of a dielectric material such as aluminum nitride is airtightly provided on the ceiling of the processing vessel 34 via a seal member 66 such as an O-ring. A plasma generation source 70 is provided in the processing space 68 of the transmission plate 64 in the processing container 34 to generate plasma by, for example, converting Ar gas as plasma gas into plasma. As the plasma gas, other inert gas such as He or Ne may be used instead of Ar. Specifically, the plasma generation source 70 has an induction coil portion 72 provided in correspondence with the transmission plate 64. The induction coil portion 72 has a high frequency of, for example, 13.56 MHz for generating plasma. A power source 74 is connected so that a high frequency can be introduced into the processing space 68 through the transmission plate 64. Here, the plasma power output from the high-frequency power source 74 can also be controlled as necessary.

また上記透過板６４の直下には、導入される高周波を拡散させる例えばアルミニウムよりなるバッフルプレート７６が設けられる。そして、このバッフルプレート７６の下部には、上記処理空間６８の上部側方を囲むようにして例えば断面が内側に向けて傾斜されて環状（截頭円錐殻状）になされた金属ターゲット７８が設けられており、この金属ターゲット７８には可変直流電源８０が接続されている。従って、この可変直流電源８０から出力される直流電力も必要に応じて制御できるようになっている。ここでは金属ターゲット７８として例えばＴａ膜やＴａＮ膜を成膜する時にはタンタル金属が用いられ、Ｃｕ膜を成膜する時には銅が用いられる。これら金属はプラズマ中のＡｒイオンにより金属原子、或いは金属原子団としてスパッタされると共に、プラズマ中を通過する際に多くはイオン化される。   A baffle plate 76 made of, for example, aluminum is provided immediately below the transmission plate 64 to diffuse the introduced high frequency. At the lower part of the baffle plate 76, for example, a metal target 78 is provided so as to surround the upper side of the processing space 68. A variable DC power supply 80 is connected to the metal target 78. Therefore, the DC power output from the variable DC power supply 80 can be controlled as necessary. Here, as the metal target 78, for example, tantalum metal is used when forming a Ta film or TaN film, and copper is used when forming a Cu film. These metals are sputtered as metal atoms or metal atom groups by Ar ions in the plasma, and are mostly ionized when passing through the plasma.

またこの金属ターゲット７８の下部には、上記処理空間６８を囲むようにして例えばアルミニウムよりなる円筒状の保護カバー８２が設けられており、この保護カバー８２は接地されると共に、この下部は内側へ屈曲されて上記載置台４４の側部近傍に位置されている。また処理容器３４の底部には、この処理容器３４内へ必要とされる所定のガスを導入するガス導入手段として例えばガス導入口８４が設けられる。このガス導入口８４からは、プラズマガスとして例えばＡｒガスや他の必要なガス例えばＮ２ ガス等が、ガス流量制御器、バルブ等よりなるガス制御部８６を通して供給される。 A cylindrical protective cover 82 made of, for example, aluminum is provided below the metal target 78 so as to surround the processing space 68. The protective cover 82 is grounded and the lower part is bent inward. Is located in the vicinity of the side of the mounting table 44. Further, at the bottom of the processing vessel 34, for example, a gas introduction port 84 is provided as a gas introduction means for introducing a predetermined gas required into the processing vessel 34. From this gas inlet 84, for example, Ar gas or other necessary gas such as N 2 gas is supplied as a plasma gas through a gas control unit 86 including a gas flow rate controller, a valve, and the like.

ここで成膜装置３２の各構成部は、例えばコンピュータ等よりなる装置制御部８８に接続されて制御される構成となっている。具体的には装置制御部８８は、バイアス電源６２、プラズマ発生用の高周波電源７４、可変直流電源８０、ガス制御部８６、スロットルバルブ４０、真空ポンプ４２等の動作を制御し、本発明の金属膜等の薄膜を成膜する時に次のように動作する。
まず装置制御部８８の支配下で、真空ポンプ４２を動作させることにより真空にされた処理容器３４内に、ガス制御部８６を動作させつつＡｒガスを流し、スロットルバルブ４０を制御して処理容器３４内を所定の真空度に維持する。その後、可変直流電源８０を介して直流電力を金属ターゲット７８に印加し、更に高周波電源７４を介して誘導コイル部７２に高周波電力（プラズマ電力）を印加する。 Here, each component of the film forming apparatus 32 is connected to and controlled by an apparatus control unit 88 formed of, for example, a computer. Specifically, the device control unit 88 controls the operations of the bias power source 62, the high frequency power source 74 for plasma generation, the variable DC power source 80, the gas control unit 86, the throttle valve 40, the vacuum pump 42, etc. When a thin film such as a film is formed, the following operation is performed.
First, under the control of the apparatus control unit 88, Ar gas is allowed to flow while operating the gas control unit 86 into the processing vessel 34 that has been evacuated by operating the vacuum pump 42, and the throttle valve 40 is controlled to control the processing vessel. The inside of 34 is maintained at a predetermined degree of vacuum. Thereafter, direct current power is applied to the metal target 78 via the variable direct current power supply 80, and further high frequency power (plasma power) is applied to the induction coil unit 72 via the high frequency power supply 74.

一方、装置制御部８８はバイアス電源６２にも指令を出し、載置台４４に対して所定のバイアス電力を印加する。このように制御された処理容器３４内においては、金属ターゲット７８、誘導コイル部７２に印加された電力によりアルゴンプラズマが形成されてアルゴンイオンが生成され、これらイオンは金属ターゲット７８に衝突し、この金属ターゲット７８がスパッタされて金属粒子が放出される。
また、スパッタされた金属ターゲット７８からの金属粒子である金属原子、金属原子団はプラズマ中を通る際に多くはイオン化される。ここで金属粒子は、イオン化された金属イオンと電気的に中性な中性金属原子とが混在する状態となって下方向へ飛散して行く。そして、特に金属イオンは、載置台４４に印加されたバイアス電力に引きつけられ、ウエハＷに対し指向性の高い金属イオンとして載置台４４上のウエハＷに堆積する。 On the other hand, the device control unit 88 also issues a command to the bias power source 62 and applies a predetermined bias power to the mounting table 44. In the processing container 34 controlled in this way, argon plasma is formed by the power applied to the metal target 78 and the induction coil unit 72 to generate argon ions, and these ions collide with the metal target 78, and A metal target 78 is sputtered to release metal particles.
Further, most of the metal atoms and metal atomic groups, which are metal particles from the sputtered metal target 78, are ionized when passing through the plasma. Here, the metal particles are scattered downward in a state where ionized metal ions and electrically neutral metal atoms are mixed. In particular, metal ions are attracted to the bias power applied to the mounting table 44 and are deposited on the wafer W on the mounting table 44 as metal ions having high directivity with respect to the wafer W.

後述するように、装置制御部８８は、例えばバイアス電源６２に大きな出力を出す指令を与えることによりプラズマ中のＡｒイオンにおいても載置台４４側に引きつけることが可能となり、成膜とスパッタエッチングの両方が同時に起きることが達成される。ここで装置各構成部の制御は、装置制御部８８により、所定の条件で金属膜の成膜が行われるように作成されたプログラムに基づいて制御されるようになっている。この際、例えばフロッピーディスク（ＦＤ）やコンパクトディスク（ＣＤ）、フラッシュメモリー等の記憶媒体９０に、各構成部の制御を行うための命令を含むプログラムを格納しておき、このプログラムに基づいて所定の条件で処理を行うように各構成部を制御させる。   As will be described later, the apparatus control unit 88 can attract Ar ions in the plasma toward the mounting table 44 by giving a command to output a large output to the bias power source 62, for example. Is achieved at the same time. Here, the control of each component of the apparatus is controlled by the apparatus control unit 88 based on a program created so that the metal film is formed under a predetermined condition. At this time, for example, a program including instructions for controlling each component is stored in a storage medium 90 such as a floppy disk (FD), a compact disk (CD), or a flash memory. Each component is controlled to perform the process under the following conditions.

次に、以上のように構成された成膜装置３２を用いて行われる本発明の成膜方法について説明する。
図２はスパッタエッチングの角度依存性を示すグラフ、図３はバイアス電力とウエハ上面の成膜量との関係を示すグラフ、図４は本発明方法の第１実施例を説明するためのフローチャートを示す図である。 Next, the film forming method of the present invention performed using the film forming apparatus 32 configured as described above will be described.
FIG. 2 is a graph showing the angle dependency of sputter etching, FIG. 3 is a graph showing the relationship between the bias power and the film formation amount on the wafer upper surface, and FIG. 4 is a flowchart for explaining the first embodiment of the method of the present invention. FIG.

まず本発明方法の第１の特徴は、一連の成膜処理の内の特定の工程において、プラズマによるスパッタ成膜により金属膜等の薄膜を形成する際に、バイアス電力、直流電力、プラズマ電力等を適切な大きさに制御することにより、金属イオンに対する引き込みによる成膜とプラズマガス（Ａｒイオン）によるスパッタエッチングとが同時に生ずるようにし、しかも、凹部の最下層の底部が削り取られるような状態に設定し、半導体ウエハに形成されている凹部の最下層の底部を削り取って削り込み窪み部を形成しつつ表面に金属膜を堆積させるようにした点である。具体的には、この時のバイアス電力は、金属ターゲット７８に対する対向面、すなわち図１においてはウエハの上面に関して、金属イオンに対する引き込みによる成膜レートとプラズマガス（Ａｒ＋ ）によるスパッタエッチングのエッチングレートとが略均衡するような大きさに設定される。 First, the first feature of the method of the present invention is that bias power, direct current power, plasma power, etc. are formed when a thin film such as a metal film is formed by sputtering film formation by plasma in a specific step in a series of film formation processes. Is controlled to an appropriate size so that film formation by drawing metal ions and sputter etching by plasma gas (Ar ions) occur simultaneously, and the bottom of the bottom layer of the recess is scraped off. This is a point in which a metal film is deposited on the surface while scraping the bottom of the lowermost layer of the recess formed in the semiconductor wafer to form a dent. Specifically, the bias power at this time is such that the film formation rate by drawing metal ions and the sputter etching etching rate by plasma gas (Ar + ) on the surface facing the metal target 78, that is, the upper surface of the wafer in FIG. Is set to a size that substantially balances with.

また本発明の第２の特徴は、プラズマによるスパッタ成膜により金属膜を形成する際に、特に処理容器内の圧力（プロセス圧力）を従来方法の場合よりもかなり高くしてイオンの発生量よりも金属粒子の中性金属原子の発生量を多くし、これにより、ウエハ表面や側壁部分には中性金属原子が優勢になって金属膜を積極的に堆積させる一方、深い窪み部の底部ではバイアス電力により奥まで引き込まれる金属イオンやガスイオンが優勢になって底部の例えばＴａ・Ｃｕ混合層を更に削り取るようにした点である。   The second feature of the present invention is that, when forming a metal film by plasma sputter deposition, the pressure in the processing vessel (process pressure) is made much higher than that of the conventional method, and the amount of ions generated is increased. In addition, the amount of neutral metal atoms generated in the metal particles is increased, and as a result, neutral metal atoms predominate on the wafer surface and side wall portions, and a metal film is actively deposited. The metal ions and gas ions drawn to the back by the bias power become dominant, and the Ta / Cu mixed layer at the bottom, for example, is further scraped off.

以上の点について更に詳しく説明する。
まず、成膜量を考慮しないでプラズマガスによるスパッタエッチングのエッチングレートについてその特性を検討すると、スパッタ面の角度とエッチングレートとの関係は図２に示すグラフのようになる。ここでスパッタ面の角度とは、スパッタ面の法線がスパッタガス（Ａｒイオン：Ａｒ＋ ）の入射方向（図１中では下向き方向）となす角度を指し、例えばウエハ上面及び凹部５（図１２参照）の底部は共に”０度”であり、凹部側壁は”９０度”である。 The above points will be described in more detail.
First, if the characteristics of the etching rate of the sputter etching with the plasma gas are examined without considering the film formation amount, the relationship between the angle of the sputter surface and the etching rate is as shown in the graph in FIG. Here, the angle of the sputtering surface refers to an angle formed by the normal of the sputtering surface and the incident direction (downward direction in FIG. 1) of the sputtering gas (Ar ions: Ar + ). The bottom of the reference) is “0 degree”, and the side wall of the recess is “90 degrees”.

このグラフから明らかなように、ウエハ上面（スパッタ面の角度＝０度）はある程度スパッタエッチングが行われ、凹部の側壁（スパッタ面の角度＝９０度）はほとんどスパッタエッチングが行われず、また凹部の開口の角部（スパッタ面の角度＝４０〜８０度近傍）はかなり激しくスパッタエッチングされることが判る。   As is apparent from this graph, sputter etching is performed to some extent on the wafer upper surface (sputter surface angle = 0 °), and the side wall of the recess (sputter surface angle = 90 °) is hardly sputter-etched. It can be seen that the corners of the opening (sputter surface angle = around 40 to 80 degrees) are considerably severely sputter-etched.

さて、図１に示すようなＩＣＰ型スパッタ装置よりなる成膜装置では、ウエハＷ側に印加するバイアス電力とウエハ上面（凹部の側壁ではない）に堆積する成膜量との関係は図３に示すような関係となる。すなわち、一定のプラズマ電力及び金属ターゲット７８への一定の直流電力を加えている状況において、バイアス電力がそれ程大きくない場合には、金属イオンの引き込み及び中性金属原子によって高い成膜量が得られるが、バイアス電力が増加すると、ウエハ表面がバイアス電力により加速されたプラズマガスであるアルゴンイオンによりスパッタされる傾向が次第に強くなり（図２参照）、この結果、折角、堆積した金属膜がエッチングされてしまう。   In the film forming apparatus including the ICP type sputtering apparatus as shown in FIG. 1, the relationship between the bias power applied to the wafer W side and the film forming amount deposited on the wafer upper surface (not the side wall of the recess) is shown in FIG. The relationship is as shown. That is, when a constant plasma power and a constant DC power to the metal target 78 are applied, if the bias power is not so high, a high film formation amount can be obtained by drawing metal ions and neutral metal atoms. However, when the bias power is increased, the tendency of the wafer surface to be sputtered by argon ions, which are plasma gas accelerated by the bias power, becomes stronger (see FIG. 2), and as a result, the metal film deposited is etched. End up.

このエッチングは当然のこととしてバイアス電力が大きくなる程、激しくなる。従って、引き込まれる金属イオン及び中性金属原子による成膜レートとプラズマガスのイオンによるスパッタエッチングのエッチングレートとが同一になると、成膜とエッチングとが相殺されて、ウエハ上面の成膜量が”ゼロ”になり、この時の条件は図３中の点Ｘ１（バイアス電力：３５０Ｗ）に対応する。尚、図３中のバイアス電力や成膜量は単に一例を示したに過ぎず、プラズマ電力や直流電力を制御することによって、上記特性曲線は図３中の一点鎖線にて示すように変動する。   As a matter of course, this etching becomes more severe as the bias power increases. Therefore, if the film formation rate by the drawn metal ions and neutral metal atoms and the etching rate of the sputter etching by the plasma gas ions are the same, the film formation and the etching cancel each other, and the film formation amount on the upper surface of the wafer becomes “ The condition at this time corresponds to the point X1 (bias power: 350 W) in FIG. Note that the bias power and the amount of film formation in FIG. 3 are merely examples, and the characteristic curve fluctuates as shown by the one-dot chain line in FIG. 3 by controlling the plasma power and DC power. .

従来、この種のスパッタ装置で一般的に動作される条件は、領域Ａ１の部分であり、バイアス電力をあまり大きくせずに、高い成膜量（成膜レート）を稼ぐことができる領域であった。すなわち成膜量は、バイアスが零の時とほとんど変わらず（不活性ガスのプラズマによるエッチングは発生せず）に、且つ引き込まれる金属イオンが最大となる領域であり、凹部の底部においてもある程度の成膜量が稼げる領域である。これに対して、ここでは主に引き込み金属イオン及び中性金属原子による成膜とプラズマガスによるスパッタエッチングとが同時に生ずる領域で行うようにしている。更に詳しくは、上述のようにウエハ上面において、引き込み金属イオン及び中性金属原子による成膜レートとプラズマガスによるスパッタエッチングのエッチングレートとが略均衡するような領域Ａ２で行う。ここで”略均衡”とは、ウエハ上面の成膜量が”ゼロ”の場合のみならず、領域Ａ１における成膜量と比較して３／１０程度までの僅かな膜厚で成膜量が生ずる場合も含むものである。   Conventionally, a condition generally operated in this type of sputtering apparatus is a region A1, which is a region in which a high deposition amount (deposition rate) can be obtained without increasing the bias power. It was. That is, the amount of film formation is a region where the metal ions are almost the same as when the bias is zero (etching by inert gas plasma does not occur) and the maximum amount of metal ions to be drawn. This is a region where the film formation amount can be earned. On the other hand, here, it is performed mainly in a region where film formation by attracted metal ions and neutral metal atoms and sputter etching by plasma gas occur simultaneously. More specifically, as described above, the process is performed in the region A2 on the upper surface of the wafer such that the film formation rate of attracted metal ions and neutral metal atoms and the etching rate of sputter etching using plasma gas are substantially balanced. Here, “substantially balanced” means not only when the film formation amount on the upper surface of the wafer is “zero”, but also when the film formation amount is as small as about 3/10 of the film formation amount in the region A1. This includes cases where they occur.

さて、以上のような現象を理解した上で、本発明方法について説明する。
まず、図１において載置台４４を下方へ降下させた状態で処理容器３４のゲートバルブ５８を介して真空引き可能になされた処理容器３４内へウエハＷを搬入し、これを支持ピン５４上に支持させる。そして、この状態で載置台４４を上昇させると、この上面にウエハＷが受け渡され、このウエハＷが静電チャック４６により載置台４４の上面に吸着される。 Now, after understanding the above phenomenon, the method of the present invention will be described.
First, in FIG. 1, the wafer W is loaded into the processing container 34 that can be evacuated through the gate valve 58 of the processing container 34 with the mounting table 44 lowered, and this is placed on the support pins 54. Support. When the mounting table 44 is raised in this state, the wafer W is transferred to the upper surface, and the wafer W is attracted to the upper surface of the mounting table 44 by the electrostatic chuck 46.

そして、載置台４４上にウエハＷを載置して吸着固定したならば、成膜処理を開始する。この時、ウエハＷの上面には、図１１（Ｂ）において説明した構造と同じ構造の凹部５（図４（Ａ）参照）が予め搬入前に前工程で形成されている。すなわち、下層のＣｕよりなる配線層２上に絶縁層４が形成され、この絶縁層４に上記凹部５が形成されている。この凹部５は、溝状のトレンチ６（図１１（Ａ）参照）よりなり、この底部にビアホールやスルホールのような連通穴８が配線層２に届くように形成されており、凹部全体として２段階の段部状になされている。   When the wafer W is placed on the mounting table 44 and is fixed by suction, the film forming process is started. At this time, a recess 5 (see FIG. 4A) having the same structure as that described with reference to FIG. 11B is formed on the upper surface of the wafer W in advance in a previous process before loading. That is, the insulating layer 4 is formed on the lower wiring layer 2 made of Cu, and the concave portion 5 is formed in the insulating layer 4. The recess 5 is formed of a groove-like trench 6 (see FIG. 11A), and a communication hole 8 such as a via hole or a through hole is formed at the bottom so as to reach the wiring layer 2. It has a stepped shape.

まず、金属ターゲット７８としてここでは第１の金属としてタンタルが用いられており、処理容器３４内を所定の圧力に真空引きした後に、プラズマ発生源７０の誘導コイル部７２にプラズマ電力を印加し、且つバイアス電源６２より所定のバイアス電力を載置台４４の静電チャック４６に印加する。更に金属ターゲット７８には可変直流電源８０より所定の直流電力を印加して成膜を行う。まず最初に、図４（Ｂ）に示すように、バリヤ層形成工程の一部として下地膜１０Ａを形成する下地膜形成ステップを行う。ここでは、下地膜１０ＡとしてＴａＮ膜、すなわち第１の金属の窒化膜を形成するためにガス導入口８４よりプラズマガスである例えばＡｒガスの他に、窒化ガスとしてＮ２ ガスを処理容器３４内に供給する。これにより、図４（Ｂ）に示すように、ウエハＷの上面のみならず、凹部５内の側壁や底面にも略均一に下地膜１０ＡとしてＴａＮ膜を形成する。この時のバイアス電力は図３中の領域Ａ１であって従来の一般的な成膜条件と同じであり、具体的には１００Ｗ（ワット）程度である。 First, tantalum is used as the metal target 78 here as the first metal. After evacuating the processing vessel 34 to a predetermined pressure, plasma power is applied to the induction coil portion 72 of the plasma generation source 70, A predetermined bias power is applied to the electrostatic chuck 46 of the mounting table 44 from the bias power source 62. Furthermore, a predetermined direct current power is applied to the metal target 78 from the variable direct current power source 80 to form a film. First, as shown in FIG. 4B, a base film forming step for forming the base film 10A is performed as part of the barrier layer forming process. Here, in order to form a TaN film, that is, a first metal nitride film as the base film 10A, N 2 gas is used as a nitriding gas in the processing vessel 34 in addition to, for example, Ar gas which is a plasma gas from the gas inlet 84. To supply. As a result, as shown in FIG. 4B, a TaN film is formed as a base film 10A substantially uniformly not only on the upper surface of the wafer W but also on the side walls and the bottom surface in the recess 5. The bias power at this time is the area A1 in FIG. 3, which is the same as the conventional general film formation conditions, and specifically, is about 100 W (watts).

上記のように下地膜１０Ａの形成が完了したならば、次に第１の金属の単体よりなる主バリヤ膜１０ＢとしてＴａ膜を形成するために主バリヤ膜形成ステップを行い、これによりバリヤ層１０を形成する。すなわち、この主バリヤ膜形成ステップでは、バイアス電力を増加して図３中の領域Ａ２内に設定する。この第１実施例では上記主バリヤ膜形成ステップは、上記凹部５以外のウエハＷの表面において上記金属粒子による成膜量と不活性ガスのプラズマによるエッチング量とが実質的に同じになるように条件設定された第１ステップと、上記凹部５以外のウエハＷの表面において上記金属粒子による成膜量が不活性ガスのプラズマによるエッチング量よりも僅かに大きくなるように条件設定された第２ステップとにより構成してもよいし、或いは第２ステップだけにより構成してもよい。   When the formation of the base film 10A is completed as described above, a main barrier film forming step is then performed to form a Ta film as the main barrier film 10B made of the first metal alone, whereby the barrier layer 10 Form. That is, in this main barrier film forming step, the bias power is increased and set in the region A2 in FIG. In the first embodiment, the main barrier film forming step is performed so that the film deposition amount by the metal particles and the etching amount by the plasma of the inert gas are substantially the same on the surface of the wafer W other than the recess 5. A first step in which conditions are set, and a second step in which conditions are set so that the film formation amount by the metal particles is slightly larger than the etching amount by plasma of an inert gas on the surface of the wafer W other than the recess 5. Or may be configured only by the second step.

例えば第１と第２ステップとにより構成した場合には、第１ステップではウエハ上面の成膜量を”ゼロ”に設定するためにバイアス電力を図３中のポイントＸ１に設定する。この時のバイアス電力は、具体的には３５０Ｗである。尚、この時にガス導入口８４からはＮ２ ガスの供給は停止してＡｒガスのみを供給する。これにより、図４（Ｃ）に示すように、凹部５の最下層（連通穴８に相当）の底部が削り取られることによってＣｕよりなる配線層２の上面側が削られ、ここに削り込み窪み部１２が形成される。 For example, in the case of the first and second steps, the bias power is set to the point X1 in FIG. 3 in order to set the film formation amount on the wafer upper surface to “zero” in the first step. Specifically, the bias power at this time is 350 W. At this time, the supply of N 2 gas is stopped from the gas inlet 84 and only Ar gas is supplied. As a result, as shown in FIG. 4C, the bottom surface of the lowermost layer (corresponding to the communication hole 8) of the recess 5 is scraped to scrape the upper surface side of the wiring layer 2 made of Cu. 12 is formed.

上記したように膜がほとんど形成されない理由は次のように説明される。すなわち、上述のようにバイアス電力の大きさを図３中の領域Ａ２、詳しくは、ポイントＸ１に設定することにより、ウエハの上面では引き込まれる金属イオンと中性金属原子とによる成膜レートとプラズマガス（Ａｒ＋ ）によるスパッタエッチングのエッチングレートとが略均衡するので、結果的に金属膜の成膜量が略ゼロになるのに対して、凹部５の連通穴８の底部については、成膜レートよりもエッチングレートの方が大きくなるからであり、この結果、連通穴８の底部が削り込まれて行くことになる。上記した事項をウエハ単位面積について原子レベルで表記すると以下のようになる。 The reason why the film is hardly formed as described above is explained as follows. That is, by setting the magnitude of the bias power to the area A2 in FIG. 3, specifically, the point X1 as described above, the film formation rate and plasma by the metal ions and neutral metal atoms drawn on the upper surface of the wafer. Since the etching rate of the sputter etching with the gas (Ar + ) is substantially balanced, as a result, the deposition amount of the metal film becomes substantially zero, whereas the bottom of the communication hole 8 of the recess 5 is deposited. This is because the etching rate is larger than the rate, and as a result, the bottom of the communication hole 8 is cut away. The above items can be expressed in terms of the wafer unit area at the atomic level as follows.

＜ウエハ上面＞
ΣＴａ＋ΣＴａ＋ ＝ΣＡｒ＋
＜連通穴８の底部＞
ΣＴａ＋ ＜ΣＡｒ＋
ここでＴａは中性金属原子を示し、Ｔａ＋ は金属イオンを示し、これらは共に金属膜の成膜に寄与する。これに対して、Ａｒ＋ はＡｒイオンであり、エッチングに寄与する。従って、ウエハ上面ではＴａもＴａ＋ も十分に到達し、またＡｒ＋ も十分に到達するので、結果的に成膜量は”ゼロ”になる。
これに対して、連通穴８の底部には、この穴径が非常に小さいことから、指向性の高いＴａ＋ とＡｒ＋ は到達するが、指向性の劣る中性金属原子であるＴａは到達し難くなっている。この結果、成膜に寄与するＴａが到達しない分だけ、連通穴８の底部は削り取られることになる。この時の削り取り量は第１ステップの処理時間を制御することによりコントロールする。尚、ここでは説明を簡単にするために、成膜されたＴａ、Ｔａ＋ の１個分は、それぞれＡｒ＋ １個の衝突により成膜された面より飛び出る（エッチングされる）と想定している。 <Wafer top surface>
ΣTa + ΣTa + = ΣAr +
<Bottom of communication hole 8>
ΣTa + <ΣAr +
Here, Ta represents a neutral metal atom, and Ta + represents a metal ion, both of which contribute to the formation of a metal film. On the other hand, Ar + is an Ar ion and contributes to etching. Accordingly, Ta and Ta + reach sufficiently on the upper surface of the wafer, and Ar + also reaches sufficiently, and as a result, the film formation amount becomes “zero”.
In contrast, since the hole diameter is very small, Ta + and Ar + with high directivity reach the bottom of the communication hole 8, but Ta, which is a neutral metal atom with poor directivity, reaches. It is difficult to do. As a result, the bottom portion of the communication hole 8 is scraped off as much as Ta that contributes to film formation does not reach. The amount of scraping at this time is controlled by controlling the processing time of the first step. Here, for simplicity of explanation, it is assumed that one of Ta and Ta + formed is projected (etched) from the surface formed by collision of Ar + 1 each. Yes.

この第１ステップが終了したならば、次に第２ステップへ移行する。この第２ステップではバイアス電力を、領域Ａ２内のポイントＸ１以外の点、例えばＡ３に設定して、領域Ａ１の場合の成膜レートと比較して遥かに少ない僅かな厚さの金属膜を形成する。この結果、連通穴８の底部を除くウエハ表面の全体、すなわち、凹部５内の表面や連通穴８の側面に主バリヤ膜１０としてＴａ膜を成膜する。この場合にも、連通穴８の底部は、前述した理由により成膜レートよりもエッチングレートの方が大きいので、Ｔａ膜が付着することなく更に削り取られて行くことになる。このため、削り込み窪み部１２の窪み形状は更に大きくなる。すなわちウエハ上面において”ΣＴａ＋ΣＴａ＋ ＞ΣＡｒ＋ ”であり、連通穴８の底部において”ΣＴａ＋ ＜ΣＡｒ＋ ”となる。また、この場合の底部のエッチングレートは、ウエハ上面に僅かに膜が堆積するように、成膜に寄与する金属粒子をスパッタイオンより多くなるように設定した分だけ、上記第１ステップの場合よりは少し小さくなる。 When this first step is completed, the process proceeds to the second step. In this second step, the bias power is set to a point other than the point X1 in the region A2, for example, A3, and a metal film having a slightly smaller thickness than the film formation rate in the region A1 is formed. To do. As a result, a Ta film is formed as the main barrier film 10 on the entire wafer surface excluding the bottom of the communication hole 8, that is, on the surface in the recess 5 and the side surface of the communication hole 8. Also in this case, the bottom of the communication hole 8 has a higher etching rate than the film formation rate for the reason described above, and therefore the Ta film is further scraped away without adhering. For this reason, the hollow shape of the cut hollow 12 is further increased. That is, “ΣTa + ΣTa + > ΣAr + ” on the upper surface of the wafer, and “ΣTa + <ΣAr + ” on the bottom of the communication hole 8. In this case, the etching rate at the bottom is set so that the metal particles contributing to the film formation are more than the sputter ions so that the film is slightly deposited on the upper surface of the wafer. Is a little smaller.

このように、上記第１ステップにおいてウエハ表面における成膜量とスパッタエッチング量とが釣り合っているので、図４（Ｃ）のプロセス終了後においても図４（Ｂ）における下地膜１０Ａの厚みは変わらない。このため下地膜１０Ａとしては、削り込み窪み部１２の穴の深さによらず、その厚みがウエハ表面において例えば３．５ｎｍ、連通穴８の底部において１．０ｎｍとすることができ、１０ｎｍ以下であり、より好ましい５ｎｍ以下の極薄に設定されている。   Thus, since the film formation amount on the wafer surface and the sputter etching amount are balanced in the first step, the thickness of the base film 10A in FIG. 4B changes even after the process in FIG. 4C is completed. Absent. Therefore, the base film 10A can have a thickness of, for example, 3.5 nm on the wafer surface and 1.0 nm at the bottom of the communication hole 8 regardless of the depth of the hole in the cut-out depression 12, and 10 nm or less. It is set to an extremely thin thickness of 5 nm or less, which is more preferable.

一方、従来における成膜方法では、図１２（Ａ）においてバリヤ層１０の厚みは、削り込み窪み部の穴の深さにより変わり、その深さを５０ｎｍ程度とした場合、ウエハ表面において６０ｎｍ位必要となる。これは図１２（Ｂ）のＡｒエッチングプロセスにて、ウエハ表面も同時にエッチングされるからである。さらにウエハ表面で６０ｎｍの下地膜が形成されていると、連通穴底部において１０ｎｍ〜２０ｎｍ程のかなり厚いバリヤ層が形成されるのは避けられず、これはエッチングプロセス（図１２（Ｂ））初期においては、削り込み窪み部が形成されずバリヤ層のみがエッチングされることを示している。   On the other hand, in the conventional film forming method, in FIG. 12A, the thickness of the barrier layer 10 varies depending on the depth of the hole in the cut-in recess, and when the depth is about 50 nm, about 60 nm is required on the wafer surface. It becomes. This is because the wafer surface is simultaneously etched by the Ar etching process of FIG. Furthermore, if a 60 nm undercoat film is formed on the wafer surface, it is inevitable that a fairly thick barrier layer of about 10 nm to 20 nm is formed at the bottom of the communication hole, which is the initial stage of the etching process (FIG. 12B). Shows that only the barrier layer is etched without forming the etched recess.

また本願においては上記第１及び第２ステップを通じて、ウエハ表面における成膜量が略ゼロになるよう条件設定されているので、図１２（Ｂ）にて説明したように凹部の側面に堆積突起物１８が生ずることはない。またここで形成される削り込み窪み部１２の深さは、連通穴底部の下地膜が極薄であることから、凹部の幅Ｌ２（図１３参照）に関係なくウエハ面内において略均一化することが出来る。   Further, in the present application, the conditions are set so that the film formation amount on the wafer surface becomes substantially zero through the first and second steps. Therefore, as described with reference to FIG. 18 does not occur. Further, the depth of the etched recess 12 formed here is substantially uniform in the wafer plane regardless of the width L2 of the recess (see FIG. 13) because the base film at the bottom of the communication hole is extremely thin. I can do it.

ここで理想的には、上述したように、連通穴８の底部（削り込み窪み部１２の底部）にはＴａ膜は付着しないが、実際には、上記第１及び第２ステップにおいてこの底部にも僅かなＴａ膜（主バリヤ膜）が付着することは避けることができない。すなわち、図５は主バリヤ膜の成膜時（図４（Ｄ）参照）の連通穴の底部（削り込み窪み部１２の底部）を示す部分拡大図であり、連通穴５の側壁に付着する主バリヤ膜（Ｔａ膜）１０Ｂの厚さＨ１はかなり厚くなるが、この底部にも僅かな厚さＨ２ではあるが、主バリヤ膜１０Ｂが付着してしまう。この厚さＨ２は例えば１ｎｍ程度である。   Ideally, as described above, the Ta film does not adhere to the bottom portion of the communication hole 8 (the bottom portion of the cut-in recess portion 12), but actually, the Ta film does not adhere to the bottom portion in the first and second steps. However, a slight Ta film (main barrier film) cannot be avoided. That is, FIG. 5 is a partially enlarged view showing the bottom part of the communication hole (the bottom part of the cut-in recess part 12) when the main barrier film is formed (see FIG. 4D), and adheres to the side wall of the communication hole 5. Although the thickness H1 of the main barrier film (Ta film) 10B becomes considerably thick, the main barrier film 10B adheres to the bottom portion even though it has a slight thickness H2. This thickness H2 is, for example, about 1 nm.

更に好ましくないことに、この底部近傍においてはＴａ＋ イオンがバイアス電力により引き込まれているために、Ｔａ＋ イオンがＣｕ配線層２中に打ち込まれてしまい、ここに電気抵抗上昇の原因となるＴａ・Ｃｕ混合層１００が形成されてしまう。この結果、この状態でＣｕシード膜を形成し、更にＣｕメッキを施した場合には、上記Ｔａ・Ｃｕ混合層１００や厚さＨ２のＴａ膜よりなる主バリヤ膜１０Ｂによる影響を受けて、この部分における接続電気抵抗が増大してしまう、という不都合が生じてしまう。 Further undesirably, Ta + ions are attracted by bias power in the vicinity of the bottom, so that Ta + ions are implanted into the Cu wiring layer 2, and this causes an increase in electrical resistance. -Cu mixed layer 100 will be formed. As a result, when a Cu seed film is formed in this state and Cu plating is further performed, it is affected by the main barrier film 10B made of the Ta / Cu mixed layer 100 or the Ta film of thickness H2, There arises a disadvantage that the connection electric resistance in the portion increases.

尚、ここでは第１及び第２ステップの両方を行った場合を示したが、第１ステップにおいてもウエハ表面や凹部５や連通穴８の側壁等にも非常に僅かにＴａ膜が堆積しＴａＮ／Ｔａバリヤ膜を形成するので、第１及び第２ステップの内のいずれか一方のみを行ってもよい。この場合にも、上記Ｔａ・Ｃｕ混合層１００や厚さＨ２のＴａ膜による電気抵抗の問題は生ずる。
そこで、本発明では、上記厚さＨ２のＴａ膜やＴａ・Ｃｕ混合層１００の問題を除去するために、次に行う補助シード膜形成工程で、上記厚さＨ２のＴａ膜やＴａ・Ｃｕ混合層１００を除去するようにしている。
すなわち、上述のように、ＴａＮ膜とＴａ膜の積層構造よりなるバリヤ層１０を形成するバリヤ層形成工程が終了したならば、次に本発明の特徴とする補助シード膜形成工程へ移行する。 Although the case where both the first and second steps are performed is shown here, a Ta film is deposited very slightly on the wafer surface, the concave portion 5 and the side wall of the communication hole 8 in the first step as well. Since the / Ta barrier film is formed, only one of the first and second steps may be performed. Also in this case, there arises a problem of electrical resistance due to the Ta / Cu mixed layer 100 and the Ta film having a thickness of H2.
Therefore, in the present invention, in order to eliminate the problem of the Ta film with the thickness H2 and the Ta / Cu mixed layer 100, the Ta film with the thickness H2 and the Ta / Cu mixed layer are formed in the next auxiliary seed film forming step. The layer 100 is removed.
That is, as described above, when the barrier layer forming process for forming the barrier layer 10 having the laminated structure of the TaN film and the Ta film is completed, the process proceeds to the auxiliary seed film forming process, which is a feature of the present invention.

まず、このウエハＷを金属ターゲット７８がタンタルでなく銅により形成された図１に示す構成と同じ構成の成膜装置内へ搬入し、図４（Ｅ）に示すように上記削り込み窪み部１２の底部を更に削って凹部５内や連通穴８内の表面を含むウエハ表面に第２の金属を含む薄膜よりなるメッキ用の補助シード膜１４Ａを形成する。ここで第２の金属としてはＣｕを用い、上記補助シード膜１４ＡはＣｕ膜よりなる。ここでは、Ｃｕ膜よりなる補助シード膜１４Ａを形成する際に、削り込み窪み部１２の底部を打ち抜いて更に削り取りつつ、ウエハの上面側は勿論のこと、この連通穴８や凹部５の側面にＣｕ膜をそれぞれ堆積させ、しかも凹部５内の段部の角部１０２に悪影響を与えないようなプロセス条件を設定する。   First, this wafer W is loaded into a film forming apparatus having the same configuration as that shown in FIG. 1 in which the metal target 78 is formed of copper instead of tantalum, and the above-described etched recess 12 is shown in FIG. Then, an auxiliary seed film 14A for plating made of a thin film containing the second metal is formed on the wafer surface including the surfaces in the recess 5 and the communication hole 8. Here, Cu is used as the second metal, and the auxiliary seed film 14A is made of a Cu film. Here, when forming the auxiliary seed film 14A made of a Cu film, the bottom of the cut-in recess 12 is punched out and further scraped off, and not only on the upper surface side of the wafer but also on the side surface of the communication hole 8 and the recess 5 Process conditions are set such that Cu films are deposited and do not adversely affect the corners 102 of the steps in the recesses 5.

このようなプロセス条件としては、例えば従来方法でＣｕ膜をプラズマスパッタリングで形成する場合には、プロセス圧力は例えば５ｍＴｏｒｒ程度に設定していたが、本発明の場合には、プロセス圧力をかなり高くして、例えば３０〜９０ｍＴｏｒｒの範囲内に設定する。また、バイアス電力は、例えば１００〜２５０ワット（０．３２Ｗ／ｃｍ２ 〜０．８Ｗ／ｃｍ２ ）の範囲内に設定する。 As such process conditions, for example, when a Cu film is formed by plasma sputtering by a conventional method, the process pressure is set to about 5 mTorr. However, in the present invention, the process pressure is considerably increased. For example, it is set within the range of 30 to 90 mTorr. The bias power is set within a range of 100 to 250 watts (0.32 W / cm 2 to 0.8 W / cm 2 ), for example.

更には、プラズマ発生源７０におけるプラズマを形成するための電力、すなわち高周波電源７４の電力は０．５〜２キロワットの範囲内に設定する。
前述したように、特にプロセス圧力を上述したような範囲に設定することにより、プラズマの濃度を高めると共に、ウエハ上面側においては主として膜付けの因子となる銅の中性金属原子の量を、エッチングの因子となるＣｕ＋ イオンとＡｒ＋ イオンの合計イオンよりも多くして中性金属原子が優勢となるような状態にし、且つ連通穴８の深い部分においては銅の中性金属原子をほとんどなくしてバイアス電力によって引き込まれるＣｕ＋ イオンやＡｒ＋ イオンを中性金属原子よりも多くしてこれらのイオンが優勢となるような状態にする。 Furthermore, the power for forming plasma in the plasma generation source 70, that is, the power of the high-frequency power source 74 is set in the range of 0.5 to 2 kilowatts.
As described above, by setting the process pressure in the above-described range, the plasma concentration is increased, and the amount of neutral metal atoms of copper, which is mainly a film forming factor, is etched on the upper surface side of the wafer. In this state, the neutral metal atoms become dominant by increasing the total number of Cu + ions and Ar + ions, and the copper neutral metal atoms are almost eliminated in the deep portion of the communication hole 8. Then, Cu + ions and Ar + ions that are attracted by the bias power are made larger than neutral metal atoms so that these ions become dominant.

この結果、上述したように削り込み窪み部１２の底部を更に下方へ削り取りつつ、それ以外の表面には薄くＣｕ膜よりなる補助シード膜１４Ａを堆積することができる。ここで上述のように、削り込み窪み部１２の底部は更に削り取られるので、ここに位置したＴａ・Ｃｕ混合層１００を削り取って除去することができる。このような補助シード膜形成工程の処理は、プロセス圧力が異なる点を除いて、図３中の例えば領域Ａ２が用いられることになる。またここで、ＣｕとＣｕ＋イオンの付着力はＴａのそれに比べて低いため、バイアス電力のＡ２領域（図３参照）では、Ｃｕ＋イオンは堆積したＣｕ膜に対しエッチングの因子として働らく。   As a result, as described above, the auxiliary seed film 14 </ b> A made of a thin Cu film can be deposited on the other surface while further shaving the bottom of the shaving depression 12 further downward. Here, as described above, the bottom portion of the cut-in hollow portion 12 is further cut away, so that the Ta / Cu mixed layer 100 located here can be cut off and removed. For example, the region A2 in FIG. 3 is used for the process of the auxiliary seed film forming step except that the process pressure is different. Here, since the adhesion force between Cu and Cu + ions is lower than that of Ta, Cu + ions act as an etching factor on the deposited Cu film in the A2 region of bias power (see FIG. 3).

このようにして、補助シード膜形成工程が終了したならば、次に、本シード膜形成工程へ移行し、ここではプラズマ電力を図３中の領域Ａ１に設定して従来方法と同様な条件に設定し、図４（Ｆ）に示すようにウエハ上面のみならず、凹部５内の側壁及び底部にも薄く銅よりなる本シード層１４Ｂを形成する。これにより、補助シード膜１４Ａと本シード膜１４Ｂの積層構造よりなるシード層１４を形成することになる。   When the auxiliary seed film forming process is completed in this way, the process proceeds to the present seed film forming process. Here, the plasma power is set in the region A1 in FIG. Then, as shown in FIG. 4 (F), the seed layer 14B made of copper is formed thinly not only on the wafer upper surface but also on the side wall and bottom of the recess 5. As a result, the seed layer 14 having a laminated structure of the auxiliary seed film 14A and the main seed film 14B is formed.

尚、上記のような銅の金属ターゲットが装着された成膜装置は、先のタンタルの金属ターゲットが装着された成膜装置に真空引き可能になされたトランスファチャンバを介して連結すればよく、半導体ウエハＷを大気に晒すことなく真空雰囲気中で両成膜装置間に亘って搬送することができる。
このようにして、シード層１４を形成したならば、ウエハＷを成膜装置より取り出して、これに通常のメッキ処理を施すことによりメッキ工程を行い、図４（Ｇ）に示すように凹部５内を銅よりなる配線層１６の材料により完全に埋め込むことになる。 Note that the film forming apparatus on which the copper metal target is mounted as described above may be connected to the film forming apparatus on which the tantalum metal target is mounted via a transfer chamber that can be evacuated. The wafer W can be transferred between both film forming apparatuses in a vacuum atmosphere without being exposed to the air.
After the seed layer 14 is formed in this way, the wafer W is taken out from the film forming apparatus, and a plating process is performed by subjecting the wafer W to a normal plating process. As shown in FIG. The inside is completely filled with the material of the wiring layer 16 made of copper.

次に、図４（Ｈ）に示すように、ウエハ上面の不要な部分を研磨により削り取り、上層の配線層１６の形成を完了することになる。
このように、上記実施例においては、バリヤ層１０や補助シード膜１４Ａ等の成膜時のプロセス条件を適切に選択することにより、凹部５の最下層の底部のみを選択的に削り取りつつ凹部５内の表面を含むウエハの表面全域に薄膜を形成することができ、しかも凹部５の幅に依存することなく同じ深さだけ底部を削り取って同じ深さの削り込み窪み部１２を形成することができ、更には削り込み窪み部１２の底部の電気抵抗上昇の原因となる例えばＴａ・Ｃｕ混合層１００を取り除きつつ凹部５の側面や上面に薄膜を形成することができる。 Next, as shown in FIG. 4H, unnecessary portions on the upper surface of the wafer are scraped off by polishing to complete the formation of the upper wiring layer 16.
As described above, in the above-described embodiment, by appropriately selecting the process conditions at the time of film formation of the barrier layer 10 and the auxiliary seed film 14A and the like, the recess 5 A thin film can be formed over the entire surface of the wafer including the inner surface, and the bottom portion is scraped by the same depth without depending on the width of the recess 5 to form the cut-in recess portion 12 having the same depth. Furthermore, a thin film can be formed on the side surface and the upper surface of the recess 5 while removing, for example, the Ta / Cu mixed layer 100 that causes an increase in the electrical resistance at the bottom of the cut-out recess 12.

ここで上記バリヤ層形成工程（第１及び第２ステップ）の設定条件、すなわち図３中において領域Ａ２内を実現できる設定条件は以下の通りである。
プラズマ電力：５００〜６０００Ｗ
直流電力 ：１００〜１２０００Ｗ
バイアス電力：１００〜２０００Ｗ
実際には、前述したように、上記３つの条件を適宜選択することにより、領域Ａ２内に動作点を設定することになる。この場合、領域Ａ２以外の部分に動作点を設定すると削り込み窪み部１２が十分に形成されないので、いわゆるパンチスルー構造を形成することができなくなってしまう。
また、他のプロセス条件として、Ａｒガスの流量は５０〜１０００ｓｃｃｍ程度の範囲内、プロセス圧力は０．００１Ｔｏｒｒ（０．１Ｐａ）〜０．１Ｔｏｒｒ（１３．３Ｐａ）程度の範囲内である。 Here, the setting conditions of the barrier layer forming step (first and second steps), that is, the setting conditions that can realize the area A2 in FIG. 3 are as follows.
Plasma power: 500-6000W
DC power: 100-12000W
Bias power: 100-2000W
Actually, as described above, the operating point is set in the region A2 by appropriately selecting the above three conditions. In this case, if the operating point is set in a portion other than the region A2, the cut-in hollow portion 12 is not sufficiently formed, so that a so-called punch-through structure cannot be formed.
As other process conditions, the flow rate of Ar gas is in the range of about 50 to 1000 sccm, and the process pressure is in the range of about 0.001 Torr (0.1 Pa) to 0.1 Torr (13.3 Pa).

また上記バリヤ層形成工程では、下地膜１０ＡとしてＴａＮ膜を形成した場合を例にとって説明したが、これに代えて、下地膜１０ＡとしてＴａ膜を形成するようにしてもよい。この場合には、下地膜１０ＡとなるＴａ膜上にＴａ膜１０Ｂが形成されるので、成膜条件の異なるＴａ膜同士の２層構造で、バリヤ層１０が形成されることになる。   Further, in the barrier layer forming step, the case where a TaN film is formed as the base film 10A has been described as an example, but instead, a Ta film may be formed as the base film 10A. In this case, since the Ta film 10B is formed on the Ta film serving as the base film 10A, the barrier layer 10 is formed with a two-layer structure of Ta films having different film formation conditions.

ここで、本発明方法と従来方法により形成した削り込み窪み部１２について評価を行った結果、従来方法により形成した場合には、凹部５の上端開口部に堆積突起物が形成されて好ましくなかったが、本発明方法の場合には、堆積突起物１８は生じておらず、良好な状態で削り込み窪み部１２を形成できることが確認できた。   Here, as a result of evaluating the shaving depression 12 formed by the method of the present invention and the conventional method, when formed by the conventional method, a deposition protrusion was formed at the upper end opening of the recess 5, which was not preferable. However, in the case of the method of the present invention, it was confirmed that the deposited protrusions 18 were not generated, and it was possible to form the cut recess 12 in a good state.

次に、凹部５の底部に形成される削り込み窪み部１２のアスペクト比の依存性について評価を行ったので、その評価結果について説明する。
図６は凹部のアスペクト比と底部の銅エッチングレートとの関係を示すグラフである。ここでは凹部は２段階の段部状ではなく１段の凹部として形成されたものを用いた。図６において、特性Ａは従来方法の場合を示し、特性Ｂは本発明方法の場合を示している。 Next, since the evaluation of the dependency of the aspect ratio of the cut recess 12 formed at the bottom of the recess 5 was performed, the evaluation result will be described.
FIG. 6 is a graph showing the relationship between the aspect ratio of the recess and the copper etching rate at the bottom. Here, the concave portion is not a two-stage step shape but is formed as a one-step concave portion. In FIG. 6, characteristic A shows the case of the conventional method, and characteristic B shows the case of the method of the present invention.

具体的には従来方法においては、種々のアスペクト比を持つ凹部に対し、ウエハ表面にて略６０ｎｍのバリヤ層をプラズマスパッタし、その後所定時間Ａｒエッチングを施した。この時形成される削り込み窪み部の深さを測定し、銅のエッチングレートとした。また本発明方法においては、種々のアスペクト比を持つ凹部に対し、ウエハ表面にて略４ｎｍの下地膜をプラズマスパッタし、その後、上記従来方法と同じ所定時間だけ第１ステップを施した。さらにこの時形成される削り込み窪み部の深さを測定し、銅のエッチングレートとした。   Specifically, in the conventional method, a barrier layer of approximately 60 nm is plasma sputtered on the wafer surface with respect to the recesses having various aspect ratios, and then Ar etching is performed for a predetermined time. The depth of the cut recess formed at this time was measured and used as the copper etching rate. Further, in the method of the present invention, a base film of about 4 nm was plasma sputtered on the wafer surface for the concave portions having various aspect ratios, and then the first step was performed for the same predetermined time as in the conventional method. Further, the depth of the cut recess formed at this time was measured to obtain a copper etching rate.

図６から明らかなように、特性Ａ、Ｂのいずれにおいてもアスペクト比が小さい時には、アスペクト比が大きい場合に較べて凹部底部への成膜量が増えることから銅のエッチングレートが減少する。また、特性Ａに示す従来方法の場合は、アスペクト比が増加するに従って銅のエッチングレートが変化しており、従って、アスペクト比の相異によって削り込み窪み部１２の深さが変化することを意味し、好ましくないことが判る。これに対して、特性Ｂに示す本発明方法の場合には、アスペクト比が２以下では銅のエッチングレートが大きく変化しているが、アスペクト比２以上では銅のエッチングレートは略一定になっているのが判る。   As is apparent from FIG. 6, when the aspect ratio is small in both characteristics A and B, the amount of film formation on the bottom of the recess is increased as compared with the case where the aspect ratio is large, so that the etching rate of copper decreases. In the case of the conventional method shown in the characteristic A, the copper etching rate changes as the aspect ratio increases. Therefore, it means that the depth of the dent portion 12 changes depending on the aspect ratio. And it turns out that it is not preferable. On the other hand, in the case of the method of the present invention shown in the characteristic B, the copper etching rate greatly changes when the aspect ratio is 2 or less, but the copper etching rate becomes substantially constant when the aspect ratio is 2 or more. I can see that.

ここで一般的な凹部５では、アスペクト比は２以上が多いので、従って、本発明方法によれば、アスペクト比に関係なく、削り込み窪み部１２の深さを略均一化でき、良好な結果を得られることが確認できた。このように、削り込み窪み部１２の深さは、凹部５の形状による影響を受けないので、凹部の幅に依存することなく、常に同じ深さの削り込み窪み部を形成することができる。   Here, the general recess 5 has an aspect ratio of 2 or more. Therefore, according to the method of the present invention, the depth of the cut recess 12 can be made substantially uniform regardless of the aspect ratio, and good results are obtained. It was confirmed that As described above, the depth of the cut recess 12 is not affected by the shape of the recess 5, and therefore the cut recess having the same depth can always be formed without depending on the width of the recess.

次に、図４（Ｅ）に示す補助シード膜形成工程のプロセス条件について評価を行う。
まず、図４（Ｄ）に示す工程で削り込み窪み部１２の底部に生じた厚さＨ２のＴａ膜１０Ｂや電気抵抗の大きなＴａ・Ｃｕ混合層１００を取り除くためには、一般的には比較的低いプロセス圧力、例えば５ｍＴｏｒｒ程度の圧力下にてＡｒガスによるプラズマスパッタを行って上記Ｔａ・Ｃｕ混合層１００等を取り除くことが考えられる。しかし、この場合には、上記削り込み窪み部１２における厚さＨ２のＴａ膜１０ＢやＴａ・Ｃｕ混合層１００を取り除くことができるが、これと同時に、ウエハ表面の全体、特に、凹部５の段部の角部（１０２：図４参照）等にＡｒガスのスパッタにより大きなダメージを与えてしまうので好ましくない。 Next, the process conditions of the auxiliary seed film forming step shown in FIG.
First, in order to remove the Ta film 10B having a thickness of H2 and the Ta / Cu mixed layer 100 having a large electric resistance generated at the bottom of the cut-out depression 12 in the step shown in FIG. It is conceivable to remove the Ta / Cu mixed layer 100 and the like by performing plasma sputtering with Ar gas under a low process pressure, for example, about 5 mTorr. However, in this case, the Ta film 10B having a thickness H2 and the Ta / Cu mixed layer 100 in the etched recess 12 can be removed, but at the same time, the entire wafer surface, particularly the step of the recess 5 is provided. This is not preferable because the corner portion (102: see FIG. 4) of the portion is damaged by Ar gas sputtering.

そこで、本発明では、図３中の領域Ａ２の部分を利用して、金属ターゲットを用いて削り込み窪み部１２の底部を更に下方向へ削り取ってＴａ・Ｃｕ混合層１００を除去しつつ、その他のウエハ面には金属膜を僅かに堆積するようにするが、この場合、次工程でＣｕ膜よりなる本シード膜１４Ｂ（図４（Ｆ）参照）を付着させるので、ここでは金属ターゲットとしてこの本シード膜１４Ｂと同じ材料であるＣｕを用いることとし、これによって結果的にＣｕ膜よりなる補助シード膜１４Ａが堆積されることになる。   Therefore, in the present invention, using the portion of the region A2 in FIG. 3, the bottom of the dent portion 12 is further scraped downward using a metal target to remove the Ta / Cu mixed layer 100, In this case, the seed film 14B (see FIG. 4 (F)) made of a Cu film is attached in the next step, so here the metal target is used as a metal target. Cu, which is the same material as the seed film 14B, is used, and as a result, an auxiliary seed film 14A made of a Cu film is deposited.

ここで、Ｃｕ金属ターゲットを用いて補助シード膜１４Ａを堆積しつつ削り込み窪み部１２を更に深く削り取る場合、上述のようにプロセス圧力を低く設定すると原子やイオンの平均自由工程が大きくなってウエハ表面への衝突回数が増加してダメージが増加してしまう。従って、プロセス圧力を或る程度以上高くして、具体的には、本発明ではプロセス圧力を３０〜９０ｍＴｏｒｒの範囲内に設定し、イオンによるウエハ表面のダメージを抑制しつつ金属膜を堆積させ、これと同時に削り込み窪み部１２の底部を更に深く削り取るようにしている。   Here, when the auxiliary seed film 14A is deposited using the Cu metal target and the cut recess 12 is further deeply cut, if the process pressure is set low as described above, the mean free process of atoms and ions becomes large and the wafer becomes large. The number of collisions with the surface increases and damage increases. Therefore, the process pressure is increased to some extent, specifically, in the present invention, the process pressure is set within a range of 30 to 90 mTorr, and a metal film is deposited while suppressing damage of the wafer surface due to ions, At the same time, the bottom of the cut-in recess 12 is further deepened.

図７はこの時の状況の一部を示しており、プロセス圧力が低い時と高い時のＣｕ金属粒子の動向を模式的に示す図である。ここでは、凹部に図１に示すような高周波を用いた成膜装置でＣｕ金属ターゲットでスパッタする状況を示しており、図７（Ａ）はプロセス圧力が低い場合、例えば５ｍＴｏｒｒ（従来方法）を示し、図７（Ｂ）はプロセス圧力が高い場合、例えば５０ｍＴｏｒｒ（本発明方法）を示している。   FIG. 7 shows a part of the situation at this time, and is a diagram schematically showing the trend of Cu metal particles when the process pressure is low and high. Here, a situation is shown in which the Cu metal target is sputtered by a film forming apparatus using a high frequency as shown in FIG. 1 in the recess, and FIG. 7A shows, for example, 5 mTorr (conventional method) when the process pressure is low. FIG. 7B shows, for example, 50 mTorr (the method of the present invention) when the process pressure is high.

これによれば、図７（Ａ）に示す従来方法の場合には、プロセス圧力が低いことからイオンや各原子の平均自由工程が長くなり、この結果、Ｃｕ＋ イオンがウエハ表面に多数衝突して先に堆積していたＴａ膜等に多くのダメージを与える一方、堆積したＣｕが再び飛ばされてＣｕ堆積量は少なくなる。これに対して、図７（Ｂ）に示す本発明方法の場合には、Ｃｕの雲１１０が処理空間に発生してイオンや各原子の平均自由工程が短くなり、そして、Ｃｕ＋ イオンでたたかれて堆積膜中から飛び出したＣｕ金属原子が上記Ｃｕの雲１１０で跳ね返されて、このＣｕ金属原子が再びウエハ表面に堆積するように挙動する。この結果、この図７（Ｂ）に示す場合には、ウエハ表面へのＣｕ堆積量は多くなる。従って、図７（Ｂ）に示すような状態において、バイアス電力をコントロールすることにより、中性金属原子を除いてＣｕ＋ イオンやＡｒ＋ イオンは下方向へ強く引き込まれて凹部の底部をスパッタして削り取ることになる。 According to this, in the case of the conventional method shown in FIG. 7A, since the process pressure is low, the mean free path of ions and each atom becomes long, and as a result, many Cu + ions collide with the wafer surface. While much damage is caused to the previously deposited Ta film or the like, the deposited Cu is re-flighted and the amount of Cu deposition is reduced. In contrast, in the case of the present invention the method shown in FIG. 7 (B), the mean free path of the cloud 110 of Cu occurs in the processing space ion and each atom is shortened, and was a Cu + ions The Cu metal atoms that jump out of the deposited film are rebounded by the Cu cloud 110, and the Cu metal atoms behave again to be deposited on the wafer surface. As a result, in the case shown in FIG. 7B, the amount of Cu deposited on the wafer surface increases. Therefore, in the state shown in FIG. 7B, by controlling the bias power, Cu + ions and Ar + ions are strongly attracted downward except for the neutral metal atoms, and the bottom of the recess is sputtered. Will be scraped off.

次に、補助シード膜形成工程におけるプラズマ電力についての評価を示す。
図８はこの評価結果を示し、プラズマ電力とバイアス電力とを種々変更した時のＣｕ膜の成膜レートを示すグラフである。ここではプロセス圧力を５０ｍＴｏｒｒに一定に維持すると共に、金属ターゲットに供給する直流電力を３．２ｋＷに維持した。そして、バイアス電力を０〜２００ワット［Ｗ］の範囲で変更した。ここでプラズマ電力に関しては、図８（Ａ）は４ｋＷ、図８（Ｂ）は３ｋＷ、図８（Ｃ）は２ｋＷ、図８（Ｄ）は１ｋＷをそれぞれ示す。
図から明らかなように、プラズマ電力が３ｋＷ（図８（Ｂ））及び４ｋＷ（図８（Ａ））の場合には、バイアス電力１００Ｗ以上では成膜レートが”０”になっており、利用することができない。 Next, evaluation of plasma power in the auxiliary seed film forming step will be described.
FIG. 8 shows the evaluation results, and is a graph showing the deposition rate of the Cu film when the plasma power and the bias power are variously changed. Here, the process pressure was kept constant at 50 mTorr, and the DC power supplied to the metal target was kept at 3.2 kW. The bias power was changed in the range of 0 to 200 watts [W]. 8A shows 4 kW, FIG. 8B shows 3 kW, FIG. 8C shows 2 kW, and FIG. 8D shows 1 kW.
As is clear from the figure, when the plasma power is 3 kW (FIG. 8B) and 4 kW (FIG. 8A), the deposition rate is “0” when the bias power is 100 W or more, Can not do it.

これに対して、プラズマ電力が２ｋＷ（図８（Ｃ））の場合には、バイアス電力が１００Ｗを超えても僅かにＣｕ膜が堆積しており、或る程度使用可能である。またプラズマ電力が１ｋＷ（図８（Ｄ））の場合には、バイアス電力が０〜２００Ｗの範囲において、十分にＣｕ膜が堆積しており、良好であることが確認できた。
また、グラフには記載されていないが、プラズマ電力が０．５ｋＷの場合についても上記と同様な実験を行ったところ、十分に利用可能であることが判った。更に、プラズマ電力を０．５ｋＷより小さく設定した場合には、プラズマを安定的に発生させることができなかった。従って、プラズマ電力は０．５〜２ｋＷの範囲内に設定することが良好であることが確認できた。 On the other hand, when the plasma power is 2 kW (FIG. 8C), the Cu film is slightly deposited even when the bias power exceeds 100 W, and can be used to some extent. Further, when the plasma power was 1 kW (FIG. 8D), the Cu film was sufficiently deposited in the range of the bias power of 0 to 200 W, and it was confirmed that the film was good.
Although not shown in the graph, the same experiment as described above was performed when the plasma power was 0.5 kW, and it was found that the plasma power was sufficiently usable. Furthermore, when the plasma power is set lower than 0.5 kW, plasma cannot be generated stably. Therefore, it was confirmed that the plasma power is preferably set in the range of 0.5 to 2 kW.

また補助シード膜形成工程におけるバイアス電力に関しては、実験の結果、１００〜２５０Ｗの範囲が好ましく、バイアス電力が１００Ｗよりも小さい場合には、イオンの引き込みが弱くなり過ぎてしまって、削り込み窪み部１２の底部を更に削り取ることができず、また、バイアス電力が２５０Ｗよりも大きい場合には、ウエハ表面等に対するダメージが過度に大きくなり、またＣｕ成膜量が小さくなりすぎるので好ましくない。   As for the bias power in the auxiliary seed film formation step, the range of 100 to 250 W is preferable as a result of the experiment. When the bias power is smaller than 100 W, the ion attraction becomes too weak, and the etched depression If the bottom of 12 cannot be further cut off and the bias power is larger than 250 W, damage to the wafer surface and the like will be excessively large, and the amount of Cu film formation will be too small.

次に、本発明方法の第２実施例について説明する。
図９は本発明方法の第２実施例の工程の一部を示す図である。本発明方法では先の図４に示す第１実施例における、図４（Ｄ）に示すＴａ膜よりなる主バリヤ膜１０Ｂを形成する工程と、図４（Ｅ）に示す補助シード膜１４Ａを形成する工程との間に、図９（Ａ）に示すように、第３の金属を含む補助バリヤ膜１０Ｃを形成する補助バリヤ膜形成ステップを行う。ここで、第３の金属としては、例えばＲｕ（ルテニウム）等を用いることができる。このＲｕ膜よりなる補助バリヤ膜１０Ｃを、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いて、凹部５や連通穴８等の内面を含んだ表面全体に形成する。この結果、バリヤ層１０は、下地膜１０Ａと主バリヤ膜１０Ｂと補助バリヤ膜１０Cの３層構造となる。 Next, a second embodiment of the method of the present invention will be described.
FIG. 9 is a diagram showing a part of the steps of the second embodiment of the method of the present invention. In the method of the present invention, the step of forming the main barrier film 10B made of the Ta film shown in FIG. 4D and the auxiliary seed film 14A shown in FIG. 4E are formed in the first embodiment shown in FIG. 9A, an auxiliary barrier film forming step for forming an auxiliary barrier film 10C containing a third metal is performed. Here, for example, Ru (ruthenium) can be used as the third metal. The auxiliary barrier film 10C made of this Ru film is formed on the entire surface including the inner surfaces of the recess 5 and the communication hole 8 by using, for example, CVD (Chemical Vapor Deposition). As a result, the barrier layer 10 has a three-layer structure of the base film 10A, the main barrier film 10B, and the auxiliary barrier film 10C.

このように、Ｒｕ膜よりなる補助バリヤ膜１０Ｃを形成した場合には、このＲｕ膜が補助シード膜としても機能するので、この補助バリヤ膜１０Ｃの形成後は、図４（Ｅ）に示す補助シード膜１４Ａを形成した後に、図４（Ｆ）に示す本シード膜１０Ｂの形成工程を行うことなく直ちに図４（Ｇ）に示すメッキ工程に進むことができる。図９（Ｂ）はこの第２実施例の場合の最終的な断面形状を示しており、この場合、補助バリヤ膜１０Ｃと補助シード膜１４Ａとでシード層１４が形成されることになる。
またＲｕ膜よりなる補助バリヤ膜１０Ｃは、Ｃｕに対するシード膜としても機能するので、Ｃｕ膜の補助シード膜１４Ａを設けることなく、上記Ｒｕ膜の補助バリヤ膜１０Ｃ上に直接的にＣｕメッキを施すようにしてもよい。 Thus, when the auxiliary barrier film 10C made of the Ru film is formed, this Ru film also functions as an auxiliary seed film. Therefore, after the auxiliary barrier film 10C is formed, the auxiliary barrier film 10C shown in FIG. After forming the seed film 14A, it is possible to proceed immediately to the plating process shown in FIG. 4G without performing the formation process of the seed film 10B shown in FIG. FIG. 9B shows the final cross-sectional shape in the case of the second embodiment. In this case, the seed layer 14 is formed by the auxiliary barrier film 10C and the auxiliary seed film 14A.
Further, since the auxiliary barrier film 10C made of the Ru film also functions as a seed film for Cu, Cu plating is directly performed on the auxiliary barrier film 10C of the Ru film without providing the auxiliary seed film 14A of the Cu film. You may do it.

また、バリヤ層１０を形成するＴａ膜やＴａＮ膜を形成する際の方法は特に限定されず、例えばプラズマ電力等を短時間、例えば数秒間隔の供給と供給停止を繰り返し行って、薄膜を原子レベルの厚さで１層ずつ成膜する、いわゆるＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜してもよい。   Further, the method for forming the Ta film or TaN film for forming the barrier layer 10 is not particularly limited. For example, the plasma power is repeatedly supplied and stopped at intervals of several seconds, for example, at intervals of several seconds, so that the thin film is formed at the atomic level. Alternatively, the film may be formed by a so-called ALD (Atomic Layer Deposition) method in which each layer is formed with a thickness of 1 nm.

＜ＴａＮ膜の形成方法の変形例＞
次に、バリヤ１０の下地膜１０ＡとなるＴａＮ膜の形成方法の変形例について説明する。
周知のように、バリヤ層１０に用いるＴａＮ膜は、配線材料や埋め込み材料であるＣｕが層間絶縁膜である絶縁層４へ拡散することを防ぐものである。しかし、このＴａＮ膜は金属窒化膜であるために、Ｃｕと比べては勿論のこと、Ｔａ膜に比べても比抵抗がかなり高い。従って、このＴａＮ膜は、Ｃｕ配線が絶縁層４と接する部分では十分な厚さで存在することが必要であるが、ビアホール底、すなわち連通穴８の底部にある程度の厚さでもって存在すると、下層の配線層と接続されるビアホール底の部分のビア抵抗が上昇してＣｕ配線の電気的特性を悪化させるのみならず、信頼性も低下させてしまう。この現象は、配線材料がＣｕの場合に限らず、他の金属材料、例えばタングステン等の場合にも生ずる。 <Modification of TaN Film Formation Method>
Next, a modification of the method for forming the TaN film that will be the base film 10A of the barrier 10 will be described.
As is well known, the TaN film used for the barrier layer 10 prevents the wiring material or the embedded material Cu from diffusing into the insulating layer 4 as the interlayer insulating film. However, since this TaN film is a metal nitride film, the specific resistance is considerably higher than that of the Ta film as well as the Cu film. Therefore, the TaN film needs to be present at a sufficient thickness at the portion where the Cu wiring is in contact with the insulating layer 4, but if present at a certain thickness at the bottom of the via hole, that is, the bottom of the communication hole 8, The via resistance at the bottom of the via hole connected to the lower wiring layer is increased, not only deteriorating the electrical characteristics of the Cu wiring, but also reducing the reliability. This phenomenon occurs not only when the wiring material is Cu but also when other metal materials such as tungsten are used.

そこで、この変形例では、前述したパンチスループロセスとは別の方法で、ビアホールなどの連通穴８の底部のＴａＮ膜を選択的に除去するようにしている。具体的には、ＴａＮ膜の成膜時に、連通穴（ビアホール）８の底部に堆積するＴａＮ膜の厚みが、他の部分に堆積するＴａＮ膜の膜厚と比較して極端に少なくなるようにプロセス条件を設定し、その後、Ａｒエッチング等を行ってＴａＮ膜を削り取ることによってこの連通穴８の底部に堆積した僅かな厚みのＴａＮ膜を選択的に取り除くようにしている。   Therefore, in this modification, the TaN film at the bottom of the communication hole 8 such as a via hole is selectively removed by a method different from the punch-through process described above. Specifically, when the TaN film is formed, the thickness of the TaN film deposited on the bottom of the communication hole (via hole) 8 is extremely smaller than the thickness of the TaN film deposited on other parts. Process conditions are set, and then the TaN film is selectively removed by depositing at the bottom of the communication hole 8 by removing the TaN film by performing Ar etching or the like.

換言すれば、原子や分子の平均自由行程が比較的長い低圧下において、金属ターゲットから放出された中性のＴａ原子や中性のＮ原子はウエハの垂直成分に対してある程度の角度を持って入射してくるため、ビアホール底である連通穴８の底部に到達する確率は非常に少なくなるが、トレンチ６の側壁やトレンチ６の底部、すなわち段部には十分に成膜させることができる。   In other words, neutral Ta atoms and neutral N atoms released from the metal target have a certain angle with respect to the vertical component of the wafer under low pressure where the mean free path of atoms and molecules is relatively long. However, the probability of reaching the bottom of the communication hole 8 that is the bottom of the via hole is very small, but the film can be sufficiently formed on the side wall of the trench 6 and the bottom of the trench 6, that is, the step.

これに対して、電気を帯びているＴａイオンは、電気的な力によって進行方向が垂直方向に傾くが、連通穴８の側壁に成膜させるにはある程度、垂直方向に傾いたＴａ原子やＮ原子も必要である。それ故に、中性のＴａ原子や中性のＮ原子とＴａイオンとの比率を最適化することにより、ＴａＮ膜がトレンチ６の側壁、トレンチ６の底部（段部）及び連通穴８の側壁へは成膜しながら、連通穴８の底部には成膜し難い、という状態を創り出すことが必要である。   On the other hand, Ta ions charged with electricity are inclined in the vertical direction by an electric force, but in order to form a film on the side wall of the communication hole 8, Ta atoms or N Atoms are also needed. Therefore, by optimizing the ratio of neutral Ta atoms or neutral N atoms and Ta ions, the TaN film is transferred to the sidewall of the trench 6, the bottom (step) of the trench 6, and the sidewall of the communication hole 8. It is necessary to create a state where it is difficult to form a film on the bottom of the communication hole 8 while forming a film.

上記したような状態を創り出すプロセス条件に関しては、バイアス電力がゼロであり（図３中の縦軸）、プロセス圧力が８ｍＴｏｒｒ以下、好ましくは５ｍＴｏｒｒ以下である。また、ＩＣＰ電力であるプラズマ電力が、０．７５〜１．５ｋＷの範囲内、好ましくは０．８〜１．２５ｋＷの範囲内である。上述のようにして、ＴａＮ膜を形成したならば、後工程で、例えばＡｒエッチングを施すことにより、全体のＴａＮ膜のエッチングにより少しずつ取り除き、この場合、ＴａＮ膜が最も薄い連通穴８の底部のＴａＮ膜が最初に完全に取り除かれるので、この時点でエッチングを終了することにより、連通穴８の底部のＴａＮ膜のみを選択的に取り除くことが可能となる。   Regarding the process conditions for creating the state as described above, the bias power is zero (vertical axis in FIG. 3), and the process pressure is 8 mTorr or less, preferably 5 mTorr or less. Moreover, the plasma power which is ICP power is in the range of 0.75 to 1.5 kW, preferably in the range of 0.8 to 1.25 kW. If the TaN film is formed as described above, it is removed little by little by etching the entire TaN film by performing, for example, Ar etching in the subsequent process. In this case, the bottom of the communication hole 8 where the TaN film is the thinnest Since the TaN film is completely removed first, only the TaN film at the bottom of the communication hole 8 can be selectively removed by terminating the etching at this point.

次に、上記成膜工程を含む一連の流れについて図１０を参照しつつ説明する。図１０はＴａＮ膜を含むバリヤ層の形成方法の変形例の一部を示す工程図である。
まず、図４（Ａ）に示すように、表面にトレンチ６やビアホールのような連通穴８が形成されたウエハＷに対して、図１０（Ａ）に示すように、図１に示すような成膜装置３２を用いてＴａＮ膜の成膜処理を行って下地膜１０Ａを形成する。この場合、ウエハＷの最上の表面は勿論のこと、トレンチ６の側壁６Ａや連通穴８の側壁８Ａ及びトレンチ６の段部、すなわちトレンチの底部６Ｂへは成膜がそれぞれ十分に行われるが、連通穴８の底部８Ｂへは成膜が生じ難いようなプロセス条件に設定する。この結果、例えばウエハ最上面の膜厚Ｈ１を”１００”とすると、トレンチ６の底部６Ｂの膜厚Ｈ２を”５０”程度、連通穴８の底部８Ｂの膜厚Ｈ３を”２０”程度のように膜厚差を作り出すことができる。 Next, a series of flows including the film forming process will be described with reference to FIG. FIG. 10 is a process diagram showing a part of a modification of the method for forming a barrier layer including a TaN film.
First, as shown in FIG. 4 (A), as shown in FIG. 10 (A), as shown in FIG. A TaN film is formed using the film forming apparatus 32 to form the base film 10A. In this case, not only the uppermost surface of the wafer W but also the sidewall 6A of the trench 6, the sidewall 8A of the communication hole 8, and the step portion of the trench 6, that is, the bottom portion 6B of the trench are sufficiently formed. Process conditions are set so that film formation is unlikely to occur on the bottom 8B of the communication hole 8. As a result, for example, when the film thickness H1 on the top surface of the wafer is “100”, the film thickness H2 at the bottom 6B of the trench 6 is about “50”, and the film thickness H3 at the bottom 8B of the communication hole 8 is about “20”. A film thickness difference can be created.

上述したようなプロセス条件に関しては、前述したように、バイアス電力がゼロであり、プロセス圧力が８ｍＴｏｒｒ以下、好ましくは５ｍＴｏｒｒ以下である。またプラズマ電力が０．７５〜１．５ｋＷの範囲、好ましくは０．８〜１．２５ｋＷの範囲内である。このように、バイアス電力をゼロにしてエッチングがほとんど生じないような状態でＴａＮ膜の成膜を行う。ここでバイアス電力をゼロに設定しているが、ウエハＷにはプラズマによるシース電圧が例えば２０〜３０ボルト程度加わっており、これによりイオンがある程度、ウエハ側へ引き込まれている。   Regarding the process conditions as described above, as described above, the bias power is zero, and the process pressure is 8 mTorr or less, preferably 5 mTorr or less. The plasma power is in the range of 0.75 to 1.5 kW, preferably in the range of 0.8 to 1.25 kW. In this way, the TaN film is formed in a state where the bias power is zero and etching hardly occurs. Although the bias power is set to zero here, a sheath voltage by plasma is applied to the wafer W by about 20 to 30 volts, for example, and ions are attracted to the wafer side to some extent.

ここで上記バイアス電力を加えると、Ｔａイオンの引き込みが多くなり過ぎて、連通穴８の底部８Ｂに堆積する膜厚Ｈ３が大きくなり過ぎるので、好ましくない。また、プラズマ電力やプロセス圧力が大きくなると、中性元素に対するＴａイオンの占める割合が多くなる。プラズマ電力を１．５ｋＷより大きくすると、或いはプロセス圧力を８ｍＴｏｒｒよりも大きくすると、Ｔａイオンの占める割合が大きくなり過ぎてしまい、連通穴８の底部８Ｂに堆積するＴａＮ膜の膜厚Ｈ３が大きくなって、膜厚Ｈ３と他の部分の膜厚Ｈ１、Ｈ２との差が少なくなり過ぎてしまい、好ましくない。   If the bias power is applied here, Ta ions are attracted too much, and the film thickness H3 deposited on the bottom 8B of the communication hole 8 becomes too large. Further, as the plasma power and process pressure increase, the proportion of Ta ions to neutral elements increases. If the plasma power is made higher than 1.5 kW or the process pressure is made higher than 8 mTorr, the proportion occupied by Ta ions becomes too large, and the film thickness H3 of the TaN film deposited on the bottom 8B of the communication hole 8 increases. Therefore, the difference between the film thickness H3 and the film thicknesses H1 and H2 of other portions becomes too small, which is not preferable.

また逆に、プラズマ電力を０．７５ｋＷより小さくすると、中性元素に対するＴａイオンの占める割合が少なくなり過ぎ、本来、成膜すべきトレンチ６の底部６Ｂに対する成膜量が少なくなり過ぎ、好ましくない。尚、プロセス圧力は８ｍＴｏｒｒよりベース圧（１０−９Ｔｏｒｒ）近傍まで低下させても、上記したような特段の問題を生ずることはない。 Conversely, if the plasma power is lower than 0.75 kW, the proportion of Ta ions to neutral elements becomes too small, and the amount of film formation on the bottom 6B of the trench 6 to be originally formed becomes too small, which is not preferable. . Even if the process pressure is lowered from 8 mTorr to near the base pressure (10 −9 Torr), the above-mentioned special problem does not occur.

このように、ＴａＮ膜よりなる下地膜１０Ａを形成したならば、次に、図１０（Ｂ）に示すように、Ａｒスパッタを施すことにより、上記ＴａＮ膜よりなる下地膜１０Ａを薄く削り取る。この場合、全表面のＴａＮ膜がＡｒスパッタにより少しずつ削り取られて行くが、最も膜厚の薄い連通穴８の底部８Ｂの上に堆積している膜厚Ｈ３のＴａＮ膜が最初に選択的に削り取られてなくなり、僅かにオーバエッチングして下層配線層２を少し削りとったところで、エッチング処理を終了する。このようにして、連通穴８の底部８Ｂの部分のＴａＮ膜のみを完全に除去することができるので、この部分の抵抗、すなわちビア抵抗を小さくして電気特性を向上させることが可能となる。   After the base film 10A made of the TaN film is formed as described above, the base film 10A made of the TaN film is thinly cut by performing Ar sputtering as shown in FIG. 10B. In this case, the TaN film on the entire surface is gradually scraped off by Ar sputtering, but the TaN film having a film thickness H3 deposited on the bottom 8B of the communication hole 8 having the thinnest film thickness is selectively selected first. The etching process is terminated when the lower wiring layer 2 is slightly shaved by being slightly over-etched without being scraped off. In this way, only the TaN film at the bottom 8B of the communication hole 8 can be completely removed, so that the resistance of this part, that is, the via resistance can be reduced to improve the electrical characteristics.

上述のように、Ａｒスパッタ処理が完了したならば、例えば図１０（Ｃ）に示すように、例えばＣＶＤ処理を行うことによって、トレンチ６や連通穴８の全表面に例えばＲｕ膜よりなる補助バリヤ膜１０Ｃを形成する。これは図９（Ａ）に示す場合と同様な処理である。
これ以降は、図９（Ｂ）に示すように、シード膜１４Ａを成膜してＣｕメッキを施すようにしてもよいし、或いはこのＲｕ膜よりなる補助バリヤ膜１０Ｃはシード膜としても機能するので、この上に直接Ｃｕメッキ処理を施すようにしてもよく、後工程の処理の種類は特に限定されない。 As described above, when the Ar sputtering process is completed, for example, as shown in FIG. 10C, an auxiliary barrier made of, for example, a Ru film is formed on the entire surface of the trench 6 or the communication hole 8 by performing, for example, a CVD process. A film 10C is formed. This is the same processing as that shown in FIG.
Thereafter, as shown in FIG. 9B, the seed film 14A may be formed and Cu plating may be applied, or the auxiliary barrier film 10C made of this Ru film also functions as a seed film. Therefore, the Cu plating process may be directly performed on this, and the type of the process in the subsequent process is not particularly limited.

また、ここでは図１０（Ａ）に示すＴａＮ膜よりなる下地膜１０Ａを形成した後に、図１０（Ｂ）に示すＡｒスパッタ処理を行うようにしたが、これに限定されず、下地膜１０Ａを形成した後に、図４（Ｄ）に示すＴａ膜よりなる主バリヤ膜１０Ｂの形成処理を行って、その後、図４（Ｅ）〜図４（Ｈ）にて説明した各処理を連続的に行うようにしてもよい。
いずれにしても、上記したＴａＮ膜の形成方法を採用することにより、他の部分の膜厚と比較して、連通穴８の底部８Ｂの膜厚を非常に少なくすることができ、その結果、この部分のＴａＮ膜のみを選択的に除去することができるので、例えばビア抵抗を抑制して電気特性を向上させることができる。 Further, here, after the base film 10A made of the TaN film shown in FIG. 10A is formed, the Ar sputtering process shown in FIG. 10B is performed. However, the present invention is not limited to this. After the formation, the main barrier film 10B made of the Ta film shown in FIG. 4D is formed, and thereafter, the respective processes described in FIGS. 4E to 4H are continuously performed. You may do it.
In any case, by adopting the TaN film formation method described above, the film thickness of the bottom 8B of the communication hole 8 can be made very small compared to the film thickness of other parts. Since only this portion of the TaN film can be selectively removed, for example, via resistance can be suppressed and electrical characteristics can be improved.

尚、上記各実施例では、凹部５の一部に連通穴８が形成されて、いわゆる２段階の段部状に形成された凹部５を例にとって説明したが、これに限定されず、凹部５自体がスルホールやビアホールの連通穴８となっている、いわゆる１段階の凹部にも本発明を適用することができる。
また、上記各実施例における各数値は単に一例を示したに過ぎず、これらに限定されないのは勿論である。また上記実施例では、全体としてバリヤ膜／シード膜の積層構造としてＴａＮ／Ｔａ／Ｃｕ、Ｔａ／Ｔａ／Ｃｕの積層構造を例にとって説明したが、この種の積層構造に限定されず、例えばＴｉＮ／Ｔｉ／Ｃｕ積層構造、ＴａＮ／Ｒｕ／Ｃｕ積層構造、Ｔｉ／Ｃｕ積層構造、更には、ＴｉＮ／Ｔｉ／Ｒｕ、Ｔｉ／Ｒｕ、ＴａＮ／Ｒｕ、ＴａＮ／Ｔａ／Ｒｕの各積層構造についても本発明方法を適用できるのは勿論である。 In each of the above-described embodiments, the communication hole 8 is formed in a part of the recess 5, and the recess 5 formed in a so-called two-stage step shape is described as an example. The present invention can also be applied to a so-called one-stage recess, which itself is a through hole 8 for a through hole or a via hole.
In addition, each numerical value in each of the above embodiments is merely an example, and it is needless to say that the numerical value is not limited thereto. Further, in the above-described embodiment, the TaN / Ta / Cu and Ta / Ta / Cu laminated structures have been described as examples of the laminated structure of the barrier film / seed film as a whole. However, the present invention is not limited to this kind of laminated structure. / Ti / Cu laminated structure, TaN / Ru / Cu laminated structure, Ti / Cu laminated structure, and also TiN / Ti / Ru, Ti / Ru, TaN / Ru, and TaN / Ta / Ru laminated structures. Of course, the inventive method can be applied.

更に、各高周波電源の周波数も１３．５６ＭＨｚに限定されるものではなく、他の周波数、例えば２７．０ＭＨｚ等を用いることもできる。またプラズマ用の不活性ガスとしてはＡｒガスに限定されず、他の不活性ガス、例えばＨｅやＮｅ等を用いてもよい。
また、ここでは被処理体として半導体ウエハを例にとって説明したが、これに限定されず、ＬＣＤ基板、ガラス基板、セラミックス基板等にも本発明を適用することができる。 Furthermore, the frequency of each high frequency power source is not limited to 13.56 MHz, and other frequencies such as 27.0 MHz can be used. Further, the inert gas for plasma is not limited to Ar gas, and other inert gas such as He or Ne may be used.
Although the semiconductor wafer is described as an example of the object to be processed here, the present invention is not limited thereto, and the present invention can be applied to an LCD substrate, a glass substrate, a ceramic substrate, and the like.

本発明に係る成膜装置の一例を示す断面図である。It is sectional drawing which shows an example of the film-forming apparatus which concerns on this invention. パッタエッチングの角度依存性を示すグラフである。It is a graph which shows the angle dependence of putter etching. バイアス電力とウエハ上面の成膜量との関係を示すグラフである。It is a graph which shows the relationship between a bias electric power and the film-forming amount of a wafer upper surface. 本発明方法の第１実施例を説明するためのフローチャートを示す図である。It is a figure which shows the flowchart for demonstrating 1st Example of this invention method. 主バリヤ膜の成膜時の連通穴の底部（削り込み窪み部の底部）を示す部分拡大図である。It is the elements on larger scale which show the bottom part (bottom part of a cut-in hollow part) of the communicating hole at the time of film-forming of the main barrier film | membrane. 凹部のアスペクト比と底部の銅エッチングレートとの関係を示すグラフである。It is a graph which shows the relationship between the aspect-ratio of a recessed part, and the copper etching rate of a bottom part. プロセス圧力が低い時と高い時のＣｕ金属粒子の動向を模式的に示す図である。It is a figure which shows typically the tendency of Cu metal particle when a process pressure is low and when it is high. プラズマ電力とバイアス電力とを種々変更した時のＣｕ膜の成膜レートを示すグラフである。It is a graph which shows the film-forming rate of Cu film | membrane when changing plasma power and bias power variously. 本発明方法の第２実施例の工程の一部を示す図である。It is a figure which shows a part of process of 2nd Example of this invention method. ＴａＮ膜を含むバリヤ層の形成方法の変形例の一部を示す工程図である。It is process drawing which shows a part of modification of the formation method of the barrier layer containing a TaN film | membrane. 半導体ウエハ上に形成された連通穴を埋め込む前の状態を示す図である。It is a figure which shows the state before embedding the communicating hole formed on the semiconductor wafer. 連通穴の埋め込み工程を示す図である。It is a figure which shows the embedding process of a communicating hole. 幅が種々異なる凹部（トレンチ）の態様を示す図である。It is a figure which shows the aspect of the recessed part (trench) from which width differs variously.

符号の説明Explanation of symbols

２ 下層の配線層
４ 絶縁層
５ 凹部
６ トレンチ（配線溝）
８ 連通穴
１０ バリヤ層
１０Ａ 下地膜（ＴａＮ膜）
１０Ｂ 主バリヤ膜（Ｔａ膜）
１０Ｃ 補助バリヤ膜
１２ 削り込み窪み部
１４ シード層
１４Ａ 補助シード膜
１４Ｂ 本シード膜
１６ 上層の配線層
３２ 成膜装置
３４ 処理容器
４４ 載置台
６２ バイアス電源
７０ プラズマ発生源
７２ 誘導コイル部
７４ 高周波電源
７８ 金属ターゲット
８０ 可変直流電源
８４ ガス導入手段
８８ 装置制御部
Ｗ 半導体ウエハ（被処理体）

2 Lower wiring layer 4 Insulating layer 5 Recess 6 Trench (wiring groove)
8 Communication hole 10 Barrier layer 10A Base film (TaN film)
10B Main barrier film (Ta film)
10C Auxiliary barrier film 12 Cutting recess 14 Seed layer 14A Auxiliary seed film 14B Main seed film 16 Upper wiring layer 32 Deposition device 34 Processing vessel 44 Mounting table 62 Bias power source 70 Plasma generation source 72 Induction coil unit 74 High frequency power source 78 Metal target 80 Variable DC power supply 84 Gas introduction means 88 Device control unit W Semiconductor wafer (object to be processed)

Claims (15)

不活性ガスをプラズマ化することにより形成されたプラズマにより真空引き可能になされた処理容器内で金属ターゲットをイオン化させて金属イオンを含む金属粒子を発生させ、該金属粒子を前記処理容器内の載置台上に載置した被処理体にバイアス電力により引き込んで表面に凹部が形成されている前記被処理体の表面に前記金属を含む薄膜を形成する成膜方法において、
前記凹部の最下層の底部を削って削り込み窪み部を形成しつつ前記凹部内の表面を含む前記被処理体の表面全体に第１の金属を含む薄膜よりなるバリヤ層を形成するバリヤ層形成工程と、
前記削り込み窪み部の底部を更に削って前記凹部内の表面を含む前記被処理体の表面に第２の金属を含む薄膜よりなるメッキ用の補助シード膜を形成する補助シード膜形成工程と、
を有することを特徴とする成膜方法。 A metal target is ionized in a processing vessel that can be evacuated by plasma formed by converting the inert gas into plasma to generate metal particles containing metal ions, and the metal particles are loaded in the processing vessel. In the film forming method for forming the thin film containing the metal on the surface of the object to be processed, which is drawn into the object to be processed placed on the mounting table by bias power and has a recess formed on the surface thereof,
Barrier layer formation which forms the barrier layer which consists of a thin film containing the 1st metal in the whole surface of the above-mentioned to-be-processed object including the surface in the above-mentioned concave part, shaving the bottom of the lowest layer of the above-mentioned concave part, and forming the hollow part Process,
An auxiliary seed film forming step of further forming the auxiliary seed film for plating made of a thin film containing a second metal on the surface of the object to be processed including the surface in the recess by further shaving the bottom of the shaving depression;
A film forming method comprising: 前記補助シード膜形成工程の後に、メッキ用の本シード膜を形成する本シード膜形成工程を行うことを特徴とする請求項１記載の成膜方法。   2. The film forming method according to claim 1, wherein a main seed film forming step of forming a main seed film for plating is performed after the auxiliary seed film forming step. 前記本シード膜形成工程の後に、前記第２の金属によるメッキを施すメッキ工程を行うことを特徴とする請求項２記載の成膜方法。   3. The film forming method according to claim 2, wherein a plating step of plating with the second metal is performed after the seed film forming step. 前記バリヤ層形成工程は、
前記凹部内の表面を含む前記被処理体の表面全体に前記第１の金属の窒化膜よりなる下地膜を形成する下地膜形成ステップと、
前記削り込み窪み部を形成しつつ少なくとも前記凹部内の側壁に前記第１の金属の単体よりなる主バリヤ膜を形成する主バリヤ膜形成ステップとを含むことを特徴とする請求項１乃至３のいずれかに記載の成膜方法。 The barrier layer forming step includes
A base film forming step of forming a base film made of a nitride film of the first metal on the entire surface of the object to be processed including the surface in the recess;
4. A main barrier film forming step of forming a main barrier film made of a single substance of the first metal at least on a side wall in the recess while forming the cut recess. The film-forming method in any one. 前記第１の金属はＴａよりなり、且つ前記第２の金属はＣｕよりなることを特徴とする請求項１乃至４のいずれかに記載の成膜方法。   5. The film forming method according to claim 1, wherein the first metal is made of Ta, and the second metal is made of Cu. 前記バリヤ層形成工程は、
前記凹部内の表面を含む前記被処理体の表面全体に前記第１の金属の窒化膜よりなる下地膜を形成する下地膜形成ステップと、
前記削り込み窪み部を形成しつつ少なくとも前記凹部内の側壁に前記第１の金属の単体よりなる主バリヤ膜を形成する主バリヤ膜形成ステップと、
第３の金属を含む補助バリヤ膜を形成する補助バリヤ膜形成ステップと、
を含むことを特徴とする請求項１記載の成膜方法。 The barrier layer forming step includes
A base film forming step of forming a base film made of a nitride film of the first metal on the entire surface of the object to be processed including the surface in the recess;
A main barrier film forming step of forming a main barrier film made of the first metal alone on at least a side wall in the recess while forming the cut-in recess;
An auxiliary barrier film forming step for forming an auxiliary barrier film containing a third metal;
The film forming method according to claim 1, further comprising: 前記補助バリヤ膜形成ステップの後に、前記第２の金属によるメッキを施すメッキ工程を行うことを特徴とする請求項６記載の成膜方法。   The film forming method according to claim 6, wherein after the auxiliary barrier film forming step, a plating process for plating with the second metal is performed. 前記第１の金属はＴａよりなり、前記第２の金属はＣｕよりなり、且つ前記第３の金属はＲｕよりなることを特徴とする請求項５または６記載の成膜方法。   7. The film forming method according to claim 5, wherein the first metal is made of Ta, the second metal is made of Cu, and the third metal is made of Ru. 前記補助シード膜形成工程は、前記処理容器内の圧力を３０〜９０ｍＴｏｒｒの範囲内に設定して行うことを特徴とする請求項１乃至８のいずれかに記載の成膜方法。   9. The film forming method according to claim 1, wherein the auxiliary seed film forming step is performed by setting a pressure in the processing container within a range of 30 to 90 mTorr. 前記補助シード膜形成工程は、前記バイアス電力を１００〜２５０ワットの範囲内に設定して行うことを特徴とする請求項１乃至９のいずれかに記載の成膜方法。   10. The film forming method according to claim 1, wherein the auxiliary seed film forming step is performed by setting the bias power within a range of 100 to 250 watts. 前記補助シード膜形成工程は、前記プラズマを形成するための電力を０．５〜２キロワットの範囲内に設定して行うことを特徴とする請求項１乃至１０のいずれかに記載の成膜方法。   The film forming method according to any one of claims 1 to 10, wherein the auxiliary seed film forming step is performed by setting an electric power for forming the plasma within a range of 0.5 to 2 kilowatts. . 前記凹部には、ビアホールまたはスルーホールとなる連通穴が設けられて２段階の段部状になされていることを特徴とする請求項１乃至１１のいずれかに記載の金属膜の成膜方法。   12. The method of forming a metal film according to claim 1, wherein the recess is provided with a communication hole serving as a via hole or a through hole, and is formed in a two-stage stepped shape. 前記凹部はビアホールまたはスルーホールとなる連通穴であることを特徴とする請求項１乃至１１のいずれかに記載の金属膜の成膜方法。   12. The method of forming a metal film according to claim 1, wherein the recess is a communication hole that becomes a via hole or a through hole. 真空引き可能になされた処理容器と、
表面に凹部の形成された被処理体を載置するための載置台と、
前記処理容器内へ少なくとも不活性ガスを含む所定のガスを導入するガス導入手段と、
プラズマ電力により前記処理容器内へプラズマを発生させるためのプラズマ発生源と、
前記処理容器内に設けられて直流電力が印加されると共に、前記プラズマによりイオン化されるべき金属ターゲットと、
前記載置台に対して所定のバイアス電力を供給するバイアス電源と、
装置全体を制御する装置制御部と、を有する成膜装置において、
前記装置制御部は、前記凹部内の前記削り込み窪み部の底部を更に削って前記凹部内の表面を含む前記被処理体の表面に第２の金属を含む薄膜よりなるメッキ用の補助シード膜を形成するように制御することを特徴とする成膜装置。 A processing vessel that can be evacuated;
A mounting table for mounting an object to be processed having a recess formed on the surface;
Gas introduction means for introducing a predetermined gas containing at least an inert gas into the processing container;
A plasma generation source for generating plasma into the processing vessel by plasma power;
A metal target to be ionized by the plasma and provided with DC power in the processing vessel;
A bias power supply for supplying a predetermined bias power to the mounting table;
In a film forming apparatus having an apparatus control unit that controls the entire apparatus,
The apparatus control unit further cuts the bottom of the cut-out recess in the recess to make an auxiliary seed film for plating made of a thin film containing a second metal on the surface of the object to be processed including the surface in the recess The film forming apparatus is controlled to form a film. 不活性ガスをプラズマ化することにより形成されたプラズマにより真空引き可能になされた処理容器内で金属ターゲットをイオン化させて金属イオンを含む金属粒子を発生させ、該金属粒子を前記処理容器内の載置台上に載置した被処理体にバイアス電力により引き込んで表面に凹部が形成されている前記被処理体の表面に前記金属を含む薄膜を形成する成膜装置を用いて薄膜を形成するに際して、
前記凹部内の前記削り込み窪み部の底部を更に削って前記凹部内の表面を含む前記被処理体の表面に第２の金属を含む薄膜よりなるメッキ用の補助シード膜を形成するように制御するコンピュータ用のプログラムを記憶する記憶媒体。
A metal target is ionized in a processing vessel that can be evacuated by plasma formed by converting the inert gas into plasma to generate metal particles containing metal ions, and the metal particles are loaded in the processing vessel. When forming a thin film using a film forming apparatus that forms a thin film containing the metal on the surface of the object to be processed, which is drawn into the object to be processed mounted on the mounting table by bias power and has a recess formed on the surface.
Control is performed so that the bottom of the cut-in recess in the recess is further cut to form an auxiliary seed film for plating made of a thin film containing a second metal on the surface of the object to be processed including the surface in the recess. A storage medium for storing a computer program.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078300A (en) * 2006-09-20 2008-04-03 Fujitsu Ltd Semiconductor device and manufacturing method thereof
JP2010010642A (en) * 2008-06-27 2010-01-14 Internatl Business Mach Corp <Ibm> Copper-plated via of high aspect ratio, and its manufacturing method
WO2010103930A1 (en) * 2009-03-12 2010-09-16 東京エレクトロン株式会社 Method for forming cvd-ru film and method for manufacturing semiconductor devices
JP2011187898A (en) * 2010-03-11 2011-09-22 Fujitsu Ltd Semiconductor device and method of manufacturing the same
JP2012209483A (en) * 2011-03-30 2012-10-25 Tokyo Electron Ltd Deposition method and re-sputtering method, and deposition device
JP2013077631A (en) * 2011-09-29 2013-04-25 Ulvac Japan Ltd Manufacturing method of semiconductor device and semiconductor device
CN107068555A (en) * 2015-12-21 2017-08-18 台湾积体电路制造股份有限公司 The method for forming groove
WO2024009762A1 (en) * 2022-07-05 2024-01-11 東京エレクトロン株式会社 Substrate liquid processing method and substrate liquid processing device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101254411B1 (en) * 2008-07-28 2013-04-15 엑손모빌 케미칼 패턴츠 인코포레이티드 Process of making alkylaromatics using emm-12

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451177B1 (en) * 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
JP2002075994A (en) * 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP4242136B2 (en) * 2002-10-31 2009-03-18 富士通マイクロエレクトロニクス株式会社 Method for forming wiring structure
US6949461B2 (en) * 2002-12-11 2005-09-27 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure
JP2006148074A (en) * 2004-10-19 2006-06-08 Tokyo Electron Ltd Method of depositing film and equipment for plasma-deposing film

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078300A (en) * 2006-09-20 2008-04-03 Fujitsu Ltd Semiconductor device and manufacturing method thereof
JP2010010642A (en) * 2008-06-27 2010-01-14 Internatl Business Mach Corp <Ibm> Copper-plated via of high aspect ratio, and its manufacturing method
JP4536809B2 (en) * 2008-06-27 2010-09-01 インターナショナル・ビジネス・マシーンズ・コーポレーション Copper plated high aspect ratio vias and methods of manufacturing the same
US7964497B2 (en) 2008-06-27 2011-06-21 International Business Machines Corporation Structure to facilitate plating into high aspect ratio vias
WO2010103930A1 (en) * 2009-03-12 2010-09-16 東京エレクトロン株式会社 Method for forming cvd-ru film and method for manufacturing semiconductor devices
JP2011187898A (en) * 2010-03-11 2011-09-22 Fujitsu Ltd Semiconductor device and method of manufacturing the same
JP2012209483A (en) * 2011-03-30 2012-10-25 Tokyo Electron Ltd Deposition method and re-sputtering method, and deposition device
JP2013077631A (en) * 2011-09-29 2013-04-25 Ulvac Japan Ltd Manufacturing method of semiconductor device and semiconductor device
CN107068555A (en) * 2015-12-21 2017-08-18 台湾积体电路制造股份有限公司 The method for forming groove
US10854507B2 (en) 2015-12-21 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
WO2024009762A1 (en) * 2022-07-05 2024-01-11 東京エレクトロン株式会社 Substrate liquid processing method and substrate liquid processing device

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