JP2008041157A

JP2008041157A - Memory cell, and nonvolatile storage device

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Publication number: JP2008041157A
Application number: JP2006213110A
Authority: JP
Inventors: Nobumichi Okazaki; 信道岡崎; Tsunenori Shiimoto; 恒則椎本; Katsuhisa Araya; 勝久荒谷; Wataru Otsuka; 渉大塚
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-08-04
Filing date: 2006-08-04
Publication date: 2008-02-21
Anticipated expiration: 2026-08-04
Also published as: JP4935231B2

Abstract

<P>PROBLEM TO BE SOLVED: To keep an operation speed equivalent to that of a DRAM device and to store data when power is turned off. <P>SOLUTION: This memory cell has a first field effect transistor (FET) whose first control terminal is connected to a first control signal line and whose first terminal is connected to a bit line; a capacitor whose one end is connected to the second terminal of the first FET and the other end of which is connected to a first reference potential; a second FET whose third terminal is connected to a storage node connected with the second terminal of the first FET and the one end of the capacitor and whose second control terminal is connected to a second control signal line; and a nonvolatile storage element whose one end is connected to the fourth terminal of the second FET and the other end of which is connected to a second reference potential, substitutes for a part of refresh operation and stores information when power is turned off. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、揮発性記憶装置に不揮発性機能を付加したメモリセル及び不揮発性記憶装置に関し、特にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄａｍＡｃｃｅｓｓＭｅｍｏｒｙ）セルに不揮発性記憶素子を有する不揮発性メモリセルを付加したメモリセル及び不揮発性記憶装置を提供することにある。 The present invention relates to a memory cell in which a nonvolatile function is added to a volatile memory device and a nonvolatile memory device, and more particularly, to a memory cell in which a nonvolatile memory cell having a nonvolatile memory element is added to a DRAM (Dynamic Random Access Memory) cell. It is to provide a non-volatile storage device.

図１１に従来のＤＲＡＭ装置３００の全体ブロック構成とメモリセルの回路構成を示す。ＤＲＡＭ装置３００は、ワード線ドライバ／不揮発性記憶素子駆動回路３１０、メモリセルアレイ３２０、デコーダ／コントロール回路３４０、セルプレート電位（Ｖｃｐ）発生回路３５０、ライトバッファ／センスアンプ３６０などで構成されている。
このメモリセルアレイ３２０はメモリセルＣ０，０〜Ｃｎ−１，ｍ−１がｎ行ｍ列のマトリクス状に配置され、各メモリセルＣ０，０〜Ｃｎ−１，ｍ−１はセレクトトランジスタとキャパシタで構成されている。
図１１に示す、メモリセルＣ０，０〜Ｃｎ−１，ｍ−１が１Ｔ（トランジスタ）−１Ｃ（キャパシタ）で構成されるＤＲＡＭ装置３００は、半導体における最も一般的なメモリとして、あらゆる用途に広く用いられ、高速性能や安定動作の面で非常に優れている。
しかしながら、電源を切ると記憶情報が消失してしまうので、不揮発性メモリ用にはそのままでは用いることができない。また、電源投入期間中でも一定時間ごとにリフレッシュと呼ばれる記憶保持動作が必要である。
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、ＮＯＲ（ノア）型、ＮＡＮＤ（ナンド）型ともに書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅く、書換え回数が１０万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
特許文献３には、メモリセルが不揮発性記憶素子とアクセストランジスタのみで構成された他の不揮発性記憶装置が開示されている。
特開平５−２２６６６７号公報特開２００５−２５９１４号公報特開２００５−２１６３８７号公報特開２００５−２６８５９１号公報 FIG. 11 shows an entire block configuration of a conventional DRAM device 300 and a circuit configuration of a memory cell. The DRAM device 300 includes a word line driver / nonvolatile memory element driving circuit 310, a memory cell array 320, a decoder / control circuit 340, a cell plate potential (Vcp) generation circuit 350, a write buffer / sense amplifier 360, and the like.
In this memory cell array 320, memory cells C0,0 to Cn-1, m-1 are arranged in a matrix of n rows and m columns, and each memory cell C0,0 to Cn-1, m-1 is composed of a select transistor and a capacitor. It is configured.
The DRAM device 300 shown in FIG. 11 in which the memory cells C0,0 to Cn−1, m−1 are composed of 1T (transistor) -1C (capacitor) is widely used as a most general memory in semiconductors for all purposes. Used, it is very good in terms of high-speed performance and stable operation.
However, since the stored information is lost when the power is turned off, it cannot be used as it is for a nonvolatile memory. In addition, a memory holding operation called refresh is required at regular intervals even during the power-on period.
On the other hand, flash memory is generally used as a non-volatile memory, but the NOR / NAND type has a slow write / erase speed of 10 microseconds to 10 milliseconds, and the number of rewrites is about 100,000 times. Therefore, even if it is suitable for data storage use and file storage use, it is difficult to say that it is a general-purpose nonvolatile memory.
Patent Document 3 discloses another nonvolatile memory device in which a memory cell includes only a nonvolatile memory element and an access transistor.
JP-A-5-226667 JP 2005-25914 A JP 2005-216387 A JP 2005-268591 A

上述したように、電源切断時にＤＲＡＭ装置の記憶情報を退避させる方法としては、外部のＮＯＲ型やＮＡＮＤ型フラッシュメモリを用いる方法が使われているが、大きなバス配線容量や外部接続端子容量を充放電するために、データ転送のための消費電力が大きくなる点、フラッシュメモリへの書込み・消去速度が遅いためにデータ転送時間が長くなってしまう問題があり、種々のシステムに広く用いるには動作上不適当である。
さらに、ビット線容量の充放電を伴うリフレッシュ動作で電力が消費されるために、集積度増大に伴うＤＲＡＭ装置のスタンバイ消費電力が増加する問題がある。
また不揮発性記憶装置の例とした、特許文献３に不揮発性記憶素子とアクセストランジスタのみでメモリセルが構成され不揮発性記憶装置が開示されている。この場合通常動作中、不揮発性記憶素子に外部からデータを書き込むとき時間がかかるので、ＤＲＡＭ装置と比較して動作速度が遅くなる点、書き換え回数に制限があるため、ＤＲＡＭ装置のようにワークメモリ用途に用いるのが困難である点、に問題がある。
本発明は上記問題に鑑みてなされたものであり、その目的はＤＲＡＭ装置に不揮発性機能を付加した記憶装置を提供することにある。ここで、ＤＲＡＭ装置の不揮発性機能付加とは、（１）電源切断時の記憶情報の退避（以下「セーブ動作」と呼ぶ。）と電源投入時の退避情報の再読み込み動作（以下「リストア動作」と呼ぶ。）、（２）リフレッシュ動作の省略（一部代替）動作、を示す。 As described above, a method using an external NOR type or NAND type flash memory is used as a method of saving the memory information of the DRAM device when the power is turned off. However, a large bus wiring capacity or external connection terminal capacity is charged. Because of the discharge, the power consumption for data transfer increases, and there are problems that the data transfer time becomes longer due to the slow write / erase speed to the flash memory. Inappropriate.
Furthermore, since power is consumed in a refresh operation involving charging / discharging of the bit line capacity, there is a problem that standby power consumption of the DRAM device increases with increasing integration.
In addition, as an example of a nonvolatile memory device, Patent Document 3 discloses a nonvolatile memory device in which a memory cell is configured only by a nonvolatile memory element and an access transistor. In this case, during normal operation, it takes time to write data to the nonvolatile memory element from the outside. Therefore, the operation speed is slower than the DRAM device, and the number of rewrites is limited. There is a problem in that it is difficult to use for applications.
The present invention has been made in view of the above problems, and an object thereof is to provide a storage device in which a nonvolatile function is added to a DRAM device. Here, the addition of a nonvolatile function to the DRAM device means (1) saving information when power is turned off (hereinafter referred to as “save operation”) and re-reading operation of saved information when power is turned on (hereinafter referred to as “restore operation”). ), And (2) an operation of omitting (partly replacing) the refresh operation.

本発明のメモリセルは、第１の制御用信号線に第１制御端子が接続され、第１の端子がビット線に接続された第１の電界効果トランジスタと、一端が上記第１の電界効果トランジスタの第２の端子に接続され、他端が第１の基準電位に接続されたキャパシタと、上記第１の電界効果トランジスタの第２の端子と上記キャパシタの一端が接続された記憶ノードに第３の端子が接続され、第２の制御端子が第２の制御用信号線に接続された第２の電界効果トランジスタと、一端が上記第２の電界効果トランジスタの第４の端子に接続され、他端が第２の基準電位に接続された不揮発性記憶素子とを有する。 The memory cell of the present invention includes a first field effect transistor in which a first control terminal is connected to a first control signal line, a first terminal is connected to a bit line, and one end of the first field effect transistor. A capacitor connected to the second terminal of the transistor and having the other end connected to the first reference potential, and a storage node connected to the second terminal of the first field effect transistor and one end of the capacitor 3 is connected, the second control terminal is connected to the second control signal line, the second field effect transistor, one end is connected to the fourth terminal of the second field effect transistor, A nonvolatile memory element having the other end connected to the second reference potential.

本発明の不揮発性記憶装置は、マトリクス状に配置された不揮発性記憶素子を有するメモリセルと、前記メモリセルのアクセス用第１の電界効果トランジスタのゲート端子を行方向に共通に接続するワード線と、前記第１の電界効果トランジスタのドレイン端を列方向に共通に接続するビット線と、前記不揮発性記憶素子の一端を行方向に共通に接続する第２の基準電位供給線と、前記不揮発性記憶素子の制御用電界効果トランジスタのゲート端子を行方向において共通に接続する第２の信号線とを有し、前記メモリセルは、前記ワード線にゲートが接続され、ドレインが前記ビット線に接続された前記第１の電界効果トランジスタと、一端が前記第１の電界効果トランジスタのソースに接続され、他端が基準電位に接続されたキャパシタと、前記第１の電界効果トランジスタのソースと上記キャパシタの一端が接続された記憶ノードにドレインが接続され、ゲートが前記第２の信号線に接続された制御用の第２の電界効果トランジスタと、一端が前記第２の電界効果トランジスタのソースに接続され、他端が前記第２の基準電位供給線に接続された不揮発性記憶素子とを有する。 A nonvolatile memory device according to the present invention includes a memory cell having nonvolatile memory elements arranged in a matrix and a word line that commonly connects the gate terminals of the first field effect transistors for accessing the memory cell in the row direction. A bit line that commonly connects the drain ends of the first field effect transistors in the column direction, a second reference potential supply line that commonly connects one end of the nonvolatile memory elements in the row direction, and the nonvolatile memory A second signal line commonly connecting the gate terminals of the control field effect transistors in the row direction in the row direction. The memory cell has a gate connected to the word line and a drain connected to the bit line. A first field effect transistor connected; a capacitor having one end connected to the source of the first field effect transistor and the other end connected to a reference potential; A second field effect transistor for control having a drain connected to a storage node to which a source of the first field effect transistor and one end of the capacitor are connected, and a gate connected to the second signal line; Is connected to the source of the second field effect transistor, and the other end of the nonvolatile memory element is connected to the second reference potential supply line.

本発明の不揮発性記憶装置は、アドレスデータ、クロック、制御信号などが供給され、前記アドレスデータをデコードし所定のタイミングで第１の制御信号即ちワード線選択信号が生成されるデコーダ／コントロール回路と、前記ワード線選択信号が供給され、任意のメモリセルのワード線を駆動するワード線ドライブ信号を出力するワード線ドライバ／駆動回路と、前記メモリセルを選択するための前記ワード線ドライブ信号とビット線制御信号により選択される揮発性の第１のメモリセルと、該揮発性の第１のメモリセルの記憶ノードに接続され、第２と第３の制御信号により制御され、前記揮発性の第１のメモリセルとデータの授受と記憶、消去を行う不揮発性の第２メモリセルとを有する前記メモリセルがマトリクス状に配置されたメモリセルアレイと、前記揮発性の第１のメモリセルのセレクトトランジスタに接続された前記ビット線を介して、データの書込み読出しを行うライトバッファ／センスアンプとを有する。
揮発性の第１のメモリセルに不揮発性のメモリセルを設けることにより、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行う。
また、電源をオフするときは、揮発性メモリセルのデータを不揮発性メモリセルに転送し、そこに記憶することにより電源オフ期間中データを保存する。 The nonvolatile memory device of the present invention includes a decoder / control circuit to which address data, a clock, a control signal, etc. are supplied, which decodes the address data and generates a first control signal, that is, a word line selection signal at a predetermined timing. A word line driver / driving circuit which is supplied with the word line selection signal and outputs a word line drive signal for driving a word line of an arbitrary memory cell; and the word line drive signal and bit for selecting the memory cell A volatile first memory cell selected by a line control signal, connected to a storage node of the volatile first memory cell, controlled by second and third control signals, and The memory cells having one memory cell and a non-volatile second memory cell for exchanging, storing, and erasing data are arranged in a matrix Has a Moriseruarei, via the bit line connected to the select transistor of the first memory cell of the volatile, the write buffer / sense amplifier for writing read data.
By providing a non-volatile memory cell in the first volatile memory cell, the data in the non-volatile memory cell is transferred to the volatile memory cell in the same cell during a period in which no data is written to the volatile memory cell from the outside. The operation equivalent to the refresh operation is performed.
When the power is turned off, the data in the volatile memory cell is transferred to the nonvolatile memory cell and stored therein, thereby storing the data during the power-off period.

本発明のメモリセル及び不揮発性記憶装置は、ＤＲＡＭ装置の動作速度や使いやすさを保ったまま、電源切断時の記憶情報の退避（セーブ動作）と電源投入時の退避情報の再読み込み（リストア動作）と、リフレッシュ動作の省略（一部代替）、という不揮発性機能を実現することができる。 The memory cell and the nonvolatile memory device of the present invention save the stored information when the power is turned off (save operation) and reread the saved information when the power is turned on while maintaining the operation speed and ease of use of the DRAM device. Operation) and a non-volatile function of omission of refresh operation (partial replacement) can be realized.

図１に本発明の第１の実施形態のメモリセル１００の構成を示し、図２にメモリセル１００を構成する不揮発性記憶（不揮発性可変抵抗）素子７の電気特性、Ｉ（電流）−Ｖ（電圧）特性とＲ（抵抗）−Ｖ（電圧）特性を示す。
なお、不揮発性記憶（ＡＲＡＭ）素子７の動作メカニズム等に関しては前述の参照文献３に詳しく記載されている。
以後用語を明確にするため、ＤＲＡＭセルに相当するセルを揮発性メモリセル（または単にＤＲＡＭセル）、不揮発性機能を有するセルを不揮発性メモリセルとし、これらをまとめて１個のセルユニットとした回路をメモリセルと定義する。 FIG. 1 shows the configuration of the memory cell 100 according to the first embodiment of the present invention. FIG. 2 shows the electrical characteristics of the nonvolatile memory (nonvolatile variable resistance) element 7 constituting the memory cell 100, I (current) −V. (Voltage) characteristics and R (resistance) -V (voltage) characteristics are shown.
The operation mechanism of the non-volatile memory (ARAM) element 7 is described in detail in the above-mentioned reference 3.
In order to clarify the terms hereinafter, a cell corresponding to a DRAM cell is referred to as a volatile memory cell (or simply a DRAM cell), a cell having a nonvolatile function is referred to as a nonvolatile memory cell, and these are collectively referred to as one cell unit. A circuit is defined as a memory cell.

まず、図１に本発明の第１の実施形態であるメモリセル１００の回路構成を示す。
このメモリセル１００は、揮発性のＤＲＡＭセル（揮発性メモリセル）と不揮発性メモリセルとで構成されている。ＤＲＡＭセルは、ＮＭＯＳトランジスタ１とキャパシタ２で構成され、不揮発性メモリセルはＮＭＯＳトランジスタ６と不揮発性記憶素子７で構成される。
次に、これらの素子の接続構成について述べる。セレクトトランジスタのＮＭＯＳトランジスタ１のドレインはビット線３に接続され、ゲートはワード線４に、またソースはキャパシタ２の一方の端子と電荷転送用のＮＭＯＳトランジスタ６のドレインに接続される。キャパシタ２の他方の端子は、セルプレート電極（ＶＣＰ）の端子に接続される。
ＮＭＯＳトランジスタ６のゲートは不揮発性記憶素子制御信号線（ＮＶ₋ＥＮ線）８に接続され、ソースは不揮発性記憶素子７の一方の端子に接続される。またこの不揮発性記憶素子７の他方の端子は不揮発性記憶素子電源（ＰＷＲ線）９に接続される。
なお、不揮発性記憶素子制御信号線（ＮＶ₋ＥＮ線）８と不揮発性記憶素子電源（ＰＷＲ線）９に供給される制御信号については、後でタイミングチャートを用いて詳細に説明する。 First, FIG. 1 shows a circuit configuration of a memory cell 100 according to the first embodiment of the present invention.
The memory cell 100 includes a volatile DRAM cell (volatile memory cell) and a nonvolatile memory cell. The DRAM cell is composed of an NMOS transistor 1 and a capacitor 2, and the nonvolatile memory cell is composed of an NMOS transistor 6 and a nonvolatile memory element 7.
Next, the connection configuration of these elements will be described. The drain of the select transistor NMOS transistor 1 is connected to the bit line 3, the gate is connected to the word line 4, and the source is connected to one terminal of the capacitor 2 and the drain of the charge transfer NMOS transistor 6. The other terminal of the capacitor 2 is connected to the terminal of the cell plate electrode (VCP).
The gate of the NMOS transistor 6 is connected to the nonvolatile memory element control signal line (NV _- EN line) 8, and the source is connected to one terminal of the nonvolatile memory element 7. The other terminal of the nonvolatile memory element 7 is connected to a nonvolatile memory element power source (PWR line) 9.
The control signals supplied to the nonvolatile memory element control signal line (NV _- EN line) 8 and the nonvolatile memory element power supply (PWR line) 9 will be described in detail later with reference to timing charts.

図２（ａ），（ｂ）に不揮発性記憶素子７に不揮発性の可変抵抗素子を用いた場合の電気的特性を示す。なお、この不揮発性記憶素子７は不揮発性の可変抵抗素子に限定されるものでなく、電圧、電流、その他の電気的作用により所定の電気的特性、例えば「１」または「０」に対応するデータを電源切断後に保持するものであれば良い。
図２（ａ）に不揮発性記憶素子７の電流−電圧（Ｉ−Ｖ）特性を示す。印加電圧が０［Ｖ］付近の初期状態では抵抗値が大きく電流が流れにくい状態であるが、書き込み閾値電圧Ｖｗの０．５〜１［Ｖ］以上になると、抵抗値が急激に減少し、その結果電流が流れるようになる。このとき、不揮発性記憶素子７の抵抗値は高抵抗値から低抵抗値へと変化し、その抵抗値を維持する。そして、印加電圧をさらに増加すると不揮発性記憶素子７がオーミック特性を示し、電流が電圧に比例して流れる。その後、印加電圧を減少して０Ｖに戻しても不揮発性記憶素子７はその低抵抗値を保持し続ける。 2A and 2B show electrical characteristics when a nonvolatile variable resistance element is used as the nonvolatile memory element 7. FIG. The nonvolatile memory element 7 is not limited to a nonvolatile variable resistance element, and corresponds to a predetermined electrical characteristic, for example, “1” or “0” by voltage, current, or other electrical action. Any data can be used as long as the data is retained after the power is turned off.
FIG. 2A shows current-voltage (IV) characteristics of the nonvolatile memory element 7. In the initial state where the applied voltage is near 0 [V], the resistance value is large and the current hardly flows. However, when the write threshold voltage Vw is 0.5 to 1 [V] or more, the resistance value rapidly decreases, As a result, current flows. At this time, the resistance value of the nonvolatile memory element 7 changes from a high resistance value to a low resistance value, and the resistance value is maintained. When the applied voltage is further increased, the nonvolatile memory element 7 exhibits ohmic characteristics, and current flows in proportion to the voltage. Thereafter, even if the applied voltage is decreased to 0 V, the nonvolatile memory element 7 continues to maintain the low resistance value.

次に、負の電圧を不揮発性記憶素子７に印加し、この印加電圧をさらに負電圧側に大きくしていくとそれに伴い電流は増加するが、消去閾値電圧−Ｖｅになると電流が急激に減少する。そのとき、不揮発性記憶素子７の抵抗値は初期状態と同じ高抵抗へと変化し、その抵抗値を維持する。その後、印加電圧を０Ｖに戻しても不揮発性記憶素子７はその高抵抗値を保持し続ける。 Next, when a negative voltage is applied to the nonvolatile memory element 7 and the applied voltage is further increased toward the negative voltage side, the current increases accordingly, but when the erase threshold voltage −Ve is reached, the current rapidly decreases. To do. At that time, the resistance value of the nonvolatile memory element 7 changes to the same high resistance as in the initial state, and the resistance value is maintained. Thereafter, even if the applied voltage is returned to 0 V, the nonvolatile memory element 7 continues to hold the high resistance value.

図２（ｂ）に不揮発性記憶素子７の電圧と抵抗値の特性を示す。不揮発性記憶素子７に印加する電圧の範囲が−Ｖｅ〜Ｖｗのとき、抵抗値が大きく変化し、書込み時の抵抗値は小さく、消去時の抵抗値は大きい。この抵抗の変化比は約１０^１〜１０^５程度である。
また、印加電圧をＶｗ以上または−Ｖｅ以下にしても、この不揮発性記憶素子７は、書込みまた消去時における抵抗値を維持する。
このように、不揮発性記憶素子７は上述した電圧−電流（または電圧―抵抗）特性を有しているため記憶機能を有するので、この不揮発性記憶素子７をＤＲＡＭセルと組み合わせて不揮発性のメモリセルとこれを用いた不揮発性記憶装置を実現することができる。
また、不揮発性記憶素子（ＡＲＡＭ）７として、可変抵抗素子の例に示したが、この抵抗のＯＮ／ＯＦＦ変化比は１００倍程度要求される。他の可変抵抗素子として、例えばカルコゲナイト系相変化メモリがある。
不揮発性記憶素子７は可変抵抗素子に限定されるものでなく、他の記憶動作型の例として不揮発性記憶素子７に印加される電圧を可変してデータを書き込／消去できる不揮発性のＦｅＲＡＭ（強誘電体キャパシタ）がある。 FIG. 2B shows the voltage and resistance characteristics of the nonvolatile memory element 7. When the voltage range applied to the nonvolatile memory element 7 is -Ve to Vw, the resistance value changes greatly, the resistance value at the time of writing is small, and the resistance value at the time of erasing is large. The change ratio of this resistance is about 10 ¹ to 10 ⁵ .
Even when the applied voltage is set to Vw or more or −Ve or less, the nonvolatile memory element 7 maintains the resistance value at the time of writing or erasing.
Thus, since the nonvolatile memory element 7 has the above-described voltage-current (or voltage-resistance) characteristics, it has a memory function. Therefore, the nonvolatile memory element 7 is combined with a DRAM cell to form a nonvolatile memory. A cell and a nonvolatile memory device using the cell can be realized.
Further, although the example of the variable resistance element is shown as the nonvolatile memory element (ARAM) 7, the ON / OFF change ratio of this resistance is required to be about 100 times. As another variable resistance element, for example, there is a chalcogenite phase change memory.
The nonvolatile memory element 7 is not limited to a variable resistance element. As another example of a memory operation type, a nonvolatile FeRAM capable of writing / erasing data by changing a voltage applied to the nonvolatile memory element 7 (Ferroelectric capacitor).

次に、図１に示したメモリセル１００の動作について、図３〜図８に示す各動作モードのタイミングチャートを用いて説明する。
図３及び図４は、それぞれ一般的なＤＲＡＭセルの読出し動作時、書込み動作時におけるメモリセル周りの動作を説明するタイミングチャートである。最近はシンクロナスＤＲＡＭ装置が一般的であるが、説明を簡素化するためにＥＤＯ（Extended Data Out）ＤＲＡＭ装置をＤＲＡＭ部分の動作例として説明する。 Next, the operation of the memory cell 100 shown in FIG. 1 will be described with reference to timing charts of the respective operation modes shown in FIGS.
FIG. 3 and FIG. 4 are timing charts for explaining operations around the memory cell during a read operation and a write operation of a general DRAM cell, respectively. Recently, a synchronous DRAM device is common, but in order to simplify the description, an EDO (Extended Data Out) DRAM device will be described as an operation example of the DRAM portion.

まず、図３のタイミングチャートを用いて、アクセストランジスタ（ＮＭＯＳトランジスタ（ＮチャネルＭｅｔａｌＯｘｉｄｅＳｍｉｃｏｎｄｕｃｔｏｒ））１とキャパシタ２で構成される揮発性メモリセルから外部へデータを読み出す動作について説明する。
例えばキャパシタ２とＮＭＯＳトランジスタ１からなる揮発性メモリセルの読出し動作時には／ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂｅ）入力（ＲＡＳの反転）信号の立下りエッジで行アドレスＸが確定し（図３（ｃ））、あるワード線４が選択されて高電位になる（図３（ｈ））。すると、（揮発性メモリセルの）セル内部記憶ノード１０の電位状態に応じてビット線３が基準電位に対して僅かに高電位または低電位に変化する（図３（ｇ））。この状態でビット線３に接続されたセンスアンプを活性化させることにより、ビット線３およびセル内部記憶ノード１０の電位をＶＤＤ（電源電圧）または０（グランド電位）まで駆動させる（図３（ｉ））。
その後／ＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ）（ＣＡＳの反転）信号の入力の立下りエッジで列アドレスＹが確定しあるビット線が選択されて（図３（ｂ），（ｃ））、そのビット線の電位状態に応じて出力端子に「１」または「０」のデータが出力される。その後、／ＲＡＳ信号の入力の立上りエッジでワード線４が低電位に戻り（図３（ａ），（ｈ））、セル内部記憶ノード１０がビット線３から電気的に切り離されてメモリセルがデータ保持状態になり一連の読出し動作が終了する。 First, an operation of reading data from a volatile memory cell composed of an access transistor (NMOS transistor (N-channel Metal Oxide Semiconductor)) 1 and a capacitor 2 to the outside will be described using the timing chart of FIG.
For example, during a read operation of a volatile memory cell composed of the capacitor 2 and the NMOS transistor 1, the row address X is determined at the falling edge of the / RAS (Row Address Strobe) input (RAS inversion) signal (FIG. 3 (c)). A certain word line 4 is selected and has a high potential (FIG. 3 (h)). Then, the bit line 3 changes slightly higher or lower than the reference potential according to the potential state of the cell internal storage node 10 (of the volatile memory cell) (FIG. 3 (g)). In this state, the sense amplifier connected to the bit line 3 is activated to drive the potential of the bit line 3 and the cell internal storage node 10 to VDD (power supply voltage) or 0 (ground potential) (FIG. 3 (i )).
After that, a bit line having a column address Y determined at the falling edge of the input of the / CAS (Column Address Strobe) signal (CAS inversion) is selected (FIGS. 3B and 3C). Data of “1” or “0” is output to the output terminal according to the potential state. Thereafter, the word line 4 returns to a low potential at the rising edge of the input of the / RAS signal (FIGS. 3A and 3H), the cell internal storage node 10 is electrically disconnected from the bit line 3, and the memory cell is disconnected. The data holding state is entered and a series of read operations are completed.

次に、図４のタイミングチャートを用いて、外部から揮発性メモリセルへのデータを書込む動作について説明する。
書き込み動作は、読出し動作時と同様に／ＲＡＳ信号の入力の立ち下がりエッジでアドレスＸが確定しワード線４が選択され（図４（ａ），（ｃ），（ｈ））、ビット線３にＶＤＤ（電源電圧）または０電位がセンスされ、出力される（図４（ｇ））。この状態で／ＣＡＳ信号の立下りエッジで列アドレスＹを確定し（図４（ｃ））、／ＷＥ（ＷＥ（ライトイネーブル）の反転）信号の入力を低電位にすることにより（図４（ｄ））、入力端子の「１」または「０」データに応じてビット線３がＶＤＤまたは０［Ｖ］までライトバッファによって駆動される（図４（ｇ））。同時にセル内部の記憶ノード１０の電位もビット線３と同電位に駆動され書込み動作が実行される（図４（ｉ））。その後、／ＲＡＳ信号の入力の立上りエッジでワード線４が低電位に戻り（図４（ａ），（ｈ））、セル内部記憶ノード１０がビット線３から電気的に切り離されてメモリセルがデータ保持状態になり一連の書込み動作が終了する（図４（ｉ））。
なお、この書込み動作の期間中に、後述のリフレッシュ動作の制御を行う目的で、選択されたワード線４に対応するフラグ（ＦＬＡＧ）を「１」にセットしておく。 Next, an operation of writing data to the volatile memory cell from the outside will be described using the timing chart of FIG.
In the write operation, as in the read operation, the address X is determined at the falling edge of the input of the / RAS signal, the word line 4 is selected (FIGS. 4A, 4C, and 4H), and the bit line 3 Then, VDD (power supply voltage) or 0 potential is sensed and output (FIG. 4 (g)). In this state, the column address Y is determined at the falling edge of the / CAS signal (FIG. 4C), and the input of the / WE (WE (write enable) inverted) signal is set to a low potential (FIG. d)), the bit line 3 is driven by the write buffer up to VDD or 0 [V] in accordance with “1” or “0” data of the input terminal (FIG. 4G). At the same time, the potential of the storage node 10 in the cell is also driven to the same potential as that of the bit line 3, and the write operation is executed (FIG. 4 (i)). Thereafter, at the rising edge of the input of the / RAS signal, the word line 4 returns to the low potential (FIGS. 4A and 4H), the cell internal storage node 10 is electrically disconnected from the bit line 3, and the memory cell is disconnected. A data holding state is entered, and a series of writing operations is completed (FIG. 4 (i)).
During the write operation, the flag (FLAG) corresponding to the selected word line 4 is set to “1” for the purpose of controlling the refresh operation described later.

次に図５のタイミングチャートを用いてリフレッシュ動作時のメモリセル（１００）周りの動作を説明する。
図５には前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）のタイミングチャートを示す。なお、外部から揮発性メモリセルへデータの書込みが無い場合は、フラッグ無し（ＦＬＡＧ＝０）と設定する。
まず、／ＲＡＳ信号の入力の立下りエッジでアドレスＸが確定しあるワード線４を選択する（図５（ａ），（ｃ），（ｈ））。読出し動作時と同様に、セル内部記憶ノード１０の電位状態に応じてビット線３にＶＤＤまたは０電位がセンスされ、駆動されて（図５（ｇ））、その電位がそのままセル内部記憶ノード１０に書き戻される（一般的なＤＲＡＭ装置のリフレッシュ動作を行う）（図５（ｉ））。
この時、ワード線４が高電位のままの状態で不揮発性記憶素子制御信号線（ＮＶ＿ＥＮ線）８を高電位にし（図５（ｊ））、セル内部記憶ノード１０と不揮発性記憶（可変抵抗）素子７とを導通させる（図５（ｉ））。不揮発性記憶素子電源線（ＰＷＲ線）９は図５（ｊ）に示す１０１の期間は高電位のままにしておく（図５（ｊ），（ｋ））。この状態で不揮発性記憶素子７は消去動作が行われ高抵抗になる。
次にＰＷＲ線９を１０２の期間パルス状に低電位に変化させることにより（図５（ｊ），（ｋ））、セル内部記憶ノード１０の電位状態に応じて不揮発性記憶素子７にデータの記録が行われるか、またはデータの消去状態を保持するかの動作が実行される。すなわち、セル内部記憶ノード１０の電位がＶＤＤの場合には不揮発性記憶素子７に記録動作が行われて低抵抗となる（図５（ｋ），（ｉ））。
セル内部記憶ノード１０の電位が０［Ｖ］の場合は、不揮発性記憶素子７は消去状態（高抵抗）のまま何も起こらない（図５（ｉ））。 Next, the operation around the memory cell (100) during the refresh operation will be described with reference to the timing chart of FIG.
FIG. 5 shows a timing chart when an external write operation is performed (FLAG = 1) from the previous refresh to the current refresh period. When no data is written to the volatile memory cell from the outside, no flag (FLAG = 0) is set.
First, the word line 4 for which the address X is determined at the falling edge of the input of the / RAS signal is selected (FIGS. 5A, 5C, and 5H). As in the read operation, the VDD or 0 potential is sensed and driven on the bit line 3 in accordance with the potential state of the cell internal storage node 10 (FIG. 5G), and the potential remains as it is. (A refresh operation of a general DRAM device is performed) (FIG. 5 (i)).
At this time, the nonvolatile memory element control signal line (NV_EN line) 8 is set to a high potential while the word line 4 remains at a high potential (FIG. 5 (j)), and the cell internal storage node 10 and the nonvolatile memory (variable resistance) ) The element 7 is brought into conduction (FIG. 5 (i)). The nonvolatile memory element power supply line (PWR line) 9 is kept at a high potential during the period 101 shown in FIG. 5J (FIGS. 5J and 5K). In this state, the nonvolatile memory element 7 is erased and becomes high resistance.
Next, the PWR line 9 is changed to a low potential in the form of a pulse for a period of 102 (FIGS. 5 (j) and (k)), so that data is stored in the nonvolatile storage element 7 in accordance with the potential state of the cell internal storage node 10. The operation of whether recording is performed or whether the data erase state is maintained is executed. That is, when the potential of the cell internal storage node 10 is VDD, a recording operation is performed on the nonvolatile storage element 7 and the resistance becomes low (FIGS. 5K and 5I).
When the potential of the cell internal storage node 10 is 0 [V], the nonvolatile storage element 7 remains in the erased state (high resistance) and nothing happens (FIG. 5 (i)).

このようにして、セル内部記憶ノード１０の情報を不揮発性記憶素子（不揮発性可変抵抗素子）７に転送（セーブ）することができる。
なお、このリフレッシュ動作の期間中に選択されたワード線４に対応するフラグを「０」（ＦＬＡＧ＝０）にクリヤしておく。 In this manner, information in the cell internal storage node 10 can be transferred (saved) to the nonvolatile storage element (nonvolatile variable resistance element) 7.
Note that the flag corresponding to the word line 4 selected during the refresh operation is cleared to “0” (FLAG = 0).

次に、図６のタイミングチャートを用いて、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われなかった場合（ＦＬＡＧ＝０）のリフレッシュ動作を説明する。
この場合には選択された行アドレスのワード線４は低電位のままで（図６（ｈ））、メモリセル内部のＮＶ＿ＥＮ線８を図６（ｊ）に示す１０３の期間パルス状に高電位にすることにより（図６（ｊ））、セル内部記憶ノード１０と不揮発性記憶素子７とを導通させる。すると、不揮発性記憶素子７が記録状態（低抵抗）の場合はＰＷＲ線９からセル内部記憶ノード１０に電荷が補充されリフレッシュと同様な機能の動作が実行される（図６（ｉ），（ｊ），（ｋ））。
この一連の動作ではビット線３の充放電もセンスアンプ動作も無いため、消費電力はほとんどゼロである。 Next, a refresh operation when no external write operation is performed (FLAG = 0) from the previous refresh to the current refresh period will be described using the timing chart of FIG.
In this case, the word line 4 of the selected row address remains at a low potential (FIG. 6 (h)), and the NV_EN line 8 inside the memory cell has a high potential in the form of a pulse for the period 103 shown in FIG. 6 (j). By doing so (FIG. 6J), the cell internal storage node 10 and the nonvolatile storage element 7 are made conductive. Then, when the nonvolatile memory element 7 is in a recording state (low resistance), charge is replenished from the PWR line 9 to the cell internal storage node 10 and an operation similar to the refresh operation is performed (FIG. 6 (i), ( j), (k)).
In this series of operations, there is neither charge / discharge of the bit line 3 nor sense amplifier operation, so the power consumption is almost zero.

次に、電源投入直後および電源切断直前の動作について説明する。
図７に電源投入直後のタイミングチャートを示す。このタイミングチャートを用いて、電源投入直後のメモリセルの動作を説明する。／ＲＡＳ信号の入力の立下りエッジでアドレスＸが確定しあるワード線４を選択し（図７（ａ），（ｃ），（ｈ））、メモリセルに「０」を書き込む（図７（ｉ））。その後アクセストランジスタ１を閉じ、不揮発性記憶素子制御用（電荷転送用）のＭＯＳトランジスタ６を１０４の期間だけ導通にし（図７（ｊ））、図６の場合と同様な電荷注入動作により不揮発性記憶素子７の記憶情報をセル内部記憶ノード１０にリストアする（図７（ｉ），（ｊ））。
なお、この電源投入直後の動作期間中に、前述した通り、リフレッシュ動作制御を行う目的で、選択されたワード線４に対応するフラグを「０」（ＦＬＡＧ＝０）にクリヤしておく。 Next, operations immediately after power-on and immediately before power-off will be described.
FIG. 7 shows a timing chart immediately after power-on. The operation of the memory cell immediately after power-on will be described using this timing chart. The word line 4 for which the address X is determined at the falling edge of the / RAS signal input is selected (FIGS. 7A, 7C, 7H), and “0” is written in the memory cell (FIG. 7 ( i)). Thereafter, the access transistor 1 is closed, and the MOS transistor 6 for controlling the non-volatile memory element (for charge transfer) is made conductive only for the period 104 (FIG. 7 (j)), and non-volatile by the charge injection operation similar to the case of FIG. The storage information of the storage element 7 is restored to the cell internal storage node 10 (FIGS. 7 (i) and (j)).
During the operation period immediately after the power is turned on, the flag corresponding to the selected word line 4 is cleared to “0” (FLAG = 0) for the purpose of performing the refresh operation control as described above.

次に、電源切断直前のメモリセルの動作について説明する。
電源切断直前に、フラグ（ＦＬＡＧ）＝１の場合は、図５で示すリフレッシュ動作と全く同一の動作を行うことにより、セル内部記憶ノード１０の情報を不揮発性記憶素子７にセーブする。
一方、電源切断直前、フラグ（ＦＬＡＧ）＝０の場合は、リストアするための特別の動作は行わない。 Next, the operation of the memory cell immediately before power off will be described.
If the flag (FLAG) = 1 immediately before power off, the information in the cell internal storage node 10 is saved in the nonvolatile storage element 7 by performing the same operation as the refresh operation shown in FIG.
On the other hand, if the flag (FLAG) = 0 immediately before the power is turned off, no special operation for restoration is performed.

このように、ＤＲＡＭメモリセルに不揮発性機能を付加することにより、電源切断時に記憶情報を不揮発性記憶素子７に退避（以下「セーブ動作」と称する。）することができ、また電源投入時に不揮発性記憶素子７に退避した情報を揮発性メモリセルに再読み込み（「リストア動作」とも称する。）することができる。
さらに、不揮発性記憶素子７に電源切断後にデータを記憶できるとともに、外部から揮発性メモリセルへの書込み状態に応じてフラグをセット、リセットし、不揮発性記憶メモリセルと揮発性メモリセル間でデータの転送を行いデータのリフレッシュ動作を行うことにより、所謂従来のＤＲＡＭ装置におけるリフレッシュ動作を代替することができる。 As described above, by adding a nonvolatile function to the DRAM memory cell, stored information can be saved in the nonvolatile memory element 7 when the power is turned off (hereinafter referred to as “save operation”). Information saved in the volatile memory element 7 can be read back into the volatile memory cell (also referred to as “restore operation”).
In addition, data can be stored in the nonvolatile memory element 7 after the power is turned off, and a flag is set and reset according to a write state to the volatile memory cell from the outside, and data is transmitted between the nonvolatile memory cell and the volatile memory cell. Thus, the refresh operation of the so-called DRAM device can be replaced by performing the data refresh operation.

次に、図８に不揮発性記憶素子７に不揮発性可変抵抗素子を用いた場合の抵抗値の設定方法について示す。
ＤＲＡＭ装置では一般的にデータ保持状態（アクセストランジスタ；ＮＭＯＳトランジスタ１を閉じた状態）ではセル内部記憶ノード１０の電位は、Ｎ型拡散層とＰウェル間の接合リーク電流やアクセストランジスタのゲート酸化膜のリーク電流のために、高電位（ＶＤＤ）から徐々に低電位（グランド）に近づいて行く性質を持っている。 Next, FIG. 8 shows a resistance value setting method when a nonvolatile variable resistance element is used for the nonvolatile memory element 7.
In a DRAM device, in general, in a data holding state (access transistor; in a state in which the NMOS transistor 1 is closed), the potential of the cell internal storage node 10 is the junction leakage current between the N-type diffusion layer and the P well or the gate oxide film of the access transistor. Because of this leakage current, it has a property of gradually approaching a low potential (ground) from a high potential (VDD).

これまでメモリセル１００の動作を説明してきたが、この適応条件として、上述した記憶ノード（１０）の電位の安定電位を低（ＬＯＷ）電位に設定することを前提とした。この場合のメモリセルの動作は、図８に示すＣａｓｅ１に対応し、ＤＲＡＭ“１”のデータに不揮発性記憶素子７の抵抗を“低”抵抗値にし、ＤＲＡＭ“０”のデータを“高”抵抗値に設定する。またＰＷＲ線電位をノーマリーハイ（ＮｏｒｍａｌｌｙＨｉｇｈ（ＶＤＤ；電源電圧））とし、ＳＡＶＥ動作時にＰＷＲ線に負パルスを印加するようにしている。 Although the operation of the memory cell 100 has been described so far, the adaptive condition is based on the assumption that the stable potential of the storage node (10) described above is set to a low (LOW) potential. The operation of the memory cell in this case corresponds to Case 1 shown in FIG. 8, the resistance of the nonvolatile memory element 7 is set to “low” resistance value for the data of DRAM “1”, and the data value of DRAM “0” is set to “high”. Set to resistance value. The PWR line potential is normally high (VDD; power supply voltage), and a negative pulse is applied to the PWR line during the SAVE operation.

しかしながら、デバイス構造によっては記憶ノード１０の電位がデータ保持状態で低電位（グランド）から徐々に高電位（電源電圧ＶＤＤ）に近づく性質を持つ場合も存在する。その場合には各条件設定を図８に示す「Ｃａｓｅ−II」に変更すれば、本発明で記述した不揮発性ＤＲＡＭ装置を実現することができる。不揮発性記憶素子７の詳細な設定条件については、図８に示す。 However, depending on the device structure, there is a case where the potential of the storage node 10 has a property of gradually approaching the high potential (power supply voltage VDD) from the low potential (ground) in the data holding state. In that case, if each condition setting is changed to “Case-II” shown in FIG. 8, the nonvolatile DRAM device described in the present invention can be realized. Detailed setting conditions of the nonvolatile memory element 7 are shown in FIG.

記憶ノード電位の安定電位を高（Ｈｉｇｈ）電位に設定するメモリセルの動作は、図８に示すＣａｓｅIIに対応し、ＤＲＡＭ“１”のデータに不揮発性記憶素子７の抵抗を“高”抵抗値にし、ＤＲＡＭ“０”のデータに“低”抵抗値に設定する。またＰＷＲ線電位をノーマリーロー（ＮｏｒｍａｌｌｙＬｏｗ（０［Ｖ］；グランド電位））とし、ＳＡＶＥ動作時にＰＷＲ線に正パルスを印加するようにしている。 The operation of the memory cell in which the stable potential of the storage node potential is set to a high (High) potential corresponds to Case II shown in FIG. 8, and the resistance of the nonvolatile storage element 7 is set to the “high” resistance value in the data of DRAM “1”. The “low” resistance value is set in the data of the DRAM “0”. The PWR line potential is normally low (0 [V]; ground potential), and a positive pulse is applied to the PWR line during the SAVE operation.

このように、本発明の不揮発性メモリセルは、記憶ノード電位の安定条件が変わっても、不揮発性記憶素子７に供給する設定電位を変えることにより、安定に動作させることができる。これは、特にリーク電流が問題となるときに有用である。 As described above, the nonvolatile memory cell of the present invention can be operated stably by changing the set potential supplied to the nonvolatile memory element 7 even if the stability condition of the storage node potential changes. This is particularly useful when leakage current becomes a problem.

図９に、本発明の第２の実施形態である不揮発性記憶装置２００の全体構成とメモリセルを示す。
不揮発性記憶装置２００は、ワード線ドライバ／不揮発性記憶素子駆動回路２１０、メモリセルアレイ２２０、デコーダ／コントロール回路２４０、セルプレート電位（Ｖｃｐ）発生回路２５０、ライトバッファ／センスアンプ２６０などで構成されている。 FIG. 9 shows the overall configuration and memory cells of a nonvolatile memory device 200 according to the second embodiment of the present invention.
The nonvolatile memory device 200 includes a word line driver / nonvolatile memory element driving circuit 210, a memory cell array 220, a decoder / control circuit 240, a cell plate potential (Vcp) generation circuit 250, a write buffer / sense amplifier 260, and the like. Yes.

ワード線ドライバ／不揮発性記憶素子駆動回路２１０は、ワード線ＷＬ０〜ＷＬｎ−１に対して、例えばＮＡＮＤ回路２１１やインバータ２１２のバッファ回路などが構成され、デコーダ／コントロール回路２４０から供給されたワード線選択信号によりワード線ＷＬ０〜ＷＬｎ−１が選択される。
また、ワード線選択信号以外の不揮発性記憶素子制御信号線ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１に電荷転送用トランジスタをオン／オフ制御する制御電圧を供給し、揮発性メモリセルと不揮発性メモリセル間でデータの転送を行う。
また、不揮発性記憶素子電源線ＰＷＲ０〜ＰＷＲｎ−１に不揮発性記憶素子７の書込み・消去用電圧を供給し、リフレッシュや電源切断時のデータを保持する。 The word line driver / nonvolatile memory element driving circuit 210 includes, for example, a NAND circuit 211 and a buffer circuit of an inverter 212 for the word lines WL0 to WLn-1, and the word line supplied from the decoder / control circuit 240. The word lines WL0 to WLn-1 are selected by the selection signal.
Further, a control voltage for controlling on / off of the charge transfer transistor is supplied to the nonvolatile memory element control signal lines NV-EN0 to NV-ENn-1 other than the word line selection signal, and the volatile memory cell and the nonvolatile memory cell Transfer data between them.
Further, the voltage for writing / erasing the nonvolatile memory element 7 is supplied to the nonvolatile memory element power supply lines PWR0 to PWRn-1, and the data at the time of refresh or power-off is held.

メモリセルアレイ２２０は、図１に示したメモリセル１００がｎ行ｍ列のマトリックス状に配列され、このメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１にワード線ドライバ／不揮発性記憶素子駆動回路２１０から出力された制御信号が供給される。
このメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１は、図１に示したように、揮発性メモリセルと不揮発性メモリセルで構成され、揮発性メモリセルはワード線ＷＬ０〜ＷＬｎ−１とビット線ＢＬ０〜ＢＬｎ−１でデータの書き込み、読出し制御が行われる。各キャパシタのセルプレート電極ＶＣＰはセルプレート電位（Ｖｃｐ）発生回路２５０から所定の電圧が供給される。
不揮発性メモリセルは、不揮発性記憶素子制御信号（ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１）で電荷転送用のトランジスタがオン／オフ制御されてデータの転送が行われ、また、不揮発性記憶素子電源（ＰＷＲ０〜ＰＷＲｎ−１）用電圧を不揮発性記憶素子に印加することによりデータの書込み、消去が行われる。 In the memory cell array 220, the memory cells 100 shown in FIG. 1 are arranged in a matrix of n rows and m columns, and a word line driver / nonvolatile memory element driving circuit is connected to the memory cells MC0,0 to MCn-1, m-1. The control signal output from 210 is supplied.
As shown in FIG. 1, the memory cells MC0,0 to MCn-1, m-1 are composed of volatile memory cells and nonvolatile memory cells, and the volatile memory cells are connected to word lines WL0 to WLn-1. Data writing and reading are controlled by the bit lines BL0 to BLn-1. A predetermined voltage is supplied from the cell plate potential (Vcp) generation circuit 250 to the cell plate electrode VCP of each capacitor.
In the nonvolatile memory cell, the charge transfer transistor is controlled to be turned on / off by a nonvolatile memory element control signal (NV-EN0 to NV-ENn-1), and data is transferred. Data is written and erased by applying a voltage for (PWR0 to PWRn-1) to the nonvolatile memory element.

デコーダ／コントロール回路２４０は、アドレスデータ、クロック、制御信号などが供給され、アドレスデータをデコードし、クロック信号に同期してロウーアドレス選択信号、カラムアドレス選択信号、不揮発性記憶素子制御信号（ＮＶ−ＥＮ０〜ＮＶ−ＥＮｎ−１）制御信号、ワード線（ＷＬ０〜ＷＬｎ−１）制御信号、不揮発性記憶素子電源（ＰＷＲ０〜ＰＷＲｎ−１）用電圧を生成し、またこの他ＷＥ（ライトイネーブル）、ＲＥ（リードイネーブル）等の信号を生成する。
また、これらの制御信号を発生する他、電源投入直後にフラグを「０」にセットし、外部から揮発性メモリセルにデータを書き込む動作が発生したとき、フラグを「１」にセットし、リフレッシュ動作が終了すると再びフラグを「０」にセットするフラッグ制御信号を生成する。 The decoder / control circuit 240 is supplied with address data, a clock, a control signal, etc., decodes the address data, and synchronizes with the clock signal to generate a row address selection signal, a column address selection signal, and a nonvolatile memory element control signal (NV). -EN0 to NV-ENn-1) control signal, word line (WL0 to WLn-1) control signal, non-volatile memory element power supply (PWR0 to PWRn-1) voltage are generated, and other WE (write enable) , RE (read enable) and the like are generated.
In addition to generating these control signals, the flag is set to “0” immediately after power-on, and when an operation for writing data to the volatile memory cell from the outside occurs, the flag is set to “1” and refreshed. When the operation ends, a flag control signal for setting the flag to “0” again is generated.

セルプレート電位（Ｖｃｐ）発生回路２５０は、電圧発生回路、タイミング発生回路などで構成され、デコーダ／コントロール回路２４０からの制御信号により、メモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１のキャパシタのセルプレート電極（ＶＣＰ）に所定のタイミングで電圧を供給する。 Cell plate potential (Vcp) generation circuit 250 is constituted by a voltage generation circuit, a timing generation circuit, and the like, and in response to a control signal from decoder / control circuit 240, the capacitor of memory cells MC0, 0 to MCn−1, m−1. A voltage is supplied to the cell plate electrode (VCP) at a predetermined timing.

ライトバッファ／センスアンプ（回路）２６０は、ビット線ＢＬ０〜ＢＬｍ−１に接続されたバッファ回路とセンスアンプ回路で構成され、入力データＩＮをメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１に書き込むとき、バッファ回路を介してデータをビット線ＢＬ０〜ＢＬｍ−１に所定のタイミングで出力する。
また、データ読出時において、メモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１から読み出した微小振幅のデータ（電圧）がビット線を介してセンスアンプに供給され、データが増幅されて所定電圧にされた後出力される（ＯＵＴ）。 The write buffer / sense amplifier (circuit) 260 includes a buffer circuit and a sense amplifier circuit connected to the bit lines BL0 to BLm-1, and inputs data IN to the memory cells MC0,0 to MCn-1, m-1. When writing, data is output to the bit lines BL0 to BLm-1 through the buffer circuit at a predetermined timing.
At the time of data reading, data (voltage) having a small amplitude read from the memory cells MC0,0 to MCn-1, m-1 is supplied to the sense amplifier through the bit line, and the data is amplified to a predetermined voltage. And then output (OUT).

次に、不揮発性記憶（不揮発性ＤＲＡＭ）装置２００の動作について図９と図１０を用いて説明する。図１０に不揮発性記憶装置２００の機能動作の一覧表を示す。
この一覧表の列欄に動作モードを示し、行欄にメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１の動作項目を示す。動作モードとして、電源投入直後の動作、揮発性セルから外部への読出し、外部から揮発性セルへの書込み、フラッグが「１」と「０」のときのリフレッシュ動作、そして電源切断前の動作がある。
またメモリセル（ＭＣ０，０〜ＭＣｎ−１，ｍ−１）の動作項目として、読出し（Ｒｅａｄ）、書込み（Ｗｒｉｔｅ）、セーブ（Ｓａｖｅ）、リストア（Ｒｅｓｔｏｒｅ）、フラグ（ＦＬＡＧ）設定の各動作がある。
ここで、用語の定義をする。セーブとは、揮発性メモリセル（アクセストランジスタ（ＮＭＯＳトランジスタ）１、キャパシタ２）に記憶されたデータを同一メモリセル内の不揮発性メモリセルの不揮発性記憶素子７に転送する動作を示し、リストアとは、不揮発性記憶素子７に記憶されたデータを同一セル内の揮発性メモリセルに転送する動作を示す。 Next, the operation of the nonvolatile memory (nonvolatile DRAM) device 200 will be described with reference to FIGS. FIG. 10 shows a list of functional operations of the nonvolatile memory device 200.
The column column of this list shows the operation mode, and the row column shows the operation items of the memory cells MC0,0 to MCn-1, m-1. As operation modes, there are an operation immediately after power-on, a read from a volatile cell to the outside, a write to the volatile cell from the outside, a refresh operation when the flags are “1” and “0”, and an operation before power-off. is there.
The operation items of the memory cells (MC0,0 to MCn-1, m-1) are read (Read), write (Write), save (Save), restore (Restore), and flag (FLAG) setting operations. is there.
Here, terms are defined. Save refers to an operation of transferring data stored in a volatile memory cell (access transistor (NMOS transistor) 1, capacitor 2) to the nonvolatile memory element 7 of the nonvolatile memory cell in the same memory cell. Shows an operation of transferring data stored in the nonvolatile memory element 7 to a volatile memory cell in the same cell.

電源投入後の動作は図７で説明したことと同一である。まず、最初にすべてのメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１のデータの揮発性メモリセルをクリヤ（「０」または「１」）し、次に、不揮発性記憶素子７に記憶されていたデータを揮発性メモリセルに転送することによりリストア動作を行い、初期設定は完了する。またこの時、フラグはクリヤされる。 The operation after power-on is the same as that described with reference to FIG. First, the volatile memory cells of the data of all the memory cells MC0,0 to MCn−1, m−1 are first cleared (“0” or “1”), and then stored in the nonvolatile memory element 7. The restore operation is performed by transferring the stored data to the volatile memory cell, and the initial setting is completed. At this time, the flag is cleared.

電源投入後の揮発性メモリセルの初期設定動作が終わると、ＤＲＡＭ装置としての通常の動作が開始され、外部からの書込み、外部への読出し動作に関して不揮発性機能は一切係わらない。
外部から揮発性セルへ書込みがあったとき、フラグはセット（ＦＬＡＧ＝１）される。フラグをセットする以外は、一般のＤＲＡＭ動作と完全に同一であり、図３、図４の説明と同様である。したがって、ここでは詳細な説明は省略する。 When the initial setting operation of the volatile memory cell after the power is turned on, a normal operation as a DRAM device is started, and the nonvolatile function is not involved at all for external writing and external reading operations.
The flag is set (FLAG = 1) when there is a write to the volatile cell from the outside. Except for setting the flag, the operation is completely the same as a general DRAM operation, and is the same as the description of FIGS. Therefore, detailed description is omitted here.

リフレッシュ動作に関しては、図６に示したように、該当するワード線ＷＬ０〜ＷＬｎ−１に繋がるメモリセルＭＣ０，０〜ＭＣｎ−１，ｍ−１に前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われなかった場合（ＦＬＡＧ＝０）は、アクセストランジスタ（図１のメモリセル１００）を閉じたまま不揮発性記憶（可変抵抗）素子制御用のＮＭＯＳトランジスタ６を導通にし、リストア動作を行うことでリフレッシュ動作を行い、ＤＲＡＭ装置のリフレッシュの代替とする。 As for the refresh operation, as shown in FIG. 6, the memory cells MC0, 0 to MCn−1, m−1 connected to the corresponding word lines WL0 to WLn−1 are externally connected during the period from the previous refresh to the current refresh. In the case where the write operation is not performed (FLAG = 0), the NMOS transistor 6 for controlling the nonvolatile memory (variable resistance) element is made conductive while the access transistor (memory cell 100 in FIG. 1) is closed and restored. By performing the operation, a refresh operation is performed, which is an alternative to the refresh of the DRAM device.

一方、図５に示したように、前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）は、通常のＤＲＡＭ装置で行われるビット線ＢＬ０〜ＢＬｍ−１の充放電を伴うリフレッシュ動作を行うとともに、セル情報を不揮発性記憶素子７に転送するセーブ動作を行う。 On the other hand, as shown in FIG. 5, when an external write operation is performed during the period from the previous refresh to the current refresh (FLAG = 1), the bit lines BL0 to BLm performed in a normal DRAM device. A refresh operation with charge / discharge of −1 is performed, and a save operation for transferring cell information to the nonvolatile memory element 7 is performed.

次に、電源切断直前には、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われた場合は、図５に示したように、揮発性メモリセルのデータを同一セル内の不揮発性記憶素子に転送するセーブ動作を行う。一方、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われなかった場合（ＦＬＡＧ＝０）は、図６に示すように、すでにセル情報は不揮発性メモリセルの不揮発性記憶素子にセーブ済みであり、リフレッシュのための特別な動作は行わない。 Next, immediately before the power is turned off, if a write operation is performed from the outside during the period from the previous refresh to the current refresh, the data in the volatile memory cell is stored in the same cell as shown in FIG. A save operation for transferring to the nonvolatile memory element is performed. On the other hand, when no external write operation is performed during the period from the previous refresh to the current refresh (FLAG = 0), the cell information is already stored in the nonvolatile memory element of the nonvolatile memory cell as shown in FIG. Has been saved, and no special action for refresh is performed.

これらの動作により、上述した不揮発性ＤＲＡＭ機能を実現することができる。なお、上記動作を行うために、不揮発性ＤＲＡＭ装置にはワード線１本ごとに１ビット以上のフラグを持つ必要がある。これらのフラグ設定条件を図１０に示す。 By these operations, the above-described nonvolatile DRAM function can be realized. In order to perform the above operation, the nonvolatile DRAM device needs to have a flag of 1 bit or more for each word line. These flag setting conditions are shown in FIG.

図１０に、上述したフラッグ設定条件と不揮発性記憶装置２００の動作モードに関する一覧表を示す。
この一覧表は、図３〜図７のタイミングチャートに対応付けてあり、不揮発性記憶装置２００の動作に関する説明を示す。
動作モードは、電源投入直後の動作、揮発性セルから外部への読出し（動作）、外部から揮発性セルへの書込み（動作）、リフレッシュ動作と電源切断前の動作にはそれぞれ２通りあり、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合（ＦＬＡＧ＝１）と、書込み動作が行われなかった場合（ＦＬＡＧ＝０）の動作がある。
各動作モードにおいて、行欄内に示す番号は、メモリセル動作順序を示す。これらの動作については、メモリセル１００に関する動作説明で既に行ったので、ここでは省略する。 FIG. 10 shows a list regarding the flag setting conditions and the operation modes of the nonvolatile memory device 200 described above.
This list is associated with the timing charts of FIG. 3 to FIG. 7, and shows an explanation regarding the operation of the nonvolatile memory device 200.
There are two operation modes: the operation immediately after turning on the power, the reading from the volatile cell to the outside (operation), the writing from the outside to the volatile cell (operation), the refresh operation and the operation before turning off the power. There is an operation when an external write operation is performed (FLAG = 1) and when a write operation is not performed (FLAG = 0) during the refresh period from this refresh.
In each operation mode, the numbers shown in the row column indicate the memory cell operation order. Since these operations have already been performed in the description of the operation related to the memory cell 100, they are omitted here.

したがって、本発明のメモリセル及び不揮発性記憶装置は、ＤＲＡＭ装置と同じ動作速度で動作すると共に、電源を切っても記憶情報を記憶することができる。
また、電源投入期間中でも必ずしも一定時間ごとにリフレッシュ動作を行う必要が無く、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行い、消費電力を削減することができる。 Therefore, the memory cell and the nonvolatile memory device of the present invention operate at the same operation speed as the DRAM device, and can store stored information even when the power is turned off.
Also, it is not always necessary to perform refresh operation at regular intervals even during the power-on period, and during the period when there is no operation to write data to the volatile memory cell from the outside, the data of the nonvolatile memory cell is transferred to the volatile memory cell in the same cell. Therefore, the operation equivalent to the refresh operation can be performed and the power consumption can be reduced.

以上述べたように本発明は、ＤＲＡＭ装置の動作速度や使いやすさを保ったまま、（１）電源切断時の記憶情報の退避（セーブ動作）と電源投入時の退避情報の再読み込み（リストア動作）、（２）リフレッシュ動作の省略（一分代替）、という不揮発性機能を付加したメモリセル及び不揮発性記憶装置を実現することができる。 As described above, according to the present invention, while maintaining the operation speed and ease of use of the DRAM device, (1) saving information when the power is turned off (save operation) and re-reading the restoration information when the power is turned on Operation and (2) Omission of refresh operation (substitution for one minute) and a memory cell and a nonvolatile memory device to which a nonvolatile function is added can be realized.

第1の実施形態のメモリセルの回路構成を示す図である。FIG. 3 is a diagram illustrating a circuit configuration of a memory cell according to the first embodiment. 図１のメモリセルを構成する不揮発性記憶素子の電気的特性を示す図である。It is a figure which shows the electrical property of the non-volatile memory element which comprises the memory cell of FIG. 図１のメモリセルの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the memory cell of FIG. 1. 図１のメモリセルの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the memory cell of FIG. 1. 図１のメモリセルの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the memory cell of FIG. 1. 図１のメモリセルの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the memory cell of FIG. 1. 図１のメモリセルの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the memory cell of FIG. 1. 図１のメモリセルの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the memory cell of FIG. 1. 第２の実施形態の不揮発性記憶装置の回路構成を示す。The circuit structure of the non-volatile memory | storage device of 2nd Embodiment is shown. 図９に示した不揮発性記憶装置の動作を説明するための動作一覧表である。10 is an operation list for explaining the operation of the nonvolatile memory device shown in FIG. 9. 従来例の揮発性記憶装置の回路構成を示す。The circuit structure of the volatile memory | storage device of a prior art example is shown.

符号の説明Explanation of symbols

１，６…ＮＭＯＳトランジスタ、２…キャパシタ、３，ＢＬ０〜ＢＬｍ−１…ビット線、４，ＷＬ０〜ＷＬｎ−１…ワード線、５…セルプレート電極（ＶＣＰ）、７…不揮発性記憶素子、８，ＮＶ₋ＥＮ０〜ＮＶ₋ＥＮｎ−１…不揮発性記憶素子制御信号線（ＮＶ₋ＥＮ線）、９，ＰＷＲ０〜ＰＷＲｎ−１…不揮発性記憶素子電源線（ＰＷＲ線）、１００，ＭＣ０，０〜ＭＣｎ−１，ｍ−１，Ｃ０，０〜Ｃｎ−１，ｍ−１…メモリセル、２００…不揮発性記憶装置、２１０，３１０…ワード線ドライバ／不揮発性記憶素子駆動回路、２２０，３２０…メモリセルアレイ、２４０，３４０…デコーダ／コントロール回路、２５０，３５０…セルプレート電位（Ｖｃｐ）発生回路、２６０，３６０…ライトバッファ／センスアンプ、３００…ＤＲＡＭ装置。
DESCRIPTION OF SYMBOLS 1,6 ... NMOS transistor, 2 ... Capacitor, 3, BL0-BLm-1 ... Bit line, 4, WL0-WLn-1 ... Word line, 5 ... Cell plate electrode (VCP), 7 ... Nonvolatile memory element, 8 _{_{, NV - EN0~NV - ENn-1}} ... nonvolatile memory device control signal line _(NV - EN lines), 9, PWR0~PWRn-1 ... nonvolatile memory element power supply line (PWR line), 100, MC0,0~ MCn-1, m-1, C0,0 to Cn-1, m-1 ... memory cell, 200 ... nonvolatile memory device, 210,310 ... word line driver / nonvolatile memory element drive circuit, 220,320 ... memory Cell array, 240, 340 ... Decoder / control circuit, 250, 350 ... Cell plate potential (Vcp) generation circuit, 260, 360 ... Write buffer / sense amplifier, 300 ... RAM devices.

Claims

第１の制御用信号線に第１制御端子が接続され、第１の端子がビット線に接続された第１の電界効果トランジスタと、
一端が上記第１の電界効果トランジスタの第２の端子に接続され、他端が第１の基準電位に接続されたキャパシタと、
上記第１の電界効果トランジスタの第２の端子と上記キャパシタの一端が接続された記憶ノードに第３の端子が接続され、第２の制御端子が第２の制御用信号線に接続された第２の電界効果トランジスタと、
一端が上記第２の電界効果トランジスタの第４の端子に接続され、他端が第２の基準電位に接続された不揮発性記憶素子と
を有するメモリセル。 A first field effect transistor having a first control terminal connected to the first control signal line and a first terminal connected to the bit line;
A capacitor having one end connected to the second terminal of the first field effect transistor and the other end connected to a first reference potential;
A third terminal is connected to the storage node to which the second terminal of the first field effect transistor and one end of the capacitor are connected, and a second control terminal is connected to the second control signal line. Two field effect transistors;
A non-volatile memory element having one end connected to a fourth terminal of the second field effect transistor and the other end connected to a second reference potential.

前記不揮発性記憶素子は、前記第２の基準電位を可変して該不揮発性記憶素子の両端に異なる極性の電圧を印加することにより、情報の記録・消去を行う
請求項１記載のメモリセル。 The memory cell according to claim 1, wherein the nonvolatile memory element records and erases information by changing the second reference potential and applying a voltage having a different polarity to both ends of the nonvolatile memory element.

マトリクス状に配置された不揮発性記憶素子を有するメモリセルと、
前記メモリセルのアクセス用第１の電界効果トランジスタのゲート端子を行方向に共通に接続する第１の制御用信号線のワード線と、
前記第１の電界効果トランジスタのドレイン端を列方向に共通に接続するビット線と、
前記不揮発性記憶素子の一端を行方向に共通に接続する第２の基準電位供給線と、
前記不揮発性記憶素子の制御用電界効果トランジスタのゲート端子を行方向において共通に接続する第２の信号線とを有し、
前記メモリセルは、
前記ワード線にゲートが接続され、ドレインが前記ビット線に接続された前記第１の電界効果トランジスタと、
一端が前記第１の電界効果トランジスタのソースに接続され、他端が第１の基準電位に接続されたキャパシタと、
前記第１の電界効果トランジスタのソースと上記キャパシタの一端が接続された記憶ノードにドレインが接続され、ゲートが前記第２の信号線に接続された制御用の第２の電界効果トランジスタと、
一端が前記第２の電界効果トランジスタのソースに接続され、他端が前記第２の基準電位供給線に接続された不揮発性記憶素子と
を有する不揮発性記憶装置。 Memory cells having nonvolatile memory elements arranged in a matrix;
A word line of a first control signal line for commonly connecting the gate terminals of the first field effect transistors for accessing the memory cells in the row direction;
A bit line commonly connecting the drain ends of the first field effect transistors in a column direction;
A second reference potential supply line for commonly connecting one end of the nonvolatile memory element in the row direction;
A second signal line for commonly connecting the gate terminals of the control field effect transistors of the nonvolatile memory element in the row direction;
The memory cell is
The first field effect transistor having a gate connected to the word line and a drain connected to the bit line;
A capacitor having one end connected to the source of the first field effect transistor and the other end connected to a first reference potential;
A second field effect transistor for control having a drain connected to a storage node to which a source of the first field effect transistor and one end of the capacitor are connected, and a gate connected to the second signal line;
A non-volatile memory device comprising: a non-volatile memory element having one end connected to the source of the second field effect transistor and the other end connected to the second reference potential supply line.

前記第２の基準電位供給線は前記不揮発性記憶素子に情報の記録・消去動作が行われる時のみパルス状の第１の電圧を印加し、該第１の電圧の供給が停止された場合は第２の電圧に設定し、前記第２の信号線は前記メモリセル記憶ノードと前記不揮発性記憶素子との間で記憶データを相互に転送する場合のみパルス状の高電圧を印加し、データを転送しない場合は低電圧に設定する
請求項３記載の不揮発性記憶装置。 The second reference potential supply line applies a pulsed first voltage only when an information recording / erasing operation is performed on the nonvolatile memory element, and the supply of the first voltage is stopped. The second voltage is set to a second voltage, and the second signal line applies a pulsed high voltage only when the stored data is transferred between the memory cell storage node and the nonvolatile storage element, The non-volatile memory device according to claim 3, wherein when the data is not transferred, the low voltage is set.

前記メモリセル中の不揮発性記憶素子に情報の記録・消去を行う際には、前記ワード線を高電位にして前記第１の電界効果トランジスタを導通させ、かつ前記第２の信号線を高電位にして前記第２の電界効果トランジスタを導通し、前記第２の基準電位供給線を第２電位にして前記不揮発性記憶素子情報の消去動作を行った後、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタを導通させたまま前記第２の基準電位供給線をパルス状に第１の電圧にして前記不揮発性記憶素子の記録動作を行い、前記不揮発性記憶素子からメモリセル記憶ノードへデータを転送するとき、前記ワード線を低電位にして前記第１の電界効果トランジスタを閉じ、前記第２の信号線をパルス状に高電位にして前記第２の電界効果トランジスタを導通させ、前記不揮発性記憶素子から前記メモリセル記憶ノードに情報を転送する
請求項４記載の不揮発性記憶装置。 When recording and erasing information in the nonvolatile memory element in the memory cell, the word line is set to a high potential to make the first field effect transistor conductive, and the second signal line is set to a high potential. The second field effect transistor is turned on, the second reference potential supply line is set to the second potential, and the erasing operation of the nonvolatile memory element information is performed. The non-volatile memory element performs a recording operation by setting the second reference potential supply line to a first voltage in a pulsed form while the second field effect transistor is conductive, and from the non-volatile memory element to the memory cell storage node When transferring data, the word line is set to a low potential to close the first field effect transistor, and the second signal line is set to a high potential in the form of a pulse so that the second field effect transistor is turned on. Through so, non-volatile memory device according to claim 4, wherein transferring information to the memory cell storage node from the non-volatile memory element.

前記各ワード線に対して１ビット以上のフラグを持ち、前記メモリセルの記憶ノード情報を保持するために周期的に行うリフレッシュ動作に関して、１リフレッシュ動作期間に前記ワード線に繋がるメモリセルに外部から書込み動作が実行された場合はフラグを第１の状態に設定し、書き込み動作が実行されない場合は、フラグを第２の状態に設定することによりリフレッシュ動作の制御を行う
請求項３記載の不揮発性記憶装置。 With respect to the refresh operation periodically having a flag of 1 bit or more for each word line and holding the storage node information of the memory cell, the memory cell connected to the word line is externally connected in one refresh operation period. The nonvolatile operation according to claim 3, wherein when the write operation is executed, the flag is set to the first state, and when the write operation is not executed, the refresh operation is controlled by setting the flag to the second state. Storage device.

前記メモリセルは、１リフレッシュ動作期間に前記ワード線に繋がるメモリセルに外部から書込み動作が実行されない場合、次のリフレッシュ動作では前記ワード線を低電位にして前記第１の電界効果トランジスタを閉じ、前記第２の信号線をパルス状に高電位にして前記第２の電界効果トランジスタを導通させ、前記不揮発性記憶素子からメモリセル記憶ノードに情報を転送することにより、リフレッシュ動作の代替機能を行う
請求項６記載の不揮発性記憶装置。 When a memory cell connected to the word line is not externally written during one refresh operation period, the memory cell is closed to the first field effect transistor by lowering the word line in the next refresh operation, The second signal line is set to a high potential in the form of a pulse to turn on the second field effect transistor, and the information is transferred from the nonvolatile memory element to the memory cell storage node, thereby performing an alternative function of the refresh operation. The nonvolatile memory device according to claim 6.

アドレスデータと第１の制御信号が供給され、前記アドレスデータをデコードし所定のタイミングでワード線選択信号が生成されるデコーダ／コントロール回路と、
前記ワード線選択信号が供給され、任意のメモリセルのワード線を駆動するワード線ドライブ信号を出力するワード線ドライバ／駆動回路と、
前記メモリセルを選択するための前記ワード線ドライバ信号とビット線制御信号により選択される揮発性の第１のメモリセルと、該揮発性の第１のメモリセルの記憶ノードに接続され、第２と第３の制御信号により制御され、前記揮発性の第１のメモリセルとデータの授受と記憶、消去を行う不揮発性の第２メモリセルとを有する前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記揮発性の第１のメモリセルのセレクト用第１の電界効果トランジスタに接続された前記ビット線を介して、データの書込み読出しを行うライトバッファ／センスアンプと
を有する不揮発性記憶装置。 A decoder / control circuit that is supplied with address data and a first control signal, decodes the address data, and generates a word line selection signal at a predetermined timing;
A word line driver / drive circuit that is supplied with the word line selection signal and outputs a word line drive signal for driving a word line of an arbitrary memory cell;
A volatile first memory cell selected by the word line driver signal and a bit line control signal for selecting the memory cell, and a storage node of the volatile first memory cell; The memory cells controlled by the third control signal and having the non-volatile second memory cells for exchanging data, storing and erasing data with the volatile first memory cells are arranged in a matrix A cell array;
A non-volatile memory device comprising: a write buffer / sense amplifier for writing / reading data via the bit line connected to the first field effect transistor for selection of the volatile first memory cell.

前記揮発性の第１のメモリセルは、前記記憶ノードに接続されたキャパシタとアクセス用の前記第１の電界効果トランジスタを有する
請求項８記載の不揮発性記憶装置。 The nonvolatile memory device according to claim 8, wherein the volatile first memory cell includes a capacitor connected to the storage node and the first field effect transistor for access.

前記不揮発性の第２のメモリセルは、前記メモリセル内で前記第２の制御信号で制御され、データを転送する第２の電界効果トランジスタと、前記第３の制御信号で制御され、前記データを記憶、消去する不揮発性記憶素子を有する
請求項８記載の不揮発性記憶装置。 The nonvolatile second memory cell is controlled by the second control signal in the memory cell, controlled by the second field effect transistor for transferring data, and the third control signal, and the data The nonvolatile memory device according to claim 8, further comprising: a nonvolatile memory element that stores and erases data.

前記メモリセルは、前記揮発性の第１のメモリセルに前記ビット線を介してデータが書き込まれたとき、前記記憶ノードに記憶されたデータは前記第２の制御信号により同一メモリセル内の前記第２の電界効果トランジスタを制御して前記不揮発性記憶素子に転送され、前記第３の制御信号により前記不揮発性素子が制御されて前記データが記憶され、前記揮発性の第１のメモリセルに前記ビット線を介してデータが書き込停止されたとき、前記記憶ノードに記憶されたデータは前記第２の制御信号により同一メモリセル内の前記第２の電界効果トランジスタを制御して前記不揮発性記憶素子に転送され、該データが記憶される
請求項１０記載の不揮発性記憶装置。 When data is written to the volatile first memory cell via the bit line, the data stored in the storage node is stored in the memory cell in the same memory cell by the second control signal. The second field effect transistor is controlled and transferred to the non-volatile memory element, and the non-volatile element is controlled by the third control signal to store the data, and is stored in the volatile first memory cell. When data writing is stopped via the bit line, the data stored in the storage node is controlled by the second control signal to control the second field effect transistor in the same memory cell. The non-volatile storage device according to claim 10, wherein the data is transferred to a storage element and stored.

前記メモリセルは、電源投入直後、前記揮発性の第１のメモリセルのデータがリセットされた後、前記第２の制御信号により前記第２の電界効果トランジスタが制御され、前記不揮発性の第２のメモリセルに記憶されたデータが前記揮発性の第１のメモリセルに転送され、該データが記憶される
請求項１０記載の不揮発性記憶装置。 In the memory cell, immediately after the power is turned on, after the data of the volatile first memory cell is reset, the second field effect transistor is controlled by the second control signal, and the nonvolatile second The nonvolatile memory device according to claim 10, wherein data stored in the memory cell is transferred to the volatile first memory cell, and the data is stored.

前記メモリセルは、電源切断前に、前回にリフレッシュ期間から今回のリフレッシュ期間に、前記揮発性の第１のメモリセルの書き込み動作が行われたとき、前記第２の制御信号により前記第２の電界効果トランジスタが制御され、前記揮発性の第１のメモリセルのデータが前記不揮発性の第２のメモリセルに転送され、かつ前記第３の制御信号により前記不揮発性素子が制御されて前記データが記憶される
請求項１０記載の不揮発性記憶装置。
When the write operation of the volatile first memory cell is performed from the previous refresh period to the current refresh period before the power is turned off, the memory cell receives the second control signal according to the second control signal. The field effect transistor is controlled, the data of the volatile first memory cell is transferred to the nonvolatile second memory cell, and the nonvolatile element is controlled by the third control signal, so that the data The non-volatile storage device according to claim 10.