JP2008035565A - 積層型誘電体フィルタ - Google Patents
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Abstract
【課題】 積層型誘電体フィルタを小型化及び高性能化することが困難であった。
【解決手段】積層型誘電体フィルタは、複数の誘電体層から成る誘導体2と少なくとも第1及び第2のストリップライン導体層13,16とグランド導体層22,25とから成るストリップライン共振器L1、共振器間結合導体層33及び入出力導体層28を具備している。 第1及び第2のストリップライン導体層13,16は誘電体層を介して互いに対向配置されている。第1及び第2のストリップライン導体層13,16の一端がグランド導体層22に電気的に接続されている。前記共振器間結合導体層33は前記第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されている。
【選択図】図4
【解決手段】積層型誘電体フィルタは、複数の誘電体層から成る誘導体2と少なくとも第1及び第2のストリップライン導体層13,16とグランド導体層22,25とから成るストリップライン共振器L1、共振器間結合導体層33及び入出力導体層28を具備している。 第1及び第2のストリップライン導体層13,16は誘電体層を介して互いに対向配置されている。第1及び第2のストリップライン導体層13,16の一端がグランド導体層22に電気的に接続されている。前記共振器間結合導体層33は前記第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されている。
【選択図】図4
Description
本発明は移動体通信機に使用するために好適な積層型誘電体フィルタに関する。
携帯電話等の移動体通信機のバンドパスフィルタ、ローパスフィルタ等に積層フィルタを使用することは公知である。この積層フィルタは、誘電体の中にストリップライン用導体層、結合コンデンサ用導体層、シールド用グランド導体層を埋設し、誘電体の外周面に入力端子導体層と出力端子導体層とグランド端子導体層とを設けたものである。
ところで、積層型誘電体フィルタを更に小型化すること及び高性能化することが要求されている。
そこで、本願の第1の目的は、導体損失を低減させてQの高い積層型誘電体フィルタを提供することにある。本願の第2の目的は、導体損失を低減することができるのみでなく、ストリップライン導体層の延びる方向の寸法を小さくすることができる積層型誘電体フィルタを提供することにある。本願の第3の目的は、導体損失を低減することができるのみでなく、スプリアス共振即ち基本共振周波数よりも高い領域に発生する不要共振の発生位置を高周側にシフトすることができる積層型誘電体フィルタを提供することにある。
上記第1の目的を達成するための本発明は、
互いに対向する第1及び第2の主面と前記第1及び第2の主面間の側面とを有する誘電体と、
前記誘電体の前記第1の主面と前記第2の主面との間の第1の厚み方向位置に配置された少なくとも第1及び第2のストリップライン導体層と、
前記誘電体の前記第1の主面と前記第2の主面との間の第2の厚み方向位置に配置された少なくとも第3及び第4のストリップライン導体層と、
前記第1の主面又は前記第1の主面と前記第1の厚み方向位置との間の第3の厚み方向位置に配置された第1のグランド導体層と、
前記第2の主面又は前記第2の主面と前記第2の厚み方向位置との間の第4の厚み方向位置に配置された第2のグランド導体層と、
前記誘電体の前記側面に設けられたグランド端子導体層と、
前記誘電体の前記側面に設けられた第1及び第2の入出力端子導体層と、
第1及び第3のストリップライン導体層を前記第1の入出力端子導体層に結合するための第1の入出力容量導体層と、
第2及び第4第のストリップライン導体層を前記第2の入出力端子導体層に結合するための第2の入出力容量導体層と、
前記第1の主面に対して垂直な方向から見て、前記第1、第2、第3及び第4のストリップライン導体層に誘電体層を介して対向する部分を有するように前記誘電体の中に配置された共振器間結合導体層と、を有し、
前記第1、第2、第3及び第4のストリップライン導体層の一端は前記グランド端子導体層に接続され、
前記第1及び第2のグランド導体層は前記グランド端子導体層に接続され、
前記第1の主面に対して垂直な方向から見て、前記第1及び第3のストリップライン導体層は互いに重なるように配置され、且つ前記第2及び第4のストリップライン導体層は互いに重なるように配置され、
前記第1及び第2のストリップライン導体層は前記第3及び第4のストリップライン導体層の幅よりも狭い幅に形成され、
前記第1の主面に対して垂直な方向から見て、前記第1の入出力容量導体層は前記第1及び第3のストリップライン導体層に重なる部分を有するように形成され且つ前記第1の入出力端子導体層に接続され、且つ前記第2の入出力容量導体層は前記第2及び第4のストリップライン導体層に重なる部分を有するように形成され且つ前記第2の入出力端子導体層に接続され、
前記共振器間結合導体層は前記第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されていることを特徴とする積層型誘電体フィルタに係わるものである。
なお、請求項2に示すように、第3の厚み方向位置に第5及び第6のストリップライン導体層を設けることができる。
互いに対向する第1及び第2の主面と前記第1及び第2の主面間の側面とを有する誘電体と、
前記誘電体の前記第1の主面と前記第2の主面との間の第1の厚み方向位置に配置された少なくとも第1及び第2のストリップライン導体層と、
前記誘電体の前記第1の主面と前記第2の主面との間の第2の厚み方向位置に配置された少なくとも第3及び第4のストリップライン導体層と、
前記第1の主面又は前記第1の主面と前記第1の厚み方向位置との間の第3の厚み方向位置に配置された第1のグランド導体層と、
前記第2の主面又は前記第2の主面と前記第2の厚み方向位置との間の第4の厚み方向位置に配置された第2のグランド導体層と、
前記誘電体の前記側面に設けられたグランド端子導体層と、
前記誘電体の前記側面に設けられた第1及び第2の入出力端子導体層と、
第1及び第3のストリップライン導体層を前記第1の入出力端子導体層に結合するための第1の入出力容量導体層と、
第2及び第4第のストリップライン導体層を前記第2の入出力端子導体層に結合するための第2の入出力容量導体層と、
前記第1の主面に対して垂直な方向から見て、前記第1、第2、第3及び第4のストリップライン導体層に誘電体層を介して対向する部分を有するように前記誘電体の中に配置された共振器間結合導体層と、を有し、
前記第1、第2、第3及び第4のストリップライン導体層の一端は前記グランド端子導体層に接続され、
前記第1及び第2のグランド導体層は前記グランド端子導体層に接続され、
前記第1の主面に対して垂直な方向から見て、前記第1及び第3のストリップライン導体層は互いに重なるように配置され、且つ前記第2及び第4のストリップライン導体層は互いに重なるように配置され、
前記第1及び第2のストリップライン導体層は前記第3及び第4のストリップライン導体層の幅よりも狭い幅に形成され、
前記第1の主面に対して垂直な方向から見て、前記第1の入出力容量導体層は前記第1及び第3のストリップライン導体層に重なる部分を有するように形成され且つ前記第1の入出力端子導体層に接続され、且つ前記第2の入出力容量導体層は前記第2及び第4のストリップライン導体層に重なる部分を有するように形成され且つ前記第2の入出力端子導体層に接続され、
前記共振器間結合導体層は前記第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されていることを特徴とする積層型誘電体フィルタに係わるものである。
なお、請求項2に示すように、第3の厚み方向位置に第5及び第6のストリップライン導体層を設けることができる。
各請求項の発明によれば、次の効果を得ることができる。
(イ)複数のストリップライン導体層によって等価的に1つの共振器を構成するので、導体損失が低減し、Q特性が向上する。
(ロ)第1及び第2のストリップライン導体層が第3及び第4のストリップライン導体層の幅よりも狭い幅に形成されているので、第1及び第3のストリップライン導体層間及び第2及び第4のストリップライン導体層間の結合度の変動を小さく抑え、導体層のパタ−ンずれによる特性のバラツキを防ぐことができる。
(ハ)互いに幅の異なる第1及び第3のストリップライン導体層の両方に重なる部分を有するように第1の入出力容量導体層が形成され、また、互いに幅の異なる第2及び第4のストリップライン導体層の両方に重なる部分を有するように第2の入出力容量導体層が形成されているので、第1及び第3のストリップライン導体層に結合された第1の入出力結合コンデンサ及び第2及び第4のストリップライン導体層に結合された第2の入出力結合コンデンサを確実に得ることができる。
(ニ)共振器間結合導体層は第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されているので、共振器間結合導体層の第1及び第2の入出力容量導体層に対する干渉が少ない。
(イ)複数のストリップライン導体層によって等価的に1つの共振器を構成するので、導体損失が低減し、Q特性が向上する。
(ロ)第1及び第2のストリップライン導体層が第3及び第4のストリップライン導体層の幅よりも狭い幅に形成されているので、第1及び第3のストリップライン導体層間及び第2及び第4のストリップライン導体層間の結合度の変動を小さく抑え、導体層のパタ−ンずれによる特性のバラツキを防ぐことができる。
(ハ)互いに幅の異なる第1及び第3のストリップライン導体層の両方に重なる部分を有するように第1の入出力容量導体層が形成され、また、互いに幅の異なる第2及び第4のストリップライン導体層の両方に重なる部分を有するように第2の入出力容量導体層が形成されているので、第1及び第3のストリップライン導体層に結合された第1の入出力結合コンデンサ及び第2及び第4のストリップライン導体層に結合された第2の入出力結合コンデンサを確実に得ることができる。
(ニ)共振器間結合導体層は第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されているので、共振器間結合導体層の第1及び第2の入出力容量導体層に対する干渉が少ない。
次に、図面を参照して本発明の実施形態を説明する。
次に、図1〜図7を参照して本発明の第1の実施例に係わる移動体通信機等においてVHF帯以上の周波数でバンドパスフィルタとして使用する積層型誘電体フィルタを説明する。
図1に概略的に示す完成した積層型誘電体フィルタ1は、比誘電率が30以上の直方体のセラミック誘電体2と、外部信号端子導体層としての第1及び第2の入出力端子導体層3、4と、一対の外部グランド端子導体層5、6とを有し、更に誘電体2に埋設された内部導体層を有する。誘電体2は、第1及び第2の主面7、8と第1、第2、第3及び第4の側面9、10、11、12を有した6面体である。入出力端子導体層3、4は誘電体2の第1及び第2の側面9、10の中央に帯状に設けられ、この一部が第1及び第2の主面7、8にはみ出している。グランド端子導体層5、6は誘電体2の第3及び第4の側面11、12に設けられ、この一部が第1及び第2の主面7、8及び第1及び第2の側面9、10の上面と下面にはみ出している。
本実施例の積層型誘電体フィルタ1は図5に示す等価回路が得られるように形成されている。図5において入力端子T1 は入力結合コンデンサC1 を介して第1のストリップライン共振器L1 に接続され、出力端子T2 は出力結合コンデンサC2 を介して第2のストリップライン共振器L2 に接続されている。第3のストリップライン共振器L3 は第1及び第2のストリップライン共振器L1 、L2の相互間に配置され、これ等にM結合(誘導性結合)されていると共に第1及び第2の共振器間結合コンデンサC7 、C8 で結合されている。第1、第2及び第3のストリップライン共振器L1 、L2 、L3 の一端はグランドに接続されている。第3のストリップライン共振器L3 の他端はトラップ用コンデンサC9 を介して第1及び第2の共振器間結合コンデンサC7 、C8 の相互間に接続されている。また、波長短縮容量を得るためのコンデンサC3 、C4 、C10が第1、第2及び第3のストリップライン共振器L1 、L2 、L3 とに対して並列に接続されている。入力端子T1 とグランドとの間の浮遊容量(ストレーキャパシタンス)は破線によってC5 で示され、出力端子T2 とグランドとの間の浮遊容量は破線によってC6 で示されている。図5の入力端子T1 、出力端子T2 、及びグランドは図1の第1の入出力端子導体層3、第2の入出力端子導体層4、グランド端子導体層5、6に対応する。
図1に概略的に示す完成した積層型誘電体フィルタ1は、比誘電率が30以上の直方体のセラミック誘電体2と、外部信号端子導体層としての第1及び第2の入出力端子導体層3、4と、一対の外部グランド端子導体層5、6とを有し、更に誘電体2に埋設された内部導体層を有する。誘電体2は、第1及び第2の主面7、8と第1、第2、第3及び第4の側面9、10、11、12を有した6面体である。入出力端子導体層3、4は誘電体2の第1及び第2の側面9、10の中央に帯状に設けられ、この一部が第1及び第2の主面7、8にはみ出している。グランド端子導体層5、6は誘電体2の第3及び第4の側面11、12に設けられ、この一部が第1及び第2の主面7、8及び第1及び第2の側面9、10の上面と下面にはみ出している。
本実施例の積層型誘電体フィルタ1は図5に示す等価回路が得られるように形成されている。図5において入力端子T1 は入力結合コンデンサC1 を介して第1のストリップライン共振器L1 に接続され、出力端子T2 は出力結合コンデンサC2 を介して第2のストリップライン共振器L2 に接続されている。第3のストリップライン共振器L3 は第1及び第2のストリップライン共振器L1 、L2の相互間に配置され、これ等にM結合(誘導性結合)されていると共に第1及び第2の共振器間結合コンデンサC7 、C8 で結合されている。第1、第2及び第3のストリップライン共振器L1 、L2 、L3 の一端はグランドに接続されている。第3のストリップライン共振器L3 の他端はトラップ用コンデンサC9 を介して第1及び第2の共振器間結合コンデンサC7 、C8 の相互間に接続されている。また、波長短縮容量を得るためのコンデンサC3 、C4 、C10が第1、第2及び第3のストリップライン共振器L1 、L2 、L3 とに対して並列に接続されている。入力端子T1 とグランドとの間の浮遊容量(ストレーキャパシタンス)は破線によってC5 で示され、出力端子T2 とグランドとの間の浮遊容量は破線によってC6 で示されている。図5の入力端子T1 、出力端子T2 、及びグランドは図1の第1の入出力端子導体層3、第2の入出力端子導体層4、グランド端子導体層5、6に対応する。
図5の回路を得るために誘電体2の中には図2図4に示すように多数の導体層が埋設されている。誘電体2はセラミックのグリーンシート(磁器生シート)に導電性ペースト(例えば銀ペースト)を図4に示す所定パターンに印刷し、これ等を積層して焼成したものである。グリーンシートは焼成後に相互に一体化されるが、図4では説明の都合上第1、第2、第3、第4、第5、第6、第7、第8、第9及び第10の誘電体層2a、2b、2c、2d、2e、2f、2g、2h、2i、2jに分割して示されている。内導体層は誘電体1の第1及び第2の主面7、8間における第1、第2、第3、第4、第5、第6及び第7の厚み方向位置H1 、H2 、H3 、H4 、H5 、H6 、H7 に設けられている。なお、第8及び第9の厚み方向位置H8 、H9 に内導体層を設けるように変形することもできる。
次に各層のパターンを説明する。第1の厚み方向位置H1 となる第4の誘電体層2dの表面には第1、第2及び第3のストリップライン導体層13、14、15が第3の側面11から第4の側面12に向って直線的に延びるように配置されている。また、第2の厚み方向位置H2 となる第6の誘電体層2fの表面には、第4、第5及び第6のストリップライン導体層16、17、18が第3の側面11から第4の側面12に向って直線的に延びるように配置されている。また、第3の厚み方向位置H3 となる第8の誘電体層2hの表面には、第7、第8及び第9のストリップライン導体層19、20、21が第3の側面11から第4の側面12に向って直線的に延びるように配置されている。第1、第2及び第3の厚み方向位置H1 、H2 、H3 は互いに異なる高さ位置であって、第2の厚み方向位置H2 は第1及び第3の厚み方向位置H1 、H3 の相互間であり、第1の厚み方向位置H1 は第1の主面7と第2の厚み方向位置H2 との間であり、第3の厚み方向位置H3 は第2の主面8と第2の厚み方向位置H2 との間である。第1〜第9のストリップライン導体層13〜21の一端は第1のグランド端子導体層5にそれぞれ接続されている。第1の主面7に対して垂直な方向から見て即ち平面的に見て、第1、第4及び第7のストリップライン導体層13、16、19は互いに重なるように配置されており、これ等の組み合せによって図5の第1のストリップライン共振器L1 を提供する。また、平面的に見て、第2、第5及び第8のストリップライン導体層14、17、20は互いに重なるように配置されており、これ等の組み合せによって図5の第2のストリップライン共振器L2 を提供する。また、平面的に見て、第3、第6及び第9のストリップライン導体層15、18、21は互いに重なるように配置されており、これ等の組み合せによって図5の第3のストリップライン共振器L3 を提供する。図3から明らかなように、第1の厚み方向位置H1 の第1、第2及び第3のストリップライン導体層13、14、15の幅及び第3の厚み方向位置H3 の第7、第8及び第9のストリップライン導体層19、20、21の幅W1 は第2の厚み方向位置H2 の第4、第5及び第6のストリップライン導体層16、17、18の幅W2 よりも僅かに狭い。従って、グリーンシートの積層のズレ等が生じても、第1、第2及び第3の厚み方向位置H1 、H2 、H3 のストリップライン導体層の結合度の変動を小さく抑えることができる。
第1の主面7と第1の厚み方向位置H1 との間の第4の厚み方向位置H4 となる第2の誘電体層2bの表面には、第1のグランド導体層22と第1及び第2の付加導体層23、24とが設けられている。第1のグランド導体層22は内部のシールド作用及びストリップライン作用を得るために設けられたものであって、第2の誘電体層2bの対の長辺間を結ぶように広い面積に形成され、平面的に見て第1、第2及び第3のストリップライン導体層13、14、15に対向し、この一端及び他端は第3及び第4の側面11、12のグランド端子導体層5、6に接続されている。第1及び第2の付加導体層23、24は第2の誘電体層2bの対の短辺(第1及び第2の側面)の中央から対向する辺(側面)に向って突出するように形成され且つこれ等の一端は第1及び第2の側面9、10で第1及び第2の出力端子導体層3、4に接続されている。付加導体層23、24は所定のギャップを有してグランド導体層22に対向しているので、両者間に浮遊容量が得られる。グランド導体層22と第1及び第2の付加導体層23、24は同一のグリーンシート(磁器生シート)に導体ペーストを同時に印刷して形成するので、量産時において相互の位置関係のバラツキはほとんど生じない。例えばグランド導体層22が図4で右側にずれると、付加導体層23、24も右側にずれ、結局両者間のギャップの変化は生じない。従って、入出力端子導体層3、4のグランドに対する浮遊容量のバラツキが小さくなる。
第3の厚み方向位置H3 と第2の主面6との間の第5の厚み方向位置H5 となる第10の誘電体層2jの表面には第2のグランド導体層25と第3及び第4の付加導体層26、27とが設けられている。第2のグランド導体層25と第3及び第4の付加導体層26、27とは、平面的に見て第1のグランド導体層22と第1及び第2の付加導体層22と同一パターンに形成され、これ等と同一の作用を有する。なお、第2のグランド導体層25は第1及び第2のグランド端子導体層5、6に接続され、第3及び第4の付加導体層26、27は第1及び第2の入出力端子導体層3、4に接続されている。
第1及び第2の厚み方向位置H1 、H2 の相互間の第6の厚み方向位置H6 となる第5の誘電体層2eの表面には第1及び第2の入出力容量導体層28、29と第1、第2及び第3の波長短縮用容量導体層30、31、32とが配置されている。第1の入出力容量導体層28は図2から明らかなように平面的に見て第1、第4及び第7のストリップライン導体層13、16、19に重なる部分を有するように形成され、第1の側面9の第1の入出力端子導体層3に接続されている。第2の入出力容量導体層29は平面的に見て第2、第5及び第8のストリップライン導体層14、17、20に重なる部分を有するように形成され、第2の側面10の第2の入出力端子導体層4に接続されている。なお、第1の入出力容量導体層28と第1及び第4のストリップライン導体層13、16との間に図5の入力結合コンデンサC1 が得られ、第2の入出力容量導体層29と第2及び第5のストリップライン導体層と14、17との間に図5の出力結合コンデンサC2が得られる。本願において、導体層28を入力容量導体層、導体層29を出力容量導体層、導体層3を入力端子導体層、導体層4を出力端子導体層と呼ばないで、入出力容量導体層、入出力端子導体層と呼んでいるのは、積層型誘電体フィルタ1が対称に形成され、導体層3、4、28、29を入力側と出力側とのいずれにも使用することができるからである。従って、本願における入出力は入力又は出力を意味している。
平面的に見て、第5の誘電体層2eの第1の波長短縮用容量導体層30は第1、第4及び第7のストリップライン導体層13、16、19に重なる部分を有するように形成され、また、第2の波長短縮用容量導体層31は第2、第5及び第8のストリップライン導体層14、17、20に重なる部分を有するように形成され、また、第3の波長短縮用容量導体層32は第3、第6及び第9のストリップライン導体層15、18、21に重なる部分を有するように形成されている。第1、第2及び第3の波長短縮用容量導体層30、31、32の一端は第4の側面12の第2のグランド端子導体層6にそれぞれ接続されているので、等価的に図5のコンデンサC3 、C4 、C10を提供する。
第2及び第3の厚み方向位置H2 、H3 の相互間に第7の厚み方向位置H7 となる第7の誘電体層2gの表面には、共振器間容量導体層33が配置されている。この共振器間結合容量導体層33は平面的に見て第1〜第9のストリップライン導体層13〜21の全てに重なるように配置されており、等価的に図5の結合コンデンサC7 、C8 として作用し、且つ突出部34がコンデンサC9 として作用する。なお、第1、第2及び第3のストリップライン導体層13、14、15の相互間、第4、第5及び第6のストリップライン導体層16、17、18の相互間及び第7、第8及び第9のストリップライン導体層19、20、21の相互間は誘導結合するように接近している。従って、第1、第2及び第3のストリップライン共振器L1 、L2 、L3 は容量結合と誘導結合との両方で結合されていることになる。
図6は第1の波長短縮用容量導体層30の働きを等価的に示す。第1、第4及び第7のストリップライン導体層13、16、19から成る第1のストリップライン共振器L1 はインダクタンスLa とコンデンサCa の並列共振回路で等価的に示すことができる。波長短縮用容量導体層30に基づくコンデンサC3 はコンデンサCa に並列に接続される。図6において、La をL、Ca +C3 をCとすれば、共振周波数f0 は1/{(2π)(LC)1/2 }で表わすことができる。従って、図7に示すように静電容量C3 が大きくなるにつれて共振周波数f0 は低くなる。即ち、波長短縮用コンデンサC3 を設けるとストリップライン導体層13、16、19の長さを変えないで、共振周波数f0 を下げることができる。もし、共振周波数f0 を一定に保つ場合において容量C3 を大きくすると、ストリップライン導体層13の長さを短くすることができ、波長短縮と同等な効果が得られる。なお、第2及び第3の波長短縮用容量導体層31、32によっても第1の波長短縮用容量導体層30と同様な効果が得られる。
ところで、第1、第2及び第3の波長短縮用容量導体層30、31、32は第1、第2及び第3のストリップライン導体層13、14、15と第4、第5及び第6のストリップライン導体層16、17、18との間に配置されているので、多段フィルタの各段のストリップライン導体層を1個で構成する従来に比べて、ストリップライン導体層に対向する面積が倍になり、図5の等価コンデンサC3、C4 、C10の容量も倍になって波長短縮効果が大きくなり、従来と同一の共振周波数f0 を得る場合にはストリップライン導体層13〜21の長さを短くして積層型誘電体フィルタ1のストリップライン導体層13〜21の延びる方向の幅を狭くして小型化を達成することができ、回路基板における積層型誘電体フィルタ1の占有面積を狭くすることができる。また、従来と同一の共振周波数を得る場合には、波長短縮用容量導体層30、3、32の面積を小さくし、入出力容量導体層28、29等の相互干渉を少なくすること、又はフィルタ全体を小型化することができる。また、入出力容量導体層28、29をストリップライン導体層13、16と14、17との間に配置するので、電気力線の遮蔽がなく、無負荷Qを大きくできる。
次に、図8を参照して第2の実施例の積層型誘電体フィルタを説明する。但し、図8において図4と実質的に同一の部分には同一の符号を付してその説明を省略する。図8では第5及び第7の誘電体層2e、2gに図4の第4及び第6の誘電体層2d、2fの第1〜第6のストリップライン導体層13〜18と同一のものが設けられている。また、図8の第4の誘電体層2dには図4の第5の誘電体2eと同一のものが設けられている。図8では図4の第8の誘電体層2hのストリップライン導体層19、20、21に相当するものが省かれ、この代りに共振器間結合容量導体層33c、33dが設けられている。従って、この図8においては、図4の共振器間結合容量導体層33に対応するものとして第1、第2、第3及び第4の共振器間結合容量導体層33a、33b、33c、33dを有する。第1及び第2の共振器間結合容量導体層33a、33bは厚さ方向位置H2 の第6の誘電体層2fの表面に設けられている。平面的に見て左半分の導体層33aは第1、第3、第4及び第6のストリップライン導体層13、15、16、18に対向し、右半分の導体層33bは第2、第3、第5及び第6のストリップライン導体層14、15、17、18に対向している。第3及び第4の共振器間結合容量導体層33c、33dは厚み方向位置H3 の第8の誘電体層2hの表面に設けられている。平面的に見て左半分の第3の共振器間結合容量導体層33cは第4及び第6のストリップライン導体層16、18に対向し、右半分に第4の共振器間結合容量導体層33dは第5及び第6のストリップライン導体層17、18に対向している。なお、第1及び第2の共振器間結合容量導体層33a、33bを連続的に一体に形成すること、及び第3及び第4の共振器間結合容量導体層33c、33dを連続的に一体に形成することができる。図8において、第1、第2、第3、第9及び第10の誘電体層2a、2b、2c、2i、2j及びここに設けられた導体層は図4で同一符号で示すものと同一に構成されている。
図8の積層型誘電体フィルタの等価回路は図5の等価回路と実質的に同一である。図8において図4と相違する点は第1、第2及び第3のストリップライン共振器L1 、L2 、L3 の相互間のコンデンサC7 、C8 による結合が強められたことである。図9は図8の第1及び第4のストリップライン導体層13、16による第1のストリップライン共振器L1 と第3及び第6のストリップライン導体層15、18による第3のストリップライン共振器L3 との間の結合状態を詳しく示す。図9のコンデンサC7aは導体層33aの第1及び第4のストリップライン導体層13、16に対向する部分の容量に対応し、コンデンサC7bは導体層33aの第3及び第6のストリップライン導体層15、18に対向する部分の容量に対応し、コンデンサC7cは導体層33cの第4のストリップライン導体層16に対向する部分の容量に対応し、コンデンサC7dは導体層33dの第6のストリップライン導体層18に対向する部分の容量に対応し、インダクタンスL33a 、L33c は導体層33a、33cのインダクタンスに対応する。なお、第2及び第3のストリップライン共振器L2 、L3 の間も図9と同様に結合される。
図9においてインダクタンスL33a 、L33c は互いに並列に接続されているので、合成のインダクタンス値はインダクタンスL33a 、L33c の値の1/2になる。従って、に示す1個の共振器間結合容量導体層33の場合に比べて図8のものはインダクタンス値が1/2になり、また容量が導体層33c、33dの分だけ多くなる。共振器L1 、L3 の相互間は、図9のC7a、C7b、C7c、C7d、L33a 、L33c の回路とM結合のインダクタンスとの並列共振回路となり、これにより高周波のスプリアス共振が生じる。図4のフィルタでは、図10で破線で示すように約4.8GHzにスプリアス共振のピークが生じたが、図8のフィルタではスプリアス共振のピークが約6GHzにシフトする。基本波の共振周波数f0 は約1.5GHzであるから、図8のフィルタによればスプリアス共振周波数が基本波共振周波数と大幅に相違し、これによる妨害が少なくなる。
次に、図11を参照して第3の実施例を説明する。但し、図11において図4と実質的に同一の部分には同一の符号を付してその説明を省略する。図11の積層型誘電体フィルタは第7の誘電体層2gの表面に第4及び第5の波長短縮用容量導体層30a、31aを付加した他は図4と実質的に同一に構成されている。平面的に見て、第4及び第5の波長短縮用容量導体層30a及び31aはストリップライン導体層16、19及び17、20に対向し、一端はグランド端子導体層6に接続されているので、第1及び第2の波長短縮用容量導体層30、31と同様に作用し、波長短縮効果を更に高めることができる。
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
(1) 図2では波長短縮用容量導体層30、31、32の幅をストリップライン導体層13〜21の幅よりも小くしてパターンずれによる容量のバラツキを防止しているが、逆に導体層30、31、32の幅を導体層19〜21よりも広くすることもできる。
(2) ストリップライン導体層15、18、21による第3のストリップライン共振器L3 を省いて2段のフィルタにすることもできる。
(3) 第1及び第2の主面7、8にグランド導体層を設けることができる。
(4) 図2において共振器間結合容量導体層33を平面的に見て入出力容量導体層28、29に重ならないように配置し、相互干渉を防ぐことができる。
(1) 図2では波長短縮用容量導体層30、31、32の幅をストリップライン導体層13〜21の幅よりも小くしてパターンずれによる容量のバラツキを防止しているが、逆に導体層30、31、32の幅を導体層19〜21よりも広くすることもできる。
(2) ストリップライン導体層15、18、21による第3のストリップライン共振器L3 を省いて2段のフィルタにすることもできる。
(3) 第1及び第2の主面7、8にグランド導体層を設けることができる。
(4) 図2において共振器間結合容量導体層33を平面的に見て入出力容量導体層28、29に重ならないように配置し、相互干渉を防ぐことができる。
2 誘電体
3、4 入出力端子導体層
5、6 グランド端子導体層
13〜20 ストリップライン導体層
28、29 入出力容量導体層
30、31、32 波長短縮用容量導体層
3、4 入出力端子導体層
5、6 グランド端子導体層
13〜20 ストリップライン導体層
28、29 入出力容量導体層
30、31、32 波長短縮用容量導体層
Claims (2)
- 互いに対向する第1及び第2の主面と前記第1及び第2の主面間の側面とを有する誘電体と、
前記誘電体の前記第1の主面と前記第2の主面との間の第1の厚み方向位置に配置された少なくとも第1及び第2のストリップライン導体層と、
前記誘電体の前記第1の主面と前記第2の主面との間の第2の厚み方向位置に配置された少なくとも第3及び第4のストリップライン導体層と、
前記第1の主面又は前記第1の主面と前記第1の厚み方向位置との間の第3の厚み方向位置に配置された第1のグランド導体層と、
前記第2の主面又は前記第2の主面と前記第2の厚み方向位置との間の第4の厚み方向位置に配置された第2のグランド導体層と、
前記誘電体の前記側面に設けられたグランド端子導体層と、
前記誘電体の前記側面に設けられた第1及び第2の入出力端子導体層と、
第1及び第3のストリップライン導体層を前記第1の入出力端子導体層に結合するための第1の入出力容量導体層と、
第2及び第4第のストリップライン導体層を前記第2の入出力端子導体層に結合するための第2の入出力容量導体層と、
前記第1の主面に対して垂直な方向から見て、前記第1、第2、第3及び第4のストリップライン導体層に誘電体層を介して対向する部分を有するように前記誘電体の中に配置された共振器間結合導体層と、を有し、
前記第1、第2、第3及び第4のストリップライン導体層の一端は前記グランド端子導体層に接続され、
前記第1及び第2のグランド導体層は前記グランド端子導体層に接続され、
前記第1の主面に対して垂直な方向から見て、前記第1及び第3のストリップライン導体層は互いに重なるように配置され、且つ前記第2及び第4のストリップライン導体層は互いに重なるように配置され、
前記第1及び第2のストリップライン導体層は前記第3及び第4のストリップライン導体層の幅よりも狭い幅に形成され、
前記第1の主面に対して垂直な方向から見て、前記第1の入出力容量導体層は前記第1及び第3のストリップライン導体層に重なる部分を有するように形成され且つ前記第1の入出力端子導体層に接続され、且つ前記第2の入出力容量導体層は前記第2及び第4のストリップライン導体層に重なる部分を有するように形成され且つ前記第2の入出力端子導体層に接続され、
前記共振器間結合導体層は前記第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されていることを特徴とする積層型誘電体フィルタ。 - 互いに対向する第1及び第2の主面と前記第1及び第2の主面間の側面とを有する誘電体と、
前記誘電体の前記第1の主面と前記第2の主面との間の第1の厚み方向位置に配置された少なくとも第1及び第2のストリップライン導体層と、
前記誘電体の前記第1の主面と前記第2の主面との間の第2の厚み方向位置に配置された少なくとも第3及び第4のストリップライン導体層と、
前記第2の厚み方向位置と前記第2の主面との間の第3の厚み方向位置に配置された少なくとも第5及び第6のストリップライン導体層と、
前記第1の主面又は前記第1の主面と前記第1の厚み方向位置との間の第4の厚み方向位置に配置された第1のグランド導体層と、
前記第2の主面又は前記第2の主面と前記第3の厚み方向位置との間の第5の厚み方向位置に配置された第2のグランド導体層と、
前記誘電体の前記側面に設けられたグランド端子導体層と、
前記誘電体の前記側面に設けられ第1及び第2の入出力端子導体層と、
第1、第3及び第5のストリップライン導体層を前記第1の入出力端子導体層に結合するための第1の入出力容量導体層と、
第2、第4及び第6のストリップライン導体層を前記第2の入出力端子導体層に結合するための第2の入出力容量導体層と、
前記第1の主面に対して垂直な方向から見て、前記第1、第2、第3、第4、第5及び第6のストリップライン導体層に誘電体層を介して対向する部分を有するように前記誘電体の中に配置された共振器間結合導体層と、を有し、
前記第1、第2、第3、第4、第5及び第6のストリップライン導体層の一端は前記グランド端子導体層に接続され、
前記第1及び第2のグランド導体層は前記グランド端子導体層に接続され、
前記第1の主面に対して垂直な方向から見て、前記第1、第3及び第5のストリップライン導体層は互いに重なるように配置され且つ前記第2、第4及び第6のストリップライン導体層は互いに重なるように配置され、
前記第1及び第5のストリップライン導体層は前記第3のストリップライン導体層の幅よりも狭い幅に形成され
前記第2及び第6のストリップライン導体層は前記第4のストリップライン導体層の幅よりも狭い幅に形成され、
前記第1の主面に対して垂直な方向から見て、前記第1の入出力容量導体層は前記第1、第3及び第5のストリップライン導体層に重なる部分を有するように形成され且つ前記第1の入出力端子導体層に接続され、且つ前記第2の入出力容量導体層は前記第2、第4及び第6のストリップライン導体層に重なる部分を有するように形成され且つ前記第2の入出力端子導体層に接続され、
前記共振器間結合導体層は前記第1及び第2の入出力容量導体層が配置されている誘電体層とは別の誘電体層に配置されていることを特徴とする積層型誘電体フィルタ。
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JP2007270574A JP2008035565A (ja) | 2007-10-17 | 2007-10-17 | 積層型誘電体フィルタ |
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-
2007
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