JP2008033995A - Memory system - Google Patents

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Mutsumi Oyagi
睦 大八木
Ryota Nishikawa
亮太 西川
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To surely relieve a memory failure while suppressing drop of access speed as much as possible. <P>SOLUTION: A memory system includes a memory equipped with a plurality of memory banks each having a redundant area for relieving failures. When a plurality of failures occur in the same memory bank, at least one of the failures is relieved by using the redundant area of the memory bank, and at least another of the failures is relieved by using the redundant area of another memory bank. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、メモリの故障を救済するメモリシステムに関する。   The present invention relates to a memory system for remedying a memory failure.

製造された半導体メモリを選別する検査によって故障と判定された領域を救済する方法としては、メモリへのアクセスにおいて、入力されたアドレスがメモリの故障領域を示すか否かを判定し、故障領域を示す場合は、入力されたアドレスをメモリの冗長的な領域を指し示すように変換するものがある。メモリの冗長救済を効率よく行うために、カラムやロウ単位ではなくアドレス単位で救済を行うメモリの冗長救済装置が、例えば、下記特許文献１に開示されている。   As a method of relieving an area that has been determined to be defective by an inspection for selecting a manufactured semiconductor memory, in accessing the memory, it is determined whether or not the input address indicates a failure area of the memory, and the failure area is determined. In some cases, the input address is converted to indicate a redundant area of the memory. In order to efficiently perform memory redundancy repair, a memory redundancy repair device that performs repair not in units of columns or rows but in units of addresses is disclosed, for example, in Patent Document 1 below.

図５は、従来のメモリの冗長救済装置の構成を示すブロック図である。図５のメモリの冗長救済装置は、冗長アドレス生成手段５０２と、セレクタ５０３と、メモリ５０４と、冗長メモリ５０５とを備える。   FIG. 5 is a block diagram showing a configuration of a conventional redundancy repair device for a memory. The redundant memory repair apparatus of FIG. 5 includes redundant address generation means 502, a selector 503, a memory 504, and a redundant memory 505.

冗長アドレス生成手段５０２は、メモリの故障箇所を示す故障アドレスと、それに対応した冗長メモリの冗長アドレスとを保持する。冗長アドレス生成手段５０２は、受け取った入力アドレス５０１が、保持するどの故障アドレスとも一致しない場合は、入力アドレス５０１を選択してメモリ５０４に供給するように指示する制御信号５０６を、セレクタ５０３に出力する。また、冗長アドレス生成手段５０２は、受け取った入力アドレス５０１が、保持する故障アドレスと一致する場合は、故障アドレスに対応する冗長アドレス５０７と、冗長アドレス５０７を選択して冗長メモリ５０５に供給するように指示する制御信号５０６とを、セレクタ５０３に出力する。   The redundant address generation unit 502 holds a failure address indicating a failure location of the memory and a redundant address of the redundant memory corresponding to the failure address. The redundant address generation unit 502 outputs a control signal 506 to the selector 503 for instructing to select the input address 501 and supply it to the memory 504 when the received input address 501 does not match any failure address held. To do. The redundant address generation unit 502 selects the redundant address 507 corresponding to the failed address and the redundant address 507 and supplies the selected redundant address 507 to the redundant memory 505 when the received input address 501 matches the failed address held. A control signal 506 for instructing is output to the selector 503.

このような構成を取ることで、メモリの故障をアドレス単位で救済し、冗長メモリの容量を削減して、効率の良い冗長救済を行うことができる。
特開２００５−１９６８４３号公報 By adopting such a configuration, it is possible to repair a memory failure in units of addresses, reduce the capacity of the redundant memory, and perform efficient redundant repair.
Japanese Patent Laid-Open No. 2005-196843

しかしながら、図５の冗長救済装置においては、例えば、ヒューズ方式を用いてメモリアクセスの速度を低下させずに救済することができる故障についても、全てアドレス変換によって救済することにより、メモリのアクセス速度が低下するという問題があった。   However, in the redundancy repair device of FIG. 5, for example, even if a failure that can be repaired without reducing the memory access speed by using the fuse method is repaired by address conversion, the memory access speed is increased. There was a problem of lowering.

また、全てのアクセスについて、それぞれのアクセスが示すアドレスがアドレス生成手段が保持する故障箇所のアドレスと一致するか否かの判定を行ってから、メモリアクセスを行うことによっても、メモリのアクセス速度が低下するという問題があった。   For all accesses, the memory access speed can also be increased by determining whether or not the address indicated by each access matches the address of the failure location held by the address generation means. There was a problem of lowering.

さらに、故障した箇所の数だけ故障アドレスと冗長アドレスとを保持する必要があり、故障アドレスの数が増えるほど、それを保持する冗長アドレス生成手段の回路の面積が増大するという問題があった。   Furthermore, it is necessary to hold the number of failed addresses and redundant addresses as many as the number of failed locations, and there is a problem that the area of the redundant address generating means for holding the addresses increases as the number of failed addresses increases.

本発明は、冗長領域によって故障を救済するメモリシステムにおいて、アクセス速度の低下をできるだけ抑えながら、メモリの故障を確実に救済することを目的とする。さらに、故障箇所を記憶するレジスタの数を削減することを目的とする。   An object of the present invention is to reliably repair a memory failure while suppressing a decrease in access speed as much as possible in a memory system that repairs a failure with a redundant area. Furthermore, it aims at reducing the number of registers which memorize | store a failure location.

前記課題を解決するため、請求項１の発明が講じた手段は、メモリシステムであって、故障を救済するための冗長領域をそれぞれ有する複数のメモリバンクを有するメモリを備え、同一のメモリバンクで複数の故障が発生した場合には、少なくとも１つの故障を、そのメモリバンクが有する冗長領域を用いて救済し、その他の少なくとも１つの故障を、他のメモリバンクが有する冗長領域を用いて救済するものである。   In order to solve the above-mentioned problem, the means taken by the invention of claim 1 is a memory system comprising a memory having a plurality of memory banks each having a redundant area for relieving a failure, and the same memory bank. When a plurality of failures occur, at least one failure is remedied using a redundant area included in the memory bank, and at least one other failure is remedied using a redundant area included in another memory bank. Is.

請求項１の発明によると、同一のメモリバンクで発生した複数の故障を、メモリのアクセス速度をできるだけ低下させずに救済することができる。   According to the first aspect of the present invention, a plurality of failures occurring in the same memory bank can be remedied without reducing the memory access speed as much as possible.

請求項２の発明は、請求項１記載のメモリシステムにおいて、前記少なくとも１つの故障は、前記故障が発生したメモリバンクが有する冗長領域を用いて、ヒューズ方式により救済されるものである。   According to a second aspect of the present invention, in the memory system according to the first aspect, the at least one failure is remedied by a fuse method using a redundant area of a memory bank in which the failure has occurred.

請求項３の発明は、請求項１記載のメモリシステムにおいて、前記その他の少なくとも１つの故障は、アクセス先のアドレスを前記他のメモリバンクが有する冗長領域のアドレスに変換することにより、救済されるものである。   According to a third aspect of the present invention, in the memory system according to the first aspect, the at least one other failure is relieved by converting the address of the access destination into an address of a redundant area of the other memory bank. Is.

請求項４の発明は、請求項３記載のメモリシステムにおいて、前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済するそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記アクセス先のアドレスの変換の際には、そのアドレスのうち、前記複数の故障が発生したメモリバンクに対応するメモリバンクを特定するために必要なビットだけを変換するものである。   According to a fourth aspect of the present invention, in the memory system according to the third aspect, each of the plurality of memory banks is associated with a memory bank other than the memory bank that repairs a failure occurring in the memory bank in advance. When the address of the access destination is converted, only the bits necessary for specifying the memory bank corresponding to the memory bank in which the plurality of failures have occurred are converted.

請求項４の発明によると、複数の故障が発生した場合に、少なくともその１つを救済する他のメモリバンクをあらかじめ決定しておくことにより、アドレス変換において変換するビットの数を削減することができる。   According to the invention of claim 4, when a plurality of failures occur, the number of bits to be converted in the address conversion can be reduced by determining in advance another memory bank for repairing at least one of them. it can.

請求項５の発明は、請求項１記載のメモリシステムにおいて、前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済することが可能であるそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記複数の故障が発生したメモリバンクに対応するメモリバンクを活性化させるものである。   According to a fifth aspect of the present invention, in the memory system according to the first aspect, each of the plurality of memory banks and a memory bank other than the memory bank capable of relieving a failure occurring in the memory bank are: A memory bank that is associated in advance and that corresponds to the memory bank in which the plurality of failures has occurred is activated.

請求項５の発明によると、複数の故障が発生した場合に、少なくともその１つを救済することが可能である他のメモリバンクをあらかじめ決定しておくことにより、活性化するバンクの数を削減することができる。   According to the invention of claim 5, when a plurality of failures occur, the number of banks to be activated is reduced by predetermining another memory bank capable of relieving at least one of them. can do.

請求項６の発明は、請求項１記載のメモリシステムにおいて、当該メモリシステムへのアクセスが示す第１のアドレスを、前記アクセスが読み出そうとする領域に故障があった場合にそれを救済する、前記他のメモリバンクが有する冗長領域を示す第２のアドレスに変換するアドレス変換回路と、前記他のメモリバンクが有する冗長領域によって救済されている領域を示すアドレスを保持し、入力されたバンク選択アドレスが示すメモリバンクに対応するアドレスを出力する故障アドレスレジスタと、前記故障アドレスレジスタから出力されたアドレスと前記第１のアドレスの所定の部分とが一致した場合に、ヒット信号を有効にして出力するヒット信号生成回路と、前記ヒット信号が有効である場合には、前記第２のアドレスによって前記メモリから読み出されるデータを選択して出力し、前記ヒット信号が無効である場合には、前記第１のアドレスによって前記メモリから読み出されるデータを選択して出力するセレクタとを更に備えるものである。   According to a sixth aspect of the present invention, in the memory system according to the first aspect, the first address indicated by the access to the memory system is relieved when there is a failure in an area to which the access is to be read. An address conversion circuit for converting to a second address indicating a redundant area included in the other memory bank, and an input bank that holds an address indicating an area relieved by the redundant area included in the other memory bank When a failure address register that outputs an address corresponding to the memory bank indicated by the selected address and an address output from the failure address register matches a predetermined portion of the first address, the hit signal is enabled. The hit signal generation circuit to output, and when the hit signal is valid, the second address Selects and outputs the data read from the memory, if the hit signal is invalid, and further comprising a selector for selecting and outputting data read from said memory by said first address.

請求項７の発明は、請求項６記載のメモリシステムにおいて、前記アクセスが読み出そうとする領域を有するメモリバンクと、その領域に故障があった場合にそれを救済する前記他のメモリバンクとは、あらかじめ対応付けられているものであり、前記第１のアドレスを、あらかじめ対応付けられた前記他のメモリバンクを示すように、前記バンク選択アドレスに変換して、前記故障アドレスレジスタに出力するバンク変換回路を更に備えるものである。   The invention according to claim 7 is the memory system according to claim 6, wherein the memory bank having an area to which the access is to be read, and the other memory bank that relieves the area when there is a failure. Is associated in advance, and the first address is converted into the bank selection address to indicate the other memory bank associated in advance, and is output to the failure address register. A bank conversion circuit is further provided.

請求項８の発明は、請求項６記載のメモリシステムにおいて、故障を救済する単位によって、前記故障アドレスレジスタのエントリ数が決定されるものである。   According to an eighth aspect of the present invention, in the memory system according to the sixth aspect, the number of entries in the failure address register is determined by a unit for repairing the failure.

請求項８の発明によると、故障を救済する単位を決定することにより、故障アドレスレジスタのエントリ数を決定することができる。このため、故障アドレスレジスタの回路規模を調整することができる。   According to the invention of claim 8, the number of entries in the failure address register can be determined by determining the unit for repairing the failure. For this reason, the circuit scale of the failure address register can be adjusted.

請求項９の発明は、請求項６記載のメモリシステムにおいて、前記メモリは、ａ個（ａは自然数）のメモリバンクを備えるものであり、前記ａ個のメモリバンクは、エントリ数がｂ（ｂは自然数）である冗長領域をそれぞれ有するものであり、前記故障アドレスレジスタは、前記メモリのｃ個（ｃは自然数）のエントリを単位として故障を救済する場合には、ａ×ｂ／ｃ個のエントリを有するものである。   According to a ninth aspect of the present invention, in the memory system according to the sixth aspect, the memory includes a (a is a natural number) memory banks, and the a memory banks have the number of entries b (b Is a natural number), and the failure address register is a × b / c in the case where a failure is relieved in units of c entries (c is a natural number) of the memory. It has an entry.

請求項１０の発明は、請求項６記載のメモリシステムにおいて、前記故障アドレスレジスタ及び前記ヒット信号生成回路は、前記メモリからデータを読み出す処理とは、独立して処理を行うものである。   According to a tenth aspect of the present invention, in the memory system according to the sixth aspect, the failure address register and the hit signal generation circuit perform processing independently of processing for reading data from the memory.

請求項１０の発明によると、メモリシステムへのアクセスが示すアドレスが故障領域に該当するか否かの判定と、メモリバンクからデータを読み出す処理とをそれぞれ独立して行うことができる。このため、メモリのアクセス速度を向上させることができる。   According to the tenth aspect of the present invention, it is possible to independently determine whether or not the address indicated by the access to the memory system corresponds to the failure area and the process of reading data from the memory bank. For this reason, the access speed of the memory can be improved.

請求項１１の発明は、請求項６記載のメモリシステムにおいて、前記メモリは、前記第１のアドレスに基づいてデータを読み出す処理と、前記第２のアドレスに基づいてデータを読み出す処理とを、それぞれ独立して行うものである。   The invention of claim 11 is the memory system according to claim 6, wherein the memory performs a process of reading data based on the first address and a process of reading data based on the second address, respectively. It is done independently.

請求項１２の発明は、請求項６記載のメモリシステムにおいて、前記アドレス変換回路は、前記第１のアドレスを変換して、前記第２のアドレスを複数生成するものであり、前記メモリは、前記第１のアドレスに基づいてデータを読み出す処理と、前記複数の第２のアドレスに基づいてそれぞれデータを読み出す処理とを、それぞれ独立して行うものである。   According to a twelfth aspect of the present invention, in the memory system according to the sixth aspect, the address conversion circuit converts the first address to generate a plurality of the second addresses, and the memory includes the memory The process of reading data based on the first address and the process of reading data based on the plurality of second addresses are performed independently of each other.

本発明によれば、同一メモリバンク内に複数の故障が発生した場合であっても、故障を救済することができ、メモリのアクセス速度の低下を抑えることができる。また、故障を救済するための回路の規模を抑えることができる。   According to the present invention, even when a plurality of failures occur in the same memory bank, the failures can be remedied and a decrease in the access speed of the memory can be suppressed. In addition, the scale of a circuit for repairing a failure can be suppressed.

以下、本発明の実施の形態について、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施形態に係るメモリシステム１０の構成を示すブロック図である。図１のメモリシステム１０は、メモリ１０１と、アドレス変換回路１０７と、バンク変換回路１０９と、故障アドレスレジスタ１１１と、ヒット信号生成回路１１２と、セレクタ１１４とを備えている。メモリシステム１０は、メモリシステム１０へのアクセスが示す入力アドレス１０６を受け取り、メモリ１０１からデータを読み出して出力する。   FIG. 1 is a block diagram showing a configuration of a memory system 10 according to an embodiment of the present invention. The memory system 10 in FIG. 1 includes a memory 101, an address conversion circuit 107, a bank conversion circuit 109, a failure address register 111, a hit signal generation circuit 112, and a selector 114. The memory system 10 receives the input address 106 indicated by the access to the memory system 10, reads data from the memory 101, and outputs it.

メモリ１０１は、メモリバンク１５０Ａ，１５０Ｂ，１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂ，１５３Ａ，１５３Ｂを備える。縦方向にはバンク番号ｂａｎｋ０，ｂａｎｋ１，ｂａｎｋ２，ｂａｎｋ３、横方向にはｕｐｐｅｒ／ｌｏｗｅｒを指定することによって、メモリバンクが選択される。   The memory 101 includes memory banks 150A, 150B, 151A, 151B, 152A, 152B, 153A, and 153B. By specifying bank numbers bank0, bank1, bank2, and bank3 in the vertical direction and upper / lower in the horizontal direction, a memory bank is selected.

メモリバンク１５０Ａ，１５０Ｂ，１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂ，１５３Ａ，１５３Ｂは、冗長領域１６０Ａ，１６０Ｂ，１６１Ａ，１６１Ｂ，１６２Ａ，１６２Ｂ，１６３Ａ，１６３Ｂをそれぞれ備える。   The memory banks 150A, 150B, 151A, 151B, 152A, 152B, 153A, and 153B include redundant areas 160A, 160B, 161A, 161B, 162A, 162B, 163A, and 163B, respectively.

アドレス変換回路１０７は、受け取った入力アドレス１０６を変換して、冗長領域１６０Ａ〜１６３Ｂのいずれかを指定する冗長アドレス１０８を生成して出力する。メモリ１０１は、入力アドレス１０６と冗長アドレス１０８とによってアクセスされ、それぞれアクセスされたデータを、互いに独立に読み出すことができる。   The address conversion circuit 107 converts the received input address 106 to generate and output a redundant address 108 that designates one of the redundant areas 160A to 163B. The memory 101 is accessed by the input address 106 and the redundant address 108, and the accessed data can be read independently of each other.

バンク変換回路１０９は、入力アドレス１０６を変換し、故障アドレスレジスタ１１１にアクセスするバンク選択アドレス１１０を、生成して出力する。故障アドレスレジスタ１１１は、冗長領域１６０Ａ〜１６３Ｂがそれぞれ救済する故障箇所を示す故障アドレスを、保持する。ヒット信号生成回路１１２は、故障アドレスレジスタ１１１から読み出された故障アドレスと、入力アドレス１０６が示す内容を比較して一致する場合は、有効を示すヒット信号１１３を出力する。   The bank conversion circuit 109 converts the input address 106 and generates and outputs a bank selection address 110 for accessing the failure address register 111. The failure address register 111 holds a failure address indicating a failure location to be repaired by each of the redundant areas 160A to 163B. The hit signal generation circuit 112 compares the failure address read from the failure address register 111 with the content indicated by the input address 106 and outputs a hit signal 113 indicating validity.

バンク選択アドレス１１０の生成から、故障アドレスレジスタ１１１から故障アドレスが読み出され、ヒット信号１１３が出力されるまでの処理は、メモリ１０１からデータが読み出される処理とは、独立して行われる。   The process from the generation of the bank selection address 110 to the reading of the failure address from the failure address register 111 and the output of the hit signal 113 is performed independently of the process of reading data from the memory 101.

セレクタ１１４は、入力アドレス１０６及び冗長アドレス１０８により読み出されたデータをそれぞれ受け取り、ヒット信号１１３が有効であれば冗長アドレス１０８により読み出されたメモリ１０１のデータを、ヒット信号１１３が無効であれば入力アドレス１０６により読み出されたメモリ１０１のデータを、それぞれ選択して出力する。   The selector 114 receives the data read by the input address 106 and the redundant address 108, respectively, and if the hit signal 113 is valid, the data of the memory 101 read by the redundant address 108 is invalidated if the hit signal 113 is invalid. For example, the data in the memory 101 read by the input address 106 is selected and output.

メモリシステム１０は、メモリ１０１において故障が発生した場合は、可能な限りヒューズ（ＦＵＳＥ）方式で救済する。ヒューズ方式は、ヒューズ回路内部の信号線を物理的に切断し、アドレス信号の接続を故障の発生している領域から冗長領域に変更するので、メモリへのアクセス速度を低下させない。   When a failure occurs in the memory 101, the memory system 10 relieves as much as possible by a fuse (FUSE) method. In the fuse method, the signal line in the fuse circuit is physically cut and the connection of the address signal is changed from the failure area to the redundant area, so that the access speed to the memory is not lowered.

メモリシステム１０は、故障が発生したメモリバンクが備える冗長領域が、既に他の故障領域をヒューズ方式で救済したことによって使用されている場合には、そのメモリバンクとあらかじめ対応付けられた他のメモリバンクの冗長領域を使用して救済する。この場合、あらかじめ対応付けられた他のメモリバンクの冗長領域が、さらに他の故障をヒューズ方式で救済したことによって、使用されていないことを前提とする。   When a redundant area included in a memory bank in which a failure has occurred is already used by relieving another failed area by the fuse method, the memory system 10 can use another memory associated with the memory bank in advance. Relief is performed using the redundant area of the bank. In this case, it is assumed that the redundant area of another memory bank associated in advance is not used because another failure is remedied by the fuse method.

以上のことを踏まえ、以下で各処理の詳細を説明する。   Based on the above, the details of each process will be described below.

図２は、図１の入力アドレス１０６の構成を示す説明図である。入力アドレス１０６は、フラグビット２０１と、エントリ選択ビット２０２と、バンク選択ビット２０３と、ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４とを備える。   FIG. 2 is an explanatory diagram showing the configuration of the input address 106 of FIG. The input address 106 includes a flag bit 201, an entry selection bit 202, a bank selection bit 203, and an upper / lower selection bit 204.

フラグビット２０１は、冗長領域１６０Ａ〜１６３Ｂのいずれかにアクセスするか否かを示す。フラグビット２０１に１が設定されている場合は、冗長領域をアクセスすることを示す。フラグビット２０１は、プログラムなどのソフトウェアで１に設定することはできないものとする。エントリ選択ビット２０２は、メモリバンクでのエントリを示す。バンク選択ビット２０３は、データが格納されているメモリバンクのバンクを示す。ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４は、データが格納されているメモリバンクのｕｐｐｅｒ／ｌｏｗｅｒを示す。   The flag bit 201 indicates whether to access any of the redundant areas 160A to 163B. When 1 is set in the flag bit 201, it indicates that the redundant area is accessed. The flag bit 201 cannot be set to 1 by software such as a program. The entry selection bit 202 indicates an entry in the memory bank. The bank selection bit 203 indicates the bank of the memory bank in which data is stored. The upper / lower selection bit 204 indicates the upper / lower of the memory bank in which data is stored.

メモリ１０１の、各メモリバンクのエントリ数は１２８、各冗長領域のエントリ数は４とする。また、本実施形態での救済単位は４エントリ毎とする。また、入力アドレス１０６は、図２の「０＿１００１１００＿００＿１」として与えられ、このアドレスでアクセスされる領域は、故障しているものとする。   In the memory 101, the number of entries in each memory bank is 128, and the number of entries in each redundant area is 4. In this embodiment, the repair unit is every 4 entries. Further, the input address 106 is given as “0 — 1001100 — 00 — 1” in FIG. 2, and it is assumed that the area accessed by this address is faulty.

図３は、入力アドレス１０６が図２の値を示す場合の、冗長アドレス１０８の値を示す説明図である。冗長アドレス１０８は、フラグビット３０１と、エントリ選択ビット３０２と、バンク選択ビット３０３と、ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット３０４とを備える。   FIG. 3 is an explanatory diagram showing the value of the redundant address 108 when the input address 106 shows the value of FIG. The redundant address 108 includes a flag bit 301, an entry selection bit 302, a bank selection bit 303, and an upper / lower selection bit 304.

アドレス変換回路１０７は、受け取った入力アドレス１０６のフラグビット２０１を１としてフラグビット３０１に設定する。アドレス変換回路１０７は、入力アドレス１０６が示すメモリバンクの冗長領域が既に使用されている場合に、新たな故障を救済するようにあらかじめ対応付けられている他のメモリバンクを指定するように、バンク選択ビット２０３及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４を変換して、バンク選択ビット３０３及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット３０４にそれぞれ設定する。アドレス変換回路１０７は、入力アドレス１０６を以上のように変換して、冗長アドレス１０８を生成する。   The address conversion circuit 107 sets the flag bit 201 of the received input address 106 to 1 and sets it to the flag bit 301. When the redundant area of the memory bank indicated by the input address 106 is already used, the address conversion circuit 107 designates another memory bank that is associated in advance so as to relieve a new failure. The selection bit 203 and the upper / lower selection bit 204 are converted and set in the bank selection bit 303 and the upper / lower selection bit 304, respectively. The address conversion circuit 107 converts the input address 106 as described above to generate a redundant address 108.

本実施形態では、メモリ１０１でのｕｐｐｏｅｒ／ｌｏｗｅｒが同じで、隣り合うバンクの冗長領域を使用して故障を救済するものとする。よって、メモリバンク１５０Ａの冗長領域１６０Ａが既に他の故障領域をヒューズ方式で救済したことによって使用されている場合は、メモリバンク１５２Ａの冗長領域１６２Ａを使用して、故障を救済する。これに従って、アドレス変換回路１０７は、入力アドレス１０６が図２で示されるように「０＿１００１１００＿００＿１」で与えられた場合は、冗長アドレス１０８を、図３のように「１＿１００１１００＿１０＿１」とする。   In the present embodiment, it is assumed that the upper / lower in the memory 101 is the same, and the failure is relieved using the redundant area of the adjacent bank. Therefore, when the redundant area 160A of the memory bank 150A is already used by relieving another failure area by the fuse method, the failure is relieved using the redundant area 162A of the memory bank 152A. Accordingly, when the input address 106 is given by “0_1001100_00_1” as shown in FIG. 2, the address conversion circuit 107 sets the redundant address 108 to “1_1001100_10_1” as shown in FIG.

図４は、入力アドレス１０６が図２の値を示す場合の、バンク選択アドレス１１０の値を示す説明図である。バンク選択アドレス１１０は、バンク選択ビット４０１と、ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット４０２とを備える。   FIG. 4 is an explanatory diagram showing the value of the bank selection address 110 when the input address 106 shows the value of FIG. The bank selection address 110 includes a bank selection bit 401 and an upper / lower selection bit 402.

バンク変換回路１０９は、受け取った入力アドレス１０６のバンク選択ビット２０３及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４を変換して、アドレス変換回路１０７と同様に、入力アドレス１０６が示すメモリバンクの冗長領域が既に使用されている場合に、新たな故障を救済するようにあらかじめ対応付けられている他のメモリバンクを指定するように、バンク選択ビット４０１及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット４０２をそれぞれ設定する。入力アドレス１０６が図２で示されるように「０＿１００１１００＿００＿１」で与えられた場合は、バンク変換回路１０９は、バンク選択アドレス１１０を、図４のように「１０＿１」とする。バンク変換回路１０９は、入力アドレス１０６を以上のように変換して、バンク選択アドレス１１０を生成する。   The bank conversion circuit 109 converts the bank selection bit 203 and the upper / lower selection bit 204 of the received input address 106, and the redundant area of the memory bank indicated by the input address 106 is already used as in the address conversion circuit 107. If so, the bank selection bit 401 and the upper / lower selection bit 402 are set so as to designate another memory bank associated in advance so as to relieve a new failure. When the input address 106 is given by “0 — 1001100 — 00 — 1” as shown in FIG. 2, the bank conversion circuit 109 sets the bank selection address 110 to “10 — 1” as shown in FIG. The bank conversion circuit 109 converts the input address 106 as described above to generate a bank selection address 110.

本実施形態では、各冗長領域のエントリ数は４であり、救済単位は４エントリ毎であるので、故障アドレスレジスタ１１１は、故障が発生したメモリバンクの冗長領域が既に使用されていて、各冗長領域がそれぞれ救済している故障箇所を示す故障アドレスを、バンク及びｕｐｐｅｒ／ｌｏｗｅｒで示された各メモリバンク毎に１つずつ保持する。   In this embodiment, the number of entries in each redundant area is 4, and the repair unit is every 4 entries. Therefore, the failure address register 111 uses the redundant area of the memory bank in which the failure has occurred, and A fault address indicating a fault location that is relieved by each area is held for each memory bank indicated by a bank and upper / lower.

例えば、図１によると、故障アドレスレジスタ１１１が保持するデータは、ｂａｎｋ０の、ｕｐｐｅｒ／ｌｏｗｅｒが１であるメモリバンク１５０Ａで故障が発生し、この故障をヒューズ方式で救済したことによって、冗長領域１６０Ａが使用されていることが示されている。さらに、アドレス「１００１１」で示されるメモリバンク１５０Ａの領域で新たな故障が発生し、冗長領域１６０Ａは既に使用されているため、メモリバンク１５０Ａとあらかじめ対応付けられたｂａｎｋ２の、ｕｐｐｅｒ／ｌｏｗｅｒが１であるメモリバンク１５２Ａが備える、冗長領域１６２Ａで新たな故障を救済していることが示されている。   For example, according to FIG. 1, the data held in the failure address register 111 is stored in the redundant area 160 </ b> A when a failure occurs in the memory bank 150 </ b> A of bank <b> 0 whose upper / lower is 1, Is shown to be used. Furthermore, since a new failure has occurred in the area of the memory bank 150A indicated by the address “10011” and the redundant area 160A has already been used, the upper / lower of bank2 previously associated with the memory bank 150A is 1. It is shown that a new failure is relieved in the redundant area 162A included in the memory bank 152A.

バンク選択アドレス１１０が図４で示されるように「１０＿１」である場合は、ｂａｎｋ２の、ｕｐｐｅｒ／ｌｏｗｅｒが１であるメモリバンクを示し、図１の通り、「１００１１」が故障アドレスレジスタ１１１から読み出される。   When the bank selection address 110 is “10_1” as shown in FIG. 4, it indicates a memory bank in which the upper / lower of bank2 is 1, and “10011” is read from the failure address register 111 as shown in FIG. It is.

故障アドレスレジスタ１１１から読み出された故障アドレスが「１００１１」である場合は、各メモリバンクのエントリ数は１２８であるので、「１００１１＿００」〜「１００１１＿１１」のエントリで示される領域が救済されている。よって、図１及び図２の通り、入力アドレス１０６のエントリ選択ビット２０２が「１００１１＿００」であり、故障アドレスレジスタ１１１から読み出された故障アドレスが「１００１１」である場合は、ヒット信号生成回路１１２は、有効を示すヒット信号１１３を出力する。   When the failure address read from the failure address register 111 is “10011”, the number of entries in each memory bank is 128, so the area indicated by the entries “10011_00” to “10011_11” is relieved. . Therefore, as shown in FIGS. 1 and 2, when the entry selection bit 202 of the input address 106 is “10011_00” and the failure address read from the failure address register 111 is “10011”, the hit signal generation circuit 112. Outputs a hit signal 113 indicating validity.

メモリ１０１からは、入力アドレス１０６「０＿１００１１００＿００＿１」で示されたメモリバンク１５０Ａ、及び、冗長アドレス１０８「１＿１００１１００＿１０＿１」で示された冗長領域１６２Ａから、それぞれデータが読み出される。ヒット信号１１３が有効であるので、入力アドレス１０６が示す領域は、故障が発生して救済されている領域であり、セレクタ１１４は、冗長アドレス１０８により読み出されたデータを選択して出力する。   Data is read from the memory 101 from the memory bank 150A indicated by the input address 106 “0_1001100_00_1” and the redundant area 162A indicated by the redundant address 108 “1_1001100_10_1”. Since the hit signal 113 is valid, the area indicated by the input address 106 is an area that has been repaired due to a failure, and the selector 114 selects and outputs the data read by the redundant address 108.

上記のように、アドレス変換回路１０７において、変換するビットをあらかじめ決めておくことにより、変換するビット数を低く抑えることができるので、メモリへのアクセス速度の低下を最小限にし、回路規模を削減することが可能である。   As described above, in the address conversion circuit 107, the number of bits to be converted can be kept low by predetermining the bits to be converted, thereby minimizing the decrease in the access speed to the memory and reducing the circuit scale. Is possible.

また、特定のメモリバンクで故障が発生した場合に、その故障を救済することが可能である冗長領域を持つメモリバンクを決めておき、活性化させるようにする。これにより、同時に活性化するメモリバンクの数を制御することが可能であり、消費電力を削減することができる。   Further, when a failure occurs in a specific memory bank, a memory bank having a redundant area capable of relieving the failure is determined and activated. This makes it possible to control the number of memory banks that are activated simultaneously, thereby reducing power consumption.

本実施形態の場合は、メモリ１０１は８つのメモリバンクを備え、各冗長領域のエントリ数は４であり、救済単位は４エントリ毎であるため、故障アドレスレジスタ１１１のエントリ数は８となる。よって、メモリバンクをａ個、各冗長領域のエントリ数をｂとして、メモリのｃ個のエントリを単位として故障を救済する場合には、故障アドレスレジスタ１０７は、ａ＊ｂ／ｃ個のエントリを有する。   In the case of the present embodiment, the memory 101 includes eight memory banks, the number of entries in each redundant area is four, and the unit of relief is every four entries, so the number of entries in the failure address register 111 is eight. Therefore, in the case where a memory bank is a, the number of entries in each redundant area is b, and a failure is relieved in units of c entries in the memory, the failure address register 107 stores a * b / c entries. Have.

このように救済単位や、故障が発生した領域を救済する冗長領域を備えるメモリバンクをあらかじめ決めておくことによって、故障アドレスレジスタ１１１のエントリ数が決定される。従って、故障アドレスレジスタ１１１のエントリ数を調整することによって、故障アドレスレジスタ１１１の回路の面積を削減したり、アドレス変換に要する時間を短縮したりすることも可能である。   As described above, the number of entries in the failure address register 111 is determined by determining in advance a memory unit including a repair unit and a redundant region that repairs a region where a failure has occurred. Therefore, by adjusting the number of entries in the failure address register 111, it is possible to reduce the circuit area of the failure address register 111 and shorten the time required for address conversion.

また、バンク選択アドレス１１０の生成から、故障アドレスレジスタ１１１から故障アドレスが読み出され、ヒット信号１１３が出力されるまでの処理と、メモリ１０１からデータが読み出される処理とは、それぞれの処理が独立して行われることにより、アドレス変換や、入力アドレスと故障アドレスとの比較がメモリアクセスの速度に与える影響を、最小限にすることが可能である。   In addition, the processing from the generation of the bank selection address 110 to the reading of the fault address from the fault address register 111 and the output of the hit signal 113 and the processing of reading data from the memory 101 are independent of each other. By doing so, it is possible to minimize the influence of the address translation and the comparison between the input address and the failure address on the memory access speed.

なお、本実施形態では、アドレス変換回路１０７とバンク変換回路１０９とをそれぞれ別の回路として構成してあるが、バンク選択アドレス１１０は、アドレス変換回路１０７で変換された冗長アドレス１０８のビットの一部を切り出して使用しても良い。これによって、バンク変換回路１０９が不要となり、さらに回路規模を削減することが可能である。   In this embodiment, the address conversion circuit 107 and the bank conversion circuit 109 are configured as separate circuits, but the bank selection address 110 is a bit of the redundant address 108 converted by the address conversion circuit 107. A part may be cut out and used. As a result, the bank conversion circuit 109 becomes unnecessary, and the circuit scale can be further reduced.

なお、入力アドレス１０６が示すメモリバンクの冗長領域が既に使用されている場合に、新たな故障を救済するようにそのメモリバンクとあらかじめ対応付けられている他のメモリバンクが、複数であっても良い。この場合、アドレス変換回路１０７は、受け取った入力アドレス１０６を変換して、複数の冗長アドレス１０８を生成して出力する。メモリ１０１は、入力アドレス１０６と複数の冗長アドレス１０８とによってアクセスされて、それぞれデータが読み出される。また、冗長アドレス１０８が複数であっても、それぞれアクセスされたデータを、互いに独立に読み出すことができるようにしても良い。   When the redundant area of the memory bank indicated by the input address 106 has already been used, even if there are a plurality of other memory banks associated with the memory bank in advance so as to relieve a new failure. good. In this case, the address conversion circuit 107 converts the received input address 106 to generate and output a plurality of redundant addresses 108. The memory 101 is accessed by the input address 106 and the plurality of redundant addresses 108, and data is read from each of them. Further, even if there are a plurality of redundant addresses 108, the accessed data may be read independently of each other.

以上説明したように、本発明は、故障アドレスを保持する回路の面積を削減し、メモリアクセスの速度低下を最小限に抑えるので、回路規模の縮小や高速なメモリアクセスが要求されるシステム等について有用である。   As described above, the present invention reduces the area of the circuit that holds the fault address and minimizes the memory access speed reduction. Therefore, the present invention relates to a system that requires a circuit scale reduction or high-speed memory access. Useful.

本発明の実施形態に係るメモリシステム１０の構成を示すブロック図である。1 is a block diagram showing a configuration of a memory system 10 according to an embodiment of the present invention. 図１の入力アドレス１０６の構成を示す説明図である。It is explanatory drawing which shows the structure of the input address 106 of FIG. 入力アドレス１０６が図２の値を示す場合の、冗長アドレス１０８の値を示す説明図である。FIG. 3 is an explanatory diagram showing the value of a redundant address when the input address shows the value of FIG. 入力アドレス１０６が図２の値を示す場合の、バンク選択アドレス１１０の値を示す説明図である。FIG. 3 is an explanatory diagram showing a value of a bank selection address 110 when an input address 106 shows the value of FIG. 従来のメモリの冗長救済装置の構成を示すブロック図である。It is a block diagram which shows the structure of the redundancy relief apparatus of the conventional memory.

符号の説明Explanation of symbols

１０ メモリシステム
１０１ メモリ
１０７ アドレス変換回路
１０９ バンク変換回路
１１１ 故障アドレスレジスタ
１１２ ヒット信号生成回路
１１４ セレクタ
１５０Ａ，１５０Ｂ，１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂ，１５３Ａ，１５３Ｂ メモリバンク
１６０Ａ，１６０Ｂ，１６１Ａ，１６１Ｂ，１６２Ａ，１６２Ｂ，１６３Ａ，１６３Ｂ 冗長領域 10 memory system 101 memory 107 address conversion circuit 109 bank conversion circuit 111 fault address register 112 hit signal generation circuit 114 selector 150A, 150B, 151A, 151B, 152A, 152B, 153A, 153B memory bank 160A, 160B, 161A, 161B, 162A , 162B, 163A, 163B Redundant area

Claims (12)

故障を救済するための冗長領域をそれぞれ有する複数のメモリバンクを有するメモリを備え、
同一のメモリバンクで複数の故障が発生した場合には、少なくとも１つの故障を、そのメモリバンクが有する冗長領域を用いて救済し、その他の少なくとも１つの故障を、他のメモリバンクが有する冗長領域を用いて救済する
ことを特徴とするメモリシステム。 A memory having a plurality of memory banks each having a redundant area for relieving a failure;
When a plurality of failures occur in the same memory bank, at least one failure is relieved by using a redundant region that the memory bank has, and a redundant region that another memory bank has at least one other failure A memory system characterized in that a repair is performed using 請求項１記載のメモリシステムにおいて、
前記少なくとも１つの故障は、前記故障が発生したメモリバンクが有する冗長領域を用いて、ヒューズ方式により救済されるものである
ことを特徴とするメモリシステム。 The memory system of claim 1, wherein
The memory system according to claim 1, wherein the at least one failure is relieved by a fuse method using a redundant area of a memory bank in which the failure has occurred. 請求項１記載のメモリシステムにおいて、
前記その他の少なくとも１つの故障は、アクセス先のアドレスを前記他のメモリバンクが有する冗長領域のアドレスに変換することにより、救済されるものである
ことを特徴とするメモリシステム。 The memory system of claim 1, wherein
The memory system according to claim 1, wherein the at least one other failure is remedied by converting an access destination address into an address of a redundant area of the other memory bank. 請求項３記載のメモリシステムにおいて、
前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済するそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記アクセス先のアドレスの変換の際には、そのアドレスのうち、前記複数の故障が発生したメモリバンクに対応するメモリバンクを特定するために必要なビットだけを変換する
ことを特徴とするメモリシステム。 The memory system of claim 3, wherein
Each of the plurality of memory banks is associated in advance with a memory bank other than the memory bank that repairs a failure that has occurred in the memory bank. Of these, only the bits necessary for specifying the memory bank corresponding to the memory bank in which the plurality of failures have occurred are converted. 請求項１記載のメモリシステムにおいて、
前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済することが可能であるそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記複数の故障が発生したメモリバンクに対応するメモリバンクを活性化させる
ことを特徴とするメモリシステム。 The memory system of claim 1, wherein
Each of the plurality of memory banks is associated in advance with a memory bank other than the memory bank capable of relieving a failure that has occurred in the memory bank, and the memory bank in which the plurality of failures has occurred A memory system characterized by activating a memory bank corresponding to. 請求項１記載のメモリシステムにおいて、
当該メモリシステムへのアクセスが示す第１のアドレスを、前記アクセスが読み出そうとする領域に故障があった場合にそれを救済する、前記他のメモリバンクが有する冗長領域を示す第２のアドレスに変換するアドレス変換回路と、
前記他のメモリバンクが有する冗長領域によって救済されている領域を示すアドレスを保持し、入力されたバンク選択アドレスが示すメモリバンクに対応するアドレスを出力する故障アドレスレジスタと、
前記故障アドレスレジスタから出力されたアドレスと前記第１のアドレスの所定の部分とが一致した場合に、ヒット信号を有効にして出力するヒット信号生成回路と、
前記ヒット信号が有効である場合には、前記第２のアドレスによって前記メモリから読み出されるデータを選択して出力し、前記ヒット信号が無効である場合には、前記第１のアドレスによって前記メモリから読み出されるデータを選択して出力するセレクタとを更に備える
ことを特徴とするメモリシステム。 The memory system of claim 1, wherein
A second address indicating a redundant area possessed by the other memory bank that repairs the first address indicated by the access to the memory system when there is a failure in the area to be read by the access An address conversion circuit for converting to
A fault address register that holds an address indicating an area relieved by a redundant area of the other memory bank and outputs an address corresponding to the memory bank indicated by the input bank selection address;
A hit signal generation circuit that validates and outputs a hit signal when an address output from the failure address register matches a predetermined portion of the first address;
When the hit signal is valid, the data read from the memory is selected and output by the second address, and when the hit signal is invalid, the data is read from the memory by the first address. A memory system further comprising a selector that selects and outputs data to be read. 請求項６記載のメモリシステムにおいて、
前記アクセスが読み出そうとする領域を有するメモリバンクと、その領域に故障があった場合にそれを救済する前記他のメモリバンクとは、あらかじめ対応付けられているものであり、
前記第１のアドレスを、あらかじめ対応付けられた前記他のメモリバンクを示すように、前記バンク選択アドレスに変換して、前記故障アドレスレジスタに出力するバンク変換回路を更に備える
ことを特徴とするメモリシステム。 The memory system of claim 6, wherein
The memory bank having an area to which the access is to be read and the other memory bank that relieves it when there is a failure in the area are associated in advance,
A memory further comprising a bank conversion circuit that converts the first address into the bank selection address so as to indicate the other memory bank associated in advance and outputs the bank selection address to the failure address register. system. 請求項６記載のメモリシステムにおいて、
故障を救済する単位によって、前記故障アドレスレジスタのエントリ数が決定される
ことを特徴とするメモリシステム。 The memory system of claim 6, wherein
A memory system, wherein the number of entries in the failure address register is determined by a unit for repairing a failure. 請求項６記載のメモリシステムにおいて、
前記メモリは、
ａ個（ａは自然数）のメモリバンクを備えるものであり、
前記ａ個のメモリバンクは、
エントリ数がｂ（ｂは自然数）である冗長領域をそれぞれ有するものであり、
前記故障アドレスレジスタは、
前記メモリのｃ個（ｃは自然数）のエントリを単位として故障を救済する場合には、ａ×ｂ／ｃ個のエントリを有するものである
ことを特徴とするメモリシステム。 The memory system of claim 6, wherein
The memory is
a (with a being a natural number) memory banks,
The a memory banks are
Each has a redundant area where the number of entries is b (b is a natural number),
The failure address register is
A memory system having a × b / c entries when a failure is relieved in units of c entries (c is a natural number) in the memory. 請求項６記載のメモリシステムにおいて、
前記故障アドレスレジスタ及び前記ヒット信号生成回路は、
前記メモリからデータを読み出す処理とは、独立して処理を行うものである
ことを特徴とするメモリシステム。 The memory system of claim 6, wherein
The failure address register and the hit signal generation circuit are:
A memory system characterized in that the processing for reading data from the memory is performed independently. 請求項６記載のメモリシステムにおいて、
前記メモリは、
前記第１のアドレスに基づいてデータを読み出す処理と、前記第２のアドレスに基づいてデータを読み出す処理とを、それぞれ独立して行うものである
ことを特徴とするメモリシステム。 The memory system of claim 6, wherein
The memory is
A memory system, wherein a process of reading data based on the first address and a process of reading data based on the second address are performed independently. 請求項６記載のメモリシステムにおいて、
前記アドレス変換回路は、
前記第１のアドレスを変換して、前記第２のアドレスを複数生成するものであり、
前記メモリは、
前記第１のアドレスに基づいてデータを読み出す処理と、前記複数の第２のアドレスに基づいてそれぞれデータを読み出す処理とを、それぞれ独立して行うものである
ことを特徴とするメモリシステム。 The memory system of claim 6, wherein
The address conversion circuit includes:
Converting the first address to generate a plurality of the second addresses;
The memory is
A memory system, wherein a process of reading data based on the first address and a process of reading data based on the plurality of second addresses are performed independently.
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