JP2008029004A - チャンネルの相互シンボル干渉を減らし、信号利得損失を補償する受信端 - Google Patents
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Abstract
【課題】チャンネルの相互シンボル干渉ISIを減らし、信号利得損失を補償する受信端を提供する。
【解決手段】チャンネルを通過した信号を入力するハイパスフィルタと、第1及び第2制御信号に応答してハイパスフィルタの出力と第1電源電圧とを比較して第1及び第2出力信号を発生させるシュミットトリガーとを備えるシングルエンディド信号方式のチャンネルに連結される受信端である。制御部は、シュミットトリガーの第1及び第2トリガー電圧のレベルをシフトさせるために、第1及び第2制御信号を発生させる。増幅部は、シュミットトリガーの第1及び第2出力信号を入力して受信端の出力信号を発生させる。これにより、受信端は、ハイパスフィルタと第1及び第2制御信号によって制御されるシュミットトリガーとによって、データ伝送チャンネルのISIと信号利得損失とを補償する。
【選択図】図7
【解決手段】チャンネルを通過した信号を入力するハイパスフィルタと、第1及び第2制御信号に応答してハイパスフィルタの出力と第1電源電圧とを比較して第1及び第2出力信号を発生させるシュミットトリガーとを備えるシングルエンディド信号方式のチャンネルに連結される受信端である。制御部は、シュミットトリガーの第1及び第2トリガー電圧のレベルをシフトさせるために、第1及び第2制御信号を発生させる。増幅部は、シュミットトリガーの第1及び第2出力信号を入力して受信端の出力信号を発生させる。これにより、受信端は、ハイパスフィルタと第1及び第2制御信号によって制御されるシュミットトリガーとによって、データ伝送チャンネルのISIと信号利得損失とを補償する。
【選択図】図7
Description
本発明は、電気回路に係り、特に、データ伝送チャンネルで発生する相互シンボル干渉(ISI:Inter Symbol Interference)を減らすための受信端に関する。
半導体チップの動作速度が向上するにつれて、データ伝送速度も向上している。半導体チップのピン数の制限によって、データ入出力速度は、さらに速く向上している。データ伝送チャンネルで発生する多くの非線形的な要素のうち、ISIによって信号の質が急激に損傷される。
図1は、従来のデータ伝送チャンネル上の回路を説明する図面である。図1を参照すれば、送信端110から出力される信号Aは、チャンネル120を通じて受信端130に伝えられる。受信端130は、チャンネル120を通過した信号Bと基準電圧Vrefとを比較する比較部132と、比較部132の出力信号を増幅する増幅器134とを備える。
図2Aないし図2Cは、図1のデータ伝送チャンネル上の信号の波形を説明する図面である。図2Aは、送信端110から出力される信号Aを表し、図2Bは、チャンネル120を通過した信号Bを表し、図2Cは、増幅器134の出力信号COを表す。増幅器134の出力信号COは、図3のようなアイ(eye)特性を有する。図3を参照すれば、2個のアイが現れるが、アイとアイとの間にジッタノイズが広く分布することが分かる。このようなジッタノイズは、ISIによって誘発される。
データ伝送チャンネルのISIによるジッタノイズを除去するための方法として、特許文献1の信号形状化回路が利用される。図4を参照すれば、信号形状化回路は、入力信号INを受信するスイッチドキャパシタ形態のハイパスフィルタ221、比較部222、キャパシタンス223、そして、シュミットトリガー224を備える。ハイパスフィルタ221は、名目上10ほどの利得と50サンプリング区間の時定数を有する2個の類似した構造からなるA、B利得ステージで構成される。第2利得ステージBは、比較部222と連結される。利得ステージは、釣り合った完全差動方式で具現されるが、電源排除及び寄生現象からの免疫を向上させる。増幅器は、共通モード動作ポイントを安定化させる方法で設計される。比較部222は、A、B利得ステージから提供される差動入力とシングルエンデッド出力を有し、入るデジタル信号の第1近似値を提供する。キャパシタンス223は、高周波数の応答を制限するために比較部222の出力に追加される。シュミットトリガー224は、フルロジックレベルで信号を保存する。そして、比較部222とシュミットトリガー224との結合は、サンプリングされて誤って解釈される恐れがある非常に速いノイズスパイクを除去する。
図4の信号形状化回路は、図5のような周波数応答特性を有する。図5を参照すれば、特定周波数でモジュレーションされた入力信号INを受信するために、モジュレーションされた周波数を除外した残りの領域のノイズを除去する。スイッチドキャパシタを利用してカットオフ周波数を調節することにより、低い周波数領域のノイズを除去し、シュミットトリガー224を利用して高い周波数のノイズを除去する。すなわち、信号形状化回路は、信号のSNRを改善する。
一方、データ伝送チャンネルは、周波数によってチャンネル特性が変化される。信号形状化回路のような受信端の信号は、図6のように、チャンネル特性によって信号利得が変化される。周波数によって利得損失が発生する。したがって、データ伝送チャンネルのISIと周波数による利得損失とを減らせる受信回路が要求される。
米国特許5,565,812号明細書
本発明の目的は、データ伝送チャンネルのISIと周波数による利得損失とを減らせる受信回路を提供することである。
前記目的を達成するために、本発明の一面によるシングルエンディド信号方式のチャンネルに連結される受信端は、チャンネルを通過した信号を入力するハイパスフィルタ、第1及び第2制御信号に応答してハイパスフィルタの出力と第1電源電圧とを比較して、第1及び第2出力信号を発生させるシュミットトリガー、シュミットトリガーの第1及び第2トリガー電圧のレベルをシフトさせるために、第1及び第2制御信号を発生させる制御部、そして、第1及び第2出力信号を入力して受信端の出力信号を発生させる増幅部を備える。
本発明の実施形態によって、シュミットトリガーは、電源電圧に一端が連結される第1及び第2抵抗、第1抵抗の他の一端がそのドレインに連結されて第2出力信号となり、ハイパスフィルタの出力がそのゲートに連結される第1NMOSトランジスタ、第2抵抗の他の一端がそのドレインに連結されて第2出力信号となり、第1電源電圧がそのゲートに連結される第2NMOSトランジスタ、第1抵抗の他の一端がそのドレインに連結され、第1出力信号がそのゲートに連結される第3NMOSトランジスタ、第2抵抗の他の一端がそのドレインに連結されて第2出力信号がそのゲートに連結される第4NMOSトランジスタ、第1及び第2NMOSトランジスタのソースと接地電圧との間に連結され、第2制御信号によって制御される第1トリガー電圧制御部、そして第3及び第4NMOSトランジスタのソースと接地電圧との間に連結され、第1制御信号によって制御される第2トリガー電圧制御部を備えうる。
本発明の実施形態によって、第1トリガー電圧制御部は、第1及び第2NMOSトランジスタのソースに連結される複数の電流源と、電流源のそれぞれと接地電圧との間に連結され、第2制御信号のそれぞれがそのゲートに連結される複数のNMOSトランジスタとを備えうる。
本発明の実施形態によって、第2トリガー電圧制御部は、第3及び第4NMOSトランジスタのソースに連結される複数の電流源と、電流源のそれぞれと接地電圧との間に連結され、第1制御信号のそれぞれがそのゲートに連結される複数のNMOSトランジスタとを備えうる。
本発明の実施形態によって、ハイパスフィルタは、チャンネルを通過した信号がその一端に連結されるキャパシタと、キャパシタの他の一端と第1電源電圧との間に連結される抵抗とを備えうる。
本発明の実施形態によって、第1電源電圧は、チャンネルに連結されるターミネーション電圧でありうる。
前記目的を達成するために、本発明の他の面による差動信号方式のチャンネル対に連結される受信端は、チャンネル対を通過した第1及び第2差動信号を入力するハイパスフィルタ、第1及び第2制御信号に応答して、ハイパスフィルタの第1及び第2出力のそれぞれと第1電源電圧とを比較して第3及び第4出力信号を発生させるシュミットトリガー、シュミットトリガーの第1及び第2トリガー電圧のレベルをシフトさせるために第1及び第2制御信号を発生させる制御部、そして、第3及び第4出力信号を入力して受信端の出力信号を発生させる増幅部を備える。
本発明の受信端は、ハイパスフィルタと第1及び第2制御信号によって制御されるシュミットトリガーとによって、データ伝送チャンネルのISIと信号利得損失とを補償する。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。
図7は、本発明の第1実施形態による受信端を説明する図面である。図7を参照すれば、シングルエンディド信号方式で送信端710から出力される信号Aは、チャンネル720を通じて受信端730に伝えられる。受信端730は、ハイパスフィルタ740、制御部750、シュミットトリガー760、そして増幅部770を備える。
ハイパスフィルタ740は、チャンネル720を通過した信号Bに一端が連結されるキャパシタ742と、キャパシタ742の他の一端と第1電源電圧V_termとの間に連結される抵抗744とで構成される。制御部750は、シュミットトリガー760の第1及び第2トリガー電圧Vth_0,Vth_1を調節する第1及び第2制御信号X[m:0],Y[n:0]を発生させる。シュミットトリガー760は、第1制御信号X[m:0]と第2制御信号Y[n:0]とに応答して、ハイパスフィルタ740の出力信号Cと第1電源電圧V_termとを比較して出力信号OUT,/OUTを発生させる。増幅部770は、シュミットトリガー760の出力信号OUT,/OUTを増幅して受信端730の出力信号Dを発生させる。第1電源電圧V_termは、チャンネル720のターミネーション電圧でありうる。
図8は、図7のシュミットトリガー760の回路ダイヤグラムを示す図面である。図8を参照すれば、シュミットトリガー760は、電源電圧VDDに連結される第1及び第2抵抗801,802を備える。第1抵抗801の他の一端は、第1及び第3NMOSトランジスタ803,805のドレインに連結され、シュミットトリガー760の第2出力信号/OUTとなる。第2抵抗802の他の一端は、第2及び第4NMOSトランジスタ804,806のドレインに連結され、シュミットトリガー760の第1出力信号OUTとなる。
第1及び第2NMOSトランジスタ803,804のソースは、第1トリガー電圧制御部810と連結される。第1トリガー電圧制御部810は、第1及び第2NMOSトランジスタ803,804のソースと連結される複数の電流源811〜815と、電流源811〜815のそれぞれと連結される複数のNMOSトランジスタ821〜825とを備える。NMOSトランジスタ821〜825のそれぞれは、第2制御信号Y[n:0]のそれぞれがそのゲートに連結される。
第3NMOSトランジスタ805のゲートは、シュミットトリガー760の第1出力信号OUTに連結され、第4NMOSトランジスタ806のゲートは、シュミットトリガー760の第2出力信号/OUTに連結される。第3及び第4NMOSトランジスタ805,806は、ハイパスフィルタ730(図7参照)の出力信号Cをラッチする。第3及び第4NMOSトランジスタ805,806のソースは、第2トリガー電圧制御部830と連結される。第2トリガー電圧制御部830は、第3及び第4NMOSトランジスタ805,806のソースと連結される複数の電流源831〜833と、電流源831〜833のそれぞれと連結される複数のNMOSトランジスタ841〜843とを備える。NMOSトランジスタ841〜843のそれぞれは、第1制御信号X[m:0]のそれぞれがそのゲートに連結される。
図8のシュミットトリガーの動作は、図9のグラフによって説明される。図9を参照すれば、第1制御信号X[m:0]及び第2制御信号Y[n:0]のうち、ロジックハイレベルである信号の数が多いほど第1トリガー電圧Vth_0のレベルと第2トリガー電圧Vth_1のレベルとが高い電圧レベル側にシフトされる。
図10は、図7の受信端730の動作を説明するタイミングダイヤグラムである。図10を参照すれば、送信端710から出力される信号Aは、チャンネル720を通過しつつ変形された信号Bとして現れる。チャンネル720を通過した信号Bは、ハイパスフィルタ740を通過してC信号として現れる。ハイパスフィルタ740の出力信号Cは、第1トリガー電圧Vth_0と第2トリガー電圧Vth_1とを基準にロジック“ロー”及びロジック“ハイ”と判別されて、受信端730の出力信号Dとして現れる。
図11A及び図11Bは、チャンネル720を通過した信号Bと受信端730の出力信号Dとのアイダイヤグラムを示す。図11Bの受信端730出力信号Dのアイは、図3の従来の受信端130(図1参照)出力信号COのアイよりジッタノイズが大きく減少したことが分かる。
図12は、図7の受信端730の周波数応答特性を示す図面である。図12を参照すれば、特定周波数でモジュレーションされたチャンネル730の通過信号Bを受信するために、受信端730のハイパスフィルタ740と第1及び第2制御信号X[m:0],Y[n:0]によって制御されるシュミットトリガー760とによって受信端730の信号利得を変化させる。これは、従来の図6で説明されたデータ伝送チャンネル特性によって信号利得損失を補償する。
図13は、本発明の第2実施形態による差動信号方式の受信端を説明する図面である。図13を参照すれば、送信端1310から出力される第1及び第2差動信号A,/Aは、チャンネル対1320を通じて受信端1330に伝えられる。受信端1330は、チャンネル対1320を通過した第1及び第2差動信号B,/Bを入力するハイパスフィルタ1340、第1及び第2制御信号X[m:0],Y[n:0]を発生させる制御部1350、そして第1及び第2制御信号X[m:0],Y[n:0]に応答して、ハイパスフィルタ1340の出力信号C,/Cを比較して出力信号OUT,/OUTを発生させるシュミットトリガー1360を備える。シュミットトリガー1360の出力信号OUT,/OUTは、増幅部1370を通じて受信端1330の出力信号Dとして発生する。
ハイパスフィルタ1340は、チャンネル1320を通過した第1差動信号Bがその一端に連結される第1キャパシタ1341、第1キャパシタ1341の他の一端と第1電源電圧V_termとの間に連結される第1抵抗1342、チャンネル1320を通過した第2差動信号/Bがその一端に連結される第2キャパシタ1343、そして第2キャパシタ1343の他の一端と第1電源電圧V_termとの間に連結される第2抵抗1344を備える。
シュミットトリガー1360は、図8のシュミットトリガーとほぼ同じである。但し、ハイパスフィルタ1340の第1キャパシタ1341の出力Cが、前述した図8のシュミットトリガー760の第1NMOSトランジスタ803のゲートに連結され、ハイパスフィルタ1340の第2キャパシタ1343の出力/Cは、シュミットトリガー760の第2NMOSトランジスタ804のゲートに連結されるという点で差がある。
受信端1330は、差動信号方式でチャンネル対1320を通じて伝えられる差動信号対B,/Bを受信するために、ハイパスフィルタ1340と第1及び第2制御信号X[m:0],Y[n:0]によって制御されるシュミットトリガー1360とによって受信端1330の信号利得を変化させる。これにより、チャンネル対1320の特性による信号利得損失を補償する。
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
本発明は、データ伝送チャンネルで発生する相互シンボル干渉を減らすための電気回路に利用される。
710 送信端
720 チャンネル
730 受信端
740 ハイパスフィルタ
742 キャパシタ
750 制御部
760 シュミットトリガー
770 増幅部
A,B,C,D 出力信号
OUT,/OUT 出力信号
V−term 第1電源電圧
X[m:0],Y[n:0] 第1及び第2制御信号
720 チャンネル
730 受信端
740 ハイパスフィルタ
742 キャパシタ
750 制御部
760 シュミットトリガー
770 増幅部
A,B,C,D 出力信号
OUT,/OUT 出力信号
V−term 第1電源電圧
X[m:0],Y[n:0] 第1及び第2制御信号
Claims (16)
- 少なくとも一つのデータ伝送チャンネルの相互シンボル干渉を減らし、信号利得損失を補償する受信端において、
ハイパスフィルタと、
複数の第1制御信号と複数の第2制御信号とに応答して制御されるシュミットトリガーと、を備えることを特徴とする受信端。 - 前記複数の第1制御信号と前記複数の第2制御信号とは、前記シュミットトリガーの第1トリガー電圧と第2トリガー電圧とをシフトさせるために使われることを特徴とする請求項1に記載の受信端。
- 前記ハイパスフィルタは、第1チャンネルを通過した第1入力信号を受信し、
前記シュミットトリガーは、前記複数の第1制御信号と前記複数の第2制御信号とに応答して、前記ハイパスフィルタからの第1信号と第1電源電圧とを比較して、第1出力信号と第2出力信号とを発生させることを特徴とする請求項2に記載の受信端。 - 前記受信端は、
前記複数の第1制御信号と前記複数の第2制御信号とを発生させる制御部と、
前記第1及び第2出力信号を入力して前記受信端の出力信号を発生させる増幅部と、をさらに備えることを特徴とする請求項3に記載の受信端。 - 前記シュミットトリガーは、
第2電源電圧に一端が連結される第1及び第2抵抗と、
前記第1抵抗の他の一端がそのドレインに連結されて前記第2出力信号となり、前記ハイパスフィルタからの前記第1信号がそのゲートに連結される第1NMOSトランジスタと、
前記第2抵抗の他の一端がそのドレインに連結されて前記第2出力信号となり、前記第1電源電圧がそのゲートに連結される第2NMOSトランジスタと、
前記第1抵抗の他の一端がそのドレインに連結され、前記第1出力信号がそのゲートに連結される第3NMOSトランジスタと、
前記第2抵抗の他の一端がそのドレインに連結され、前記第2出力信号がそのゲートに連結される第4NMOSトランジスタと、
前記第1及び第2NMOSトランジスタのソースと接地電圧との間に連結され、前記第2制御信号によって制御される第1トリガー電圧制御部と、
前記第3及び第4NMOSトランジスタのソースと前記接地電圧との間に連結され、前記第1制御信号によって制御される第2トリガー電圧制御部と、を備えることを特徴とする請求項4に記載の受信端。 - 前記第1トリガー電圧制御部は、
前記第1及び第2NMOSトランジスタのソースに連結される複数の電流源と、
前記複数の電流源のそれぞれと前記接地電圧との間に連結され、前記第2制御信号のそれぞれがそのゲートに連結される複数のNMOSトランジスタと、を備えることを特徴とする請求項5に記載の受信端。 - 前記第2トリガー電圧制御部は、
前記第3及び第4NMOSトランジスタのソースに連結される複数の電流源と、
前記電流源のそれぞれと前記接地電圧との間に連結され、前記第1制御信号のそれぞれがそのゲートに連結される複数のNMOSトランジスタと、を備えることを特徴とする請求項5に記載の受信端。 - 前記ハイパスフィルタは、
前記第1チャンネルを通過した前記第1入力信号がその一端に連結されるキャパシタと、
前記キャパシタの他の一端と前記第1電源電圧との間に連結される抵抗と、を備え、
前記キャパシタの他の一端が前記ハイパスフィルタの出力となることを特徴とする請求項4に記載の受信端。 - 前記第1電源電圧は、
前記チャンネルに連結されるターミネーション電圧であることを特徴とする請求項4に記載の受信端。 - 前記ハイパスフィルタは、第2チャンネルを通過した第2入力信号をさらに受信し、
前記シュミットトリガーは、前記複数の第1制御信号と前記複数の第2制御信号とに応答して、前記ハイパスフィルタからの第2信号と前記第1電源電圧とを比較することを特徴とする請求項4に記載の受信端。 - 前記シュミットトリガーは、
電源電圧に一端が連結される第1及び第2抵抗と、
前記第1抵抗の他の一端がそのドレインに連結されて前記第2出力信号となり、前記ハイパスフィルタからの前記第1信号がそのゲートに連結される第1NMOSトランジスタと、
前記第2抵抗の他の一端がそのドレインに連結されて前記第1出力信号となり、前記ハイパスフィルタからの前記第2信号がそのゲートに連結される第2NMOSトランジスタと、
前記第1抵抗の他の一端がそのドレインに連結され、前記第1出力信号がそのゲートに連結される第3NMOSトランジスタと、
前記第2抵抗の他の一端がそのドレインに連結され、前記第2出力信号がそのゲートに連結される第4NMOSトランジスタと、
前記第1及び第2NMOSトランジスタのソースと接地電圧との間に連結され、前記複数の第2制御信号によって制御される第1トリガー電圧制御部と、
前記第3及び第4NMOSトランジスタのソースと前記接地電圧との間に連結され、前記複数の第1制御信号によって制御される第2トリガー電圧制御部と、を備えることを特徴とする請求項10に記載の受信端。 - 前記第1トリガー電圧制御部は、
前記第1及び第2NMOSトランジスタのソースに連結される複数の電流源と、
前記複数の電流源のそれぞれと前記接地電圧との間に連結され、前記第2制御信号のそれぞれがそのゲートに連結される複数のNMOSトランジスタと、を備えることを特徴とする請求項11に記載の受信端。 - 前記第2トリガー電圧制御部は、
前記第3及び第4NMOSトランジスタのソースに連結される複数の電流源と、
前記複数の電流源のそれぞれと前記接地電圧との間に連結され、前記第1制御信号のそれぞれがそのゲートに連結される複数のNMOSトランジスタと、を備えることを特徴とする請求項11に記載の受信端。 - 前記ハイパスフィルタは、
前記第1チャンネルを通過した前記第1入力信号がその一端に連結される第1キャパシタと、
前記第1キャパシタの他の一端と前記第1電源電圧との間に連結される第1抵抗と、
前記第2チャンネルを通過した前記第2入力信号がその一端に連結される第2キャパシタと、
前記第2キャパシタの他の一端と前記第1電源電圧との間に連結される第2抵抗と、を備え、
前記第1キャパシタの他の一端が前記ハイパスフィルタからの前記第1信号となり、前記第2キャパシタの他の一端が前記ハイパスフィルタからの前記第2信号となることを特徴とする請求項10に記載の受信端。 - 前記第1電源電圧は、
前記少なくとも一つのチャンネルに連結されるターミネーション電圧であることを特徴とする請求項10に記載の受信端。 - 受信端と連結される少なくとも一つのデータ伝送チャンネルの相互シンボル干渉を減らし、信号利得損失を補償する方法において、
該チャンネルを通じて少なくとも一つの入力信号を受信するステップと、
前記少なくとも一つの入力信号に応答するハイパスフィルタを利用して第1出力信号を発生させるステップと、
シュミットトリガーの第1トリガー電圧と第2トリガー電圧とをシフトさせるために、複数の第1制御信号と複数の第2制御信号とを出力するステップと、
前記複数の第1制御信号と前記複数の第2制御信号とに応答して、前記第1出力信号と第1電源電圧とを比較して第2出力信号と第3出力信号とを発生させるステップと、
前記第2出力信号と前記第3出力信号とに応答して、前記受信端の出力信号を発生させるステップと、を含むことを特徴とする方法。
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