JP2008028916A - Mos circuit including four-terminal double-insulated-gate field effect transistor - Google Patents

Mos circuit including four-terminal double-insulated-gate field effect transistor Download PDF

Info

Publication number
JP2008028916A
JP2008028916A JP2006202056A JP2006202056A JP2008028916A JP 2008028916 A JP2008028916 A JP 2008028916A JP 2006202056 A JP2006202056 A JP 2006202056A JP 2006202056 A JP2006202056 A JP 2006202056A JP 2008028916 A JP2008028916 A JP 2008028916A
Authority
JP
Japan
Prior art keywords
field effect
node
gate field
insulated gate
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006202056A
Other languages
Japanese (ja)
Other versions
JP4635188B2 (en
Inventor
Toshihiro Sekikawa
敏弘 関川
Hanpei Koike
帆平 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2006202056A priority Critical patent/JP4635188B2/en
Publication of JP2008028916A publication Critical patent/JP2008028916A/en
Application granted granted Critical
Publication of JP4635188B2 publication Critical patent/JP4635188B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a MOS circuit in which a burden is reduced that is placed on a MOS circuit owing to an external circuit for driving a gate of a pass transistor, whose transfer speed is improved, and in which phenomenon is reduced in which a high level of a transferred logic signal is decreased. <P>SOLUTION: In the MOS circuit, one of either a source or a drain of a four-terminal double-insulated-gate field effect transistor is connected with a logic signal input node, either another drain or source is connected with a logic signal output node, a first gate is connected with a control signal input node, a second gate is connected with one end of a resistor, and another end is connected with a threshold voltage control node. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は二重絶縁ゲート電界効果トランジスタ、特に四端子二重絶縁ゲート電界効果トランジスタを用いたＭＯＳ回路に関する。   The present invention relates to a double insulated gate field effect transistor, and more particularly to a MOS circuit using a four-terminal double insulated gate field effect transistor.

本願明細書では電気回路網での回路の結節点をノードと称することにする。当然のことながら、あるノードは二つの役割をすることがある。すなわち、ある一つの回路網の中である一定の機能を有する部分回路網を部分回路と称することにすると、一つのノードにある部分回路の電気信号が出力されるとき（出力ノード）、そのノードにつながる他の部分回路から見るとそのノードは電気信号が入力されるノード（入力ノード）になっていることがある。
さて、一般に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）を用いたＭＯＳ集積回路では、図１０に示すようなパストランジスタＰＴ（パスゲートとも言う）が用いられる。
図１０は、従来の絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。図中、ＰＴは絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。ＰＴのボディーは通常接地（ＧＮＤ）に接続されている。 In the present specification, a node of a circuit in an electric network is referred to as a node. Of course, a node can play two roles. That is, when a partial circuit network having a certain function in a certain circuit network is referred to as a partial circuit, when an electric signal of a partial circuit at one node is output (output node), that node When viewed from other partial circuits connected to, the node may be a node (input node) to which an electric signal is input.
Now, in general, in a MOS integrated circuit using an insulated gate field effect transistor (MOST), a pass transistor PT (also referred to as a pass gate) as shown in FIG. 10 is used.
FIG. 10 shows a circuit example using a conventional insulated gate field effect transistor as a pass transistor. In the figure, PT is an insulated gate field effect transistor, IN is a logic signal input node, OT is a logic signal output node, and CN is a control signal input node for controlling the pass transistor PT in an on state or an off state. . The PT body is normally connected to ground (GND).

すなわち、普通はＮ形の絶縁ゲート電界効果トランジスタ（ＮＭＯＳＴ）が用いられ、ソースまたはドレインを論理信号入力ノードＩＮに接続し、ドレインまたはソースを論理信号出力ノードＯＴに接続し、さらにゲートを制御信号入力ノードＣＮ 接続し、論理信号出力ノードにはその論理信号を受け取るための負荷回路が接続されており、制御信号によりパストランジスタのオン状態、オフ状態を切り替え、負荷回路に論理信号を転送、または非転送する。負荷回路は一般に論理回路、例えばインバータ１であり、論理信号出力ノードＯＴはインバータ１の入力ノードにもなっている。また、論理信号入力ノードＩＮや制御信号入力ノードＣＮには他の論理回路の出力、例えばインバータ２や３の出力ノードが接続され、それぞれの信号が供給される。また、ＮＭＯＳＴのボディーは通常接地（ＧＮＤ）に接続されている。さらに、通常はドレインとソースは構造上ほぼ同等に作製されているので、ソースとドレインを入れ替えても良い。ここでは、動作状態に応じて電流の流れ込む端子をドレイン、流れ出る端子をソースと適宜考えて説明する。   That is, normally, an N-type insulated gate field effect transistor (NMOST) is used, the source or drain is connected to the logic signal input node IN, the drain or source is connected to the logic signal output node OT, and the gate is connected to the control signal. The input node CN is connected, and the load circuit for receiving the logic signal is connected to the logic signal output node, and the on / off state of the pass transistor is switched by the control signal, and the logic signal is transferred to the load circuit, or Do not forward. The load circuit is generally a logic circuit, for example, an inverter 1, and the logic signal output node OT is also an input node of the inverter 1. Further, the logic signal input node IN and the control signal input node CN are connected to outputs of other logic circuits, for example, output nodes of the inverters 2 and 3, and are supplied with respective signals. The body of the NMOST is normally connected to the ground (GND). In addition, since the drain and the source are generally manufactured substantially in the same structure, the source and the drain may be interchanged. Here, a description will be given by appropriately considering a terminal into which a current flows according to an operating state as a drain and a terminal through which the current flows out as a source.

さて、パストランジスタの動作は一般に高速であるとされているが、負荷回路に転送される論理信号のハイレベルの低下が欠点となる。すなわち、論理信号のハイレベルをＶＨとし、制御信号のハイレベルをＶＧＨ、パストランジスタの閾値電圧をＶＴＮとすると、転送された信号のハイレベルはほぼＶＧＨ−ＶＴＮとなり、通常はＶＨとＶＧＨはほぼ等しいから論理信号のハイレベルＶＨが転送後はＶＨ−ＶＴＮに低下してしまう訳である。さらにこの場合、出力ノードはソースと見なすことが出来、ボディーとソース間が逆バイアスされることになるためいわゆるボディー効果によりＮＭＯＳＴの閾値電圧は増加し、ＶＴＮはより大きなＶＴＮＨとなる。結局転送後の論理信号のハイレベルの低下はさらに大きくなり、ＶＨ−ＶＴＮＨと低下してしまう。この欠点を避ける方法として制御信号のハイレベルＶＧＨを論理信号のハイレベルＶＨより高くする方法がある。しかし、これは昇圧回路など余分な回路が必要なのとパストランジスタのゲートの信頼性上の問題が生じる。   Now, although the operation of the pass transistor is generally considered to be high-speed, a decrease in the high level of the logic signal transferred to the load circuit is a drawback. That is, if the high level of the logic signal is VH, the high level of the control signal is VGH, and the threshold voltage of the pass transistor is VTN, the high level of the transferred signal is approximately VGH-VTN. Usually, VH and VGH are approximately Therefore, the high level VH of the logic signal is lowered to VH-VTN after the transfer. Further, in this case, the output node can be regarded as a source, and the body and the source are reverse-biased. Therefore, the threshold voltage of the NMOST increases due to the so-called body effect, and the VTN becomes a larger VTNH. Eventually, the decrease in the high level of the logic signal after the transfer is further increased to VH-VTNH. As a method of avoiding this drawback, there is a method of making the high level VGH of the control signal higher than the high level VH of the logic signal. However, this requires an extra circuit such as a booster circuit and causes a problem in reliability of the gate of the pass transistor.

一方、絶縁基板上に構成された四端子二重絶縁ゲート電界効果トランジスタ（ＦＴＸＭＯＳ；例えば、特許文献１、特許文献２、特許文献３参照）ではボディーは接地または他の電位が一定の電圧源に接続されておらず、そのためこれをパストランジスタとして用い、図１１のように二つのゲートを電気的に接続（三端子動作と称する、この場合二つのゲートが一体となって形成された特許１８７５５４８号のようないわゆるフィンＦＥＴと同様な動作をする。）して制御信号入力ノードＣＮに接続するとボディー効果が生じることは無く、転送後の論理信号のハイレベルがＶＨ − ＶＴＦよりさらに低下する欠点は避けることが出来る。
図１１は、三端子動作の四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。 On the other hand, in a four-terminal double insulated gate field effect transistor (FTXMOS; see, for example, Patent Document 1, Patent Document 2, and Patent Document 3) formed on an insulating substrate, the body is grounded or other voltage source is a constant voltage source. No connection is made, so this is used as a pass transistor, and the two gates are electrically connected as shown in FIG. 11 (referred to as a three-terminal operation, in which case the two gates are integrally formed in Japanese Patent No. 1875548 The body effect does not occur when the control signal input node CN is connected to the control signal input node CN, and the high level of the logic signal after the transfer is further lowered from VH-VTF. Can be avoided.
FIG. 11 shows a circuit example using a three-terminal operation four-terminal double insulated gate field effect transistor as a pass transistor. In the figure, PFT is a four-terminal double insulated gate field effect transistor, IN is a logic signal input node, OT is a logic signal output node, and CN is a control signal for controlling the pass transistor PFT to an on state or an off state. It is an input node.

ただし、ＶＴＦは三端子動作の四端子二重絶縁ゲート電界効果トランジスタ（ＦＴＸＭＯＳと略称する）の閾値電圧である。一般に論理信号出力ノードＯＴに転送された論理信号のハイレベルはそれに接続される論理回路（例えば図１０や図１１のインバータ１）の論理閾値レベルより高くないと論理動作に支障がでたり、リーク電流の増加をもたらしたりして具合が悪い。この現象を軽減するには他の論理回路に用いられているＮＭＯＳＴやＦＴＸＭＯＳとは別に特別にパストランジスタの閾値電圧（ＶＴＮやＶＴＦ）を小さくする必要がある。しかし、閾値電圧を個別に異なる値とすることは製造プロセスが特に複雑になるなどの欠点がある。また、ＦＴＸＭＯＳで三端子動作をさせると、同じチャネル幅に対して電流はほぼ二倍になるが、ゲートの入力容量もほぼ二倍となり制御信号入力ノードに対する負荷も約二倍と大きくなり動作速度の低下や、またパストランジスタで消費されるダイナミックな消費電力も約二倍に増加するなどの欠点がある。
これに対し、図１２のようにＦＴＸＭＯＳを用い、その第一ゲートと第二ゲートを別々に駆動（四端子動作と称する）し、第一ゲートを制御信号入力ノードＣＮに接続し、第二ゲートをその閾値電圧を制御するための閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＣＮに接続した回路構成が考えられる。 However, VTF is a threshold voltage of a four-terminal double insulated gate field effect transistor (abbreviated as FTXMOS) operating in three terminals. In general, if the high level of the logic signal transferred to the logic signal output node OT is not higher than the logic threshold level of the logic circuit (for example, the inverter 1 in FIGS. 10 and 11) connected thereto, the logic operation may be disturbed or leaked. It is bad because it causes an increase in current. In order to alleviate this phenomenon, it is necessary to reduce the threshold voltage (VTN or VTF) of the pass transistor specifically in addition to the NMOST and FTXMOS used in other logic circuits. However, making the threshold voltages different from each other has drawbacks such as a particularly complicated manufacturing process. In addition, when three-terminal operation is performed with FTXMOS, the current is almost doubled for the same channel width, but the gate input capacitance is almost doubled and the load on the control signal input node is also doubled, resulting in an operating speed. And the dynamic power consumed by the pass transistor also increases about twice as much.
On the other hand, using FTXMOS as shown in FIG. 12, the first gate and the second gate are separately driven (referred to as four-terminal operation), the first gate is connected to the control signal input node CN, and the second gate A circuit configuration in which a threshold voltage control voltage source for controlling the threshold voltage is connected to a threshold voltage control node VCN is conceivable.

図１２は、四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。ＶＴＣはＰＦＴの閾値電圧を制御するための電圧源が接続される閾値電圧制御ノードである。
ＦＴＸＭＯＳでは第二ゲートの電位によって第一ゲートから見た閾値電圧を制御できると言う特徴があるのでこのようなことが可能である。したがって、三端子動作での閾値電圧を一つの値、例えばＶＴＦに固定して設計、製造したとしてもパストランジスタにおいては四端子動作とし、その閾値電圧を電気的に変えてＶＴＦより十分低くいＶＴＦＬとすることが可能である。ただ、四端子動作ではやはりボディー効果が生じてしまうが、これは閾値電圧ＶＴＦＬを十分低くすることで軽減できる。しかし、動作速度においては論理出力ノードＯＴへの充放電電流が三端子動作の約半分となるため転送速度が三端子動作より遅くなる欠点がある。 FIG. 12 shows a circuit example in which a four-terminal double insulated gate field effect transistor is used as a pass transistor. In the figure, PFT is a four-terminal double insulated gate field effect transistor, IN is a logic signal input node, OT is a logic signal output node, and CN is a control signal for controlling the pass transistor PFT to an on state or an off state. It is an input node. VTC is a threshold voltage control node to which a voltage source for controlling the threshold voltage of the PFT is connected.
This is possible because FTXMOS has the feature that the threshold voltage seen from the first gate can be controlled by the potential of the second gate. Therefore, even if the threshold voltage in the three-terminal operation is designed and manufactured with a fixed value, for example, VTF, the pass transistor has a four-terminal operation, and the threshold voltage is electrically changed so that VTFL is sufficiently lower than VTF. Is possible. However, the body effect still occurs in the four-terminal operation, but this can be reduced by making the threshold voltage VTFL sufficiently low. However, the operation speed has a drawback that the transfer speed is slower than the three-terminal operation because the charge / discharge current to the logic output node OT is about half of the three-terminal operation.

特許第１３９５５１３号公報Japanese Patent No. 1395513 特許第２０２１９３１号公報Japanese Patent No. 2021931 特許第３５４３１１７号公報Japanese Patent No. 3543117

本発明の目的は、上記欠点を除去し、パストランジスタのゲートを駆動するための外部回路がＭＯＳ回路に及ぼす負荷の軽減と転送速度向上、および転送された論理信号のハイレベルが低下する現象を軽減したＭＯＳ回路を提供することにある。
The object of the present invention is to eliminate the above-mentioned drawbacks, reduce the load on the MOS circuit by the external circuit for driving the gate of the pass transistor, improve the transfer speed, and reduce the high level of the transferred logic signal. The object is to provide a reduced MOS circuit.

本発明では以下の構成で課題を解決する。
四端子二重絶縁ゲート電界効果トランジスタ（ＦＴＸＭＯＳ）をパストランジスタとして用い、ソースまたはドレインを論理信号入力ノードに接続し、他端のドレインまたはソースを論理信号出力ノードに接続し、その第一ゲートを制御信号入力ノードに接続し、その第二ゲートに抵抗の一端を接続し、その抵抗の他端をその四端子二重絶縁ゲート電界効果トランジスタの閾値電圧を制御するための電圧源（閾値電圧制御電圧源）が接続される閾値電圧制御ノードに接続する。上記構成において、さらに上記四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと第二ゲートとを外部容量で接続する。ここで、外部容量とは意図的に構成された容量を言う。またさらに、第二ゲートと、他の外部容量の一端を接続し、その他端をクロック電圧源等のパルス電圧源が接続されるパルス電源ノードに接続する。さらに閾値電圧制御電圧源の電位を、動作時には閾値電圧が小さくなる方向の電位とし、定常状態や待機時あるいは未使用時には閾値電圧が大きくなる方向の電位とするようにダイナミックに可変とする。さらに、これらをクロックと同期させてダイナミックに可変とする。さらに、上記抵抗を三端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗とし上記三端子絶縁ゲート電界効果トランジスタのゲートをその抵抗値を制御するための電圧源（抵抗値制御電圧源）が接続される抵抗値制御ノードに接続する。そのドレインとソース間の抵抗値は抵抗値制御電圧源の電位によって制御する。さらにまた、上記抵抗を四端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗とし上記四端子絶縁ゲート電界効果トランジスタの第一ゲートを抵抗値制御ノードに接続し、第二ゲートを他の抵抗値制御ノードに接続し、これらの抵抗値制御電圧源の電位を制御することによってそのドレインとソース間の抵抗値を制御する。 The present invention solves the problem with the following configuration.
A four-terminal double insulated gate field effect transistor (FTXMOS) is used as a pass transistor, the source or drain is connected to the logic signal input node, the other drain or source is connected to the logic signal output node, and the first gate is connected Connect to the control signal input node, connect one end of the resistor to the second gate, and connect the other end of the resistor to the voltage source for controlling the threshold voltage of the four-terminal double insulated gate field effect transistor (threshold voltage control) Connected to a threshold voltage control node to which a voltage source is connected. In the above configuration, the first gate and the second gate of the four-terminal double insulated gate field effect transistor are further connected by an external capacitor. Here, the external capacity refers to a capacity that is intentionally configured. Furthermore, the second gate is connected to one end of another external capacitor, and the other end is connected to a pulse power supply node to which a pulse voltage source such as a clock voltage source is connected. Further, the potential of the threshold voltage control voltage source is dynamically variable so as to be a potential in a direction in which the threshold voltage is reduced during operation, and a potential in a direction in which the threshold voltage is increased during steady state, standby or unused. Further, these are dynamically variable by synchronizing with the clock. Further, the resistance is the resistance between the source and drain of the three-terminal insulated gate field effect transistor, and the voltage source (resistance value control voltage source) for controlling the resistance value of the gate of the three-terminal insulated gate field effect transistor is connected. Connected to the resistance control node. The resistance value between the drain and the source is controlled by the potential of the resistance value control voltage source. Furthermore, the resistance is a resistance between the source and drain of the four-terminal insulated gate field effect transistor, the first gate of the four-terminal insulated gate field effect transistor is connected to the resistance value control node, and the second gate is connected to another resistance value. The resistance value between the drain and the source is controlled by connecting to the control node and controlling the potential of these resistance value control voltage sources.

また、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳによるパストランジスタを両端に開放端（無論、開放端は両端のＦＴＸＭＯＳのドレインまたはソースである）を有するように複数個直列接続し、一方の開放端を論理信号入力ノードに接続し、他方の開放端を論理信号出力ノードに接続し、各第一ゲートを複数個の制御信号入力ノードの各一つに各々接続し、各第二ゲート各々に対し一つの抵抗の一端に接続するか、また各抵抗の他端を各々の閾値電圧制御ノードに接続する。なお、上記抵抗は複数個の第二ゲートに対し重複しても良いし、無論それぞれが別々の抵抗でも良い。余った抵抗は回路から削除できることは無論である。さらに、上記閾値電圧制御ノードについても同様である。また、上記各抵抗を三端子または四端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗に置き換えることが出来ることは無論である。その際、その三端子または四端子絶縁ゲート電界効果トランジスタの各ゲートは、閾値電圧制御ノードに接続し、その電位によって各抵抗値を制御できることも無論である。
なお、繰り返すことになるが、上記四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳによるパストランジスタの各第二ゲートはそれぞれ別の抵抗の一端に接続しても良いし、またいくつか纏めて共通の一つの抵抗の一端に接続しても良い。この場合、余った抵抗と閾値電圧制御ノード等は省くことが出来る。上記各抵抗を三端子または四端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗に置き換えた場合も同様である。 In addition, a plurality of pass transistors of four-terminal double insulated gate field effect transistor FTXMOS are connected in series so that both ends have open ends (of course, open ends are the drains or sources of FTXMOS at both ends), and one open end Is connected to the logic signal input node, the other open end is connected to the logic signal output node, each first gate is connected to each one of the plurality of control signal input nodes, and each second gate is connected to each other. One end of one resistor is connected, or the other end of each resistor is connected to each threshold voltage control node. In addition, the said resistance may overlap with respect to several 2nd gate, and of course, each may be a separate resistance. Of course, the excess resistance can be removed from the circuit. The same applies to the threshold voltage control node. Of course, each of the resistors can be replaced with a drain-source resistor of a three-terminal or four-terminal insulated gate field effect transistor. At that time, it goes without saying that each gate of the three-terminal or four-terminal insulated gate field effect transistor is connected to the threshold voltage control node, and each resistance value can be controlled by the potential.
In addition, to repeat, each second gate of the pass transistor formed by the above four-terminal double insulated gate field effect transistor FTXMOS may be connected to one end of a different resistor, or some common ones may be connected together. It may be connected to one end of two resistors. In this case, the extra resistance and threshold voltage control node can be omitted. The same applies when each of the above resistors is replaced with a drain-source resistor of a three-terminal or four-terminal insulated gate field effect transistor.

さらに具体的回路構成は以下の通りである。
構成１：四端子二重絶縁ゲート電界効果トランジスタのソースまたはドレインの一方を論理信号入力ノードに接続し、他方のドレイン又はソースを論理信号出力ノードに接続し、第一ゲートを制御信号入力ノードに接続し、第二ゲートを抵抗の一端に接続し、その他端を閾値電圧制御ノードに接続しことを特徴とするＭＯＳ回路。
構成２：構成１において、前記四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと第二ゲート間を外部容量で接続したことを特徴とするＭＯＳ回路。
構成３：構成１において、前記四端子二重絶縁ゲート電界効果トランジスタの該第二ゲートをさらに他の外部容量の一端に接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とするＭＯＳ回路。
構成４：構成１ないし３のいずれか１つにおいて、前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗とし、該三端子絶縁ゲート電界効果トランジスタのゲートをその抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。
構成５：構成１ないし３において、前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、その第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを他の抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。 Further specific circuit configurations are as follows.
Configuration 1: One of the source or drain of a four-terminal double insulated gate field effect transistor is connected to the logic signal input node, the other drain or source is connected to the logic signal output node, and the first gate is used as the control signal input node. A MOS circuit, wherein the second gate is connected to one end of a resistor and the other end is connected to a threshold voltage control node.
Configuration 2: A MOS circuit according to Configuration 1, wherein the first gate and the second gate of the four-terminal double insulated gate field effect transistor are connected by an external capacitor.
Configuration 3: In Configuration 1, the second gate of the four-terminal double insulated gate field effect transistor is further connected to one end of another external capacitor, and the other end of the external capacitor is connected to a pulse power supply node. MOS circuit.
Configuration 4: In any one of Configurations 1 to 3, the resistor is a resistance between a drain and a source of a three-terminal insulated gate field effect transistor, and the gate of the three-terminal insulated gate field effect transistor is a resistance value control power supply node MOS circuit characterized by being connected to
Configuration 5: In Configurations 1 to 3, the resistor is replaced with a resistance between the drain and source of another four-terminal insulated gate field effect transistor, the first gate is connected to the resistance value control power supply node, and the second gate is the other A MOS circuit characterized by being connected to a resistance value control power supply node.

構成６：両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号入力ノードに接続し、他方の開放端を論理信号出力ノードに接続し、前記直列接続した四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを同複数個の各抵抗の一端に各々接続し、前記複数個の各抵抗の他端を各々閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。
構成７：構成６において、前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートと各第二ゲート間を複数個の各外部容量で各々接続したことを特徴とするＭＯＳ回路。
構成８：構成６において、前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートに、さらに各々外部容量の一端を接続し、前記各々の外部容量の他端を各々パルス電源ノードに接続したことを特徴とするＭＯＳ回路。
構成９：構成６ないし８のいずれか１つにおいて、前記複数個の抵抗のうちの一個乃至すべてのいずれか１つを複数個の三端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗で置き換え、前記三端子絶縁ゲート電界効果トランジスタの各ゲートをそれらの抵抗値制御電源ノードに各々接続したことを特徴とするＭＯＳ回路。
構成１０：構成９において、前記複数個の三端子絶縁ゲート電界効果トランジスタのうちの１以上の任意数の三端子絶縁ゲート電界効果トランジスタを他の四端子絶縁ゲート電界効果トランジスタとし、該他の四端子絶縁ゲート電界効果トランジスタの各第一ゲートを抵抗値制御電源ノードに各々接続し、各第二ゲートを別の抵抗値制御電源ノードに各々接続したことを特徴とするＭＯＳ回路。 Configuration 6: A plurality of four-terminal double insulated gate field effect transistors are connected in series so as to have open ends at both ends, one open end is connected to a logic signal input node, and the other open end is connected to a logic signal output node The first gates of the four-terminal double insulated gate field effect transistors connected in series are connected to a plurality of control signal input nodes, respectively, and the second gates are connected to one ends of the resistors. A MOS circuit, wherein each of the plurality of resistors is connected and the other end of each of the plurality of resistors is connected to a threshold voltage control node.
Configuration 7: The MOS circuit according to Configuration 6, wherein the first gate and the second gate of the plurality of four-terminal double insulated gate field effect transistors are connected by a plurality of external capacitors, respectively.
Configuration 8: In Configuration 6, one end of each external capacitor is further connected to each second gate of the plurality of four-terminal double insulated gate field effect transistors, and the other end of each external capacitor is connected to a pulse power supply node. MOS circuit characterized by being connected to
Configuration 9: In any one of Configurations 6 to 8, one or all of the plurality of resistors are replaced with a drain-source resistance of a plurality of three-terminal insulated gate field effect transistors, A MOS circuit characterized in that the gates of the three-terminal insulated gate field effect transistors are connected to their resistance value control power supply nodes, respectively.
Configuration 10: In Configuration 9, an arbitrary number of one or more three-terminal insulated gate field effect transistors of the plurality of three-terminal insulated gate field effect transistors are used as other four-terminal insulated gate field effect transistors, and the other four A MOS circuit, wherein each first gate of a terminal insulated gate field effect transistor is connected to a resistance control power supply node, and each second gate is connected to another resistance control power supply node.

構成１１：両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号の入力ノードに接続し、他方の開放端を論理信号の出力ノードに接続し、前記四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを共通接続して抵抗の一端に接続し、該抵抗の他端を閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。
構成１２：構成１１において、前記複数個の四端子二重絶縁ゲート電界効果トランジスタの共通接続された第二ゲートに対して、さらに、外部容量の一端を接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とするＭＯＳ回路。
構成１３：構成１１又は１２において、前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、該三端子絶縁ゲート電界効果トランジスタのゲートを抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。
構成１４：構成１１又はないし１２において、前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗で置き換え、該他の四端子絶縁ゲート電界効果トランジスタの第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを別の抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。 Configuration 11: A plurality of four-terminal double insulated gate field effect transistors are connected in series so as to have open ends at both ends, one open end is connected to an input node of a logic signal, and the other open end is connected to a logic signal Connect to the output node, connect each first gate of the four-terminal double insulated gate field effect transistor to each of the plurality of control signal input nodes, and connect each second gate in common to one end of the resistor. A MOS circuit characterized in that the other end of the resistor is connected to a threshold voltage control node.
Configuration 12: In Configuration 11, one end of an external capacitor is further connected to the second gate commonly connected to the plurality of four-terminal double insulated gate field effect transistors, and the other end of the external capacitor is pulsed. A MOS circuit characterized by being connected to a power supply node.
Configuration 13: In Configuration 11 or 12, the resistor is replaced with a resistance between the drain and source of a three-terminal insulated gate field effect transistor, and the gate of the three-terminal insulated gate field effect transistor is connected to a resistance value control power supply node. Characteristic MOS circuit.
Configuration 14: In Configuration 11 or 12, the resistance is replaced with a resistance between the source and drain of another four-terminal insulated gate field effect transistor, and the first gate of the other four-terminal insulated gate field effect transistor is controlled in resistance value A MOS circuit, characterized in that it is connected to a power supply node and the second gate is connected to another resistance value control power supply node.

本発明で言うところの四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳ（ここではＮ形として説明する）とは、いわゆる絶縁基板上に形成された二重ゲート電界効果トランジスタあるいはダブルゲートＭＯＳトランジスタであって、さらに二つのゲート電極が電気的に独立した構造の素子である。そして、一方のゲート電極の電位により他方のゲートからみた閾値電圧を制御できるという特徴を有する。チャネルはそれぞれのゲートが面している半導体表面に形成されるが、それぞれのゲートの電位がそれぞれのゲートから見た閾値電圧より低い場合はそれぞれの半導体表面部分にチャネルは形成されず、その半導体表面部分には電流はほとんど流れない。逆に高い場合はそれぞれの半導体表面部分にチャネルがそれぞれ形成され、その半導体表面部分に電流が流れる。すなわち、両方の半導体表面部分に電流が流れる状態（オン状態）、どちらか一方に流れる状態（これもオン状態）、両方とも流れない状態（オフ状態）を第一および第二ゲートで制御できる。
そこで、図１のように論理回路において、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、そのドレインまたはソースを論理信号入力ノードＩＮに接続し、他端のソースまたはドレインを論理信号出力ノードＯＴに接続する。 The four-terminal double insulated gate field effect transistor FTXMOS (described here as N-type) in the present invention is a double gate field effect transistor or double gate MOS transistor formed on a so-called insulating substrate. The two gate electrodes are elements having an electrically independent structure. The threshold voltage seen from the other gate can be controlled by the potential of one gate electrode. The channel is formed on the semiconductor surface facing each gate. However, when the potential of each gate is lower than the threshold voltage seen from each gate, the channel is not formed on each semiconductor surface portion, and the semiconductor Almost no current flows through the surface portion. On the other hand, when it is high, a channel is formed in each semiconductor surface portion, and a current flows through the semiconductor surface portion. That is, the first and second gates can control a state in which current flows in both semiconductor surface portions (on state), a state in which one of them flows (also in an on state), and a state in which neither flows (off state).
Therefore, in the logic circuit as shown in FIG. 1, the four-terminal double insulated gate field effect transistor FTXMOS is used as the pass transistor PFT, its drain or source is connected to the logic signal input node IN, and the other source or drain is connected to the logic circuit. Connect to signal output node OT.

図１は、本発明の第１の実施例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。Ｒは抵抗、ＶＴＣはＰＦＴの閾値電圧を制御するための電圧源が接続される閾値電圧制御ノードである。
第一ゲートは制御信号入力ノードＣＮに接続し、それが面している半導体表面部分にチャネルを形成してパストランジスタをオン状態にするか、チャネルを形成させずにオフ状態にするかが制御される。なお、一般に論理信号出力ノードＯＴには論理回路の入力が、また論理信号入力ノードＩＮや制御信号入力ノードＣＮにも論理回路の出力が接続されるが、一例として図では各インバータ１、２および３で表している。さて、上記ＦＴＸＭＯＳの第二ゲートには抵抗Ｒの一端を接続し、その抵抗の他端をＰＦＴの閾値電圧制御するための閾値電圧制御電圧源（直流電圧源あるいはパルス電圧源）が接続される閾値電圧制御ノードＶＴＣに接続する。このＶＴＣの定常状態における電位により、ＦＴＸＭＯＳよりなるパストランジスタＰＦＴの第一ゲートから見た定常状態の閾値電圧ＶＴＦを制御する。通常、第二ゲートに面している半導体表面部分には定常状態においてチャネルが強く形成されない、あるいは電流が流れたとしても極めて小さくなるように上記電位を設定する。 FIG. 1 shows a first embodiment of the present invention. In the figure, PFT is a four-terminal double insulated gate field effect transistor, IN is a logic signal input node, OT is a logic signal output node, and CN is a control signal for controlling the pass transistor PFT to an on state or an off state. It is an input node. R is a resistor, and VTC is a threshold voltage control node to which a voltage source for controlling the threshold voltage of the PFT is connected.
The first gate is connected to the control signal input node CN and controls whether the pass transistor is turned on by forming a channel on the semiconductor surface portion facing it or turned off without forming the channel. Is done. In general, an input of a logic circuit is connected to the logic signal output node OT, and an output of the logic circuit is also connected to the logic signal input node IN and the control signal input node CN. It is represented by 3. Now, one end of the resistor R is connected to the second gate of the FTXMOS, and the other end of the resistor is connected to a threshold voltage control voltage source (DC voltage source or pulse voltage source) for controlling the threshold voltage of the PFT. Connect to threshold voltage control node VTC. The threshold voltage VTF in the steady state viewed from the first gate of the pass transistor PFT made of FTXMOS is controlled by the potential in the steady state of VTC. Usually, the potential is set so that a channel is not strongly formed in a steady state in a semiconductor surface portion facing the second gate, or even if a current flows.

さて、図１において、制御信号入力ノードＣＮに接続されているＰＦＴのゲート容量は図１２と同様に三端子動作の図１１の場合の約半分であるからより高速でＰＦＴのオン、オフ状態を制御できる。しかし、その分論理信号入力ノードと論理信号出力ノード間に流し得る電流も約半分となるから論理信号の転送速度が遅くなることが懸念される。
この点を解決するためにＰＦＴの第二ゲートに抵抗Ｒの一端を接続し、その抵抗の他端を閾値電圧制御ノードＶＴＣに接続する。そうすると、ＰＦＴの第一ゲートと第二ゲート間の容量ＣＧＧと抵抗Ｒにより微分回路１が形成され、また論理信号入力ノードに接続されたＰＦＴのドレインまたはソースと第二ゲート間の容量ＣＤＧと抵抗Ｒによっても微分回路２が形成される。微分回路１によってＣＮの制御信号の微分波形が第二ゲートに生じ、また微分回路２によって入力ノードＩＮの論理信号の微分波形が第二ゲートに生じる。これらはその時のＶＴＣの電位に重畳される。ＣＧＧおよびＣＤＧにはＰＦＴの各電極間の寄生容量による合成容量も含まれる。また、第二ゲートと接地、または電源ノード間に寄生容量もあるので、微分回路１および２は理想的な微分回路ではないが、微分波形に類似した波形がＶＴＣの電位に重畳されるので同様作用と効果を得ることが出来る。このような波形を含めて、微分波形と称することにする。さて、ＶＴＣにパルス電圧源が接続された場合には、そのパルス電圧源を、ＰＦＴに接続された論理ゲートが動作中の場合はハイレベルにしてＰＦＴの閾値電圧を小さくしてハイレベルの低下を少なくし、また静止状態のときはローレベルにしてＰＦＴの閾値電圧を高くしてリーク電流を極小にし、論理信号出力ノードにおける電位の時間変化（リーク電流による電荷の放電、または充電により生じ、これが大きいと誤動作の原因となる）を小さくできる。この場合、パルス電圧源による動的消費電力の増加はあるが、そのパルス電圧源の電位変化を論理信号レベルの変化量より小さくしてよいことや、その電位変化の周期を論理信号レベルの変化の周期より小さくできることで、動的消費電力を三端子動作の場合より小さくできる。また、図２のようにさらに第二ゲートに、外部容量ＣＫの一端を接続し、その他端をパルス電圧源が接続されるパルス電源ノードＶＣＫに接続し、閾値電圧制御ノードＶＴＣには直流電圧源を接続しても同様な効果を生じさせることが出来る。 In FIG. 1, the gate capacitance of the PFT connected to the control signal input node CN is about half of that in FIG. 11, which is a three-terminal operation as in FIG. 12, so that the PFT is turned on and off at higher speed. Can be controlled. However, since the current that can flow between the logic signal input node and the logic signal output node is also approximately halved, there is a concern that the transfer speed of the logic signal will be reduced.
In order to solve this problem, one end of the resistor R is connected to the second gate of the PFT, and the other end of the resistor is connected to the threshold voltage control node VTC. Then, the differentiation circuit 1 is formed by the capacitance CGG and the resistance R between the first gate and the second gate of the PFT, and the capacitance CDG and the resistance between the drain or source of the PFT connected to the logic signal input node and the second gate. The differentiation circuit 2 is also formed by R. The differentiation circuit 1 generates a differential waveform of the CN control signal at the second gate, and the differentiation circuit 2 generates a differential waveform of the logic signal at the input node IN at the second gate. These are superimposed on the potential of the VTC at that time. CGG and CDG include combined capacitance due to parasitic capacitance between the electrodes of the PFT. Also, since there is a parasitic capacitance between the second gate and the ground or the power supply node, the differentiation circuits 1 and 2 are not ideal differentiation circuits, but the waveform similar to the differentiation waveform is superimposed on the potential of the VTC. Action and effect can be obtained. Such a waveform is referred to as a differential waveform. When a pulse voltage source is connected to the VTC, the pulse voltage source is set to a high level when the logic gate connected to the PFT is operating, and the threshold voltage of the PFT is reduced to lower the high level. In a stationary state, the level is lowered to increase the threshold voltage of the PFT to minimize the leakage current, and the time change of the potential at the logic signal output node (discharge due to leakage current or charging occurs, If this is large, it can cause malfunctions). In this case, although the dynamic power consumption is increased by the pulse voltage source, the potential change of the pulse voltage source may be made smaller than the change amount of the logic signal level, and the cycle of the potential change is changed by the change of the logic signal level. Therefore, dynamic power consumption can be made smaller than in the case of three-terminal operation. Further, as shown in FIG. 2, one end of the external capacitor CK is further connected to the second gate, the other end is connected to a pulse power supply node VCK to which a pulse voltage source is connected, and a DC voltage source is connected to the threshold voltage control node VTC. The same effect can be produced by connecting the two.

図２は、本発明の第２の実施例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。Ｒは抵抗、ＶＴＣはＰＦＴの閾値電圧を制御するための電圧源が接続される閾値電圧制御ノードである。さらに、ＣＫは外部容量であり、その一端はＰＦＴの第二ゲートに接続され、その他端はパルス電圧源が接続されるパルス電源ノードＶＣＫに接続される。
ここで、外部容量とは意図的に構成した容量を称する。
そこでまず、第一の場合として論理信号入力ノードの論理レベルが確定した後に、制御信号ノードの制御信号がローレベルからハイレベルに変化し、ＰＦＴをオフ状態からオン状態になるときを考える。 FIG. 2 shows a second embodiment of the present invention. In the figure, PFT is a four-terminal double insulated gate field effect transistor, IN is a logic signal input node, OT is a logic signal output node, and CN is a control signal for controlling the pass transistor PFT to an on state or an off state. It is an input node. R is a resistor, and VTC is a threshold voltage control node to which a voltage source for controlling the threshold voltage of the PFT is connected. Further, CK is an external capacitor, one end of which is connected to the second gate of the PFT, and the other end is connected to a pulse power supply node VCK to which a pulse voltage source is connected.
Here, the external capacity refers to an intentionally configured capacity.
Therefore, first, consider the case where the control signal of the control signal node changes from the low level to the high level after the logic level of the logic signal input node is determined and the PFT changes from the off state to the on state.

図３は、本発明の原理の説明図である。図３（ａ）はＰＦＴの第一ゲートと第二ゲート間の容量ＣＧＧと抵抗Ｒで構成される微分回路１を示したものである。図３（ｂ）は第一ゲートに印加される制御信号パルス波形を、図３（ｃ）は第二ゲートに生じるその微分波形をそれぞれ模式的に表したものである。
その場合微分回路１が働き、図３（Ｃ）に模式的示すように、制御信号の正方向の微分パルスが第二ゲートに生じ、過渡的に第二ゲートが面した半導体表面にチャネルが形成され、流れる電流を三端子動作の場合に近い値に増強できるので転送速度が遅くなることを防ぐことが出来る。逆に制御信号がハイレベルからローレベルに変化してＰＦＴがオン状態からオフ状態になるときは、図３（Ｃ）のように負方向の微分パルスが第二ゲートに生じ、ＰＦＴをより速くオフ状態にするよう作用する。ただし、第一ゲートと第二ゲート間は、第一ゲートによって第一ゲートが面している半導体表面に形成される第一チャネルによってほぼシールドされているからＣＧＧの値は前者より小さくなり微分パルスの大きさは小さくなる。この微分パルスの時定数（ＣＧＧの値とＲの値との積）は抵抗Ｒの値を選ぶことによって制御でき、これを論理信号の過渡応答時間より大きくすれば、転送速度低下の防止効果を大きくすることが出来る。なお、ＶＳＣは閾値電圧制御ノードＶＴＣに接続される閾値電圧制御用電圧源を示す。 FIG. 3 is an explanatory diagram of the principle of the present invention. FIG. 3A shows a differentiating circuit 1 including a capacitor CGG and a resistor R between the first gate and the second gate of the PFT. FIG. 3B schematically shows a control signal pulse waveform applied to the first gate, and FIG. 3C schematically shows a differential waveform generated at the second gate.
In that case, the differentiation circuit 1 works, and as schematically shown in FIG. 3C, a differential pulse in the positive direction of the control signal is generated in the second gate, and a channel is transiently formed on the semiconductor surface facing the second gate. In addition, since the flowing current can be increased to a value close to that in the case of the three-terminal operation, it is possible to prevent the transfer speed from becoming slow. Conversely, when the control signal changes from the high level to the low level and the PFT changes from the on state to the off state, a negative differential pulse is generated in the second gate as shown in FIG. Acts to turn off. However, since the gap between the first gate and the second gate is almost shielded by the first channel formed on the semiconductor surface facing the first gate by the first gate, the value of CGG becomes smaller than the former, and the differential pulse The size of becomes smaller. The time constant of this differential pulse (the product of the value of CGG and the value of R) can be controlled by selecting the value of the resistor R, and if this is made larger than the transient response time of the logic signal, the effect of preventing a decrease in transfer speed can be obtained. It can be enlarged. VSC denotes a threshold voltage control voltage source connected to the threshold voltage control node VTC.

次に第二の場合として、ＰＦＴのオンまたはオフ状態が先に確定した後に論理信号入力ノードのレベルが時間変化する場合を考える。この場合は、微分回路２が働くが、ＰＦＴの第二ゲートに生じる微分波形がＰＦＴに流れるオン電流を増強するように作用しない場合がある。ＰＦＴがオン状態で、論理信号入力ノードのレベルがローレベルからハイレベルに変化するときは図３（Ｃ）の場合と同様に第二ゲートには正方向の微分パルスが生じ、ＰＦＴに流れる電流を増強するように働く。論理信号入力ノードのレベルがハイレベルからローレベルに変化するときも図３（Ｃ）の場合と同様に第二ゲートには負方向の微分パルスが生じるが、これはＰＦＴに流れる電流を減少するように働いてしまう。しかし、図２でＶＣＫに論理信号入力ノードのレベルが変化するときに正のパルスが印加されるように設定すれば、この負方向の微分パルスを打ち消すことが出来るのでこの欠点を除去できる。一般には論理回路の多くの場合パストランジスタは上記第一の場合のように用いられるので本発明の有効性は高いと言える。   Next, as a second case, consider a case where the level of the logic signal input node changes with time after the PFT on or off state is first determined. In this case, the differentiating circuit 2 works, but the differential waveform generated at the second gate of the PFT may not act so as to enhance the on-current flowing through the PFT. When the level of the logic signal input node changes from the low level to the high level while the PFT is on, a positive differential pulse is generated in the second gate as in FIG. 3C, and the current flowing through the PFT Works to strengthen. When the level of the logic signal input node changes from the high level to the low level, a negative differential pulse is generated in the second gate as in the case of FIG. 3C, but this reduces the current flowing through the PFT. Will work like that. However, if the positive pulse is set to be applied when the level of the logic signal input node changes to VCK in FIG. 2, this negative direction differential pulse can be canceled out, so this drawback can be eliminated. In general, in many cases of a logic circuit, a pass transistor is used as in the first case, so that the effectiveness of the present invention is high.

本発明の実施の形態を図に基づいて詳細に説明する。   Embodiments of the present invention will be described in detail with reference to the drawings.

本発明の第１の実施例を図１に示す。Ｎ形でもＰ形でも良いが（通常はＮ形が望ましい）、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、 ＰＦＴのソースまたはドレインのどちらか一方は論理信号の入力ノードＩＮに、他方は論理信号の出力ノードＯＴに、二つのゲートうち第一ゲートは制御信号入力ノードＣＮに接続され、第二ゲートは抵抗Ｒの一端に接続され、その抵抗Ｒの他端を、ＰＦＴの閾値電圧を制御するための直流電圧源あるいはパルス電圧源が接続される閾値電圧制御ノードＶＴＣに接続する。
図２は本発明の第二の実施例である。四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、ＰＦＴのソースまたはドレインのどちらか一方は論理信号の入力ノードＩＮに、他方は論理信号の出力ノードＯＴに、二つのゲートうち第一ゲートは制御信号入力ノードＣＮに接続され、第二ゲートは抵抗Ｒの一端に接続され、その抵抗Ｒの他端は閾値電圧制御ノードＶＴＣに接続される。さらに、第二ゲートは外部容量ＣＫの一端が接続され、その他端はパルス電圧源が接続されるパルス電源ノードＶＣＫに接続される。パルス電源ノードＶＣＫには論理信号入力ノードＩＮの論理信号と同期したパルス電圧が印加されることが望ましい。 A first embodiment of the present invention is shown in FIG. N-type or P-type may be used (N-type is usually preferable), but a four-terminal double insulated gate field effect transistor FTXMOS is used as a pass transistor PFT, and either the source or the drain of PFT is a logic signal input node IN. The other gate is connected to the logic signal output node OT, the first gate of the two gates is connected to the control signal input node CN, the second gate is connected to one end of the resistor R, and the other end of the resistor R is connected to the PFT. Is connected to a threshold voltage control node VTC to which a DC voltage source or a pulse voltage source for controlling the threshold voltage is connected.
FIG. 2 shows a second embodiment of the present invention. A four-terminal double insulated gate field effect transistor FTXMOS is used as the pass transistor PFT, and either the source or drain of the PFT is at the input node IN of the logic signal, the other is at the output node OT of the logic signal, One gate is connected to the control signal input node CN, the second gate is connected to one end of the resistor R, and the other end of the resistor R is connected to the threshold voltage control node VTC. Further, one end of the external capacitor CK is connected to the second gate, and the other end is connected to a pulse power supply node VCK to which a pulse voltage source is connected. It is desirable that a pulse voltage synchronized with the logic signal of the logic signal input node IN is applied to the pulse power supply node VCK.

図４は本発明の第３の実施例である。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。Ｒは抵抗、ＶＴＣはＰＦＴのしきい値電圧を制御するための電圧源が接続されるしきい値電圧制御ノードである。さらに、ＣＦは外部容量であり、ＰＦＴの第一ゲートと第二ゲートを接続する。
四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、ＰＦＴのソースまたはドレインのどちらか一方は論理信号の入力ノードＩＮに、他方は論理信号の出力ノードＯＴに、第一ゲートは制御信号入力ノードＣＮにそれぞれ接続され、第二ゲートは抵抗Ｒの一端に接続され、その抵抗Ｒの他端は閾値電圧制御ノードＶＴＣに接続される。さらに、外部容量ＣＦにより第一ゲートと第二ゲートが接続される。外部容量ＣＦで第一ゲートと第二ゲート間を接続し、微分回路１の時定数を大きくし、ＰＦＴに流れる電流を増大する効果を高めたものである。
図５は本発明の第４の実施例である。図中、ＰＦＴ１とＰＦＴ２はそれぞれ四端子二重絶縁ゲート電界効果トランジスタを示し、これらは直列接続、例えばＰＦＴ１のソースとＰＦＴ２のドレインを接続し、ＰＦＴ１のドレインおよびＰＦＴ２のソースからなる二つの開放端を設け、一方の開放端、例えばＰＦＴ１のドレインを論理信号の入力ノードＩＮに、他方の開放端、例えばＰＦＴ２のソースを論理信号の出力ノードＯＴに、それぞれ接続されている。また、ＰＴＦ１とＰＴＦ２の第一ゲートはそれぞれ第一の制御信号入力ノードＣＮ１、および第二の制御信号入力ノードＣＮ２に接続され、それぞれの第二ゲートはそれぞれ抵抗Ｒ１およびＲ２の各一端が接続され、それらの他端はしきい値電圧制御ノードＶＴＣ１およびＶＴＣ２にそれぞれ接続されている。 FIG. 4 shows a third embodiment of the present invention. In the figure, PFT is a four-terminal double insulated gate field effect transistor, IN is a logic signal input node, OT is a logic signal output node, and CN is a control signal for controlling the pass transistor PFT to an on state or an off state. It is an input node. R is a resistor, and VTC is a threshold voltage control node to which a voltage source for controlling the threshold voltage of the PFT is connected. Further, CF is an external capacitor and connects the first gate and the second gate of the PFT.
A four-terminal double insulated gate field effect transistor FTXMOS is used as a pass transistor PFT. Either the source or drain of the PFT is used as a logic signal input node IN, the other is used as a logic signal output node OT, and the first gate is controlled. The second gate is connected to one end of the resistor R, and the other end of the resistor R is connected to the threshold voltage control node VTC. Further, the first gate and the second gate are connected by the external capacitor CF. The first capacitor and the second gate are connected by the external capacitor CF, the time constant of the differentiating circuit 1 is increased, and the effect of increasing the current flowing through the PFT is enhanced.
FIG. 5 shows a fourth embodiment of the present invention. In the figure, PFT1 and PFT2 represent four-terminal double insulated gate field effect transistors, respectively, which are connected in series, for example, the source of PFT1 and the drain of PFT2 are connected, and two open ends comprising the drain of PFT1 and the source of PFT2 One open end, for example, the drain of PFT1, is connected to the input node IN of the logic signal, and the other open end, for example, the source of PFT2, is connected to the output node OT of the logic signal. The first gates of PTF1 and PTF2 are connected to the first control signal input node CN1 and the second control signal input node CN2, respectively, and the second gates are connected to the respective one ends of the resistors R1 and R2. These other ends are connected to threshold voltage control nodes VTC1 and VTC2, respectively.

第１の実施例ないし第三の実施例におけるＰＦＴを複数個（図では簡単のため第一の実施例のＰＦＴを二個用い、これをＰＦＴ１およびＰＦＴ２とした場合を示す）用いる。これらＰＦＴを直列接続、例えばＰＦＴ１のソースとＰＦＴ２のドレインを接続し、ＰＦＴ１のドレインおよびＰＦＴ２のソースからなる二つの開放端を設け、一方の開放端、例えばＰＦＴ１のドレインを論理信号の入力ノードＩＮに、他方の開放端、例えばＰＦＴ２のソースを論理信号の出力ノードＯＴに、それぞれ接続する。また、ＰＴＦ１とＰＴＦ２の第一ゲートはそれぞれ第一の制御信号入力ノードＣＮ１、および第二の制御信号入力ノードＣＮ２に接続され、それぞれの第二ゲートはそれぞれの閾値電圧を制御するための直流電圧源またはパルス電圧源が接続される閾値電圧制御ノードＶＴＣ１およびＶＴＣ２に接続される。なお、抵抗Ｒ１、Ｒ２、等の他端を纏めて共通にして、一つの閾値電圧制御ノード、例えばＶＴＣ１に接続しても良い。個数が３個以上の場合は、纏め方は種々できるが、纏めることによって、ＶＴＣ１、ＶＴＣ２、等からなる閾値電圧制御ノードの個数を減らすことが出来ることは無論である。論理信号のノードＩＮからノードＯＴへの転送はＣＮ１、ＣＮ２、等における各制御信号で制御される。   A plurality of PFTs in the first to third embodiments (for the sake of simplicity, two PFTs in the first embodiment are used, which are shown as PFT1 and PFT2) are used. These PFTs are connected in series, for example, the source of PFT1 and the drain of PFT2 are connected, two open ends consisting of the drain of PFT1 and the source of PFT2 are provided, and one open end, for example, the drain of PFT1 is connected to the input node IN of the logic signal. The other open end, for example, the source of the PFT 2 is connected to the output node OT of the logic signal. The first gates of PTF1 and PTF2 are connected to the first control signal input node CN1 and the second control signal input node CN2, respectively, and each second gate is a DC voltage for controlling the respective threshold voltage. Is connected to threshold voltage control nodes VTC1 and VTC2 to which the source or pulse voltage source is connected. Note that the other ends of the resistors R1, R2, etc. may be connected together and connected to one threshold voltage control node, for example, VTC1. When the number is three or more, there are various ways of grouping, but it goes without saying that the number of threshold voltage control nodes composed of VTC1, VTC2, etc. can be reduced by grouping. The transfer of the logic signal from the node IN to the node OT is controlled by each control signal at CN1, CN2, etc.

図６は本発明の第５の実施例である。図中、ＰＦＴ１とＰＦＴ２はそれぞれ四端子二重絶縁ゲート電界効果トランジスタを示し、これらは直列接続、例えばＰＦＴ１のソースとＰＦＴ２のドレインを接続し、ＰＦＴ１のドレインおよびＰＦＴ２のソースからなる二つの開放端を設け、一方の開放端、例えばＰＦＴ１のドレインを論理信号の入力ノードＩＮに、他方の開放端、例えばＰＦＴ２のソースを論理信号の出力ノードＯＴに、それぞれ接続されている。また、ＰＴＦ１とＰＴＦ２の第一ゲートはそれぞれ第一の制御信号入力ノードＣＮ１、および第二の制御信号入力ノードＣＮ２に接続され、それぞれの第二ゲートは互いに接続されて、抵抗Ｒの一端が接続され、その他端はしきい値電圧制御ノードＶＴＣに接続されている。   FIG. 6 shows a fifth embodiment of the present invention. In the figure, PFT1 and PFT2 represent four-terminal double insulated gate field effect transistors, respectively, which are connected in series, for example, the source of PFT1 and the drain of PFT2 are connected, and two open ends consisting of the drain of PFT1 and the source of PFT2 One open end, for example, the drain of PFT1, is connected to the input node IN of the logic signal, and the other open end, for example, the source of PFT2, is connected to the output node OT of the logic signal. The first gates of PTF1 and PTF2 are connected to the first control signal input node CN1 and the second control signal input node CN2, respectively, the second gates are connected to each other, and one end of the resistor R is connected. The other end is connected to the threshold voltage control node VTC.

図５の実施例において、二つの制御信号の入力タイミングがずれると、例えばノードＣＮ１が先で、ＰＦＴ１が既にオン状態なっていて、後からノードＣＮ２への信号でＰＦＴ２がオン状態になるとき、ＰＦＴ２に流れる電流は増強されるが、ＰＦＴ１は既に過渡応答が終わっているので電流は増強されない。したがって、この場合は転送速度が遅くなる。この点を解決するためにＰＦＴ１とＰＦＴ２の第二ゲートを纏めて共通接続し、ノードＣＮ１またはＣＮ２への制御信号の入力のどちらに対してもそれぞれの第二ゲートに微分パルスが生じるようにして、それぞれの電流が増強されるようにしたものである。
なお、個数が３個以上の場合は、各第二ゲートの纏め方は、纏める第二ゲートの数を種々組み合わせることも考えられ、それぞれの組に抵抗の一端を各々接続し、抵抗の他端を閾値電圧制御ノードに接続することができ、この際、さらにこの閾値電圧制御ノードも任意に纏めることが可能である。 In the embodiment of FIG. 5, when the input timings of the two control signals are shifted, for example, when the node CN1 is first and the PFT1 is already turned on, and the PFT2 is turned on later by a signal to the node CN2, Although the current flowing in PFT2 is enhanced, the current is not enhanced because PFT1 has already finished the transient response. Therefore, in this case, the transfer rate is slow. In order to solve this point, the second gates of PFT1 and PFT2 are collectively connected so that a differential pulse is generated at each of the second gates for both the control signal input to the nodes CN1 and CN2. The respective currents are enhanced.
When the number of the second gates is three or more, it is conceivable that various combinations of the number of the second gates are combined, and one end of each resistor is connected to each set, and the other end of the resistor is connected. Can be connected to the threshold voltage control node, and at this time, the threshold voltage control node can also be arbitrarily combined.

図７は本発明の第６の実施例であり、本発明の第１ないし第５の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を各ＮＭＯＳＴのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。ドレインはパストランジスタＰＦＴ、ＰＦＴ１、ＰＦＴ２等の第二ゲートに接続し、ソースは閾値電圧制御ノードに接続し、ゲートはその抵抗値を制御するための抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣに接続する。   FIG. 7 shows a sixth embodiment of the present invention. One resistor in the case where each resistor R, R1, R2, etc. in the first to fifth embodiments of the present invention is replaced with the drain-source resistance of each NMOST. The circuit of the part is shown. The drain is connected to the second gate of the pass transistors PFT, PFT1, PFT2, etc., the source is connected to the threshold voltage control node, and the gate is a resistance value control voltage source (DC voltage source or pulse voltage) for controlling the resistance value. To the resistance value control node VRC to which the source is connected.

図８は本発明の第７の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を三端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。ドレインはパストランジスタＰＦＴ、ＰＦＴ１、ＰＦＴ２等の第二ゲートに接続し、ソースは閾値電圧制御ノードに接続し、二つのゲートは共通接続してその抵抗値を制御するための抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣに接続する。
図９は本発明の第八の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を四端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。ドレインはパストランジスタＰＦＴ、ＰＦＴ１、ＰＦＴ２等の第二ゲートに接続し、ソースは閾値電圧制御ノードに接続し、第一ゲートはその抵抗値を制御するための抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣ１に接続し、第二ゲートはその抵抗値を制御するための他の抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣ２に接続する。 FIG. 8 shows a seventh embodiment of the present invention, in which each resistor R, R1, R2, etc. in the first to fifth embodiments of the present invention is replaced with a resistance between the drain and source of FTXMOS having a three-terminal operation. The circuit of one resistance part is shown. The drain is connected to the second gate of the pass transistors PFT, PFT1, PFT2, etc., the source is connected to the threshold voltage control node, and the two gates are connected in common to control the resistance value of the resistance value control voltage source ( It is connected to a resistance value control node VRC to which a DC voltage source or a pulse voltage source is connected.
FIG. 9 shows an eighth embodiment of the present invention, in which each resistor R, R1, R2, etc. in the first to fifth embodiments of the present invention is replaced with a resistance between the drain and source of FTXMOS having a four-terminal operation. The circuit of one resistance part is shown. The drain is connected to a second gate of pass transistors PFT, PFT1, PFT2, etc., the source is connected to a threshold voltage control node, and the first gate is a resistance value control voltage source (DC voltage source or DC) for controlling its resistance value. The resistance connected to the resistance value control node VRC1 to which the pulse voltage source is connected, and the second gate is a resistance to which another resistance value control voltage source (DC voltage source or pulse voltage source) for controlling the resistance value is connected. Connect to the value control node VRC2.

本発明の第一の実施例を示す。The 1st Example of this invention is shown. 本発明の第二の実施例を示す。2 shows a second embodiment of the present invention. 本発明の原理の説明図である。It is explanatory drawing of the principle of this invention. 本発明の第三の実施例を示す。3 shows a third embodiment of the present invention. 本発明の第四の実施例を示す。4 shows a fourth embodiment of the present invention. 本発明の第五の実施例を示す。5 shows a fifth embodiment of the present invention. 本発明の第六の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を各ＮＭＯＳＴのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。A circuit of one resistance portion in the sixth embodiment of the present invention, in which each resistor R, R1, R2, etc. in the first to fifth embodiments of the present invention is replaced with a resistance between the drain and source of each NMOST Indicates. 本発明の第七の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を三端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。In the seventh embodiment of the present invention, one of the resistors R, R1, R2, etc. in the first to fifth embodiments of the present invention is replaced with a drain-source resistance of FTXMOS having a three-terminal operation. The circuit of a resistance part is shown. 本発明の第八の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を四端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。In the eighth embodiment of the present invention, one of the resistors R, R1, R2, etc. in the first to fifth embodiments of the present invention is replaced with a drain-source resistance of FTXMOS having a four-terminal operation. The circuit of a resistance part is shown. 従来の絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。The circuit example which used the conventional insulated gate field effect transistor as a pass transistor is shown. 三端子動作の四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。An example of a circuit using a three-terminal four-terminal double insulated gate field effect transistor as a pass transistor is shown. 四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。An example of a circuit using a four-terminal double insulated gate field effect transistor as a pass transistor is shown.

符号の説明Explanation of symbols

ＰＴ：通常の絶縁ゲート電界効果トランジスタによるパストランジスタ
ＰＦＴ、ＰＦＴ１、ＰＦＴ２：四端子二重絶縁ゲート電界効果トランジスタによるパストランジスタ
ＣＧＧ：容量
ＣＦ、ＣＫ：外部容量
ＶＴＣ、ＶＴＣ１、ＶＴＣ２：閾値電圧制御ノード
ＶＣＫ：パルス電源ノード
ＶＲＣ、ＶＲＣ１、ＶＲＣ２：抵抗値制御ノード
ＧＮＤ：接地
Ｒ、Ｒ１、Ｒ２：抵抗
ＩＮ：論理信号入力ノード
ＯＴ：論理信号出力ノード
ＣＮ、ＣＮ１、ＣＮ２：制御信号入力ノード
PT: pass transistors PFT, PFT1, and PFT2 using ordinary insulated gate field effect transistors: pass transistors using four-terminal double insulated gate field effect transistors CGG: capacitance CF, CK: external capacitors VTC, VTC1, VTC2: threshold voltage control node VCK : Pulse power supply nodes VRC, VRC1, VRC2: Resistance value control node GND: Ground R, R1, R2: Resistance IN: Logic signal input node OT: Logic signal output nodes CN, CN1, CN2: Control signal input node

Claims (14)

四端子二重絶縁ゲート電界効果トランジスタのソースまたはドレインの一方を論理信号入力ノードに接続し、他方のドレイン又はソースを論理信号出力ノードに接続し、第一ゲートを制御信号入力ノードに接続し、第二ゲートを抵抗の一端に接続し、その他端を閾値電圧制御ノードに接続しことを特徴とするＭＯＳ回路。 One of the source or drain of the four-terminal double insulated gate field effect transistor is connected to the logic signal input node, the other drain or source is connected to the logic signal output node, the first gate is connected to the control signal input node, A MOS circuit characterized in that a second gate is connected to one end of a resistor and the other end is connected to a threshold voltage control node. 前記四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと第二ゲート間を外部容量で接続したことを特徴とする請求項１記載のＭＯＳ回路。 2. The MOS circuit according to claim 1, wherein the first gate and the second gate of the four-terminal double insulated gate field effect transistor are connected by an external capacitor. 前記四端子二重絶縁ゲート電界効果トランジスタの該第二ゲートをさらに他の外部容量の一端に接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とする請求項１記載のＭＯＳ回路。 The second terminal of the four-terminal double insulated gate field effect transistor is further connected to one end of another external capacitor, and the other end of the external capacitor is connected to a pulse power supply node. MOS circuit. 前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗とし、該三端子絶縁ゲート電界効果トランジスタのゲートをその抵抗値制御電源ノードに接続したことを特徴とする請求項１乃至３のいずれか１項記載のＭＯＳ回路。 4. The resistance according to claim 1, wherein the resistance is a resistance between a drain and a source of a three-terminal insulated gate field effect transistor, and the gate of the three-terminal insulated gate field effect transistor is connected to the resistance value control power supply node. The MOS circuit according to any one of claims. 前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、その第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを他の抵抗値制御電源ノードに接続したことを特徴とする請求項１乃至３のいずれか１項記載のＭＯＳ回路。 The resistance is replaced with a resistance between the drain and source of another four-terminal insulated gate field effect transistor, the first gate is connected to the resistance value control power supply node, and the second gate is connected to another resistance value control power supply node. 4. The MOS circuit according to claim 1, wherein the MOS circuit is characterized in that: 両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号入力ノードに接続し、他方の開放端を論理信号出力ノードに接続し、前記直列接続された四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを複数個の抵抗の各々の一端に各々接続し、前記同複数個の各抵抗の他端を各々閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。 A plurality of four-terminal double insulated gate field effect transistors are connected in series so as to have open ends at both ends, one open end is connected to a logic signal input node, and the other open end is connected to a logic signal output node. The first gates of the four-terminal double insulated gate field effect transistors connected in series are connected to the control signal input nodes, respectively, and the second gates are connected to one ends of the resistors, respectively. And a second end of each of the plurality of resistors connected to a threshold voltage control node. 前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートと各第二ゲート間を複数個の各外部容量で各々接続したことを特徴とする請求項６記載のＭＯＳ回路。 7. The MOS circuit according to claim 6, wherein the first gates and the second gates of the plurality of four-terminal double insulated gate field effect transistors are respectively connected by a plurality of external capacitors. 前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートに、さらに各々外部容量の一端を接続し、前記各々の外部容量の他端を各々パルス電源ノードに接続したことを特徴とする請求項６記載のＭＯＳ回路。 One end of each external capacitor is further connected to each second gate of the plurality of four-terminal double insulated gate field effect transistors, and the other end of each external capacitor is connected to a pulse power supply node. The MOS circuit according to claim 6. 前記複数個の抵抗のうちの一個乃至すべてのいずれか１つを三端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗で置き換え、前記三端子絶縁ゲート電界効果トランジスタの各ゲートをそれらの抵抗値制御電源ノードに各々接続したことを特徴とする請求項６乃至８のいずれか１項記載のＭＯＳ回路。 Any one or all of the plurality of resistors are replaced with a drain-source resistance of a three-terminal insulated gate field effect transistor, and each gate of the three-terminal insulated gate field effect transistor is controlled in their resistance value. 9. The MOS circuit according to claim 6, wherein the MOS circuit is connected to a power supply node. １以上の任意数の前記複数個の三端子絶縁ゲート電界効果トランジスタを他の四端子絶縁ゲート電界効果トランジスタとし、該他の四端子絶縁ゲート電界効果トランジスタの各第一ゲートを抵抗値制御電源ノードに各々接続し、各第二ゲートを別のその抵抗値制御電源ノードに各々接続したことを特徴とする請求項９記載のＭＯＳ回路。 An arbitrary number of one or more of the plurality of three-terminal insulated gate field effect transistors is used as another four-terminal insulated gate field effect transistor, and each first gate of the other four-terminal insulated gate field effect transistor is used as a resistance value control power supply node. 10. The MOS circuit according to claim 9, wherein each of the second gates is connected to another resistance value control power supply node. 両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号の入力ノードに接続し、他方の開放端を論理信号の出力ノードに接続し、前記四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを共通接続して抵抗の一端に接続し、該抵抗の他端を閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。 A plurality of four-terminal double insulated gate field effect transistors are connected in series so as to have open ends at both ends, one open end is connected to a logic signal input node, and the other open end is connected to a logic signal output node. Connecting each first gate of the four-terminal double insulated gate field effect transistor to each of a plurality of control signal input nodes, connecting each second gate in common to one end of a resistor, A MOS circuit, characterized in that the other end of the transistor is connected to a threshold voltage control node. 前記複数個の四端子二重絶縁ゲート電界効果トランジスタの共通接続された第二ゲートに対してさらに、外部容量の一端を接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とする請求項１１記載のＭＯＳ回路。 One end of an external capacitor is further connected to the commonly connected second gate of the plurality of four-terminal double insulated gate field effect transistors, and the other end of the external capacitor is connected to a pulse power supply node. The MOS circuit according to claim 11. 前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、該三端子絶縁ゲート電界効果トランジスタのゲートを抵抗値制御電源ノードに接続したことを特徴とする請求項１１又は１２記載のＭＯＳ回路。 13. The resistance is replaced with a resistance between the drain and source of a three-terminal insulated gate field effect transistor, and the gate of the three-terminal insulated gate field effect transistor is connected to a resistance value control power supply node. MOS circuit. 前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗で置き換え、該他の四端子絶縁ゲート電界効果トランジスタの第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを別の抵抗値制御電源ノードに接続したことを特徴とする請求項１１又は１２記載のＭＯＳ回路。
The resistor is replaced with the resistance between the source and drain of another four-terminal insulated gate field effect transistor, the first gate of the other four-terminal insulated gate field effect transistor is connected to the resistance control power supply node, and the second gate is 13. The MOS circuit according to claim 11, wherein the MOS circuit is connected to another resistance value control power supply node.
JP2006202056A 2006-07-25 2006-07-25 MOS circuit with four-terminal double insulated gate field transistor Expired - Fee Related JP4635188B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006202056A JP4635188B2 (en) 2006-07-25 2006-07-25 MOS circuit with four-terminal double insulated gate field transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006202056A JP4635188B2 (en) 2006-07-25 2006-07-25 MOS circuit with four-terminal double insulated gate field transistor

Publications (2)

Publication Number Publication Date
JP2008028916A true JP2008028916A (en) 2008-02-07
JP4635188B2 JP4635188B2 (en) 2011-02-16

Family

ID=39119073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006202056A Expired - Fee Related JP4635188B2 (en) 2006-07-25 2006-07-25 MOS circuit with four-terminal double insulated gate field transistor

Country Status (1)

Country Link
JP (1) JP4635188B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015073088A (en) * 2013-09-04 2015-04-16 株式会社半導体エネルギー研究所 Semiconductor device
WO2017057112A1 (en) * 2015-10-02 2017-04-06 国立研究開発法人産業技術総合研究所 Multiplexer and integrated circuit in which same is used

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01140808A (en) * 1987-11-26 1989-06-02 Nec Corp Transfer gate switching circuit
JP2000261304A (en) * 1999-03-11 2000-09-22 Mitsubishi Electric Corp Semiconductor device
JP2004296795A (en) * 2003-03-27 2004-10-21 National Institute Of Advanced Industrial & Technology Dual gate field-effect transistor
JP2005070971A (en) * 2003-08-21 2005-03-17 National Institute Of Advanced Industrial & Technology Method for controlling logic circuit
JP2006166384A (en) * 2004-12-10 2006-06-22 National Institute Of Advanced Industrial & Technology Mos transistor circuit using double insulated gate field effect transistor and cmos transistor circuit using the same, sram cell circuit, cmos-sram cell circuit, and integrated circuit
JP2006295653A (en) * 2005-04-12 2006-10-26 National Institute Of Advanced Industrial & Technology Gate circuit using double insulated gate field effect transistor, sram cell circuit, multi-input cmos gate circuit, cmos-sram cell circuit and integrated circuit
JP2008509604A (en) * 2004-08-03 2008-03-27 アルテラ コーポレイション Enhanced pass gate structure to reduce leakage current

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01140808A (en) * 1987-11-26 1989-06-02 Nec Corp Transfer gate switching circuit
JP2000261304A (en) * 1999-03-11 2000-09-22 Mitsubishi Electric Corp Semiconductor device
JP2004296795A (en) * 2003-03-27 2004-10-21 National Institute Of Advanced Industrial & Technology Dual gate field-effect transistor
JP2005070971A (en) * 2003-08-21 2005-03-17 National Institute Of Advanced Industrial & Technology Method for controlling logic circuit
JP2008509604A (en) * 2004-08-03 2008-03-27 アルテラ コーポレイション Enhanced pass gate structure to reduce leakage current
JP2006166384A (en) * 2004-12-10 2006-06-22 National Institute Of Advanced Industrial & Technology Mos transistor circuit using double insulated gate field effect transistor and cmos transistor circuit using the same, sram cell circuit, cmos-sram cell circuit, and integrated circuit
JP2006295653A (en) * 2005-04-12 2006-10-26 National Institute Of Advanced Industrial & Technology Gate circuit using double insulated gate field effect transistor, sram cell circuit, multi-input cmos gate circuit, cmos-sram cell circuit and integrated circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015073088A (en) * 2013-09-04 2015-04-16 株式会社半導体エネルギー研究所 Semiconductor device
US10121905B2 (en) 2013-09-04 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2017057112A1 (en) * 2015-10-02 2017-04-06 国立研究開発法人産業技術総合研究所 Multiplexer and integrated circuit in which same is used
JPWO2017057112A1 (en) * 2015-10-02 2018-05-17 国立研究開発法人産業技術総合研究所 Multiplexer and integrated circuit using the same
US10262902B2 (en) 2015-10-02 2019-04-16 National Institute Of Advanced Industrial Science And Technology Multiplexer and integrated circuit using the same

Also Published As

Publication number Publication date
JP4635188B2 (en) 2011-02-16

Similar Documents

Publication Publication Date Title
JP5945629B2 (en) Level shift circuit
JP4921106B2 (en) Buffer circuit
JP4321678B2 (en) Semiconductor integrated circuit
TWI482432B (en) Quasi-shift circuit
JP5341781B2 (en) Power supply control circuit
US7656201B2 (en) Output buffer circuit
TWI427930B (en) Level-shifter circuit and method for implementing level-shifting
JP2016171676A (en) Power supply circuit and control method therefor
JP2009509449A (en) Single threshold, single conductivity type logic circuit
CN1713516A (en) Low voltage differential amplifier circuit for wide voltage operation range and its operation method
JP2012065235A (en) Voltage output circuit
TWI483550B (en) Level shifting circuit with dynamic control
US8228111B2 (en) Bias voltage generation for capacitor-coupled level shifter with supply voltage tracking and compensation for input duty-cycle variation
JP2006211158A (en) Semiconductor device provided with mos transistor
US7652506B2 (en) Complementary signal generating circuit
JP4635188B2 (en) MOS circuit with four-terminal double insulated gate field transistor
JP2006295322A (en) Level shifter circuit
KR20060047892A (en) Output circuit
JP2004153577A (en) Inverter circuit
US20110025416A1 (en) Differential amplifier
JP2001308694A (en) Low noise buffer circuit
JP2014085745A (en) Reference voltage generation circuit
JP4625932B2 (en) CMOS-NAND gate circuit using four-terminal double insulated gate field effect transistor
JP3718512B2 (en) Semiconductor device
JP6544093B2 (en) Power supply circuit and voltage control method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080421

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101027

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4635188

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees