JP2008028058A - 半導体装置の製造方法、半導体装置の製造装置、半導体装置及び記憶媒体 - Google Patents

半導体装置の製造方法、半導体装置の製造装置、半導体装置及び記憶媒体 Download PDF

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Abstract

【課題】銅膜とその下地膜との密着性がよく、配線間の抵抗の小さな半導体装置の製造方法等を提供する。
【解決手段】大気中の水分を吸収した多孔質の絶縁層(SiOC膜11)にトレンチ100の形成された基板(ウエハW)を処理容器内に載置し、バルブメタルからなる第1の下地膜(Ti膜13)を被覆する。絶縁層から放出された水分により、絶縁層と接する第1の下地膜の表面が酸化されてパッシベーション膜13aが形成される。一方、第1の下地膜の表面をバルブメタルの窒化物または炭化物からなる第2の下地膜に被覆し、その表面に銅の有機化合物を原料とするCVDにより銅膜15を成膜する。
【選択図】図4

Description

本発明は、 銅膜とその下地膜との密着性のよい半導体装置を製造する技術に関する。
半導体装置の性能向上の要請から近年ではアルミニウム線に代わり銅線を用いる配線技術が実施されている。このような半導体装置を製造する工程においては、半導体ウエハ(以下ウエハという)の表面に銅膜を成膜する技術が重要となる。ウエハ上に銅膜を形成する技術のひとつとして、銅の有機化合物を原料とした化学蒸着法(以下、CVDという)が知られている。
層間絶縁膜(以下、絶縁膜という)の形成されたウエハ上に、CVDにより銅膜を成膜する場合には、例えば原料ガスであるトリメチルビニルシリル・ヘキサフルオロアセチルアセトナート銅(以下、Cu(hfac)TMVSと記す)等の銅の有機化合物を真空状態の処理容器に供給し、加熱したウエハ上でこの物質を熱分解させて絶縁膜の表面に銅膜を形成させる手法がある。ところが銅原子は絶縁膜内に拡散してしまう性質を持っているため銅膜が絶縁膜上に直接成膜されることは少なく、絶縁膜上に予め形成されたバリアメタルと呼ばれる拡散防止膜(以下、下地膜という)の上に成膜される場合が多い。この下地膜にはチタンやタンタル等が用いられるが、これらのバリアメタルが銅の有機化合物に由来する有機物と反応して、銅膜とバリアメタルとの界面に有機不純物が残ることが知られている。
有機不純物層の形成された状態で銅膜を成長させると、下地膜と銅膜との密着性が悪くなり、このため上層側の銅配線と下層側の銅配線との抵抗値が大きくなって電気特性が悪化したり、またウエハを加工する際に銅膜が剥がれたりして、その結果歩留まりが低下する。また、有機不純物層は下地膜と比較して濡れ性が悪いため、銅の凝集が起こりやすく、アスペクト比の高いトレンチへの銅の埋め込み性が悪くなって銅配線の形成不良が生じるという問題もある。
ところで、半導体装置の動作のより一層の高速化を図るために、low−k材料と呼ばれる誘電率の低い材料が絶縁膜として使用されるようになっている。このような絶縁膜は、例えばシリコン、酸素、炭素を含む材料(以下SiOCという)のような多孔質材料で絶縁膜を構成することにより誘電率を下げているものが多い。ところが、多孔質材料からなる絶縁膜は大気中の水分を吸収し易く、この表面に下地膜が被覆された場合には、下地膜に対して水分を放出することが知られている。
このような現象に対して、本発明者らは次のように考えている。即ち、例示したチタンやタンタルは、バルブメタルと呼ばれる金属のグループに属しており、絶縁膜との接触面に水分を通さないパッシベーション膜と呼ばれる酸化物層が形成されるという特徴を有している。このため、バルブメタルを下地膜として採用した場合には、絶縁膜から水分が放出されても、絶縁膜と接触する界面に形成されたパッシベーション膜によって水分の移動を防止し、銅膜と接触する界面に銅との密着性の悪い酸化物層が形成されてしまうのを防ぐことができる。
そこで発明者らは、このバルブメタルとしての利点を活かしつつ、上述した有機不純物層の形成という問題点を解決するため、例えば窒化チタンや炭化チタン(バルブメタルの窒化物や炭化物)を銅膜の下地膜として利用することを検討した。しかしながら、このような物質を下地膜として採用した場合には、有機不純物層の形成は抑制できるものの、パッシベーション膜の形成が十分でないという問題があった。
なお特許文献1には、チタンやタンタルの窒化物を絶縁膜の表面に被覆してから、その上に銅配線のための銅膜を成膜する手法が記載されているが、上述した課題には何ら触れられていない。
特開2000−299296号公報:請求項14
本発明は、このような事情に基づいてなされたものであり、その目的は、銅膜とその下地膜との密着性がよく、配線間の抵抗の小さな半導体装置の製造方法、半導体装置の製造装置及び記憶媒体を提供することにある。
本発明に係る半導体装置の製造方法は、基板上に成膜された多孔質の絶縁膜の表面に、第1のバルブメタルからなる第1の下地膜を被覆する工程と、
この第1の下地膜の表面に、第2のバルブメタルの窒化物または炭化物からなる第2の下地膜を被覆する工程と、
気密な処理容器内に、下地膜の被覆された前記基板を載置する工程と、
前記処理容器に銅の有機化合物からなる原料ガスを供給して前記第2の下地膜の表面に銅膜を成膜する工程と、を含むことを特徴とする。
更に、前記第1の下地膜が形成された基板を所定温度で保持し、前記第1の下地膜の一部と前記絶縁膜中に含まれた水分とから、前記絶縁膜と前記第1の下地膜との間に前記第1のバルブメタルの酸化物からなるパッシベーション膜を形成する工程を含むように構成するとよい。
ここで、バルブメタルとはその表面が酸化することによって形成されたパッシベーション膜(酸化被膜)が保護膜として機能することにより、酸化がそれ以上進行するのを防ぐことができる金属をいう。前記第1のバルブメタル及び第2のバルブメタルは、チタン、タンタル、アルミニウム、ニオブ、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモンからなるバルブメタル群から各々選択されたものであることが好適である。また、前記絶縁膜は、シリコン、酸素、炭素を含む絶縁膜である場合に適している。
本発明によれば、多孔質の絶縁膜の表面に性質の異なる2層の下地膜を被覆することにより、銅の有機化合物を原料とする銅膜の密着性を向上させることができる。具体的には、水分を吸収し易い絶縁膜の表面には、バルブメタルからなる第1の下地膜を被覆することにより絶縁膜との界面にパッシベーション膜を形成して水分の移動を防止し、銅膜との界面に密着性の悪い酸化物層が形成されてしまうのを防ぐことができる。さらに、バルブメタルの窒化物や炭化物のように、バルブメタルと比べて銅の原料ガスに由来する有機化合物と反応しにくい物質を第1の下地膜の表面に被覆してから銅の有機化合物を原料とする銅膜を成膜するので、有機不純物層の形成を抑制することができる。これらの結果、基板に対する銅膜の密着性が向上し、上層側の銅配線と下層側の銅配線との抵抗値の低下や基板加工時の銅膜の剥離防止等に寄与することができる。
本発明の実施の形態に係る半導体装置の製造方法では、絶縁膜として多孔質なSiOC膜を形成したウエハの表面に、第1の下地膜としてバルブメタルの一種であるチタンを被覆し、次いでその表面に第2の下地膜としてチタンの窒化物を被覆してから、銅の有機化合物を原料ガスとする銅膜を成膜している点に特徴を有している。本実施の形態においては、クラスタツールまたはマルチチャンバと呼ばれる半導体製造装置により、各下地膜の被覆や銅膜の成膜を行う場合について説明する。
図1は、実施の形態に係るクラスタツール(半導体製造装置7)の平面図である。半導体製造装置7は、搬送容器であるキャリアCにウエハWがゲートドアGTを介して大気側から搬入される2つのキャリア室71、72と、第1、第2の搬送室73、76と、これらの搬送室73、76の間に介設された予備真空室74、75と、第1、第2の下地膜の被覆を行う第1のCVD装置2と、銅膜の成膜を行う第2のCVD装置3と、を備えている。第1、第2の搬送室73、76や、予備真空室74、75は大気側から区画された気密構造となっており、真空雰囲気あるいは不活性雰囲気とすることができるようになっている。また、第1の搬送室73はキャリア室71、72と予備真空室74、75との間でウエハWを搬送するための第1の搬送手段77を備えており、第2の搬送室76は、予備真空室74、75や各CVD装置2、3の間でウエハWを搬送するための第2の搬送手段78を備えている。
次に、図2を参照しながらウエハWに下地膜を成膜するための第1のCVD装置2について説明する。図2は、ウエハWに対して2層構造の下地膜を成膜するための第1のCVD装置2の一例を示した断面図である。第1のCVD装置2において20は例えばアルミニウムからなる処理容器(真空チャンバ)である。この処理容器20は、大径円筒部20aと、その下側の小径円筒部20bとが連設されたいわばキノコ形状に形成されており、その内壁を加熱するための図示しない加熱機構が設けられている。処理容器20内には、ウエハWを水平に載置するためのステージ21が設けられており、このステージ21は小径円筒部20bの底部に支持部材22を介して支持されている。
ステージ21内にはウエハWの温調手段をなすヒータ21aが設けられている。更にステージ21には、ウエハWを昇降させて第2の搬送手段78と受け渡しを行うための例えば3本(便宜上2本のみ図示)の昇降ピン23がステージ21の表面に対して突没自在に設けられている。この昇降ピン23は、支持部材24を介して処理容器20外の昇降機構25に接続されている。処理容器20の底部には排気管26の一端側が接続され、この排気管26の他端側には真空ポンプ27が接続されている。また処理容器20の大径円筒部20aの側壁には、図1中に「G」と示したゲートバルブ28により開閉される搬送口29が形成されている。
更に処理容器20の天井部には開口部31が形成され、この開口部31を塞ぐように、かつステージ21に対向するようにシャワーヘッド32が設けられている。シャワーヘッド32は、2つのガス室33a、33bと2種類のガス供給孔34a、34bとを備え、一方のガス室33aに供給されたガスは一方のガス供給孔34aから処理容器20内に供給され、また他方のガス室33bに供給されたガスは他方のガス供給孔34bから処理容器20内に供給されるように構成されている。
そして、ガス室33aには原料ガス供給路41が接続され、この原料ガス供給路41が分岐して、その上流側にはチタンや窒化チタンの原料となるTiClを供給する原料ガス供給源42と、TiClのキャリアガスとなる窒素ガスを供給するキャリアガス供給源43とが夫々接続されている。なお、44は、マスフローコントローラやバルブにより構成され、原料ガスやキャリアガスの供給量を調整するための流量調整部である。
これに対してガス室33bには反応ガス供給路51が接続されている。この反応ガス供給路51は、三方弁56を介して分岐し、分岐した一方の上流側にはTiClを還元してチタン膜を形成するための水素ガスを供給する水素供給源52が接続されている。また、分岐した他方の反応ガス供給路51の上流側は更に分岐して、それぞれの供給路にはTiClと反応して窒化チタン膜を形成するためのアンモニアガス供給源53と、そのキャリアガスとなる窒素を供給するためのキャリアガス供給源54とが接続されている。なお、55は、それぞれのガスの供給量を調整するための流量調整部である。
また、ガス室33は金属部材からなり、その上面には整合器35を介して高周波(RF)電源36が接続されている。一方、シャワーヘッド32に対向するステージ21も金属部材により構成されている。このような構成により、ガス室33とステージ21とは、チタン膜の形成時においてウエハWに供給されるガスをプラズマ化し、成膜を促進させるための上部電極及び下部電極としての役割を果たす。なお、ガス室33と処理容器20aとは絶縁部材37等を介して絶縁されており、ステージ21は接地されている。
また、各流量調整部44、55や、排気管26に設けられた図示しない圧力調整部、ヒータ21aやRF電源36のスイッチ及び昇降機構25等は、半導体製造装置7全体の動作を制御する制御部79により制御されるようになっている。制御部79は、例えば図示しないプログラム格納部を有しているコンピュータからなり、プログラム格納部にはウエハWを処理容器20に搬入出する動作や処理等についてのステップ(命令)群を備えたコンピュータプログラムが格納されている。そして、当該コンピュータプログラムが制御部79に読み出されることにより、制御部79は第1のCVD装置2の動作を制御する。なお、このコンピュータプログラムは、例えばハードディスク、コンパクトディスク、マグネットオプティカルディスク、メモリーカード等の記憶手段に収納された状態でプログラム格納部に格納される。
次に、銅の有機材料を原料として銅膜の成膜を行う第2のCVD装置3について説明する。第2のCVD装置3は、例えば図2に示した第1のCVD装置2とほぼ同様の構成を有するものが使用される。そこで以下の説明では、図2に示した第1のCVD装置2を引用しながら第2のCVD装置3の説明をする。当該第2のCVD装置3の処理容器20は、ステージ21や搬送口29等、第1のCVD装置2と同様の構成を備えている。これに対して、シャワーヘッド32には、原料ガス供給路41が1系統だけ接続されており、その上流側には図示しない原料タンクが接続されている。原料タンクには銅膜の原料(前駆体)となる銅の有機化合物(錯体)であるCu(hfac)TMVSが液体の状態で貯留されている。
Cu(hfac)TMVSは、例えばアルゴンガスによって加圧されて、シャワーヘッド32に向けて押し出され、例えばCu(hfac)TMVSを気化するためのベーパライザにてキャリアガスとなる水素ガスと接触混合させて気化させてから、ガス室33aに供給されるようになっている。このように、第2のCVD装置3においては、1種類の原料ガスから銅膜を成膜するため、シャワーヘッド32は、1組のガス室33aとガス供給孔34aとを備えている点がこれらを2組備える第1のCVD装置2と異なっている。また、第2のCVD装置2は、RF電源36等を有しておらず、ヒータ21a等により供給される熱によって銅膜が成膜されるタイプの熱CVD装置である。
また、Cu(hfac)TMVSガスの供給量を調整する図示しない流量調整部やヒータ21a等は、第1のCVD装置2と同様に半導体製造装置7の制御部79により制御されるようになっており、プログラム格納部に格納されているプログラムに基づいてウエハWの搬入出や処理が実行されるようになっている。
続いて、上述した構成を有する半導体製造装置7を利用した半導体装置の製造方法について説明する。図3はウエハW表面部に形成される半導体装置の製造工程途中の断面図を示しており、図3(a)は絶縁膜にトレンチを開ける前の状態を示している。なお、説明を簡略化するために、銅の埋め込みはシングルダマシンで行っているものとし、図3はビアホールから外れた部位の断面を示しているものとする。10、11は絶縁膜としてのSiOC膜(炭素含有シリコン酸化膜)、12はSiN膜(窒化シリコン膜)である。
ここでSiOC膜10、11及びSiN膜12は例えばプラズマ成膜処理により成膜することができる。このようなウエハWに対し、先ず、例えばCFガスやCガス等をエッチングガスとして用いることにより、SiOC膜11が所定のパターン状にエッチングされる。このときSiOC膜11の下地膜となっているSiN膜12はエッチングストッパとして作用する。これにより、例えば図3(b)に示すように、SiOC膜11に配線用の銅を埋め込むための例えば線幅が100nm前後のトレンチ100が形成される。
このようなトレンチ100が形成されたウエハWを、図1に示した半導体製造装置7のキャリア室71、72に載置し、第1の搬送手段77によって予備真空室74、75を介して第2の搬送手段78に受け渡す。第2の搬送手段78は、受け渡されたウエハWを、初めに第1のCVD装置2に搬入する。ここで、絶縁膜であるSiOC膜11は多孔質であるため、成膜されてからエッチングが施され、半導体製造装置7に搬入されてくるまでの間に大気中の水分を吸着した状態となっている。
第1のCVD装置2においては、図3(c)に示すように、ウエハWに第1の下地膜となるTi膜13と、第2の下地膜となるTiN膜14との被覆を行う。第1のCVD装置2の具体的な作用について説明すると、先ず真空ポンプ27により処理容器20内を真空引きした後、キャリアガス供給源43よりArガスを所定の流量で供給する。またこのときヒータ21aによりステージ21を所定の温度例えば600℃〜700℃程度まで加熱すると共に処理容器20の不図示のヒータを加熱し、処理容器20内を所定の温度に維持する。
その後、ゲートバルブ28を開いて、第2の搬送手段78によりウエハWを処理容器20内に搬入する。そして昇降ピン23を介してウエハWをステージ21の上面に受け渡し、ゲートバルブ28を閉じる。次いで、原料ガス供給源42や水素供給源52等の流量調整部44、55により各種のガスを供給することにより、SiOC膜11の表面にTi膜13を被覆する。
図5は、ウエハW表面にTi膜13を被覆する工程において制御される各種のガスの給断及び処理容器20内の圧力変化の様子を時系列に沿って示したものである。ステージ21に載置されたウエハWを所定の温度で加熱し、処理容器20内の温度を所定の温度に維持すると共に処理容器20内の圧力を例えば500Paに維持する。次いで、図5に示すように時刻t1にて原料ガス(キャリアガスとしてのArガスを含む)と水素ガスとの供給をONにするとともにRF電源36をONにして、時刻t2に至るまでこれらのガスを夫々所定の流量で処理容器20内に供給してプラズマ成膜処理を行う。SiOC膜11の表面には(1)式に基づいてTi膜13が形成される。
TiCl+4H→Ti+4HCl …(1)
続いて時刻t2にて原料ガス及び水素ガスの供給ならびにRFの印加を停止し、処理容器20内に残留した未反応のガスや反応副生成物を除去する。この工程においては、原料ガスの供給を停止したまま水素ガスを所定の流量で所定時間供給するとともに、RF電源36をONにする。これにより発生する水素プラズマによってTi膜13の中に含まれる残留塩素を還元し、除去する。
そして水素ガスの供給及びRFの印加を停止し、処理容器20内の残留水素ガスを排出する。このとき例えば窒素ガスを供給してもよい。以上の制御を実行し、時刻t3に至った時点で1サイクルを終了する。
この後、時刻t1から時刻t3に至るまでに行ったのと同様の動作を10サイクル以上、好ましくは30サイクル以上繰り返し、所望の厚みを有するTi膜13を形成する。このサイクル数については、1サイクルで形成される薄膜の厚さや、必要なTi膜13の膜厚に基づいて適宜調整することができる。なお、上述の例では原料ガスと水素ガスとを同時に供給して成膜する構成としたが、最初に原料ガスだけを供給してこれをSiOC膜11の表面に吸着させた後、処理容器20内を一旦排気し、その後、水素ガスを供給するとともにRF印加を行ってTi膜13を成膜する、いわゆるALD法(Atomic Layer Deposition)を用いることもできる。
次に、上述の動作により形成したTi膜13の表面に、TiN膜14を被覆する動作について説明する。本実施の形態においては、Ti膜13の形成を行った第1のCVD装置2内において、その表面に引き続きTiN膜14の形成を行う。具体的には、原料ガスと共に供給するガスをアンモニアガス(キャリアガスを含む)に切り替えることにより、(2)式に基づいてTiN膜14が形成される。
6TiCl+8NH→6TiN+24HCl+N …(2)
なお、TiN膜14を形成するための原料ガス及びアンモニアガスの給断タイミングや、残留塩素を除去するためのアンモニアガスの給断給断タイミング及び処理容器20内の圧力については、RF印加を行わない点を除いて、図5に示した水素ガスの給断タイミングをアンモニアガスの給断タイミングに置き換えたものと同様なので説明を省略する。この動作を所定のサイクル実行して、ウエハW表面へのTiN膜14の形成を完了した後、原料ガス及びアンモニアガスの供給を停止し、所定の時間処理容器20内のパージを行う。なお、上述のサイクルを繰り返してTiN膜14を形成する替わりに、Ti膜13の形成を行った後の処理容器20内にアンモニアガスをキャリアガスである窒素ガスと共に供給して、Ti膜13表面を窒化することによりTiN膜14を形成してもよい。
以上の動作により、図3(c)に示すように、トレンチ100を含めたSiOC膜11の表面に、第1の下地膜としてのTi膜13と、第2の下地膜としてのTiN膜14とが下方からこの順に被覆された状態のウエハWが得られる。この状態のウエハWを所定の温度で保持する(例えば、100〜300℃で1min)。これにより、既述のように水分を吸着しているSiOC膜11から放出された水分によって、SiOC膜11に接するTi膜13の表面が酸化されて、図3(d)に示すようにパッシベーション膜13aが形成される。パッシベーション膜13aをより低い温度で形成する場合には、保持時間を長くすることで十分なパッシベーション効果のある膜を得ることができる。
次いで、半導体製造装置7は、第1のCVD装置2のゲートバルブ28を開いて、処理の施されたウエハWを第2の搬送手段78に受け渡し、図4(a)に示すように、TiN膜14の表面に銅膜15を成膜するためウエハWを第2のCVD装置3に搬入する。第2のCVD装置3の具体的な作用としては、第1のCVD装置2の場合と同様に、処理容器20内を例えば133Paまで真空引きした後、水素ガスを供給してステージ21を150℃まで加熱すると共に、処理容器20内を所定の温度に維持する。
その後、第1のCVD装置2の場合と同様の動作によりウエハWをステージ21に載置して原料ガス供給路41に接続された流量調整部44を動作させ、ベーパライザで気化されたCu(hfac)TMVSガスを、例えば質量換算で510mg/minの流量で、100sccmのキャリアガス水素と共に供給する。処理容器20内に供給されたCu(hfac)TMVSは、熱分解しながら銅とTiN膜14とが結合して、TiN膜14の表面に銅膜15が形成される。
ところで、銅の原料ガスに由来する有機化合物と反応しにくいTi膜13上に直接銅膜15を成膜した場合には、背景技術にて説明したように、Ti膜13の表面に、銅膜15との密着性が悪く、銅配線間の抵抗値を上昇させる要因となる有機不純物層が形成されてしまう。
これに対して本実施の形態においては、チタンと比較して銅の原料ガスに由来する有機化合物と反応しにくいTiN膜14の表面に銅膜15を成膜するので、上述の有機物とTiN膜14との結合が弱く、有機物はTiN膜14と結合しにくい安定な物質となって、処理容器20外に排出される。この結果、有機不純物層の形成を抑えることが可能となって、銅膜15とTiN膜14との密着性が向上する。また、バルブメタルであるチタンの窒化物を第2の下地膜として被覆することによって、Ti膜13におけるパッシベーション膜13aの形成が不十分であり、SiOC膜11から放出された水分の一部が移動してTiN膜14にまで到達することがあっても、TiN膜14の下面(Ti膜13と接する面)にパッシベーション膜が形成される。これにより、銅膜15との界面に酸化物層が形成されてしまうのをTi膜13におけるパッシベーション膜13aの形成と合わせて二重に防止することができる。
このような原理により成膜される銅膜15を所望の膜厚とするため、所定時間Cu(hfac)TMVSガスの供給を継続した後にその供給を停止する。その後、処理の終了したウエハWを第2の搬送手段78により取り出して、予備真空室74、75を介して第2の搬送手段78に受け渡し、キャリア室71、72に載置して半導体製造装置7の動作を終了する。
半導体製造装置7にて処理の施されたウエハWに対しては、CMP(Chemical Mechanical Polishing)研磨を行うことにより、例えば図4(b)に示すように、トレンチ100以外の銅膜15及び各下地膜13a、13、14が除去されてトレンチ100内に銅配線15aが形成される。
上述の実施の形態によれば次のような効果がある。多孔質の絶縁膜であるSiOC膜11の表面に性質の異なる2層の下地膜13、14を被覆することにより、銅の有機化合物を原料とする銅膜の密着性を向上させることができる。具体的には、水分を吸収し易いSiOC膜11の表面には、バルブメタルからなるTi膜13を第1の下地膜として被覆することにより、SiOC膜11との界面にパッシベーション膜13aを形成して水分の移動を防止し、銅膜15との界面に密着性の悪い酸化物層が形成されてしまうのを防ぐことができる。さらに、チタンと比べて銅の原料ガスに由来する有機化合物と反応しにくいTiN膜14を第2の下地膜として、第1の下地膜の表面に被覆してから銅の有機化合物を原料とする銅膜15の成膜を行うので、有機不純物層の形成を抑制することができる。これらの結果、ウエハWに対する銅膜15の密着性が向上し、SiOC膜を介して銅配線15aを積層させた場合にも上層側の銅配線15aと下層側の銅配線15aとの抵抗値の低下させることができ、また、ウエハW加工時の銅膜15の剥離防止等にも寄与することができる。
また、SiOCのように多孔質材料からなる絶縁膜を使用する場合には、多孔質のSiOC膜の上に、水分の放出が少ない緻密なSiOC膜(但し、誘電率は多孔質のものに比べて高い)を被覆することによりバリアメタルの酸化を防止する技術がある。このような技術と比べて本実施の形態は、Ti膜13がSiOC膜11中の水分と反応することにより、水分を通さないパッシベーション膜13aが形成され、また、TiN膜14の形成も同じ第1のCVD装置2内で行うことができるので、半導体装置の製造工程を簡略化することができる。
なお上述の実施の形態において、第2の下地膜として使用可能な物質は窒化チタンに限定されず、例えば炭化チタンであってもよい。この場合には、第1のCVD装置2におけるアンモニアガス供給源53をメタンガス供給源に置き換えてメタンガスを供給することにより、原料ガス(TiCl)とメタンとを反応させて炭化チタン膜を形成するように構成するとよい。
また、第1の下地膜として使用可能なバルブメタルは、実施の形態中に示したチタンに限定されない。例えば、タンタルの他、アルミニウム、ニオブ、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等のバルブメタルを第1の下地膜として採用してよい。同様に、第2の下地膜もこれらのバルブメタルの窒化物や炭化物でもよい。このとき、第2の下地膜は、第1の下地膜と同種のバルブメタル、または異種のバルブメタルのいずれを窒化または炭化したものでもよい。また、バルブメタルとパッシベーション膜を形成するための水分を供給できるような膜であれば多孔質材料以外の絶縁膜であっても用いることができる。
また、実施の形態においては、図1に示したように、クラスタツール(半導体製造装置7)に第1、第2のCVD装置2、3を組み込んで、Ti膜13、TiN膜14、銅膜15を形成する処理を連続的に行う場合について説明したが、これらの処理は同一の装置内で行わなくてもよい。第1のCVD装置2と第2のCVD装置3とを別々の場所に設置してもよいし、更にTi膜13とTiN膜14との被覆を別々のCVD装置で行ってもよい。これとは反対にTi膜とTiN膜との被覆に加えて銅膜の成膜も同じCVD装置内で行うように構成してもよい。
実施の形態に係る半導体製造装置の平面図である。 上記半導体製造装置に組み込まれている第1のCVD装置の縦断面図である。 実施の形態により製造される半導体装置表面部の断面図である。 実施の形態により製造される半導体装置表面部の断面図である。 第1の下地膜としてチタン膜をCVDによって形成する際に、各種ガスの給断の様子を時系列に沿って示した特性図である。
符号の説明
W ウエハ
2 第1のCVD装置
3 第2のCVD装置
7 半導体製造装置
10、11 SiOC膜
12 SiN膜
13 Ti膜
13a パッシベーション膜
14 TiN膜
15 銅膜
15a 銅配線
20 処理容器
20a 大径円筒部
20b 小径円筒部
21 ステージ
21a ヒータ
22 支持部材
23 昇降ピン
24 支持部材
25 昇降機構
26 排気管
27 真空ポンプ
28 ゲートバルブ
29 搬送口
31 開口部
32 シャワーヘッド
33、33a、33b
ガス室
34a、34b
ガス供給孔
35 整合器
36 高周波電源(RF電源)
37 絶縁部材
41 原料ガス供給路
42 原料ガス供給源
43 キャリアガス供給源
44 流量調整部
51 反応ガス供給路
52 水素供給源
53 アンモニアガス供給源
54 キャリアガス供給源
55 流量調整部
56 三方弁
71、72 キャリア室
73 第1の搬送室
74、75 予備真空室
76 第2の搬送室
77 第1の搬送手段
78 第2の搬送手段
79 制御部
100 トレンチ

Claims (11)

  1. 基板上に成膜された多孔質の絶縁膜の表面に、第1のバルブメタルからなる第1の下地膜を被覆する工程と、
    この第1の下地膜の表面に、第2のバルブメタルの窒化物または炭化物からなる第2の下地膜を被覆する工程と、
    気密な処理容器内に、下地膜の被覆された前記基板を載置する工程と、
    前記処理容器に銅の有機化合物からなる原料ガスを供給して前記第2の下地膜の表面に銅膜を成膜する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第1の下地膜が形成された基板を所定温度で保持し、前記第1の下地膜の一部と前記絶縁膜中に含まれた水分とから、前記絶縁膜と前記第1の下地膜との間に前記第1のバルブメタルの酸化物からなるパッシベーション膜を形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第1のバルブメタル及び第2のバルブメタルは、チタン、タンタル、アルミニウム、ニオブ、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモンからなるバルブメタル群から各々選択されたものであることを特徴とする請求項1または2に記載の半導体装置の製造方法。
  4. 前記第1のバルブメタルと第2のバルブメタルとは、同種のバルブメタルであることを特徴とする請求項1ないし3のいずれか一つに記載の半導体装置の製造方法。
  5. 前記絶縁膜は、シリコン、酸素、炭素を含む絶縁膜であることを特徴とする請求項1ないし4のいずれか一つに記載の半導体装置の製造方法。
  6. 基板が載置される第1の処理容器内に、バルブメタルの金属化合物のガスを供給するバルブメタル原料供給手段と、
    前記第1の処理容器に、前記金属化合物と反応してバルブメタルを析出させるための第1の反応ガスを供給する第1の反応ガス供給手段と、
    前記第1の処理容器に、前記金属化合物と反応してバルブメタルの窒化物または炭化物を析出させるための第2の反応ガスを供給する第2の反応ガス供給手段と、
    前記第1の処理容器から搬入された基板が載置される第2の処理容器内に、銅の有機化合物からなる原料ガスを供給する銅膜原料供給手段と、
    前記第1の処理容器から前記第2の処理容器に基板を搬送する搬送手段を備え、これらの処理容器に気密に接続された搬送室と、
    多孔質の絶縁膜が成膜された基板を前記第1の処理容器に載置するステップと、次に第1の処理容器に金属化合物のガスと第1の反応ガスとを供給して前記絶縁膜の表面に、第1のバルブメタルからなる第1の下地膜を被覆するステップと、次いで第1の処理容器に金属化合物のガスと第2の反応ガスとを供給して前記第1の下地膜の表面に第2のバルブメタルの窒化物または炭化物からなる第2の下地膜を被覆するステップと、続いて、これらの下地膜が被覆された基板を搬送して前記第2の処理容器内に載置するステップと、その後、第2の処理容器内に銅の有機化合物からなる原料ガスを供給して、前記第2の下地膜の表面に銅膜を成膜するステップと、を実行するように各手段を制御する制御部と、を備えたことを特徴とする半導体装置の製造装置。
  7. 第1のバルブメタルの酸化物からなるパッシベーション膜と、
    前記第1のバルブメタルからなる第1の下地膜と、
    第2のバルブメタルの窒化物または炭化物からなる第2の下地膜と、をこの順で積層してなる拡散防止膜を備えたことを特徴とする半導体装置。
  8. 前記第1のバルブメタル及び第2のバルブメタルは、チタン、タンタル、アルミニウム、ニオブ、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモンからなるバルブメタル群から各々選択されたものであることを特徴とする請求項7に記載の半導体装置。
  9. 前記第1のバルブメタルと第2のバルブメタルとは、同種のバルブメタルであることを特徴とする請求項7または8に記載の半導体装置。
  10. 前記拡散防止膜は、シリコン、酸素、炭素を含む絶縁膜の上に積層されたものであることを特徴とする請求項7ないし9のいずれか一つに記載の半導体装置。
  11. 半導体製造装置で用いられ、コンピュータ上で動作するプログラムを格納した記憶媒体であって、
    前記プログラムは請求項1ないし5のいずれか一つに記載された半導体装置の製造方法を実行するためにステップが組まれていることを特徴とする記憶媒体。
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KR1020097001196A KR101196535B1 (ko) 2006-07-20 2007-06-15 반도체장치의 제조 방법, 반도체장치의 제조 장치, 반도체장치, 컴퓨터 프로그램 및 기억 매체
US12/374,097 US8207061B2 (en) 2006-07-20 2007-06-15 Semiconductor device manufacturing method using valve metal and nitride of valve metal
TW096126383A TW200818395A (en) 2006-07-20 2007-07-19 Manufacturing method and apparatus for semiconductor device, semiconductor device, computer program and storage medium

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142226A (ja) * 2010-01-07 2011-07-21 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法および基板処理装置
KR101163223B1 (ko) 2010-11-19 2012-07-06 에스케이하이닉스 주식회사 비아 홀 및 관통 전극 형성방법
JP2015165569A (ja) * 2015-03-25 2015-09-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および半導体装置
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US8993055B2 (en) 2005-10-27 2015-03-31 Asm International N.V. Enhanced thin film deposition
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
JP4978355B2 (ja) * 2007-07-19 2012-07-18 富士通セミコンダクター株式会社 成膜装置及びそのコーティング方法
CN101888738B (zh) * 2009-05-13 2012-07-25 日月光半导体制造股份有限公司 具有侧斜面的线路层组件的内埋式基板及其制造方法
US8278224B1 (en) * 2009-09-24 2012-10-02 Novellus Systems, Inc. Flowable oxide deposition using rapid delivery of process gases
US8685867B1 (en) 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
JP5837869B2 (ja) * 2012-12-06 2015-12-24 株式会社フジキン 原料気化供給装置
US8841182B1 (en) * 2013-03-14 2014-09-23 Asm Ip Holding B.V. Silane and borane treatments for titanium carbide films
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
JP6583054B2 (ja) * 2016-02-26 2019-10-02 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP7065741B2 (ja) * 2018-09-25 2022-05-12 東京エレクトロン株式会社 半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
JP2000195863A (ja) * 1998-12-25 2000-07-14 Ulvac Japan Ltd 化学蒸着法による銅薄膜形成法
JP2003511858A (ja) * 1999-10-02 2003-03-25 コーエン,ユーリ 配線用の種層、並びに、それらの製造方法および製造装置
JP2004232080A (ja) * 2002-12-05 2004-08-19 Tokyo Electron Ltd 成膜方法および成膜装置
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006037239A (ja) * 2005-10-03 2006-02-09 Ulvac Japan Ltd バリア膜形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2005019493A (ja) * 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置
JP2007035996A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体装置およびその製造方法
JP4236201B2 (ja) * 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
JP2000195863A (ja) * 1998-12-25 2000-07-14 Ulvac Japan Ltd 化学蒸着法による銅薄膜形成法
JP2003511858A (ja) * 1999-10-02 2003-03-25 コーエン,ユーリ 配線用の種層、並びに、それらの製造方法および製造装置
JP2004232080A (ja) * 2002-12-05 2004-08-19 Tokyo Electron Ltd 成膜方法および成膜装置
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006037239A (ja) * 2005-10-03 2006-02-09 Ulvac Japan Ltd バリア膜形成方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142226A (ja) * 2010-01-07 2011-07-21 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法および基板処理装置
US9437704B2 (en) 2010-01-07 2016-09-06 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material, method and apparatus for manufacturing the same
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same
US9653301B2 (en) 2010-01-07 2017-05-16 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material, method and apparatus for manufacturing the same
KR101163223B1 (ko) 2010-11-19 2012-07-06 에스케이하이닉스 주식회사 비아 홀 및 관통 전극 형성방법
JP2015165569A (ja) * 2015-03-25 2015-09-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および半導体装置

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Publication number Publication date
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