JP2008024411A - エレベータ制御装置 - Google Patents
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Abstract
【課題】長期に亘る使用でフラッシュROMのブロックサイズ等の仕様変更が生じたとしても、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持する。
【解決手段】バスライン4とフラッシュROM8aとの間にフラッシュROMインターフェース回路13を挿入する。そして、このフラッシュROMインターフェース回路13に、CPU5からフラッシュROM8aに対してCPU5に設定された基本ブロックサイズBAのブロックアクセス要求が入力されると、フラッシュROM8aのブロックサイズBBでアクセスを実施し、当該フラッシュROM8aから得られるアクセス応答を基本ブロックサイズBAのアクセス応答に変換してCPU5に送出する機能を持たせる。
【選択図】 図3
【解決手段】バスライン4とフラッシュROM8aとの間にフラッシュROMインターフェース回路13を挿入する。そして、このフラッシュROMインターフェース回路13に、CPU5からフラッシュROM8aに対してCPU5に設定された基本ブロックサイズBAのブロックアクセス要求が入力されると、フラッシュROM8aのブロックサイズBBでアクセスを実施し、当該フラッシュROM8aから得られるアクセス応答を基本ブロックサイズBAのアクセス応答に変換してCPU5に送出する機能を持たせる。
【選択図】 図3
Description
本発明は、ビル等の建屋に設置されたエレベータの動作を予め定められた制御動作プログラム及び各種設定データに従って制御するエレベータ制御装置に関する。
ビル等の建屋に組込まれた1台又は複数台のエレベータからなるエレベータシステムにおいては、各階のエレベータホールに設置されている乗場呼び登録装置の利用客によるボタン操作で乗場呼びが登録される。乗場呼びが登録されると、上記複数のエレベータのうちから、例えば、応答時間が最も短い1台のエレベータに該当ホール呼びを割当てる。その結果、当該エレベータのかごが、ホール呼びが登録された階に移動してドアを開く。利用客がそのエレベータのかごに乗込み、かご内に設けられたかご呼び登録装置のボタンで行き階を指定すると、ドアが閉じ、エレベータのかごは指定階への移動を開始する。
上述したエレベータシステムに組込まれた例えばコンピュータからなるエレベータ制御装置は、上述したエレベータの基本的な動作を、予め定められた制御動作プログラムや各種設定データに従って制御する。
一方、エレクトロニクス技術の発達に伴い、上述したエレベータ制御装置にも、印刷配線基板上に、CPU、ROM、RAM、各種インターフェース、各種入出力回路等が実装されたマイクロコンピュータが採用されるようになってきた(特許文献1参照)。
そして、このマイクロコンピュータからなるエレベータ制御装置のROMに前述した制御動作プログラムが書込まれている。そして、CPUは、このROMに書込まれている制御動作プログラムや各種設定データを、自己内に予めハードウエア的に書込まれているプログラムで順次読出して実行していた。さらに、近年、制御動作プログラムの記憶場所が従来のROMからフラッシュROMへと変わってきた。
図7は上述したマイクロコンピュータからなるエレベータ制御装置の概略構成を示す模式図である。
アドレスバス1、データバス2、複数の制御バス3a,3bからなるバスライン4に対して、CPU(中央演算装置)5、バス制御部6、SRAM7、フラッシュROM8、EEPROM9、入出力回路10、シリアル入出力回路11等が接続されている。
バス制御部6は各バス1、2、3a、3bにおいて、データが衝突しないように制御する。SRAM7内には、各エレベータの動作を制御するときに必要な各種可変データが記憶されている。この可変データとしては、例えは各エレベータの現在位置、各乗場呼び登録装置で登録された未応答の乗場呼び、各かご呼び登録装置で登録された未応答のかご呼び等である。
フラッシュROM8内には前述した制御動作プログラムやエレベータの制御に必要な各種パラメータ等の各種設定データが記憶されている。さらに、EEPROM9内には、その他のデータが設定されている。
入出力回路10から各エレベータを実際に上下移動させる巻上機に対する駆動回路へ駆動信号が印加され、さらに、この入出力回路10にはエレベータの状態を示す信号が入力される。さらに、シリアル入出力回路11には、前述した各階の乗場呼び装置や各エレベータのかご呼び登録装置から乗場呼びやかご呼びがシリアル信号として入力される。さらに、このシリアル入出力回路11には通信回線を介して、エレベータ管理会社の監視センターが接続されている。
周知のようにフラッシュROM8は、電気的に記憶内容を書換可能なROMであり、データ(又は命令)を1バイト毎に読出、書込、消去が可能であることの他に、図8に示すようにブロック12単位で、データ(又は命令)を読出、書込、消去が可能である。各ブロック12のブロックサイズ(アドレス幅)BAは、このフラッシュROM8の仕様で任意に設定できる。
このエレベータ制御装置において、CPU5が、エレベータ制御を実施する場合を例にして説明する。なお、一般的に、マイクロコンピュータのCPUは、自己内に予め設定されているプログラム(アクセスプログラム)に従って例えばROMの各アドレスを順番に指定して、当該アドレスに記憶されているプログラムの各命令を順次読出してその命令を実行する。
したがって、図7のエレベータ制御装置においても、CPU5が自己のプログラムに従ってフラッシュROM8にアクセスするとき、アクセス対象のデータ又は書込位置を示すアドレスADをアドレスバス1へ出力して、読出信号(RD)又は書込信号(WE)を制御バス3aへ出力する。すると、バス制御部6はアドレスバス1へ出力されたアドレスADからアクセス対象のフラッシュROM8を特定し、このフラッシュROM8に制御バス3bを介してCS(チップセレクト)信号が出力される。
CS(チップセレクト)信号で特定されたフラッシュROM8は、読出信号(RD)の場合は、入力されたアドレスADに記憶されたデータを読出してデータバス2へ出力する。また、書込信号(WE)の場合は、入力されたアドレスADに、データバス2に出力されているデータDAを書込む。
この場合、フラッシュROM8内におけるブロック12を指定して、データの書込を実施する場合は、CPU5は、ブロック12の先頭アドレスを指定し、書込信号(WE)を出力した状態で、書込むべき複数のデータDAをデータバス2へ出力すれば、フラッシュROM8内における指定ブロック12内の各アドレスに複数のデータDAが一度に書込まれる。ブロック単位でデータの読出し、データの消去も同様な手順で行う。
特開2004―210506号公報
しかしながら、上述したように、エレベータの基本的な動作を制御する制御動作プログラムを記憶したフラッシュROM8が組込まれたエレベータ制御装置においても、まだ改良すべき次のような課題があった。
すなわち、このフラッシュROM8を用いたソフトウェアの実装方法自体は、ごく一般的なソフトウェア実装方法である。しかし、このフラッシュROM8をエレベータの動作制御を行うエレベータ制御装置に組込んで長期間使用する必要があるので、部品の耐用年数も考慮すると、このフラッシュROM8は互換性のある部品である必要がある。
しかしながら、このフラッシュROM8も他の一般的な電子部品同様に、仕様変更になったり、生産中止になり、同一部品、完全互換性部品、または上位互換性を有する部品が入手できない場合が多発してきた。
このような事態になると、今まで使用してきた従来部品とは、仕様は異なるが、従来部品が有する機能は確保される新部品を採用し、この部分の周囲の部品を新部品の仕様に対応する仕様を有する新部品に交換することで、この部品が組込まれた装置における長期に渡る稼働を確保してきた。
例えば、図8に示すフラッシュROM8における、各ブロック12のブロックサイズBA(アドレス幅)は、このフラッシュROM8をアクセスするCPUのプログラム、CPUのアクセスを制御するバス制御部6に設定されている。したがって、フラッシュROM8を、各ブロック12のブロックサイズBA(アドレス幅)が異なる新規のフラッシュROMに交換すると、CPU5のプログラム変更とバス制御部6の回路変更とを行い、新しいフラッシュROMに対応した読出し、書込み、消去を行う必要がある。
しかしながら、前述したように、数十年単位の長期に亘るエレベータ制御装置の使用期間内においては、フラッシュROM8の部品の寿命が複数回尽きることが予想され、その都度、フラッシュROMのハード的仕様のみならず、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード仕様、及びソフト仕様を変更するために、多大の費用と、労力、時間が必要であつた。
また、前述したように、エレベータの場合は製品寿命が長く、長期にわたって互換性のあるエレベータ制御装置を提供する必要があり、すでに市場に出荷されているエレベータ制御装置を保守するために長期にわたって互換性のあるエレベータ制御装置を作り続ける必要がある。
またエレベータ個々に特殊な追加仕様がありソフトウェアが異なっていることが多く、ソフトウェアを新しいエレベータ制御装置にあわせて変更することが不可能である。したがって、フラッシュROMに書込まれている制御動作プログラム及び各種設定データを書換える場合もある。このような場合において、新仕様の新しいフラッシュROMに部品交換する場合がある。
本発明はこのような事情に鑑みてなされたものであり、エレベータの動作を制御する制御動作プログラムを記憶するフラッシュROMのブロック幅等の仕様変更が生じたとしても、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持でき、併せて維持管理費も節減できるエレベータ制御装置を提供することを目的とする。
本発明は、予め定められた制御動作プログラム及び各種設定データに基づいてエレベータの動作を制御するエレベータ制御装置に適用される。そして、上記課題を解決するために、本発明においては、バスラインに対して、少なくともCPU、バス制御部、及びフラッシュROMインターフェース回路を介して制御動作プログラム及び各種設定データが書込まれているブロック単位でアクセス可能なフラッシュROMを接続し、フラッシュROMインターフェース回路は、CPUからフラッシュROMに対してCPUに設定された基本ブロックサイズのブロックアクセス要求が入力されると、フラッシュROMのブロックサイズでアクセスを実施し、当該フラッシュROMから得られるアクセス応答を前記基本ブロックサイズのアクセス応答に変換してCPUに送出するようにしている。
このように構成されたエレベータ制御装置においては、現在組込まれているフラッシュROMの耐用寿命が尽きて、このフラッシュROMにおけるブロックサイズ(基本ブロックサイズ)と異なるブロックサイズを有したフラッシュROMに同一の制御動作プログラムを書込んで、エレベータ制御装置に組込んだとしても、CPUが自己に設定されたプログラムに基づいて基本ブロックサイズのブロックを指定したフラッシュROMに対するアクセス要求は、変更後のフラッシュROMのブロックサイズのブロックを指定したアクセス要求に変換され、変更後のフラッシュROMに対して正しくアクセスされる。
したがって、たとえ、制御動作プログラム及び各種設定データを記憶するフラッシュROMのブロックサイズ等の仕様変更が生じたとしても、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持でき、併せて維持管理費も節減できる。
また、別の発明のエレベータ制御装置のフラッシュROMインターフェース回路は、バスラインを介して入力された命令のコードをフラッシュROMにおける同一命令のコードに変換するコード変換手段を有する。
したがって、交換したフラッシュROMの書込読出制御部で使用されている命令のコードが変更になったとしても、CPU側の命令のコードを変換する必要はない。
また、別の発明のエレベータ制御装置のCPUは自己の処理動作を一時停止するウェイト機能を備えている。そして、フラッシュROMインターフェース回路は、フラッシュROMに対するブロックを指定したアクセス期間中においてCPUへウェイト機能の実行指示を送出するウェイト機能指示手段を有する。
さらに、別の発明のエレベータ制御装置のCPUは自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマを備えている。そして、フラッシュROMインターフェース回路は、前記フラッシュROMに対するブロックを指定したアクセス期間中において前記CPUへ前記ウォッチドッグタイマの計時動作の停止を指示するウォッチドッグタイマ停止指示手段を有する。
本発明においては、制御動作プログラム及びを記憶するフラッシュROMのブロックサイズ等の仕様変更が生じたとしても、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持できる。
以下、本発明の一実施形態を図面を用いて説明する。
図1は本発明の一実施形態に係わるエレベータ制御装置の概略構成を示す模式図である。図7に示す従来のエレベータ制御装置と同一部分には同一符号を付して、重複する部分の詳細説明を省略する。
アドレスバス1、データバス2、複数の制御バス3a,3bからなるバスライン4に対して、CPU(中央演算装置)5、バス制御部6、SRAM7、フラッシュROMインターフェース回路13、EEPROM9、入出力回路10、シリアル入出力回路11等が接続されている。フラッシュROMインターフェース回路13にはフラッシュROM8aが接続されている。
このフラッシュROM8a内には、図2に示すように、複数のブロック12aが形成されており、前述した従来の図7、図8に示す従来のフラッシュROM8と同様に、データ(又は命令)を1バイト毎に読出、書込、消去が可能であることの他に、ブロック12a単位で、データ(又は命令)を読出、書込、消去が可能である。但し、各ブロック12aのブロックサイズ(アドレス幅)BBは、図8に示す従来のフラッシュROM8におけるブロック12のブロックサイズ(アドレス幅)BAとは異なる。この実施形態においては、ブロック12aのブロックサイズ(アドレス幅)BBは従来のフラッシュROM8におけるブロック12のブロックサイズ(アドレス幅)BAの1/2に設定されている。また、このフラッシュROM8a内には、従来のフラッシュROM8と同様に、各エレベータの動作を制御する制御動作プログラム及び各種設定データが書込まれている。
そして、CPU(中央演算装置)5、バス制御部6、SRAM7、EEPROM9、入出力回路10、シリアル入出力回路11等の仕様等は図7に示す従来のエレベータ制御装置のCPU(中央演算装置)5、バス制御部6、SRAM7、EEPROM9、入出力回路10、シリアル入出力回路11と同一である。
したがって、CPU5に設定されている、フラッシュROMに対するアクセス用のプログラムは、例えばブロックを指定してフラッシュROMをアクセスする場合には、ブロックサイズが先にこのエレベータ制御装置のバスライン4に接続されていたフラッシュROM8のブロック12のブロックサイズBAであるとしてアクセス処理を実行する。なお、実施形態においては、CPU5のプログラムに設定されているブロックサイズBAを基本ブロックサイズとしている。
したがって、このままでは、CPU5がバス制御部6を介して、ブロックサイズが新規のブロックサイズBBに仕様変更になったフラッシュROM8aに、ブロックを指定したアクセスを実施できない。そこで、フラッシュROMインターフェース回路13は、バスライン4を介して入力された基本ブロックサイズBAのブロックを指定したフラッシュROMに対するアクセス要求を、現在このエレベータ制御装置に組込まれている新規のブロックサイズBBのブロック12aが形成されたフラッシュROM8aに対するアクセス要求に変換して、フラッシュROM8aに送出している。
図3は、図1のエレベータ制御装置におけるCPU5、バス制御部6、フラッシュROMインターフェース回路13、フラッシュROM8aとの間で授受される信号、データ、命令の流を示す図である。
CPU5内には、フラッシュROM8a、EEPROM9をアクセスするためのプログラム14が書込まれている。さらに、このCPU5には自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマ15が接続されている。また、このCPU5内には、外部からのレディ(READY)信号の遮断に基づいて、自己の処理動作を一時停止(待ち状態)にするウェイト制御部16が設けられている。
フラッシュROMインターフェース回路13内には、命令判定部17、ブロック対応メモリ18、コード変換部19、ウェイト制御指示部20、ウォッチドッグタイマ制御部21、読出部22、書込部23、ブロック書込部24、ブロック消去部25、ステータス検出部26等が設けられている。
フラッシュROM8a内には前述したブロックサイズBBのブロック12aが形成されている。なお、このフラッシュROM8aに対してブロック12a単位で書込、消去のアクセスが可能であるが、個々のアドレスを指定したバイト単位の読出、書込、消去のアクセスも可能である。さらに、フラッシュROM8a内には、前述した書込読出制御部28が設けられている。
この書込読出制御部28は、各ブロック12aが形成された実際のメモリアレイ27に対する書込、読出しを実行するとともに、書込結果(書込完了ステータス)、消去結果(消去完了ステータス)をデータ端子34からデータバス(ROM DA)を介してフラッシュROMインターフェース回路13へ送信する。
フラッシュROMインターフェース回路13におけるブロック対応メモリ18内には、前述したCPU5のプログラム14に設定された基準ブロックサイズBAと、現在接続されているフラッシュROM8aのブロックサイズBBとの関係が記憶されている。
命令判定部17は、CPU5から制御バス(R/D)、バス制御部6を介して入力された書込信号(FRD)、自己を指定したCS(チップセレクト)信号、アドレスバス1のアドレスAD、データバス2のデータDAに基づいて、入力されたアクセス(命令)の種別を判定する。具体的には、アドレスADを指定したバイト単位の読出命令、アドレスAD及び書込データを指定したバイト単位の書込命令、ブロックの先頭アドレス及び複数の書込データを指定したブロック単位の書込命令、ブロックの先頭アドレス及び複数の消去データ(nullデータ)を指定したブロック単位の消去命令に判定する。
コード変換部19は、現在接続されているフラッシュROM8aの書込読出制御部28で採用されている各命令のコードと、CPU5、バス制御部6で採用されている、すなわち、先のフラッシュROM8の書込読出制御部の各命令のコードとが不一致の場合において、バス制御部6から入力された命令のコードを、現在接続されているフラッシュROM8aで採用されている命令のコードに変換して、フラッシュROM8aへ送出する。
例えば、コード[00]の読出命令はコード[55]の読出命令に変換され、コード[01]の書込命令はコード[66]の書込命令に変換され、かつ、コード[10]の消去命令はコード[77]の消去命令に変換される。
ウェイト制御指示部20は、フラッシュROMインターフェース回路13がフラッシュROM8aに対してブロックを指定した書込命令、ブロックを指定した消去命令の実行期間中においては、CPU5に対してレディ(RADY)信号を遮断して、CPU5内のウェイト制御部16を動作させて、CPU5が次のステップへ進むことを抑制する。
ウォッチドッグタイマ制御部21は、前述したウェイト制御指示部20と同様に、フラッシュROM8aに対してブロックを指定した書込命令、ブロックを指定した消去命令の実行期間中において、CPU5に対してウォッチドッグタイマ15の計時動作の停止を指示する。このように、フラッシュROM8aに対する長時間に亘る処理期間においては、CPU5は処理を実施していないので、ウォッチドッグタイマ15の計時値が許容値を超えて異常判定することを未然に防止する。
図4、図5、図6は、フラッシュROMインターフェース回路13における、読出部22、書込部23、ブロック書込部24、ブロック消去部25を含む全体動作を示す流れ図である。
CPU5がフラッシュROM8aにアクセスするとき、アクセス対象のデータ又は書込位置を示すアドレスADをアドレスバス1へ出力して、読出信号(RD)又は書込信号(WE)を制御バス3aへ出力する。すると、バス制御部6はアドレスバス1へ出力されたアドレスADからアクセス対象のフラッシュROM8aを特定し、このフラッシュROM8aのフラッシュROMインターフェース回路13に制御バス3bを介してFCS(チップセレクト)信号を出力するとともに、CPU5からの読出信号(FRD)又は書込信号(FWE)を制御バス3aを介してフラッシュROMインターフェース回路13へ中継する。
この制御バス3bにおけるFCS(チップセレクト)信号で指定されたフラッシュROMインターフェース回路13は、制御バス3aの読出信号(FRD)又は書込信号(FWE)を受信すると(ステップS1)、命令判定部17が起動して、今回、CPU5から入力されたアクセス命令の種別を判定する。具体的には、バイト単位の読出命令、バイト単位の書込命令、ブロック単位の書込命令、ブロック単位の消去命令かを判定する(S2)。
そして、アクセス命令がバイト単位の読出命令の場合(S3)、読出部23が、アドレスバス1から入力されたアドレスADを読出アドレスとしてフラッシュROM8aのアドレス端子31に印加し、読出(リードイネーブル)信号(ROMRD)をRD端子32に印加し、CS信号(ROMCS)をCS端子33に印加する(S4)。
すると、フラッシュROM8aの書込読出制御部28が動作して、フラッシュROM8a内の該当アドレスのデータを読み出して、データ端子34からフラッシュROMインターフェース回路13へ送信する。読出部23は、フラッシュROM8aから入力されたデータDAをデータバス2を介してCPU5へ送信する(S5)。
入力されたアクセス命令がバイト単位の書込命令の場合(S6)、書込部23が、アドレスバス1から入力されたアドレスADを書込アドレスとしてフラッシュROM8aのアドレス端子31に印加し、データバス2から入力されたデータDAを書込データとして、フラッシュROM8aのデータ端子34に印加し、書込(ライトイネーブル)信号(ROMWE)をW端子35に印加し、CS信号(ROMCS)をCS端子33に印加する(S7)。
すると、フラッシュROM8aの書込読出制御部28が動作して、フラッシュROM8a内の該当アドレスにデータDAを書込み、データ端子34からフラッシュROMインターフェース回路13へ書込完了ステータスを送信する。具体的には、正常書込完了を示す「1」の1アドレス分の1ビットの「ステータスレジスタ」を送信する。
フラッシュROMインターフェース回路13のステータス検出部26は、書込完了ステータスを受信すると、データバス2を介して書込完了をCPU5へ送信する(S8)。
入力されたアクセス命令がブロックを指定したブロック単位の書込命令の場合(S9)、図5のS10にて、ブロック書込部24が、アドレスバス1にて指定された基本ブロックサイズBAを有したブロックのアドレス、書込(WE)信号をフラッシュROM8aのアドレス端子31、WE(書込)端子35へ送出した後に、このブロックに含まれる複数のデータをフラッシュROM8aのデータ端子34へ連続して送信する(S10)。
すると、フラッシュROM8aの書込読出制御部28は、順次入力される各データDAを指定されたアドレスから各アドレスADに順番に書込んで行き、各アドレスにデータDAが正常に書込まれた場合「1」、異常の場合「0」の書込結果をデータ端子34からフラッシュROMインターフェース回路13へステータスレジスタとして順次出力していく。
同時に、フラッシュROMインターフェース回路13のブロック書込部24はCPU5へブロック書込未完了を送信する(S11)。さらに、ウォッチドッグタイマ制御部21がCPU5に対してウォッチドッグタイマ15の計時動作の停止を指示する。さらに、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を遮断して、CPU5内のウェイト制御部16を動作させて、CPU5が次のステップへ進むことを抑制する(S12)。
ステータス検出部26が、フラッシュROM8aの書込読出制御部28から順次出力される各アドレス毎のステータスレジスタを読取り(S13)、現在接続されているフラッシュROM8aに設定されたブロックサイズBB(アドレス幅)に相当する数の「1」のステータスレジスタが得られると(S14)、アドレスバス1にて指定された基本ブロックサイズBAに含まれる一つのブロック12aに対する各データの書込が終了したので、S15にて、フラッシュROM8aへ送出した基本ブロックサイズBAに含まれる全データのうち未書込のデータが存在すれば、S12へ戻る。
S15にてフラッシュROM8aへ送出した全データに対する書込が終了すると、CPU5へ出力していたウォッチドッグタイマ制御部21の計時動作の停止を解除する(S16)。さらに、CPU5へブロック書込完了を通知する(S17)。最後に、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を送出して、CPU5のウェイト制御部15のウェイト状態を解除する(S18)。
図4のS19にて、入力されたアクセス命令がブロックを指定したブロック単位の消去命令の場合、図6のS20にて、ブロック消去部25が、CPU5へブロック消去未完了を送信する(S20)。さらに、ウォッチドッグタイマ制御部21がCPU5に対してウォッチドッグタイマ15の計時動作の停止を指示する。さらに、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を遮断して、CPU5内のウェイト制御部16を動作させて、CPU5が次のステップへ進むことを抑制する(S21)。
アドレスバス1にて指定された基本ブロックサイズBAを有したブロックのアドレス、書込(WE)信号をフラッシュROM8aのアドレス端子31、WE(書込)端子35へ送出した後に、このブロックに含まれる複数の消去データ(0又はnullデータ)をフラッシュROM8aのデータ端子34へ連続して送信する(S22)。
すると、フラッシュROM8aの書込読出制御部28は、順次入力される消去データを指定されたアドレスから各アドレスADに順番に書込んで行き、各アドレスに消去データが正常に書込まれた場合「1」、異常の場合「0」の消去結果をデータ端子34からフラッシュROMインターフェース回路13へステータスレジスタとして順次出力していく。
フラッシュROMインターフェース回路13のステータス検出部26が、フラッシュROM8aの書込読出制御部28から順次出力される各アドレス毎のステータスレジスタを読取り(S23)、現在接続されているフラッシュROM8aに設定されたブロックサイズBB(アドレス幅)に相当する数の「1」のステータスレジスタが得られると(S24)、アドレスバス1にて指定された基本ブロックサイズBAに含まれる一つのブロック12aに対する各データの消去が終了したので、S25にて、フラッシュROM8aへ送出した基本ブロックサイズBAに含まれる全データのうち未消去のデータが存在すれば、S21へ戻る。
S25にてフラッシュROM8aへ送出した全データに対する消去が終了すると、CPU5へ出力していたウォッチドッグタイマ制御部21の計時動作の停止を解除する(S26)。さらに、CPU5へブロック消去完了を通知する(S27)。最後に、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を送出して、CPU5のウェイト制御部15のウェイト状態を解除する(S28)。
このように構成されたエレベータ制御装置においては、例えば、長期に亘る使用期間の間に、部品寿命に起因する仕様変更にて、フラッシュROM8のブロックサイズBが変更になったとしても、フラッシュROM8に記憶されCPU5で読出されて実行されるエレベータシステム毎に、CPU5のプログラムを変更することなく、このエレベータ制御装置を継続使用することが可能である。
また、フラッシュROMの命令のコードが変わっても前述したCPU5のプログラムを変更することなくこのエレベータ制御装置を継続使用することが可能である。さらに、フラッシュROMのブロックサイズや命令コードが変わっても、CPU5で実行されるプログラムの構成上、フラッシュROMへのアクセスが時間管理の制御であるため、未完了通知をCPU5に送る方式で対応できない場合であっても、このCPU5のプログラムを変更することなくエレベータ制御装置の継続使用が可能である。
さらに、フラッシュROMへのアクセスが時間管理の制御であった場合でも、ウォッチドッグタイマ15のクリアを行う機能を有する。したがって、フラッシュROMへのアクセスが異常状態になった場合にもエレベータ制御装置の自動復帰を行うことができる。
1…アドレスバス、2…データバス、3a,3b…制御バス、4…バスライン、5…CPU、6…バス制御部、8,8a…フラッシュROM、9…EEPROM、10…入出力回路、11…シリアル入出力回路、12,12a…ブロック、13…フラッシュROMインターフェース回路、14…プログラム、15…ウォッチドッグタイマ、16…ウェイト制御部、17…命令判定部、18…ブロック対応メモリ、19…コード変換部、20…ウェイト制御指示部、21…ウォッチドッグタイマ制御部、22…読出部、23…書込部、24…ブロック書込部、25…ブロック消去部、26…ステータス検出部、28…書込読出制御部、31…アドレス端子、32…RD端、33…CS端子、34…データ端子、35…WE端子
Claims (4)
- 予め定められた制御動作プログラム及び各種設定データに基づいてエレベータの動作を制御するエレベータ制御装置において、
バスラインに対して、少なくともCPU、バス制御部、及びフラッシュROMインターフェース回路を介して前記制御動作プログラム及び各種設定データが書込まれているブロック単位でアクセス可能なフラッシュROMを接続し、
前記フラッシュROMインターフェース回路は、前記CPUから前記フラッシュROMに対してCPUに設定された基本ブロックサイズのブロックアクセス要求が入力されると、前記フラッシュROMのブロックサイズでアクセスを実施し、当該フラッシュROMから得られるアクセス応答を前記基本ブロックサイズのアクセス応答に変換してCPUに送出することを特徴とするエレベータ制御装置。 - 前記フラッシュROMインターフェース回路は、前記バスラインを介して入力された命令のコードを前記フラッシュROMにおける同一命令のコードに変換するコード変換手段を有することを特徴とする請求項1記載のエレベータ制御装置。
- 前記CPUは自己の処理動作を一時停止するウェイト機能を備え、
前記フラッシュROMインターフェース回路は、前記フラッシュROMに対するブロックを指定したアクセス期間中において前記CPUへウェイト機能の実行指示を送出するウェイト機能指示手段を有する
ことを特徴とする請求項1又は2記載のエレベータ制御装置。 - 前記CPUは自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマを備え、
前記フラッシュROMインターフェース回路は、前記フラッシュROMに対するブロックを指定したアクセス期間中において前記CPUへ前記ウォッチドッグタイマの計時動作の停止を指示するウォッチドッグタイマ停止指示手段を有する
ことを特徴とする請求項1又は2記載のエレベータ制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP2006197871A JP2008024411A (ja) | 2006-07-20 | 2006-07-20 | エレベータ制御装置 |
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