JP2008021371A

JP2008021371A - Semiconductor circuit

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Publication number: JP2008021371A
Application number: JP2006192685A
Authority: JP
Inventors: Masaaki Iijima; 正章飯島; Masahiro Numa; 昌宏沼; Takashi Ipposhi; 隆志一法師; Akira Tada; 章多田
Original assignee: Renesas Technology Corp; Kobe University NUC
Current assignee: Renesas Technology Corp; Kobe University NUC
Priority date: 2006-07-13
Filing date: 2006-07-13
Publication date: 2008-01-31

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor circuit writing or reading data at high speed to/from a memory cell even in low voltage driving, without increasing the scale of a circuit. <P>SOLUTION: This semiconductor circuit is equipped with: a plurality of memory cells 1; a plurality of bit lines BL, BLB; a plurality of word lines WL; a word line driver circuit 5; a delay circuit 8 for delaying an input from the word line driver circuit 5; a transmission gate 6 disposed on the word line WL between the memory cell 1 and word line driven circuit 5 for controlling transmission of a potential to the memory cell 1 from the word line driver circuit 5 on the basis of an output from the delay circuit 8; and a booster transistor 7 connected to the word line WL between the memory cell 1 and transmission gate 6 for boosting the potential of the word lines WL on the basis of the output from the delay circuit 8. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体回路に係る発明であって、特に、メモリを備える半導体回路に関するものである。 The present invention relates to a semiconductor circuit, and more particularly to a semiconductor circuit including a memory.

従来のＳＲＡＭ（Static Random Access Memory）のメモリセルは、データを記憶するラッチ回路と２個のアクセストランジスタ（ｎＭＯＳ）で構成されている。そして、メモリセルにデータを書き込む場合、ビット線ＢＬ，ＢＬＢとＳＲＡＭメモリセル内のラッチ回路とをアクセストランジスタを介して接続する。なお、データを書き込む際、アクセストランジスタのゲート電極に接続されたワード線ＷＬをＨｉｇｈの状態にしておく。 A conventional SRAM (Static Random Access Memory) memory cell includes a latch circuit for storing data and two access transistors (nMOS). When data is written to the memory cell, the bit lines BL and BLB and the latch circuit in the SRAM memory cell are connected via an access transistor. Note that when data is written, the word line WL connected to the gate electrode of the access transistor is set to a high state.

一方、メモリセルからデータを読み出す場合、２本のビット線ＢＬ，ＢＬＢをあらかじめ電源電圧まで上昇させ（プリチャージ動作）、完了するとビット線を電源から切り離す。その後、ワード線ＷＬがＬｏｗ状態からＨｉｇｈ状態へと変化した時、メモリセル内においてＬｏｗ状態を保持しているノードヘ、ビット線ＢＬもしくはビット線ＢＬＢに充電された電荷が、アクセストランジスタを介して放電される。そして、ビット線ＢＬ，ＢＬＢの電位差をセンスアンプで検出して、メモリセルからデータを読み出す。ここで、ＳＲＡＭの読み出し動作及び書き込み動作は、ワード線ドライバ回路によってワード線ＷＬを駆動することにより実行される。 On the other hand, when reading data from the memory cell, the two bit lines BL and BLB are raised to the power supply voltage in advance (precharge operation), and the bit lines are disconnected from the power supply when completed. After that, when the word line WL changes from the low state to the high state, the charge charged in the bit line BL or the bit line BLB is discharged through the access transistor to the node holding the low state in the memory cell. Is done. Then, the potential difference between the bit lines BL and BLB is detected by a sense amplifier, and data is read from the memory cell. Here, the read operation and the write operation of the SRAM are executed by driving the word line WL by the word line driver circuit.

近年、ＳＲＡＭ等の半導体回路は、消費電力の低減のために、駆動電圧を下げる低電圧駆動を採用する場合が多い。しかし、従来のワード線ドライバ回路及びメモリセルを０．５Ｖ程度の低電圧で駆動する場合、メモリセル内のアクセストランジスタのオン電流が減少するため、メモリセルへのデータの読み出し速度及び書き込み速度が著しく低下する問題があった。そこで、特許文献１では、回路全体を低電圧で駆動するが、メモリセルについてのみ、高い電圧で駆動する方式を採用している。 In recent years, a semiconductor circuit such as an SRAM often employs low voltage driving for reducing driving voltage in order to reduce power consumption. However, when the conventional word line driver circuit and the memory cell are driven at a low voltage of about 0.5 V, the on-current of the access transistor in the memory cell is reduced, so that the data reading speed and writing speed to the memory cell are increased. There was a problem of significant decrease. Therefore, in Patent Document 1, the entire circuit is driven at a low voltage, but only a memory cell is driven at a high voltage.

特開２００１−１４８５９号公報JP 2001-14859 A

特許文献１に示すＳＲＡＭの低電圧動作を可能とする回路技術は、メモリセル内のみ通常よりも高い電源を割り当てる方式である。しかし、特許文献１の方法では複数の電源を使用する必要があり、回路規模が大きくなる問題があった。 The circuit technology that enables low-voltage operation of the SRAM shown in Patent Document 1 is a system that allocates a higher power than usual only in the memory cell. However, in the method of Patent Document 1, it is necessary to use a plurality of power supplies, and there is a problem that the circuit scale becomes large.

また、特許文献１と異なる方法として、読み出し動作時のＳＮＭ（Static Noise Margin）をフリーにするため、メモリセルに別のトランジスタを追加する方法が提案されている。しかし、この方法でも、メモリセル面積の増加といった面積に関するペナルティが大きい。 In addition, as a method different from Patent Document 1, a method of adding another transistor to a memory cell has been proposed in order to free an SNM (Static Noise Margin) during a read operation. However, this method also has a large area penalty such as an increase in memory cell area.

そこで、本発明は、回路規模を大きくすることなく、低電圧駆動してもメモリセルにデータを高速で書き込み又は読み出しすることができる半導体回路を提供することを目的とする。 Accordingly, an object of the present invention is to provide a semiconductor circuit capable of writing or reading data in a memory cell at high speed even when driven at a low voltage without increasing the circuit scale.

本発明に係る解決手段は、データを記憶するラッチ回路と、ラッチ回路へのアクセスを制御するアクセストランジスタとを備える複数のメモリセルと、メモリセルにおけるアクセストランジスタに接続され、メモリセルにデータの書き込み又は読み出しを行う複数のビット線と、メモリセルにおけるアクセストランジスタのゲート電極に接続され、アクセストランジスタを制御する複数のワード線と、各々のワード線の入力に設けられ、ワード線に所定の電位を供給するワード線ドライバ回路と、ワード線ドライバ回路からの入力を遅延させる第１遅延回路と、メモリセルとワード線ドライバ回路との間においてワード線上に配設され、第１遅延回路からの出力に基づき、ワード線ドライバ回路からメモリセルへの電位の伝送を制御する伝送ゲートと、メモリセルと伝送ゲートとの間においてワード線に接続され、第１遅延回路からの出力に基づき、ワード線の電位を昇圧する第１昇圧トランジスタとを備える。 According to another aspect of the present invention, there is provided a plurality of memory cells each including a latch circuit that stores data and an access transistor that controls access to the latch circuit; and the data transistor is connected to the access transistor in the memory cell. Alternatively, a plurality of bit lines to be read and a plurality of word lines connected to the gate electrodes of the access transistors in the memory cell and controlling the access transistors are provided at the input of each word line, and a predetermined potential is applied to the word lines. A word line driver circuit to be supplied, a first delay circuit for delaying an input from the word line driver circuit, and a word line between the memory cell and the word line driver circuit, and an output from the first delay circuit Based on the transmission to control the transmission of potential from the word line driver circuit to the memory cell Comprising a chromatography bets, it is connected to the word line between the memory cell and the transmission gate, based on the output from the first delay circuit, and a first boost transistor for boosting the potential of the word line.

本発明の半導体回路は、ワード線ドライバ回路からの入力を遅延させる第１遅延回路と、メモリセルとワード線ドライバ回路との間においてワード線上に配設され、第１遅延回路からの出力に基づき、ワード線ドライバ回路からメモリセルへの電位の伝送を制御する伝送ゲートと、メモリセルと伝送ゲートとの間においてワード線に接続され、第１遅延回路からの出力に基づき、ワード線の電位を昇圧する第１昇圧トランジスタとを備えるので、回路規模を大きくすることなく、低電圧駆動してもメモリセルにデータを高速で書き込み又は読み出しすることができる効果を有している。 The semiconductor circuit of the present invention is disposed on the word line between the first delay circuit for delaying the input from the word line driver circuit and the memory cell and the word line driver circuit, and based on the output from the first delay circuit. A transmission gate for controlling transmission of a potential from the word line driver circuit to the memory cell, and a word line connected between the memory cell and the transmission gate, and the potential of the word line is set based on an output from the first delay circuit. Since the first boosting transistor for boosting is provided, there is an effect that data can be written to or read from the memory cell at high speed even when driven at a low voltage without increasing the circuit scale.

（実施の形態１）
まず、図１に、一般的なＳＲＡＭのメモリセルの回路図を示す。図１に示すメモリセルは１つであるが、半導体回路には同様のメモリセルが複数個存在している。図１に示すメモリセル１は、データを記憶するラッチ回路２と２個のアクセストランジスタ３（ｎＭＯＳ）で構成されている。 (Embodiment 1)
First, FIG. 1 shows a circuit diagram of a general SRAM memory cell. Although there is one memory cell shown in FIG. 1, a plurality of similar memory cells exist in the semiconductor circuit. A memory cell 1 shown in FIG. 1 includes a latch circuit 2 for storing data and two access transistors 3 (nMOS).

このメモリセル１にデータを書き込む場合、アクセストランジスタ３のゲート電極に接続されたワード線ＷＬをＨｉｇｈ状態にし、ビット線ＢＬ，ＢＬＢとラッチ回路２とを電気的に接続する。例えば、ラッチ回路２の記憶ノードＡにＨｉｇｈ状態の信号を書き込む時、ラッチ回路２ヘの入力信号電位である記憶ノードＡの電位Ｖ_nodeAは電源電圧Ｖ_DDよりもパス・トランジスタのしきい値電圧Ｖ_th-n分だけ低い電圧Ｖ_nodeA＝Ｖ_DD−Ｖ_th-nとなる。 When data is written to the memory cell 1, the word line WL connected to the gate electrode of the access transistor 3 is set to the high state, and the bit lines BL and BLB and the latch circuit 2 are electrically connected. For example, when a high state signal is written to the storage node A of the latch circuit 2, the potential _VnodeA of the storage node A, which is an input signal potential to the latch circuit 2, is higher than the power supply voltage V _DD. only V _th-n worth the low voltage _{_{_{V nodeA = V DD -V th-}}} n.

したがって、ラッチ回路２にデータを完全に書き込むためには、反対側の記憶ノードＢの電位Ｖ_nodeBが完全にＬｏｗ状態となり、記憶ノードＡ側の負荷トランジスタ４（ｐＭＯＳ）がオン状態になるまで待たなくてはならない。すなわち、負荷トランジスタ４がオン状態になり、記憶ノードＡの電位Ｖ_nodeAが電源電圧Ｖ_DDと等しくなるまで引き上げることで、初めて書き込みが完了する。 Therefore, in order to completely write the data into the latch circuit 2, it _waits until the potential _VnodeB of the storage node B on the opposite side is completely low and the load transistor 4 (pMOS) on the storage node A side is turned on. Must-have. That is, the write transistor is completed for the first time by turning on the load transistor 4 until the potential V _nodeA of the storage node A becomes equal to the power supply voltage V _DD .

一方、メモリセル１からデータを読み出す場合、２本のビット線ＢＬ，ＢＬＢをあらかじめ電源電圧Ｖ_DDまで上昇させ（プリチャージ動作）、当該動作が完了するとビット線ＢＬ，ＢＬＢを電源から切り離す。その後、ワード線ＷＬがＬｏｗ状態からＨｉｇｈ状態と変化した時に、メモリセル１内でＬｏｗ状態を保持しているノードヘ、ビット線ＢＬ，ＢＬＢに充電された電荷をアクセストランジスタ３を介して放電させる。そして、ビット線ＢＬ，ＢＬＢの電位差をセンスアンプ（図示せず）で検出して、データを読み出す。 On the other hand, when reading data from the memory cell 1, the two bit lines BL and BLB are raised to the power supply voltage V _DD in advance (precharge operation), and when the operation is completed, the bit lines BL and BLB are disconnected from the power supply. After that, when the word line WL changes from the low state to the high state, the charges charged in the bit lines BL and BLB are discharged through the access transistor 3 to the node holding the low state in the memory cell 1. Then, the potential difference between the bit lines BL and BLB is detected by a sense amplifier (not shown) to read data.

次に、一般的なワード線ＷＬのドライバ回路構成を図２に示す。図２では、ワード線ドライバ回路５がメモリセル１に接続され、ワード線電位Ｖ_WLを供給する様子が示されている。ＳＲＡＭの読み出し動作及び書き込み動作では、図２に示すワード線ドライバ回路５によってワード線ＷＬを駆動することになる。但し、図２に示すワード線ドライバ回路５の構成では、背景技術で説明した問題を解決できない。 Next, FIG. 2 shows a driver circuit configuration of a general word line WL. FIG. 2 shows a state in which the word line driver circuit 5 is connected to the memory cell 1 and supplies the word line potential V _WL . In the SRAM read operation and write operation, the word line WL is driven by the word line driver circuit 5 shown in FIG. However, the configuration of the word line driver circuit 5 shown in FIG. 2 cannot solve the problem described in the background art.

そこで、本実施の形態に係る半導体回路では、図３に示す回路構成を提案している。つまり、低電圧駆動のメモリセル１において、アクセストランジスタ３を高速に動作させるには、ゲート電圧を電源電圧Ｖ_DD以上に昇圧して、オン電流を増加させることが効果的である。そのため、図３に示す回路構成では、図２に示すワード線ドライバ回路５に伝送ゲート６、昇圧トランジスタ７及び遅延回路８を追加している。 Therefore, the circuit configuration shown in FIG. 3 is proposed for the semiconductor circuit according to the present embodiment. That is, in order to operate the access transistor 3 at high speed in the memory cell 1 driven at a low voltage, it is effective to increase the ON current by boosting the gate voltage to the power supply voltage _VDD or higher. Therefore, in the circuit configuration shown in FIG. 3, a transmission gate 6, a boosting transistor 7 and a delay circuit 8 are added to the word line driver circuit 5 shown in FIG.

図３に示す回路構成では、ワード線電位Ｖ_WLを電源電圧Ｖ_DD以上に昇圧することができるため、従来のように複数の電源ラインを用いる必要がなく、単一の電源ラインのみで使用できる点が特徴である。また、図３に示す回路構成では、メモリセル１の回路構成を変更する必要がなく、ワード線ドライバ回路５の近傍のみの変更で適用できる利点がある。 In the circuit configuration shown in FIG. 3, the word line potential V _WL can be boosted to the power supply voltage V _DD or higher, so that it is not necessary to use a plurality of power supply lines as in the prior art, and only a single power supply line can be used. The point is a feature. In addition, the circuit configuration shown in FIG. 3 has an advantage that it is not necessary to change the circuit configuration of the memory cell 1 and can be applied only by changing the vicinity of the word line driver circuit 5.

図３に示す回路構成をとることで、メモリセル１へ入力されるワード線電位Ｖ_WLは電源電圧Ｖ_DD以上とすることができるため、メモリセル１へのアクセス速度が改善される。具体的に、ワード線ＷＬへの入力信号がＬｏｗ信号の場合、伝送ゲート６はオン状態であり、ワード線電位Ｖ_WLもＬｏｗ状態となる。ワード線ＷＬへの入力信号がＬｏｗ信号からＨｉｇｈ信号へと変化した時、伝送ゲート６に入力される入力信号は、遅延回路８を経由するので、入力信号の当該変化が伝送ゲート６のゲート電極に入力されるまでの期間、伝送ゲート６のｐＭＯＳがオン状態で保持される。そのため、ワード線電位Ｖ_WLは、電源電圧Ｖ_DDまで上昇する。 By adopting the circuit configuration shown in FIG. 3, the word line potential V _WL input to the memory cell 1 can be set to the power supply voltage V _DD or higher, so that the access speed to the memory cell 1 is improved. Specifically, when the input signal to the word line WL is a low signal, the transmission gate 6 is in an on state, and the word line potential V _WL is also in a low state. When the input signal to the word line WL changes from the Low signal to the High signal, the input signal input to the transmission gate 6 passes through the delay circuit 8, so that the change in the input signal is caused by the gate electrode of the transmission gate 6. The pMOS of the transmission gate 6 is held in the on state until the signal is input to. For this reason, the word line potential V _WL rises to the power supply voltage V _DD .

次に、遅延回路８を経由したワード線ＷＬの入力信号が昇圧トランジスタ７に到達すると、図４に示すようにワード線電位Ｖ_WLは、容量カップリングにより電源電圧Ｖ_DD以上に上昇する。ここで、伝送ゲート６のｐＭＯＳは、入力信号の変化によってオフ状態となるため、ワード線電位Ｖ_WLは電源電圧Ｖ_DD以上の電位を保持できる。この状態で読み出し動作及び書き込み動作を行うと、図２の回路構成に示す電源電圧Ｖ_DDでメモリセル１を駆動する場合に比べて、アクセストランジスタ３に流れるオン電流が増加するため、高速動作が可能となる。 Next, when the input signal of the word line WL via the delay circuit 8 reaches the boosting transistor 7, the word line potential V _WL rises to the power supply voltage V _DD or more due to capacitive coupling as shown in FIG. Here, since the pMOS of the transmission gate 6 is turned off by the change of the input signal, the word line potential V _WL can hold a potential equal to or higher than the power supply voltage V _DD . When the read operation and the write operation are performed in this state, the on-current flowing through the access transistor 3 is increased as compared with the case where the memory cell 1 is driven by the power supply voltage V _DD shown in the circuit configuration of FIG. It becomes possible.

ここで、昇圧トランジスタ７の容量カップリングに起因する昇圧効果は、ワード線電位Ｖ_WLを数１に示す値まで上昇させることができる。 Here, the boosting effect resulting from the capacitive coupling of the boosting transistor 7 can increase the word line potential V _WL to the value shown in _Equation 1.

すなわち、容量カップリングによるワード線電位Ｖ_WLの上昇効果は、昇圧トランジスタ７のゲート−ソース／ドレイン間の容量Ｃ_BSが、ワード線ＷＬの配線容量Ｃ_WLを含む全容量Ｃ_totalに占める割合に依存する。容量Ｃ_BSは昇圧トランジスタ７のゲート幅に比例し、配線容量Ｃ_WLはワード線ＷＬの長さ（すなわち、１本のワード線ＷＬが駆動するメモリセル１の数）に比例する。 That is, the increase effect of the word line potential V _WL due to the capacitive coupling is such that the capacity C _BS between the gate and the source / drain of the boosting transistor 7 occupies the _total capacity C _total including the wiring capacity C _WL of the word line WL. Dependent. The capacitance _CBS is proportional to the gate width of the boosting transistor 7, and the wiring capacitance _CWL is proportional to the length of the word line WL (that is, the number of memory cells 1 driven by one word line WL).

さらに、本実施の形態に係る半導体回路の動作について詳しく説明する。図５に、図３で示した回路構成に複数のメモリセル１が接続された構成を示す。そして、図５に示す回路構成では、３２ビットのメモリセル１を駆動する場合を想定しており、０．１８μｍのＰＤ−ＳＯＩ（Partially Depleted SOI）プロセスにおいて、ＢＳＩＭ３（Berkeley Short-channel IGFET Model Version 3）に基づくＳＯＩ用トランジスタモデルを用いてＨＳＰＩＣＥにより回路シミュレーションを行って評価している。 Further, the operation of the semiconductor circuit according to the present embodiment will be described in detail. FIG. 5 shows a configuration in which a plurality of memory cells 1 are connected to the circuit configuration shown in FIG. The circuit configuration shown in FIG. 5 assumes a case where a 32-bit memory cell 1 is driven. In a 0.18 μm PD-SOI (Partially Depleted SOI) process, Evaluation is performed by circuit simulation by HSPICE using the SOI transistor model based on 3).

なお、上記の評価では、ｎＭＯＳ及びｐＭＯＳのしきい値電圧を、メモリセル内ではＶ_th-n＝０．３４Ｖ及びＶ_th-p＝−０．４２Ｖとし、アドレスデコーダ及び周辺回路ではＶ_th-n＝０．２４Ｖ及びＶ_th-p＝−０．３４Ｖとしている。ここで、しきい値電圧Ｖ_thとは、ドレイン電圧Ｖ_dsが、Ｖ_ds＝１．８Ｖの時、ドレイン電流Ｉ_dsが、Ｉ_ds＝１ｕＡ／ｕｍを満たすゲート電圧Ｖ_gsで定義しており、ＨＳＰＩＣＥの回路シミュレーションにより算出されている。 In the above evaluation, the nMOS and pMOS threshold voltage, and V _th-n = 0.34V and V _th-p = -0.42V in the memory cell, the address decoders and peripheral circuits V _{th- n} = 0.24V and _Vth-p = −0.34V. Here, the threshold voltage V _th is defined as a gate voltage V _gs where the drain current I _ds satisfies I _ds = 1 uA / um when the drain voltage V _ds is V _ds = 1.8 V. , Calculated by HSPICE circuit simulation.

図５に示す回路構成のトランジスタサイズは、ワード線ドライバ回路５をＷ（ゲート幅）＝５μｍに設定し、伝送ゲート６をＷ＝５μｍに設定し、昇圧トランジスタ７をＷ＝１０μｍと設定している。本実施の形態に係る半導体回路では、昇圧トランジスタ等の回路を備える必要があるため、ワード線ドライバ回路５のみの回路構成に比べて面積は増加する。しかし、追加する回路は各行に対してのみ配置されるだけで、各行に配列されるメモリセル１の数の多さに比べれば面積増加のペナルティは小さい。 The transistor size of the circuit configuration shown in FIG. 5 is such that the word line driver circuit 5 is set to W (gate width) = 5 μm, the transmission gate 6 is set to W = 5 μm, and the boosting transistor 7 is set to W = 10 μm. Yes. In the semiconductor circuit according to the present embodiment, since it is necessary to include a circuit such as a boosting transistor, the area increases as compared with the circuit configuration of only the word line driver circuit 5. However, the circuit to be added is only arranged for each row, and the penalty for increasing the area is small compared to the large number of memory cells 1 arranged in each row.

図５に示す回路構成の動作評価は、電源電圧Ｖ_DDを、０．３５〜０．６Ｖに設定し、データの書き込み速度及び読み出し速度を波形に基づき評価する。比較対象として、図２に示したワード線ドライバ回路５のみでメモリセル１を駆動する一般的なＳＲＡＭの回路構成についても評価を行った。 In the operation evaluation of the circuit configuration shown in FIG. 5, the power supply voltage V _DD is set to 0.35 to 0.6 V, and the data writing speed and reading speed are evaluated based on the waveform. As a comparison object, a general SRAM circuit configuration in which the memory cell 1 is driven only by the word line driver circuit 5 shown in FIG. 2 was also evaluated.

図６に、メモリセル１への書き込み速度に関する評価結果を示す。また、図７に、電源電圧Ｖ_DDが０．４Ｖの時におけるクロック信号ＣＫ、ワード線電位Ｖ_WL及びメモリセル１内の記憶ノード電位のそれぞれの波形を示す。ここで、書き込み速度は、クロック信号ＣＫがＬｏｗ状態からＨｉｇｈ状態へと変化してからメモリセル１内の記憶ノード電位が反転するまでに要する時間としている。そして、クロック信号ＣＫ及び記憶ノード電位の変化は、電源電圧Ｖ_DDの２分の１（Ｖ_DD／２）を通過する点を基準としている。図７では、電源電圧Ｖ_DDが０．４Ｖであるので、基準点は０．２Ｖ（２００ｍＶ）である。 FIG. 6 shows the evaluation results regarding the writing speed to the memory cell 1. FIG. 7 shows waveforms of the clock signal CK, the word line potential V _WL, and the storage node potential in the memory cell 1 when the power supply voltage V _DD is 0.4V. Here, the writing speed is a time required for the storage node potential in the memory cell 1 to be inverted after the clock signal CK changes from the Low state to the High state. The change in the clock signal CK and the storage node potential is based on a point passing through half the power supply voltage V _DD (V _DD / 2). In FIG. 7, since the power supply voltage V _DD is 0.4V, the reference point is 0.2V (200 mV).

図６より、電源電圧Ｖ_DDの低下に伴ってメモリセル１を駆動する能力が低下するため、図５の回路構成（以下、回路構成Ｉという）及び図２の回路構成（以下、回路構成ＩＩという）の書き込み時間は指数的に増加する。但し、電源電圧Ｖ_DDが０．５Ｖより高い条件の場合、回路構成Ｉと回路構成ＩＩとの書き込み動作はほぼ同じ程度であるが、電源電圧Ｖ_DDが０．５Ｖ以下の場合、回路構成Ｉの方が高速に書き込み動作を完了することができる。 6, the ability to drive the memory cell 1 decreases as the power supply voltage V _DD decreases. Therefore, the circuit configuration in FIG. 5 (hereinafter referred to as circuit configuration I) and the circuit configuration in FIG. 2 (hereinafter referred to as circuit configuration II). Writing time increases exponentially. However, when the power supply voltage V _DD is higher than 0.5 V, the write operation of the circuit configuration I and the circuit configuration II is almost the same, but when the power supply voltage V _DD is 0.5 V or less, the circuit configuration I In this case, the write operation can be completed at a higher speed.

これは、ワード線電位Ｖ_WLが立ち上がりに要する信号遷移時間ｔ_WLとアクセストランジスタ３のゲート遅延時間ｔ_accessとの関係に依存する。高い電源電圧（０．５Ｖより高い値）で駆動する場合、信号遷移時間ｔ_WLとゲート遅延時間ｔ_accessとはほぼ同等の時間となる。そして、回路構成Ｉでは、ワード線ＷＬの負荷容量の増加により、信号遷移時間ｔ_WLが回路構成ＩＩよりも大きくなるため、データの書き込み動作が回路構成ＩＩの動作とほぼ同程度となる。一方、低い電源電圧（０．５Ｖ以下）で駆動する場合、信号遷移時間ｔ_WLに比べてゲート遅延時間ｔ_accessが大幅に増加するため、回路構成Ｉにおける信号遷移時間ｔ_WLの増加の影響が相対的に小さくなる。アクセストランジスタ３を高い電源電圧Ｖ_DDで駆動する回路構成Ｉでは、ゲート遅延時間ｔ_accessを短縮する効果を持つため、書き込み動作が回路構成ＩＩに比べて速くなる。 This depends on the relationship between the signal transition time t _WL required for the word line potential V _WL to rise and the gate delay time t _access of the access transistor 3. When driving with a high power supply voltage (a value higher than 0.5 V), the signal transition time t _WL and the gate delay time t _access are substantially equal. In the circuit configuration I, since the signal transition time t _WL becomes longer than that in the circuit configuration II due to the increase in the load capacity of the word line WL, the data write operation is almost the same as the operation in the circuit configuration II. On the other hand, when driving with a low power supply voltage (0.5 V or less), the gate delay time t _access is significantly increased as compared with the signal transition time t _WL , so that the influence of the increase in the signal transition time t _WL in the circuit configuration I is affected. Relatively small. The circuit configuration I in which the access transistor 3 is driven by the high power supply voltage V _DD has an effect of shortening the gate delay time t _access , so that the write operation is faster than the circuit configuration II.

具体的に、図６では、電源電圧Ｖ_DDが０．５Ｖの時、１０％、０．３５Ｖの時３８％回路構成ＩＩに対して書き込み速度が向上する結果を得た。つまり、回路構成Ｉでは、電源電圧Ｖ_DDが下がるほど昇圧回路による効果が大きく表れる傾向がある。 Specifically, in FIG. 6, the result that the writing speed is improved is 10% when the power supply voltage V _DD is 0.5V and 38% when the power supply voltage V _DD is 0.35V. In other words, in the circuit configuration I, the effect of the booster circuit tends to be greater as the power supply voltage V _DD is lowered.

図７には、回路構成Ｉによってワード線電位Ｖ_WLが電源電圧Ｖ_DD以上にまで上昇している様子が示されている。そして、ワード線電位Ｖ_WLの上昇により、記憶ノードでの電位が高速に反転している様子が図７に示されている。なお、図７では、回路構成Ｉの書き込み時間は１９．３ｎｓで、回路構成ＩＩの書き込み時間は２９．１ｎｓである。 FIG. 7 shows a state in which the word line potential V _WL is increased to the power supply voltage V _DD or more by the circuit configuration I. FIG. 7 shows how the potential at the storage node is reversed at a high speed due to the rise of the word line potential V _WL . In FIG. 7, the writing time for the circuit configuration I is 19.3 ns, and the writing time for the circuit configuration II is 29.1 ns.

次に、図８に、メモリセル１からの読み出し速度に関する評価結果を示す。また、図９に、電源電圧Ｖ_DDが０．４Ｖの時におけるクロック信号ＣＫ、ワード線電位Ｖ_WL、ビット線電位Ｖ_BL及びセンスアンプが検出したデータ信号ＢＬ_outのそれぞれの波形を示す。 Next, FIG. 8 shows an evaluation result regarding the reading speed from the memory cell 1. FIG. 9 shows waveforms of the clock signal CK, the word line potential V _WL , the bit line potential V _BL, and the data signal BL _out detected by the sense amplifier when the power supply voltage V _DD is 0.4V.

ここで、読み出し速度は、メモリセル１が”０”を記憶している状態で、ビット線ＢＬ，ＢＬＢのプリチャージ動作完了後、クロック信号ＣＫがＬｏｗ状態からＨｉｇｈ状態へと変化してから、センスアンプがビット線ＢＬ，ＢＬＢの電位差を検出してデータ信号ＢＬ_outを出力するまでの時間としている。そして、クロック信号ＣＫ及びデータ信号ＢＬ_outの変化は、電源電圧Ｖ_DDの２分の１（Ｖ_DD／２）を通過する点を基準としている。図９では、電源電圧Ｖ_DDが０．４Ｖであるので、基準点は０．２Ｖ（２００ｍＶ）である。 Here, the read speed is determined after the clock signal CK changes from the low state to the high state after the precharge operation of the bit lines BL and BLB is completed in the state where the memory cell 1 stores “0”. the sense amplifier is a time until the output data signal BL _out by detecting the bit line BL, and the potential difference BLB. Then, the change of the clock signal CK and a data signal BL _out are based on the point of passing through 1 (V _DD / 2) of half of the supply voltage V _DD. In FIG. 9, since the power supply voltage V _DD is 0.4V, the reference point is 0.2V (200 mV).

図８より、書き込み速度と同様、電源電圧Ｖ_DDの低下に伴って読み出し速度は指数的に増加する。具体的に、回路構成Ｉと回路構成ＩＩとを比較すると、電源電圧Ｖ_DDが０．６Ｖの時１５％、０．３５Ｖの時３０％回路構成ＩＩに対して読み出し速度が向上する結果を得た。読み出し速度は、ビット線ＢＬ，ＢＬＢにプリチャージされた電荷をメモリセル１へ放電し、ビット線電位Ｖ_BLをいかに高速に引き下げるかに依存している。 From FIG. 8, as with the writing speed, the reading speed increases exponentially as the power supply voltage V _DD decreases. Specifically, when the circuit configuration I is compared with the circuit configuration II, the result that the reading speed is improved is 15% when the power supply voltage V _DD is 0.6V and 30% when the power supply voltage V _DD is 0.35V. It was. Reading rate, the bit line BL, and discharging the charges precharged to BLB to the memory cell 1, is dependent on whether pulled how fast the bit line potential V _BL.

図９に示すように、回路構成Ｉではワード線電位Ｖ_WLが電源電圧Ｖ_DD以上にまで昇圧されるため、アクセストランジスタ３のオン電流が増加し、メモリセル１への放電が高速に行われる。これにより、ビット線ＢＬのビット線電位Ｖ_BLがＬｏｗ状態ヘの遷移時間が短縮され、ビット線ＢＬとビット線ＢＬＢとの電位差を検出するセンスアンプはデータ信号ＢＬ_outを高速に読み出すことができる。 As shown in FIG. 9, in the circuit configuration I, the word line potential V _WL is boosted to the power supply voltage V _DD or more, so the on-current of the access transistor 3 increases and the memory cell 1 is discharged at high speed. . As a result, the transition time to the low state of the bit line potential V _BL of the bit line BL is shortened, and the sense amplifier that detects the potential difference between the bit line BL and the bit line BLB can read the data signal BL _out at high speed. .

図９には、回路構成Ｉによってワード線電位Ｖ_WLが電源電圧Ｖ_DD以上にまで上昇している様子が示されている。そして、ワード線電位Ｖ_WLの上昇により、データ信号ＢＬ_outが高速に反転している様子が図９に示されている。なお、図９では、回路構成Ｉの読み出し時間は８２．５ｎｓで、回路構成ＩＩの読み出し時間は１３１ｎｓである。 FIG. 9 shows a state in which the word line potential V _WL is increased to the power supply voltage V _DD or more by the circuit configuration I. FIG. 9 shows a state in which the data signal _BLout is inverted at a high speed due to the rise of the word line potential V _WL . In FIG. 9, the readout time for the circuit configuration I is 82.5 ns, and the readout time for the circuit configuration II is 131 ns.

（実施の形態２）
図１０に、本実施の形態に係る半導体回路の回路構成を示す。図１０に示す回路構成は、実施の形態１で述べた図５の回路構成と基本的には同じであるが、伝送ゲート６のｐＭＯＳと昇圧トランジスタ７との間に別の遅延回路９を設けた点が異なる。 (Embodiment 2)
FIG. 10 shows a circuit configuration of the semiconductor circuit according to this embodiment. The circuit configuration shown in FIG. 10 is basically the same as the circuit configuration of FIG. 5 described in the first embodiment, but another delay circuit 9 is provided between the pMOS of the transmission gate 6 and the boosting transistor 7. Different points.

実施の形態１の回路構成では、遅延回路８を経た信号が伝送ゲート６のｐＭＯＳのゲート電極と昇圧トランジスタ７のソース−ドレイン電極とに同時に印加されていた。そのため、実施の形態１の回路構成では、伝送ゲート６のｐＭＯＳが完全にＯＦＦ状態となる前に、昇圧トランジスタ７の昇圧動作が始まり、電荷の一部が伝送ゲート６のｐＭＯＳを介してリークし、昇圧効果が損なわれる場合があった。 In the circuit configuration of the first embodiment, the signal that has passed through the delay circuit 8 is applied to the pMOS gate electrode of the transmission gate 6 and the source-drain electrode of the boost transistor 7 simultaneously. Therefore, in the circuit configuration of the first embodiment, the boosting operation of the boosting transistor 7 starts before the pMOS of the transmission gate 6 is completely turned off, and a part of the charge leaks through the pMOS of the transmission gate 6. In some cases, the boosting effect is impaired.

そこで、本実施の形態に係る回路構成では、図１０に示すように遅延回路９を設け、伝送ゲート６のｐＭＯＳから昇圧トランジスタ７への間で信号を遅延させ、伝送ゲート６のｐＭＯＳが完全にＯＦＦ状態になってから昇圧トランジスタ７のソース−ドレイン電極に信号が印加されるようにしている。そのため、本実施の形態に係る回路構成では、伝送ゲート６のｐＭＯＳを介した電荷のリークがなく、昇圧トランジスタ７の昇圧効果を損なうことがない。図１１に、実施の形態１と実施の形態２とのワード線電位Ｖ_WLの比較を示す。図１１からも分かるように、実施の形態２のワード線電位Ｖ_WLは実施の形態１のワード線電位Ｖ_WLよりも高くなっており、実施の形態２は、アクセストランジスタ３に流れるオン電流が増加するため、実施の形態１よりも高速動作が可能となる。 Therefore, in the circuit configuration according to the present embodiment, a delay circuit 9 is provided as shown in FIG. 10 to delay the signal between the pMOS of the transmission gate 6 and the boosting transistor 7, and the pMOS of the transmission gate 6 is completely A signal is applied to the source-drain electrode of the boosting transistor 7 after being turned off. Therefore, in the circuit configuration according to the present embodiment, there is no charge leakage through the pMOS of the transmission gate 6 and the boosting effect of the boosting transistor 7 is not impaired. FIG. 11 shows a comparison of the word line potential V _WL between the first embodiment and the second embodiment. As can be seen from FIG. 11, the word line potential V _WL of the second embodiment is higher than the word line potential V _WL of the first embodiment. In the second embodiment, the on-current flowing through the access transistor 3 is Since it increases, a higher speed operation than in the first embodiment is possible.

（実施の形態３）
図１２に、本実施の形態に係る半導体回路の回路構成を示す。図１２に示す回路構成は、実施の形態１で述べた図５の回路構成と基本的には同じであるが、昇圧トランジスタ７とメモリセル１との間に、昇圧トランジスタ７に対し並列接続となるように別の昇圧トランジスタ１０を設け、昇圧トランジスタ７，１０の間に遅延回路１１を設けた点で異なる。つまり、本実施の形態では、昇圧効果を高めるために、２つの昇圧トランジスタ７，１０を設け、その間に遅延回路１１を配置している。 (Embodiment 3)
FIG. 12 shows a circuit configuration of the semiconductor circuit according to the present embodiment. The circuit configuration shown in FIG. 12 is basically the same as the circuit configuration of FIG. 5 described in the first embodiment, but the boosting transistor 7 and the memory cell 1 are connected in parallel to the boosting transistor 7. This is different in that another boosting transistor 10 is provided and a delay circuit 11 is provided between the boosting transistors 7 and 10. That is, in this embodiment, in order to increase the boosting effect, the two boosting transistors 7 and 10 are provided, and the delay circuit 11 is disposed between them.

実施の形態１における昇圧トランジスタ７の容量をＣ_BSとする場合、本実施の形態では、昇圧トランジスタ７，１０の容量をそれぞれＣ_BS／２としている。図１３に、実施の形態１と実施の形態３とのワード線電位Ｖ_WLの比較を示す。実施の形態３では、昇圧過程を２段階とし、遅延回路１１によって２段目の昇圧時間を調整することによって、図１３に示すように実施の形態１より高い昇圧効果を得ている。 When the capacity of the boosting transistor 7 in the first embodiment is C _BS , in this embodiment, the capacity of the boosting transistors 7 and 10 is C _BS / 2, respectively. FIG. 13 shows a comparison of the word line potential V _WL between the first embodiment and the third embodiment. In the third embodiment, the boosting process is performed in two stages, and the boosting time in the second stage is adjusted by the delay circuit 11, thereby obtaining a higher boosting effect than in the first embodiment as shown in FIG.

また、本実施の形態では、実施の形態２のように遅延回路９を設けていないため、昇圧の開始が遅延することがない。そのため、図１１と図１３との比較からも分かるように、本実施の形態では、実施の形態２で見られた昇圧開始のタイムラグが改善している。なお、当該タイムラグが問題でなければ、本実施の形態の回路構成に、実施の形態２で示した遅延回路９を追加する構成でもよい。 In the present embodiment, the delay circuit 9 is not provided as in the second embodiment, so that the start of boosting is not delayed. Therefore, as can be seen from a comparison between FIG. 11 and FIG. 13, in this embodiment, the time lag of the boosting start seen in the second embodiment is improved. If the time lag is not a problem, the delay circuit 9 described in the second embodiment may be added to the circuit configuration of the present embodiment.

（実施の形態４）
図１４に、本実施の形態に係る半導体回路の回路構成を示す。図１４に示す回路構成は、実施の形態３で述べた図１２の回路構成と基本的には同じであるが、昇圧トランジスタ７と昇圧トランジスタ１０とのトランジスタサイズが異なる。つまり、実施の形態３では、２つの昇圧トランジスタ７，１０の容量が同じであったが、本実施の形態では、２つの昇圧トランジスタ７，１０の容量が異なる。 (Embodiment 4)
FIG. 14 shows a circuit configuration of a semiconductor circuit according to the present embodiment. The circuit configuration shown in FIG. 14 is basically the same as the circuit configuration of FIG. 12 described in the third embodiment, but the booster transistor 7 and the boost transistor 10 are different in transistor size. That is, in the third embodiment, the capacities of the two boost transistors 7 and 10 are the same, but in the present embodiment, the capacities of the two boost transistors 7 and 10 are different.

本実施の形態に係る回路構成では、２つの昇圧トランジスタ７，１０の容量を適切に選択し、遅延回路１１の遅延時間を調整することにより、昇圧状態の保持時間を長くすることができる。例えば、昇圧トランジスタ７の容量を２Ｃ_BS／３、昇圧トランジスタ１０の容量をＣ_BS／３とし、遅延回路１１の遅延時間を調節すると、図１５に示すワード線電位Ｖ_WLの波形が得られる。 In the circuit configuration according to the present embodiment, by appropriately selecting the capacitances of the two boost transistors 7 and 10 and adjusting the delay time of the delay circuit 11, the hold time of the boosted state can be extended. For example, when the capacity of the boosting transistor 7 is 2 C _BS / 3, the capacity of the boosting transistor 10 is C _BS / 3, and the delay time of the delay circuit 11 is adjusted, the waveform of the word line potential V _WL shown in FIG. 15 is obtained.

図１５では、実施の形態１のワード線電位Ｖ_WLも比較のため図示されている。そして、本実施の形態では、実施の形態１のように昇圧トランジスタ７の容量をＣ_BSとする場合に比べて、ワード線電位Ｖ_WLの最高値はΔＶ_WL／３小さくなるが、昇圧状態を長く維持できる。なお、図１５では、昇圧状態を長く維持するために、遅延回路１１の遅延時間を調整して矢印で示す期間（昇圧トランジスタ７による昇圧効果がΔＶ_WL／３減少するまでの期間）昇圧トランジスタ１０の昇圧タイミングをずらしている。つまり、昇圧トランジスタ７と昇圧トランジスタ１０のトランジスタサイズを異ならせ、遅延回路１１の遅延時間を最適化することで、昇圧状態を長く維持できる。 In FIG. 15, the word line potential V _{WL of the} first embodiment is also shown for comparison. In the present embodiment, as compared to the capacity of the booster transistor 7 as in the first embodiment when the C _BS, the maximum value of the word line potential V _WL is [Delta] V _WL / 3 smaller is, the boost state It can be maintained for a long time. In FIG. 15, in order to maintain the boosted state for a long time, the delay time of the delay circuit 11 is adjusted and the period indicated by the arrow (the period until the boosting effect by the boosting transistor 7 decreases by ΔV _WL / 3). The boost timing is shifted. In other words, by increasing the transistor sizes of the booster transistor 7 and the booster transistor 10 and optimizing the delay time of the delay circuit 11, the boosted state can be maintained for a long time.

（実施の形態５）
図１６に、本実施の形態に係る半導体回路の回路構成を示す。図１６に示す回路構成は、実施の形態３で述べた図１２の回路構成と基本的には同じであるが、昇圧トランジスタ１０とメモリセル１との間に、昇圧トランジスタ１０に対し並列接続となるように別の昇圧トランジスタ１２を設け、昇圧トランジスタ１０，１２の間に遅延回路１３を設けた点で異なる。つまり、本実施の形態では、昇圧状態の保持時間を長く保つために、３段ステップで昇圧トランジスタ７，１０，１２を設けている。 (Embodiment 5)
FIG. 16 shows a circuit configuration of the semiconductor circuit according to the present embodiment. The circuit configuration shown in FIG. 16 is basically the same as the circuit configuration of FIG. 12 described in the third embodiment, but the boosting transistor 10 and the memory cell 1 are connected in parallel to the boosting transistor 10. This is different in that another boosting transistor 12 is provided and a delay circuit 13 is provided between the boosting transistors 10 and 12. That is, in the present embodiment, the boosting transistors 7, 10, and 12 are provided in three steps in order to keep the boosting state holding time long.

本実施の形態のように、複数の昇圧トランジスタ７，１０，１２と遅延回路１１，１３とを接続し、順次昇圧していくことにより、図１７に示すように昇圧時間を長く保つことができる。図１７では、昇圧状態を長く維持するために、遅延回路１１，１３の遅延時間を調整して矢印で示す期間、昇圧トランジスタ１０，１２の昇圧タイミングをずらしている。なお、図１６に示した昇圧段数は３段であるが、昇圧トランジスタをさらに増やすことで昇圧段数を増やすことができる。また、昇圧トランジスタの容量サイズや遅延回路の遅延時間は、昇圧電圧や昇圧保持時間により適宜値を設定する。 As shown in this embodiment, by connecting a plurality of boosting transistors 7, 10, 12 and delay circuits 11, 13, and sequentially boosting them, the boosting time can be kept long as shown in FIG. . In FIG. 17, in order to maintain the boosted state for a long time, the delay times of the delay circuits 11 and 13 are adjusted, and the boost timings of the boost transistors 10 and 12 are shifted during the period indicated by the arrows. Although the number of boosting stages shown in FIG. 16 is three, the number of boosting stages can be increased by further increasing the number of boosting transistors. The capacitance size of the boost transistor and the delay time of the delay circuit are appropriately set according to the boost voltage and the boost hold time.

また、上述の実施の形態１乃至５に係る半導体回路では、６つのトランジスタで１つのメモリセルを構成する６トランジスタセルを例に説明したが、本発明はこれに限られず、７トランジスタセルや８トランジスタセル等の別構造のメモリセルにも適用することが可能である。当該別構造のメモリセルに、本発明のワード線の昇圧効果を適用しても、メモリセルの高速動作のメリットを得ることができる。 Further, in the semiconductor circuits according to the above-described first to fifth embodiments, the description has been given of the 6-transistor cell in which one memory cell is configured by 6 transistors. However, the present invention is not limited to this, and the 7-transistor cell and the 8 The present invention can also be applied to a memory cell having another structure such as a transistor cell. Even if the boosting effect of the word line of the present invention is applied to the memory cell having the different structure, the merit of high-speed operation of the memory cell can be obtained.

一般的なメモリセルの回路図である。It is a circuit diagram of a general memory cell. 一般的な半導体回路の回路図である。It is a circuit diagram of a general semiconductor circuit. 本発明の実施の形態１に係る半導体回路の回路図である。1 is a circuit diagram of a semiconductor circuit according to a first embodiment of the present invention. 本発明の実施の形態１に係る半導体回路の波形を示す図である。It is a figure which shows the waveform of the semiconductor circuit which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体回路の回路図である。1 is a circuit diagram of a semiconductor circuit according to a first embodiment of the present invention. 本発明の実施の形態１に係る半導体回路の書き込み速度を説明する図である。It is a figure explaining the write-in speed of the semiconductor circuit which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体回路の書き込み動作の波形を示す図である。It is a figure which shows the waveform of the write-in operation | movement of the semiconductor circuit which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体回路の読み出し速度を説明する図である。It is a figure explaining the read-out speed of the semiconductor circuit which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体回路の読み出し動作の波形を示す図である。It is a figure which shows the waveform of the read-out operation | movement of the semiconductor circuit which concerns on Embodiment 1 of this invention. 本発明の実施の形態２に係る半導体回路の回路図である。It is a circuit diagram of the semiconductor circuit which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体回路のワード線電位の波形を示す図である。It is a figure which shows the waveform of the word line potential of the semiconductor circuit which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る半導体回路の回路図である。It is a circuit diagram of the semiconductor circuit which concerns on Embodiment 3 of this invention. 本発明の実施の形態３に係る半導体回路のワード線電位の波形を示す図である。It is a figure which shows the waveform of the word line potential of the semiconductor circuit which concerns on Embodiment 3 of this invention. 本発明の実施の形態４に係る半導体回路の回路図である。It is a circuit diagram of the semiconductor circuit which concerns on Embodiment 4 of this invention. 本発明の実施の形態４に係る半導体回路のワード線電位の波形を示す図である。It is a figure which shows the waveform of the word line potential of the semiconductor circuit which concerns on Embodiment 4 of this invention. 本発明の実施の形態５に係る半導体回路の回路図である。It is a circuit diagram of the semiconductor circuit which concerns on Embodiment 5 of this invention. 本発明の実施の形態５に係る半導体回路のワード線電位の波形を示す図である。It is a figure which shows the waveform of the word line potential of the semiconductor circuit which concerns on Embodiment 5 of this invention.

符号の説明Explanation of symbols

１メモリセル、２ラッチ回路、３アクセストランジスタ、４負荷トランジスタ、５ワード線ドライバ回路、６伝送ゲート、７，１０，１２昇圧トランジスタ、８，９，１１，１３遅延回路。
1 memory cell, 2 latch circuit, 3 access transistor, 4 load transistor, 5 word line driver circuit, 6 transmission gate, 7, 10, 12 boosting transistor, 8, 9, 11, 13 delay circuit.

Claims

データを記憶するラッチ回路と、前記ラッチ回路へのアクセスを制御するアクセストランジスタとを備える複数のメモリセルと、
前記メモリセルにおける前記アクセストランジスタに接続され、前記メモリセルにデータの書き込み又は読み出しを行う複数のビット線と、
前記メモリセルにおける前記アクセストランジスタのゲート電極に接続され、前記アクセストランジスタを制御する複数のワード線と、
各々の前記ワード線の入力に設けられ、前記ワード線に所定の電位を供給するワード線ドライバ回路と、
前記ワード線ドライバ回路からの入力を遅延させる第１遅延回路と、
前記メモリセルと前記ワード線ドライバ回路との間において前記ワード線上に配設され、前記第１遅延回路からの出力に基づき、前記ワード線ドライバ回路から前記メモリセルへの電位の伝送を制御する伝送ゲートと、
前記メモリセルと前記伝送ゲートとの間において前記ワード線に接続され、前記第１遅延回路からの出力に基づき、前記ワード線の電位を昇圧する第１昇圧トランジスタとを備える半導体回路。 A plurality of memory cells comprising a latch circuit for storing data and an access transistor for controlling access to the latch circuit;
A plurality of bit lines connected to the access transistor in the memory cell for writing or reading data to the memory cell;
A plurality of word lines connected to a gate electrode of the access transistor in the memory cell and controlling the access transistor;
A word line driver circuit provided at the input of each of the word lines and supplying a predetermined potential to the word lines;
A first delay circuit for delaying an input from the word line driver circuit;
A transmission which is disposed on the word line between the memory cell and the word line driver circuit and controls transmission of a potential from the word line driver circuit to the memory cell based on an output from the first delay circuit. The gate,
A semiconductor circuit comprising: a first boosting transistor that is connected to the word line between the memory cell and the transmission gate and boosts the potential of the word line based on an output from the first delay circuit.

請求項１に記載の半導体回路であって、
前記第１遅延回路の出力を遅延して前記第１昇圧トランジスタに与える第２遅延回路をさらに備えることを特徴とする半導体回路。 The semiconductor circuit according to claim 1,
A semiconductor circuit, further comprising: a second delay circuit that delays an output of the first delay circuit and applies the delayed output to the first boost transistor.

請求項１又は請求項２に記載の半導体回路であって、
前記第１昇圧トランジスタに対し並列接続された少なくとも１つ以上の第２昇圧トランジスタと、
前記第１遅延回路の出力を逐次遅延して前記少なくとも１つ以上の第２昇圧トランジスタにそれぞれ与える少なくとも１つ以上の第３遅延回路とをさらに備えることを特徴とする半導体回路。 A semiconductor circuit according to claim 1 or 2, wherein
At least one second boost transistor connected in parallel to the first boost transistor;
A semiconductor circuit further comprising: at least one third delay circuit that sequentially delays an output of the first delay circuit and applies the output to the at least one second boost transistor.

請求項３に記載の半導体回路であって、
前記第１昇圧トランジスタと前記第２昇圧トランジスタとのトランジスタサイズが異なることを特徴とする半導体回路。
A semiconductor circuit according to claim 3,
A semiconductor circuit, wherein the first boosting transistor and the second boosting transistor have different transistor sizes.