JP2008010881A

JP2008010881A - Method for manufacturing semiconductor device

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Publication number: JP2008010881A
Application number: JP2007184567A
Authority: JP
Inventors: Masayuki Furuhashi; 匡幸古橋; Toshifumi Mori; 年史森; Eisoku Kin; 永ソク金; Takayuki Oba; 隆之大場; Akira Nakamura; 亮中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-07-13
Filing date: 2007-07-13
Publication date: 2008-01-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device in which the diffusion of a dopant impurity in a shallow impurity diffusion region can be suppressed. <P>SOLUTION: The method for manufacturing the semiconductor device comprises: a step of forming gate electrodes 20 on a semiconductor substrate 10 through gate insulating films 18; a step of impurity diffusion regions 28 and 36 on both sides of the gate electrodes 20 in the substrate 10 by introducing the dopant impurity into the substrate 10 using the electrodes 20 as masks; a step of forming a silicon oxide film 38 on the substrate 10 so as to cover the electrodes 20; and a step of forming side wall spacers 42 having the silicon oxide film in the side walls of the gate electrodes 20 by performing anisotropic etching to the silicon oxide film. In the step of forming the silicon oxide film, the silicon oxide film 38 is formed using bistertiary butylamino silane and oxygen as raw materials at a film forming temperature of 500 to 580°C by a thermal CVD method. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

半導体装置の微細化に伴ってチャネル長が短くなると、短チャネル効果が顕著となり、ＭＯＳトランジスタの正常な動作が得られなくなる。短チャネル効果を防止する技術として、近時では、エクステンションソース／ドレイン構造を有する半導体装置が注目されている。 When the channel length is shortened with the miniaturization of the semiconductor device, the short channel effect becomes remarkable and the normal operation of the MOS transistor cannot be obtained. As a technique for preventing the short channel effect, a semiconductor device having an extension source / drain structure has recently attracted attention.

エクステンションソース／ドレイン構造を有する半導体装置の製造方法においては、ゲート電極をマスクとして半導体基板にドーパント不純物を浅く導入することにより浅い不純物拡散領域、即ちエクステンション領域を形成し、この後、ゲート電極の側壁部分にサイドウォールスペーサを形成し、更に、ゲート電極とサイドウォールスペーサとをマスクとして半導体基板にドーパント不純物を導入することにより、深い不純物拡散領域を形成する。 In a manufacturing method of a semiconductor device having an extension source / drain structure, a shallow impurity diffusion region, that is, an extension region is formed by introducing a dopant impurity shallowly into a semiconductor substrate using a gate electrode as a mask, and thereafter, a sidewall of the gate electrode is formed. Sidewall spacers are formed in the portions, and dopant impurities are introduced into the semiconductor substrate using the gate electrode and the sidewall spacers as a mask, thereby forming deep impurity diffusion regions.

浅い不純物拡散領域、即ちエクステンション領域は、電気抵抗が低く、かつ、横方向の不純物プロファイルが急峻であることが重要である。即ち、浅い不純物拡散領域においては、ドーパント不純物ができるだけ拡散しないようにすることが重要である。 It is important that the shallow impurity diffusion region, that is, the extension region, has a low electric resistance and a steep lateral impurity profile. That is, in the shallow impurity diffusion region, it is important to prevent the dopant impurities from diffusing as much as possible.

従来、サイドウォールスペーサを構成するシリコン酸化膜を形成する場合には、例えばＴＥＯＳとＯ₂とを原料として用い、例えば６２０℃の成膜温度で、例えば減圧熱ＣＶＤ法により形成していた。 Conventionally, when forming a silicon oxide film constituting the sidewall spacer, for example, TEOS and O ₂ are used as raw materials, for example, at a film forming temperature of 620 ° C., for example, by a low pressure thermal CVD method.

また、サイドウォールスペーサを構成するシリコン窒化膜を形成する場合には、ジクロロシラン（Di-Chloro-Silane、ＤＣＳ、ＳｉＨ₂Ｃｌ₂）とＮＨ₃とを原料として用い、例えば７００〜８００℃の成膜温度で、例えば減圧熱ＣＶＤ法により形成していた。 When forming a silicon nitride film constituting the sidewall spacer, dichlorosilane (Di-Chloro-Silane, DCS, SiH ₂ Cl ₂ ) and NH ₃ are used as raw materials, for example, at 700 to 800 ° C. At the film temperature, it was formed by, for example, a low pressure thermal CVD method.

シリコン酸化膜やシリコン窒化膜をこのような高温で形成していたのは、このような高温で成膜しないと、良好な膜質のシリコン酸化膜やシリコン窒化膜が得られないと考えられていたためである。例えば、良質なシリコン窒化膜を得ることが可能な成膜温度については、非特許文献１に記載されている。
特開２０００−７７４０３号公報特開平１１−１７２４３９号公報特開２００１−１５６０６５号公報特開２００１−１５６０６３号公報 Brown, W.A et al.:Solid State Technology 22(7), p.51 (1984) David, E.K. et al.: Journal of Applied Physics 77(3), p.1284 (1995) The reason why the silicon oxide film and the silicon nitride film were formed at such a high temperature was that a silicon oxide film and a silicon nitride film having a good film quality could not be obtained unless the film was formed at such a high temperature. It is. For example, Non-Patent Document 1 describes the film formation temperature at which a high-quality silicon nitride film can be obtained.
JP 2000-77403 A Japanese Patent Laid-Open No. 11-172439 Japanese Patent Laid-Open No. 2001-156065 JP 2001-156063 A Brown, WA et al .: Solid State Technology 22 (7), p.51 (1984) David, EK et al .: Journal of Applied Physics 77 (3), p.1284 (1995)

しかしながら、サイドウォールスペーサを構成するシリコン酸化膜やシリコン窒化膜を上記のような高温で成膜すると、浅い不純物拡散領域に導入されたドーパント不純物が拡散してしまい、短チャネル効果が生じやすくなってしまう。また、ゲート電極等からボロンが抜ける、いわゆるボロン抜けの問題が生じ、トランジスタのしきい値電圧のばらつき等を招いてしまう。 However, when the silicon oxide film or silicon nitride film constituting the sidewall spacer is formed at a high temperature as described above, the dopant impurity introduced into the shallow impurity diffusion region diffuses, and the short channel effect is likely to occur. End up. In addition, a problem of so-called boron loss that boron escapes from the gate electrode or the like occurs, resulting in variations in the threshold voltage of the transistor.

ところで、プラズマＣＶＤ法を用いれば、ＳｉＨ₄（モノシラン）とＮＨ₃とを原料とし、２００〜３００℃程度の低い温度でシリコン窒化膜を形成することも可能である（非特許文献２参照）。また、プラズマＣＶＤ法を用いれば、シリコン酸化膜も同様に低い温度で成膜することが可能である。しかしながら、プラズマＣＶＤ法を用いてサイドウォールスペーサを構成するシリコン窒化膜等を形成した場合には、半導体基板にダメージが加わってしまい、また、シリコン窒化膜等に水素が含まれてしまう。サイドウォールスペーサを構成するシリコン窒化膜等に水素が含まれてしまうと、トランジスタのしきい値電圧の変動を招いてしまう。このため、サイドウォールスペーサを構成するシリコン窒化膜等を成膜する際には、プラズマＣＶＤ法を用いることはできなかった。 By the way, if the plasma CVD method is used, it is possible to form a silicon nitride film at a low temperature of about 200 to 300 ° C. using SiH ₄ (monosilane) and NH ₃ as raw materials (see Non-Patent Document 2). In addition, if the plasma CVD method is used, the silicon oxide film can be similarly formed at a low temperature. However, when the silicon nitride film or the like constituting the sidewall spacer is formed by using the plasma CVD method, the semiconductor substrate is damaged and hydrogen is contained in the silicon nitride film or the like. If hydrogen is contained in the silicon nitride film or the like constituting the sidewall spacer, the threshold voltage of the transistor is fluctuated. For this reason, the plasma CVD method cannot be used when forming a silicon nitride film or the like constituting the sidewall spacer.

また、トランジスタを覆う層間絶縁膜を形成した後にＳｉＮより成るキャップ膜やストッパ膜を形成する場合があるが、層間絶縁膜の変形・変質等を避ける必要があるため、キャップ膜やストッパ膜は、比較的低い温度で成膜しなければならなかった。このため、従来は、低い温度での成膜が可能なプラズマＣＶＤ法により、キャップ膜やストッパ膜を形成していた。一方、サイドウォールスペーサを形成する際に用いられるシリコン窒化膜は、上述したように高温の熱ＣＶＤ法により形成されていたため、キャップ膜やストッパ膜を形成する際に用いられる半導体製造装置とサイドウォールスペーサを形成するために用いられる半導体製造装置とを兼ねることはできなかった。このことは、設備投資費用の低減を図るうえでの阻害要因となっていた。 In addition, a cap film or a stopper film made of SiN may be formed after forming an interlayer insulating film covering the transistor, but it is necessary to avoid deformation or alteration of the interlayer insulating film. The film had to be deposited at a relatively low temperature. For this reason, conventionally, the cap film and the stopper film are formed by a plasma CVD method capable of forming a film at a low temperature. On the other hand, since the silicon nitride film used when forming the sidewall spacer was formed by the high temperature thermal CVD method as described above, the semiconductor manufacturing apparatus and the sidewall used when forming the cap film and the stopper film are used. The semiconductor manufacturing apparatus used for forming the spacer could not be used as well. This has been an impediment to reducing capital investment costs.

本発明の目的は、浅い不純物拡散領域等におけるドーパント不純物の拡散を抑制し得る半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a method of manufacturing a semiconductor device that can suppress diffusion of dopant impurities in a shallow impurity diffusion region or the like.

また、本発明の他の目的は、設備投資費用の低減に寄与しうる半導体装置の製造方法を提供することにある。 Another object of the present invention is to provide a method of manufacturing a semiconductor device that can contribute to a reduction in capital investment cost.

上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。 The object is to form a gate electrode on a semiconductor substrate through a gate insulating film, and to introduce a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby the semiconductor substrate on both sides of the gate electrode. Forming an impurity diffusion region therein, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, Forming a sidewall spacer having the silicon oxide film on a side wall portion, wherein the silicon oxide film is formed by using binary butylaminosilane and oxygen as raw materials, The silicon oxide film is formed at a film forming temperature of 500 to 580 ° C. by a thermal CVD method. It is achieved by the method of manufacturing a semiconductor device according to symptoms.

また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ＴＥＯＳと酸素とを原料として用い、熱ＣＶＤ法により、５６０〜５８０℃の成膜温度で、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。 Further, the object is to form a gate electrode on a semiconductor substrate through a gate insulating film, and to introduce a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby forming the gate electrode on both sides of the gate electrode. Forming the impurity diffusion region in the semiconductor substrate; forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode; and anisotropically etching the silicon oxide film to thereby form the gate Forming a sidewall spacer having the silicon oxide film on the side wall portion of the electrode, wherein the silicon oxide film forming step uses TEOS and oxygen as raw materials, The silicon oxide film is formed by a CVD method at a film formation temperature of 560 to 580 ° C. It is achieved by the method of manufacture.

また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、シランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、６００〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。 Further, the object is to form a gate electrode on a semiconductor substrate through a gate insulating film, and to introduce a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby forming the gate electrode on both sides of the gate electrode. Forming the impurity diffusion region in the semiconductor substrate; forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode; and anisotropically etching the silicon oxide film to thereby form the gate Forming a sidewall spacer having the silicon oxide film on the side wall portion of the electrode, wherein the silicon oxide film is formed using silane and nitrous oxide as raw materials. The silicon oxide film is formed by a thermal CVD method at a film forming temperature of 600 to 700 ° C. and a film forming time of 15 minutes or less. Is achieved by the method of manufacturing a semiconductor device, characterized in that.

また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ＴＥＯＳとオゾンとを原料として用い、熱ＣＶＤ法により、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。 Further, the object is to form a gate electrode on a semiconductor substrate through a gate insulating film, and to introduce a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby forming the gate electrode on both sides of the gate electrode. Forming the impurity diffusion region in the semiconductor substrate; forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode; and anisotropically etching the silicon oxide film to thereby form the gate Forming a sidewall spacer having the silicon oxide film on a side wall portion of the electrode, wherein the silicon oxide film is formed by using TEOS and ozone as raw materials. By the CVD method, the silicon film is formed by the CVD method at a film forming temperature of 480 to 500 ° C. and a film forming time of 30 minutes or less. It is accomplished by the method of manufacturing a semiconductor device, which comprises forming a monolayer.

また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ジシランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。 Further, the object is to form a gate electrode on a semiconductor substrate through a gate insulating film, and to introduce a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby forming the gate electrode on both sides of the gate electrode. Forming the impurity diffusion region in the semiconductor substrate; forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode; and anisotropically etching the silicon oxide film to thereby form the gate Forming a sidewall spacer having the silicon oxide film on a side wall portion of the electrode, wherein the silicon oxide film is formed using disilane and nitrous oxide as raw materials. The silicon film is deposited by a CVD method at a film formation temperature of 500 to 530 ° C. and a film formation time of 30 minutes or less by a thermal CVD method. It is achieved by a method of manufacturing a semiconductor device and forming a phosphorylation film.

また、上記目的は、少なくともシリコンと窒素とを含む化合物より成る第１の原料と、分子中に窒素原子を複数含む化合物より成る第２の原料とを用いて、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成る絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法により達成される。 Further, the object is to provide an insulating material made of SiN, SiCN or SiOCN by using a first raw material made of a compound containing at least silicon and nitrogen and a second raw material made of a compound containing a plurality of nitrogen atoms in the molecule. This is achieved by a method for manufacturing a semiconductor device, comprising the step of forming a film.

以上の通り、本発明によれば、ＢＴＢＡＳとＯ₂とを原料として用い、５００〜５８０℃という比較的低い成膜温度で、サイドウォールスペーサを構成するシリコン酸化膜を熱ＣＶＤ法により形成する。また、本発明によれば、ＴＥＯＳとＯ₂とを原料として用い、５６０〜５８０℃の成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成する。シリコン酸化膜を比較的低い温度で成膜するため、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域及びポケット領域においてドーパント不純物が拡散してしまうのを抑制することができる。 As described above, according to the present invention, the silicon oxide film constituting the sidewall spacer is formed by the thermal CVD method at a relatively low film formation temperature of 500 to 580 ° C. using BTBAS and O ₂ as raw materials. According to the present invention, a silicon oxide film is formed by a thermal CVD method using TEOS and O ₂ as raw materials at a film forming temperature of 560 to 580 ° C. Since the silicon oxide film is formed at a relatively low temperature, it is possible to suppress diffusion of dopant impurities in the impurity diffusion region and the pocket region constituting the shallow region of the extension source / drain structure.

また、本発明によれば、シランと亜酸化窒素とを原料として用い、６００〜７００℃の成膜温度、１５分以下の成膜時間で、サイドウォールスペーサを構成するシリコン酸化膜を熱ＣＶＤ法により形成する。成膜時間が比較的短いため、浅い不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することが可能である。 Further, according to the present invention, the silicon oxide film constituting the sidewall spacer is formed by a thermal CVD method using silane and nitrous oxide as raw materials at a film forming temperature of 600 to 700 ° C. and a film forming time of 15 minutes or less. To form. Since the film formation time is relatively short, it is possible to suppress diffusion of dopant impurities in the shallow impurity diffusion region and the pocket region.

また、本発明によれば、ＴＥＯＳとＯ₃とを原料として用い、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、サイドウォールスペーサを構成するシリコン酸化膜を熱ＣＶＤ法により形成する。また、本発明によれば、ジシランとＮ₂Ｏとを原料として用い、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成する。成膜温度が比較的低いのみならず、成膜時間も短いため、浅い不純物拡散領域及びポケット領域における不純物の拡散をより抑制することが可能となる。 Further, according to the present invention, TEOS and O ₃ are used as raw materials, and a silicon oxide film constituting the sidewall spacer is formed by a thermal CVD method at a film formation temperature of 480 to 500 ° C. and a film formation time of 30 minutes or less. Form. According to the present invention, a silicon oxide film is formed by a thermal CVD method using disilane and N ₂ O as raw materials at a film formation temperature of 500 to 530 ° C. and a film formation time of 30 minutes or less. Not only the film formation temperature is relatively low, but also the film formation time is short, so that it is possible to further suppress impurity diffusion in the shallow impurity diffusion region and the pocket region.

また、本発明によれば、ＢＴＢＡＳとＮＨ₃とを原料として用い、５５０〜５８０℃という比較的低い成膜温度で、サイドウォールスペーサを構成するシリコン窒化膜を熱ＣＶＤ法により形成する。シリコン窒化膜を比較的低い温度で成膜するため、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域及びポケット領域においてドーパント不純物が拡散してしまうのを抑制することができる。 According to the present invention, the silicon nitride film constituting the sidewall spacer is formed by the thermal CVD method at a relatively low film formation temperature of 550 to 580 ° C. using BTBAS and NH ₃ as raw materials. Since the silicon nitride film is formed at a relatively low temperature, it is possible to suppress diffusion of dopant impurities in the impurity diffusion region and the pocket region constituting the shallow region of the extension source / drain structure.

また、本発明によれば、シランとＮＨ₃とを原料として用い、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、サイドウォールスペーサを構成するシリコン窒化膜を熱ＣＶＤ法により形成する。成膜時間が比較的短いため、エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することができる。 Further, according to the present invention, the silicon nitride film constituting the sidewall spacer is formed by a thermal CVD method using silane and NH ₃ as raw materials at a film formation temperature of 650 to 700 ° C. and a film formation time of 15 minutes or less. Form. Since the film formation time is relatively short, it is possible to suppress diffusion of dopant impurities in the impurity diffusion region and the pocket region constituting the shallow region of the extension source / drain.

また、本発明によれば、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、シリコン窒化膜を形成するため、シリコン窒化膜を比較的低い成膜温度で形成することができる。このため、本実施形態によれば、エクステンションソース／ドレイン構造の浅い不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することができる。このため、短チャネル効果及びトランジスタの電流駆動力の低下を防止することができ、またロールオフ耐性を向上することができる。従って、本発明によれば、良好な電気的特性を有する微細な半導体装置を提供することができる。 In addition, according to the present invention, a silicon nitride film is formed using a raw material made of a compound containing silicon and nitrogen and a raw material made of a compound containing a plurality of nitrogen atoms in the molecule. It can be formed at a low film formation temperature. For this reason, according to the present embodiment, it is possible to suppress diffusion of dopant impurities in shallow impurity diffusion regions and pocket regions of the extension source / drain structure. For this reason, it is possible to prevent the short channel effect and the decrease in the current driving capability of the transistor, and to improve the roll-off resistance. Therefore, according to the present invention, a fine semiconductor device having good electrical characteristics can be provided.

また、本発明によれば、比較的低い温度でＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を熱ＣＶＤ法やプラズマＣＶＤ法により形成することができるため、キャップ膜やストッパ膜を形成する際に用いる半導体製造装置とサイドウォールスペーサを形成する際に用いられる半導体製造装置とを兼ねることができる。このため、本発明によれば、設備投資費用を低減することができ、また、プロセスの単純化を図ることができる。 Further, according to the present invention, a cap film or stopper film made of SiN, SiCN, or SiOCN can be formed by a thermal CVD method or a plasma CVD method at a relatively low temperature. The semiconductor manufacturing apparatus used for the semiconductor device and the semiconductor manufacturing apparatus used when forming the side wall spacer can be combined. For this reason, according to the present invention, the capital investment cost can be reduced, and the process can be simplified.

［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法を図１乃至図１２を用いて説明する。図１乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。 [First Embodiment]
A method for fabricating a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 8 are process cross-sectional views illustrating the semiconductor device manufacturing method according to the present embodiment.

まず、図１（ａ）に示すように、例えばシリコンより成る半導体基板１０に、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。 First, as shown in FIG. 1A, an element isolation region 12 for defining an element region is formed on a semiconductor substrate 10 made of, for example, silicon. The element isolation region 12 can be formed by, for example, an STI (Shallow Trench Isolation) method.

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。 Next, a photoresist film (not shown) is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ＮＭＯＳトランジスタが形成される領域１４ｎを開口する開口部（図示せず）を形成する。 Next, using a photolithography technique, an opening (not shown) that opens the region 14n where the NMOS transistor is formed is formed in the photoresist film.

次に、フォトレジスト膜をマスクとして、ｐ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタが形成される領域１４ｎにおける半導体基板１０内に、ｐ形ウェル１６ｐを形成する。 Next, a p-type well 16p is formed in the semiconductor substrate 10 in the region 14n where the NMOS transistor is formed by introducing p-type dopant impurities using the photoresist film as a mask.

この後、フォトレジスト膜を剥離する。 Thereafter, the photoresist film is peeled off.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ＰＭＯＳトランジスタが形成される領域１４ｐを開口する開口部（図示せず）を形成する。 Next, an opening (not shown) that opens the region 14p where the PMOS transistor is formed is formed in the photoresist film by using a photolithography technique.

次に、フォトレジスト膜をマスクとして、ｎ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタが形成される領域１４ｐにおける半導体基板１０内に、ｎ形ウェル１６ｎを形成する。 Next, an n-type well 16n is formed in the semiconductor substrate 10 in the region 14p where the PMOS transistor is formed by introducing an n-type dopant impurity using the photoresist film as a mask.

次に、全面に、膜厚１．２ｎｍのゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、例えば熱酸化法により形成することできる。 Next, a gate insulating film 18 having a thickness of 1.2 nm is formed on the entire surface. The gate insulating film 18 can be formed by, for example, a thermal oxidation method.

次に、全面に、膜厚１００ｎｍのポリシリコン膜を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極の形状にパターニングする。パターニングの際には、例えば異方性エッチングを用いる。こうして、ポリシリコンより成るゲート電極２０が形成される。 Next, a 100 nm-thickness polysilicon film is formed on the entire surface. Thereafter, the polysilicon film is patterned into the shape of the gate electrode by using a photolithography technique. For patterning, for example, anisotropic etching is used. Thus, the gate electrode 20 made of polysilicon is formed.

次に、図１（ｂ）に示すように、例えばスピンコート法により、全面に、フォトレジスト膜２２を形成する。 Next, as shown in FIG. 1B, a photoresist film 22 is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜２２に、ＮＭＯＳトランジスタが形成される領域１４ｎを開口する開口部２４を形成する。 Next, using the photolithography technique, an opening 24 is formed in the photoresist film 22 to open the region 14n where the NMOS transistor is to be formed.

次に、例えばイオン注入法により、フォトレジスト膜２４とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内にｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＩｎを用いることができる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶとし、ドーズ量を５×１０¹³ｃｍ^-2とする。こうして、ゲート電極２０の両側の半導体基板１０内に、ｐ型のポケット領域２６が形成される（図２（ａ）参照）。 Next, for example, by ion implantation, p-type dopant impurities are introduced into the semiconductor substrate 10 on both sides of the gate electrode 20 using the photoresist film 24 and the gate electrode 20 as a mask. For example, In can be used as the p-type dopant impurity. The ion implantation conditions are, for example, an acceleration energy of 50 keV and a dose amount of 5 × 10 ¹³ cm ⁻² . In this way, p-type pocket regions 26 are formed in the semiconductor substrate 10 on both sides of the gate electrode 20 (see FIG. 2A).

なお、ここでは、ｐ型のドーパント不純物としてＩｎを用いる場合を例に説明したが、ｐ型のドーパント不純物はＩｎに限定されるものではなく、例えばＢを用いてもよい。ｐ型のドーパント不純物としてＢを用いる場合、加速エネルギーは例えば５ｋｅＶとし、ドーズ量は例えば５×１０¹³ｃｍ^-2とする。 Here, the case where In is used as the p-type dopant impurity has been described as an example. However, the p-type dopant impurity is not limited to In, and for example, B may be used. When B is used as the p-type dopant impurity, the acceleration energy is, for example, 5 keV, and the dose amount is, for example, 5 × 10 ¹³ cm ⁻² .

次に、例えばイオン注入法により、フォトレジスト膜２２とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内に、ｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＡｓを用いることができる。イオン注入条件は、例えば、加速エネルギーを５ｋｅＶとし、ドーズ量を１×１０¹⁵ｃｍ^-2とする。 Next, for example, by ion implantation, n-type dopant impurities are introduced into the semiconductor substrate 10 on both sides of the gate electrode 20 using the photoresist film 22 and the gate electrode 20 as a mask. As the n-type dopant impurity, for example, As can be used. The ion implantation conditions are, for example, an acceleration energy of 5 keV and a dose of 1 × 10 ¹⁵ cm ⁻² .

この後、フォトレジスト膜２２を剥離する。 Thereafter, the photoresist film 22 is peeled off.

こうして、ゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、即ちエクステンション領域が形成される（図２（ｂ）参照）。 In this way, impurity diffusion regions 28 that form shallow regions of the extension source / drain structure, that is, extension regions are formed in the semiconductor substrate 10 on both sides of the gate electrode 20 (see FIG. 2B).

次に、例えばスピンコート法により、全面に、フォトレジスト膜３０を形成する。 Next, a photoresist film 30 is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜３０に、ＰＭＯＳトランジスタが形成される領域１４ｐを開口する開口部３２を形成する。 Next, using the photolithography technique, an opening 32 is formed in the photoresist film 30 to open the region 14p where the PMOS transistor is to be formed.

次に、例えばイオン注入法により、フォトレジスト膜３０とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内にｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＳｂを用いることができる。イオン注入条件は、例えば、加速エネルギーを６０ｋｅＶとし、ドーズ量を５×１０¹³ｃｍ^-2とする。こうして、ゲート電極２０の両側の半導体基板１０内に、ｎ型のポケット領域３４が形成される（図３（ａ）参照）。 Next, an n-type dopant impurity is introduced into the semiconductor substrate 10 on both sides of the gate electrode 20 by, eg, ion implantation, using the photoresist film 30 and the gate electrode 20 as a mask. As the n-type dopant impurity, for example, Sb can be used. The ion implantation conditions are, for example, an acceleration energy of 60 keV and a dose of 5 × 10 ¹³ cm ⁻² . Thus, n-type pocket regions 34 are formed in the semiconductor substrate 10 on both sides of the gate electrode 20 (see FIG. 3A).

次に、例えばイオン注入法により、フォトレジスト膜３０とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内に、ｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＢを用いることができる。イオン注入条件は、例えば、加速エネルギーを１ｋｅＶとし、ドーズ量を１×１０¹⁵ｃｍ^-2とする。 Next, a p-type dopant impurity is introduced into the semiconductor substrate 10 on both sides of the gate electrode 20 by, for example, ion implantation, using the photoresist film 30 and the gate electrode 20 as a mask. For example, B can be used as the p-type dopant impurity. The ion implantation conditions are, for example, an acceleration energy of 1 keV and a dose of 1 × 10 ¹⁵ cm ⁻² .

この後、フォトレジスト膜３０を剥離する。 Thereafter, the photoresist film 30 is peeled off.

こうして、ゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域３６、即ちエクステンション領域が形成される（図３（ｂ）参照）。 In this way, impurity diffusion regions 36 that form shallow regions of the extension source / drain structure, that is, extension regions are formed in the semiconductor substrate 10 on both sides of the gate electrode 20 (see FIG. 3B).

次に、図４（ａ）に示すように、全面に、例えば減圧熱ＣＶＤ法により、膜厚１０〜３０ｎｍのシリコン酸化膜３８を形成する。原料としては、ＢＴＢＡＳ（Bis (Tertiary-butylamino) Silane、ビスターシャルブチルアミノシラン）とＯ₂とを用いる。成膜温度は、例えば５００〜５８０℃とする。成膜室内の圧力は、例えば１０〜６０Ｐａとする。ＢＴＢＡＳの流量は、例えば２０〜６０ｓｃｃｍとする。Ｏ₂の流量は、例えば８０〜２４０ｓｃｃｍとする。成膜時間は、例えば５〜２０分とする。成膜温度を低めに設定する場合、又は、成膜室内の圧力を低めに設定する場合には、成膜時間を長めに設定する。 Next, as shown in FIG. 4A, a silicon oxide film 38 having a thickness of 10 to 30 nm is formed on the entire surface by, eg, low pressure thermal CVD. As a raw material, BTBAS (Bis (Tertiary-butylamino ) Silane, Bicester-tert-butyl amino silane) and used and O _2. The film forming temperature is set to 500 to 580 ° C., for example. The pressure in the film forming chamber is, for example, 10 to 60 Pa. The flow rate of BTBAS is, for example, 20 to 60 sccm. The flow rate of O ₂ is, for example, 80 to 240 sccm. The film formation time is, for example, 5 to 20 minutes. When the film forming temperature is set lower or when the pressure in the film forming chamber is set lower, the film forming time is set longer.

なお、ここでは、シリコン酸化膜３８を減圧熱ＣＶＤ法を用いて形成する場合を例に説明したが、シリコン酸化膜３８の形成方法は、減圧熱ＣＶＤ法に限定されるものではない。例えば常圧熱ＣＶＤ法などを用いてもよい。但し、減圧熱ＣＶＤ法を用いた場合の方が、常圧熱ＣＶＤ方を用いた場合と比較して、ステップカバレージの良好なシリコン酸化膜３８が得られる傾向がある。 Although the case where the silicon oxide film 38 is formed by using the low pressure thermal CVD method has been described as an example here, the method of forming the silicon oxide film 38 is not limited to the low pressure thermal CVD method. For example, atmospheric pressure CVD may be used. However, the silicon oxide film 38 with good step coverage tends to be obtained when the low pressure thermal CVD method is used, compared with the case where the normal pressure thermal CVD method is used.

次に、図４（ｂ）に示すように、全面に、例えば減圧熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜４０を形成する。原料としては、ＢＴＢＡＳとＮＨ₃（アンモニア）とを用いる。成膜温度は、例えば５５０〜５８０℃とする。成膜室内の圧力は、例えば５０〜３００Ｐａとする。ＢＴＢＡＳの流量は、３０〜１００ｓｃｃｍとする。ＮＨ₃の流量は、例えば１２０〜４００ｓｃｃｍとする。成膜時間は、例えば４０〜２４０分とする。成膜温度を低めに設定する場合、又は、成膜室内の圧力を低めに設定する場合には、成膜時間を長めに設定する。 Next, as shown in FIG. 4B, a silicon nitride film 40 having a thickness of 40 to 80 nm is formed on the entire surface by, eg, low pressure thermal CVD. BTBAS and NH ₃ (ammonia) are used as raw materials. The film forming temperature is set to 550 to 580 ° C., for example. The pressure in the film forming chamber is, for example, 50 to 300 Pa. The flow rate of BTBAS is 30 to 100 sccm. The flow rate of NH ₃ is set to 120 to 400 sccm, for example. The film formation time is, for example, 40 to 240 minutes. When the film forming temperature is set lower or when the pressure in the film forming chamber is set lower, the film forming time is set longer.

なお、ここでは、シリコン窒化膜４０を減圧熱ＣＶＤ法を用いて形成する場合を例に説明したが、シリコン窒化膜４０の形成方法は、減圧熱ＣＶＤ法に限定されるものではない。例えば常圧熱ＣＶＤ法などを用いてもよい。但し、減圧熱ＣＶＤ法を用いた場合の方が、常圧熱ＣＶＤ法を用いた場合と比較して、ステップカバレージの良好なシリコン窒化膜４０が得られる傾向がある。 Here, the case where the silicon nitride film 40 is formed by using the low pressure thermal CVD method has been described as an example, but the method of forming the silicon nitride film 40 is not limited to the low pressure thermal CVD method. For example, atmospheric pressure CVD may be used. However, the silicon nitride film 40 with good step coverage tends to be obtained when the reduced pressure thermal CVD method is used, compared to the case where the atmospheric pressure thermal CVD method is used.

次に、図５（ａ）に示すように、シリコン窒化膜４０及びシリコン酸化膜３８を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、図５（ｂ）に示すように、ゲート電極２０の側壁部分に、シリコン酸化膜３８とシリコン窒化膜４０とから成る積層構造のサイドウォールスペーサ４２が形成される。 Next, as shown in FIG. 5A, the silicon nitride film 40 and the silicon oxide film 38 are anisotropically etched. As an etching gas, for example, hydrofluorocarbon is used. Thus, as shown in FIG. 5B, the side wall spacer 42 having a laminated structure composed of the silicon oxide film 38 and the silicon nitride film 40 is formed on the side wall portion of the gate electrode 20.

次に、例えばスピンコート法により、全面に、フォトレジスト膜４４を形成する。 Next, a photoresist film 44 is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜４４に、ＮＭＯＳトランジスタが形成される領域１４ｎを開口する開口部４６を形成する。 Next, using the photolithography technique, an opening 46 is formed in the photoresist film 44 to open the region 14n where the NMOS transistor is to be formed.

次に、図６（ｂ）に示すように、例えばイオン注入法により、フォトレジスト膜４４、ゲート電極２０及びサイドウォールスペーサ４２をマスクとして、半導体基板１０内にｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＡｓ又はＰを用いることができる。イオン注入条件は、例えば、加速エネルギーを６ｋｅＶとし、ドーズ量を１×１０¹⁶ｃｍ^-2とする。 Next, as shown in FIG. 6B, an n-type dopant impurity is introduced into the semiconductor substrate 10 by ion implantation, for example, using the photoresist film 44, the gate electrode 20 and the sidewall spacer 42 as a mask. For example, As or P can be used as the n-type dopant impurity. The ion implantation conditions are, for example, an acceleration energy of 6 keV and a dose amount of 1 × 10 ¹⁶ cm ⁻² .

こうして、側壁部分にサイドウォールスペーサ４２が形成されたゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を構成するｎ型の不純物拡散領域４８が形成される（図６（ｂ）参照）。深い不純物拡散領域４８は、浅い不純物拡散領域２８よりキャリア濃度が高くなるように形成される。浅い不純物拡散領域２８と深い不純物拡散領域４８とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層５０が構成される。 Thus, the n-type impurity diffusion region 48 constituting the deep region of the extension source / drain structure is formed in the semiconductor substrate 10 on both sides of the gate electrode 20 having the sidewall spacer 42 formed on the sidewall portion (FIG. 6). (See (b)). The deep impurity diffusion region 48 is formed so that the carrier concentration is higher than that of the shallow impurity diffusion region 28. The shallow impurity diffusion region 28 and the deep impurity diffusion region 48 constitute a source / drain diffusion layer 50 having an extension source / drain structure.

この後、フォトレジスト膜４４を剥離する。 Thereafter, the photoresist film 44 is peeled off.

次に、例えばスピンコート法により、全面に、フォトレジスト膜５２を形成する。 Next, a photoresist film 52 is formed on the entire surface by, eg, spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に、ＰＭＯＳトランジスタが形成される領域１４ｐを開口する開口部５４を形成する。 Next, an opening 54 is formed in the photoresist film 52 to open the region 14p where the PMOS transistor is to be formed by using a photolithography technique.

次に、例えばイオン注入法により、フォトレジスト膜５２、ゲート電極２０及びサイドウォールスペーサ４２をマスクとして、半導体基板２０内にｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＢを用いることができる。イオン注入条件は、例えば、加速エネルギーを８ｋｅＶとし、ドーズ量を５×１０¹⁵ｃｍ^-2とする。 Next, a p-type dopant impurity is introduced into the semiconductor substrate 20 by, eg, ion implantation using the photoresist film 52, the gate electrode 20 and the sidewall spacers 42 as a mask. For example, B can be used as the p-type dopant impurity. The ion implantation conditions are, for example, an acceleration energy of 8 keV and a dose amount of 5 × 10 ¹⁵ cm ⁻² .

こうして、側壁部分にサイドウォールスペーサ４２が形成されたゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を構成するｐ型の不純物拡散領域５６が形成される（図７（ａ）参照）。深い不純物拡散領域５６は、浅い不純物拡散領域３６よりキャリア濃度が高くなるように形成される。浅い不純物拡散領域３６と深い不純物拡散領域５６とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層５８が構成される。 Thus, the p-type impurity diffusion region 56 constituting the deep region of the extension source / drain structure is formed in the semiconductor substrate 10 on both sides of the gate electrode 20 having the sidewall spacer 42 formed on the sidewall portion (FIG. 7). (See (a)). The deep impurity diffusion region 56 is formed so that the carrier concentration is higher than that of the shallow impurity diffusion region 36. The shallow impurity diffusion region 36 and the deep impurity diffusion region 56 constitute a source / drain diffusion layer 58 having an extension source / drain structure.

この後、フォトレジスト膜５２を剥離する。 Thereafter, the photoresist film 52 is peeled off.

次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、ソース／ドレイン拡散層５０、５８に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理は、例えば１０００℃以上の短時間アニールとする。 Next, heat treatment for activating dopant impurities introduced into the source / drain diffusion layers 50 and 58 is performed by, for example, RTA (Rapid Thermal Annealing). The heat treatment is, for example, short-time annealing at 1000 ° C. or higher.

次に、図７（ｂ）に示すように、全面に、例えばスパッタ法により、例えばＣｏより成る金属膜６０を形成する、金属膜６０の膜厚は、例えば５ｎｍ以上とする。 Next, as shown in FIG. 7B, a metal film 60 made of, eg, Co is formed on the entire surface by, eg, sputtering, and the thickness of the metal film 60 is, eg, 5 nm or more.

次に、熱処理を行うことにより、金属膜６０のＣｏと半導体基板１０のＳｉとを反応させる。こうして、例えばコバルトシリサイド膜が形成される。この後、Ｓｉと反応しなかった金属膜６０を除去する。こうして、コバルトシリサイドよりなるソース／ドレイン電極６２が形成される（図８参照）。 Next, heat treatment is performed to react Co in the metal film 60 and Si in the semiconductor substrate 10. Thus, for example, a cobalt silicide film is formed. Thereafter, the metal film 60 that has not reacted with Si is removed. Thus, source / drain electrodes 62 made of cobalt silicide are formed (see FIG. 8).

こうしてＮＭＯＳトランジスタ６４ｎとＰＭＯＳトランジスタ６４ｐとを有する本実施形態による半導体装置が製造される。 Thus, the semiconductor device according to the present embodiment having the NMOS transistor 64n and the PMOS transistor 64p is manufactured.

本実施形態による半導体装置の製造方法は、ＢＴＢＡＳとＯ₂とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、シリコン酸化膜３８を形成すること、また、ＢＴＢＡＳとＮＨ₃とを原料として用い、熱ＣＶＤ法により、５５０〜５８０℃の成膜温度で、シリコン窒化膜４０を形成することに主な特徴がある。 In the method of manufacturing the semiconductor device according to the present embodiment, the silicon oxide film 38 is formed at a film formation temperature of 500 to 580 ° C. by thermal CVD using BTBAS and O ₂ as raw materials. ₃ is used as a raw material, and the main feature is that the silicon nitride film 40 is formed at a film formation temperature of 550 to 580 ° C. by a thermal CVD method.

従来は、サイドウォールスペーサ４２を形成するためのシリコン酸化膜やシリコン窒化膜は高い温度で成膜されていたため、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６においてドーパント不純物が拡散してしまい、必ずしも良好な電気的特性を有するトランジスタを形成することができなかった。また、同様に、ポケット領域２６、３４においてもドーパント不純物が拡散してしまい、トランジスタの電流駆動力が低くなってしまう傾向があった。一方、プラズマＣＶＤ法を用いれば、シリコン酸化膜やシリコン窒化膜を比較的低温で成膜し得るが、プラズマＣＶＤ法を用いた場合には、半導体基板１０にダメージが加わり、また、シリコン酸化膜やシリコン窒化膜に水素が含まれてしまう。このため、プラズマＣＶＤ法を用いた場合には、トランジスタのしきい値電圧の変動を招いてしまう。従って、プラズマＣＶＤ法を用いてシリコン酸化膜やシリコン窒化膜を成膜した場合には、良好な電気的特性を有するエクステンションソース／ドレイン構造のトランジスタを形成することは困難であった。 Conventionally, silicon oxide films and silicon nitride films for forming the sidewall spacers 42 are formed at a high temperature, so that dopant impurities are present in the impurity diffusion regions 28 and 36 constituting the shallow region of the extension source / drain structure. A transistor having good electrical characteristics could not always be formed due to diffusion. Similarly, the dopant impurities also diffuse in the pocket regions 26 and 34, and the current driving capability of the transistor tends to decrease. On the other hand, if the plasma CVD method is used, a silicon oxide film or a silicon nitride film can be formed at a relatively low temperature. However, if the plasma CVD method is used, the semiconductor substrate 10 is damaged, and the silicon oxide film In addition, hydrogen is contained in the silicon nitride film. For this reason, when the plasma CVD method is used, the threshold voltage of the transistor fluctuates. Therefore, when a silicon oxide film or a silicon nitride film is formed using the plasma CVD method, it is difficult to form a transistor having an extension source / drain structure having good electrical characteristics.

これに対し、本実施形態では、ＢＴＢＡＳとＯ₂とを原料として用い、５００〜５８０℃という比較的低い成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成し、また、ＢＴＢＡＳとＮＨ₃とを原料として用い、５５０〜５８０℃という比較的低い成膜温度で、シリコン窒化膜を熱ＣＶＤ法により形成する。このため、本実施形態によれば、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６やポケット領域２６、３４においてドーパント不純物が拡散してしまうのを抑制することができる。特に、ＮＭＯＳトランジスタ６４ｎのポケット領域２６に導入するドーパント不純物としてＢを用いた場合や、ＰＭＯＳトランジスタ６４ｐの浅い不純物拡散領域３６に導入するドーパント不純物としてＢを用いた場合には、ドーパント不純物の拡散を抑制する顕著な効果が得られる。従って、本実施形態によれば、エクステンションソース／ドレイン構造及びポケット構造を有する良好な電気的特性を有するトランジスタを形成することができ、ひいては電気的特性の極めて良好な微細な半導体装置を提供することができる。 On the other hand, in the present embodiment, BTBAS and O ₂ are used as raw materials, a silicon oxide film is formed by a thermal CVD method at a relatively low film formation temperature of 500 to 580 ° C., and BTBAS and NH ₃ As a raw material, a silicon nitride film is formed by a thermal CVD method at a relatively low film formation temperature of 550 to 580 ° C. For this reason, according to the present embodiment, it is possible to prevent the dopant impurities from diffusing in the impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 constituting the shallow region of the extension source / drain structure. In particular, when B is used as a dopant impurity to be introduced into the pocket region 26 of the NMOS transistor 64n, or when B is used as a dopant impurity to be introduced into the shallow impurity diffusion region 36 of the PMOS transistor 64p, diffusion of the dopant impurity is performed. The remarkable effect which suppresses is acquired. Therefore, according to this embodiment, it is possible to form a transistor having an extension source / drain structure and a pocket structure having good electrical characteristics, and thus to provide a fine semiconductor device having extremely good electrical characteristics. Can do.

（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について、図９乃至図１２を用いて説明する。 (Evaluation results)
Next, the evaluation results of the semiconductor device manufacturing method according to the present embodiment will be explained with reference to FIGS.

まず、ＰＭＯＳトランジスタ６４ｐにおけるＢの濃度分布について図９を用いて説明する。図９は、ＰＭＯＳトランジスタにおけるＢの濃度分布を示すグラフである。なお、Ｂの濃度分布は、ＳＩＭＳ（Secondary Ion Mass Spectrometry、二次イオン質量分析装置）を用いて測定した。 First, the B concentration distribution in the PMOS transistor 64p will be described with reference to FIG. FIG. 9 is a graph showing the concentration distribution of B in the PMOS transistor. The concentration distribution of B was measured using SIMS (Secondary Ion Mass Spectrometry).

図９における太い実線は、本実施形態の場合、即ちＢＴＢＡＳとＯ₂とを原料として用い、５３０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜３８を形成し、ＢＴＢＡＳとＮＨ₃とを原料として用い、５８０℃の成膜温度で熱ＣＶＤ法によりシリコン窒化膜４０を形成した後におけるＢの濃度分布を示している。 The thick solid line in FIG. 9 indicates that in the case of this embodiment, that is, using BTBAS and O ₂ as raw materials, a silicon oxide film 38 is formed by thermal CVD at a film formation temperature of 530 ° C., and BTBAS and NH ₃ are The concentration distribution of B after forming the silicon nitride film 40 by thermal CVD at a film forming temperature of 580 ° C. as a raw material is shown.

図９における点線は、従来の半導体装置の製造方法の場合、即ち、ＴＥＯＳとＯ₂とを原料として用い、６２０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜を形成し、ジクロロシランとＮＨ₃とを原料として用い、７００℃の成膜温度で、熱ＣＶＤ法によりシリコン窒化膜を形成した後におけるＢの濃度分布を示している。 The dotted line in FIG. 9 shows the case of a conventional method for manufacturing a semiconductor device, that is, a silicon oxide film is formed by thermal CVD at a film forming temperature of 620 ° C. using TEOS and O ₂ as a raw material. The concentration distribution of B after forming a silicon nitride film by thermal CVD at a film forming temperature of 700 ° C. using NH ₃ as a raw material is shown.

図９における細い実線は、ゲート電極２０をマスクとして半導体基板１０にＢを注入した直後におけるＢの濃度分布を示している。 A thin solid line in FIG. 9 indicates a B concentration distribution immediately after B is implanted into the semiconductor substrate 10 using the gate electrode 20 as a mask.

図９から分かるように、従来の半導体装置では、Ｂを注入した直後におけるＢの濃度分布と成膜後におけるＢの濃度分布とを比較すると、Ｂの濃度分布は若干変化している。 As can be seen from FIG. 9, in the conventional semiconductor device, when the B concentration distribution immediately after the implantation of B is compared with the B concentration distribution after the film formation, the B concentration distribution slightly changes.

これに対し、本実施形態による半導体装置では、Ｂを注入した直後におけるＢの濃度分布と成膜後におけるＢの濃度分布とを比較すると、Ｂの濃度分布は殆ど変化していない。 On the other hand, in the semiconductor device according to the present embodiment, when the B concentration distribution immediately after the implantation of B is compared with the B concentration distribution after film formation, the B concentration distribution hardly changes.

このことから、本実施形態によれば、シリコン酸化膜３８とシリコン窒化膜４０とを形成する際におけるＢの拡散を抑制し得ることが分かる。 From this, it can be seen that according to the present embodiment, B diffusion during formation of the silicon oxide film 38 and the silicon nitride film 40 can be suppressed.

次に、ＮＭＯＳトランジスタ６４ｎにおけるＡｓの濃度分布について図１０を用いて説明する。図１０は、ＮＭＯＳトランジスタにおけるＡｓの濃度分布を示すグラフである。Ａｓの濃度分布は、ＳＩＭＳを用いて測定した。 Next, the As concentration distribution in the NMOS transistor 64n will be described with reference to FIG. FIG. 10 is a graph showing the concentration distribution of As in the NMOS transistor. The concentration distribution of As was measured using SIMS.

図１０における太い実線は、本実施形態の場合、即ち、即ちＢＴＢＡＳとＯ₂とを原料として用い、５３０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜３８を形成し、ＢＴＢＡＳとＮＨ₃とを原料として用い、５８０℃の成膜温度で熱ＣＶＤ法によりシリコン窒化膜４０を形成した後におけるＡｓの濃度分布を示している。 The thick solid line in FIG. 10 indicates that in the case of this embodiment, that is, that is, using BTBAS and O ₂ as raw materials, the silicon oxide film 38 is formed by thermal CVD at a film forming temperature of 530 ° C., and BTBAS and NH ₃ The As concentration distribution after forming the silicon nitride film 40 by the thermal CVD method at a film forming temperature of 580 ° C. is used.

図１０における点線は、従来の半導体装置の製造方法の場合、即ち、ＴＥＯＳとＯ₂とを原料として用い、６２０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜を形成し、ジクロロシランとＮＨ₃とを原料として用い、７００℃の成膜温度で、熱ＣＶＤ法によりシリコン窒化膜を形成した後におけるＡｓの濃度分布を示している。 The dotted line in FIG. 10 shows the case of a conventional semiconductor device manufacturing method, that is, a silicon oxide film is formed by thermal CVD at a film forming temperature of 620 ° C. using TEOS and O ₂ as a raw material. The concentration distribution of As after forming a silicon nitride film by thermal CVD at a film forming temperature of 700 ° C. using NH ₃ as a raw material is shown.

図１０における細い実線は、ゲート電極２０をマスクとして半導体基板１０にＡｓを注入した直後におけるＡｓの濃度分布を示している。 A thin solid line in FIG. 10 indicates the concentration distribution of As immediately after As is implanted into the semiconductor substrate 10 using the gate electrode 20 as a mask.

図１０から分かるように、従来の半導体装置では、Ａｓを注入した直後におけるＡｓの濃度分布と成膜後におけるＡｓの濃度分布とを比較すると、Ａｓの濃度分布が大きく変化している。 As can be seen from FIG. 10, in the conventional semiconductor device, when the As concentration distribution immediately after the implantation of As and the As concentration distribution after film formation are compared, the As concentration distribution changes greatly.

これに対し、本実施形態による半導体装置では、Ａｓを注入した直後におけるＡｓの濃度分布と成膜後におけるＡｓの濃度分布とを比較すると、Ａｓの濃度分布が殆ど変化していない。 On the other hand, in the semiconductor device according to the present embodiment, when the As concentration distribution just after As is implanted and the As concentration distribution after film formation are compared, the As concentration distribution hardly changes.

このことから、本実施形態によれば、シリコン酸化膜３８とシリコン窒化膜４０とを形成する際におけるＡｓの拡散を抑制し得ることが分かる。 From this, it can be seen that according to the present embodiment, the diffusion of As when the silicon oxide film 38 and the silicon nitride film 40 are formed can be suppressed.

次に、ＮＭＯＳトランジスタ６４ｎにおけるロールオフ（Roll-Off）特性について図１１を用いて説明する。図１１は、ＮＭＯＳトランジスタにおけるゲート長としきい値電圧との関係を示すグラフである。図１１の横軸はゲート長を示している。紙面左側ほどゲート長は短く、紙面右側ほどゲート長が長い。図１１の縦軸は、しきい値電圧Ｖ_thを示している。 Next, a roll-off characteristic in the NMOS transistor 64n will be described with reference to FIG. FIG. 11 is a graph showing the relationship between the gate length and the threshold voltage in an NMOS transistor. The horizontal axis in FIG. 11 indicates the gate length. The gate length is shorter toward the left side of the page, and the gate length is longer toward the right side of the page. The vertical axis in FIG. 11 indicates the threshold voltage _Vth .

図１１における■印は、本実施形態による半導体装置の場合を示している。 In FIG. 11, the ■ marks indicate the case of the semiconductor device according to the present embodiment.

図１１における◆印は、従来の半導体装置の場合を示している。 The marks in FIG. 11 indicate the case of a conventional semiconductor device.

図１１から分かるように、従来の半導体装置の場合には、ゲート長が短くなるに伴って、しきい値電圧Ｖ_thが大きく変化してしまっている。 As can be seen from FIG. 11, in the case of the conventional semiconductor device, the threshold voltage _Vth greatly changes as the gate length becomes shorter.

これに対し、本実施形態による半導体装置の場合には、ゲート長を短くすることに伴うしきい値電圧Ｖ_thの変化が抑制されている。 On the other hand, in the semiconductor device according to the present embodiment, the change in the threshold voltage V _th accompanying the shortening of the gate length is suppressed.

このことから、本実施形態によれば、ＮＭＯＳトランジスタ６４ｎにおいてロールオフ耐性を向上し得ることが分かる。 From this, it can be seen that according to the present embodiment, the roll-off resistance can be improved in the NMOS transistor 64n.

次に、ＰＭＯＳトランジスタ６４ｐにおけるＩ_on−Ｉ_off特性について図１２を用いて説明する。図１２は、ＰＭＯＳトランジスタにおけるＩ_on−Ｉ_off特性を示すグラフである。図１２の横軸は飽和電流Ｉ_onを示している。紙面左側ほど飽和電流Ｉ_onが小さく、紙面右側ほど飽和電流Ｉ_onが大きい。図１２の縦軸は、リーク電流Ｉ_offを示している。紙面上側ほどリーク電流が大きく、紙面下側ほどリーク電流が小さい。 Next, I _on -I _off characteristics in the PMOS transistor 64p will be described with reference to FIG. FIG. 12 is a graph showing I _on -I _off characteristics in a PMOS transistor. The horizontal axis of FIG. 12 indicates the saturation current I _on . The saturation current I _on is smaller _{on the} left side of the paper and the saturation current I _on is larger _{on the} right side of the paper. The vertical axis in FIG. 12 indicates the leakage current _Ioff . The leak current is larger toward the upper side of the paper, and the leak current is smaller toward the lower side of the paper.

図１２における■印は、本実施形態による半導体装置の場合を示している。 The ▪ marks in FIG. 12 indicate the case of the semiconductor device according to the present embodiment.

図１２における◆印は、従来の半導体装置の場合を示している。 The mark ♦ in FIG. 12 shows the case of a conventional semiconductor device.

図１２から分かるように、本実施形態による半導体装置では、従来の半導体装置と比較して、リーク電流Ｉ_offの値に対する飽和電流Ｉ_onの値大きくなっている。 As can be seen from FIG. 12, in the semiconductor device according to the present embodiment, the value of the saturation current I _on is larger than the value of the leakage current I _off as compared with the conventional semiconductor device.

このことから、本実施形態によれば、ＰＭＯＳトランジスタ６４ｐにおけるＩ_on−Ｉ_off特性を向上し得ることが分かる。 From this, it can be seen that according to the present embodiment, the I _on -I _off characteristics of the PMOS transistor 64p can be improved.

（変形例）
次に、本実施形態による半導体装置の製造方法の変形例について図１３を用いて説明する。図１３は、本変形例による半導体装置の製造方法を示す工程断面図である。 (Modification)
Next, a modification of the semiconductor device manufacturing method according to the present embodiment will be explained with reference to FIGS. FIG. 13 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to this modification.

本変形例による半導体装置の製造方法は、サイドウォールスペーサ４２ａをシリコン酸化膜３８のみを用いて形成することに主な特徴がある。 The semiconductor device manufacturing method according to this modification is mainly characterized in that the sidewall spacers 42a are formed using only the silicon oxide film 38.

まず、ゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域３６を形成する工程までは、図１（ａ）乃至図３（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。 First, the steps up to the step of forming the impurity diffusion region 36 constituting the shallow region of the extension source / drain structure in the semiconductor substrate 10 on both sides of the gate electrode 20 will be described with reference to FIGS. Since it is the same as the manufacturing method of the semiconductor device mentioned above, description is abbreviate | omitted.

次に、図１３（ａ）に示すように、全面に、例えば熱ＣＶＤ法により、シリコン酸化膜３８を形成する。本変形例では、シリコン酸化膜３８のみによりサイドウォールスペーサ４２を形成するため、シリコン酸化膜３８を厚めに形成する。シリコン酸化膜３８の膜厚は、例えば１００ｎｍ程度とする。原料としては、上記と同様に、ＢＴＢＡＳとＯ₂とを用いる。成膜温度は、上記と同様に、例えば５００〜５８０℃とする。成膜室内の圧力は、上記と同様に、例えば１０〜６０Ｐａとする。ＢＴＢＡＳの流量は、上記と同様に、例えば２０〜６０ｓｃｃｍとする。Ｏ₂の流量は、上記と同様に、例えば８０〜２４０ｓｃｃｍとする。 Next, as shown in FIG. 13A, a silicon oxide film 38 is formed on the entire surface by, eg, thermal CVD. In this modification, the sidewall spacers 42 are formed only from the silicon oxide film 38, so the silicon oxide film 38 is formed thicker. The film thickness of the silicon oxide film 38 is, eg, about 100 nm. As the raw material, BTBAS and O ₂ are used as described above. The film formation temperature is set to, for example, 500 to 580 ° C. as described above. The pressure in the film forming chamber is, for example, 10 to 60 Pa as described above. The flow rate of BTBAS is, for example, 20 to 60 sccm, as described above. The flow rate of O ₂ is, for example, 80 to 240 sccm, as described above.

次に、シリコン酸化膜３８を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、図３（ｂ）に示すように、ゲート電極２０の側壁部分に、シリコン酸化膜３８のみから成るサイドウォールスペーサ４２ａが形成される。即ち、単層構造のサイドウォールスペーサ４２ａが形成される。 Next, the silicon oxide film 38 is anisotropically etched. As an etching gas, for example, hydrofluorocarbon is used. Thus, as shown in FIG. 3B, a sidewall spacer 42a made only of the silicon oxide film 38 is formed on the sidewall portion of the gate electrode 20. That is, the sidewall spacer 42a having a single layer structure is formed.

この後の半導体装置の製造方法は、図６（ａ）乃至図８を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。 The subsequent manufacturing method of the semiconductor device is the same as the manufacturing method of the semiconductor device described above with reference to FIGS.

こうして、本変形例による半導体装置が製造される。 Thus, the semiconductor device according to this modification is manufactured.

このように、シリコン酸化膜３８のみによりサイドウォールスペーサ４２ａを形成しても良い。 Thus, the sidewall spacers 42a may be formed only from the silicon oxide film 38.

［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図１４乃至図２１を用いて説明する。図１４乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１３に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。 [Second Embodiment]
A method for fabricating a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 14 to 21 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment. The same components as those of the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 1 to 13 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

本実施形態による半導体装置の製造方法は、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成することに主な特徴がある。 In the method of manufacturing the semiconductor device according to the present embodiment, before forming the impurity diffusion regions 28 and 36 constituting the shallow region of the extension source / drain structure, the impurity diffusion region 48 constituting the deep region of the extension source / drain structure, The main feature is in forming 56.

まず、ゲート電極２０を形成する工程までは、図１（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図１４（ａ）参照）。 First, the process up to the step of forming the gate electrode 20 is the same as the method for manufacturing the semiconductor device described above with reference to FIG. 1A, and thus the description thereof is omitted (see FIG. 14A).

次に、図１４（ｂ）に示すように、全面に、例えば熱ＣＶＤ法により、膜厚１０〜３０ｎｍのシリコン酸化膜を形成する。原料としては、例えばＴＥＯＳとＯ₂とを用いる。成膜温度は、例えば６２０〜７００℃とする。エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６が未だ形成されていないため、このような比較的高い成膜温度でシリコン酸化膜６６を形成しても特段の問題はない。 Next, as shown in FIG. 14B, a silicon oxide film having a thickness of 10 to 30 nm is formed on the entire surface by, eg, thermal CVD. For example, TEOS and O ₂ are used as raw materials. The film forming temperature is set to 620 to 700 ° C., for example. Since the impurity diffusion regions 28 and 36 constituting the shallow region of the extension source / drain have not yet been formed, there is no particular problem even if the silicon oxide film 66 is formed at such a relatively high film formation temperature.

次に、全面に、例えば熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜６８を形成する。原料としては、例えばジクロロシランとＮＨ₃とを用いる。成膜温度は、例えば７００〜８００℃とする。エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６が未だ形成されていないため、このような比較的高い成膜温度でシリコン酸化膜６６を形成しても特段の問題はない。 Next, a silicon nitride film 68 having a thickness of 40 to 80 nm is formed on the entire surface by, eg, thermal CVD. As the raw material, for example, dichlorosilane and NH ₃ are used. The film forming temperature is set to 700 to 800 ° C., for example. Since the impurity diffusion regions 28 and 36 constituting the shallow region of the extension source / drain have not yet been formed, there is no particular problem even if the silicon oxide film 66 is formed at such a relatively high film formation temperature.

次に、シリコン窒化膜６８及びシリコン酸化膜６６を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、図１５（ａ）に示すように、ゲート電極２０の側壁部分に、シリコン酸化膜６６とシリコン窒化膜６８とから成る積層構造のサイドウォールスペーサ７０が形成される。 Next, the silicon nitride film 68 and the silicon oxide film 66 are anisotropically etched. As an etching gas, for example, hydrofluorocarbon is used. Thus, as shown in FIG. 15A, the side wall spacer 70 having a laminated structure composed of the silicon oxide film 66 and the silicon nitride film 68 is formed on the side wall portion of the gate electrode 20.

この後の図１５（ｂ）及び図１６（ａ）に示す半導体装置の製造方法は、図６（ａ）及び図６（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。 The subsequent method for manufacturing the semiconductor device shown in FIG. 15B and FIG. 16A is the same as the method for manufacturing the semiconductor device described above with reference to FIG. 6A and FIG. Description is omitted.

次に、例えばＲＴＡ法により、不純物拡散領域４８、５６に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理は、例えば１０００℃以上の短時間アニールとする。 Next, heat treatment for activating the dopant impurities introduced into the impurity diffusion regions 48 and 56 is performed by, for example, the RTA method. The heat treatment is, for example, short-time annealing at 1000 ° C. or higher.

次に、例えばウエットエッチングにより、シリコン酸化膜６６とシリコン窒化膜６８とから成るサイドウォールスペーサ７０をエッチング除去する（図１６（ｂ）参照）。シリコン窒化膜６８をエッチング除去する際には、例えばリン酸を用いる。また、シリコン酸化膜６６をエッチング除去する際には、例えばフッ酸を用いる。 Next, the sidewall spacer 70 made of the silicon oxide film 66 and the silicon nitride film 68 is removed by etching, for example, by wet etching (see FIG. 16B). For removing the silicon nitride film 68 by etching, phosphoric acid is used, for example. Further, when the silicon oxide film 66 is removed by etching, for example, hydrofluoric acid is used.

この後の図１７（ａ）乃至図１８（ｂ）に示す半導体装置の製造方法は、図１（ｂ）乃至図３（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。 The subsequent manufacturing method of the semiconductor device shown in FIGS. 17A to 18B is similar to the manufacturing method of the semiconductor device described above with reference to FIGS. 1B to 3A. Description is omitted.

次に、例えばＲＴＡ法により、ポケット領域２６、３４及び不純物拡散領域２８、３６に導入されたドーパント不純物を活性化するための熱処理を行う（図１９（ａ）参照）。熱処理は、例えば１０００℃以上の短時間アニールとする。 Next, heat treatment for activating the dopant impurities introduced into the pocket regions 26 and 34 and the impurity diffusion regions 28 and 36 is performed by, for example, RTA (see FIG. 19A). The heat treatment is, for example, short-time annealing at 1000 ° C. or higher.

この後の図１９（ｂ）乃至図２０（ｂ）に示す半導体装置の製造方法は、図４（ａ）乃至図５（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。 The subsequent manufacturing method of the semiconductor device shown in FIGS. 19B to 20B is the same as the manufacturing method of the semiconductor device described above with reference to FIGS. Is omitted.

また、この後の図２１（ａ）乃至図２１（ｂ）に示す半導体装置の製造方法は、図７（ｂ）及び図８を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。 Further, the subsequent manufacturing method of the semiconductor device shown in FIGS. 21A to 21B is the same as the manufacturing method of the semiconductor device described above with reference to FIGS. Omitted.

こうして本実施形態による半導体装置が製造される。 Thus, the semiconductor device according to the present embodiment is manufactured.

本実施形態による半導体装置の製造方法は、上述したように、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成することに主な特徴がある。 As described above, the method of manufacturing the semiconductor device according to the present embodiment has the extension source / drain structure before forming the impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 constituting the shallow region of the extension source / drain structure. The main feature is that the impurity diffusion regions 48 and 56 constituting the deep region are formed.

本実施形態によれば、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成するため、深い不純物拡散領域４８、５６に導入されたドーパント不純物を活性化するための熱処理を、浅い不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に行うことができる。このため、本実施形態によれば、エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４におけるドーパント不純物の拡散を、より抑制することができ、より短チャネル効果及びトランジスタの電流駆動力の低下を防止することが可能となる。 According to this embodiment, before forming the impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 constituting the shallow region of the extension source / drain structure, the impurity diffusion region constituting the deep region of the extension source / drain structure. In order to form 48 and 56, heat treatment for activating dopant impurities introduced into the deep impurity diffusion regions 48 and 56 is performed before the shallow impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 are formed. Can do. Therefore, according to the present embodiment, the diffusion of dopant impurities in the impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 constituting the shallow region of the extension source / drain can be further suppressed, and the short channel effect can be further reduced. In addition, it is possible to prevent a decrease in the current driving capability of the transistor.

（変形例）
次に、本実施形態による半導体装置の製造方法の変形例について図２２を用いて説明する。図２２は、本変形例による半導体装置の製造方法を示す工程断面図である。 (Modification)
Next, a modification of the semiconductor device manufacturing method according to the present embodiment will be explained with reference to FIG. FIG. 22 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present modification.

本変形例による半導体装置の製造方法は、サイドウォールスペーサ４２ａをシリコン酸化膜３８のみにより形成することに主な特徴がある。 The manufacturing method of the semiconductor device according to this modification is mainly characterized in that the sidewall spacers 42a are formed only by the silicon oxide film 38.

まず、ポケット領域２６、３４及び不純物拡散領域２８、３６に導入されたドーパント不純物を活性化するための熱処理を行う工程までは、図１４（ａ）乃至図１９（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。 First, up to the step of performing a heat treatment for activating dopant impurities introduced into the pocket regions 26 and 34 and the impurity diffusion regions 28 and 36, the semiconductor described above with reference to FIGS. 14A to 19A. Since it is the same as the manufacturing method of the apparatus, the description is omitted.

次に、図１３（ａ）を用いて上述した半導体装置の製造方法と同様にして、全面に、膜厚１００ｎｍ程度のシリコン酸化膜３８を形成する（図２２（ａ）参照）。 Next, a silicon oxide film 38 having a thickness of about 100 nm is formed on the entire surface in the same manner as in the semiconductor device manufacturing method described above with reference to FIG. 13A (see FIG. 22A).

次に、図１３（ｂ）を用いて上述した半導体装置の製造方法と同様にして、シリコン酸化膜３８を異方性エッチングする。こうして、ゲート電極２０の側壁部分に、シリコン酸化膜３８のみから成る単層構造のサイドウォールスペーサ４２ａが形成される（図２２（ｂ）参照）。 Next, the silicon oxide film 38 is anisotropically etched in the same manner as in the semiconductor device manufacturing method described above with reference to FIG. Thus, a single layer structure side wall spacer 42a made only of the silicon oxide film 38 is formed on the side wall portion of the gate electrode 20 (see FIG. 22B).

この後の半導体装置の製造方法は、図２１（ａ）及び図２１（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。 The subsequent manufacturing method of the semiconductor device is the same as the manufacturing method of the semiconductor device described above with reference to FIGS.

このように、シリコン酸化膜３８のみによりサイドウォールスペーサ３８ａを形成してもよい。 Thus, the sidewall spacers 38a may be formed only from the silicon oxide film 38.

［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を説明するに先立って、本発明の第３実施形態による半導体装置の製造方法の原理について説明する。 [Third Embodiment]
Prior to describing the semiconductor device manufacturing method according to the third embodiment of the present invention, the principle of the semiconductor device manufacturing method according to the third embodiment of the present invention will be described.

ＢＴＢＡＳとＮＨ₃とを原料ガスとしてＣＶＤ法によりシリコン窒化膜を成膜する際の成膜反応は、Ｎ源となるＮ−Ｈが供給される２つの過程に律速されると考えられる。 It is considered that the film formation reaction when forming a silicon nitride film by CVD using BTBAS and NH ₃ as source gases is rate-determined by two processes in which N—H serving as an N source is supplied.

図２３は、ＢＴＢＡＳとＮＨ₃とを原料ガスとして用いてシリコン窒化膜を成膜する際の成膜メカニズムを示す概念図である。 FIG. 23 is a conceptual diagram showing a film formation mechanism when a silicon nitride film is formed using BTBAS and NH ₃ as source gases.

Ｎ源が供給される第１の過程は、以下の通りである。 The first process in which the N source is supplied is as follows.

即ち、まず、図２３の（１）のように、ＢＴＢＡＳの分子が半導体基板に吸着する。半導体基板に吸着したＢＴＢＡＳは、図２３の（２）のように分解される。具体的には、ＢＴＢＡＳの分子構造のうちで最も結合エネルギーが低い結合である、Ｓｉ−ＮＨＣ（ＣＨ₃）₃の結合が切断され、ターシャルブチルアミン（t-butylamine）が生成される。生成されたターシャルブチルアミンは、図２３の（４）のように分解され、Ｎ−ＨがＮ源となる。なお、生成されたターシャルブチルアミンの一部は、図２３の（３）のように、半導体基板から脱着する。 That is, first, as shown in (1) of FIG. 23, BTBAS molecules are adsorbed on the semiconductor substrate. The BTBAS adsorbed on the semiconductor substrate is decomposed as shown in (2) of FIG. Specifically, the bond of Si—NHC (CH ₃ ) ₃ , which is the bond having the lowest binding energy in the molecular structure of BTBAS, is cleaved to generate tertiary butylamine (t-butylamine). The produced tertiary butylamine is decomposed as shown in (4) of FIG. 23, and NH is used as the N source. Part of the generated tertiary butylamine is desorbed from the semiconductor substrate as shown in FIG. 23 (3).

Ｎ源が供給される第２の過程は、図２３の（５）のように、ＮＨ₃が分解し、Ｎ−ＨがＮ源となる過程である。 The second process in which the N source is supplied is a process in which NH ₃ is decomposed and N—H becomes the N source as shown in FIG. 23 (5).

なお、図２３の（６）のように、副産物も生ずる。 Incidentally, as shown in (6) of FIG. 23, a by-product is also generated.

これらのことから、Ｎ源をより提供しやすい原料を用いれば、反応速度が速くなり、比較的低い成膜温度であってもシリコン窒化膜を形成し得ると考えられる。 From these facts, it is considered that if a raw material that can provide an N source is used, the reaction rate is increased, and a silicon nitride film can be formed even at a relatively low film formation temperature.

本願発明者らは鋭意検討した結果、ＮＨ₃を原料として用いる代わりに、分子中に窒素原子を複数含む原料を用いることに想到した。分子中に窒素原子を複数含む原料を用いれば、Ｎ源をより提供しやすくなり、反応速度が速くなり、比較的低い成膜温度であってもシリコン窒化膜を形成し得ると考えられる。分子中に窒素原子を複数含む原料としては、例えばヒドラジン化合物等が考えられる。 As a result of intensive studies, the inventors of the present application have come up with the idea of using a raw material containing a plurality of nitrogen atoms in the molecule instead of using NH ₃ as a raw material. If a raw material containing a plurality of nitrogen atoms in the molecule is used, it becomes easier to provide an N source, the reaction rate is increased, and a silicon nitride film can be formed even at a relatively low film formation temperature. As a raw material containing a plurality of nitrogen atoms in the molecule, for example, a hydrazine compound can be considered.

次に、本発明の第３実施形態による半導体装置の製造方法を図２４乃至図２８を用いて説明する。図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２３に示す第１及び第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。 Next, a method for fabricating a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS. FIG. 24 is a process cross-sectional view illustrating the semiconductor device manufacturing method according to the present embodiment. The same components as those of the semiconductor device manufacturing method according to the first and second embodiments shown in FIGS. 1 to 23 are denoted by the same reference numerals, and description thereof is omitted or simplified.

まず、シリコン酸化膜３８を形成する工程までは、図１（ａ）乃至図４（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。 First, the process up to the step of forming the silicon oxide film 38 is the same as the method for manufacturing the semiconductor device described above with reference to FIGS.

次に、図２４に示すように、全面に、例えば熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜を形成する。原料としては、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いる。シリコンと窒素とを含む原料としては、例えばＢＴＢＡＳを用いることができる。分子中に窒素原子を複数含む化合物より成る原料としては、例えばヒドラジン化合物を用いることができる。ヒドラジン化合物としては、例えばジメチルヒドラジン（ＤＭＨｙ、Dimethylhydrazine、（ＣＨ₃）₂ＨＮＮＨ₂）を用いることができる。成膜温度は、例えば５００〜６５０℃とする。成膜室内の圧力は、例えば１００Ｔｏｒｒとする。ＢＴＢＡＳの流量は、例えば１０〜１００ｓｃｃｍとする。ジメチルヒドラジンの流量は、例えば３０〜３００ｓｃｃｍとする。成膜時間は、例えば１０〜２０分とする。 Next, as shown in FIG. 24, a silicon nitride film having a thickness of 40 to 80 nm is formed on the entire surface by, eg, thermal CVD. As the raw material, a raw material made of a compound containing silicon and nitrogen and a raw material made of a compound containing a plurality of nitrogen atoms in the molecule are used. As a raw material containing silicon and nitrogen, for example, BTBAS can be used. As a raw material comprising a compound containing a plurality of nitrogen atoms in the molecule, for example, a hydrazine compound can be used. As the hydrazine compound, for example, dimethylhydrazine (DMHy, Dimethylhydrazine, (CH ₃ ) ₂ HNNH ₂ ) can be used. The film forming temperature is set to 500 to 650 ° C., for example. The pressure in the film forming chamber is, for example, 100 Torr. The flow rate of BTBAS is, for example, 10 to 100 sccm. The flow rate of dimethylhydrazine is, for example, 30 to 300 sccm. The film formation time is, for example, 10 to 20 minutes.

なお、ここでは、シリコン窒化膜４０ａを形成する際の成膜温度を５００〜６５０℃としたが、シリコン窒化膜４０ａを形成する際の成膜温度は、５００〜６５０℃に限定されるものではない。例えば、５００℃以下でシリコン窒化膜４０ａを形成することも可能である。エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４におけるドーパント不純物の拡散を確実に抑制するためには、例えば５５０℃以下でシリコン窒化膜４０ａを成膜することが望ましい。 Here, the film formation temperature when forming the silicon nitride film 40a is 500 to 650 ° C. However, the film formation temperature when forming the silicon nitride film 40a is not limited to 500 to 650 ° C. Absent. For example, the silicon nitride film 40a can be formed at 500 ° C. or lower. In order to reliably suppress the diffusion of dopant impurities in the impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 constituting the shallow region of the extension source / drain, the silicon nitride film 40a is formed at, for example, 550 ° C. or lower. Is desirable.

この後の半導体装置の製造方法は、図５（ａ）乃至図８を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。 The subsequent manufacturing method of the semiconductor device is the same as the manufacturing method of the semiconductor device described above with reference to FIGS.

こうして本実施形態による半導体装置の製造方法が製造される。 Thus, the semiconductor device manufacturing method according to the present embodiment is manufactured.

本実施形態による半導体装置の製造方法は、上述したように、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素を複数含む化合物より成る原料とを用いて、シリコン窒化膜４０ａを形成することに主な特徴がある。 As described above, in the method of manufacturing the semiconductor device according to the present embodiment, the silicon nitride film 40a is formed using the raw material made of the compound containing silicon and nitrogen and the raw material made of the compound containing a plurality of nitrogen atoms in the molecule. The main feature is to do.

本実施形態によれば、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、シリコン窒化膜４０ａを形成するため、シリコン窒化膜を比較的低い成膜温度で熱ＣＶＤ法により形成することができる。このため、本実施形態によれば、エクステンションソース／ドレイン構造の浅い不純物拡散領域２８、３６及びポケット領域２６、３４におけるドーパント不純物の拡散を抑制することができる。このため、短チャネル効果及びトランジスタの電流駆動力の低下を防止することができ、またロールオフ耐性を向上することができる。従って、本実施形態によれば、良好な電気的特性を有する微細な半導体装置を提供することができる。 According to the present embodiment, since the silicon nitride film 40a is formed using a raw material made of a compound containing silicon and nitrogen and a raw material made of a compound containing a plurality of nitrogen atoms in the molecule, the silicon nitride films are compared. It can be formed by a thermal CVD method at a low film formation temperature. Therefore, according to the present embodiment, diffusion of dopant impurities in the shallow impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 in the extension source / drain structure can be suppressed. For this reason, it is possible to prevent the short channel effect and the decrease in the current driving capability of the transistor, and to improve the roll-off resistance. Therefore, according to the present embodiment, a fine semiconductor device having good electrical characteristics can be provided.

（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について図２５乃至図２８を用いて説明する。 (Evaluation results)
Next, evaluation results of the semiconductor device manufacturing method according to the present embodiment will be explained with reference to FIGS.

図２５は、シリコン窒化膜の成膜速度を示すグラフである。図２５は、アレニウスプロットである。横軸は温度の逆数を示しており、縦軸は成膜速度を示している。 FIG. 25 is a graph showing the deposition rate of the silicon nitride film. FIG. 25 is an Arrhenius plot. The horizontal axis indicates the reciprocal of the temperature, and the vertical axis indicates the film formation rate.

図２５中に□印を用いて示した比較例１は、ＢＴＢＡＳとＮＨ₃とを原料ガスとしてシリコン窒化膜を形成した場合の成膜速度を示している。ＢＴＢＡＳとＮＨ₃とを原料ガスとしてシリコン窒化膜を形成した場合には、比較的高い成膜温度では反応律速となり、比較的低い成膜温度では輸送律速となる。見かけ上の活性化エネルギーは、反応律速においては３．３ｅＶであり、輸送律速においては０．６５ｅＶであった。 Comparative Example 1 shown by using □ marks in FIG. 25 shows the film formation rate when a silicon nitride film is formed using BTBAS and NH ₃ as source gases. When a silicon nitride film is formed using BTBAS and NH ₃ as source gases, the reaction rate is controlled at a relatively high film formation temperature, and the transport rate is controlled at a relatively low film formation temperature. The apparent activation energy was 3.3 eV in the reaction rate limiting and 0.65 eV in the transport rate limiting.

図２５中に●印を用いて示した実施例１は、本実施形態による半導体装置の製造方法の場合、即ち、ＢＴＢＡＳとジメチルヒドラジン（ＤＭＨｙ）とを原料ガスとしてシリコン窒化膜を形成した場合の成膜速度を示している。見かけ上の活性化エネルギーは、２．３ｅＶであった。 In Example 1 indicated by the mark ● in FIG. 25, the method of manufacturing the semiconductor device according to the present embodiment, that is, the case where a silicon nitride film is formed using BTBAS and dimethylhydrazine (DMHy) as source gases. The deposition rate is shown. The apparent activation energy was 2.3 eV.

図２５から分かるように、実施例１では、比較例１に比べて、成膜速度が一桁以上速くなっている。５ｎｍ／ｍｉｎの成膜速度が得られる成膜温度について比較すると、実施例１では、比較例１に対して、成膜温度を１００℃以上低くし得ることが分かる。 As can be seen from FIG. 25, in Example 1, the film formation rate is one digit or more faster than Comparative Example 1. Comparing the film formation temperature at which a film formation rate of 5 nm / min is obtained, it can be seen that the film formation temperature can be lowered by 100 ° C. or more in Example 1 compared to Comparative Example 1.

これらのことから、本実施形態によれば、極めて低い成膜温度でシリコン窒化膜を成膜し得ることが分かる。 From these, it can be seen that according to the present embodiment, the silicon nitride film can be formed at an extremely low film formation temperature.

図２６は、シリコン窒化膜の成膜温度と屈折率との関係を示すグラフである。横軸はシリコン窒化膜を形成する際の成膜温度を示しており、縦軸はシリコン窒化膜の屈折率を示している。 FIG. 26 is a graph showing the relationship between the deposition temperature and the refractive index of the silicon nitride film. The horizontal axis represents the film formation temperature when forming the silicon nitride film, and the vertical axis represents the refractive index of the silicon nitride film.

図２６中に■印を用いて示した実施例２は、本実施形態による半導体装置の製造方法の場合、即ち、ＢＴＢＡＳとジメチルヒドラジン（ＤＭＨｙ）とを原料ガスとしてシリコン窒化膜を形成した場合におけるシリコン窒化膜の屈折率を示している。 Example 2 shown by using ■ marks in FIG. 26 is the case of the semiconductor device manufacturing method according to the present embodiment, that is, the case where a silicon nitride film is formed using BTBAS and dimethylhydrazine (DMHy) as source gases. The refractive index of the silicon nitride film is shown.

図中に●を用いて示した比較例２は、ＢＴＢＡＳとＮＨ₃とを原料ガスとしてシリコン窒化膜を形成した場合におけるシリコン窒化膜の屈折率を示している。 Comparative Example 2 indicated by using ● in the figure shows the refractive index of the silicon nitride film when the silicon nitride film is formed using BTBAS and NH ₃ as source gases.

実施例２と比較例２のいずれにおいても、高い成膜温度でシリコン窒化膜を形成するほど、シリコン窒化膜の屈折率は低くなる傾向がある。高い成膜温度でシリコン窒化膜を形成するほどシリコン窒化膜の屈折率が低くなるのは、成膜温度が高いほど、シリコン窒化膜中のＳｉ濃度が化学量論的組成（Ｓｉ₃Ｎ₄）より低くなり、シリコン窒化膜中のＮ濃度が化学量論的組成より高くなる傾向があるためと考えられる。このことは、ＦＴＩＲによる分析結果と一致している。 In both Example 2 and Comparative Example 2, the refractive index of the silicon nitride film tends to decrease as the silicon nitride film is formed at a higher film formation temperature. The higher the film formation temperature, the lower the refractive index of the silicon nitride film. The higher the film formation temperature, the more the Si concentration in the silicon nitride film becomes stoichiometric (Si ₃ N ₄ ). This is considered to be because the N concentration in the silicon nitride film tends to be lower than the stoichiometric composition. This is consistent with the analysis result by FTIR.

なお、化学量論的組成のバルクのＳｉ₃Ｎ₄の場合、Ｓｉ濃度は約４３％である。また、化学量論的組成のバルクのＳｉ₃Ｎ₄の場合、屈折率は２．０〜２．１程度である。 In the case of bulk Si ₃ N ₄ having a stoichiometric composition, the Si concentration is about 43%. In the case of bulk Si ₃ N ₄ having a stoichiometric composition, the refractive index is about 2.0 to 2.1.

図２７は、原料ガスの流量比とシリコン窒化膜の屈折率との関係を示すグラフである。横軸は、ＢＴＢＡＳの流量に対するジメチルヒドラジンの流量を示しており、縦軸はシリコン窒化膜の屈折率を示している。 FIG. 27 is a graph showing the relationship between the flow rate ratio of the source gas and the refractive index of the silicon nitride film. The horizontal axis shows the flow rate of dimethylhydrazine relative to the flow rate of BTBAS, and the vertical axis shows the refractive index of the silicon nitride film.

図２７から分かるように、ジメチルヒドラジンの流量比が大きくなるほど、シリコン窒化膜の屈折率は低くなる傾向がある。ジメチルヒドラジンの流量比を大きくするほどシリコン窒化膜の屈折率が低くなるのは、ジメチルヒドラジンの流量を増加すると、成膜速度が速くなる一方、成膜されるシリコン窒化膜の膜密度が低くなるためと考えられる。 As can be seen from FIG. 27, the refractive index of the silicon nitride film tends to decrease as the flow ratio of dimethylhydrazine increases. The higher the dimethylhydrazine flow rate ratio, the lower the refractive index of the silicon nitride film. Increasing the flow rate of dimethylhydrazine increases the deposition rate while lowering the film density of the deposited silicon nitride film. This is probably because of this.

シリコン窒化膜の膜密度が低いと、半導体基板１０中やゲート電極２０中にドープされているドーパント不純物がシリコン窒化膜中に拡散してしまう場合があるため、シリコン窒化膜の膜密度は高い方が望ましい。従って、ＢＴＢＡＳの流量に対するジメチルヒドラジンの流量は、例えば３倍以下とすることが望ましい。 If the film density of the silicon nitride film is low, dopant impurities doped in the semiconductor substrate 10 or the gate electrode 20 may diffuse into the silicon nitride film, so the film density of the silicon nitride film is higher. Is desirable. Therefore, it is desirable that the flow rate of dimethylhydrazine is, for example, not more than 3 times that of BTBAS.

図２８は、シリコン酸化膜の比誘電率を示すグラフである。 FIG. 28 is a graph showing the relative dielectric constant of the silicon oxide film.

比較例３は、ジクロロシランとＮＨ₃とを原料ガスとして用い、７００℃の成膜温度でシリコン窒化膜を形成した場合におけるシリコン窒化膜の比誘電率を示している。なお、成膜装置としては、縦型ＣＶＤ装置を用いた。 Comparative Example 3 shows the relative dielectric constant of a silicon nitride film when dichlorosilane and NH ₃ are used as source gases and a silicon nitride film is formed at a film forming temperature of 700 ° C. Note that a vertical CVD apparatus was used as the film forming apparatus.

比較例４は、ＢＴＢＡＳとＮＨ₃とを原料ガスとして用い、５８０℃の成膜温度でシリコン窒化膜を形成した場合におけるシリコン窒化膜の比誘電率を示している。なお、成膜装置としては、縦型ＣＶＤ装置を用いた。 Comparative Example 4 shows the relative dielectric constant of a silicon nitride film when a silicon nitride film is formed at a film forming temperature of 580 ° C. using BTBAS and NH ₃ as source gases. Note that a vertical CVD apparatus was used as the film forming apparatus.

実施例３は、ＢＴＢＡＳとジメチルヒドラジンとＮＨ₃とを原料ガスとして用い、５００℃の成膜温度でシリコン窒化膜を形成した場合である。なお、成膜装置としては、枚葉式のＣＶＤ装置を用いた。 Example 3 is a case where a silicon nitride film is formed at a film forming temperature of 500 ° C. using BTBAS, dimethylhydrazine and NH ₃ as source gases. Note that a single-wafer CVD apparatus was used as the film forming apparatus.

なお、バルクのＳｉ₃Ｎ₄における比誘電率は６．９である。 The relative dielectric constant of bulk Si ₃ N ₄ is 6.9.

実施例４は、ＢＴＢＡＳとジメチルヒドラジンとを原料ガスとして用い、５００℃の成膜温度でシリコン窒化膜を形成した場合におけるシリコン窒化膜の比誘電率を示している。なお、成膜装置としては、枚葉式のＣＶＤ装置を用いた。 Example 4 shows the relative dielectric constant of a silicon nitride film when BTBAS and dimethylhydrazine are used as source gases and a silicon nitride film is formed at a film formation temperature of 500 ° C. Note that a single-wafer CVD apparatus was used as the film forming apparatus.

図２８から分かるように、実施例３、４では、比較例３、４に対して、比誘電率の低いシリコン窒化膜が得られることが分かる。 As can be seen from FIG. 28, in Examples 3 and 4, silicon nitride films having a lower relative dielectric constant than those in Comparative Examples 3 and 4 can be obtained.

また、実施例３と実施例４とを比較すると、実施例４では、実施例３よりも比誘電率の低いシリコン窒化膜が得られることが分かる。 Further, when Example 3 and Example 4 are compared, it can be seen that in Example 4, a silicon nitride film having a relative dielectric constant lower than that in Example 3 can be obtained.

これらのことから、本実施形態によれば、シリコン窒化膜の比誘電率を低くすることができ、ゲート電極とシリコン窒化膜との間の静電容量を低減し得ることが分かる。従って、本実施形態によれば、半導体装置の動作速度をより向上することが可能となる。 From these facts, it can be seen that according to the present embodiment, the relative dielectric constant of the silicon nitride film can be lowered, and the capacitance between the gate electrode and the silicon nitride film can be reduced. Therefore, according to the present embodiment, the operation speed of the semiconductor device can be further improved.

（変形例）
次に、本実施形態による半導体装置の製造方法の変形例について図２９及び図３０を用いて説明する。図２９は、本変形例による半導体装置の製造方法を示す工程断面図である。 (Modification)
Next, a modification of the semiconductor device manufacturing method according to the present embodiment will be explained with reference to FIGS. FIG. 29 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the present modification.

本変形例による半導体装置の製造方法は、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料の他に、更に、ＮＨ₃より成る原料を用いて、シリコン窒化膜を形成することに主な特徴がある。 The method for manufacturing a semiconductor device according to the present modification uses a raw material composed of a compound containing silicon and nitrogen, a raw material composed of a compound containing a plurality of nitrogen atoms in the molecule, and a raw material composed of NH ₃ , The main feature is to form a silicon nitride film.

次に、図２９に示すように、全面に、例えば熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜４０ｂを形成する。原料としては、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料の他に、更に、ＮＨ₃より成る原料を用いる。シリコンと窒素とを含む化合物より成る原料としては、上記と同様に、例えばＢＴＢＡＳを用いることができる。分子中に窒素原子を複数含む化合物より成る原料としては、上記と同様に、例えばヒドラジン化合物を用いることができる。ヒドラジン化合物としては、上記と同様に、例えばジメチルヒドラジンを用いることができる。成膜温度は、例えば５００〜６５０℃とする。成膜室内の圧力は、例えば１００Ｔｏｒｒとする。ＢＴＢＡＳの流量は、例えば１０〜１００ｓｃｃｍとする。ジメチルヒドラジンの流量は、例えば３０〜３００ｓｃｃｍとする。ＮＨ₃の流量は、例えば３０〜３００ｓｃｃｍとする。成膜時間は、例えば１０〜２０分とする。 Next, as shown in FIG. 29, a silicon nitride film 40b having a thickness of 40 to 80 nm is formed on the entire surface by, eg, thermal CVD. As a raw material, in addition to a raw material composed of a compound containing silicon and nitrogen and a raw material composed of a compound containing a plurality of nitrogen atoms in the molecule, a raw material composed of NH ₃ is further used. As a raw material made of a compound containing silicon and nitrogen, for example, BTBAS can be used as described above. As a raw material comprising a compound containing a plurality of nitrogen atoms in the molecule, for example, a hydrazine compound can be used as described above. As the hydrazine compound, for example, dimethylhydrazine can be used as described above. The film forming temperature is set to 500 to 650 ° C., for example. The pressure in the film forming chamber is, for example, 100 Torr. The flow rate of BTBAS is, for example, 10 to 100 sccm. The flow rate of dimethylhydrazine is, for example, 30 to 300 sccm. The flow rate of NH ₃ is, for example, 30 to 300 sccm. The film formation time is, for example, 10 to 20 minutes.

このように、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料との他に、更に、ＮＨ₃より成る原料を用いて、シリコン窒化膜４０ｂを形成してもよい。 In this way, the silicon nitride film 40b is formed by using a source material made of NH _{3 in} addition to a source material made of a compound containing silicon and nitrogen and a source material made of a compound containing a plurality of nitrogen atoms in the molecule. May be.

（評価結果）
次に、本変形例による半導体装置の製造方法の評価結果を図３０を用いて説明する。図３０は、シリコン窒化膜におけるリーク電流特性を示すグラフである。横軸は電界強度を示しており、縦軸はリーク電流密度を示している。 (Evaluation results)
Next, evaluation results of the semiconductor device manufacturing method according to the present modification will be described with reference to FIG. FIG. 30 is a graph showing leakage current characteristics in the silicon nitride film. The horizontal axis indicates the electric field strength, and the vertical axis indicates the leakage current density.

実施例５は、本変形例の場合、即ち、ＢＴＢＡＳとジメチルヒドラジンとＮＨ₃とを原料として用い、シリコン窒化膜を形成した場合におけるシリコン窒化膜のリーク電流密度を示している。 Example 5 shows the leakage current density of the silicon nitride film in the case of this modification, that is, when a silicon nitride film is formed using BTBAS, dimethylhydrazine, and NH ₃ as raw materials.

比較例５は、ＢＴＢＡＳとジメチルヒドラジンとを原料としてシリコン窒化膜を形成した場合におけるシリコン窒化膜のリーク電流密度を示している。 Comparative Example 5 shows the leakage current density of the silicon nitride film when the silicon nitride film is formed using BTBAS and dimethylhydrazine as raw materials.

図３０から分かるように、実施例５では、比較例５と比較して、シリコン窒化膜におけるリーク電流が低くなっている。 As can be seen from FIG. 30, in Example 5, the leakage current in the silicon nitride film is lower than that in Comparative Example 5.

このように、本変形例によれば、シリコン窒化膜におけるリーク電流を低減することができる。 Thus, according to this modification, the leakage current in the silicon nitride film can be reduced.

［第４実施形態］
次に、本発明の第４実施形態による半導体装置の製造方法を図３１乃至図３３を用いて説明する。図３１乃至図３３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図３０に示す第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。 [Fourth Embodiment]
Next, the method for fabricating the semiconductor device according to the fourth embodiment of the present invention will be explained with reference to FIGS. 31 to 33 are process cross-sectional views illustrating the semiconductor device manufacturing method according to the present embodiment. The same components as those in the semiconductor device manufacturing method according to the first to third embodiments shown in FIGS. 1 to 30 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

本実施形態による半導体装置の製造方法は、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を成膜する際に、上記と同様にして、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、成膜することに主な特徴がある。 In the semiconductor device manufacturing method according to the present embodiment, when a cap film or stopper film made of SiN, SiCN, or SiOCN is formed, a raw material made of a compound containing silicon and nitrogen, The main feature is that a film is formed using a raw material made of a compound containing a plurality of nitrogen atoms.

まず、図３１（ａ）に示すように、トランジスタ（図示せず）等が形成された半導体基板１０上の全面に、例えばプラズマＣＶＤ法により、膜厚４００〜８００ｎｍのＦＳＧ（Fluorine doped Silicate Glass）より成る層間絶縁膜７２を形成する。 First, as shown in FIG. 31A, an FSG (Fluorine doped Silicate Glass) having a film thickness of 400 to 800 nm is formed on the entire surface of the semiconductor substrate 10 on which transistors (not shown) and the like are formed by, for example, plasma CVD. An interlayer insulating film 72 is formed.

次に、全面に、膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜７４を形成する。キャップ膜７４は、例えばパッシベーション膜として機能するものである。キャップ膜７４としてＳｉＮ膜を形成する場合には、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様にしてキャップ膜７４を形成すればよい。キャップ膜７４としてＳｉＣＮ膜を形成する場合には、原料ガスとしてＣを含む原料ガスを用いればよい。キャップ膜７４としてＳｉＯＣＮ膜を形成する場合には、成膜室内に酸素ガスを適宜導入すればよい。 Next, a cap film 74 made of SiN, SiCN, or SiOCN having a thickness of 30 to 100 nm is formed on the entire surface. The cap film 74 functions as, for example, a passivation film. In the case of forming a SiN film as the cap film 74, for example, the cap film 74 may be formed in the same manner as the method for forming the silicon nitride film 40a described above with reference to FIG. When a SiCN film is formed as the cap film 74, a source gas containing C as a source gas may be used. When a SiOCN film is formed as the cap film 74, oxygen gas may be appropriately introduced into the film formation chamber.

次に、図３１（ｂ）に示すように、全面に、例えば膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るストッパ膜７６を形成する。ストッパ膜７６は、層間絶縁膜７８に配線を埋め込むための溝、即ちトレンチを形成する際に、エッチングストッパとして機能するものである。ストッパ膜７６としてＳｉＮ膜を形成する場合には、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様にしてストッパ膜７６を形成すればよい。ストッパ膜７６としてＳｉＣＮ膜を形成する場合には、原料ガスとしてＣを含む原料ガスを用いればよい。ストッパ膜７６としてＳｉＯＣＮ膜を形成する場合には、成膜室内に酸素ガスを適宜導入すればよい。 Next, as shown in FIG. 31B, a stopper film 76 made of, for example, SiN, SiCN or SiOCN having a film thickness of 30 to 100 nm is formed on the entire surface. The stopper film 76 functions as an etching stopper when forming a groove for embedding wiring in the interlayer insulating film 78, that is, a trench. In the case of forming a SiN film as the stopper film 76, for example, the stopper film 76 may be formed in the same manner as the method for forming the silicon nitride film 40a described above with reference to FIG. When a SiCN film is formed as the stopper film 76, a source gas containing C as a source gas may be used. In the case where a SiOCN film is formed as the stopper film 76, oxygen gas may be appropriately introduced into the deposition chamber.

次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００〜８００ｎｍのＦＳＧより成る層間絶縁膜７８を形成する。 Next, an interlayer insulating film 78 made of FSG having a thickness of 400 to 800 nm is formed on the entire surface by, eg, plasma CVD.

次に、全面に、例えば膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るストッパ膜８０を形成する。ストッパ膜８０は、後述する工程でＣＭＰ法により導電膜を研磨する際に、ストッパとして機能するものである。ストッパ膜８０としてＳｉＮ膜を形成する場合には、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様にしてストッパ膜８０を形成すればよい。ストッパ膜８０としてＳｉＣＮ膜を形成する場合には、原料ガスとしてＣを含む原料ガスを用いればよい。ストッパ膜８０としてＳｉＯＣＮ膜を形成する場合には、成膜室内に酸素ガスを適宜導入すればよい。 Next, a stopper film 80 made of, for example, SiN, SiCN, or SiOCN having a film thickness of 30 to 100 nm is formed on the entire surface. The stopper film 80 functions as a stopper when the conductive film is polished by the CMP method in a process described later. In the case of forming a SiN film as the stopper film 80, for example, the stopper film 80 may be formed in the same manner as the method for forming the silicon nitride film 40a described above with reference to FIG. When a SiCN film is formed as the stopper film 80, a source gas containing C may be used as a source gas. In the case where a SiOCN film is formed as the stopper film 80, oxygen gas may be appropriately introduced into the deposition chamber.

次に、フォトリソグラフィ技術を用い、ストッパ膜８０をパターニングする。この後、ストッパ膜８０をマスクとし、ストッパ膜７６をエッチングストッパとして、層間絶縁膜７８をエッチングする。この後、溝８２内のストッパ膜７６をエッチング除去する。こうして、配線８４（図３２（ｂ）参照）を埋め込むための溝８２が形成される。 Next, the stopper film 80 is patterned using a photolithography technique. Thereafter, the interlayer insulating film 78 is etched using the stopper film 80 as a mask and the stopper film 76 as an etching stopper. Thereafter, the stopper film 76 in the groove 82 is removed by etching. Thus, a groove 82 for embedding the wiring 84 (see FIG. 32B) is formed.

次に、全面に、例えばめっき法により、膜厚４００〜８００ｎｍのＣｕ膜を形成する。この後、ＣＭＰ法により、Ｃｕ膜をストッパ膜８０の表面が露出するまで研磨する。こうして、溝８２内にＣｕより成る配線８４が埋め込まれる。 Next, a Cu film having a thickness of 400 to 800 nm is formed on the entire surface by, eg, plating. Thereafter, the Cu film is polished by CMP until the surface of the stopper film 80 is exposed. Thus, the wiring 84 made of Cu is embedded in the groove 82.

次に、全面に、例えば膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜８６を形成する。キャップ膜８６の形成方法は、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様とすればよい。 Next, a cap film 86 made of SiN, SiCN, or SiOCN having a film thickness of 30 to 100 nm, for example, is formed on the entire surface. The method for forming the cap film 86 may be the same as the method for forming the silicon nitride film 40a described above with reference to FIG.

次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００〜８００ｎｍのＦＳＧより成る層間絶縁膜８８を形成する。 Next, an interlayer insulating film 88 made of FSG having a thickness of 400 to 800 nm is formed on the entire surface by, eg, plasma CVD.

本実施形態による半導体装置の製造方法は、上述したように、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を成膜する際に、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、成膜することに主な特徴がある。 As described above, in the method of manufacturing the semiconductor device according to the present embodiment, when forming a cap film or stopper film made of SiN, SiCN, or SiOCN, a raw material made of a compound containing silicon and nitrogen, The main feature is that a film is formed using a raw material made of a compound containing a plurality of nitrogen atoms.

層間絶縁膜７２等を形成した後に形成されるＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜７４、８６やストッパ膜７６、８０は、層間絶縁膜７２等の変形や変質等を避ける必要があるため、比較的低い温度で成膜しなければならない。このため、従来は、比較的低い温度での成膜が可能なプラズマＣＶＤ法を用いて、ＳｉＮ等より成るキャップ膜やストッパ膜を形成していた。一方、サイドウォールスペーサを形成する際に用いられるシリコン窒化膜は、高温の熱ＣＶＤ法により形成されていたため、キャップ膜やストッパ膜を形成する際に用いられる半導体製造装置とサイドウォールスペーサを形成するために用いられる半導体製造装置とを兼ねることはできなかった。このことは、設備投資費用の低減や製造プロセスの単純化における阻害要因となっていた。 Since the cap films 74 and 86 and the stopper films 76 and 80 made of SiN, SiCN, or SiOCN formed after the interlayer insulating film 72 and the like are formed need to avoid deformation or alteration of the interlayer insulating film 72 or the like. The film must be formed at a low temperature. For this reason, conventionally, a cap film or a stopper film made of SiN or the like has been formed using a plasma CVD method capable of forming a film at a relatively low temperature. On the other hand, since the silicon nitride film used for forming the sidewall spacer is formed by a high-temperature thermal CVD method, the semiconductor manufacturing apparatus and the sidewall spacer used for forming the cap film and the stopper film are formed. Therefore, it could not be used as a semiconductor manufacturing apparatus. This has been an impediment to reducing capital investment costs and simplifying the manufacturing process.

これに対し、本実施形態では、比較的低い温度でＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を熱ＣＶＤ法やプラズマＣＶＤ法により形成することができるため、キャップ膜やストッパ膜を形成する際に用いる半導体製造装置とサイドウォールスペーサを形成する際に用いられる半導体製造装置とを兼ねることができる。このため、本実施形態によれば、設備投資費用を低減することができ、また、プロセスの単純化を図ることができる。 On the other hand, in the present embodiment, a cap film or stopper film made of SiN, SiCN, or SiOCN can be formed by a thermal CVD method or a plasma CVD method at a relatively low temperature. The semiconductor manufacturing apparatus used at the time can also serve as the semiconductor manufacturing apparatus used when forming the sidewall spacer. For this reason, according to the present embodiment, the capital investment cost can be reduced, and the process can be simplified.

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.

例えば、第１及び第２実施形態では、シリコン酸化膜３８を熱ＣＶＤ法により形成する際に、原料としてＢＴＢＡＳとＯ₂とを用い、成膜温度を５００〜５８０℃としたが、シリコン酸化膜３８の成膜方法は、これに限定されるものではない。 For example, in the first and second embodiments, when the silicon oxide film 38 is formed by the thermal CVD method, BTBAS and O ₂ are used as raw materials and the film forming temperature is 500 to 580 ° C. The film forming method 38 is not limited to this.

例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate、テトラエトキシシラン）とＯ₂とを原料として用い、５６０〜５８０℃の成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、例えば３０〜１００Ｐａとすればよい。また、ＴＥＯＳの流量は、例えば３０〜１３０ｓｃｃｍとすればよい。また、Ｏ₂流量は、例えば０〜１０ｓｃｃｍとすればよい。この場合にも、比較的低い成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成することが可能である。 For example, a silicon oxide film may be formed by a thermal CVD method using TEOS (Tetra-Ethyl-Ortho-Silicate, tetraethoxysilane) and O ₂ as raw materials at a film formation temperature of 560 to 580 ° C. In this case, the pressure in the film formation chamber may be 30 to 100 Pa, for example. Further, the flow rate of TEOS may be set to 30 to 130 sccm, for example. Also, O ₂ flow rate may be, for example, 0～10Sccm. Also in this case, the silicon oxide film can be formed by a thermal CVD method at a relatively low film formation temperature.

また、シランとＮ₂Ｏ（亜酸化窒素）とを原料として用い、６００〜７００℃の成膜温度、１５分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、２００Ｔｏｒｒとすればよい。また、シランの流量は、例えば６０ｓｃｃｍとすればよい。また、Ｎ₂Ｏの流量は、例えば３０００ｓｃｃｍとすればよい。この場合には、第１及び第２実施形態の場合より成膜温度は高くなるが、成膜時間が短時間であるため、浅い不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することが可能である。なお、成膜時間を短くするためには、例えば枚葉式のＣＶＤ装置を用いればよい。また、枚葉式のＣＶＤ装置を用いない場合であっても、成膜室内に導入する半導体基板の枚数を少なくすれば、短い成膜時間でシリコン窒化膜を形成することが可能である。 Alternatively, a silicon oxide film may be formed by a thermal CVD method using silane and N ₂ O (nitrous oxide) as raw materials at a film formation temperature of 600 to 700 ° C. and a film formation time of 15 minutes or less. In this case, the pressure in the film forming chamber may be 200 Torr. The flow rate of silane may be 60 sccm, for example. The flow rate of N ₂ O may be 3000 sccm, for example. In this case, the film formation temperature is higher than in the first and second embodiments, but the film formation time is short, so that diffusion of dopant impurities in the shallow impurity diffusion region and the pocket region can be suppressed. Is possible. In order to shorten the film formation time, for example, a single wafer CVD apparatus may be used. Even when a single wafer CVD apparatus is not used, a silicon nitride film can be formed in a short film formation time if the number of semiconductor substrates introduced into the film formation chamber is reduced.

なお、本明細書中で成膜時間とは、所定の成膜温度にて実際に成膜が行われる時間のことである。 Note that in this specification, the film formation time is a time during which film formation is actually performed at a predetermined film formation temperature.

また、ＴＥＯＳとＯ₃とを原料として用い、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、例えば２００Ｔｏｒｒとすればよい。また、ＴＥＯＳの流量は、例えば６００ｍｇとすればよい。また、Ｏ₃の流量は、例えば４０００ｓｃｃｍとすればよい。この場合には、成膜温度が比較的低いのみならず、成膜時間も短いため、不純物拡散領域及びポケット領域における不純物の拡散をより抑制することが可能となる。 Alternatively, a silicon oxide film may be formed by a thermal CVD method using TEOS and O ₃ as raw materials at a film formation temperature of 480 to 500 ° C. and a film formation time of 30 minutes or less. In this case, the pressure in the film formation chamber may be 200 Torr, for example. The flow rate of TEOS may be 600 mg, for example. Further, the flow rate of O ₃ may be set to 4000 sccm, for example. In this case, since not only the film formation temperature is relatively low but also the film formation time is short, it is possible to further suppress the diffusion of impurities in the impurity diffusion region and the pocket region.

また、ジシランとＮ₂Ｏとを原料として用い、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、例えば２００Ｔｏｒｒとすればよい。また、ジシランの流量は、例えば２０ｓｃｃｍとすればよい。また、Ｎ₂Ｏの流量は、例えば４５００ｓｃｃｍとすればよい。この場合も、成膜温度が比較的低いのみならず、成膜時間も短いため、浅い不純物拡散領域及びポケット領域における不純物の拡散をより抑制することが可能である。 Alternatively, disilane and N ₂ O may be used as raw materials, and the silicon oxide film may be formed by a thermal CVD method at a film formation temperature of 500 to 530 ° C. and a film formation time of 30 minutes or less. In this case, the pressure in the film formation chamber may be 200 Torr, for example. Further, the flow rate of disilane may be set to 20 sccm, for example. The flow rate of N ₂ O may be 4500 sccm, for example. Also in this case, not only the film formation temperature is relatively low, but also the film formation time is short, so that diffusion of impurities in the shallow impurity diffusion region and the pocket region can be further suppressed.

また、第１及び第２実施形態では、熱ＣＶＤ法によりシリコン窒化膜４０を形成する際に、原料としてＢＴＢＡＳとＮＨ₃とを用い、成膜温度を５５０〜５８０℃としたが、シリコン窒化膜の成膜方法は、これに限定されるものではない。 In the first and second embodiments, when the silicon nitride film 40 is formed by the thermal CVD method, BTBAS and NH ₃ are used as raw materials and the film forming temperature is set to 550 to 580 ° C. The film forming method is not limited to this.

例えば、シランとＮＨ₃とを原料として用い、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、シリコン窒化膜を熱ＣＶＤ法により形成してもよい。この場合には、成膜温度は若干高くなるが、成膜時間が比較的短いため、エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することが可能である。なお、成膜時間を短くするためには、例えば枚葉式のＣＶＤ装置を用いればよい。また、枚葉式のＣＶＤ装置を用いない場合であっても、成膜室内に導入する半導体基板の枚数を少なくすれば、短い成膜時間でシリコン窒化膜を形成することが可能である。 For example, a silicon nitride film may be formed by a thermal CVD method using silane and NH ₃ as raw materials at a film formation temperature of 650 to 700 ° C. and a film formation time of 15 minutes or less. In this case, although the film formation temperature is slightly higher, since the film formation time is relatively short, it is possible to suppress diffusion of dopant impurities in the impurity diffusion region and the pocket region constituting the shallow region of the extension source / drain. It is. In order to shorten the film formation time, for example, a single wafer CVD apparatus may be used. Even when a single wafer CVD apparatus is not used, a silicon nitride film can be formed in a short film formation time if the number of semiconductor substrates introduced into the film formation chamber is reduced.

なお、第３及び第４実施形態では、シリコンと窒素とを含む化合物より成る原料ガスとしてＢＴＢＡＳを用いたが、かかる原料ガスはＢＴＢＡＳに限定されるものではなく、シリコンと窒素とを含む化合物より成る原料を広く用いることが可能である。 In the third and fourth embodiments, BTBAS is used as a source gas made of a compound containing silicon and nitrogen. However, the source gas is not limited to BTBAS, but a compound gas containing silicon and nitrogen. It is possible to use a wide range of raw materials.

また、第３及び第４実施形態では、分子中に窒素原子を複数含む化合物より成る原料としてヒドラジン化合物を用いたが、かかる原料ガスはヒドラジン化合物に限定されるものではなく、分子中に窒素原子を複数含む化合物より成る原料を広く用いることができる。例えば、分子中に窒素原子を複数含む原料として、アジド化合物を挙げることができる。アジド化合物としては、例えば、ジエチルアジド、ジメチルアジド、アジ化メチル（ＣＨ₃Ｎ₃）、アジ化エチル（Ｃ₂Ｈ₅Ｎ₃）、ターシャルブチルアジド（Ｃ₄Ｈ₉Ｎ₃）等を挙げることができる。 In the third and fourth embodiments, a hydrazine compound is used as a raw material composed of a compound containing a plurality of nitrogen atoms in the molecule. However, the raw material gas is not limited to a hydrazine compound, and a nitrogen atom in the molecule. A raw material comprising a compound containing a plurality of can be widely used. For example, an azide compound can be mentioned as a raw material containing a plurality of nitrogen atoms in the molecule. Examples of the azide compound include diethyl azide, dimethyl azide, methyl azide (CH ₃ N ₃ ), ethyl azide (C ₂ H ₅ N ₃ ), tertiary butyl azide (C ₄ H ₉ N ₃ ) and the like. be able to.

また、第３及び第４実施形態では、ヒドラジン化合物より成る原料ガスとして、ジメチルヒドラジンを用いたが、ヒドラジン化合物はジメチルヒドラジンに限定されるものではなく、他のあらゆるヒドラジン化合物を用いることが可能である。例えば、ジメチルヒドラジン以外のヒドラジン化合物としては、例えば、ヒドラジン（Ｎ₂Ｈ₄）、モノメチルヒドラジン（（ＣＨ₃）₂Ｎ₂Ｈ₂）、ｕｎｓ−ジメチルヒドラジン（（ＣＨ₃）₂Ｎ₂Ｈ₂）、ｓｙｍ−ジメチルヒドラジン（（ＣＨ₃）ＨＮ₂（ＣＨ₃）Ｈ）、トリメチルヒドラジン（（ＣＨ₃）₂Ｎ₂（ＣＨ₃）Ｈ）、テトラメチルヒドラジン（（ＣＨ₃）₂Ｎ₂（ＣＨ₃）₂）、エチルヒドラジン（（Ｃ₂Ｈ₅）ＨＮ₂Ｈ₂）等を挙げることができる。 In the third and fourth embodiments, dimethyl hydrazine is used as a source gas composed of a hydrazine compound, but the hydrazine compound is not limited to dimethyl hydrazine, and any other hydrazine compound can be used. is there. For example, as a hydrazine compound other than dimethylhydrazine, for example, hydrazine (N ₂ H ₄ ), monomethylhydrazine ((CH ₃ ) ₂ N ₂ H ₂ ), uns-dimethylhydrazine ((CH ₃ ) ₂ N ₂ H ₂ ) , sym-dimethylhydrazine _{_{((CH 3) HN 2 (}} CH 3) H), trimethyl hydrazine _{_{_{((CH 3) 2 N 2}}} (CH 3) H), tetramethyl hydrazine _{_{_{((CH 3) 2 N 2}}} (CH 3 ₂ ), ethyl hydrazine ((C ₂ H ₅ ) HN ₂ H ₂ ) and the like.

また、第３実施形態では、シリコンと窒素とを含む化合物より成る原料ガスと分子中に窒素原子を複数含む化合物より成る原料とを用いて、シリコン窒化膜を形成する場合を例に説明したが、かかる原料を用いて形成する絶縁膜は、シリコン窒化膜に限定されるものではない。例えば、ＳｉＣＮ膜やＳｉＯＣＮ膜等を形成することも可能である。原料ガスとしてＣを含む原料ガスを用いれば、成膜条件を適宜設定することにより、ＳｉＣＮ膜を形成することが可能である。また、成膜室内に酸素ガスを適宜導入すれば、ＳｉＯＣＮ膜を形成することが可能である。 In the third embodiment, the case where a silicon nitride film is formed using a source gas made of a compound containing silicon and nitrogen and a source gas made of a compound containing a plurality of nitrogen atoms in the molecule has been described as an example. The insulating film formed using such a raw material is not limited to the silicon nitride film. For example, a SiCN film or a SiOCN film can be formed. If a source gas containing C is used as the source gas, a SiCN film can be formed by appropriately setting the film formation conditions. In addition, a SiOCN film can be formed by appropriately introducing oxygen gas into the deposition chamber.

また、第３及び第４実施形態では、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成した後に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成する場合を例に説明したが、第２実施形態による半導体装置の製造方法のように、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成してもよい。 In the third and fourth embodiments, after forming the impurity diffusion regions 28 and 36 and the pocket regions 26 and 34 constituting the shallow region of the extension source / drain structure, the deep region of the extension source / drain structure is formed. Although the case where the impurity diffusion regions 48 and 56 are formed has been described as an example, the impurity diffusion regions 28 and 36 and the pockets constituting the shallow region of the extension source / drain structure as in the semiconductor device manufacturing method according to the second embodiment have been described. Before forming the regions 26 and 34, impurity diffusion regions 48 and 56 constituting deep regions of the extension source / drain structure may be formed.

また、第３実施形態では、シリコン酸化膜３８とシリコン窒化膜４０ａとから成るサイドウォールスペーサを形成する場合を例に説明したが、シリコン窒化膜４０ａのみから成るサイドウォールスペーサを形成してもよい。 In the third embodiment, the case where the side wall spacer made of the silicon oxide film 38 and the silicon nitride film 40a is formed has been described as an example. However, the side wall spacer made only of the silicon nitride film 40a may be formed. .

また、第４実施形態では、配線８４の材料としてＣｕを用いたが、配線の材料はＣｕに限定されるものではなく、他のあらゆる配線材料を適宜用いることができる。例えば、配線の材料としてＡｌを用いてもよい。 In the fourth embodiment, Cu is used as the material of the wiring 84. However, the material of the wiring is not limited to Cu, and any other wiring material can be used as appropriate. For example, Al may be used as the wiring material.

また、第４実施形態では、熱ＣＶＤ法によりキャップ膜７４、８６やストッパ膜７６、８０を形成したが、キャップ膜７４、８６やストッパ膜７６、８０の成膜方法は熱ＣＶＤ法に限定されるものではなく、他の成膜方法を適宜用いることができる。例えば、プラズマＣＶＤ法を用いてキャップ膜７４、８６やストッパ膜７６、８０を形成してもよい。キャップ膜７４、８６やストッパ膜７６、８０を形成する際には、トランジスタ（図示せず）が層間絶縁膜７２により覆われているため、プラズマＣＶＤ法を用いて成膜しても、トランジスタの電気的特性に悪影響を与えることはないためである。 In the fourth embodiment, the cap films 74 and 86 and the stopper films 76 and 80 are formed by the thermal CVD method. However, the method for forming the cap films 74 and 86 and the stopper films 76 and 80 is limited to the thermal CVD method. However, other film forming methods can be used as appropriate. For example, the cap films 74 and 86 and the stopper films 76 and 80 may be formed using a plasma CVD method. When the cap films 74 and 86 and the stopper films 76 and 80 are formed, the transistor (not shown) is covered with the interlayer insulating film 72. Therefore, even if the film is formed using the plasma CVD method, This is because the electrical characteristics are not adversely affected.

また、上記実施形態では、ポケット領域２６、３４を形成した後に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６を形成したが、浅い不純物拡散領域２８、３６を形成した後に、ポケット領域２６、３４を形成してもよい。 In the above embodiment, the impurity diffusion regions 28 and 36 constituting the shallow region of the extension source / drain structure are formed after the pocket regions 26 and 34 are formed. However, after the shallow impurity diffusion regions 28 and 36 are formed. The pocket regions 26 and 34 may be formed.

（付記１）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 1) A step of forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby providing the semiconductor substrate on both sides of the gate electrode. Forming an impurity diffusion region therein, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, Forming a sidewall spacer having the silicon oxide film on the sidewall portion, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, the silicon oxide film is formed at a film formation temperature of 500 to 580 ° C. by a thermal CVD method using binary butylaminosilane and oxygen as raw materials. Device manufacturing method.

（付記２）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳと酸素とを原料として用い、熱ＣＶＤ法により、５６０〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 (Appendix 2) Forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby providing the semiconductor substrate on both sides of the gate electrode. Forming an impurity diffusion region therein, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, Forming a sidewall spacer having the silicon oxide film on the sidewall portion, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, the silicon oxide film is formed at a film formation temperature of 560 to 580 ° C. by thermal CVD using TEOS and oxygen as raw materials. Method.

（付記３）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、シランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、６００〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 3) Forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby providing the semiconductor substrate on both sides of the gate electrode. Forming an impurity diffusion region therein, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, Forming a sidewall spacer having the silicon oxide film on the sidewall portion, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, silane and nitrous oxide are used as raw materials, and the silicon oxide film is formed by a thermal CVD method at a film forming temperature of 600 to 700 ° C. and a film forming time of 15 minutes or less. A method of manufacturing a semiconductor device.

（付記４）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳとオゾンとを原料として用い、熱ＣＶＤ法により、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 4) A step of forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby providing the semiconductor substrate on both sides of the gate electrode. Forming an impurity diffusion region therein, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, Forming a sidewall spacer having the silicon oxide film on the sidewall portion, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, TEOS and ozone are used as raw materials, and the silicon oxide film is formed by a CVD method with a film formation temperature of 480 to 500 ° C. and a film formation time of 30 minutes or less by a thermal CVD method. A method of manufacturing a semiconductor device, comprising: forming a semiconductor device.

（付記５）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ジシランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 5) A step of forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby providing the semiconductor substrate on both sides of the gate electrode. Forming an impurity diffusion region therein, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, Forming a sidewall spacer having the silicon oxide film on the sidewall portion, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, disilane and nitrous oxide are used as raw materials, and the silicon film is formed by a CVD method at a film formation temperature of 500 to 530 ° C. and a film formation time of 30 minutes or less by a thermal CVD method. A method for manufacturing a semiconductor device, comprising forming an oxide film.

（付記６）付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、ビスターシャルブチルアミノシランとアンモニアとを原料として用い、熱ＣＶＤ法により、５５０〜５８０℃の成膜温度で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 6) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 5,
After the step of forming the silicon oxide film, before the step of forming the sidewall spacer, further comprising a step of forming a silicon nitride film so as to cover the silicon oxide film,
In the step of forming the silicon nitride film, the silicon nitride film is formed at a film formation temperature of 550 to 580 ° C. by a thermal CVD method using binary butylaminosilane and ammonia as raw materials.
In the step of forming the sidewall spacer, the sidewall spacer having the silicon oxide film and the silicon nitride film on the side wall portion of the gate electrode by anisotropically etching the silicon nitride film and the silicon oxide film. A method of manufacturing a semiconductor device, comprising: forming a semiconductor device.

（付記７）付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、シランとアンモニアとを原料として用い、熱ＣＶＤ法により、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 7) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 5,
After the step of forming the silicon oxide film, before the step of forming the sidewall spacer, further comprising a step of forming a silicon nitride film so as to cover the silicon oxide film,
In the step of forming the silicon nitride film, silane and ammonia are used as raw materials, and the silicon nitride film is formed by a thermal CVD method at a film forming temperature of 650 to 700 ° C. and a film forming time of 15 minutes or less.
In the step of forming the sidewall spacer, the sidewall spacer having the silicon oxide film and the silicon nitride film on the side wall portion of the gate electrode by anisotropically etching the silicon nitride film and the silicon oxide film. A method of manufacturing a semiconductor device, comprising: forming a semiconductor device.

（付記８）少なくともシリコンと窒素とを含む化合物より成る第１の原料と、分子中に窒素原子を複数含む化合物より成る第２の原料とを用いて、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成る絶縁膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 8) An insulating film made of SiN, SiCN, or SiOCN is formed using a first raw material made of a compound containing at least silicon and nitrogen and a second raw material made of a compound containing a plurality of nitrogen atoms in the molecule. A method for manufacturing a semiconductor device, comprising: forming a semiconductor device.

（付記９）付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記半導体基板上に、前記ゲート電極を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記絶縁膜を有するサイドウォールスペーサを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 9) In the method for manufacturing a semiconductor device according to supplementary note 8,
Before the step of forming the insulating film, a step of forming a gate electrode on the semiconductor substrate via a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, Further forming an impurity diffusion region in the semiconductor substrate on both sides of the electrode,
In the step of forming the insulating film, the insulating film is formed on the semiconductor substrate so as to cover the gate electrode,
The semiconductor further comprising a step of forming a sidewall spacer having the insulating film on a side wall portion of the gate electrode by anisotropically etching the insulating film after the step of forming the insulating film. Device manufacturing method.

（付記１０）付記９記載の半導体装置の製造方法において、
前記ゲート電極の両側の前記半導体基板内に前記不純物拡散領域を形成する工程の後、前記絶縁膜を形成する工程の前に、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程を更に有し、
前記サイドウォールスペーサを形成する工程では、前記絶縁膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記絶縁膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。 (Additional remark 10) In the manufacturing method of the semiconductor device of Additional remark 9,
After the step of forming the impurity diffusion region in the semiconductor substrate on both sides of the gate electrode and before the step of forming the insulating film, a silicon oxide film is formed on the semiconductor substrate so as to cover the gate electrode. Further comprising forming,
In the step of forming the sidewall spacer, the sidewall spacer having the silicon oxide film and the insulating film is formed on the side wall portion of the gate electrode by anisotropically etching the insulating film and the silicon oxide film. A method of manufacturing a semiconductor device.

（付記１１）付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記他の絶縁膜を覆うように前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 (Additional remark 11) In the manufacturing method of the semiconductor device of Additional remark 8,
Before the step of forming the insulating film, further comprising a step of forming a transistor on a semiconductor substrate and a step of forming another insulating film on the semiconductor substrate so as to cover the transistor,
In the step of forming the insulating film, the insulating film is formed so as to cover the other insulating film.

（付記１２）付記１１記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の後に、前記絶縁膜とエッチング特性が異なる更に他の絶縁膜を形成する工程と、前記更に他の絶縁膜に、前記絶縁膜に達する溝を形成する工程と、前記溝内に配線を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。 (Additional remark 12) In the manufacturing method of the semiconductor device of Additional remark 11,
After the step of forming the insulating film, a step of forming another insulating film having etching characteristics different from those of the insulating film, a step of forming a groove reaching the insulating film in the further insulating film, And a step of embedding a wiring in the groove.

（付記１３）付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程と、前記他の絶縁膜の上方に、更に他の絶縁膜を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記更に他の絶縁膜を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜及び前記更に他の絶縁膜に溝を形成する工程と、前記溝内及び前記絶縁膜上に導電膜を形成する工程と、前記導電膜を前記絶縁膜が露出するまで研磨し、前記溝内に前記導電膜より成る配線を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 13) In the method for manufacturing a semiconductor device according to supplementary note 8,
Before the step of forming the insulating film, a step of forming a transistor on a semiconductor substrate, a step of forming another insulating film on the semiconductor substrate so as to cover the transistor, and an upper side of the other insulating film And further forming another insulating film,
In the step of forming the insulating film, the insulating film is formed so as to cover the further insulating film,
After the step of forming the insulating film, a step of forming a groove in the insulating film and the further other insulating film, a step of forming a conductive film in the groove and on the insulating film, and the conductive film Polishing the insulating film until it is exposed, and further forming a wiring made of the conductive film in the groove.

（付記１４）付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程と、前記他の絶縁膜の上方に、更に他の絶縁膜を形成する工程と、前記更に他の絶縁膜に配線を埋め込む工程とを更に有し、
前記絶縁膜を形成する工程では、前記更に他の絶縁膜上及び前記配線上に前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 14) In the method for manufacturing a semiconductor device according to Supplementary Note 8,
Before the step of forming the insulating film, a step of forming a transistor on a semiconductor substrate, a step of forming another insulating film on the semiconductor substrate so as to cover the transistor, and an upper side of the other insulating film And further comprising a step of forming another insulating film and a step of embedding wiring in the further other insulating film,
In the step of forming the insulating film, the insulating film is formed on the other insulating film and on the wiring.

（付記１５）付記９乃至１４のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、熱ＣＶＤ法により前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 15) In the method for manufacturing a semiconductor device according to any one of Supplementary Notes 9 to 14,
In the step of forming the insulating film, the insulating film is formed by a thermal CVD method.

（付記１６）付記１１乃至１４のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、プラズマＣＶＤ法により前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 16) In the method for manufacturing a semiconductor device according to any one of Supplementary Notes 11 to 14,
In the step of forming the insulating film, the insulating film is formed by a plasma CVD method.

（付記１７）付記８乃至１６のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、ＮＨ₃より成る第３の原料を更に用いて、前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 17) In the method for manufacturing a semiconductor device according to any one of supplementary notes 8 to 16,
In the step of forming the insulating film, the insulating film is formed by further using a third material made of NH ₃ .

（付記１８）付記８乃至１７のいずれかに記載の半導体装置の製造方法において、
前記第１の原料は、ビスターシャルブチルアミノシランである
ことを特徴とする半導体装置の製造方法。 (Supplementary note 18) In the method for manufacturing a semiconductor device according to any one of supplementary notes 8 to 17,
The method of manufacturing a semiconductor device, wherein the first raw material is Vista-butylaminosilane.

（付記１９）付記８乃至１８のいずれかに記載の半導体装置の製造方法において、
前記第２の原料は、ヒドラジン化合物又はアジド化合物である
ことを特徴とする半導体装置の製造方法。 (Supplementary note 19) In the method for manufacturing a semiconductor device according to any one of supplementary notes 8 to 18,
Said 2nd raw material is a hydrazine compound or an azide compound. The manufacturing method of the semiconductor device characterized by the above-mentioned.

（付記２０）付記８乃至１９のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、５５０℃以下の成膜温度で前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 20) In the method for manufacturing a semiconductor device according to any one of supplementary notes 8 to 19,
In the step of forming the insulating film, the insulating film is formed at a film forming temperature of 550 ° C. or lower.

（付記２１）付記１乃至７、９及び１０のいずれかに記載の半導体装置の製造方法において、
前記サイドウォールスペーサを形成する工程の後に、前記ゲート電極と前記サイドウォールスペーサとをマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記不純物拡散領域よりキャリア濃度が高く深い他の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 21) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 7, 9, and 10,
After the step of forming the sidewall spacer, by introducing a dopant impurity into the semiconductor substrate using the gate electrode and the sidewall spacer as a mask, another impurity diffusion having a carrier concentration higher than that of the impurity diffusion region and deeper. A method of manufacturing a semiconductor device, further comprising a step of forming a region.

（付記２２）付記１乃至７、９及び１０のいずれかに記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記不純物拡散領域を形成する工程の前に、前記ゲート電極の側壁部分に他のサイドウォールスペーサを形成する工程と、前記ゲート電極と前記他のサイドウォールスペーサとをマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記不純物拡散領域よりキャリア濃度が高く深い他の不純物拡散領域を形成する工程と、前記他のサイドウォールスペーサをエッチング除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 22) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 7, 9, and 10,
After the step of forming the gate electrode and before the step of forming the impurity diffusion region, a step of forming another side wall spacer on the side wall portion of the gate electrode, and the gate electrode and the other side wall spacer And using as a mask, a dopant impurity is introduced into the semiconductor substrate to form another impurity diffusion region having a carrier concentration higher than that of the impurity diffusion region, and a step of etching away the other sidewall spacer. The method for manufacturing a semiconductor device, further comprising:

（付記２３）付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後で前記不純物拡散領域を形成する工程の前に、又は、前記不純物拡散領域を形成する工程の後でシリコン酸化膜を形成する工程の前に、前記不純物拡散領域に隣接するように、前記不純物拡散領域と反対の導電型のポケット領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary note 23) In the method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 7,
The impurity diffusion region before the step of forming the impurity diffusion region after the step of forming the gate electrode or before the step of forming a silicon oxide film after the step of forming the impurity diffusion region. The method further includes the step of forming a pocket region of a conductivity type opposite to the impurity diffusion region so as to be adjacent to the impurity diffusion region.

（付記２４）付記９又は１０記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後で前記不純物拡散領域を形成する工程の前に、又は、前記不純物拡散領域を形成する工程の後で前記絶縁膜を形成する工程の前に、前記不純物拡散領域に隣接するように、前記不純物拡散領域と反対の導電型のポケット領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 (Supplementary Note 24) In the method for manufacturing a semiconductor device according to Supplementary Note 9 or 10,
The impurity diffusion region before the step of forming the impurity diffusion region after the step of forming the gate electrode or before the step of forming the insulating film after the step of forming the impurity diffusion region. The method further includes the step of forming a pocket region of a conductivity type opposite to the impurity diffusion region so as to be adjacent to the impurity diffusion region.

本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。FIG. 9 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention; 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。FIG. 9 is a process cross-sectional view (No. 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention; 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。It is process sectional drawing (the 5) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。It is process sectional drawing (the 6) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。It is process sectional drawing (the 7) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。It is process sectional drawing (the 8) which shows the manufacturing method of the semiconductor device by 1st Embodiment of this invention. ＰＭＯＳトランジスタにおけるＢの濃度分布を示すグラフである。It is a graph which shows the density | concentration distribution of B in a PMOS transistor. ＮＭＯＳトランジスタにおけるＡｓの濃度分布を示すグラフである。3 is a graph showing an As concentration distribution in an NMOS transistor. ＮＭＯＳトランジスタにおけるゲート長としきい値電圧との関係を示すグラフである。It is a graph which shows the relationship between the gate length and threshold voltage in an NMOS transistor. ＰＭＯＳトランジスタにおけるＩ_on−Ｉ_off特性を示すグラフである。It is a graph showing the I _on -I _off characteristics in the PMOS transistor. 本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the modification of 1st Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。It is process sectional drawing (the 2) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。It is process sectional drawing (the 4) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。It is process sectional drawing (the 5) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。It is process sectional drawing (the 6) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。It is process sectional drawing (the 7) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。It is process sectional drawing (the 8) which shows the manufacturing method of the semiconductor device by 2nd Embodiment of this invention. 本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the modification of 2nd Embodiment of this invention. ＢＴＢＡＳとＮＨ₃とを原料ガスとして用いてシリコン窒化膜を成膜する際の成膜メカニズムを示す概念図である。BTBAS and NH ₃ is a conceptual diagram showing a film forming mechanism in forming the silicon nitride film used as a material gas. 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by 3rd Embodiment of this invention. シリコン窒化膜の成膜速度を示すグラフである。It is a graph which shows the film-forming speed | rate of a silicon nitride film. シリコン窒化膜の成膜温度と屈折率との関係を示すグラフである。It is a graph which shows the relationship between the film-forming temperature of a silicon nitride film, and a refractive index. 原料ガスの流量比とシリコン窒化膜の屈折率との関係を示すグラフである。It is a graph which shows the relationship between the flow rate ratio of source gas, and the refractive index of a silicon nitride film. シリコン酸化膜の比誘電率を示すグラフである。It is a graph which shows the dielectric constant of a silicon oxide film. 本発明の第３実施形態の変形例による半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device by the modification of 3rd Embodiment of this invention. シリコン窒化膜におけるリーク電流特性を示すグラフである。It is a graph which shows the leakage current characteristic in a silicon nitride film. 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor device by 4th Embodiment of this invention. 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。It is process sectional drawing (the 2) which shows the manufacturing method of the semiconductor device by 4th Embodiment of this invention. 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by 4th Embodiment of this invention.

符号の説明Explanation of symbols

１０…半導体基板
１２…素子分離領域
１４ｎ…ＮＭＯＳトランジスタが形成される領域
１４ｐ…ＰＭＯＳトランジスタが形成される領域
１６ｎ…ｎ形ウェル
１６ｐ…ｐ形ウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２…フォトレジスト膜
２４…開口部
２６…ポケット領域
２８…不純物拡散領域
３０…フォトレジスト膜
３２…開口部
３４…ポケット領域
３６…不純物拡散領域
３８…シリコン酸化膜
４０、４０ａ、４０ｂ…シリコン窒化膜
４２、４２ａ…サイドウォールスペーサ
４４…フォトレジスト膜
４６…開口部
４８…不純物拡散領域
５０…ソース／ドレイン拡散層
５２…フォトレジスト膜
５４…開口部
５６…不純物拡散領域
５８…ソース／ドレイン拡散層
６０…金属膜
６２…ソース／ドレイン電極
６４ｎ…ＮＭＯＳトランジスタ
６４ｐ…ＰＭＯＳトランジスタ
６６…シリコン酸化膜
６８…シリコン窒化膜
７０…サイドウォールスペーサ
７２…層間絶縁膜
７４…キャップ膜
７６…ストッパ膜
７８…層間絶縁膜
８０…ストッパ膜
８２…溝
８４…配線
８６…キャップ膜
８８…層間絶縁膜
DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate 12 ... Element isolation region 14n ... Region 14p where NMOS transistor is formed ... Region 16n where PMOS transistor is formed ... N-type well 16p ... P-type well 18 ... Gate insulating film 20 ... Gate electrode 22 ... Photoresist Film 24 ... opening 26 ... pocket region 28 ... impurity diffusion region 30 ... photoresist film 32 ... opening 34 ... pocket region 36 ... impurity diffusion region 38 ... silicon oxide films 40, 40a, 40b ... silicon nitride films 42, 42a ... Side wall spacer 44 ... Photoresist film 46 ... Opening 48 ... Impurity diffusion region 50 ... Source / drain diffusion layer 52 ... Photoresist film 54 ... Opening 56 ... Impurity diffusion region 58 ... Source / drain diffusion layer 60 ... Metal film 62 ... source / drain electrode 64n ... NMOS transistor 64p ... MOS transistor 66 ... silicon oxide film 68 ... silicon nitride film 70 ... sidewall spacer 72 ... interlayer insulating film 74 ... cap film 76 ... stopper film 78 ... interlayer insulating film 80 ... stopper film 82 ... groove 84 ... wiring 86 ... cap film 88 ... Interlayer insulation film

Claims

半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 Forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby diffusing impurities into the semiconductor substrate on both sides of the gate electrode; Forming a region on the semiconductor substrate, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, thereby forming the region on the side wall portion of the gate electrode. Forming a sidewall spacer having a silicon oxide film, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, the silicon oxide film is formed at a film formation temperature of 500 to 580 ° C. by a thermal CVD method using binary butylaminosilane and oxygen as raw materials. Device manufacturing method.

半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳと酸素とを原料として用い、熱ＣＶＤ法により、５６０〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 Forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby diffusing impurities into the semiconductor substrate on both sides of the gate electrode; Forming a region on the semiconductor substrate, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, thereby forming the region on the side wall portion of the gate electrode. Forming a sidewall spacer having a silicon oxide film, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, the silicon oxide film is formed at a film formation temperature of 560 to 580 ° C. by thermal CVD using TEOS and oxygen as raw materials. Method.

半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、シランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、６００〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 Forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby diffusing impurities into the semiconductor substrate on both sides of the gate electrode; Forming a region on the semiconductor substrate, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, thereby forming the region on the side wall portion of the gate electrode. Forming a sidewall spacer having a silicon oxide film, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, silane and nitrous oxide are used as raw materials, and the silicon oxide film is formed by a thermal CVD method at a film forming temperature of 600 to 700 ° C. and a film forming time of 15 minutes or less. A method of manufacturing a semiconductor device.

半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳとオゾンとを原料として用い、熱ＣＶＤ法により、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 Forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby diffusing impurities into the semiconductor substrate on both sides of the gate electrode; Forming a region on the semiconductor substrate, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, thereby forming the region on the side wall portion of the gate electrode. Forming a sidewall spacer having a silicon oxide film, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, TEOS and ozone are used as raw materials, and the silicon oxide film is formed by a CVD method with a film formation temperature of 480 to 500 ° C. and a film formation time of 30 minutes or less by a thermal CVD method. A method of manufacturing a semiconductor device, comprising: forming a semiconductor device.

半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ジシランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 Forming a gate electrode on a semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, thereby diffusing impurities into the semiconductor substrate on both sides of the gate electrode; Forming a region on the semiconductor substrate, forming a silicon oxide film on the semiconductor substrate so as to cover the gate electrode, and anisotropically etching the silicon oxide film, thereby forming the region on the side wall portion of the gate electrode. Forming a sidewall spacer having a silicon oxide film, and a method of manufacturing a semiconductor device,
In the step of forming the silicon oxide film, disilane and nitrous oxide are used as raw materials, and the silicon film is formed by a CVD method at a film formation temperature of 500 to 530 ° C. and a film formation time of 30 minutes or less by a thermal CVD method. A method for manufacturing a semiconductor device, comprising forming an oxide film.

請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、ビスターシャルブチルアミノシランとアンモニアとを原料として用い、熱ＣＶＤ法により、５５０〜５８０℃の成膜温度で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
After the step of forming the silicon oxide film, before the step of forming the sidewall spacer, further comprising a step of forming a silicon nitride film so as to cover the silicon oxide film,
In the step of forming the silicon nitride film, the silicon nitride film is formed at a film formation temperature of 550 to 580 ° C. by a thermal CVD method using binary butylaminosilane and ammonia as raw materials.
In the step of forming the sidewall spacer, the sidewall spacer having the silicon oxide film and the silicon nitride film on the side wall portion of the gate electrode by anisotropically etching the silicon nitride film and the silicon oxide film. A method of manufacturing a semiconductor device, comprising: forming a semiconductor device.

請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、シランとアンモニアとを原料として用い、熱ＣＶＤ法により、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
After the step of forming the silicon oxide film, before the step of forming the sidewall spacer, further comprising a step of forming a silicon nitride film so as to cover the silicon oxide film,
In the step of forming the silicon nitride film, silane and ammonia are used as raw materials, and the silicon nitride film is formed by a thermal CVD method at a film forming temperature of 650 to 700 ° C. and a film forming time of 15 minutes or less.
In the step of forming the sidewall spacer, the sidewall spacer having the silicon oxide film and the silicon nitride film on the side wall portion of the gate electrode by anisotropically etching the silicon nitride film and the silicon oxide film. A method of manufacturing a semiconductor device, comprising: forming a semiconductor device.

少なくともシリコンと窒素とを含む化合物より成る第１の原料と、分子中に窒素原子を複数含む化合物より成る第２の原料とを用いて、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成る絶縁膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 Forming an insulating film made of SiN, SiCN, or SiOCN using a first raw material made of a compound containing at least silicon and nitrogen and a second raw material made of a compound containing a plurality of nitrogen atoms in the molecule; A method for manufacturing a semiconductor device, comprising:

請求項８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記半導体基板上に、前記ゲート電極を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記絶縁膜を有するサイドウォールスペーサを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 8.
Before the step of forming the insulating film, a step of forming a gate electrode on the semiconductor substrate through a gate insulating film, and introducing a dopant impurity into the semiconductor substrate using the gate electrode as a mask, Further forming an impurity diffusion region in the semiconductor substrate on both sides of the electrode,
In the step of forming the insulating film, the insulating film is formed on the semiconductor substrate so as to cover the gate electrode,
The semiconductor further comprising a step of forming a sidewall spacer having the insulating film on a side wall portion of the gate electrode by anisotropically etching the insulating film after the step of forming the insulating film. Device manufacturing method.

請求項８又は９記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、ＮＨ_３より成る第３の原料を更に用いて、前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of Claim 8 or 9,
In the step of forming the insulating film, the insulating film is formed by further using a third raw material made of NH ₃ .