JP2008010846A - 半導体装置及び半導体電力変換装置 - Google Patents
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Abstract
【解決手段】第1導電型の第1半導体層1と、該第1半導体層の一方の主面に形成され、該第1半導体層より高不純物濃度の第2導電型の第2半導体層2と、前記第1半導体層の他方の主面に形成され、該第1半導体層より高不純物濃度の第1導電型の第3半導体層3とを具備し、前記第1半導体層の不純物濃度が極大となる位置が少なくとも1か所あり、該第1半導体層の不純物濃度が、前記極大となる位置から前記第2半導体層及び前記第3半導体層の双方に向かって傾きをもって減少する半導体装置において、前記第1半導体層の不純物濃度の積分濃度(atoms/cm2)を、8×1011より大きく1×1012以下の値とする。
【選択図】図1
Description
このような電力制御装置には、低損失で省電力であり、また高速、高効率であり、さらに環境に優しい、すなわち周囲に対して悪影響を及ぼさないという特性が要求されている。このような要求に対して、ダイオードにおいては、ブロードバッファ構造が提案されている。ブロードバッファ構造とは、N−ドリフト層の平均的な濃度分布が、同層のほぼ中間付近にピーク(極大値)を有し、かつアノード及びカソード方向に向かって、傾きをもって減少するような構造のことである(例えば、特許文献1参照。)。
特許文献13では、IGBTの高速駆動をするために、IGBTゲート駆動回路のオフ側でゲート抵抗Rgが20Ω未満が良いとしている。これにより、例えば複数IGBTチップの並列動作時においても、電流の不均一分担を抑えて、安全に電流を遮断することができるとしている。
特許文献15の段落[0010]では、主IGBTのターンオンdi/dtを制限するために、エミッタ電極とそれに接続される配線の間にインダクタンスLを挿入し、過電流導通時のLdi/dtをVgeにフィードバックさせて、急なdi/dt時にVgeをVth近くまで下げてゲートを絞る技術が開示されている。
特許文献17の段落[0007]では、自動車用イグナイタ回路のコイルよりIGBTに過電圧が生じた時、IGBTのゲートとコレクタ電極間に接続したツェナーダイオードに電流を流し、その電流とゲート抵抗によりゲートに自己バイアスを発生させてIGBTを通電状態にし、IGBTをクランプさせる技術が開示されている。
具体的には以下の発明が開示されている。N−ドリフト層の不純物濃度のP型アノード層側表面からウェハー裏面(N+カソード層側)方向への分布をNnet(x)とする。このNnetをN−ドリフト層部分(ブロードバッファ部分を含む)の厚さ方向に積分して得られる積分濃度を同層部分の厚さで割った値を平均濃度Ndmとする。ブロードバッファ部分のNnetがNdmに等しくなる位置(x)であって最もP型アノード層に近い部分の位置をXcと、同じく最もN+カソード層に近い部分の位置をXdとする。NnetをXcとXdで挟まれる領域で積分して得られる積分濃度(1)が、2×1011atoms/cm2以上で8×1011atoms/cm2以下となるよう半導体装置を構成する。
しかしながら、同濃度の範囲であっても、発振が抑制されない場合があることが判明した。
この発明の第一の目的は、高速・低損失であると同時に、ソフトリカバリー特性をも兼ね備えるダイオード又はIGBTと、これらを搭載する電力変換装置を提供することである。
特許文献16の場合、ターンオン時の対向FWDのdV/dtを制限するために、ある値以上のdV/dtではゲート抵抗の合成値を高くしてその増加を制限する旨が記載されている。すなわちこれも、ターンオン速度を遅くする方向であり、このような状況では実機損失Eonは増加することが示唆される。
以上から、従来の駆動方法および駆動装置では、ターンオン損失を低減して、実機損失の増加を抑えるには限界があることが示されている。よって、本発明の第二の目的は、高速・低損失であるだけでなく、ソフトリカバリー特性をも兼ね備えたダイオードを用いることで、IGBT等のスイッチング素子の損失を低減し、さら電磁ノイズも低減するようなIGBTモジュール、およびその駆動方法と駆動装置、さらにこれらを搭載・適用した半導体電力変換装置を提供することである。
また、請求項2の発明にかかる半導体装置は、前記第1半導体層における前記第2半導体層との接合近傍の不純物濃度N0と前記平均濃度Ndmが、下記式(3)を満たすものである。
請求項3の発明にかかる半導体装置は、前記第1半導体層厚さWと下記式(5)で定義される距離指標W0が、下記式(4)を満たすものである。
請求項3の発明によれば、逆回復損失を小さく維持しながら、耐圧の低下を防ぐことができる。
請求項4の発明にかかる半導体電力変換装置は、請求項1ないし3に記載の半導体装置を搭載し、前記半導体装置の動作周波数が20kHz以上である。
(実施の形態1)
図1は、本発明の実施の形態1にかかる半導体装置の構成、ネットドーピング濃度を示す図である。図1において半導体装置の断面図10に示すように、N-ドリフト層となるN型の第1半導体層1の一方の主面側に、P型アノード層となるP型の第2半導体層2が形成されている。また、第1半導体層1の他方の主面側に、N+カソード層となるN型の第3半導体層3が形成されている。そして、第2半導体層2の表面には、アノード電極4が形成されている。また、第3半導体層3の表面には、カソード電極5が形成されている。
第2半導体層2と第1半導体層1との界面までの距離は、3μmである。第3半導体層3とカソード電極5との界面までの距離は、350μmである。
アンチモンを固溶度まで含むn型で低比抵抗のCZによるバルクウェハ100(n半導体基板)に所定の前処理を施す(図4(A))。ウェハは第3半導体層3となる。このウェハの鏡面上にn型不純物を含む高比抵抗Si結晶のエピタキシャル成長層101を形成し、第1半導体層1とする(図4(B))。成長時、原料ガスにリン等のn型不純物を含むガスを所定の流量添加する。この流量を制御することで、同図(b)に示すように、徐々に濃度が増加し、所定位置から以降は徐々に濃度が減少するブロードバッファ構造の不純物濃度分布が得られる。その後、常法によりp型アノード層102(濃度5×1016atoms/cm3、深さ3μm)と、オーミックコンタクトを得るためのn+層103を形成し、それぞれの上にアノード電極104(AlSi1%)とカソード電極105(Ti/Ni/Au)を形成する(図4(C))。また、プロセスの途中で、オン抵抗を下げる目的でウェハを300μm程度まで研削したり、図示しないガードリングエッジ構造やポリイミド等のパシベーション膜を形成してもよい。このようにして半導体装置を製造することができる。
これらの図と図23から、本発明のブロードバッファ構造を用いれば、N−ドリフト層の厚さを45μmと薄くしても、発振せずソフトリカバリーであることが分かる。これは、上述の作用により、逆回復中の余剰キャリアを十分に残しているためである。
(実施の形態2)
図11は、式(1)の積分濃度と耐圧の関係を示したグラフであり、実施の形態1で定義した比N0/Ndmをパラメータとしている。このようなブロードバッファ構造は、実施の形態1で説明した製造プロセスにおいて、第1半導体層1をエピタキシャル成長する際、ドーパントとなるリン含有ガスの流量を適宜調整することで作ることができる。
(実施の形態3)
N−ドリフト層の厚さを薄くすると、発振現象が起きるとともに、素子耐圧が減少する。この現象は、式(5)で表される距離指標W0と、W0に対するN−ドリフト層の厚さWの比を用いて説明される。
式(5)について説明する。非特許文献1から、N−ドリフト層の濃度がNdのとき、臨界電界強度Ecは、式(6)で表される。
以上の説明では第1半導体層の厚さと濃度で決まる耐圧を素子耐圧BVとしている。通常、第2半導体層の濃度が第1半導体層よりも十分(およそ2桁以上)大きいため、空乏層が第1半導体層のみに広がるとみなすことができる(片側階段接合)。したがって、第1半導体層で決まる耐圧を素子耐圧と考えることができる。
図14は、N−ドリフト層の厚さWと逆回復損失Errの関係を(a)600Vクラス及び(b)1200Vクラスについて示したグラフであり、図12、13の逆回復損失特性から求めたものである。横軸は距離指標W0で規格化している。600Vの場合(a)は、図12における順電圧が1.6Vのときの逆回復損失値もしくはその外挿値を用いており、1200Vの場合(b)は、図13における順電圧1.8Vでの逆回復損失値である。逆回復損失については、N−ドリフト層の厚さWの距離指標W0に対する比(W/W0)が1〜1.1以上になると、急激に増加する傾向がわかる。これは、N−ドリフト層(第1半導体層)の厚さが大きくなると、導通方向の抵抗が増加し、さらに蓄積キャリアも増加するためである。また、600Vの場合(a)でN−ドリフト層の厚さが45μm(=0.79W0)と65μm(=1.14W0)の損失Errを比べると、本発明に係るブロードバッファ構造により、半導体装置の発振を抑制でき、加えて、約60%の損失低減を達成できることがわかる。
このように本発明に係るブロードバッファ構造を有する半導体装置では、比W/W0が0.8以上1.0以下であることが望ましい。
(実施の形態4)
図16は、実施の形態1と異なるプロセスで製造された、本発明の実施の形態4にかかる半導体装置の構成、ネットドーピング濃度及びプロトン分布を示す図である。半導体装置の層構成は、図16の半導体装置の断面図10に示すように、実施の形態1で説明した構成と同じである。
第2半導体層2と第1半導体層1との界面までの距離は、3μmである。第3半導体層3とカソード電極5との界面までの距離は、115μmである。これは距離指標W0=125.5μmに対して、0.92W0に相当する。第1半導体層1と第3半導体層3との界面から、第3半導体層3とカソード電極5との界面までの距離、すなわち第3半導体層3の厚さは、0.5μmである。
次いで、図17の断面図230に示すように、標準的なダイオードのプロセス工程によって、Pアノード層となる第2半導体層2、図示しないガードリングエッジ構造、絶縁膜6およびアノード電極4を形成する。第2半導体層2の濃度は、例えば5×1016atoms/ccであり、その深さは、例えば3μmである。また、アノード電極4の材料は、例えばAlSi1%である。
ここで、ダブルパルス法とは、レーザ光の照射エリアごとに、複数のレーザ照射装置から所定の遅延時間だけ照射タイミングをずらして複数のパルスレーザを連続的に照射する方法である。ダブルパルス法については、特開2005−223301号公報に詳述されている。
最後に、図18の断面図320に示すように、第3半導体層3の表面にチタン、ニッケルおよび金の順で金属を成膜し、第3半導体層3にオーミック接触するカソード電極5を形成し、半導体装置(ダイオード)が完成する。FZウェハー201の、第2半導体層2と第3半導体層3の間の部分は、第1半導体層1となる。図18の特性図330は、断面図320の半導体装置に対応するネットドーピング濃度のプロファイルである。
この方法に代えて、CZ(チョコラルスキー)結晶(あるいは多結晶)を用いて高濃度の酸素を含むFZウェハーを作る方法もある。CZ結晶等には、高い濃度の酸素が混入しており、その濃度は1300度で過飽和となる1×1018cm−3程度である。このCZ結晶をFZウェハー引き上げの原料にすると、引き上げ後も1.0×1016cm−3以上の酸素が残留し、前述のリンガラスを塗布して作製するDWウェハーと同程度の酸素を含むFZウェハーを作製することができる。この方法を用いれば、上述の高温による酸素の拡散プロセスを行わずに、低価格で酸素含有のFZウェハーを得ることができる。
(実施の形態5)
図19、図20、図21及び図27は、実施の形態1〜4の半導体装置の適用例を示す図である。図19に示すコンバーター−インバータ回路30は、効率良く誘導電動機やサーボモータ等を制御することが可能で、産業や電鉄等で広く用いられる。図20に示す力率改善回路(PFC回路)40は、AC−AC変換の入力電流を正弦波状に制御して波形改善をはかる回路であり、スイッチング電源用に用いられる。図21の回路図2000は、マトリクスコンバーター回路50の全体図であり、回路図2010は、マトリクスコンバーター回路のスイッチング部51の構成を示す図である。図27の回路図60は、図19のコンバータ部がスイッチング素子(IGBTやMOSFETなど)と本発明のフリーホイーリングダイオードにて構成される場合を示す。このようにコンバータ部にスイッチング素子を用いて回生時の電流を制御すれば、1次側に、回生時にモータにて生じた電力を戻すことができ、さらに省電力動作にすることができる。本発明のブロードバッファ構造を有する半導体装置は、N−ドリフト層の厚さを薄くでき、その動作を高速化できるので、20kHz以上も動作周波数を備える変換装置を実現することができる。
また、実施の形態では600V及び1200Vクラスの半導体装置について述べたが、本発明は1700Vや3300V、それ以上の耐圧クラスでも同様に適用可能である。例えば、1700Vクラスでは基本濃度N0を80〜200Ωcm、N−ドリフト層の厚さを120〜200μmとし、3300Vクラスでは同じく200〜500Ωcm、250〜400μmとし、N−ドリフト層の不純物濃度分布を式(2)を満たすブロードバッファ構造とすればよい。
(実施の形態6)
以下の説明では、前記の第1導電型をn型、第2導電型をp型とするが、逆の極性でも得られる効果は同じである。
ここでゲート抵抗503は、図34(a)のようにIGBTモジュール504と同回路間にリードタイプの抵抗を接続する方法でもよく、また、図34(b)のように駆動回路内部にあってもよい。さらに、図35のようにモジュール504内部にて同ゲート端子とIGBTチップのゲートパッド間に周知のチップ抵抗やリード抵抗を接続する方法もある。加えて、図36のようにIGBTチップ505内にてゲートパッドと同チップ内の各セル(セルとは、IGBT動作をするための基本構成部分)のゲートポリシリコン間に、ポリシリコンなどの抵抗層をチップ上に作りこみ、それをゲート抵抗とする方法があり、モジュールや電力変換装置の面積およびコスト削減の観点から、より望ましい。
図29には、本発明のFWDと前述のIGBTを組み合わせたときの、IGBTのターンオン波形を示しており、電流は定格電流、電源電圧は300V、ゲート抵抗は0Ωである。このようにゲート抵抗を介さずに接続しても、ダイオードは発振せず、IGBTの電圧波形にも現れてはいない。このときのターンオン損失は、ゲート抵抗が大きい場合に比べて極めて低い。
図31は、図29の波形に関連して、さらに5種類のゲート抵抗を用いたときの、ターンオン波形の振る舞いを比較した図である。ゲート抵抗は、0Ωから18Ωまでを用いた。ターンオン損失は前述のようにIGBTのコレクタ−エミッタ間の電圧と同電流の掛け算を積分した値なので、ターンオン損失が大きくなるということは、本グラフの電圧波形と電流波形が両方ともゼロでない部分の時間領域が増える、ということである。本実験の結果、我々はこの、ともにゼロでない部分の時間領域が、同電圧が印加電圧(電源電圧、300V)の半値150Vを下回る時刻(図中の○部分)が同電流の最大となる時刻(縦の補助線を入れてある時刻)よりも後になると、増大することを発見した。よってターンオン損失を低く抑えるには、同電圧が印加電圧の半値を下回る時刻が同電流の最大となる時刻よりも、少なくとも前である必要がある。さらにこのためには、これらがほぼ一致しているゲート抵抗8Ω、つまり単位面積1cm2あたり4.4Ωcm2よりも低いことが望ましい。
(発明の効果)
図32には、上述のFWD(本発明、および従来)とIGBTを用いた、インバータ実機損失とその内訳を、2種類のFWD同志で比較したグラフである。インバータは、3相 PWM インバータで、出力周波数は50Hz、出力電流の実効値は54A_rms、動作キャリア周波数は10kHzである。ここで駆動回路のゲート抵抗は、内蔵するFWDが発振を十分抑えられる抵抗値を選び、本発明のFWDは8Ω、従来型ダイオードは18Ωである。実機損失は図から明らかなように、本発明FWDを低いゲート抵抗で駆動する方(46.1W)が、従来のダイオードを従来の方法で駆動する方(51.2W)よりも、10%も低いインバータ損失を達成することができた。さらに本発明のFWDはゲート抵抗が0Ωでも発振しないので、その場合42.5Wとなり、17%減となる。
以上から、本発明のダイオードを用いれば、従来の駆動方法では得られなかった低損失で低放射ノイズのIGBTモジュール、IPM、さらにはインバータ等の電力変換装置を提供することが可能となる。
2 第2半導体層
3 第3半導体層
4 アノード電極
5 カソード電極
10 半導体装置の断面図
Claims (8)
- 第1導電型の第1半導体層と、該第1半導体層の一方の主面に形成され、該第1半導体層より高不純物濃度の第2導電型の第2半導体層と、前記第1半導体層の他方の主面に形成され、該第1半導体層より高不純物濃度の第1導電型の第3半導体層とを具備し、前記第1半導体層の不純物濃度が極大となる位置が少なくとも1か所あり、該第1半導体層の不純物濃度が、前記極大となる位置から前記第2半導体層及び前記第3半導体層の双方に向かって傾きをもって減少する半導体装置において、
前記第1半導体層の不純物濃度の下記式(1)で表される積分濃度が、式(2)を満たす半導体装置。
(但し、xは前記第1半導体層の一方の主面から他方の主面に向かう座標軸上の位置を、Nnet(x)は第1半導体層の位置xにおける不純物濃度を、Xcは第1半導体層中でNnet(x)=Ndmを満たすxであって最も前記第2半導体層に近い位置を、Xdは第1半導体層中でNnet(x)=Ndmとなる位置で最も前記第3半導体層に近い位置を、Ndmは第1半導体層の不純物濃度の平均濃度を、夫々表す。) - 前記第1半導体層における前記第2半導体層との接合近傍の不純物濃度N0と前記平均濃度Ndmが、下記式(3)を満たす請求項1に記載の半導体装置。
- 前記第1半導体層厚さWと下記式(5)で定義される距離指標W0が、下記式(4)を満たす請求項2に記載の半導体装置。
(但し、BVは半導体装置の耐圧を表す。) - 請求項1ないし3に記載の半導体装置を搭載し、前記半導体装置の動作周波数が20kHz以上である半導体電力変換装置。
- ダイオードと半導体スイッチング装置を有する半導体電力変換装置に用いられる駆動回路であって、
ダイオードと半導体スイッチング装置は逆並列に接続され、このダイオードと半導体スイッチング装置のいずれか一方、又は両方が請求項3記載の半導体装置であり、
駆動回路の制御端子が、前記半導体スイッチング装置の制御用電極との間に11Ωcm2以下の抵抗を介していることを特徴とする駆動回路。 - 請求項5に記載の駆動回路において、駆動回路の制御端子が、前記半導体スイッチング装置の制御用電極との間に8Ωcm2以下の抵抗を介していることを特徴とする駆動回路。
- 請求項5に記載の駆動回路の駆動方法であって、
前記半導体スイッチング装置を阻止状態から導通状態にするときに、前記半導体スイッチング装置の一方の主面に形成された第1電極と他方の主面に形成された第2電極との間の電位差が電源電圧の半値に達する時刻が、前記半導体スイッチング装置が阻止状態から最大電流となる時刻よりも早いことを特徴とする駆動方法。 - 請求項5に記載の駆動回路を含み、前記請求項7の駆動方法で前記半導体スイッチング装置を制御することを特徴とする半導体電力変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007139562A JP5162964B2 (ja) | 2006-05-29 | 2007-05-25 | 半導体装置及び半導体電力変換装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006147720 | 2006-05-29 | ||
JP2006147720 | 2006-05-29 | ||
JP2007139562A JP5162964B2 (ja) | 2006-05-29 | 2007-05-25 | 半導体装置及び半導体電力変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008010846A true JP2008010846A (ja) | 2008-01-17 |
JP5162964B2 JP5162964B2 (ja) | 2013-03-13 |
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ID=39068724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007139562A Active JP5162964B2 (ja) | 2006-05-29 | 2007-05-25 | 半導体装置及び半導体電力変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5162964B2 (ja) |
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---|---|
JP5162964B2 (ja) | 2013-03-13 |
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Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A711 | Notification of change in applicant |
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A625 | Written request for application examination (by other person) |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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