JP2008010846A - 半導体装置及び半導体電力変換装置 - Google Patents

Abstract

【課題】高速・低損失であると同時に、ソフトリカバリー特性をも兼ね備えるブロードバッファ構造の半導体装置と、これらを搭載する電力変換装置を提供する。
【解決手段】第１導電型の第１半導体層１と、該第１半導体層の一方の主面に形成され、該第１半導体層より高不純物濃度の第２導電型の第２半導体層２と、前記第１半導体層の他方の主面に形成され、該第１半導体層より高不純物濃度の第１導電型の第３半導体層３とを具備し、前記第１半導体層の不純物濃度が極大となる位置が少なくとも１か所あり、該第１半導体層の不純物濃度が、前記極大となる位置から前記第２半導体層及び前記第３半導体層の双方に向かって傾きをもって減少する半導体装置において、前記第１半導体層の不純物濃度の積分濃度（atoms/cm²）を、８×１０^１１より大きく１×１０^１２以下の値とする。
【選択図】図１

Description

この発明は、高速・低損失であるだけでなく、ソフトリカバリー特性をも兼ね備えたダイオード又はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置及びこの半導体装置を搭載する半導体電力変換装置に関する。

電力用半導体装置として、６００Ｖ、１２００Ｖ又は１７００Ｖ等の耐圧クラスのダイオードやＩＧＢＴ等がある。近時、これらのデバイスの特性改善が進んでいる。電力用半導体装置は、高効率で省電力なコンバーター−インバーター等の電力変換装置に用いられており、回転モーターやサーボモーターの制御に不可欠である。
このような電力制御装置には、低損失で省電力であり、また高速、高効率であり、さらに環境に優しい、すなわち周囲に対して悪影響を及ぼさないという特性が要求されている。このような要求に対して、ダイオードにおいては、ブロードバッファ構造が提案されている。ブロードバッファ構造とは、Ｎ⁻ドリフト層の平均的な濃度分布が、同層のほぼ中間付近にピーク（極大値）を有し、かつアノード及びカソード方向に向かって、傾きをもって減少するような構造のことである（例えば、特許文献１参照。）。

ブロードバッファ構造のダイオードでは、従来のエミッタ注入効率を下げるとともにライフタイム分布の制御を行う技術（例えば、特許文献２参照。）では困難であるような高速動作（例えば、キャリア周波数：２０ｋＨｚ以上）でのソフトリカバリー特性及び発振抑制効果を実現することができる。このようなブロードバッファ構造のダイオードを作製する方法として、特許文献１には、次の２つの方法が開示されている。

第１の方法は、バルク内の深い領域、すなわち半導体チップの表面から３０〜６０μｍあるいはそれよりも深い領域に、半導体基板の当初のリン濃度よりも高いリン濃度の領域をエピタキシャル成長法により形成する方法である。第２の方法は、ＦＺ（フロートゾーン）バルクウェハーにプロトンイオン（Ｈ^＋）を照射し、熱処理を行うことによって、バルク内部の飛程Ｒｐの近傍でプロトンをドナー化させる方法である。エピタキシャルウェハーよりもバルクウェハーの方が安価であるので、第２の方法は、第１の方法よりも安価である。

また、上記特許文献１の他にも、プロトンの照射と熱処理によるプロトンのドナー化現象を利用して高濃度のＮ^＋層を形成する方法が種々提案されている（例えば、特許文献３、特許文献４参照。）。その他にも、特許文献４には、酸素によるサーマルドナーを用いてＮ^＋層を形成する方法が開示されている。また、プロトンのドナー化を避ける必要がある場合には、プロトンの代わりにヘリウムを用いる提案がある（例えば、特許文献５参照。）。

また、安価にブロードバッファ構造を実現する方法として、アクセプタ元素で半導体基板のドナー（リン）濃度を補償することによって、ネットドーピング濃度としてバルク内部に高濃度領域を得る方法が提案されている（例えば、特許文献６参照。）。また、プロトンの照射によりシリコン基板中に欠陥を形成し、熱処理によりその残留欠陥を調整して、局所的にライフタイムを低減する方法が公知である（例えば、特許文献５、特許文献７、特許文献８参照。）。

また、ＩＧＢＴの場合は、低損失等の上記要求に対して、特許文献１２に開示されているような、トレンチゲート型のＩＧＢＴが広く開発され、製品化されている。トレンチゲート型ＩＧＢＴは、周知のＤＭＯＳによるプレーナーゲート型ＩＧＢＴに対して、セル密度（単位面積中の単位ゲートセルの個数）を増加し、ＪＦＥＴ効果の影響を無くすことで、導通時にエミッタ電極側（ゲートを形成する側）にキャリアの蓄積をさせて、格段のオン電圧低減とスイッチング（ターンオフ）損失の低減を達成している。

さらに、特許文献９のように、慣用の半導体基板（例えばシリコン・ウェハー）の厚さを研削などで減厚し、所定の濃度で元素を研削面側からイオン注入および熱処理を施し、最終的に上記半導体素子を形成し、低コストで電気的損失の低い半導体素子を提供する例がある。近年は、このような低コストな方法による素子の開発・製造が主流となりつつある。

これらのＩＧＢＴを、誤動作無く安全に駆動するために、特許文献１３〜１８には以下の技術が開示されている。
特許文献１３では、ＩＧＢＴの高速駆動をするために、ＩＧＢＴゲート駆動回路のオフ側でゲート抵抗Ｒｇが２０Ω未満が良いとしている。これにより、例えば複数ＩＧＢＴチップの並列動作時においても、電流の不均一分担を抑えて、安全に電流を遮断することができるとしている。

特許文献１４の段落［０００５］、［０００６］では、主電流を流すＩＧＢＴのターンオンｄｉ／ｄｔを制限する方法で、主電流をセンスせずに、ゲート電流から主電流を推測・制御し、ゲート電流を駆動回路にフィードバックさせて、レギュレーターでゲート電流制御を行う技術が開示されている。
特許文献１５の段落［００１０］では、主ＩＧＢＴのターンオンｄｉ／ｄｔを制限するために、エミッタ電極とそれに接続される配線の間にインダクタンスＬを挿入し、過電流導通時のＬｄｉ／ｄｔをＶｇｅにフィードバックさせて、急なｄｉ／ｄｔ時にＶｇｅをＶｔｈ近くまで下げてゲートを絞る技術が開示されている。

特許文献１６の段落［００１０］では、ＦＷＤ（FreeWheeling Diode）の対向アームにあるＩＧＢＴのターンオンｄＶ／ｄｔを抑制する技術が開示されている。駆動回路にＲｇを並列に２個し、ｄＶ／ｄｔ増加時に、片側を開放し、合成Ｒｇ値を増加させて、ｄＶ／ｄｔを抑制する。
特許文献１７の段落［０００７］では、自動車用イグナイタ回路のコイルよりＩＧＢＴに過電圧が生じた時、ＩＧＢＴのゲートとコレクタ電極間に接続したツェナーダイオードに電流を流し、その電流とゲート抵抗によりゲートに自己バイアスを発生させてＩＧＢＴを通電状態にし、ＩＧＢＴをクランプさせる技術が開示されている。

特許文献１８の段落［００１２］では、回路の過電流を検知するセンスＩＧＢＴにおいて、各ＩＧＢＴのゲート容量およびゲートに接続されるゲート抵抗等を調節し、主電流のＩＧＢＴのゲート回路時定数をセンスＩＧＢＴの時定数よりも大きくすることで、過電流センスの応答速度を速くし、過電流抑制の制御性を高める技術が開示されている。
特開２００３−３１８４１２号公報 特開平８−１４８６９９号公報 特開平９−２６０６３９号公報 特開２００１−１５６２９９号公報 特開２００３−２４９６６２号公報 特開２００５−６４４２９号公報 特開２００１−３２６３６６号公報 特開平１０−７４９５９号公報 特表２００２−５２０８８５号公報 特開２００１−１２７３０８号公報 特開平７−２０２２２６号公報 特開平５−２４３５６１号公報 特開２０００−４０９５１号公報 特開平１０−１２６２９号公報 特開２００４−６３６８７号公報 特開２００２−３６９５５３号公報 特開２００２−２３５６４３号公報 特開平７−１４６７２２号公報 Ｂ．Ｊ．Ｂａｌｉｇａ， "Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ"， ＰＷＳ ｐｕｂｌｉｓｈｉｎｇ， １９９６

特許文献１によれば、逆回復時の電圧電流波形の振動（以下「発振」という。）を抑制する技術として、ブロードバッファ層部分の不純物濃度の積分濃度を、２×１０^１１ａｔｏｍｓ／ｃｍ^２以上８×１０^１１ａｔｏｍｓ／ｃｍ^２以下にすることが開示されている。
具体的には以下の発明が開示されている。Ｎ⁻ドリフト層の不純物濃度のＰ型アノード層側表面からウェハー裏面（Ｎ^＋カソード層側）方向への分布をＮ_ｎｅｔ（ｘ）とする。このＮ_ｎｅｔをＮ⁻ドリフト層部分（ブロードバッファ部分を含む）の厚さ方向に積分して得られる積分濃度を同層部分の厚さで割った値を平均濃度Ｎ_ｄｍとする。ブロードバッファ部分のＮ_ｎｅｔがＮ_ｄｍに等しくなる位置（ｘ）であって最もＰ型アノード層に近い部分の位置をＸｃと、同じく最もＮ^＋カソード層に近い部分の位置をＸｄとする。Ｎ_ｎｅｔをＸｃとＸｄで挟まれる領域で積分して得られる積分濃度（１）が、２×１０^１１ａｔｏｍｓ／ｃｍ^２以上で８×１０^１１ａｔｏｍｓ／ｃｍ^２以下となるよう半導体装置を構成する。

この発明によれば逆回復中のダイオードのスナッピーな波形による発振現象を抑えることができる。特許文献１には、前記積分濃度（１）がこの濃度範囲より低い濃度になると発振抑制効果はなくなり、この濃度範囲よりも高いと耐圧が減少すると記載されている。
しかしながら、同濃度の範囲であっても、発振が抑制されない場合があることが判明した。

図２２、図２３は従来のブロードバッファ構造を有するダイオードの逆回復波形であり、夫々Ｎ⁻ドリフト層の厚さが６５μｍと４５μｍの波形を示す。上記の特許文献等に開示されているように、通常、ダイオード通電電流が定格よりも十分低い場合、ダイオードが逆回復中に発振する現象はよく知られている。従来のブロードバッファダイオードは、これをよく防ぐ構造であり、図２２のようにＮ⁻層厚が６５μｍのときは発振していない。この厚さは、ブロードバッファ構造を有さない従来型ダイオードに対しては、十分薄い厚さである。しかし、より高速・低損失な特性にするため、例えばＮ⁻ドリフト層厚を４５μｍまで薄くすると、耐圧が下がり、かつ発振して破壊にいたることが明らかになった（図２３）。

図２４、図２５は実験に用いた６００Ｖクラスの従来型ブロードバッファダイオードの不純物濃度分布を示す。夫々Ｎ⁻ドリフト層の厚さが６５μｍと４５μｍの分布である。Ｎ⁻ドリフト層の基本濃度Ｎ_０は７．７×１０^１３ａｔｏｍｓ／ｃｍ^３（６０Ωｃｍ）である。Ｎ⁻ドリフト層の平均濃度は、Ｎ⁻ドリフト層厚が６５μｍのときは１．７×１０^１４ａｔｏｍｓ／ｃｍ^３、同じく４５μｍのときは１．８×１０^１４ａｔｏｍｓ／ｃｍ^３である。ブロードバッファ部分の不純物濃度が平均濃度と一致する２箇所の位置の間における不純物濃度の積分濃度は、前者では７．１×１０^１１ａｔｏｍｓ／ｃｍ^２、後者では５．３×１０^１１ａｔｏｍｓ／ｃｍ^２である。平均濃度に対する基本濃度Ｎ_０の割合は、それぞれ４５．２％と４２．３％である。

図２６は逆回復試験の回路図を示す。チョッパー回路であり、スイッチング用ＩＧＢＴは、標準的な６００Ｖ／１００Ａ ＮＰＴ−ＩＧＢＴである。回路の浮遊インダクタンスは約５０ｎＨ、ゲート抵抗はオン側０Ω、オフ側３３Ωである。測定は室温にて行った。初期のダイオード通電電流は定格の１／１０である１０Ａ、ＤＣ印加電圧は４００Ｖである。１２００Ｖ素子については、ＩＧＢＴは１２００Ｖ／５０Ａ、ＤＣ印加電圧は６００Ｖであり、他の条件は６００Ｖ素子の場合と同様である。

ＩＧＢＴの高速化（例えば２０ｋＨｚ以上）に伴い、ダイオードにはこれまで以上にソフトリカバリーで発振を抑制する特性が求められ、加えて高速・低損失特性の向上を要求されている
この発明の第一の目的は、高速・低損失であると同時に、ソフトリカバリー特性をも兼ね備えるダイオード又はＩＧＢＴと、これらを搭載する電力変換装置を提供することである。

また、インバータ等動作時の発生損失（以下、実機損失と呼ぶ）を低減するには、主に搭載している半導体スイッチング装置（ＩＧＢＴ、ＭＯＳＦＥＴ等）やダイオード等の半導体素子から発生する電気的損失を下げる必要がある。発生損失の内訳は、主に、（１）ＩＧＢＴの導通損失（以下、Ｅｓａｔ）、（２）ＩＧＢＴのターンオン損失（以下、Ｅｏｎ）、（３）ＩＧＢＴのターンオフ損失（以下、Ｅｏｆｆ）、（４）ＦＷＤの導通損失（以下、Ｅｆ）、（５）ＦＷＤの逆回復損失（以下、Ｅｒｒ）、の５つに分けられる。他に、ＩＧＢＴやＦＷＤのオフ時の漏れ電流による損失も上げられるが、これら５つに比べれば１／１０程度なので、ほぼ無視できる。この中で最も損失が大きいのはＥｓａｔで、Ｅｏｆｆ，Ｅｏｎ，Ｅｆ，Ｅｒｒと続く。Ｅｏｆｆについては、上述したような近年のＩＧＢＴの特性改善により、その値が大きく低減され、Ｅｏｎと同等レベルにまで減少しつつある。このため、Ｅｏｎの実機損失への影響が大きくなってきている。

実機損失のＥｏｎの低減には、一般的にはゲート抵抗を小さくすることが最も効果がある。ダイオードから転流中の電流がＩＧＢＴに流れて、ＩＧＢＴ電流が増加している間のＩＧＢＴの保持電圧をできるだけ早期に小さくするためである。一方、上述の引用文献等に示されているように、ゲート抵抗を製品の推奨値よりも小さくすると、実機動作時の放射電磁ノイズのおもな原因である、ＩＧＢＴターンオン時のＦＷＤの振動波形や、これらの急峻なｄｉ／ｄｔ、ｄＶ／ｄｔが発生するという問題がある。このため、一般的にはゲート抵抗をある程度以上（すなわち推奨値以上）に、大きく設定しなければならない。従って従来の方法では、Ｅｏｎを減少することには限界があり、ＩＧＢＴのスイッチング損失の低減だけでは、実機損失を減らすことは不可能になってきている。以下、各引用文献毎にこの問題を見てみる。

特許文献１３の段落［０２０３］には、ゲート抵抗Ｒｇを小さくしすぎると、ターンオンｄｉ／ｄｔが増加するため、ＦＷＤの回復電流が増加し、破壊の原因になることから、オン側のゲート抵抗とオフ側のゲート抵抗を分離し、オフ側のみゲート抵抗を下げる、という記載がある。これはすなわち、オン側のゲート抵抗を低減することはできない、という意味であり、従って実機損失におけるＥｏｎは小さくできないことが示唆されている。

特許文献１４については、ＩＧＢＴの電流変化率を制限するためにゲート電流をセンスしてレギュレーターによりゲートを制御するとある。しかしながら、具体的にゲート抵抗をどのような値にすればいいか、という記載はない。さらに同公報の［０００２］の記載から、ＩＧＢＴのターンオン時の電流上昇速度（すなわちｄｉ／ｄｔ）を制限することが目的とあるため、実機損失のＥｏｎは増加する方向になってしまう。

特許文献１５では、ターンオンｄｉ／ｄｔの制限をするために、ゲート電圧を閾値程度に制限してその増加を抑制する旨が記載されている。これもターンオンに要する時間を長くすることから、実機損失Ｅｏｎは増加する方向である。
特許文献１６の場合、ターンオン時の対向ＦＷＤのｄＶ／ｄｔを制限するために、ある値以上のｄＶ／ｄｔではゲート抵抗の合成値を高くしてその増加を制限する旨が記載されている。すなわちこれも、ターンオン速度を遅くする方向であり、このような状況では実機損失Ｅｏｎは増加することが示唆される。

特許文献１７では、ＩＧＢＴのゲート抵抗を小さくしすぎると、ツェナーダイオードに流れる電流が増加し、ＩＧＢＴのゲート電極の自己バイアス速度が速くなり、クランプ電圧が小さくなってしまうことから、自己バイアスを発生させるためのゲート抵抗は、制限回路の抵抗よりも大きくする旨が記載されている。このため、これもターンオン速度は遅くする方向であり、実機損失Ｅｏｎは大きくなる。

特許文献１８の場合、主電流側のゲート回路時定数を大きくするために、センス側のゲート回路時定数よりも１０倍大きくする旨が記載されており、具体的には１００Ωという例の記載がある。これもターンオンのようする時間は長くなるため、実機損失Ｅｏｎは大きくなる。
以上から、従来の駆動方法および駆動装置では、ターンオン損失を低減して、実機損失の増加を抑えるには限界があることが示されている。よって、本発明の第二の目的は、高速・低損失であるだけでなく、ソフトリカバリー特性をも兼ね備えたダイオードを用いることで、ＩＧＢＴ等のスイッチング素子の損失を低減し、さら電磁ノイズも低減するようなＩＧＢＴモジュール、およびその駆動方法と駆動装置、さらにこれらを搭載・適用した半導体電力変換装置を提供することである。

上記の課題は、本発明によれば、第１導電型の第１半導体層と、該第１半導体層の一方の主面に形成され、該第１半導体層より高不純物濃度の第２導電型の第２半導体層と、前記第１半導体層の他方の主面に形成され、該第１半導体層より高不純物濃度の第１導電型の第３半導体層とを具備し、前記第１半導体層の不純物濃度が極大となる位置が少なくとも１か所あり、該第１半導体層の不純物濃度が、前記極大となる位置から前記第２半導体層及び前記第３半導体層の双方に向かって傾きをもって減少する半導体装置において、前記第１半導体層の不純物濃度の下記式（１）で表される積分濃度が、式（２）を満たす半導体装置により解決される。

但し、ｘは前記第１半導体層の一方の主面から他方の主面に向かう座標軸上の位置を、Ｎ_ｎｅｔ（ｘ）は第１半導体層の位置ｘにおける不純物濃度を、Ｘｃは第１半導体層中でＮ_ｎｅｔ（ｘ）＝Ｎ_ｄｍを満たすｘであって最も前記第２半導体層に近い位置を、Ｘｄは第１半導体層中でＮ_ｎｅｔ（ｘ）＝Ｎ_ｄｍとなる位置で最も前記第３半導体層に近い位置を、Ｎ_ｄｍは第１半導体層の不純物濃度の平均濃度を、夫々表す。なお、前記座標軸は第１半導体装置層の主面に略垂直である。

請求項１の発明によれば、逆回復時間及び損失を大きく低減し、かつソフトリカバリー特性をも向上することができる。
また、請求項２の発明にかかる半導体装置は、前記第１半導体層における前記第２半導体層との接合近傍の不純物濃度Ｎ_０と前記平均濃度Ｎ_ｄｍが、下記式（３）を満たすものである。

請求項２の発明によれば、第１半導体層全体の電界強度を高く維持して、耐圧の低下を抑えることができる。
請求項３の発明にかかる半導体装置は、前記第１半導体層厚さＷと下記式（５）で定義される距離指標Ｗ_０が、下記式（４）を満たすものである。

但し、ＢＶは半導体装置の耐圧を表す。
請求項３の発明によれば、逆回復損失を小さく維持しながら、耐圧の低下を防ぐことができる。
請求項４の発明にかかる半導体電力変換装置は、請求項１ないし３に記載の半導体装置を搭載し、前記半導体装置の動作周波数が２０ｋＨｚ以上である。

本発明の第二の目的は、請求項５の発明によれば、ダイオードと半導体スイッチング装置を有する半導体電力変換装置において、ダイオードと半導体スイッチング装置は逆並列に接続され、このダイオードと半導体スイッチング装置のいずれか一方、又は両方が請求項３記載の半導体装置であり、さらに半導体スイッチング装置を制御する駆動回路の制御端子が、半導体スイッチング装置の制御用電極に１１Ωｃｍ^２以下の抵抗を介して接続する構成により解決される。この抵抗はさらに８Ωｃｍ^２以下であることが望ましい。

また、請求項５に記載の駆動回路は、前記半導体スイッチング装置を阻止状態から導通状態にするときに、前記半導体スイッチング装置の一方の主面に形成された第１電極と他方の主面に形成された第２電極との間の電位差、例えばＩＧＢＴのコレクタ−エミッタ間の電圧、が電源電圧の半値に達する時刻が、前記半導体スイッチング装置が阻止状態から最大電流となる時刻よりも早いことを特徴とする駆動方法により駆動されることが好ましい。

なお、本発明において「不純物濃度」とは電気的に活性化されたドナー及びアクセプターの濃度差の絶対値をいうものとし、以下「ネットドーピング濃度」と称することもある。

本発明にかかる半導体装置によれば、従来の半導体装置に比べ、逆回復時間及び損失を大きく低減し、かつソフトリカバリー特性をも向上することができる。さらに、電気的損失および放射電磁ノイズの低い、環境問題を考慮したＩＧＢＴモジュール、ＩＰＭの提供が可能となる。

以下、添付図面を参照して、この発明にかかる半導体装置及び半導体電力変換装置の好適な実施の形態を説明する。本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置の構成、ネットドーピング濃度を示す図である。図１において半導体装置の断面図１０に示すように、Ｎ^-ドリフト層となるＮ型の第１半導体層１の一方の主面側に、Ｐ型アノード層となるＰ型の第２半導体層２が形成されている。また、第１半導体層１の他方の主面側に、Ｎ⁺カソード層となるＮ型の第３半導体層３が形成されている。そして、第２半導体層２の表面には、アノード電極４が形成されている。また、第３半導体層３の表面には、カソード電極５が形成されている。

図１においてアノード電極からの距離ｘ−ネットドーピング濃度（ｌｏｇ）の特性図１１に示すように、第１半導体層１のネットドーピング濃度は、第１半導体層１のほぼ中間付近にピーク（極大値）を有し、第２半導体層２および第３半導体層３に向かって、傾きをもって減少している。すなわち、実施の形態１の半導体装置は、ブロードバッファ構造となっている。第２半導体層２と第３半導体層３のネットドーピング濃度は、ともに第１半導体層１のネットドーピング濃度よりも高い。なお、距離ｘについては、第２半導体層２とアノード電極４との界面を基準とする。

一例として、実施の形態１の半導体装置を、耐圧が６００Ｖクラスで、定格電流が１００Ａとなるように、チップサイズを７ｍｍ×５．５ｍｍとして作製した場合の各部のネットドーピング濃度および寸法を例示する。
第２半導体層２と第１半導体層１との界面までの距離は、３μｍである。第３半導体層３とカソード電極５との界面までの距離は、３５０μｍである。

第２半導体層２のネットドーピング濃度は、アノード電極４との界面において５×１０^１６ａｔｏｍｓ／ｃｃであり、第１半導体層１に向かって低くなり、第１半導体層１との界面では、５×１０^１３ａｔｏｍｓ／ｃｃよりも低い。第３半導体層３のネットドーピング濃度は、第１半導体層１との界面において２×１０^１８ａｔｏｍｓ／ｃｃであり、カソード電極５に向かって高くなり、カソード電極５との界面で１×１０^２０ａｔｏｍｓ／ｃｃとなる。以下では、濃度を示す単位としてａｔｏｍｓ／ｃｃとａｔｏｍｓ／ｃｍ^３を用いて説明するが、「ｃｃ」と「ｃｍ^３」は同じである。

第１半導体層１のネットドーピング濃度について図２と図３を用いて説明する。図２、３は第１半導体層（Ｎ⁻ドリフト層）の厚さ、すなわち図１における（Ｗｄ−３）が、夫々６５、４５μｍの場合のネットドーピング濃度分布を示す。第１半導体層では、第２半導体層２との接合近傍でのネットドーピング濃度（基本濃度Ｎ_０）が５．１×１０^１３ａｔｏｍｓ／ｃｃであり、また、そのほぼ中間付近でピーク（極大値）となる箇所の濃度は、約１×１０^１５ａｔｏｍｓ／ｃｃである。第１半導体層の、第３半導体層３との界面およびその付近におけるネットドーピング濃度は、５．１×１０^１３ａｔｏｍｓ／ｃｃである。なお、上記基本濃度は抵抗率９０Ωｃｍに相当する。なお、前記接合近傍とは第１半導体層と第２半導体層の接合付近で、第１半導体層における不純物濃度のｘ方向の傾きが十分小さい領域をいい、第１半導体層の厚さによっても異なるが、概ね接合から第１半導体層内に向かって５μｍ〜２０μｍ程度の範囲の領域をいう。

図２、３に基づいて得られる第１半導体層１の基本濃度Ｎ_０、平均濃度Ｎ_ｄｍ、上記（１）式で算出されるネットドーピング濃度の積分濃度、及び平均濃度に対する基本濃度の比（Ｎ_０／Ｎ_ｄｍ）を表１にまとめて示す。

次に、実施の形態１にかかる半導体装置の製造プロセスについて説明する。図４は、製造プロセスを示す図であり、ウェハをスクライブラインで切断した後の半導体チップに相当する箇所での要部断面図である。
アンチモンを固溶度まで含むｎ型で低比抵抗のＣＺによるバルクウェハ１００（ｎ半導体基板）に所定の前処理を施す（図４（Ａ））。ウェハは第３半導体層３となる。このウェハの鏡面上にｎ型不純物を含む高比抵抗Ｓｉ結晶のエピタキシャル成長層１０１を形成し、第１半導体層１とする（図４（Ｂ））。成長時、原料ガスにリン等のｎ型不純物を含むガスを所定の流量添加する。この流量を制御することで、同図（ｂ）に示すように、徐々に濃度が増加し、所定位置から以降は徐々に濃度が減少するブロードバッファ構造の不純物濃度分布が得られる。その後、常法によりｐ型アノード層１０２（濃度５×１０^１６ａｔｏｍｓ／ｃｍ^３、深さ３μｍ）と、オーミックコンタクトを得るためのｎ⁺層１０３を形成し、それぞれの上にアノード電極１０４（ＡｌＳｉ１％）とカソード電極１０５（Ｔｉ／Ｎｉ／Ａｕ）を形成する（図４（Ｃ））。また、プロセスの途中で、オン抵抗を下げる目的でウェハを３００μｍ程度まで研削したり、図示しないガードリングエッジ構造やポリイミド等のパシベーション膜を形成してもよい。このようにして半導体装置を製造することができる。

リンを含有するガスの流量を時間的に単調な連続関数で変化させると、滑らかな不純物濃度分布となり、小刻みなステップ関数で変化させると、小刻みなステップ状に変化する不純物濃度分布となる。また、不純物濃度分布のピーク（極大値）位置は、エピタキシャル成長層１０１の中央、ｐ型アノード層１０２側、ウェハ１００側のいずれであってもよい。

図５に、後述する耐圧１２００Ｖクラスの半導体装置用に形成したエピタキシャル成長層の不純物濃度の分布図を示す。このように不純物濃度は、波打つように変化する場合がある。このような場合、本発明では波打つカーブの局所的ピーク値をなぞった包絡線Ａを考える。ブロードバッファ構造は、この包絡線Ａが極大となる位置を少なくとも１つ有し、極大となる位置から第２半導体層及び第３半導体層の双方に向かって傾きをもって減少するものである。なお、不純物プロフィルが波打つのは、エピタキシャル成長時の不純物ドープ量を小刻みステップで増大および減少させるときに、ステップの変わり目でドープ量がオーバーシュートするためと考えられるが、このような分布になっても本発明の効果は得られる。

図６、７は、耐圧１２００Ｖクラスの半導体装置のネットドーピング濃度分布を示す。図６は本発明の、図７は従来のブロードバッファ構造を示している。ともに第１半導体層（Ｎ⁻ドリフト層）の厚さは１０５μｍである。この厚さは、耐圧１２００Ｖクラスでの標準的厚さより１０％以上薄い（例えば、特許文献１１の段落００１３、非特許文献１のＦｉｇ３．７を参照。）。この場合、発振現象を抑制するため、図７に示す従来のブロードバッファ構造より、図６に示す構造を採用することが望ましい。

以上に説明した半導体装置のブロードバッファ構造では、式（１）で定義される積分濃度を８×１０^１１ａｔｏｍｓ／ｃｍ^２以上としたことにより、逆回復中に広がる空間電荷領域の電界強度をその２点間で減少させるため、空間電荷領域の拡がりを抑えることができる。逆回復発振は、同領域の拡張によって余剰キャリアが急激に消滅するために生じるが、それを抑えることで、逆回復中に余剰キャリアが十分残るようにして、発振を抑えることができるのである。また、平均濃度に対する基本濃度の比（Ｎ_０／Ｎ_ｄｍ）を３０％以下まで小さくすることで、Ｎ⁻ドリフト層全体の電界強度を高く維持して、耐圧の低下を抑えることができる。

図８と図９に、実施の形態１の半導体装置について、前述の条件で逆回復試験を行った波形を示す。図８、９では第１半導体層１の厚さが夫々６５μｍ、４５μｍである。また、それらの不純物濃度分布は図２、３に示されている。
これらの図と図２３から、本発明のブロードバッファ構造を用いれば、Ｎ⁻ドリフト層の厚さを４５μｍと薄くしても、発振せずソフトリカバリーであることが分かる。これは、上述の作用により、逆回復中の余剰キャリアを十分に残しているためである。

さらに、本発明によれば、Ｎ⁻厚を十分薄くしても、発振による逆回復ピーク電圧を、高いＤＣ印加電圧において抑制できる。図１０は、前述の逆回復試験の条件において、ＤＣ印加電圧（以下「Ｖｄｃ」とする。）を３００、４００、５００Ｖとしたときの逆回復ピーク電圧の特性を示した図である。従来例のブロードバッファ構造では（図２４、２５）、Ｎ⁻ドリフト層の厚さが６５μｍの場合は、Ｖｄｃが５００Ｖでも十分ピーク電圧が抑制されているが、４５μｍの場合は、前述のように発振するため、ピーク電圧（８００〜９００Ｖ）が素子耐圧以上となり、素子が破壊する。一方、本発明のブロードバッファ構造を有する半導体装置の場合、Ｎ⁻ドリフト層の厚さが４５μｍであっても発振は抑制され（図９）、Ｖｄｃ＝５００Ｖでのピーク電圧は４００Ｖ程度となっている。
（実施の形態２）
図１１は、式（１）の積分濃度と耐圧の関係を示したグラフであり、実施の形態１で定義した比Ｎ_０／Ｎ_ｄｍをパラメータとしている。このようなブロードバッファ構造は、実施の形態１で説明した製造プロセスにおいて、第１半導体層１をエピタキシャル成長する際、ドーパントとなるリン含有ガスの流量を適宜調整することで作ることができる。

比Ｎ_０／Ｎ_ｄｍが３５，４０％（比０．３５，０．４０と同義）の場合、前述の積分濃度が８×１０^１１ａｔｏｍｓ／ｃｍ^２以上となると、急激に耐圧が低下し、６００Ｖ以下となってしまう。これに対し比が３０％以下（比０．３０以下と同義）であれば、８×１０^１１ａｔｏｍｓ／ｃｍ^２以上における耐圧の減少を抑えることができる。このようにブロードバッファ構造を有する半導体装置では不純物濃度分布を注意深く制御する必要があるが、比Ｎ_０／Ｎ_ｄｍを３０％（０．３０）以下とすれば耐圧が減少しないようにすることができ好ましい。なお、この効果は１２００Ｖ等の異なる耐圧クラスの半導体装置でも同様に得られる。
（実施の形態３）
Ｎ⁻ドリフト層の厚さを薄くすると、発振現象が起きるとともに、素子耐圧が減少する。この現象は、式（５）で表される距離指標Ｗ_０と、Ｗ_０に対するＮ⁻ドリフト層の厚さＷの比を用いて説明される。

ここで、ＢＶは半導体装置の耐圧、Ｎ_ｄｍはＮ⁻ドリフト層の平均濃度である。
式（５）について説明する。非特許文献１から、Ｎ⁻ドリフト層の濃度がＮ_ｄのとき、臨界電界強度Ｅｃは、式（６）で表される。

通常、平行平板近似による素子耐圧ＢＶは、印加電圧の増加により素子内の最大電界強度がＥｃに達したとき、そのときの空乏層幅をＷ_０として、

と表される。式（６）のＮ_ｄは平均濃度Ｎ_ｄｍに相当するので、式（７）のＥｃに式（６）を代入し整理すると、空乏層幅Ｗ_０について式（５）が得られる。この空乏層幅Ｗ_０は、素子耐圧ＢＶに必要なＮ⁻ドリフト層厚の目安、すなわち距離指標Ｗ_０と考えることができる。
以上の説明では第１半導体層の厚さと濃度で決まる耐圧を素子耐圧ＢＶとしている。通常、第２半導体層の濃度が第１半導体層よりも十分（およそ２桁以上）大きいため、空乏層が第１半導体層のみに広がるとみなすことができる（片側階段接合）。したがって、第１半導体層で決まる耐圧を素子耐圧と考えることができる。

表２に、式（５）に基づいた素子耐圧ＢＶ、平均濃度Ｎ_ｄｍと距離指標Ｗ_０の関係を示す。素子耐圧はそれぞれ、一般的に用いられるパワー半導体素子（ＦＷＤ、ＩＧＢＴ等）の典型的な定格電圧より１割ほど高めに設定し、余裕を持たせた値である。平均濃度Ｎ_ｄｍは、この素子耐圧を得るための典型的な濃度である。実際に量販されている素子はこの値と若干異なるものの、オーダーとしては十分近い値である。表２に示すように、式（５）から求められる距離指標Ｗ_０は、６００Ｖ素子で約５７μｍ、１２００Ｖ素子で約１２６μｍである。

表３は、表２における平均濃度Ｎ_ｄｍを若干小さくして、耐圧に余裕を持たせる場合の距離指標Ｗ_０を示す。

図１２、１３は、本発明に係るブロードバッファ構造を有するダイオードの逆回復損失特性を示すトレードオフ曲線である。夫々定格電圧が６００Ｖ、１２００Ｖの場合の、Ｎ⁻ドリフト層の厚さへの依存性を示している。横軸は導通損失となる順電圧降下、縦軸は逆回復損失である。図中のＷ_０は、表２に記載したものである。
図１４は、Ｎ⁻ドリフト層の厚さＷと逆回復損失Ｅｒｒの関係を（ａ）６００Ｖクラス及び（ｂ）１２００Ｖクラスについて示したグラフであり、図１２、１３の逆回復損失特性から求めたものである。横軸は距離指標Ｗ_０で規格化している。６００Ｖの場合（ａ）は、図１２における順電圧が１．６Ｖのときの逆回復損失値もしくはその外挿値を用いており、１２００Ｖの場合（ｂ）は、図１３における順電圧１．８Ｖでの逆回復損失値である。逆回復損失については、Ｎ⁻ドリフト層の厚さＷの距離指標Ｗ_０に対する比（Ｗ／Ｗ_０）が１〜１．１以上になると、急激に増加する傾向がわかる。これは、Ｎ⁻ドリフト層（第１半導体層）の厚さが大きくなると、導通方向の抵抗が増加し、さらに蓄積キャリアも増加するためである。また、６００Ｖの場合（ａ）でＮ⁻ドリフト層の厚さが４５μｍ（＝０．７９Ｗ_０）と６５μｍ（＝１．１４Ｗ_０）の損失Ｅｒｒを比べると、本発明に係るブロードバッファ構造により、半導体装置の発振を抑制でき、加えて、約６０％の損失低減を達成できることがわかる。

図１５は、Ｎ⁻ドリフト層の厚さＷと素子耐圧ＢＶの関係を（ａ）６００Ｖクラス及び（ｂ）１２００Ｖクラスについて示したグラフである。図１４と同様に横軸は距離指標Ｗ_０で規格化している。素子耐圧は、比Ｗ／Ｗ_０が０．８未満になると急激に減少する。
このように本発明に係るブロードバッファ構造を有する半導体装置では、比Ｗ／Ｗ_０が０．８以上１．０以下であることが望ましい。
（実施の形態４）
図１６は、実施の形態１と異なるプロセスで製造された、本発明の実施の形態４にかかる半導体装置の構成、ネットドーピング濃度及びプロトン分布を示す図である。半導体装置の層構成は、図１６の半導体装置の断面図１０に示すように、実施の形態１で説明した構成と同じである。

図１６においてアノード電極からの距離−ネットドーピング濃度（ｌｏｇ）の特性図１１に示すように、第１半導体層１のネットドーピング濃度は、第１半導体層１のほぼ中間付近にピークを有し、第２半導体層２および第３半導体層３に向かって、傾きをもって減少している。すなわち、実施の形態４の半導体装置は、ブロードバッファ構造となっている。

一例として、実施の形態４の半導体装置を、耐圧が１２００Ｖクラスで、定格電流が１５０Ａとなるように、チップサイズを１０ｍｍ×１０ｍｍとして作製した場合の各部のネットドーピング濃度および寸法を例示する。
第２半導体層２と第１半導体層１との界面までの距離は、３μｍである。第３半導体層３とカソード電極５との界面までの距離は、１１５μｍである。これは距離指標Ｗ_０＝１２５．５μｍに対して、０．９２Ｗ_０に相当する。第１半導体層１と第３半導体層３との界面から、第３半導体層３とカソード電極５との界面までの距離、すなわち第３半導体層３の厚さは、０．５μｍである。

第２半導体層２のネットドーピング濃度は、アノード電極４との界面において５×１０^１６ａｔｏｍｓ／ｃｃであり、第１半導体層１に向かって低くなり、第１半導体層１との界面では、３．８×１０^１３ａｔｏｍｓ／ｃｃよりも低い。第１半導体層１のネットドーピング濃度は、第２半導体層２との界面では、３．８×１０^１３ａｔｏｍｓ／ｃｃよりも低いが、第２半導体層２との界面（接合）近傍で３．８×１０^１３ａｔｏｍｓ／ｃｃとなる。

そして、第１半導体層１のほぼ中間付近でピークとなる箇所のネットドーピング濃度は、２．０×１０^１４ａｔｏｍｓ／ｃｃである。また、第１半導体層１の、第３半導体層３との界面及びその付近におけるネットドーピング濃度は、３．８×１０^１３ａｔｏｍｓ／ｃｃである。第３半導体層３のネットドーピング濃度は、第１半導体層１との界面において３．８×１０^１３ａｔｏｍｓ／ｃｃであり、カソード電極５に向かって高くなり、カソード電極５との界面で１×１０^１９ａｔｏｍｓ／ｃｃとなる。第１半導体層の平均濃度は１．０×１０^１４ａｔｏｍｓ／ｃｍ^３であり、ネットドーピング濃度が平均濃度と等しくなる２点間の積分濃度は９．５×１０^１１ａｔｏｍｓ／ｃｍ^２である。

図１６においてアノード電極からの距離−プロトン分布の特性図１２に示すように、第１半導体層１のネットドーピング濃度がピークとなる箇所までの距離は、６０μｍである。この距離は、製造段階で第２半導体層２の表面にプロトンを照射したときのプロトンの飛程Ｒｐに等しい。このプロトンの飛程Ｒｐの前後でプロトンの濃度が高い。第１半導体層１には酸素原子が導入されており、酸素原子とプロトンとからなる複合ドナーによって、所望のブロードバッファ構造が形成されている。

次に、実施の形態４にかかる半導体装置の製造プロセスについて説明する。ここでは、一例として、図１６に例示した寸法およびネットドーピング濃度の半導体装置（耐圧：１２００Ｖクラス、定格電流：１５０Ａ）を製造する場合について説明する。図１７及び図１８は、製造プロセスを示す図である。まず、図１７の断面図２００に示すように、半導体基板として、比抵抗が４０〜２００Ωｃｍ、例えば１２０Ωｃｍ（リン濃度３．８×１０^１３ａｔｏｍｓ／ｃｃ）のＦＺウェハー２０１を用意する。

そして、図１７の断面図２１０に示すように、このＦＺウェハー２０１の両面にリンガラス２１１を塗布し、窒素および酸素雰囲気で例えば１２５０℃、１００時間の熱処理を行って、両面からリン（Ｐ）を拡散させる。この熱処理によって、ＦＺウェハーの両面からウェハー内に大量の酸素（Ｏ）が導入され、ＦＺウェハーにおける酸素濃度は、固溶限界濃度（約１×１０^１８ａｔｏｍｓ／ｃｃ）となる。

次いで、断面図２１０に一点鎖線で示すように、ＦＺウェハー２０１を研削し、ウェハー表面の高濃度のリン拡散層２１２を除去する。それによって、図１７の断面図２２０に示すように、高濃度リン層２１２からなる第３半導体層２２１を有する薄ウェハー２２２が得られる。この薄ウェハー２２２の一方の表面をポリッシュして鏡面に仕上げる。このＦＺウェハーのミラー仕上げ面には、後のダイオードのプロセス工程において、第２半導体層２、ガードリングエッジ構造およびアノード電極４が形成される。ＦＺウェハーの厚さは、この研削およびポリッシュ後に例えば５００μｍになるように、予め選定されている。

ＦＺウェハー２０１のミラー仕上げ面での比抵抗は、例えば１２０Ωｃｍである。ＦＺウェハーの他方の表面は、リンガラス２１１を除去したままの状態である。この面の表面濃度は、例えば１×１０^２０ａｔｏｍｓ／ｃｍ^３程度であり、高濃度のリンが例えば８０μｍ程度の深さまで拡散している。
次いで、図１７の断面図２３０に示すように、標準的なダイオードのプロセス工程によって、Ｐアノード層となる第２半導体層２、図示しないガードリングエッジ構造、絶縁膜６およびアノード電極４を形成する。第２半導体層２の濃度は、例えば５×１０^１６ａｔｏｍｓ／ｃｃであり、その深さは、例えば３μｍである。また、アノード電極４の材料は、例えばＡｌＳｉ１％である。

次いで、図１７の断面図２４０に示すように、アノード電極４の側からＦＺウェハー２０１に、サイクロトロンにより加速されたプロトンを照射する。その際、サイクロトロンの加速電圧は、例えば７．９ＭｅＶであり、プロトンのドーズ量は、例えば１．０×１０^１２ａｔｏｍｓ／ｃｍ^２である。また、アルミアブソーバーを用い、その厚さを調節して、プロトンの飛程がＦＺウェハーの半導体とアノード電極４との界面から６０μｍとなるようにする。断面図２４０において、×印は、プロトンの照射によりＦＺウェハー内に生じた結晶欠陥２４１を表す。

次いで、図１８の断面図３００に示すように、例えば３５０℃で１時間の熱処理を水素雰囲気で行い、結晶欠陥２４１を回復させる。それによって、ＦＺウェハー２０１の半導体とアノード電極４との界面から６０μｍの深さのところを中心としてその前後に高濃度領域３０１ができる。この高濃度領域によって、ピーク濃度が２．０×１０^１４ａｔｏｍｓ／ｃｍ^３の、所望のブロードバッファ構造が形成される。

次いで、図１８の断面図３１０に示すように、ＦＺウェハー２０１の、リンガラス２１１が除去された状態のままの面に対して研削やウエットエッチングを行い、ＦＺウェハーを所定の厚さにする。１２００Ｖクラスの場合、この段階でのＦＺウェハーの厚さは、典型的には１００〜１６０μｍである。実施の形態４では、この段階でのＦＺウェハーの厚さは、例えば１１５μｍ（０．９２Ｗ_０）である。

次いで、ＦＺウェハー２０１の、研削やウエットエッチングが行われた面に対してリン等のＮ型不純物をイオン注入する。その際の加速電圧は、例えば５０ｋｅＶであり、ドーズ量は、例えば１×１０^１５ａｔｏｍｓ／ｃｍ^２である。次いで、そのイオン注入面に対して、ＹＡＧ第２高調波レーザ等のレーザ光をダブルパルス法にて照射する。
ここで、ダブルパルス法とは、レーザ光の照射エリアごとに、複数のレーザ照射装置から所定の遅延時間だけ照射タイミングをずらして複数のパルスレーザを連続的に照射する方法である。ダブルパルス法については、特開２００５−２２３３０１号公報に詳述されている。

ダブルパルス法によりレーザ光を照射する際のエネルギー密度は、レーザ光の照射エリアごとに、合計で例えば３Ｊ／ｃｍ^２である。また、ダブルパルスの遅延時間は、例えば３００ｎｓｅｃである。このレーザ照射によって、その前にイオン注入されたリン等のＮ型不純物が電気的に活性化して、Ｎ^＋カソード層となる第３半導体層３ができる。
最後に、図１８の断面図３２０に示すように、第３半導体層３の表面にチタン、ニッケルおよび金の順で金属を成膜し、第３半導体層３にオーミック接触するカソード電極５を形成し、半導体装置（ダイオード）が完成する。ＦＺウェハー２０１の、第２半導体層２と第３半導体層３の間の部分は、第１半導体層１となる。図１８の特性図３３０は、断面図３２０の半導体装置に対応するネットドーピング濃度のプロファイルである。

以上の例では、酸素を含有するウェハーの作製方法として、高濃度のリンを含むリンガラスをＦＺウェハーに塗布し、酸素等雰囲気中で熱処理を行う方法を説明した。
この方法に代えて、ＣＺ（チョコラルスキー）結晶（あるいは多結晶）を用いて高濃度の酸素を含むＦＺウェハーを作る方法もある。ＣＺ結晶等には、高い濃度の酸素が混入しており、その濃度は１３００度で過飽和となる１×１０^１８ｃｍ^−３程度である。このＣＺ結晶をＦＺウェハー引き上げの原料にすると、引き上げ後も１．０×１０^１６ｃｍ^−３以上の酸素が残留し、前述のリンガラスを塗布して作製するＤＷウェハーと同程度の酸素を含むＦＺウェハーを作製することができる。この方法を用いれば、上述の高温による酸素の拡散プロセスを行わずに、低価格で酸素含有のＦＺウェハーを得ることができる。
（実施の形態５）
図１９、図２０、図２１及び図２７は、実施の形態１〜４の半導体装置の適用例を示す図である。図１９に示すコンバーター−インバータ回路３０は、効率良く誘導電動機やサーボモータ等を制御することが可能で、産業や電鉄等で広く用いられる。図２０に示す力率改善回路（ＰＦＣ回路）４０は、ＡＣ−ＡＣ変換の入力電流を正弦波状に制御して波形改善をはかる回路であり、スイッチング電源用に用いられる。図２１の回路図２０００は、マトリクスコンバーター回路５０の全体図であり、回路図２０１０は、マトリクスコンバーター回路のスイッチング部５１の構成を示す図である。図２７の回路図６０は、図１９のコンバータ部がスイッチング素子（ＩＧＢＴやＭＯＳＦＥＴなど）と本発明のフリーホイーリングダイオードにて構成される場合を示す。このようにコンバータ部にスイッチング素子を用いて回生時の電流を制御すれば、１次側に、回生時にモータにて生じた電力を戻すことができ、さらに省電力動作にすることができる。本発明のブロードバッファ構造を有する半導体装置は、Ｎ⁻ドリフト層の厚さを薄くでき、その動作を高速化できるので、２０ｋＨｚ以上も動作周波数を備える変換装置を実現することができる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、上述した各例は、ダイオードの例であるが、本発明は、ＩＧＢＴや逆阻止ＩＧＢＴにも適用可能である。この場合も、低損失だけでなく発振を抑えたターンオフを実現できる。ＩＧＢＴの場合には、第３半導体層の導電型がＰ型となる。さらに、上述した各例では、第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は、第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。

なお、逆阻止ＩＧＢＴでは、ＦＺバルクウェハーを用いておもて面のゲート、エミッタやエッジ構造を作りこんだ後に電子線を１００ｋＧｙ以下で照射し、その後１００μｍ前後の最終厚迄ウェハーを研削・研磨し、裏面側へのボロンイオン注入及びレーザー照射による注入したボロン元素の活性化工程がある。ターンオフ時は、ダイオードの逆回復と同様に表側から空乏層が広がり、キャリアが消滅していくが、本発明の効果により、ダイオードと同じくキャリアの急激な消滅を抑えることができるので、発振のないスムースなターンオフが可能となる。

従って、低損失でソフトリカバリーなダイオードや、発振のないスムーズなターンオフが可能なＩＧＢＴを作製することができる。また、そのような特性を有するＩＧＢＴモジュールを用いたＰＷＭインバータ等の電力変換装置において、過電圧破壊やＥＭＩノイズの発生を抑えることができる。
また、実施の形態では６００Ｖ及び１２００Ｖクラスの半導体装置について述べたが、本発明は１７００Ｖや３３００Ｖ、それ以上の耐圧クラスでも同様に適用可能である。例えば、１７００Ｖクラスでは基本濃度Ｎ_０を８０〜２００Ωｃｍ、Ｎ⁻ドリフト層の厚さを１２０〜２００μｍとし、３３００Ｖクラスでは同じく２００〜５００Ωｃｍ、２５０〜４００μｍとし、Ｎ⁻ドリフト層の不純物濃度分布を式（２）を満たすブロードバッファ構造とすればよい。
（実施の形態６）
以下の説明では、前記の第１導電型をｎ型、第２導電型をｐ型とするが、逆の極性でも得られる効果は同じである。

図３４は、図１９の回路において破線円で囲んだ部分の一例を、駆動回路を含めて示す拡大図である。ＦＷＤ５００とＩＧＢＴ５０１は逆並列に対向して接続され、ＦＷＤのアノードとカソードが夫々ＩＧＢＴのエミッタとコレクタに接続される。また、駆動回路５０２の制御端子はＩＧＢＴのゲート（制御用電極）とゲート抵抗５０３を介して接続される。

図１９の上アームの各ＩＧＢＴにはこのような駆動回路が１つずつ、下アームの各ＩＧＢＴには駆動回路が１つずつ、または共通の駆動回路が接続される。
ここでゲート抵抗５０３は、図３４（ａ）のようにＩＧＢＴモジュール５０４と同回路間にリードタイプの抵抗を接続する方法でもよく、また、図３４（ｂ）のように駆動回路内部にあってもよい。さらに、図３５のようにモジュール５０４内部にて同ゲート端子とＩＧＢＴチップのゲートパッド間に周知のチップ抵抗やリード抵抗を接続する方法もある。加えて、図３６のようにＩＧＢＴチップ５０５内にてゲートパッドと同チップ内の各セル（セルとは、ＩＧＢＴ動作をするための基本構成部分）のゲートポリシリコン間に、ポリシリコンなどの抵抗層をチップ上に作りこみ、それをゲート抵抗とする方法があり、モジュールや電力変換装置の面積およびコスト削減の観点から、より望ましい。

図２８は、上述の６００Ｖ／１００Ａ ＦＷＤ（Ａ），および従来型ＦＷＤを用いて、同定格の対向側ＩＧＢＴを、１０Ａ（定格の１／１０）の電流にてターンオンさせたときの、ＦＷＤの逆回復波形を比較したものである。電源電圧は３００Ｖ（定格の半値）である。ＩＧＢＴはフィールドストップ型（ＦＳ−）ＩＧＢＴで、ウェハー厚は７０μｍ、活性面積は０．５５ｃｍ^２である。駆動回路のゲート抵抗は８Ωで、ＩＧＢＴの単位面積（１ｃｍ^２）あたりのゲート抵抗値は４．４Ωｃｍ^２である。この値は、一般的な推奨ゲート抵抗値（例えば２４Ω、単位面積あたりにすると１３．２Ωｃｍ^２）の１／３であり、十分小さい。このような場合、従来ならばＩＧＢＴターンオン時に対向のダイオードが逆回復に入ると、波形は発振し、さらに逆回復サージ電圧も耐圧以上になることが多い。この図２８（ｂ）から明らかなように、従来型ダイオードではこのような発振やサージ電圧が発生することがわかる。しかしながら本発明品のＦＷＤを用いることで、図２８（ａ）のように、（ｂ）のような発振やサージ電圧は十分小さく抑えることが可能となった。

この効果は、ＩＧＢＴターンオン損失、ひいては実機損失に極めて好ましい影響をもたらす。
図２９には、本発明のＦＷＤと前述のＩＧＢＴを組み合わせたときの、ＩＧＢＴのターンオン波形を示しており、電流は定格電流、電源電圧は３００Ｖ、ゲート抵抗は０Ωである。このようにゲート抵抗を介さずに接続しても、ダイオードは発振せず、ＩＧＢＴの電圧波形にも現れてはいない。このときのターンオン損失は、ゲート抵抗が大きい場合に比べて極めて低い。

図３０は、ＩＧＢＴのターンオン損失、およびＦＷＤの逆回復時（＝ＩＧＢＴターンオン時）のＦＷＤサージ電圧を、駆動ゲート抵抗別にプロットしたグラフである。横軸がゲート抵抗（Ω）、左軸がＦＷＤサージ電圧（ピーク電圧、Ｖ）、右軸がＩＧＢＴターンオン損失（ｍＪ）である。ターンオン損失とは、ＩＧＢＴのコレクタ−エミッタ間の電圧と同電流を掛けた値を、スイッチングの要した時間で積分した値である。

まずＩＧＢＴターンオン損失は、ゲート抵抗が１８Ω以上においては、ゲート抵抗の増加とともにその値の増加は緩くなり、約５．２ｍＪに飽和する。このときダイオードのサージ電圧は、電源電圧を越えない値である。一方ゲート抵抗を減少させると、それにつれてＩＧＢＴターンオン損失は減少し、ダイオードサージ電圧は増加する。ターンオン損失は、１５Ω以下で劇的に減少し、５Ω以下では１〜２ｍＪとなり、１８Ω時の値のほぼ１／１０まで減少している。

一方サージ電圧はゲート抵抗の減少に対して増加するが、本発明のダイオードの方がその割合は緩慢で、５Ω以下の場合本発明は定格電圧以下の５７０Ｖに抑えている。一方従来型ダイオードではその耐圧を超えた８００Ｖとなっている。また逆回復波形においても、従来型はゲート抵抗が１２Ω以下で顕著に発振するが、本発明のダイオードでは０Ωでも発振しない。したがって本発明のダイオードを用いれば、電磁ノイズの極めて少ないインバータが可能となる。

従って、ゲート抵抗は、ＩＧＢＴの活性面積が０．５５ｃｍ^２では１５〜２０Ω以下、すなわち単位面積１ｃｍ^２であれば、８．２５〜１１Ωｃｍ^２以下か、さらには８Ωｃｍ^２以下が望ましい。
図３１は、図２９の波形に関連して、さらに５種類のゲート抵抗を用いたときの、ターンオン波形の振る舞いを比較した図である。ゲート抵抗は、０Ωから１８Ωまでを用いた。ターンオン損失は前述のようにＩＧＢＴのコレクタ−エミッタ間の電圧と同電流の掛け算を積分した値なので、ターンオン損失が大きくなるということは、本グラフの電圧波形と電流波形が両方ともゼロでない部分の時間領域が増える、ということである。本実験の結果、我々はこの、ともにゼロでない部分の時間領域が、同電圧が印加電圧（電源電圧、３００Ｖ）の半値１５０Ｖを下回る時刻（図中の○部分）が同電流の最大となる時刻（縦の補助線を入れてある時刻）よりも後になると、増大することを発見した。よってターンオン損失を低く抑えるには、同電圧が印加電圧の半値を下回る時刻が同電流の最大となる時刻よりも、少なくとも前である必要がある。さらにこのためには、これらがほぼ一致しているゲート抵抗８Ω、つまり単位面積１ｃｍ^２あたり４．４Ωｃｍ^２よりも低いことが望ましい。
（発明の効果）
図３２には、上述のＦＷＤ（本発明、および従来）とＩＧＢＴを用いた、インバータ実機損失とその内訳を、２種類のＦＷＤ同志で比較したグラフである。インバータは、３相 ＰＷＭ インバータで、出力周波数は５０Ｈｚ、出力電流の実効値は５４Ａ＿ｒｍｓ、動作キャリア周波数は１０ｋＨｚである。ここで駆動回路のゲート抵抗は、内蔵するＦＷＤが発振を十分抑えられる抵抗値を選び、本発明のＦＷＤは８Ω、従来型ダイオードは１８Ωである。実機損失は図から明らかなように、本発明ＦＷＤを低いゲート抵抗で駆動する方（４６．１Ｗ）が、従来のダイオードを従来の方法で駆動する方（５１．２Ｗ）よりも、１０％も低いインバータ損失を達成することができた。さらに本発明のＦＷＤはゲート抵抗が０Ωでも発振しないので、その場合４２．５Ｗとなり、１７％減となる。

図３３には、図３２のインバータの放射ノイズを測定したスペクトルを示す。本発明の方が、ピーク時（１８ＭＨｚ）で−２ｄＢ、高周波では９０ＭＨｚで−１２ｄＢの強度の低減ができた。さらに従来の場合、５０ＭＨｚあたりでダンピングが見られこれもノイズの動作に影響を与えている。
以上から、本発明のダイオードを用いれば、従来の駆動方法では得られなかった低損失で低放射ノイズのＩＧＢＴモジュール、ＩＰＭ、さらにはインバータ等の電力変換装置を提供することが可能となる。

本発明の実施の形態１にかかる半導体装置の構成、ネットドーピング濃度を示す図である。 実施の形態１にかかる半導体装置の第１半導体層と第２半導体層におけるネットドーピング濃度分布を示す図である。 実施の形態１にかかる半導体装置の第１半導体層と第２半導体層におけるネットドーピング濃度分布を示す図である。 実施の形態１にかかる半導体装置の製造プロセスを示す図である。 実際に測定した不純物濃度の分布図である。 実施の形態１にかかる１２００Ｖクラスの半導体装置の第１半導体層と第２半導体層におけるネットドーピング濃度分布を示す図である。 従来の１２００Ｖクラスの半導体装置の第１半導体層と第２半導体層におけるネットドーピング濃度分布を示す図である。 実施の形態１のダイオードの逆回復波形を示す図である。 実施の形態１のダイオードの逆回復波形を示す図である。 実施の形態１と従来の半導体装置におけるＤＣ印加電圧と逆回復ピーク電圧の関係を示す図である。 積分濃度と耐圧の関係を示す図である。 本発明にかかる６００Ｖクラスのダイオードの逆回復損失特性を示すトレードオフ曲線である。 本発明にかかる１２００Ｖクラスのダイオードの逆回復損失特性を示すトレードオフ曲線である。 Ｎ⁻ドリフト層の厚さＷと逆回復損失Ｅｒｒの関係を（ａ）６００Ｖクラス及び（ｂ）１２００Ｖクラスについて示す図である。 Ｎ⁻ドリフト層の厚さＷと素子耐圧ＢＶの関係を（ａ）６００Ｖクラス及び（ｂ）１２００Ｖクラスについて示す図である。 本発明の実施の形態４にかかる半導体装置の構成、ネットドーピング濃度およびプロトン分布を示す図である。 実施の形態４にかかる半導体装置の製造プロセスを示す図である。 実施の形態４にかかる半導体装置の製造プロセスを示す図である。 コンバーター−インバーター回路の構成を示す図である。 力率改善回路の構成を示す図である。 マトリクスコンバーター回路の構成を示す図である。 従来のダイオードの逆回復波形を示す図である。 従来のダイオードの逆回復波形を示す図である。 従来の半導体装置の第１半導体層と第２半導体層におけるネットドーピング濃度分布を示す図である。 従来の半導体装置の第１半導体層と第２半導体層におけるネットドーピング濃度分布を示す図である。 単相チョッパー回路の構成を示す図である。 コンバーター部にスイッチング素子を有するコンバーター−インバーター回路の構成を示す図である。 本発明にかかる６００Ｖ／１００Ａ ＦＷＤ（ａ），および従来型ＦＷＤ（ｂ）を用いて、同定格の対向側ＩＧＢＴをターンオンさせたときの、ＦＷＤの逆回復波形を比較した図である。 本発明にかかるＦＷＤと前述のＩＧＢＴを組み合わせたときの、ＩＧＢＴのターンオン波形を示す図である。 実施の形態６にかかるＩＧＢＴのターンオン損失、およびＦＷＤの逆回復時（＝ＩＧＢＴターンオン時）のＦＷＤサージ電圧を、駆動ゲート抵抗別にプロットしたグラフである。 図２９の波形について、さらに５種類のゲート抵抗を用いたときの、ターンオン波形の振る舞いを比較した図である。 実施の形態６にかかるインバータ実機損失とその内訳を、本発明のＦＷＤ（左側棒グラフ）と従来型ＦＷＤ（右側）の場合で比較したグラフである。 実施の形態６にかかる（図３２の）インバータの放射ノイズを測定したスペクトルを示す。 図１９の回路において破線円で囲んだ部分の一例を示す拡大図である。 図１９の回路において破線円で囲んだ部分の別の例を示す拡大図である。 図１９の回路において破線円で囲んだ部分のさらに別の例を示す拡大図である。

符号の説明

１ 第１半導体層
２ 第２半導体層
３ 第３半導体層
４ アノード電極
５ カソード電極
１０ 半導体装置の断面図

Claims (8)

1. 第１導電型の第１半導体層と、該第１半導体層の一方の主面に形成され、該第１半導体層より高不純物濃度の第２導電型の第２半導体層と、前記第１半導体層の他方の主面に形成され、該第１半導体層より高不純物濃度の第１導電型の第３半導体層とを具備し、前記第１半導体層の不純物濃度が極大となる位置が少なくとも１か所あり、該第１半導体層の不純物濃度が、前記極大となる位置から前記第２半導体層及び前記第３半導体層の双方に向かって傾きをもって減少する半導体装置において、
   前記第１半導体層の不純物濃度の下記式（１）で表される積分濃度が、式（２）を満たす半導体装置。
   
   
   （但し、ｘは前記第１半導体層の一方の主面から他方の主面に向かう座標軸上の位置を、Ｎ_ｎｅｔ（ｘ）は第１半導体層の位置ｘにおける不純物濃度を、Ｘｃは第１半導体層中でＮ_ｎｅｔ（ｘ）＝Ｎ_ｄｍを満たすｘであって最も前記第２半導体層に近い位置を、Ｘｄは第１半導体層中でＮ_ｎｅｔ（ｘ）＝Ｎ_ｄｍとなる位置で最も前記第３半導体層に近い位置を、Ｎ_ｄｍは第１半導体層の不純物濃度の平均濃度を、夫々表す。）
2. 前記第１半導体層における前記第２半導体層との接合近傍の不純物濃度Ｎ_０と前記平均濃度Ｎ_ｄｍが、下記式（３）を満たす請求項１に記載の半導体装置。
   
3. 前記第１半導体層厚さＷと下記式（５）で定義される距離指標Ｗ_０が、下記式（４）を満たす請求項２に記載の半導体装置。
   
   
   （但し、ＢＶは半導体装置の耐圧を表す。）
4. 請求項１ないし３に記載の半導体装置を搭載し、前記半導体装置の動作周波数が２０ｋＨｚ以上である半導体電力変換装置。
5. ダイオードと半導体スイッチング装置を有する半導体電力変換装置に用いられる駆動回路であって、
   ダイオードと半導体スイッチング装置は逆並列に接続され、このダイオードと半導体スイッチング装置のいずれか一方、又は両方が請求項３記載の半導体装置であり、
   駆動回路の制御端子が、前記半導体スイッチング装置の制御用電極との間に１１Ωｃｍ^２以下の抵抗を介していることを特徴とする駆動回路。
6. 請求項５に記載の駆動回路において、駆動回路の制御端子が、前記半導体スイッチング装置の制御用電極との間に８Ωｃｍ^２以下の抵抗を介していることを特徴とする駆動回路。
7. 請求項５に記載の駆動回路の駆動方法であって、
   前記半導体スイッチング装置を阻止状態から導通状態にするときに、前記半導体スイッチング装置の一方の主面に形成された第１電極と他方の主面に形成された第２電極との間の電位差が電源電圧の半値に達する時刻が、前記半導体スイッチング装置が阻止状態から最大電流となる時刻よりも早いことを特徴とする駆動方法。
8. 請求項５に記載の駆動回路を含み、前記請求項７の駆動方法で前記半導体スイッチング装置を制御することを特徴とする半導体電力変換装置。