JP2008010561A - Method for aligning probe, and method for controlling wafer stage - Google Patents
Method for aligning probe, and method for controlling wafer stage Download PDFInfo
- Publication number
- JP2008010561A JP2008010561A JP2006178240A JP2006178240A JP2008010561A JP 2008010561 A JP2008010561 A JP 2008010561A JP 2006178240 A JP2006178240 A JP 2006178240A JP 2006178240 A JP2006178240 A JP 2006178240A JP 2008010561 A JP2008010561 A JP 2008010561A
- Authority
- JP
- Japan
- Prior art keywords
- probes
- probe
- wafer
- tips
- recognizing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
本発明は、プローブの位置合わせ技術およびウエハステージ制御技術に関し、特に、半導体集積回路装置の電極パッドにプローブカードの探針を押し当てて行う半導体集積回路の電気的検査に適用して有効な技術に関するものである。 The present invention relates to a probe alignment technique and a wafer stage control technique, and in particular, a technique effective when applied to an electrical inspection of a semiconductor integrated circuit performed by pressing a probe of a probe card against an electrode pad of a semiconductor integrated circuit device. It is about.
日本特開平７−２８３２８０号公報（特許文献１）、日本特開平８−５０１４６号公報（特許文献２（対応ＰＣＴ国際公開ＷＯ９５−３４０００））、日本特開平８−２０１４２７号公報（特許文献３）、日本特開平１０−３０８４２３号公報（特許文献４）、日本特開平１１−２３６１５号公報（特許文献５（対応米国特許公報ＵＳＰ６，３０５，２３０））、日本特開平１１−９７４７１号公報（特許文献６（対応欧州特許公報ＥＰ１０２２７７５））、日本特開２０００−１５０５９４号公報（特許文献７（対応欧州特許公報ＥＰ０９９９４５１））、日本特開２００１−１５９６４３号公報（特許文献８）、日本特開２００４−１４４７４２号公報（特許文献９）、日本特開２００４−１３２６９９号公報（特許文献１０）、日本特開２００４−２８８６７２号公報（特許文献１１）、日本特開２００５−２４３７７号公報（特許文献１２）、日本特開２００５−１３６３０２号公報（特許文献１３）、および日本特開２００５−１３６２４６号公報（特許文献１４）には、半導体集積回路装置の製造技術を用いて形成された探針（接触端子）、絶縁フィルムおよび引き出し用配線を有するプローバの構造と、その製造方法と、テストパッドが狭ピッチ化したチップに対してもそのプローバを用いることによってプローブ検査の実施を可能とする技術とが開示されている。
半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。プローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Known Good Die）対応（ＭＣＰ（Multi-Chip Package）の歩留り向上）、およびトータルコスト低減などの要求から、ウエハ状態でプローブ検査を行う技術が用いられている。 There is a probe inspection as an inspection technique for a semiconductor integrated circuit device. This probe inspection includes a function test for confirming whether or not the device operates according to a predetermined function, a test for determining a non-defective product / defective product by performing a test of DC operation characteristics and AC operation characteristics, and the like. In probe inspection, probe inspection is performed in the wafer state in response to demands for wafer shipment (quality differentiation), KGD (Known Good Die) support (MCP (Multi-Chip Package) yield improvement), and total cost reduction. Technology to do is used.
近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、半導体ウエハ（以下、単にウエハと記す）１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。 In recent years, semiconductor integrated circuit devices have become more multifunctional, and it has been promoted to create a plurality of circuits in one semiconductor chip (hereinafter simply referred to as a chip). Further, in order to reduce the manufacturing cost of the semiconductor integrated circuit device, the semiconductor element and the wiring are miniaturized to reduce the area of the semiconductor chip (hereinafter simply referred to as a chip), and the semiconductor wafer (hereinafter simply referred to as the wafer). Increasing the number of chips acquired per sheet is underway. Therefore, not only the number of test pads (bonding pads) is increased, but also the arrangement of test pads is narrowed and the area of the test pads is also reduced. When a prober having a cantilever-like probe is used for the probe inspection as the pitch of the test pad is reduced, it is difficult to install the probe in accordance with the position of the test pad. There is a problem that becomes.
本発明者らは、半導体集積回路装置の製造技術を用いて形成された探針を有するプローバを用いることにより、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討している。その中で、本発明者らは、以下のような課題を見出した。 The present inventors have studied a technique that can realize a probe inspection even for a chip having a narrow test pad pitch by using a prober having a probe formed by using a manufacturing technique of a semiconductor integrated circuit device. ing. Among them, the present inventors have found the following problems.
すなわち、上記探針は、半導体集積回路装置の製造技術を用いて金属膜およびポリイミド膜の堆積や、それらのパターニング等を実施することにより形成された薄膜プローブの一部であり、検査対象であるチップと対向する薄膜プローブの主面側に設けられている。そのため、カンチレバー状の探針を用いた場合と同様の手段で探針の針先を認識しようとすると、その針先を認識することができず、薄膜プローブの熱膨張または収縮等により針先の位置がずれている場合には、針先とテストパッドとの位置ずれが起こってプローブ検査が停止してしまい、半導体集積回路装置の生産性を低下させてしまうことになる。 That is, the probe is a part of a thin film probe formed by depositing a metal film and a polyimide film using a manufacturing technique of a semiconductor integrated circuit device, patterning them, and the like, and is an inspection object. It is provided on the main surface side of the thin film probe facing the chip. Therefore, when trying to recognize the tip of the probe with the same means as when using a cantilever-like probe, the tip of the probe cannot be recognized, and the tip of the probe cannot be recognized due to thermal expansion or contraction of the thin film probe. When the position is shifted, the position of the probe tip and the test pad is shifted and the probe inspection is stopped, so that the productivity of the semiconductor integrated circuit device is lowered.
また、プローブ検査時にウエハが載置されるウエハステージは、製造誤差等に起因してウエハが載置される面内で高さにばらつきが存在する。また、ウエハステージに載置されたウエハの主面（テストパッドが形成された素子形成面）や、薄膜プローブの主面にも製造誤差等に起因する高さのばらつきが存在する。そのため、これら高さのばらつきを解消してプローブ検査を実施しないと、薄膜プローブやウエハに加わる負荷が局所的に増大し、薄膜プローブやテストパッド下の回路等を破壊してしまう虞がある。 In addition, the wafer stage on which the wafer is placed at the time of probe inspection has a variation in height within the surface on which the wafer is placed due to a manufacturing error or the like. In addition, height variations caused by manufacturing errors and the like exist on the main surface of the wafer placed on the wafer stage (element formation surface on which the test pad is formed) and the main surface of the thin film probe. Therefore, unless the height variation is eliminated and the probe inspection is not performed, the load applied to the thin film probe and the wafer locally increases, and the thin film probe and the circuit under the test pad may be destroyed.
本願に開示された一つの代表的な発明の一つの目的は、半導体集積回路装置の製造技術によって形成された探針を有するプローバを用いてプローブ検査を実施する際に、探針の針先を確実に認識できる技術を提供することにある。 One object of one representative invention disclosed in the present application is to change the tip of a probe when performing probe inspection using a prober having a probe formed by a manufacturing technique of a semiconductor integrated circuit device. The purpose is to provide a technology that can be reliably recognized.
また、本願に開示された一つの代表的な発明の他の目的は、半導体集積回路装置の製造技術によって形成された探針を有するプローバを用いてプローブ検査を実施する際に、ウエハステージ、薄膜プローブおよびウエハ等の高さのばらつきを解消できる技術を提供することにある。 Another object of one representative invention disclosed in the present application is to perform a wafer inspection using a prober having a probe formed by a manufacturing technique of a semiconductor integrated circuit device. It is an object of the present invention to provide a technique capable of eliminating variations in height of probes and wafers.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
１．本発明によるプローブの位置合わせ方法は、以下の工程を含む：
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程；
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるためのプローブを備えた複数の第１金属膜および前記複数の第１金属膜と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数のプローブの先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数のプローブが形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程；
（ｃ）針先認識手段によって前記複数のプローブの前記先端を認識し、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極上に配置する工程；
（ｄ）前記（ｃ）工程後、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極に接触させる工程、
ここで、前記複数の第１金属膜のそれぞれは、前記プローブを支持するベース部を有し、
前記（ｃ）工程時には、
（ｃ１）前記針先認識手段によって前記ベース部を認識する工程、
（ｃ２）前記（ｃ１）工程後、前記針先認識手段によって前記複数のプローブの側面を認識する工程、
（ｃ３）前記（ｃ２）工程後、前記針先認識手段によって前記複数のプローブの前記先端を認識する工程、
を経て前記複数のプローブの前記先端を認識する。
1. The probe alignment method according to the present invention includes the following steps:
(A) Partitioned into a plurality of chip regions, a semiconductor integrated circuit is formed in each of the plurality of chip regions, and a plurality of first electrodes electrically connected to the semiconductor integrated circuit are formed on the main surface Preparing a semiconductor wafer;
(B) electrically connected to the first wiring substrate on which the first wiring is formed, the plurality of first metal films provided with probes for contacting the plurality of first electrodes, and the plurality of first metal films. A plurality of second wirings are formed, the plurality of second wirings are electrically connected to the plurality of first wirings, and tips of the plurality of probes are opposed to the main surface of the semiconductor wafer. Providing a first card having a first sheet held on the wiring board and a pressing mechanism for pressing the first region of the first sheet on which the plurality of probes are formed from the back surface side;
(C) a step of recognizing the tips of the plurality of probes by a needle tip recognizing means, and disposing each of the tips of the plurality of probes on the corresponding first electrodes;
(D) after the step (c), the step of bringing each of the tips of the plurality of probes into contact with the corresponding first electrodes;
Here, each of the plurality of first metal films has a base portion that supports the probe,
During the step (c),
(C1) recognizing the base portion by the needle tip recognizing means;
(C2) a step of recognizing side surfaces of the plurality of probes by the needle tip recognition means after the step (c1);
(C3) After the step (c2), the step of recognizing the tips of the plurality of probes by the needle tip recognition means;
And the tips of the plurality of probes are recognized.
２．また、本発明によるウエハステージ制御方法は、以下の工程を含む：
（ａ）主面が複数のチップ領域に区画された半導体ウエハの裏面をウエハステージのウエハ搭載面に対向させ、前記半導体ウエハを前記ウエハステージに載置する工程；
（ｂ）前記（ａ）工程後、前記ウエハステージの前記ウエハ搭載面を前記ウエハ搭載面の半径で複数の第２領域に等分割し、前記第２領域毎に複数の測定点における前記ウエハ搭載面の高さの平均値を求める工程；
（ｃ）前記第２領域毎に前記高さの平均値を基に前記ウエハ搭載面の高さを調整した状況下で前記チップ領域に対してプローブ検査を行う工程。
2. The wafer stage control method according to the present invention includes the following steps:
(A) a step of placing the semiconductor wafer on the wafer stage by making the back surface of the semiconductor wafer whose main surface is divided into a plurality of chip regions face the wafer mounting surface of the wafer stage;
(B) After the step (a), the wafer mounting surface of the wafer stage is equally divided into a plurality of second regions by the radius of the wafer mounting surface, and the wafer mounting at a plurality of measurement points in each second region. Obtaining an average surface height;
(C) A step of performing probe inspection on the chip region under the condition that the height of the wafer mounting surface is adjusted based on the average value of the heights for each of the second regions.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）半導体集積回路装置の製造技術によって形成されたプローブの先端を認識する際に、まずプローブを支持するベース部を認識し、次いで四角錐台形型のプローブの側面を認識し、最後にプローブの先端を認識するようにソフトウエア制御することにより、プローブの先端を正確に認識することができる。
（２）半導体集積回路装置の製造技術によって形成されたプローブを有するプローバを用いてプローブ検査を実施する際に、ウエハステージのウエハ搭載面を複数の半径で複数の象限（第２領域）に等分割して各象限毎に高さの平均値を求め、これらの平均値をもとに各象限でのウエハ搭載面の高さ（オーバードライブ量）を調節するので、１つの象限内での高さのばらつきを小さくできる。すなわち、オーバードライブ量不足およびオーバードライブ量過多の発生を防ぐことができる。
Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
(1) When recognizing the tip of the probe formed by the manufacturing technology of the semiconductor integrated circuit device, first, the base portion supporting the probe is recognized, then the side surface of the quadrangular pyramid shaped probe is recognized, and finally the probe By controlling the software to recognize the tip of the probe, the tip of the probe can be accurately recognized.
(2) When performing a probe inspection using a prober having a probe formed by a manufacturing technology of a semiconductor integrated circuit device, the wafer mounting surface of the wafer stage is set to a plurality of quadrants (second regions) with a plurality of radii. The average height is calculated for each quadrant, and the height (overdrive amount) of the wafer mounting surface in each quadrant is adjusted based on these average values. Variation in thickness can be reduced. That is, it is possible to prevent the occurrence of insufficient overdrive amount and excessive overdrive amount.
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。 Before describing the present invention in detail, the meaning of terms in the present application will be described as follows.
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、エピタキシャル基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。 A wafer is a single crystal silicon substrate (generally a substantially circular shape) used for manufacturing integrated circuits, an SOI (Silicon On Insulator) substrate, an epitaxial substrate, a sapphire substrate, a glass substrate, other insulating, anti-insulating or semiconductor substrates, etc. These composite substrates are referred to. The term “semiconductor integrated circuit device” as used herein refers not only to a semiconductor integrated circuit device such as a silicon wafer or a sapphire substrate, but also to a TFT (Thin Film Transistor) unless otherwise specified. ) And STN (Super-Twisted-Nematic) liquid crystal or the like made on other insulating substrates such as glass.
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。 The device surface is a main surface of a wafer on which a device pattern corresponding to a plurality of chip regions is formed by lithography.
接触端子またはプローブとは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成したものをいう。 A contact terminal or probe is a wafer process similar to that used for manufacturing a semiconductor integrated circuit, that is, a patterning technique that combines photolithography technology, CVD (Chemical Vapor Deposition) technology, sputtering technology, and etching technology. The wiring layer and the tip part electrically connected thereto are integrally formed.
接触端子またはプローブとは、各チップ領域上に設けられた電極パッドに接触させて電気的特性の検査を行うための針、プローブ、突起等をいう。 A contact terminal or a probe refers to a needle, a probe, a protrusion, or the like that is in contact with an electrode pad provided on each chip region to inspect electrical characteristics.
薄膜プローブ（membrane probe）、薄膜プローブカード、または突起針配線シート複合体とは、上記のような検査対象と接触する前記接触端子（突起針）とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ１０μｍ〜１００μｍ程度のものをいい、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部（接触端子）を一体的に形成されたもの等を言う。もちろん、プロセスは複雑になるが、一部を別に形成して、後に合体させることも可能である。 A thin film probe (membrane probe), a thin film probe card, or a protruding needle wiring sheet composite is provided with the contact terminal (protruding needle) that comes into contact with the object to be inspected as described above, and wiring drawn from the contact terminal, A thin film in which an electrode for external contact is formed on the wiring, for example, a thin film having a thickness of about 10 μm to 100 μm. A wafer process, that is, a photolithography technique similar to that used for manufacturing a semiconductor integrated circuit. In addition, a wiring layer and a tip portion (contact terminal) electrically connected thereto are integrally formed by a patterning technique combining a CVD (Chemical Vapor Deposition) technique, a sputtering technique, an etching technique, and the like. Of course, although the process is complicated, it is possible to form a part separately and combine them later.
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、プローバもしくは半導体検査装置とは、フロッグリング、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。 A probe card refers to a structure having contact terminals and a multilayer wiring board that come into contact with a wafer to be inspected. A prober or a semiconductor inspection apparatus refers to a wafer stage on which a frog ring, a probe card and a wafer to be inspected are placed. An inspection apparatus having a sample support system including
プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。 The probe inspection is an electrical test performed with a prober on a wafer for which a wafer process has been completed. The semiconductor integrated circuit is configured by applying the tip of the contact terminal to an electrode formed on the main surface of the chip region. In other words, a non-defective product / defective product is discriminated by performing a function test for confirming whether or not the device operates in accordance with a predetermined function and a DC operation characteristic and an AC operation characteristic test. This is distinguished from a screening test (final test) that is performed after dividing into chips (or after packaging is completed).
ポゴピン（POGO pin）またはスプリングプローブとは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てる構造を有し、必要に応じてその電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管（保持部材）内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。 A POGO pin or a spring probe has a structure in which a contact pin (plunger (contact needle)) is pressed against an electrode (terminal) by the elastic force of a spring (coil spring). The contact needle is adapted to make an electrical connection. For example, a spring arranged in a metal tube (holding member) transmits an elastic force to the contact pin via a metal ball.
テスタ（Test System）とは、半導体集積回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。 A tester (Test System) is for electrically inspecting a semiconductor integrated circuit and generates a signal such as a predetermined voltage and a reference timing.
テスタヘッドとは、テスタと電気的に接続し、テスタより送信された電圧および信号を受け、電圧および詳細なタイミング等の信号を半導体集積回路に対して発生し、ポゴピンなどを介してプローブカードへ信号を送るものをいう。 The tester head is electrically connected to the tester, receives the voltage and signal transmitted from the tester, generates a signal such as voltage and detailed timing to the semiconductor integrated circuit, and sends it to the probe card via a pogo pin or the like. The one that sends a signal.
フロッグリングとは、ポゴピンなどを介してテスタヘッドおよびプローブカードと電気的に接続し、テスタヘッドより送られてきた信号を後述するプローブカードへ送るものをいう。 The frog ring is a device that is electrically connected to a tester head and a probe card via a pogo pin or the like, and sends a signal sent from the tester head to a probe card to be described later.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant, and one is the other. Some or all of the modifications, details, supplementary explanations, and the like are related.
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。 In addition, when referring to materials, etc., unless specified otherwise, or in principle or not in principle, the specified material is the main material, and includes secondary elements, additives It does not exclude additional elements. For example, unless otherwise specified, the silicon member includes not only pure silicon but also an additive impurity, a binary or ternary alloy (for example, SiGe) having silicon as a main element.
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
また、本実施の形態を説明するための全図においては、各部材の構成をわかりやすくするために、平面図であってもハッチングを付す場合がある。 Further, in all the drawings for explaining the present embodiment, hatching may be given even in a plan view for easy understanding of the configuration of each member.
また、本願で使用する半導体リソグラフィ技術による薄膜プローブの各詳細については、本発明者および関連する発明者等による以下の特許出願に開示されているので、特に必要な時以外はそれらの内容は繰り返さない。前記特許出願、すなわち、日本特願平６−２２８８５号、日本特開平７−２８３２８０号公報、日本特開平８−５０１４６号公報、日本特開平８−２０１４２７号公報、日本特願平９−１１９１０７号、日本特開平１１−２３６１５号公報、日本特開２００２−１３９５５４号公報、日本特開平１０−３０８４２３号公報、日本特願平９−１８９６６０号、日本特開平１１−９７４７１号公報、日本特開２０００−１５０５９４号公報、日本特開２００１−１５９６４３号公報、日本特許出願第２００２−２８９３７７号（対応米国出願番号第１０／６７６，６０９号；米国出願日２００３．１０．２）、日本特開２００４−１３２６９９号公報、日本特開２００５−２４３７７号公報、日本特開２００４−２８８６７２号公報（対応米国出願番号第１０／７６５，９１７号；米国出願日２００４．１．２９）、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特開２００５−１３６２４６号公報（対応米国出願番号第１０／９６８，２１５号；米国出願日２００４．１０．２０）、日本特開２００５−１３６３０２号公報（対応米国出願番号第１０／９６８，４３１号；米国出願日２００４．１０．２０）、日本特許出願第２００４−１１５０４８号、日本特許出願第２００４−２０８２１３号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、日本特許出願第２００４−３７８５０４号、日本特許出願第２００５−１０９３５０号、日本特許出願第２００５−１６８１１２号、日本特許出願第２００５−１８１０８５号、日本特許出願第２００５−１９４５６１号、日本特許出願第２００５−２９１８８６号、日本特許出願第２００５−３２７１８３号、日本特許出願第２００６−２９４６８号、および日本特許出願第２００６−１３６５９６号である。 Further, the details of the thin film probe by the semiconductor lithography technique used in the present application are disclosed in the following patent application by the present inventor and related inventors, and therefore, the contents thereof are repeated unless particularly necessary. Absent. Japanese Patent Application No. 6-22885, Japanese Patent Application Laid-Open No. 7-283280, Japanese Patent Application Laid-Open No. 8-50146, Japanese Patent Application Laid-Open No. 8-201427, Japanese Patent Application No. 9-119107. Japanese Unexamined Patent Publication No. 11-23615, Japanese Unexamined Patent Publication No. 2002-139554, Japanese Unexamined Patent Publication No. 10-308423, Japanese Patent Application No. 9-189660, Japanese Unexamined Patent Publication No. 11-97471, Japanese Unexamined Patent Publication 2000. -150594, Japanese Patent Application Laid-Open No. 2001-159543, Japanese Patent Application No. 2002-289377 (corresponding US Application No. 10 / 6676,609; US Application Date 2003.10.2), Japanese Patent Application Laid-Open No. 2004-2004. No. 132699, Japanese Unexamined Patent Publication No. 2005-24377, Japanese Unexamined Patent Publication No. 2004-288672 (corresponding to US No. 10 / 765,917; U.S. application date 2004.1.29), Japanese Unexamined Patent Publication No. 2004-144742 (corresponding U.S. Publication No. 2004 / 070,413), Japanese Unexamined Patent Publication No. 2004-157127, Japanese Unexamined Patent Publication No. 2004-144742 (corresponding US Publication No. 2004 / 070,413), Japanese Unexamined Patent Publication No. 2004-157127, Japanese Unexamined Patent Publication No. 2005-136246 (Corresponding US Application No. 10 / 968,215). No .; US application date 2004.10.20), Japanese Patent Application Laid-Open No. 2005-136302 (corresponding US application number 10 / 968,431; US application date 2004.10.20), Japanese Patent Application No. 2004-1105048. No., Japanese Patent Application No. 2004-208213, PCT Application No. PCT / JP2004 / 17160 PCT application number PCT / JP2005 / 4344, Japanese Patent Application No. 2004-378504, Japanese Patent Application No. 2005-109350, Japanese Patent Application No. 2005-168112, Japanese Patent Application No. 2005-188105, Japanese Patent Application No. 2005-194561, Japanese Patent Application No. 2005-291886, Japanese Patent Application No. 2005-327183, Japanese Patent Application No. 2006-29468, and Japanese Patent Application No. 2006-136596.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本実施の形態のプローブカード（第１カード）の要部断面図である。図１に示すように、本実施の形態のプローブカードは、多層配線基板（第１配線基板）１、薄膜シート（第１シート）２、テスタヘッドＴＨＤ、フロッグリングＦＧＲおよびカードホルダＣＨＤなどから形成されている。テスタヘッドＴＨＤとフロッグリングＦＧＲとの間、およびフロッグリングＦＧＲと多層配線基板１との間は、それぞれ複数本のポゴピンＰＧＰを介して電気的に接続され、それによりテスタヘッドＴＨＤと多層配線基板１との間が電気的に接続されている。カードホルダＣＨＤは、多層配線基板１をプローバに機械的に接続するもので、かつポゴピンＰＧＰからの圧力によって多層配線基板１に反りが生じてしまうことを防ぐ機械的強度を持つ。 FIG. 1 is a cross-sectional view of a main part of a probe card (first card) according to the present embodiment. As shown in FIG. 1, the probe card of this embodiment is formed of a multilayer wiring board (first wiring board) 1, a thin film sheet (first sheet) 2, a tester head THD, a frog ring FGR, a card holder CHD, and the like. Has been. The tester head THD and the frog ring FGR, and the frog ring FGR and the multilayer wiring board 1 are electrically connected via a plurality of pogo pins PGP, respectively, whereby the tester head THD and the multilayer wiring board 1 are connected. Is electrically connected. The card holder CHD mechanically connects the multilayer wiring board 1 to the prober, and has mechanical strength that prevents the multilayer wiring board 1 from being warped by the pressure from the pogo pins PGP.
図２は本実施の形態のプローブカードの下面の要部平面図であり、図３は図２中のＡ−Ａ線に沿った断面図である。 FIG. 2 is a plan view of the main part of the lower surface of the probe card of the present embodiment, and FIG. 3 is a cross-sectional view taken along the line AA in FIG.
図２および図３に示すように、本実施の形態のプローブカードは、図１で示した部材の他に、たとえばプランジャ３などを含んでいる。薄膜シート２は押さえリング４によって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２とプランジャ３とは接着リング６を介して接着されている。 As shown in FIGS. 2 and 3, the probe card of the present embodiment includes, for example, a plunger 3 in addition to the members shown in FIG. The thin film sheet 2 is fixed to the lower surface of the multilayer wiring board 1 by a pressing ring 4, and the plunger 3 is attached to the upper surface of the multilayer wiring board 1. An opening 5 is provided at the center of the multilayer wiring board 1, and the thin film sheet 2 and the plunger 3 are bonded to each other through an adhesive ring 6 in the opening 5.
薄膜シート２の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の探部まで延在する複数の配線（第２配線）が形成されている。多層配線基板１の下面または上面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。 On the lower surface of the thin film sheet 2, for example, a plurality of probes 7 having a quadrangular pyramid shape or a quadrangular pyramid trapezoid shape are formed. In the thin film sheet 2, a plurality of wirings (second wirings) that are electrically connected to each of the probes 7 and extend from each probe 7 to the probe portion of the thin film sheet 2 are formed. A plurality of receiving portions (not shown) that are in electrical contact with the ends of the plurality of wirings are formed on the lower surface or the upper surface of the multilayer wiring substrate 1, respectively. 1 is electrically connected to a plurality of pogo (POGO) seats 8 provided on the upper surface of the multilayer wiring board 1 through wirings (first wirings) formed in the wiring board 1. The pogo seat 8 has a function of receiving a pin for introducing a signal from the tester to the probe card.
本実施の形態において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート２は柔軟性を有することから、本実施の形態では、チップ（半導体集積回路装置）のパッドにすべてのプローブ７を接触させるために、プローブ７が形成された領域（第１領域）の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧する構造となっている。すなわち、プランジャ３内に配置されたばね３Ａの弾性力によって一定の圧力を押圧具９に加えるものである。本実施の形態において、押圧具９の材質としては、４２アロイを例示することができる。 In this Embodiment, the thin film sheet 2 is formed from the thin film which has a polyimide as a main component, for example. Since such a thin film sheet 2 has flexibility, in the present embodiment, in order to bring all the probes 7 into contact with the pads of the chip (semiconductor integrated circuit device), the region where the probes 7 are formed (the first region) The plunger 3 is configured to press the thin film sheet 2 in the region from the upper surface (back surface) through the pressing tool (pressing mechanism) 9. That is, a constant pressure is applied to the pressing tool 9 by the elastic force of the spring 3 </ b> A disposed in the plunger 3. In the present embodiment, 42 alloy can be exemplified as the material of the pressing tool 9.
ここで、検査対象のチップ表面に形成されたテストパッド（ボンディングパッド）数が増加すると、それに伴って各テストパッドのそれぞれに信号を送るためのポゴピンＰＧＰの本数が増加することになる。また、ポゴピンＰＧＰの本数が増加することによって、多層配線基板１に加わるポゴピンＰＧＰからの圧力も増加することになるので、多層配線基板１の反りを防ぐためにカードホルダＣＨＤを厚くする必要が生じる。さらに、薄膜シート２に形成された各プローブ７を対応するテストパッドに確実に接触させるために、薄膜シート２の中心領域ＩＡ（図３参照）および接着リングを境に外周側となり中心領域ＩＡを取り囲む外周領域ＯＡ（図３参照）のそれぞれに張力を加える構造とした場合には、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴ（図１参照）に限界が生じる。その高さＨＴの限界値よりカードホルダＣＨＤの厚さのほうが大きくなった場合には、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまうことになり、プローブ７をテストパッドに確実に接触させることができなくなる不具合が懸念される。 Here, when the number of test pads (bonding pads) formed on the chip surface to be inspected increases, the number of pogo pins PGP for sending signals to the respective test pads increases accordingly. Further, as the number of pogo pins PGP increases, the pressure from the pogo pins PGP applied to the multilayer wiring board 1 also increases, so that the card holder CHD needs to be thickened to prevent the multilayer wiring board 1 from warping. Further, in order to ensure that each probe 7 formed on the thin film sheet 2 is brought into contact with the corresponding test pad, the central area IA (see FIG. 3) of the thin film sheet 2 and the central area IA on the outer peripheral side with the adhesive ring as a boundary. In the case of a structure in which tension is applied to each of the surrounding outer peripheral areas OA (see FIG. 3), there is a limit on the height HT (see FIG. 1) from the surface of the multilayer wiring board 1 to the probe surface of the thin film sheet 2. If the thickness of the card holder CHD becomes larger than the limit value of the height HT, the thin film sheet 2 will be buried in the card holder CHD, and the probe 7 is surely brought into contact with the test pad. There is a concern that it will not be possible.
そこで、本実施の形態では、上記薄膜シート２の中心領域ＩＡのみに張力を加えた状態で薄膜シート２と接着リング６とを接着し、外周領域ＯＡには張力を加えない構造とする。この時、接着リング６の材質としては、Ｓｉ（シリコン）と同程度の熱膨張率の金属（たとえば、４２アロイ）を選択し、薄膜シート２と接着リング６とを接着する接着剤としては、エポキシ系接着剤を用いることを例示できる。それにより、上記薄膜シート２のプローブ面までの高さＨＴを規定する接着リング６の高さを高くすることができるので、その高さＨＴも高くなり、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまう不具合を避けることができる。すなわち、カードホルダＣＨＤが厚くなった場合でも、プローブ７をテストパッドに確実に接触させることが可能となる。 Therefore, in the present embodiment, the thin film sheet 2 and the adhesive ring 6 are bonded in a state where tension is applied only to the central region IA of the thin film sheet 2, and no tension is applied to the outer peripheral region OA. At this time, as a material of the adhesive ring 6, a metal having a thermal expansion coefficient similar to that of Si (silicon) (for example, 42 alloy) is selected, and as an adhesive for bonding the thin film sheet 2 and the adhesive ring 6, The use of an epoxy adhesive can be exemplified. Thereby, since the height of the adhesive ring 6 that defines the height HT to the probe surface of the thin film sheet 2 can be increased, the height HT is also increased, and the thin film sheet 2 is buried in the card holder CHD. It is possible to avoid malfunctions that occur. That is, even when the card holder CHD becomes thick, the probe 7 can be reliably brought into contact with the test pad.
上記のような手段を用いる代わりに、図４に示すように、多層配線基板１の中央部に補助基板ＳＢを取り付け、その補助基板ＳＢに薄膜シート２を取り付ける構造として、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴを向上させてもよい。多層配線基板１と同様に、補助基板ＳＢ内には複数の配線が形成され、さらにこれら配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されている。多層配線基板１に設けられた受け部と補助基板ＳＢに設けられた受け部とは、たとえばそれぞれ対応するもの同士がはんだによって電気的に接続されている。はんだを用いる代わりに、異方性導電ゴムを介して多層配線基板１と補助基板ＳＢとを圧着する手段、もしくは多層配線基板１および補助基板ＳＢのそれぞれの表面に上記受け部と電気的に接続するＣｕ（銅）めっき製の突起部を形成し、対応する突起部同士を圧着する手段を用いてもよい。 Instead of using the above means, as shown in FIG. 4, the surface of the multilayer wiring board 1 is structured such that the auxiliary board SB is attached to the center of the multilayer wiring board 1 and the thin film sheet 2 is attached to the auxiliary board SB. The height HT from the thin film sheet 2 to the probe surface may be improved. Similar to the multilayer wiring substrate 1, a plurality of wirings are formed in the auxiliary substrate SB, and a plurality of receiving portions (not shown) that are in electrical contact with the ends of these wirings are formed. Corresponding portions of the receiving portion provided on the multilayer wiring board 1 and the receiving portion provided on the auxiliary substrate SB are electrically connected to each other by solder, for example. Instead of using solder, means for pressure-bonding the multilayer wiring board 1 and the auxiliary board SB via an anisotropic conductive rubber, or electrically connecting the receiving portion to the respective surfaces of the multilayer wiring board 1 and the auxiliary board SB A means for forming a protrusion made of Cu (copper) plating and crimping the corresponding protrusions may be used.
本実施の形態において、上記プローブカードを用いてプローブ検査（電気的検査）を行う対象としては、ＬＣＤ（Liquid Crystal Display）ドライバが形成されたチップを例示することができる。図５は、それら複数のチップ（チップ領域）１０が区画されたウエハＷＨの平面図である。なお、本実施の形態のプローブカードを用いたプローブ検査は、これら複数のチップ１０が区画されたウエハＷＨに対して行うものである。また、図６は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、たとえば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路が形成されている。また、チップ１０の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッド（テストパッド（第１電極））１１、１２が配置されており、図５中におけるチップ１０の上側の長辺および両短辺に沿って配列されたパッド１１は出力端子となり、チップ１０の下側の長辺に沿って配列されたパッド１２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド１１の間隔をできる限り広げるために、パッド１１はチップ１０の上側の長辺および両短辺に沿って２列で配列され、チップ１０の上側の長辺および両短辺に沿って互いの列のパッド１１が互い違いに配列されている。本実施の形態において、隣り合うパッド１１が配置されているピッチＬＰは、たとえば約６８μｍである。また、本実施の形態において、パッド１１は平面矩形であり、チップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡは約６３μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢは約３４μｍである。また、隣り合うパッド１１が配置されているピッチＬＰが約６８μｍであり、パッド１１の短辺の長さＬＢが約３４μｍであることから、隣り合うパッド１１の間隔は約３４μｍとなる。 In the present embodiment, a chip on which an LCD (Liquid Crystal Display) driver is formed can be exemplified as an object to be subjected to probe inspection (electrical inspection) using the probe card. FIG. 5 is a plan view of the wafer WH in which the plurality of chips (chip regions) 10 are partitioned. Note that the probe inspection using the probe card of the present embodiment is performed on the wafer WH in which the plurality of chips 10 are partitioned. FIG. 6 shows a plan view of the chip 10 and an enlarged view of a part thereof. The chip 10 is made of, for example, a single crystal silicon substrate, and an LCD driver circuit is formed on the main surface thereof. In addition, a large number of pads (test pads (first electrodes)) 11 and 12 that are electrically connected to the LCD driver circuit are arranged on the periphery of the main surface of the chip 10. Pads 11 arranged along the upper long side and both short sides serve as output terminals, and pads 12 arranged along the lower long side of chip 10 serve as input terminals. Since the number of output terminals of the LCD driver is larger than the number of input terminals, the pads 11 are arranged in two rows along the upper long side and both short sides of the chip 10 in order to widen the interval between adjacent pads 11 as much as possible. The pads 11 in the respective rows are alternately arranged along the upper long side and both short sides of the chip 10. In the present embodiment, the pitch LP at which the adjacent pads 11 are arranged is about 68 μm, for example. Further, in the present embodiment, the pad 11 is a planar rectangle, the length LA of the long side extending in the direction intersecting (orthogonal) with the outer periphery of the chip 10 is about 63 μm, and along the outer periphery of the chip 10. The length LB of the short side extending is about 34 μm. Further, since the pitch LP where the adjacent pads 11 are arranged is about 68 μm and the length LB of the short side of the pads 11 is about 34 μm, the interval between the adjacent pads 11 is about 34 μm.
パッド１１、１２は、たとえばＡｕ（金）から形成されたバンプ電極（突起電極）であり、チップ１０の入出力端子（ボンディングパッド）上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図７は、パッド１１の斜視図である。パッド１１の高さＬＣは約１５μｍであり、パッド１２も同程度の高さを有する。 The pads 11 and 12 are bump electrodes (projection electrodes) formed of, for example, Au (gold), and a method such as electrolytic plating, electroless plating, vapor deposition, or sputtering on the input / output terminals (bonding pads) of the chip 10. It is formed by. FIG. 7 is a perspective view of the pad 11. The height LC of the pad 11 is about 15 μm, and the pad 12 has the same height.
また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってＬＣＤドライバ回路（半導体集積回路）や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１、１２を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッド１１、１２とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。 Further, the chip 10 forms an LCD driver circuit (semiconductor integrated circuit) and input / output terminals (bonding pads) using a semiconductor manufacturing technique in a large number of chip regions partitioned on the main surface of the wafer, and then inputs / output terminals. After the pads 11 and 12 are formed by the above method, the wafer can be diced to divide the chip region into pieces. In the present embodiment, the probe inspection is performed on each chip region before dicing the wafer. In the following description of the probe inspection (the step in which the pads 11 and 12 and the probe 7 are in contact), unless otherwise specified, the chip 10 indicates each chip area before dicing the wafer.
図８は、上記チップ１０の液晶パネルへの接続方法を示す要部断面図である。図８に示すように、液晶パネルは、たとえば主面に画素電極１４、１５が形成されたガラス基板１６、液晶層１７、および液晶層１７を介してガラス基板１６と対向するように配置されたガラス基板１８などから形成されている。本実施の形態においては、このような液晶パネルのガラス基板１６の画素電極１４、１５に、それぞれパッド１１、１２が接続するようにチップ１０をフェイスダウンボンディングすることによって、チップ１０を液晶パネルへ接続することを例示できる。 FIG. 8 is a cross-sectional view of a principal part showing a method for connecting the chip 10 to the liquid crystal panel. As shown in FIG. 8, the liquid crystal panel is disposed so as to face the glass substrate 16 through the glass substrate 16, the liquid crystal layer 17, and the liquid crystal layer 17 having the pixel electrodes 14 and 15 formed on the main surface, for example. It is formed from a glass substrate 18 or the like. In the present embodiment, the chip 10 is face-down bonded to the pixel electrodes 14 and 15 of the glass substrate 16 of such a liquid crystal panel so that the pads 11 and 12 are connected to the pixel electrode 14 and 15, respectively. The connection can be exemplified.
図９は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図１０は図９中のＢ−Ｂ線に沿った要部断面図であり、図１１は図９中のＣ−Ｃ線に沿った要部断面図である。 FIG. 9 is an enlarged plan view of a main part showing a part of the area on the lower surface of the thin film sheet 2 where the probe 7 is formed, and FIG. 10 is a cross-sectional view of the main part along the line BB in FIG. FIG. 11 is a cross-sectional view of an essential part taken along line CC in FIG.
上記プローブ７は、薄膜シート２中にて平面六角形状にパターニングされた金属膜（第１金属膜）２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップ１０に形成されたパッド１１、１２の位置に合わせて配置されており、図９ではパッド１１に対応するプローブ７の配置について示している。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周に近い配列（以降、第１列と記す）のパッド１１に対応し、プローブ７Ｂは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周から遠い配列（以降、第２列と記す）のパッド１１に対応している。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図９が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッド１１が配置されているピッチＬＰの半分の約３４μｍとなる。また、本実施の形態において、距離ＬＹは、約９３μｍとなる。 The probe 7 is a part of a metal film (first metal film) 21A, 21B patterned into a plane hexagonal shape in the thin film sheet 2, and 4 on the lower surface of the thin film sheet 2 of the metal films 21A, 21B. It is a portion that protrudes into a pyramid shape or a quadrangular pyramid shape. The probes 7 are arranged on the main surface of the thin film sheet 2 in accordance with the positions of the pads 11 and 12 formed on the chip 10, and FIG. 9 shows the arrangement of the probes 7 corresponding to the pads 11. Among these probes 7, the probe 7 </ b> A corresponds to the pad 11 in an array (hereinafter referred to as the first row) that is relatively close to the outer periphery of the chip 10 among the pads 11 arranged in two rows, and the probe 7 </ b> B is Of the pads 11 arranged in two rows, the pads 11 correspond to the pads 11 that are relatively far from the outer periphery of the chip 10 (hereinafter referred to as the second row). Further, the distance between the probe 7A and the probe 7B present at the closest position is defined by the distance LX in the left-right direction and the distance LY in the up-down direction on the paper surface illustrated in FIG. This is about 34 μm, which is half of the pitch LP where the matching pads 11 are arranged. In the present embodiment, the distance LY is about 93 μm.
金属膜２１Ａ、２１Ｂは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜２２が成膜され、ポリイミド膜２２上には各金属膜２１Ａ、２１Ｂと電気的に接続する配線（第２配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜２５が成膜されている。 The metal films 21A and 21B are formed, for example, by sequentially laminating a rhodium film and a nickel film from the lower layer. A polyimide film 22 is formed on the metal films 21A and 21B, and wirings (second wirings) 23 that are electrically connected to the metal films 21A and 21B are formed on the polyimide film 22. The wiring 23 is in contact with the metal films 21 </ b> A and 21 </ b> B at the bottom of the through hole 24 formed in the polyimide film 22. A polyimide film 25 is formed on the polyimide film 22 and the wiring 23.
上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとなり、ポリイミド膜２２には金属膜２１Ａ、２１Ｂに達するスルーホール２４が形成される。そのため、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンと、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまい、プローブ７Ａ、７Ｂからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、本実施の形態では、図９に示すように、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとしている。それにより、平面でプローブ７Ａおよびスルーホール２４が配置された金属膜２１Ａの幅広の領域と、平面でプローブ７Ｂおよびスルーホール２４が配置された金属膜２１Ｂの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜２１Ａおよび金属膜２１Ｂの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまう不具合を防ぐことができる。また、狭ピッチでパッド１１（図６参照）が配置されても、それに対応した位置にプローブ７Ａ、７Ｂを配置することが可能となる。 As described above, some of the metal films 21A and 21B become the probes 7A and 7B formed in a quadrangular pyramid shape or a quadrangular pyramid trapezoidal shape, and a through hole 24 reaching the metal films 21A and 21B is formed in the polyimide film 22. The Therefore, if the planar pattern of the metal film 21A and the through hole 24 in which the probe 7A is formed and the planar pattern of the metal film 21B and the through hole 24 in which the probe 7B is formed are arranged in the same direction, they are adjacent to each other. There is a concern that the metal film 21A and the metal film 21B come into contact with each other, so that independent input / output cannot be obtained from the probes 7A and 7B. Therefore, in the present embodiment, as shown in FIG. 9, the planar pattern of the metal film 21B and the through hole 24 in which the probe 7B is formed is the same as the planar pattern of the metal film 21A and the through hole 24 in which the probe 7A is formed. The pattern is rotated by 180 °. Thereby, a wide area of the metal film 21A in which the probe 7A and the through hole 24 are arranged in a plane and a wide area of the metal film 21B in which the probe 7B and the through hole 24 are arranged in a plane are left and right in the drawing. Are not arranged on the straight line, and the planarly tapered regions of the metal film 21A and the metal film 21B are arranged on the straight line in the left-right direction on the paper surface. As a result, it is possible to prevent a problem that the adjacent metal film 21A and the metal film 21B come into contact with each other. Even if the pads 11 (see FIG. 6) are arranged at a narrow pitch, the probes 7A and 7B can be arranged at positions corresponding to the pads 11 (see FIG. 6).
本実施の形態では、図６を用いてパッド１１が２列で配列されている場合について説明したが、図１２に示すように、１列で配列されているチップも存在する。そのようなチップに対しては、図１３に示すように、上記金属膜２１Ａの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート２を用いることで対応することができる。また、このようにパッド１１が１列で配列され、たとえばチップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡが約１４０μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢが約１９μｍであり、隣り合うパッド１１が配置されているピッチＬＰが約３４μｍであり、隣り合うパッド１１の間隔が約１５μｍである場合には、図６に示したパッド１１に比べて長辺が約２倍以上となり、短辺方向でのパッド１１の中心位置を図６に示したパッド１１の中心位置と揃えることができるので、図９〜図１１を用いて説明した薄膜シート２を用いることが可能となり、図１４に示す位置ＰＯＳ１、ＰＯＳ２でプローブ７Ａ、７Ｂのそれぞれがパッド１１に接触することになる。 In the present embodiment, the case where the pads 11 are arranged in two rows has been described with reference to FIG. 6, but there are also chips arranged in one row as shown in FIG. Such a chip can be dealt with by using a thin film sheet 2 in which the wide region of the metal film 21A is arranged on a straight line in the horizontal direction of the paper as shown in FIG. Further, the pads 11 are arranged in a row in this way, and the length LA of the long side extending in the direction intersecting (orthogonal to) the outer periphery of the chip 10 is about 140 μm, and extends along the outer periphery of the chip 10. FIG. 6 shows the case where the short side length LB is about 19 μm, the pitch LP where the adjacent pads 11 are arranged is about 34 μm, and the interval between the adjacent pads 11 is about 15 μm. Since the long side is about twice or more compared to the pad 11 and the center position of the pad 11 in the short side direction can be aligned with the center position of the pad 11 shown in FIG. 6, FIG. 9 to FIG. 11 are used. The thin film sheet 2 described above can be used, and the probes 7A and 7B come into contact with the pad 11 at the positions POS1 and POS2 shown in FIG.
また、パッド１１の数がさらに多い場合には、３列以上で配列されている場合もある。図１５は３列で配列されたパッド１１に対応した薄膜シート２の要部平面図であり、図１６は４列で配列されたパッド１１に対応した薄膜シート２の要部平面図である。チップ１０のサイズが同じであれば、パッド１１の配列数が増えるに従って、図９を用いて説明した距離ＬＸがさらに狭くなるので、上記金属膜２１Ａ、２１Ｂを含む金属膜が接触してしまうことがさらに懸念される。そこで、図１５および図１６に示すように、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを、たとえば図９に示した金属膜２１Ａの平面パターンを４５°回転させたものとすることで、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図９に示した金属膜２１Ａの平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄの互いの接触を防ぐことができるのであれば他の回転角でもよい。なお、金属膜２１Ｃには、プローブ７Ｂが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｃが形成され、金属膜２１Ｄには、プローブ７Ｃが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｄが形成されている。 In addition, when the number of pads 11 is larger, the pads 11 may be arranged in three or more rows. FIG. 15 is a main part plan view of the thin film sheet 2 corresponding to the pads 11 arranged in three rows, and FIG. 16 is a main part plan view of the thin film sheet 2 corresponding to the pads 11 arranged in four rows. If the size of the chip 10 is the same, the distance LX described with reference to FIG. 9 becomes further narrower as the number of pads 11 arranged increases, so that the metal film including the metal films 21A and 21B comes into contact. There is further concern. Therefore, as shown in FIGS. 15 and 16, the metal films 21A, 21B, 21C, and 21D are obtained by rotating the planar pattern of the metal film 21A shown in FIG. 9 by 45 °, for example. , 21B, 21C, 21D can be prevented from contacting each other. Further, here, an example in which the planar pattern of the metal film 21A shown in FIG. 9 is rotated by 45 ° has been described, but the embodiment is not limited to 45 °, and the metal films 21A, 21B, 21C, and 21D are in contact with each other. Other rotation angles may be used as long as they can be prevented. The metal film 21C is provided with a probe 7C corresponding to the pad 11 disposed inside the chip 10 further than the pad 11 to which the probe 7B corresponds, and the metal film 21D has a pad 11 to which the probe 7C corresponds. Further, a probe 7D corresponding to the pad 11 arranged inside the chip 10 is formed.
ここで、図１７は図１６中のＤ−Ｄ線に沿った要部断面図であり、図１８は図１６中のＥ−Ｅ線に沿った要部断面図である。図１６に示したように、４列のパッド１１に対応するプローブ７Ａ〜７Ｄを有する金属膜２１Ａ〜２１Ｄを配置した場合には、金属膜２１Ａ〜２１Ｄのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、上記距離ＬＸが狭くなることによって、金属膜２１Ａ〜２１Ｄのそれぞれ同士が接触する虞が生じるのと共に、金属膜２１Ａ〜２１Ｄに電気的に接続する配線同士も接触する虞が生じるからである。そこで、本実施の形態においては、図１７および図１８に示すように、それら配線を２層の配線層（配線２３、２６）から形成することを例示することができる。なお、配線（第２配線）２６およびポリイミド膜２５上には、ポリイミド膜２７が形成されている。相対的に下層の配線２３はポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｃと接触し、相対的に上層の配線２６はポリイミド膜２２、２５に形成されたスルーホール２８の底部で金属膜２１Ｂ、２１Ｄと接触している。それにより、同一の配線層においては、隣り合う配線２３または配線２６の間隔を大きく確保することが可能となるので、隣り合う配線２３または配線２６が接触してしまう不具合を防ぐことができる。また、パッド１１が５列以上となり、それに対応するプローブ数が増加して上記距離ＬＸが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。 Here, FIG. 17 is a fragmentary cross-sectional view along the line DD in FIG. 16, and FIG. 18 is a fragmentary cross-sectional view along the line EE in FIG. As shown in FIG. 16, when the metal films 21A to 21D having the probes 7A to 7D corresponding to the four rows of pads 11 are arranged, wirings electrically connected to the metal films 21A to 21D from the upper layer, respectively. It is difficult to form all of the above with the same wiring layer. This is because when the distance LX is reduced, the metal films 21A to 21D may be brought into contact with each other, and wirings electrically connected to the metal films 21A to 21D may be brought into contact with each other. is there. Therefore, in the present embodiment, as shown in FIGS. 17 and 18, it can be exemplified that these wirings are formed from two wiring layers (wirings 23 and 26). A polyimide film 27 is formed on the wiring (second wiring) 26 and the polyimide film 25. The relatively lower wiring 23 is in contact with the metal films 21A and 21C at the bottom of the through hole 24 formed in the polyimide film 22, and the relatively upper wiring 26 is a through hole 28 formed in the polyimide films 22 and 25. In contact with the metal films 21B and 21D. As a result, in the same wiring layer, it is possible to ensure a large interval between the adjacent wirings 23 or 26, thereby preventing a problem that the adjacent wirings 23 or 26 are in contact with each other. In addition, when the pads 11 have five or more rows and the number of probes corresponding to the pads 11 increases and the distance LX becomes narrow, the wiring interval may be widened by forming wiring layers in multiple layers.
次に、上記の本実施の形態の薄膜シート２の構造について、その製造工程と併せて図１９〜図２４を用いて説明する。図１９〜図２４は、図９〜図１１を用いて説明した２列のパッド１１（図６参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図である。なお、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ７（プローブ７Ａ〜７Ｄ）と同様のプローブの構造および製造工程については、特願２００３−７５４２９号、特願２００３−３７１５１５号、特願２００３−３７２３２３号、特願２００４−１１５０４８号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、特願２００５−１０９３５０号、特願２００５−１６８１１２号、日本特願２００５−１８１０８５号、日本特許出願第２００５−１９４５６１号、日本特許出願第２００５−２９１８８６号、日本特許出願第２００５−３２７１８３号、日本特許出願第２００６−２９４６８号、および日本特許出願第２００６−１３６５９６号にも記載がある。 Next, the structure of the thin film sheet 2 of the present embodiment will be described with reference to FIGS. FIGS. 19 to 24 are cross-sectional views of the main part in the manufacturing process of the thin film sheet 2 having the probes 7A and 7B corresponding to the two rows of pads 11 (see FIG. 6) described with reference to FIGS. . The structure of the thin film sheet, the manufacturing process of the thin film sheet, and the structure and manufacturing process of the probe similar to the probe 7 (probes 7A to 7D) are described in Japanese Patent Application Nos. 2003-75429 and 2003-371515. Japanese Patent Application No. 2003-372323, Japanese Patent Application No. 2004-115048, PCT Application No. PCT / JP2004 / 17160, PCT Application No. PCT / JP2005 / 4344, Japanese Patent Application No. 2005-109350, Japanese Patent Application No. 2005-168112, Japanese Patent Application No. 2005-168112 2005-181085, Japanese Patent Application No. 2005-194561, Japanese Patent Application No. 2005-291886, Japanese Patent Application No. 2005-327183, Japanese Patent Application No. 2006-294468, and Japanese Patent Application No. 2006-136596. There is also a description.
まず、図１９に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台形型の穴３３を形成する。 First, as shown in FIG. 19, a wafer 31 made of silicon having a thickness of about 0.2 mm to 0.6 mm is prepared, and a silicon oxide film 32 having a thickness of about 0.5 μm is formed on both surfaces of the wafer 31 by a thermal oxidation method. Form. Subsequently, the silicon oxide film 32 on the main surface side of the wafer 31 is etched using the photoresist film as a mask, and an opening reaching the wafer 31 is formed in the silicon oxide film 32 on the main surface side of the wafer 31. Next, using the remaining silicon oxide film 32 as a mask, the wafer 31 is anisotropically etched using a strong alkaline aqueous solution (for example, potassium hydroxide aqueous solution), so that the main surface of the wafer 31 is surrounded by the (111) plane. A quadrangular pyramid type or quadrangular pyramid shaped hole 33 is formed.
次に、図２０に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図９〜図１１参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。 Next, as shown in FIG. 20, the silicon oxide film 32 used as a mask when forming the hole 33 is removed by wet etching using a mixed solution of hydrofluoric acid and ammonium fluoride. Subsequently, a silicon oxide film 34 having a thickness of about 0.5 μm is formed on the entire surface of the wafer 31 including the inside of the hole 33 by performing a thermal oxidation process on the wafer 31. Next, a conductive film 35 is formed on the main surface of the wafer 31 including the inside of the hole 33. The conductive film 35 can be formed, for example, by sequentially depositing a chromium film having a thickness of about 0.1 μm and a copper film having a thickness of about 1 μm by a sputtering method or a vapor deposition method. Next, a photoresist film is formed on the conductive film 35, and the photoresist film in a region where the metal films 21A and 21B (see FIGS. 9 to 11) are formed in a later process by a photolithography technique is removed. An opening is formed.
次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３７および導電性膜３８を順次堆積する。本実施の形態においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。 Next, a conductive film 37 and a conductive film 38 having high hardness are sequentially deposited on the conductive film 35 appearing at the bottom of the opening of the photoresist film by an electrolytic plating method using the conductive film 35 as an electrode. . In the present embodiment, the conductive film 37 may be a rhodium film, and the conductive film 38 may be a nickel film. Through the steps so far, the above-described metal films 21A and 21B can be formed from the conductive films 37 and 38. Further, the conductive films 37 and 38 in the hole 33 become the above-described probes 7A and 7B. The conductive film 35 is removed in a later step, which will be described later.
金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッド１１に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッド１１に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッド１１の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッド１１を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。 In the metal films 21 </ b> A and 21 </ b> B, when the above-described probes 7 </ b> A and 7 </ b> B are formed in a later process, the conductive film 37 formed from the rhodium film becomes the surface, and the conductive film 37 is in direct contact with the pad 11. become. For this reason, it is preferable to select a material having high hardness and excellent wear resistance as the conductive film 37. Further, since the conductive film 37 is in direct contact with the pad 11, if the chips 11 scraped by the probes 7 </ b> A and 7 </ b> B adhere to the conductive film 37, a cleaning process is required to remove the chips, and the probe inspection process. There is a concern that it will extend. Therefore, as the conductive film 37, it is preferable to select a material to which the material forming the pad 11 is difficult to adhere. Therefore, in the present embodiment, a rhodium film that satisfies these conditions is selected as the conductive film 37. Thereby, the cleaning process can be omitted.
次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図２１に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜２２（図１０および図１１も参照）を成膜する。続いて、そのポリイミド膜２２に金属膜２１Ａ、２１Ｂに達する前述のスルーホール２４を形成する。このスルーホール２４は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。 Next, after removing the photoresist film used to form the metal films 21A and 21B (conductive films 37 and 38), the metal films 21A and 21B and the conductive film 35 are covered as shown in FIG. Thus, a polyimide film 22 (see also FIGS. 10 and 11) is formed. Subsequently, the aforementioned through hole 24 reaching the metal films 21 </ b> A and 21 </ b> B is formed in the polyimide film 22. The through hole 24 can be formed by drilling using a laser or dry etching using an aluminum film as a mask.
次に、図２２に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜４３を成膜する。本実施の形態においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。 Next, as shown in FIG. 22, a conductive film 42 is formed on the polyimide film 22 including the inside of the through hole 24. The conductive film 42 can be formed, for example, by sequentially depositing a chromium film having a thickness of about 0.1 μm and a copper film having a thickness of about 1 μm by a sputtering method or a vapor deposition method. Subsequently, after a photoresist film is formed on the conductive film 42, the photoresist film is patterned by a photolithography technique, and an opening reaching the conductive film 42 is formed in the photoresist film. Next, a conductive film 43 is formed on the conductive film 42 in the opening by plating. In the present embodiment, the conductive film 43 can be exemplified by a copper film or a laminated film in which a copper film and a nickel film are sequentially deposited from the lower layer.
次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。 Next, after removing the photoresist film, the conductive film 42 is etched using the conductive film 43 as a mask, thereby forming the wiring 23 composed of the conductive films 42 and 43. The wiring 23 can be electrically connected to the metal films 21 </ b> A and 21 </ b> B at the bottom of the through hole 24.
上記配線２３を形成した後、図２３に示すように、ウエハ３１の主面に前述のポリイミド膜２５を成膜する。続いて、図２４に示すように、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去し、本実施の形態の薄膜シート２を製造する。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図２０参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッド１１の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。 After the wiring 23 is formed, the polyimide film 25 is formed on the main surface of the wafer 31 as shown in FIG. Subsequently, as shown in FIG. 24, the silicon oxide film 34 on the back surface of the wafer 31 is removed by etching using, for example, a mixed solution of hydrofluoric acid and ammonium fluoride. Subsequently, the wafer 31 which is a mold material for forming the thin film sheet 2 is removed by etching using a strong alkaline aqueous solution (for example, potassium hydroxide aqueous solution). Next, the silicon oxide film 34 and the conductive film 35 are sequentially removed by etching to manufacture the thin film sheet 2 of the present embodiment. At this time, the silicon oxide film 34 is etched using a mixed solution of hydrofluoric acid and ammonium fluoride, and the chromium film contained in the conductive film 35 is etched using a potassium permanganate aqueous solution and contained in the conductive film 35. The copper film to be etched is etched using an alkaline copper etchant. Through the steps so far, the rhodium film, which is the conductive film 37 (see FIG. 20) forming the probes 7A and 7B, appears on the surfaces of the probes 7A and 7B. As described above, in the probes 7A and 7B having the rhodium film formed on the surface, Au or the like, which is the material of the pad 11 that the probes 7A and 7B are in contact with, is less likely to adhere, has a higher hardness than Ni, and is not easily oxidized. Contact resistance can be stabilized.
必要に応じて、上記スルーホール２４、配線２３およびポリイミド膜２５を形成する工程を繰り返すことによって、さらに配線を多層に形成してもよい。 If necessary, wiring may be formed in multiple layers by repeating the process of forming the through hole 24, the wiring 23 and the polyimide film 25.
次に、上記の本実施の形態の薄膜シート２をプローブカードに取り付ける工程について説明する。 Next, the process of attaching the thin film sheet 2 of the present embodiment to the probe card will be described.
まず、図２５に示すように、図３を用いて前述した押圧具９を用意する。次いで、押圧具９の主面を上に向け、押圧具９の主面上に厚さ５０μｍ程度のシート状のエラストマ４５を配置する。このエラストマ４５は、多数のプローブ７Ａ、７Ｂの先端がパッド１１に接触する際の衝撃を緩和しつつ、個々のプローブ７Ａ、７Ｂの先端の高さのばらつきを局部的な変形によって吸収し、パッド１１の高さのばらつきに倣った均一な食い込みによってプローブ７Ａ、７Ｂとパッド１１との接触を実現するものである。 First, as shown in FIG. 25, the pressing tool 9 described above with reference to FIG. 3 is prepared. Next, the main surface of the pressing tool 9 is directed upward, and a sheet-like elastomer 45 having a thickness of about 50 μm is disposed on the main surface of the pressing tool 9. The elastomer 45 absorbs variations in the heights of the tips of the individual probes 7A and 7B by local deformation while reducing the impact when the tips of the multiple probes 7A and 7B come into contact with the pad 11. The contact between the probe 7A and 7B and the pad 11 is realized by uniform biting in accordance with the height variation of 11.
続いて、そのエラストマ４５上に厚さ１２．５μｍ程度のポリイミドシート４６を配置する。この時、ポリイミドシート４６下のエラストマ４５は、静電吸着力によって押圧具９の主面に吸着され、ポリイミドシート４６についても静電吸着力によってエラストマ４５に吸着される。そのため、押圧具９を逆さにした程度であれば、エラストマ４５およびポリイミドシート４６は押圧具９から脱落することはない。 Subsequently, a polyimide sheet 46 having a thickness of about 12.5 μm is disposed on the elastomer 45. At this time, the elastomer 45 under the polyimide sheet 46 is attracted to the main surface of the pressing tool 9 by electrostatic attracting force, and the polyimide sheet 46 is also attracted to the elastomer 45 by electrostatic attracting force. Therefore, the elastomer 45 and the polyimide sheet 46 do not fall off the pressing tool 9 as long as the pressing tool 9 is inverted.
次いで、図２６に示すように、押圧具９にエラストマ４５およびポリイミドシート４６を静電吸着させた状態で、押圧具９の主面を薄膜シート２の裏面（プローブ７が形成されている主面とは反対側の面）に配置する。この時、押圧具９が接着される領域は、主面側でプローブ７が形成されている領域である。 Next, as shown in FIG. 26, in a state where the elastomer 45 and the polyimide sheet 46 are electrostatically attracted to the pressing tool 9, the main surface of the pressing tool 9 is the back surface of the thin film sheet 2 (the main surface on which the probe 7 is formed). On the opposite side). At this time, the region where the pressing tool 9 is bonded is a region where the probe 7 is formed on the main surface side.
その後、上記のように押圧具９が接着された薄膜シート２を本実施の形態のプローブカードに取り付け、調整を行う。ここで行う調整は、押圧具９からの押圧力による薄膜シート２の多層配線基板１の表面からの押し出し量（多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴ（図１参照）に相当）の調整、および各プローブ７の先端の位置合わせ（高さおよび対応するパッド１１、１２との平面での位置合わせ）である。 Thereafter, the thin film sheet 2 to which the pressing tool 9 is bonded as described above is attached to the probe card of the present embodiment, and adjustment is performed. The adjustment performed here is the amount of extrusion of the thin film sheet 2 from the surface of the multilayer wiring board 1 by the pressing force from the pressing tool 9 (the height HT from the surface of the multilayer wiring board 1 to the probe surface of the thin film sheet 2 (FIG. 1 Adjustment) and alignment of the tip of each probe 7 (alignment in the plane with the height and corresponding pads 11 and 12).
次に、プローブ検査工程時における各プローブ７の先端と、対応するパッド１１、１２との位置合わせ方法について説明する。 Next, a method for aligning the tip of each probe 7 and the corresponding pads 11 and 12 during the probe inspection process will be described.
図２７に示すように、プローブ検査は、プローバ内のウエハステージＷＳのウエハ搭載面に載置されたウエハＷＨに対して行うものである。ウエハステージＷＳの近傍には、撮像器（針先認識手段）５１が備えられ、この撮像器５１を用いて取得したプローブ７の映像を基にしてウエハステージＷＳの位置を調整し、プローブ７を接触させるチップ１０（パッド１１、１２）とプローブ７との位置合わせを行う。この時、撮像器５１によって取得した映像のコントラストを基にプローブ７の先端を識別する。 As shown in FIG. 27, the probe inspection is performed on the wafer WH placed on the wafer mounting surface of the wafer stage WS in the prober. An imager (needle tip recognition means) 51 is provided in the vicinity of the wafer stage WS. The position of the wafer stage WS is adjusted based on the image of the probe 7 acquired using the imager 51, and the probe 7 is The tip 10 (pads 11 and 12) to be brought into contact with the probe 7 is aligned. At this time, the tip of the probe 7 is identified based on the contrast of the image acquired by the imaging device 51.
ところで、図２８に示すようなカンチレバー状のプローブ５３を備えたプローブカードを用いた場合には、プローブ５３の先端部５３Ａの径が１５μｍ〜３０μｍ程度であり、ソフトウエア制御によりこの径の寸法に合わせた解像度で撮像器５１によって取得した映像を解析していき、先端部５３Ａ（ほぼ白色）を認識した位置（座標）を取得する。また映像中で、先端部５３Ａ以外のプローブ５３はほぼ黒色となり、プローブ５３以外の領域は空間であるためほぼ無色となる。なお、図２９は、図２８におけるＦで示す方向（下方）からプローブ５３を見た際のプローブ５３の要部平面図である。しかしながら、プローブ７の先端部６１Ａ（図３０および図３１参照）の径は、３μｍ〜５μｍ程度とプローブ５３の先端部５３Ａの径に比べて小さい。なお、図３０および図３１は、それぞれプローブ７（７Ａ、７Ｂ）を示す要部断面図および要部平面図である。そのため、カンチレバー状のプローブ５３の場合と同様のプローブ先端認識方法をプローブ７に適用すると、映像解析の解像度が粗くなって先端部６１Ａを認識できなくなってしまうばかりでなく、プローブ７以外の金属膜２１Ａ、２１Ｂであるベース部６１Ｂと先端部６１Ａとがほぼ同様の色（ほぼ白色）であることから、ベース部６１Ｂをプローブ７の先端部６１Ａと誤認識してしまう虞がある。ベース部６１Ｂをプローブ７の先端部６１Ａと誤認識してしまった場合には、ベース部６１Ｂがパッド１１、１２と位置合わせされてしまうことから、プローブ７とパッド１１、１２との位置がずれた状態でプローブ検査が実行されてしまうことになる。そのような場合には、プローブ７以外の部分で薄膜シート２がチップ１０（パッド１１、１２）と接触して薄膜シート２が破損し、プローバの稼動を停止させてしまい、半導体集積回路装置の量産性を低下させてしまう不具合が生じる。 By the way, when a probe card having a cantilever-like probe 53 as shown in FIG. 28 is used, the diameter of the distal end portion 53A of the probe 53 is about 15 to 30 μm, and this diameter is adjusted by software control. The image acquired by the image pickup device 51 is analyzed with the combined resolution, and the position (coordinates) where the tip 53A (substantially white) is recognized is acquired. Further, in the image, the probe 53 other than the tip 53A is substantially black, and the region other than the probe 53 is a space because it is a space. 29 is a plan view of the main part of the probe 53 when the probe 53 is viewed from the direction indicated by F in FIG. 28 (downward). However, the diameter of the distal end portion 61A of the probe 7 (see FIGS. 30 and 31) is about 3 μm to 5 μm, which is smaller than the diameter of the distal end portion 53A of the probe 53. 30 and FIG. 31 are a sectional view and a plan view of relevant parts showing the probe 7 (7A, 7B), respectively. Therefore, when the same probe tip recognition method as that of the cantilever-like probe 53 is applied to the probe 7, not only the resolution of the image analysis becomes coarse and the tip portion 61A cannot be recognized, but also a metal film other than the probe 7 Since the base portion 61B and the tip portion 61A, which are 21A and 21B, have substantially the same color (substantially white), the base portion 61B may be erroneously recognized as the tip portion 61A of the probe 7. If the base portion 61B is mistakenly recognized as the tip portion 61A of the probe 7, the base portion 61B is aligned with the pads 11 and 12, so that the positions of the probe 7 and the pads 11 and 12 are shifted. In this state, the probe inspection is executed. In such a case, the thin film sheet 2 comes into contact with the chip 10 (pads 11 and 12) at a portion other than the probe 7 and the thin film sheet 2 is damaged, and the operation of the prober is stopped. There arises a problem that reduces the mass productivity.
そこで、本実施の形態では、撮像器５１によって取得した映像を解析する解像度をプローブ７の先端部６１Ａの大きさに合わせて細かくした上で、図３２に示すようなフローチャートに従ったソフトウエア制御によって映像の解析を行う。すなわち、ポリイミド膜２２の色（ほぼ黄色もしくは茶色）、ベース部６１Ｂの色（ほぼ白色）、ポリイミド膜２２から四角錐台形型で突出したプローブ７の側面６１Ｃの色（ほぼ黒色）およびプローブ７の先端部６１Ａの色（ほぼ白色）を識別するものである。 Therefore, in the present embodiment, the resolution for analyzing the video acquired by the image pickup device 51 is made fine according to the size of the distal end portion 61A of the probe 7, and software control according to the flowchart shown in FIG. Analyzing the video by That is, the color of the polyimide film 22 (substantially yellow or brown), the color of the base portion 61B (substantially white), the color of the side surface 61C of the probe 7 protruding from the polyimide film 22 in a quadrangular pyramid shape (substantially black), and the probe 7 This identifies the color (substantially white) of the tip 61A.
まず、ベース部６１Ｂ（ほぼ白色）を認識する（ステップＳ１）。これは、平面でポリイミド膜２２からベース部６１Ｂに変わったところで色も変わることから認識できる。また、平面では、プローブ７の先端部６１Ａは四角錐台形型のプローブ７の側面６１Ｃ（ほぼ黒色）に取り囲まれ、プローブ７の側面６１Ｃはベース部６１Ｂに取り囲まれていることから、ベース部６１Ｂをプローブ７の先端部６１Ａと誤認識してしまうことを防ぐことが可能となる。 First, the base part 61B (substantially white) is recognized (step S1). This can be recognized from the fact that the color changes when the plane changes from the polyimide film 22 to the base portion 61B. On the plane, the tip portion 61A of the probe 7 is surrounded by the side surface 61C (substantially black) of the quadrangular pyramid shaped probe 7, and the side surface 61C of the probe 7 is surrounded by the base portion 61B. Can be prevented from being erroneously recognized as the distal end portion 61A of the probe 7.
次に、プローブ７の側面６１Ｃ（ほぼ黒色）を認識する（ステップＳ２）。続いて、プローブ７の先端部６１Ａを認識し、プローブ７の先端部６１Ａの位置（座標）を取得する（ステップＳ３）。このようなステップＳ１〜Ｓ３を経ることにより、プローブ７の先端部６１Ａを正確に認識できるようになり、本発明者らの行った実験によれば、ほぼ１００％の歩留まりでプローブ７の先端部６１Ａを正確に認識することができた。 Next, the side surface 61C (substantially black) of the probe 7 is recognized (step S2). Subsequently, the tip portion 61A of the probe 7 is recognized, and the position (coordinates) of the tip portion 61A of the probe 7 is acquired (step S3). Through such steps S1 to S3, the tip portion 61A of the probe 7 can be accurately recognized, and according to experiments conducted by the present inventors, the tip portion of the probe 7 with a yield of almost 100%. 61A was correctly recognized.
上記ステップＳ１〜Ｓ３を経て取得したプローブ７の先端部６１Ａの位置（座標）を基にウエハステージＷＳの位置を調整してプローブ７を接触させるチップ１０（パッド１１、１２）とプローブ７との位置合わせを行う。 Based on the position (coordinates) of the tip portion 61A of the probe 7 obtained through the above steps S1 to S3, the position of the wafer stage WS is adjusted and the chip 10 (pads 11 and 12) and the probe 7 are brought into contact with each other. Perform alignment.
次に、ウエハＷＨが載置されたウエハステージＷＳの調整方法について説明する。 Next, a method for adjusting the wafer stage WS on which the wafer WH is placed will be described.
ウエハＷＨが載置されたウエハステージＷＳは、ウエハＷＨが載置されるウエハ搭載面がウエハＷＨよりも大きく形成されており、製造誤差等に起因してウエハ搭載面内で高さにばらつきが存在している。また、ウエハステージＷＳに載置されたウエハＷＨの主面（パッド１１、１２が形成された素子形成面）や、プローブ７が配置された薄膜シート２の主面にも製造誤差等に起因する高さのばらつきが存在する。そのため、これら高さのばらつきを解消してプローブ検査を実施しないと、薄膜シート２やウエハＷＨに加わる負荷が局所的に増大し、薄膜シート２やパッド１１、１２下の回路等を破壊してしまう虞がある。特に、ウエハＷＨの主面に回路等を形成する際に、回路動作の高速化を目的として、配線間の層間絶縁膜として比較的誘電率の低い絶縁膜を形成している場合には、層間絶縁膜の機械的強度が低くなる場合があり、プローブ７がパッド１１、１２と接触した際にウエハＷＨに加わる負荷が大きくなると、層間絶縁膜や配線を破壊してしまう不具合が生じる場合がある。 The wafer stage WS on which the wafer WH is mounted has a wafer mounting surface on which the wafer WH is mounted larger than the wafer WH, and the height varies within the wafer mounting surface due to manufacturing errors and the like. Existing. Further, the main surface of the wafer WH placed on the wafer stage WS (the element forming surface on which the pads 11 and 12 are formed) and the main surface of the thin film sheet 2 on which the probe 7 is disposed are also caused by manufacturing errors. There is height variation. Therefore, unless the height variation is eliminated and the probe inspection is not performed, the load applied to the thin film sheet 2 and the wafer WH increases locally, and the thin film sheet 2 and the circuits under the pads 11 and 12 are destroyed. There is a risk of it. In particular, when a circuit or the like is formed on the main surface of the wafer WH, an interlayer insulating film having a relatively low dielectric constant is formed as an interlayer insulating film between wirings for the purpose of speeding up circuit operation. In some cases, the mechanical strength of the insulating film is lowered, and when the load applied to the wafer WH is increased when the probe 7 is in contact with the pads 11 and 12, there may be a problem that the interlayer insulating film and the wiring are destroyed. .
上記のような高さのばらつきを解消する必要が生じるが、たとえばウエハ搭載面の中央の測定点ＭＡ（図３４参照）のみでウエハ搭載面の高さを測定して、プローブ７とパッド１１、１２とを接触させた後のオーバードライブ量を設定した場合には、ウエハ搭載面全域での高さが反映されないことから、ウエハ搭載面内ではプローブ７とパッド１１、１２とに負荷が加わり過ぎる領域が発生してしまう場合がある。なお、実際のオーバードライブ量は、ウエハＷＨが載置されたウエハステージＷＳをプローブカードに向かって上昇させる上昇量を調節することで決定される。 Although it is necessary to eliminate the height variation as described above, for example, the height of the wafer mounting surface is measured only at the center measurement point MA (see FIG. 34) of the wafer mounting surface, and the probe 7 and the pad 11, When the overdrive amount after the contact with 12 is set, the height of the entire wafer mounting surface is not reflected, and therefore the probe 7 and the pads 11 and 12 are overloaded in the wafer mounting surface. An area may occur. Note that the actual overdrive amount is determined by adjusting the amount by which the wafer stage WS on which the wafer WH is placed is raised toward the probe card.
また、測定点ＭＡ以外に、たとえば直行する２本の直径上で、測定点ＭＡからの距離が等しい４つの測定点ＭＢ、ＭＣ、ＭＤ、ＭＥでもウエハ搭載面の高さを測定し、計５点の測定点での高さの平均値を基にプローブ７とパッド１１、１２とを接触させた後のオーバードライブ量を設定する方法がある。しかしながら、この方法を用いた場合には、ウエハ搭載面内でその平均値より高さが低くなっている領域ではオーバードライブ量不足となってプローブ７とパッド１１、１２とが接触不良となり、ウエハ搭載面内でその平均値より高さが高くなっている領域ではオーバードライブ量過多となってプローブ７とパッド１１、１２とに負荷が加わり過ぎてしまうことになる。 In addition to the measurement point MA, for example, the height of the wafer mounting surface is measured at four measurement points MB, MC, MD, and ME having the same distance from the measurement point MA on two orthogonal diameters. There is a method of setting the amount of overdrive after the probe 7 and the pads 11 and 12 are brought into contact with each other based on the average value of the heights at the measurement points. However, when this method is used, in the region where the height is lower than the average value in the wafer mounting surface, the amount of overdrive becomes insufficient and the probe 7 and the pads 11 and 12 are in poor contact, resulting in a wafer failure. In the region where the height is higher than the average value in the mounting surface, the amount of overdrive becomes excessive, and a load is excessively applied to the probe 7 and the pads 11 and 12.
また、ウエハ搭載面を上記直行する２本の直径で４つの象限に分割し、たとえば測定点ＭＡ、ＭＢ、ＭＣを含む半径で挟まれる象限ＱＲ１については、測定点ＭＡ、ＭＢ、ＭＣの高さの平均値を求め、この平均値を基に象限ＱＲ１でのプローブ７とパッド１１、１２とを接触させた後のオーバードライブ量を設定するものであり、他の象限ＱＲ２〜ＱＲ４でも同様にしてオーバードライブ量を設定する方法がある。しかしながら、プローブ検査対象のウエハＷＨの径が約３００ｍｍと大きな場合には、それに伴って各象限も大きくなることから、１つの象限内でも高さのばらつきが大きくなって、オーバードライブ量不足およびオーバードライブ量過多が生じてしまう場合がある。 In addition, for the quadrant QR1, which is divided into four quadrants with the two diameters perpendicular to each other and is sandwiched by a radius including the measurement points MA, MB, MC, for example, the height of the measurement points MA, MB, MC And the amount of overdrive after contacting the probe 7 and the pads 11 and 12 in the quadrant QR1 based on the average value is set. The same applies to the other quadrants QR2 to QR4. There is a way to set the amount of overdrive. However, if the diameter of the wafer WH to be probed is as large as about 300 mm, each quadrant also increases accordingly. Therefore, the variation in height becomes large even within one quadrant, resulting in insufficient overdrive and overdrive. An excessive amount of drive may occur.
そこで、本実施の形態では、図３５に示すように、ウエハ搭載面を４本の直径で等分割して８つの象限（第２領域）ＱＲ１〜ＱＲ８に増やし、各象限において上記４つの象限に分割した場合と同様の方法で高さの平均値を求め、この平均値を基に各象限でのプローブ７とパッド１１、１２とを接触させた後のオーバードライブ量を設定する。また、ウエハ搭載面の中央の測定点（第１測定点）ＭＡ以外の測定点（第２測定点）ＭＢ〜ＭＩは、ウエハ搭載面の半径ｒを４等分したうちの中心（測定点ＭＡ）から３／４の位置に配置する。３／４の位置の意味合いは、最外周部では光の乱反射およびノイズ等により測定が困難であり、測定を安定させるためである。このように測定点ＭＢ〜ＭＩを配置することにより、測定点ＭＡの位置と測定点ＭＢ〜ＭＩの位置とを平面で揃えることができる。たとえば、図３６に示すように、測定点ＭＡ、ＭＢ、ＭＦを含む半径で挟まれる象限ＱＲ１については、まず測定点ＭＡ、ＭＢ、ＭＣの高さの平均値を求め、この平均値を測定点ＭＡ、ＭＢ、ＭＦによって規定される扇形の領域ＱＲ１Ａの平均高さとする。次いで、この平均高さを象限ＱＲ１内の領域ＱＲ１Ａ以外の領域ＱＲ１Ｂ（図３７参照）にもそのまま適用して象限ＱＲ１の平均高さとし、この平均高さを基に象限ＱＲ１でのプローブ７とパッド１１、１２とを接触させた後のオーバードライブ量を設定する。その後、他の象限ＱＲ２〜ＱＲ８でも同様にしてオーバードライブ量を設定する。このように各象限毎にオーバードライブ量を設定することにより、プローブ検査対象のウエハＷＨの径が大きい場合にも１つの象限内での高さのばらつきを小さくできるので、オーバードライブ量不足およびオーバードライブ量過多の発生を防ぐことが可能となる。すなわち、薄膜シート２やウエハＷＨに加わる負荷が局所的に増大してしまうことを防ぐことができるので、薄膜シート２やウエハＷＨの主面に形成されたパッド１１、１２下の回路等を破壊してしまうことを防ぐことが可能となる。本発明者らの行った実験によれば、高さばらつき±１５μｍを本実施の形態の方法により±２μｍまで、ほぼ一桁の改善ができた。 Therefore, in the present embodiment, as shown in FIG. 35, the wafer mounting surface is equally divided into four diameters to increase to eight quadrants (second regions) QR1 to QR8, and in each quadrant, the above four quadrants are obtained. The average value of the height is obtained by the same method as in the case of division, and the amount of overdrive after the probe 7 and the pads 11 and 12 in each quadrant are brought into contact is set based on this average value. The measurement points (second measurement points) MB to MI other than the central measurement point (first measurement point) MA on the wafer mounting surface are the center (measurement point MA) of the radius r of the wafer mounting surface divided into four equal parts. ) To 3/4 position. The meaning of the position of 3/4 is that the measurement is difficult at the outermost peripheral part due to irregular reflection of light, noise, and the like, and the measurement is stabilized. By arranging the measurement points MB to MI in this way, the position of the measurement point MA and the position of the measurement points MB to MI can be aligned on a plane. For example, as shown in FIG. 36, for the quadrant QR1 sandwiched by the radii including the measurement points MA, MB, and MF, first, an average value of the heights of the measurement points MA, MB, and MC is obtained, and this average value is obtained as the measurement point. The average height of the sector area QR1A defined by MA, MB, and MF. Next, the average height is applied to the region QR1B (see FIG. 37) other than the region QR1A in the quadrant QR1 as it is to obtain the average height of the quadrant QR1, and the probe 7 and the pad in the quadrant QR1 are based on the average height. The amount of overdrive after contacting 11 and 12 is set. Thereafter, the overdrive amount is similarly set in the other quadrants QR2 to QR8. By setting the overdrive amount for each quadrant in this way, even when the diameter of the wafer WH to be probe-inspected is large, the variation in height within one quadrant can be reduced. It is possible to prevent an excessive amount of drive. That is, since the load applied to the thin film sheet 2 and the wafer WH can be prevented from locally increasing, the circuits under the pads 11 and 12 formed on the main surface of the thin film sheet 2 and the wafer WH are destroyed. It becomes possible to prevent that. According to the experiments conducted by the present inventors, the height variation of ± 15 μm was improved to about ± 2 μm by the method of the present embodiment, and was improved by almost an order of magnitude.
ところで、ウエハ搭載面をさらに細かく分割して各象限毎に高さの平均値を求めることによって、各象限内での高さのばらつきを小さくする手段も考えられるが、ウエハ搭載面内の象限が増えたことによってすべての象限での高さの平均値を求めるのに要する時間が長大化することになる。また、各象限の高さ平均値に基づいてウエハステージの位置を微調整するのに要する時間も長大化することになる。それにより、半導体集積回路装置の製造のＴＡＴ（Turn Around Time）が延びてしまい、半導体集積回路装置の量産化を妨げてしまう虞がある。そのため、上記の本実施の形態のように、ウエハ搭載面の分割は８つ程度の象限とすることが好ましい。 By the way, it is possible to divide the wafer mounting surface more finely and find the average height for each quadrant to reduce the variation in height within each quadrant. The increase in time increases the time required to find the average height in all quadrants. In addition, the time required to finely adjust the position of the wafer stage based on the average height value of each quadrant also increases. As a result, the TAT (Turn Around Time) for manufacturing the semiconductor integrated circuit device is extended, which may hinder mass production of the semiconductor integrated circuit device. Therefore, it is preferable that the wafer mounting surface is divided into about eight quadrants as in the present embodiment.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明のプローブの位置合わせ方法およびウエハステージ制御方法は、半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。 The probe alignment method and wafer stage control method of the present invention can be widely applied to the probe inspection process in the manufacturing process of the semiconductor integrated circuit device.
１ 多層配線基板（第１配線基板）
２ 薄膜シート（第１シート）
３ プランジャ
４ 押さえリング
５ 開口部
６ 接着リング
７、７Ａ、７Ｂ、７Ｃ、７Ｄ プローブ
８ ポゴ座
９ 押圧具（押圧機構）
１０ チップ（チップ領域）
１１、１２ パッド（テストパッド（第１電極））
１４、１５ 画素電極
１６ ガラス基板
１７ 液晶層
１８ ガラス基板
２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ 金属膜（第１金属膜）
２２ ポリイミド膜
２３ 配線（第２配線）
２４ スルーホール
２５ ポリイミド膜
２６ 配線（第２配線）
２７ ポリイミド膜
２８ スルーホール
３１ ウエハ
３２ 酸化シリコン膜
３３ 穴
３４ 酸化シリコン膜
３５、３７、３８ 導電性膜
４２、４３ 導電性膜
４５ エラストマ
４６ ポリイミドシート
５１ 撮像器（針先認識手段）
５３ プローブ
５３Ａ 先端部
６１Ａ 先端部
６１Ｂ ベース部
６１Ｃ 側面
ＣＨＤ カードホルダ
ＦＧＲ フロッグリング
ＭＡ 測定点（第１測定点）
ＭＢ〜ＭＩ 測定点（第２測定点）
ＰＧＰ ポゴピン
ＱＲ１〜ＱＲ８ 象限（第２領域）
ＱＲ１Ａ、ＱＲ１Ｂ 領域
Ｓ１〜Ｓ３ ステップ
ＳＢ 補助基板
ＴＨＤ テスタヘッド
ＷＨ ウエハ
ＷＳ ウエハステージ
1 Multilayer wiring board (first wiring board)
2 Thin film sheet (first sheet)
3 Plunger 4 Holding ring 5 Opening 6 Adhesive ring 7, 7A, 7B, 7C, 7D Probe 8 Pogo seat 9 Pressing tool (pressing mechanism)
10 chips (chip area)
11, 12 Pad (Test pad (first electrode))
14, 15 Pixel electrode 16 Glass substrate 17 Liquid crystal layer 18 Glass substrate 21A, 21B, 21C, 21D Metal film (first metal film)
22 Polyimide film 23 Wiring (second wiring)
24 Through hole 25 Polyimide film 26 Wiring (second wiring)
27 Polyimide film 28 Through hole 31 Wafer 32 Silicon oxide film 33 Hole 34 Silicon oxide film 35, 37, 38 Conductive film 42, 43 Conductive film 45 Elastomer 46 Polyimide sheet 51 Image pickup device (needle tip recognition means)
53 Probe 53A Tip 61A Tip 61B Base 61C Side CHD Card Holder FGR Frog Ring MA Measurement Point (First Measurement Point)
MB to MI measurement points (second measurement points)
PGP Pogo Pin QR1-QR8 Quadrant (second area)
QR1A, QR1B area S1-S3 step SB auxiliary substrate THD tester head WH wafer WS wafer stage
Claims (6)
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程；
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるためのプローブを備えた複数の第１金属膜および前記複数の第１金属膜と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数のプローブの先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数のプローブが形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程；
（ｃ）針先認識手段によって前記複数のプローブの前記先端を認識し、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極上に配置する工程；
（ｄ）前記（ｃ）工程後、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極に接触させる工程、
ここで、前記複数の第１金属膜のそれぞれは、前記プローブを支持するベース部を有し、
前記（ｃ）工程時には、
（ｃ１）前記針先認識手段によって前記ベース部を認識する工程、
（ｃ２）前記（ｃ１）工程後、前記針先認識手段によって前記複数のプローブの側面を認識する工程、
（ｃ３）前記（ｃ２）工程後、前記針先認識手段によって前記複数のプローブの前記先端を認識する工程、
を経て前記複数のプローブの前記先端を認識する。 Probe alignment method including the following steps:
(A) Partitioned into a plurality of chip regions, a semiconductor integrated circuit is formed in each of the plurality of chip regions, and a plurality of first electrodes electrically connected to the semiconductor integrated circuit are formed on the main surface Preparing a semiconductor wafer;
(B) electrically connected to the first wiring substrate on which the first wiring is formed, the plurality of first metal films provided with probes for contacting the plurality of first electrodes, and the plurality of first metal films. A plurality of second wirings are formed, the plurality of second wirings are electrically connected to the plurality of first wirings, and tips of the plurality of probes are opposed to the main surface of the semiconductor wafer. Providing a first card having a first sheet held on the wiring board and a pressing mechanism for pressing the first region of the first sheet on which the plurality of probes are formed from the back surface side;
(C) a step of recognizing the tips of the plurality of probes by a needle tip recognizing means, and disposing each of the tips of the plurality of probes on the corresponding first electrodes;
(D) after the step (c), the step of bringing each of the tips of the plurality of probes into contact with the corresponding first electrodes;
Here, each of the plurality of first metal films has a base portion that supports the probe,
During the step (c),
(C1) recognizing the base portion by the needle tip recognizing means;
(C2) a step of recognizing side surfaces of the plurality of probes by the needle tip recognition means after the step (c1);
(C3) After the step (c2), the step of recognizing the tips of the plurality of probes by the needle tip recognition means;
And the tips of the plurality of probes are recognized.
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程；
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるためのプローブを備えた複数の第１金属膜および前記複数の第１金属膜と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数のプローブの先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数のプローブが形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程；
（ｃ）針先認識手段によって前記複数のプローブの前記先端を認識し、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極上に配置する工程；
（ｄ）前記（ｃ）工程後、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極に接触させる工程、
ここで、前記複数の第１金属膜のそれぞれは、前記プローブを支持するベース部を有し、
前記（ｃ）工程時には、
（ｃ１）前記針先認識手段によって前記ベース部を認識する工程、
（ｃ２）前記（ｃ１）工程後、前記針先認識手段によって前記複数のプローブの側面を認識する工程、
（ｃ３）前記（ｃ２）工程後、前記針先認識手段によって前記複数のプローブの前記先端を認識する工程、
を経て前記複数のプローブの前記先端を認識し、
前記針先認識手段は、前記ベース部、前記複数のプローブの前記側面および前記複数のプローブの前記先端をそれぞれの色の違いを基に認識する。 Probe alignment method including the following steps:
(A) Partitioned into a plurality of chip regions, a semiconductor integrated circuit is formed in each of the plurality of chip regions, and a plurality of first electrodes electrically connected to the semiconductor integrated circuit are formed on the main surface Preparing a semiconductor wafer;
(B) electrically connected to the first wiring substrate on which the first wiring is formed, the plurality of first metal films provided with probes for contacting the plurality of first electrodes, and the plurality of first metal films. A plurality of second wirings are formed, the plurality of second wirings are electrically connected to the plurality of first wirings, and tips of the plurality of probes are opposed to the main surface of the semiconductor wafer. Providing a first card having a first sheet held on the wiring board and a pressing mechanism for pressing the first region of the first sheet on which the plurality of probes are formed from the back surface side;
(C) a step of recognizing the tips of the plurality of probes by a needle tip recognizing means, and disposing each of the tips of the plurality of probes on the corresponding first electrodes;
(D) after the step (c), the step of bringing each of the tips of the plurality of probes into contact with the corresponding first electrodes;
Here, each of the plurality of first metal films has a base portion that supports the probe,
During the step (c),
(C1) recognizing the base portion by the needle tip recognizing means;
(C2) a step of recognizing side surfaces of the plurality of probes by the needle tip recognition means after the step (c1);
(C3) After the step (c2), the step of recognizing the tips of the plurality of probes by the needle tip recognition means;
Recognizing the tips of the plurality of probes via
The needle tip recognizing unit recognizes the base portion, the side surfaces of the plurality of probes, and the tips of the plurality of probes on the basis of differences in colors.
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程；
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるためのプローブを備えた複数の第１金属膜および前記複数の第１金属膜と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数のプローブの先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数のプローブが形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程；
（ｃ）針先認識手段によって前記複数のプローブの前記先端を認識し、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極上に配置する工程；
（ｄ）前記（ｃ）工程後、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極に接触させる工程、
ここで、前記複数の第１金属膜のそれぞれは、前記プローブを支持するベース部を有し、
前記（ｃ）工程時には、
（ｃ１）前記針先認識手段によって前記ベース部を認識する工程、
（ｃ２）前記（ｃ１）工程後、前記針先認識手段によって前記複数のプローブの側面を認識する工程、
（ｃ３）前記（ｃ２）工程後、前記針先認識手段によって前記複数のプローブの前記先端を認識する工程、
を経て前記複数のプローブの前記先端を認識し、
前記（ｄ）工程は、前記複数のプローブの前記先端のそれぞれを対応する前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程を含む。 Probe alignment method including the following steps:
(A) Partitioned into a plurality of chip regions, a semiconductor integrated circuit is formed in each of the plurality of chip regions, and a plurality of first electrodes electrically connected to the semiconductor integrated circuit are formed on the main surface Preparing a semiconductor wafer;
(B) electrically connected to the first wiring substrate on which the first wiring is formed, the plurality of first metal films provided with probes for contacting the plurality of first electrodes, and the plurality of first metal films. A plurality of second wirings are formed, the plurality of second wirings are electrically connected to the plurality of first wirings, and tips of the plurality of probes are opposed to the main surface of the semiconductor wafer. Providing a first card having a first sheet held on the wiring board and a pressing mechanism for pressing the first region of the first sheet on which the plurality of probes are formed from the back surface side;
(C) a step of recognizing the tips of the plurality of probes by a needle tip recognizing means, and disposing each of the tips of the plurality of probes on the corresponding first electrodes;
(D) after the step (c), the step of bringing each of the tips of the plurality of probes into contact with the corresponding first electrodes;
Here, each of the plurality of first metal films has a base portion that supports the probe,
During the step (c),
(C1) recognizing the base portion by the needle tip recognizing means;
(C2) a step of recognizing side surfaces of the plurality of probes by the needle tip recognition means after the step (c1);
(C3) After the step (c2), the step of recognizing the tips of the plurality of probes by the needle tip recognition means;
Recognizing the tips of the plurality of probes via
The step (d) includes a step of performing electrical inspection of the semiconductor integrated circuit by bringing each of the tips of the plurality of probes into contact with the corresponding first electrodes.
（ａ）主面が複数のチップ領域に区画された半導体ウエハの裏面をウエハステージのウエハ搭載面に対向させ、前記半導体ウエハを前記ウエハステージに載置する工程；
（ｂ）前記（ａ）工程後、前記ウエハステージの前記ウエハ搭載面を前記ウエハ搭載面の半径で複数の第２領域に等分割し、前記第２領域毎に複数の測定点における前記ウエハ搭載面の高さの平均値を求める工程；
（ｃ）前記第２領域毎に前記高さの平均値を基に前記ウエハ搭載面の高さを調整した状況下で前記チップ領域に対してプローブ検査を行う工程。 Wafer stage control method including the following steps:
(A) a step of placing the semiconductor wafer on the wafer stage by making the back surface of the semiconductor wafer whose main surface is divided into a plurality of chip regions face the wafer mounting surface of the wafer stage;
(B) After the step (a), the wafer mounting surface of the wafer stage is equally divided into a plurality of second regions by the radius of the wafer mounting surface, and the wafer mounting at a plurality of measurement points in each second region. Obtaining an average surface height;
(C) A step of performing probe inspection on the chip region under the condition that the height of the wafer mounting surface is adjusted based on the average value of the heights for each of the second regions.
（ａ）主面が複数のチップ領域に区画された半導体ウエハの裏面をウエハステージのウエハ搭載面に対向させ、前記半導体ウエハを前記ウエハステージに載置する工程；
（ｂ）前記（ａ）工程後、前記ウエハステージの前記ウエハ搭載面を前記ウエハ搭載面の半径で複数の第２領域に等分割し、前記第２領域毎に複数の測定点における前記ウエハ搭載面の高さの平均値を求める工程；
（ｃ）前記第２領域毎に前記高さの平均値を基に前記ウエハ搭載面の高さを調整した状況下で前記チップ領域に対してプローブ検査を行う工程、
ここで、前記半導体ウエハの径は２００ｍｍ以上であり、
前記ウエハ搭載面は、８個の前記第２領域に等分割される。 Wafer stage control method including the following steps:
(A) a step of placing the semiconductor wafer on the wafer stage by making the back surface of the semiconductor wafer whose main surface is divided into a plurality of chip regions face the wafer mounting surface of the wafer stage;
(B) After the step (a), the wafer mounting surface of the wafer stage is equally divided into a plurality of second regions by the radius of the wafer mounting surface, and the wafer mounting at a plurality of measurement points in each second region. Obtaining an average surface height;
(C) performing a probe inspection on the chip region under a condition in which the height of the wafer mounting surface is adjusted based on the average value of the height for each second region;
Here, the diameter of the semiconductor wafer is 200 mm or more,
The wafer mounting surface is equally divided into eight second regions.
（ａ）主面が複数のチップ領域に区画された半導体ウエハの裏面をウエハステージのウエハ搭載面に対向させ、前記半導体ウエハを前記ウエハステージに載置する工程；
（ｂ）前記（ａ）工程後、前記ウエハステージの前記ウエハ搭載面を前記ウエハ搭載面の半径で複数の第２領域に等分割し、前記第２領域毎に複数の測定点における前記ウエハ搭載面の高さの平均値を求める工程；
（ｃ）前記第２領域毎に前記高さの平均値を基に前記ウエハ搭載面の高さを調整した状況下で前記チップ領域に対してプローブ検査を行う工程、
ここで、前記複数の測定点は、前記ウエハ搭載面の中央の第１測定点、および前記１つの第２領域を規定する前記ウエハ搭載面の２本の前記半径のそれぞれの上部の第２測定点の３点であり、
前記第２測定点は、前記ウエハ搭載面の前記半径上のうち、前記ウエハ搭載面の中央から３／４の位置とする。 Wafer stage control method including the following steps:
(A) a step of placing the semiconductor wafer on the wafer stage by making the back surface of the semiconductor wafer whose main surface is divided into a plurality of chip regions face the wafer mounting surface of the wafer stage;
(B) After the step (a), the wafer mounting surface of the wafer stage is equally divided into a plurality of second regions by the radius of the wafer mounting surface, and the wafer mounting at a plurality of measurement points in each second region. Obtaining an average surface height;
(C) performing a probe inspection on the chip region under a condition in which the height of the wafer mounting surface is adjusted based on the average value of the height for each second region;
Here, the plurality of measurement points are a first measurement point at the center of the wafer mounting surface and a second measurement at the upper part of each of the two radii of the wafer mounting surface defining the one second region. 3 points,
The second measurement point is set at a position 3/4 from the center of the wafer mounting surface in the radius of the wafer mounting surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006178240A JP2008010561A (en) | 2006-06-28 | 2006-06-28 | Method for aligning probe, and method for controlling wafer stage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006178240A JP2008010561A (en) | 2006-06-28 | 2006-06-28 | Method for aligning probe, and method for controlling wafer stage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008010561A true JP2008010561A (en) | 2008-01-17 |
Family
ID=39068521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006178240A Pending JP2008010561A (en) | 2006-06-28 | 2006-06-28 | Method for aligning probe, and method for controlling wafer stage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008010561A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150594A (en) * | 1998-11-05 | 2000-05-30 | Hitachi Ltd | Connecting apparatus, manufacture of wiring film with biasing member and manufacture of inspection system and semiconductor element |
| JP2001349929A (en) * | 2000-06-07 | 2001-12-21 | Kobe Steel Ltd | Method and device for detecting tip position of probe needle |
| JP2003139798A (en) * | 2001-10-31 | 2003-05-14 | Shin Etsu Handotai Co Ltd | Probe card, and characteristic value measuring device and method |
| JP2005136246A (en) * | 2003-10-31 | 2005-05-26 | Renesas Technology Corp | Manufacturing method of semiconductor integrate circuit device |
-
2006
- 2006-06-28 JP JP2006178240A patent/JP2008010561A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150594A (en) * | 1998-11-05 | 2000-05-30 | Hitachi Ltd | Connecting apparatus, manufacture of wiring film with biasing member and manufacture of inspection system and semiconductor element |
| JP2001349929A (en) * | 2000-06-07 | 2001-12-21 | Kobe Steel Ltd | Method and device for detecting tip position of probe needle |
| JP2003139798A (en) * | 2001-10-31 | 2003-05-14 | Shin Etsu Handotai Co Ltd | Probe card, and characteristic value measuring device and method |
| JP2005136246A (en) * | 2003-10-31 | 2005-05-26 | Renesas Technology Corp | Manufacturing method of semiconductor integrate circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008205042A (en) | Manufacturing method of semiconductor integrated circuit device | |
| KR101250167B1 (en) | Fabrication method of semiconductor integrated circuit device | |
| JP5065674B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| US20070190671A1 (en) | Manufacturing method of semiconductor integrated circuit device and probe card | |
| JP4825457B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP4800007B2 (en) | Manufacturing method of semiconductor integrated circuit device and probe card | |
| JPWO2005122238A1 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP5191646B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP4755597B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP2007212472A (en) | Manufacturing method of semiconductor integrated circuit, and probe card | |
| JP4729348B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP2008002984A (en) | Method of manufacturing semiconductor integrated circuit device, and probe card | |
| JP2008010561A (en) | Method for aligning probe, and method for controlling wafer stage | |
| JP4769474B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP2007121152A (en) | Method of manufacturing semiconductor integrated circuit device, and method of manufacturing probe card | |
| JP2008008774A (en) | Method of manufacturing semiconductor integrated circuit device | |
| JP2009250697A (en) | Method for manufacturing semiconductor integrated circuit device and membrane type probe card | |
| JP2009123797A (en) | Manufacturing method of semiconductor device | |
| JP2010210463A (en) | Probe card, manufacturing method of the same, and method of manufacturing semiconductor integrated device | |
| WO2006075361A1 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP2007212471A (en) | Manufacturing method of semiconductor integrated circuit, and probe card | |
| KR20070084181A (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP2003077965A (en) | Inspection apparatus for semiconductor device and method of inspecting semiconductor device using same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091216 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111004 |