JP2008010549A - Unique id for semiconductor device, and method to verify the same - Google Patents

Unique id for semiconductor device, and method to verify the same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an easily verifiable unique ID for a semiconductor device that is high in randomness and excellent in uniqueness. <P>SOLUTION: The unique ID for a semiconductor device is composed of A0 to An bits, and has a configuration in which chip information is respectively assigned to the A0 to Am bits among the A0 to An bits and a check bit for a cyclical redundancy check (CRC) operation is respectively assigned to Am+1 to An bits. The chip information is composed of a lot number used in a semiconductor device manufacturing process, a wafer number of a wafer formed with a semiconductor device, chip position information for specifying a semiconductor device position on the wafer, and a manufacture date or the like. The check bit for a CRC operation indicates the value of a remainder obtained by performing the CRC operation on the chip information by using a generator polynomial. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体装置のユニークＩＤおよび該ユニークＩＤの検証方法に関し、特にＳｏＣ（System on Chip）にヒューズ実装されるユニークＩＤに関する。   The present invention relates to a unique ID of a semiconductor device and a method for verifying the unique ID, and more particularly to a unique ID mounted on a SoC (System on Chip).

半導体装置に固有に割り付けられたユニークな識別番号、すなわちユニークＩＤは、当該半導体装置を使用するシステムのセキュア機能の実現のために使用される場合もある。この場合、ユニークＩＤは上記システムを構成するフラッシュＲＯＭ（Read Only Memory）やＨＤＤ（Hard Disk Drive）に記録しておくことが一般的であり、通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで製造するＳｏＣが搭載するメモリでは記録することができない。従って、ＳｏＣではヒューズを実装し、製造過程においてユニークＩＤに合わせてレーザトリミングなどでヒューズを切断することでユニークＩＤを記録する方法が用いられる。   A unique identification number uniquely assigned to a semiconductor device, that is, a unique ID may be used for realizing a secure function of a system using the semiconductor device. In this case, the unique ID is generally recorded in a flash ROM (Read Only Memory) or HDD (Hard Disk Drive) constituting the system, and is manufactured by a normal CMOS (Complementary Metal Oxide Semiconductor) process. It cannot be recorded in the memory installed in the SoC. Therefore, in SoC, a method of recording a unique ID by mounting a fuse and cutting the fuse by laser trimming or the like in accordance with the unique ID in the manufacturing process is used.

例えば、特許文献１にはレーザトリミング等によりヒューズ実装されたＩＤ情報を用いてデータの暗号化や復号化をする技術が開示されている。   For example, Patent Literature 1 discloses a technique for encrypting and decrypting data using ID information mounted with a fuse by laser trimming or the like.

特開２００３−１０１５２７号公報（図１２）Japanese Patent Laying-Open No. 2003-101527 (FIG. 12)

ユニークＩＤは、セキュア機能実現のためにユニーク性が必要であることから、対象となるＳｏＣのチップ情報を使うことが一般的であり、対象となるＳｏＣが製造されたロットのロット番号、対象となるＳｏＣが切り出されたウェハのウェハ番号、対象となるＳｏＣのウェハ上での位置（チップ位置）および製造年月日などのチップ情報をユニークＩＤとして使用する。   Since the unique ID needs to be unique for realizing the secure function, it is common to use the chip information of the target SoC, and the lot number and the target of the lot in which the target SoC is manufactured. Chip information such as the wafer number of the wafer from which the SoC is cut, the position (chip position) of the target SoC on the wafer, and the date of manufacture is used as the unique ID.

しかし、これらのチップ情報は規則性を有しランダム性に欠けるため、ヒューズが偶発的に故障したり摩耗故障した場合には、偶然に同一のユニークＩＤが複数存在することとなる。   However, since the chip information has regularity and lacks randomness, when the fuse accidentally fails or wears out, a plurality of the same unique IDs happens to exist.

すなわち、ロット番号が同じ１つのウェハにおいては、チップ位置を示すチップ番号はシリアルに設定されているので、チップ番号に誤りが生じれば、同じユニークＩＤを持つチップが、最低でも２組発生することとなる。   That is, in a single wafer having the same lot number, the chip number indicating the chip position is set serially. If an error occurs in the chip number, at least two sets of chips having the same unique ID are generated. It will be.

また、ウェハ番号が異なるだけでロット番号は同じで、ウェハ上での位置も同じチップにおいては、ウェハ番号はシリアルに設定されているので、ウェハ番号に誤りが生じれば、同じユニークＩＤを持つチップが、最低でも２組発生することとなる。   In addition, the wafer number is set serially in the same chip with the same lot number and the same lot number on the wafer. Therefore, if an error occurs in the wafer number, it has the same unique ID. At least two sets of chips are generated.

また、ロット番号は異なるが同じウェハの同じ位置のチップにおいては、ロット番号はシリアルに設定されているので、ロット番号に誤りが生じれば、同じユニークＩＤを持つチップが、最低でも２組発生することになる。   In addition, lot numbers are different but chips at the same position on the same wafer are set serially, so if an error occurs in the lot number, at least two sets of chips with the same unique ID are generated. Will do.

また、チップ情報だけでユニークＩＤを構成すると、例えば１つのチップについてユニークＩＤが解読されると、その情報を基にその他のチップについてもユニークＩＤが容易に推測できてしまい、ユニークＩＤをセキュア機能実現のために使用しても、セキュア機能を果たせないことになる。   In addition, when a unique ID is configured only by chip information, for example, when the unique ID is decoded for one chip, the unique ID can be easily guessed for other chips based on the information, and the unique ID is secured. Even if it is used for realization, the secure function cannot be achieved.

また、チップ情報から歩留まり情報なども推測することができるので、ＳｏＣ製造メーカーにとってエンドユーザーには知られたくない情報も知られてしまうという問題もある。   In addition, since yield information and the like can be estimated from the chip information, there is a problem that information that the SoC manufacturer does not want the end user to know is also known.

しかし、ユニークＩＤをチップ情報で構成する代わりに、ユニークＩＤをチップ情報以外のデータで構成する場合には以下の問題がある。   However, when the unique ID is composed of data other than the chip information instead of configuring the unique ID with the chip information, there are the following problems.

すなわち、例えば、ＳｏＣごとにユニークＩＤをランダムなデータで構成する場合、当該ユニークＩＤを検証するには、比較のための期待値データとして、ユニークＩＤと同じデータをテスタにおいて準備する必要があり、テスタには、期待値データをＳｏＣの個数分だけ準備する必要があり、その準備に手間がかかるという問題がある。   That is, for example, when a unique ID is configured with random data for each SoC, in order to verify the unique ID, it is necessary to prepare the same data as the unique ID in the tester as expected value data for comparison, The tester needs to prepare the expected value data for the number of SoCs, and there is a problem that it takes time to prepare.

また、一般的にＬＳＩのテストでは期待値は同一のファンクションパターンでテストするので、期待値の種類が増えれば、その数だけのテストパターンを用意する必要が生じ、その準備にも手間がかかるという問題がある。   In addition, since the expected values are generally tested with the same function pattern in the LSI test, if the number of types of expected values increases, it is necessary to prepare as many test patterns as there are, and it takes time to prepare them. There's a problem.

なお、１種類のテストパターンを基にして、ＬＳＩごとにインクリメントすることも可能ではあるが、初期値の設定が複雑になることや再テスト時に手間がかかるなど実用的ではない。   Although it is possible to increment each LSI based on one type of test pattern, it is not practical because the setting of the initial value becomes complicated and it takes time for retesting.

本発明は上記のような問題点を解消するためになされたもので、ランダム性が高いとともに、ユニーク性に優れ、かつ検証も容易な半導体装置のユニークＩＤを提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a unique ID of a semiconductor device that has high randomness, excellent uniqueness, and easy verification.

本発明に係る請求項１記載の半導体装置のユニークＩＤは、半導体装置に固有に設定された半導体装置のユニークＩＤであって、前記半導体装置のユニークＩＤは、前記半導体装置の製造時の情報を含んだ固有のチップ情報と、前記チップ情報に対して巡回冗長検査演算を施して得られた検査ビットとを含んでいる。   The unique ID of the semiconductor device according to the first aspect of the present invention is a unique ID of the semiconductor device set uniquely to the semiconductor device, and the unique ID of the semiconductor device is information on manufacturing of the semiconductor device. It includes the inherent chip information included, and check bits obtained by performing a cyclic redundancy check operation on the chip information.

本発明に係る請求項５記載の半導体装置のユニークＩＤの検証方法は、前記半導体装置に接続されたテスタに前記半導体装置のユニークＩＤを読み出すステップ(ａ)と、前記テスタにおいて、前記半導体装置のユニークＩＤの前記チップ情報に対して前記巡回冗長検査演算を施すステップ(ｂ)と、前記巡回冗長検査演算で得られた余りの値と、前記半導体装置のユニークＩＤの検査ビットとを比較して、前記半導体装置のユニークＩＤの良否を判断するステップ(ｃ)とを備えている。   According to a fifth aspect of the present invention, there is provided a semiconductor device unique ID verification method comprising: a step (a) of reading a unique ID of the semiconductor device to a tester connected to the semiconductor device; The step (b) of performing the cyclic redundancy check operation on the chip information of the unique ID is compared with the remainder value obtained by the cyclic redundancy check operation and the check bit of the unique ID of the semiconductor device. And (c) determining whether the unique ID of the semiconductor device is good or bad.

本発明に係る請求項６記載の半導体装置のユニークＩＤの検証方法は、前記半導体装置は内部に演算処理部を備え、前記半導体装置に接続されたテスタから前記演算処理部に指示を与えて、前記半導体装置のユニークＩＤの前記チップ情報に対して前記巡回冗長検査演算を施すステップ(ａ)と、前記巡回冗長検査演算で得られた余りの値と、前記半導体装置のユニークＩＤの検査ビットとを比較するステップ(ｂ)と、前記比較結果の情報を前記テスタに読み出して、前記半導体装置のユニークＩＤの良否を判断するステップ(ｃ)とを備えている。   In the semiconductor device unique ID verification method according to claim 6 of the present invention, the semiconductor device includes an arithmetic processing unit therein, and an instruction is given to the arithmetic processing unit from a tester connected to the semiconductor device, (A) performing the cyclic redundancy check operation on the chip information of the unique ID of the semiconductor device; a remainder value obtained by the cyclic redundancy check operation; and a check bit of the unique ID of the semiconductor device; (B) and a step (c) of reading the information of the comparison result to the tester and determining whether the unique ID of the semiconductor device is good or bad.

本発明に係る請求項１記載の半導体装置のユニークＩＤによれば、半導体装置の製造時の情報を含んだ固有のチップ情報と、チップ情報に対して巡回冗長検査演算を施して得られた検査ビットとを含んで構成されるので、チップ情報だけでユニークＩＤを構成する場合に比べて、ユニーク性を高めることができるとともに、ランダム性を高めることができる。また、チップ情報だけでユニークＩＤを構成する場合に比べて情報を解読することが困難になり、半導体装置製造メーカーにとってエンドユーザーには知られたくない情報が知られてしまうことを防止できる。   According to the unique ID of the semiconductor device according to the first aspect of the present invention, the unique chip information including information at the time of manufacturing the semiconductor device and the inspection obtained by performing the cyclic redundancy check operation on the chip information Therefore, the uniqueness can be increased and the randomness can be increased as compared with the case where the unique ID is configured only by the chip information. In addition, it is difficult to decipher the information as compared with the case where the unique ID is configured only by the chip information, and it is possible to prevent the semiconductor device manufacturer from knowing information that the end user does not want to know.

本発明に係る請求項５記載の半導体装置のユニークＩＤの検証方法によれば、テスタにおいて巡回冗長検査演算の検査ビットを検証するだけで、ユニークＩＤ全体の検証を行うことができるので、各チップにおけるユニークＩＤの不具合発生の有無を容易に検証することができる。   According to the unique ID verification method for a semiconductor device according to claim 5 of the present invention, since the entire unique ID can be verified only by verifying the check bit of the cyclic redundancy check operation in the tester, each chip It is possible to easily verify whether or not the unique ID has a defect.

本発明に係る請求項６記載の半導体装置のユニークＩＤの検証方法によれば、半導体装置内部の演算処理部において巡回冗長検査演算の検査ビットを検証するだけで、ユニークＩＤ全体の検証を行うことができるので、各チップにおけるユニークＩＤの不具合発生の有無を容易に検証することができる。また、テスタには比較結果の情報だけを与えるので、テスト用のピン数が少なくて済むという利点がある。   According to the unique ID verification method for a semiconductor device according to the sixth aspect of the present invention, the entire unique ID is verified only by verifying the check bit of the cyclic redundancy check operation in the operation processing unit inside the semiconductor device. Therefore, it is possible to easily verify whether or not a unique ID defect has occurred in each chip. Further, since only the information of the comparison result is given to the tester, there is an advantage that the number of test pins can be reduced.

＜実施の形態１＞
図１は、本発明に係る半導体装置のユニークＩＤの構成を説明する概念図である。図１に示すように、本発明に係る半導体装置のユニークＩＤはＡ０〜Ａｎビットで構成され、そのうちのＡ０〜Ａｍビットにはチップ情報が割り付けられ、Ａｍ＋１〜Ａｎビットには巡回冗長検査（ＣＲＣ：Cyclic Redundancy Checking）演算の検査ビットが割り付けられる構成となっている。 <Embodiment 1>
FIG. 1 is a conceptual diagram illustrating the configuration of a unique ID of a semiconductor device according to the present invention. As shown in FIG. 1, the unique ID of the semiconductor device according to the present invention is comprised of A0 to An bits, of which A0 to Am bits are assigned chip information, and Am + 1 to An bits are cyclic redundancy check (CRC). : Cyclic Redundancy Checking) An operation check bit is assigned.

ここで、チップ情報とは、一般的に半導体装置の製造工程で使用されるロット番号、半導体装置が形成されたウェハのウェハ番号、ウェハ上での半導体装置の位置を特定するチップ位置情報および製造年月日などであり、バイナリデータとして個々のチップごとに設定されるものであり、個々のチップを特定するために有効な情報である。   Here, the chip information is a lot number generally used in the manufacturing process of the semiconductor device, a wafer number of the wafer on which the semiconductor device is formed, chip position information for specifying the position of the semiconductor device on the wafer, and manufacturing. The date is set for each chip as binary data, and is effective information for specifying each chip.

また、ＣＲＣ演算の検査ビットとは、生成多項式を用いてチップ情報に対してＣＲＣ演算することで得た余りの値を指し、ＣＲＣ演算では情報ビットと検査ビットとで巡回符号が構成される。ＣＲＣ演算は、情報伝達に際して誤りが発生していないことを確認する演算であるが、本願では、ＣＲＣ演算によって得られる検査ビットとチップ情報とを組み合わせることでユニークＩＤのランダム性をより高めるものである。   The check bit of CRC calculation indicates a remainder value obtained by performing CRC calculation on chip information using a generator polynomial. In CRC calculation, a cyclic code is configured by information bits and check bits. The CRC calculation is an operation for confirming that no error has occurred during information transmission. However, in the present application, the randomness of the unique ID is further enhanced by combining the check bit obtained by the CRC calculation and the chip information. is there.

セキュア機能の実現のために使用するユニークＩＤをＳｏＣ（System on Chip）ごとに割り付けるには、ＳｏＣにヒューズを実装し、製造過程においてユニークＩＤに合わせてレーザトリミングなどでヒューズを切断することでユニークＩＤを記録する。   In order to assign a unique ID to be used for realizing the secure function for each SoC (System on Chip), a fuse is mounted on the SoC, and the fuse is cut by laser trimming or the like according to the unique ID in the manufacturing process. Record the ID.

このような構成を採ることで、通常のＣＭＯＳプロセスで製造するＳｏＣにおいても、ユニークＩＤを記録することができる。   By adopting such a configuration, a unique ID can be recorded even in a SoC manufactured by a normal CMOS process.

しかし、例えば、チップＡのチップ情報が「１１１０１１」、チップＢのチップ情報が「１１１１１１」である場合、チップＡのチップ情報の０ビットがヒューズの故障等で１ビットに変わってしまった場合チップＡとチップＢのチップ情報が同一となってしまい、ユニークＩＤのセキュア機能が失われてしまう。   However, for example, when the chip information of the chip A is “1111011” and the chip information of the chip B is “111111”, the 0 bit of the chip information of the chip A is changed to 1 bit due to a fuse failure or the like. The chip information of A and chip B becomes the same, and the secure function of the unique ID is lost.

しかし、チップＡのチップ情報「１１１０１１」に対してＣＲＣ演算を施して得られた検査ビットが「１１００」であり、チップＢのチップ情報「１１１１１１」に対してＣＲＣ演算を施して得られた検査ビットが「１００１」であるならば、チップＡのユニークＩＤは「１１１０１１１１００」となり、チップＢのユニークＩＤは「１１１１１１１００１」となるので、両者のユニークＩＤは、３つのビットで相違することになる。   However, the inspection bit obtained by performing the CRC operation on the chip information “1111011” of the chip A is “1100”, and the inspection bit obtained by performing the CRC operation on the chip information “111111” of the chip B If the bit is “1001”, the unique ID of chip A is “1110111100”, and the unique ID of chip B is “1111111001”.

従って、ヒューズの故障等により、そのうちの１つのビットのデータが置き換わったとしても、チップＡおよびチップＢのユニークＩＤは同一とはならず、ユニークＩＤのセキュア機能を維持することができる。   Therefore, even if one bit of data is replaced due to a failure of the fuse or the like, the unique IDs of the chip A and the chip B are not the same, and the secure function of the unique ID can be maintained.

なお、本発明においては、情報伝達に際しての誤りを検証するためにＣＲＣ演算を使用するものではないので、ＣＲＣ演算における生成多項式Ｇ（Ｘ）には一般に知られているものを使用すれば良く、チップ情報の情報量に合わせて、例えばＧ（Ｘ）＝Ｘ7＋Ｘ3＋１や、Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１を使用すれば良い。ここで、前者はＣＲＣ７と呼称される演算に使用される生成多項式であり、後者はＣＲＣ１６と呼称される演算に使用される生成多項式である。ＣＲＣ演算の一例としては、図１を用いて説明したように、ユニークＩＤがＡ０〜Ａｎ、チップ情報がＡ０〜Ａｍ、検査ビットがＡｍ＋１〜Ａｎである場合、チップ情報を表す多項式Ｍ（Ｘ）に対して、Ｍ（Ｘ）・Ｘn-mとした多項式をＧ（Ｘ）で割った余りを表す多項式Ｒ（Ｘ）によって検査ビットが得られる。 In the present invention, since CRC calculation is not used to verify errors in information transmission, a generally known generator polynomial G (X) may be used in CRC calculation. For example, G (X) = X 7 + X 3 +1 or G (X) = X 16 + X 12 + X 5 +1 may be used in accordance with the amount of chip information. Here, the former is a generator polynomial used for an operation called CRC7, and the latter is a generator polynomial used for an operation called CRC16. As an example of the CRC calculation, as described with reference to FIG. 1, when the unique ID is A0 to An, the chip information is A0 to Am, and the check bits are Am + 1 to An, the polynomial M (X) representing the chip information On the other hand, a check bit is obtained by a polynomial R (X) representing a remainder obtained by dividing a polynomial of M (X) · X nm by G (X).

図２(ａ)はユニークＩＤをＳｏＣ上に実装するためのヒューズボックス１００を模式的に示す図であり、ヒューズボックス１００内には、図１を用いて説明したＡ０〜Ａｎビットにそれぞれ対応するようにｎ＋１個のヒューズ１０が配設されている。   FIG. 2A is a diagram schematically showing a fuse box 100 for mounting a unique ID on the SoC. The fuse box 100 corresponds to the A0 to An bits described with reference to FIG. In this way, n + 1 fuses 10 are arranged.

設定したユニークＩＤに合わせてヒューズ１０をレーザトリミングなどで切断することで、ユニークＩＤが実装されることとなる。   By cutting the fuse 10 by laser trimming or the like according to the set unique ID, the unique ID is mounted.

図２(ｂ)はヒューズボックス１００におけるヒューズ１０の切断、非切断と実装されるデータとの関係を示す図である。   FIG. 2B is a diagram illustrating a relationship between cutting and non-cutting of the fuse 10 in the fuse box 100 and mounted data.

図２（ｂ）に示すように、ヒューズ１０を切断することでデータ「１」が実装され、ヒューズ１０を切断しない場合にはデータ「０」が実装されることになる。   As shown in FIG. 2B, the data “1” is mounted by cutting the fuse 10, and the data “0” is mounted when the fuse 10 is not cut.

また、図２(ａ)に示すように、ヒューズボックス１００はパワーオンリセット信号ＰＯＲによってＡ０〜Ａｎビットのデータを確定する構成となっており、パワーオンリセット信号ＰＯＲが「０」の状態でヒューズに電圧をかけてデータを確定し、電源投入時にパワーオンリセット信号ＰＯＲを「０」から「１」に変化させることでデータをラッチする構成となっている。   Further, as shown in FIG. 2A, the fuse box 100 is configured to determine data of A0 to An bits by the power-on reset signal POR, and the fuse box 100 is in a state where the power-on reset signal POR is “0”. The data is latched by applying a voltage to and latching the data by changing the power-on reset signal POR from “0” to “1” when the power is turned on.

次に、図３を用いてヒューズボックス１００へのユニークＩＤの実装工程について説明する。   Next, a process for mounting a unique ID in the fuse box 100 will be described with reference to FIG.

図３は半導体装置の製造工程を大まかに説明するフローチャートであり、ステップＳ１においてウェハ段階での各種製造工程（ウェハプロセス）を実施した後、ステップＳ２において、ウェハ段階での各種テスト（ウェハテスト１）を行う。   FIG. 3 is a flowchart for roughly explaining the manufacturing process of the semiconductor device. After performing various manufacturing processes (wafer processes) at the wafer stage in step S1, various tests (wafer test 1) at the wafer stage are performed in step S2. )I do.

その後、ステップＳ３においてヒューズボックス１００にユニークＩＤを実装するためのトリミングデータの作成を行う。この工程では、先に説明したようにチップ情報に対してＣＲＣ演算を施して検査ビットを取得する工程を含んでおり、チップ情報と検査ビットとでトリミングデータが構成される。   Thereafter, trimming data for mounting a unique ID in the fuse box 100 is created in step S3. This step includes a step of obtaining a check bit by performing a CRC operation on the chip information as described above, and trimming data is constituted by the chip information and the check bit.

そして、ステップＳ４では、ステップＳ３で得られたトリミングデータに基づいてレーザトリミングなどでヒューズボックス１００内のヒューズ１０を切断し、ユニークＩＤを実装する。   In step S4, the fuse 10 in the fuse box 100 is cut by laser trimming based on the trimming data obtained in step S3, and the unique ID is mounted.

その後、さらにウェハ段階での各種テスト（ウェハテスト２）を実行し（ステップＳ５）、ウェハ上に作り込まれた半導体装置をダイシングしてチップに切り分け、各チップをリードフレーム上に搭載してボンディングを行い、その後モールディングにより封止するなどのアセンブリ工程（ステップＳ６）を経てパッケージングされた半導体装置が完成する。   Thereafter, various tests (wafer test 2) are further performed at the wafer stage (step S5), the semiconductor device built on the wafer is diced into chips, and each chip is mounted on a lead frame and bonded. After that, the packaged semiconductor device is completed through an assembly process (step S6) such as sealing by molding.

次に、図４を用いて、本発明に係る半導体装置のユニークＩＤを実装したヒューズボックス１００を備えたＳｏＣ１０００の構成を説明する。   Next, the configuration of the SoC 1000 including the fuse box 100 in which the unique ID of the semiconductor device according to the present invention is mounted will be described with reference to FIG.

図４に示すようにＳｏＣ１０００においては、ヒューズボックス１００の他に、ＭＰＵ（Micro Processing Unit）２００（演算処理部）およびインターフェース部（Ｉ／Ｆ）３００を備え、ＭＰＵ２００においてはヒューズボックス１００からユニークＩＤの情報を受け、当該ユニークＩＤに基づいてセキュア機能の実現のための暗号化キーを生成する。そして、この暗号化キーを使用してデータの暗号化を行い、インターフェース部３００を通して、外部装置４００に転送する。   As shown in FIG. 4, the SoC 1000 includes an MPU (micro processing unit) 200 (arithmetic processing unit) and an interface unit (I / F) 300 in addition to the fuse box 100. The MPU 200 includes a unique ID from the fuse box 100. And generating an encryption key for realizing the secure function based on the unique ID. Then, data is encrypted using this encryption key, and transferred to the external device 400 through the interface unit 300.

例えば、外部装置４００をＨＤＤ（Hard Disk Drive）のシステムとすれば、ハードディスクアセンブリにライトするデータの暗号化をユニークＩＤに基づいて実行することができる。   For example, if the external device 400 is an HDD (Hard Disk Drive) system, the data to be written to the hard disk assembly can be encrypted based on the unique ID.

なお、暗号化キーの生成に際しては、ユニークＩＤをそのまま暗号化キーとして使用しても良く、また、他の情報と組み合わせて暗号化キーを生成しても良い。   When generating an encryption key, the unique ID may be used as it is as an encryption key, or an encryption key may be generated in combination with other information.

また、図１を用いて説明したユニークＩＤは、Ａ０〜Ａｍビットにはチップ情報が割り付けられ、Ａｍ＋１〜ＡｎビットにはＣＲＣ演算の検査ビットが割り付けられるものとして説明したが、この順番に限定されるものではなく、例えば図５に示すように、Ａ０〜ＡｍビットにはＣＲＣ演算の検査ビットが割り付けられ、Ａｍ＋１〜Ａｎビットにはチップ情報が割り付けられる構成としても良い。また、図６に示すように、Ａ０〜Ａｆビットにはチップ情報１が割り付けられ、Ａｆ＋１〜ＡｋビットにはＣＲＣ演算の検査ビットが割り付けられ、Ａｋ＋１〜Ａｎビットにはチップ情報２が割り付けられる構成としても良い。ここで、チップ情報１および２は、全チップ情報を便宜的に２つに分けたもので、このような構成を採ることで、ユニークＩＤのランダム性がさらに高まり、セキュア機能をさらに高めることができる。   In addition, the unique ID described with reference to FIG. 1 has been described on the assumption that chip information is allocated to the A0 to Am bits and CRC check bits are allocated to the Am + 1 to An bits. However, the ID is limited to this order. For example, as shown in FIG. 5, CRC calculation check bits may be allocated to the A0 to Am bits, and chip information may be allocated to the Am + 1 to An bits. Also, as shown in FIG. 6, chip information 1 is assigned to the A0 to Af bits, a CRC calculation check bit is assigned to the Af + 1 to Ak bits, and chip information 2 is assigned to the Ak + 1 to An bits. It is also good. Here, the chip information 1 and 2 are all pieces of chip information divided into two for convenience. By adopting such a configuration, the randomness of the unique ID is further increased and the secure function is further improved. it can.

また、チップ情報およびＣＲＣ演算の検査ビットを並べてユニークＩＤを構成する代わりに、チップ情報およびＣＲＣ演算の検査ビットを加算して得られたチェックサムデータをユニークＩＤとして使用しても良い。   Further, instead of arranging chip information and CRC calculation check bits to form a unique ID, checksum data obtained by adding chip information and CRC calculation check bits may be used as a unique ID.

この場合、例えば８ビットのデータを１単位として、１６ビットや３２ビットの加算用領域(レジスタ等)において足し合わせを行い、加算用領域から溢れた上位桁は無視するなどの処理を行って、得られた１６ビットや３２ビットの数値をチェックサムデータとする方法が考えられる。   In this case, for example, 8-bit data is set as one unit, addition is performed in a 16-bit or 32-bit addition area (register, etc.), and the upper digit overflowing from the addition area is ignored. A method of using the obtained 16-bit or 32-bit numerical value as checksum data is conceivable.

以上説明したように、本発明に係る実施の形態１のユニークＩＤにおいては、チップ情報およびＣＲＣ演算の検査ビットによりユニークＩＤを構成し、ヒューズに実装する構成を採用している。このため、チップ情報だけでユニークＩＤを構成する場合に比べて、ユニーク性を高めることができ、１つのビットに対応するヒューズに不具合が発生した場合に、同一のユニークＩＤが発生することを防止できる。   As described above, the unique ID according to the first embodiment of the present invention adopts a configuration in which the unique ID is configured by the chip information and the check bit of the CRC calculation and is mounted on the fuse. For this reason, the uniqueness can be improved as compared with the case where the unique ID is configured only by the chip information, and the occurrence of the same unique ID is prevented when a failure occurs in the fuse corresponding to one bit. it can.

また、チップ情報だけでユニークＩＤを構成すると、例えば１つのチップについてユニークＩＤが解読されると、その情報を基にその他のチップについてもユニークＩＤが容易に推測できてしまい、ユニークＩＤをセキュア機能実現のために使用しても、セキュア機能を果たせない可能性もあるが、ＣＲＣ演算の検査ビットを合わせて使用することで、固定情報の割合が減り、ランダム性を高めることができる。   In addition, when a unique ID is configured only by chip information, for example, when the unique ID is decoded for one chip, the unique ID can be easily guessed for other chips based on the information, and the unique ID is secured. Even if used for realization, there is a possibility that the secure function cannot be achieved. However, by using the CRC calculation check bits together, the ratio of fixed information can be reduced and the randomness can be improved.

また、チップ情報だけでユニークＩＤを構成する場合に比べて情報を解読することが困難になり、ＳｏＣ製造メーカーにとってエンドユーザーには知られたくない情報が知られてしまうことを防止できる。   In addition, it is difficult to decipher the information as compared with the case where the unique ID is configured only by the chip information, and it is possible to prevent the SoC manufacturer from knowing information that the end user does not want to know.

＜実施の形態２＞
以上説明した本発明に係る実施の形態１においては、ユニークＩＤを構成するチップ情報の設定方法については特に限定していなかったが、チップ情報の設定方法を工夫することでユニークＩＤのユニーク性をさらに高めることができる。 <Embodiment 2>
In the first embodiment according to the present invention described above, the setting method of the chip information constituting the unique ID is not particularly limited. However, the unique ID can be made unique by devising the setting method of the chip information. It can be further increased.

図７(ａ)、(ｂ)、(ｃ)は、チップ情報のうちウェハ上でのチップ位置の情報の設定例を表す図であり、チップ番号（Ｎｏ．）とチップ位置情報との関係を一覧表として示している。なお、図７(ａ)〜(ｃ)においては、チップ位置情報をビットＡｍ１〜Ａｍｎで与えるものとし、説明を簡潔にするためにビットＡｍ１〜Ａｍｎを１０ビットで構成するものとする。また、チップ番号は、ウェハ上でのチップ位置を特定するために、所定の規則に従って割り付けられた番号を指しており、チップ番号が判ればウェハ上のどの位置に作り込まれたチップであるかが判る。   7A, 7B, and 7C are diagrams showing setting examples of chip position information on the wafer in the chip information, and show the relationship between the chip number (No.) and the chip position information. It is shown as a list. 7A to 7C, chip position information is given by bits Am1 to Amn, and bits Am1 to Amn are made up of 10 bits for the sake of brevity. In addition, the chip number refers to a number assigned according to a predetermined rule in order to specify the chip position on the wafer. If the chip number is known, the chip is located on the wafer. I understand.

図７（ａ）ではチップ番号１の場合を「０００００００００１」とし、チップ番号が１つ繰り上がるごとにビットＡｍ１〜Ａｍｎを１０進数表記で１つずつ、すなわち０１ｂずつ増加させるようにチップ位置情報を設定する例を示し、図７（ｂ）ではチップ番号１の場合を「０００００００００１」とし、チップ番号が１つ繰り上がるごとにビットＡｍ１〜Ａｍｎを１０進数表記で２つずつ、すなわち１０ｂずつ増加させるようにチップ位置情報を設定する例を示し、図７（ｃ）ではチップ番号１の場合を「０００００００００１」とし、チップ番号が１つ繰り上がるごとにビットＡｍ１〜Ａｍｎを１０進数表記で３つずつ、すなわち１１ｂずつ増加させるようにチップ位置情報を設定する例を示している。   In FIG. 7A, chip number 1 is “0000000001”, and each time the chip number is incremented, the chip position information is increased so that bits Am1 to Amn are incremented by one in decimal notation, that is, 01b. An example of setting is shown. In FIG. 7B, the case of chip number 1 is set to “0000000001”, and each time the chip number is incremented, bits Am1 to Amn are incremented by 2 in decimal notation, that is, by 10b. 7C shows an example of setting the chip position information. In FIG. 7C, the case of chip number 1 is “0000000001”, and each time the chip number is incremented by one, bits Am1 to Amn are expressed in decimal notation three by three. That is, an example is shown in which the chip position information is set to increase by 11b.

図７（ａ）に示すように、１つずつの繰り上がりでは、チップ番号１のチップ位置情報は「０００００００００１」であり、チップ番号３のチップ位置情報は「００００００００１１」となるが、両者は下位２ビット目のみが異なるだけであり、その下位２ビット目に対応するヒューズに不具合が発生して異なる値を示した場合、両者は同一の値となってしまう。   As shown in FIG. 7A, in the case of moving up one by one, the chip position information of chip number 1 is “0000000001” and the chip position information of chip number 3 is “0000000011”. Only the second bit is different, and when a malfunction occurs in the fuse corresponding to the lower second bit and the different values are indicated, the two values are the same.

同様に、図７（ｂ）に示すように、２つずつの繰り上がりでは、チップ番号１のチップ位置情報は「０００００００００１」であり、チップ番号２のチップ位置情報は「００００００００１１」となるが、両者は下位２ビット目のみが異なるだけであり、その下位２ビット目に対応するヒューズに不具合が発生して異なる値を示した場合、両者は同一の値となってしまう。   Similarly, as shown in FIG. 7B, in the case of moving up two by two, the chip position information of chip number 1 is “0000000001” and the chip position information of chip number 2 is “0000000011”. Only the lower 2 bits are different from each other. When a defect occurs in the fuse corresponding to the lower 2 bits and the different values are indicated, the two values are the same.

これは、１つずつあるいは、２つずつの繰り上げの場合に限定されるものではなく、４つずつ、８つずつのようにチップ位置情報の繰り上げ単位を２n（ｎ＝０，１，２，・・・：０以上の整数）とする場合には、何れか１つのビットに対応するヒューズに不具合が発生すると、同一のチップ位置情報が存在することになる。 This is not limited to the case of incrementing by one or two, but the increment unit of chip position information is 2 n (n = 0, 1, 2), such as four by eight. ,...: Integer greater than or equal to 0), if a failure occurs in a fuse corresponding to any one bit, the same chip position information exists.

一方、図７（ｃ）に示すように、１０進数表記で３つずつの繰り上がりでは、チップ番号１のチップ位置情報は「０００００００００１」であり、チップ番号２のチップ位置情報は「０００００００１００」となり、両者は最下位ビットおよび下位３ビット目が異なることとなり、１つのヒューズに不具合が発生するだけでは同一の値となる可能性が減少する。これは、他のチップ番号間においても同様である。   On the other hand, as shown in FIG. 7C, in the case of increments of 3 in decimal notation, the chip position information of chip number 1 is “0000000001” and the chip position information of chip number 2 is “0000000100”. In both cases, the least significant bit and the third least significant bit are different, and the possibility of having the same value is reduced only if a defect occurs in one fuse. The same applies to other chip numbers.

このように、チップ位置情報の繰り上げ単位を２n以外とすることで、ヒューズの１つに不具合が発生しただけでは同一のチップ位置情報が存在することになる可能性が低くなる。 Thus, by setting the unit for raising the chip position information to a value other than 2 n , it is less likely that the same chip position information exists if only one of the fuses malfunctions.

なお、上記においては、チップ情報のうちウェハ上でのチップ位置情報を例に採って説明したが、ロット番号、ウェハ番号および製造年月日に対しても同様に適用することは可能であり、これらについても適用することで、ユニークＩＤのユニーク性をさらに高めることができる。   In the above description, the chip position information on the wafer has been described as an example of the chip information. However, the same can be applied to the lot number, the wafer number, and the manufacturing date. By applying these also, the uniqueness of the unique ID can be further enhanced.

以上説明したように、本発明に係る実施の形態２のユニークＩＤにおいては、チップ情報の設定において、各情報の繰り上げ単位を１０進数表記で２n以外とすることで、１つのビットに対応するヒューズに不具合が発生した場合に、同一のチップ情報が存在することになる可能性を低くすることができ、ユニークＩＤのユニーク性をさらに高めることができる。 As described above, in the unique ID according to the second embodiment of the present invention, when setting the chip information, the carry unit of each information is set to other than 2 n in decimal notation, so that it corresponds to one bit. When a defect occurs in the fuse, the possibility that the same chip information exists can be reduced, and the uniqueness of the unique ID can be further enhanced.

＜実施の形態３＞
以上説明した本発明に係る実施の形態１および２においては、ユニークＩＤの構成について説明したが、本発明に係る実施の形態３としては、実施の形態１および２において説明したユニークＩＤの検証方法について説明する。 <Embodiment 3>
In Embodiments 1 and 2 according to the present invention described above, the configuration of the unique ID has been described. As Embodiment 3 according to the present invention, the unique ID verification method described in Embodiments 1 and 2 is used. Will be described.

図８は、図４を用いて説明したＳｏＣ１０００にテスタ４１０を接続した構成を示すブロック図である。   FIG. 8 is a block diagram showing a configuration in which a tester 410 is connected to the SoC 1000 described with reference to FIG.

図８に示すように、ＳｏＣ１０００をインターフェース部３００介してテスタ４１０に接続し、ＭＰＵ２００を介してヒューズボックス１００からユニークＩＤを読み出して検証を行う。   As shown in FIG. 8, the SoC 1000 is connected to the tester 410 via the interface unit 300, and the unique ID is read from the fuse box 100 via the MPU 200 for verification.

このとき、本発明に係る半導体装置のユニークＩＤにおいては、チップ情報とともにＣＲＣ演算の検査ビットを有しているので、テスタ４１０においては、ＣＲＣ演算の検査ビットを検証することで、ユニークＩＤ全体の検証を行うことができる。   At this time, since the unique ID of the semiconductor device according to the present invention has the check bit for CRC calculation together with the chip information, the tester 410 verifies the check bit for CRC calculation, thereby verifying the entire unique ID. Verification can be performed.

以下、本発明に係る半導体装置のユニークＩＤの検証方法について、図９に示すフローチャートを用いて説明する。   Hereinafter, a method for verifying a unique ID of a semiconductor device according to the present invention will be described with reference to a flowchart shown in FIG.

図９に示すように、まずステップＳ１１において、テスタ４１０からＳｏＣ１０００のインターフェース部３００を通してＭＰＵ２００に命令を与え、ヒューズボックス１００に実装されたユニークＩＤのデータを読み出してテスタ４１０に与える。   As shown in FIG. 9, first, in step S <b> 11, an instruction is given from the tester 410 to the MPU 200 through the interface unit 300 of the SoC 1000, and the unique ID data mounted in the fuse box 100 is read and given to the tester 410.

ここで、読み出されるユニークＩＤは、図１に示したようにＡ０〜Ａｎビットのデータで構成されている。   Here, the unique ID to be read is composed of data of A0 to An bits as shown in FIG.

次に、テスタ４１０において、ユニークＩＤのうち、Ａ０〜Ａｍビットに割り付けられたチップ情報に対してＣＲＣ演算を実行する（ステップＳ１２）。   Next, in the tester 410, CRC calculation is executed on the chip information assigned to the A0 to Am bits in the unique ID (step S12).

すなわち、テスタ４１０においては、ユニークＩＤを構成する検査ビットを算出するのに使用した生成多項式Ｇ（Ｘ）と同じものを有しており、Ａ０〜Ａｍビットのチップ情報に対してＣＲＣ演算を施す機能が備わっている。   That is, the tester 410 has the same generator polynomial G (X) used to calculate the check bits constituting the unique ID, and performs CRC calculation on the A0 to Am bit chip information. It has a function.

そして、ステップＳ１３において、当該生成多項式Ｇ（Ｘ）を用いてチップ情報に対してＣＲＣ演算を施すことで得られた余りの値と、ユニークＩＤのうち、Ａｍ＋１〜Ａｎビットに割り付けられた検査ビットとを比較し、両者が一致していれば検証対象のＳｏＣ１０００は、ユニークＩＤに不具合が存在しない良品であると判断する。一方、両者が一致しない場合は、検証対象のＳｏＣ１０００のユニークＩＤには不具合が存在していると判断する。   Then, in step S13, the remainder value obtained by performing CRC calculation on the chip information using the generator polynomial G (X) and the check bits assigned to Am + 1 to An bits among the unique IDs If the two match, the verification target SoC 1000 determines that the unique ID is a non-defective product. On the other hand, if the two do not match, it is determined that a defect exists in the unique ID of the SoC 1000 to be verified.

なお、上記説明においては図１に示したユニークＩＤを例としたが、図５および図６に示したユニークＩＤに対しても同様に検証可能である。   In the above description, the unique ID shown in FIG. 1 is taken as an example, but the unique ID shown in FIGS. 5 and 6 can be similarly verified.

また、当該生成多項式Ｇ（Ｘ）を用いてチップ情報に対してＣＲＣ演算することで得られた余りの値と、ユニークＩＤのうち、Ａｍ＋１〜Ａｎビットに割り付けられた検査ビットとを比較し、両者が一致していれば検証対象のＳｏＣ１０００は、ユニークＩＤに不具合が存在しない良品であると判断するとしたが、チップ情報およびＣＲＣ演算の検査ビットを含めた多項式を当該生成多項式Ｇ（Ｘ）で割り、その余りの値が０であれば良品であると判断することでもよい。   Further, the remainder value obtained by performing CRC operation on the chip information using the generator polynomial G (X) is compared with the check bits assigned to Am + 1 to An bits in the unique ID, If the two match, the SoC 1000 to be verified determines that the unique ID is a non-defective product, but the polynomial including the chip information and the check bit of the CRC calculation is represented by the generation polynomial G (X). It is also possible to determine that the product is non-defective if the remainder is 0.

以上説明したように、本発明に係る実施の形態３のユニークＩＤの検証方法によれば、テスタ４１０においてＣＲＣ演算の検査ビットを検証するだけで、ユニークＩＤ全体の検証を行うことができるので、各チップにおけるユニークＩＤの不具合発生の有無を容易に検証することができる。   As described above, according to the unique ID verification method of the third embodiment of the present invention, it is possible to verify the entire unique ID only by verifying the check bit of the CRC calculation in the tester 410. It is possible to easily verify whether or not a unique ID defect has occurred in each chip.

＜変形例＞
以上説明した本発明に係る実施の形態３において説明したユニークＩＤの検証方法では、ＳｏＣ１０００に接続した外部のテスタでユニークＩＤの検証を行う例を示したが、ユニークＩＤの検証をＳｏＣ１０００内のＭＰＵ２００で実行しても良い。 <Modification>
In the unique ID verification method described in the third embodiment of the present invention described above, an example in which the unique ID is verified by an external tester connected to the SoC 1000 has been described. However, the unique ID verification is performed by the MPU 200 in the SoC 1000. It may be executed with.

以下、本発明に係るユニークＩＤの検証方法の変形例について、図１０に示すフローチャートを用いて説明する。   Hereinafter, a modified example of the unique ID verification method according to the present invention will be described with reference to the flowchart shown in FIG.

図１０に示すように、まずステップＳ２１において、テスタ４１０からＳｏＣ１０００のインターフェース部３００を通してＭＰＵ２００に命令を与え、ヒューズボックス１００に実装されたユニークＩＤのデータを読み出す。そして、ＭＰＵ２００においてユニークＩＤのうち、Ａ０〜Ａｍビットに割り付けられたチップ情報に対してＣＲＣ演算を実行させる。   As shown in FIG. 10, first, in step S21, an instruction is given from the tester 410 to the MPU 200 through the interface unit 300 of the SoC 1000, and the data of the unique ID mounted in the fuse box 100 is read out. Then, the MPU 200 executes CRC calculation on the chip information allocated to the A0 to Am bits in the unique ID.

すなわち、ＭＰＵ２００においては、ユニークＩＤを構成する検査ビットを算出するのに使用した生成多項式Ｇ（Ｘ）と同じものを有しており、Ａ０〜Ａｍビットのチップ情報に対してＣＲＣ演算を施す機能が備わっている。   In other words, the MPU 200 has the same generator polynomial G (X) used for calculating the check bits constituting the unique ID, and performs a CRC operation on chip information of A0 to Am bits. Is equipped.

そして、ＭＰＵ２００において、当該生成多項式Ｇ（Ｘ）を用いてチップ情報に対してＣＲＣ演算することで得られた余りの値と、ユニークＩＤのうち、Ａｍ＋１〜Ａｎビットに割り付けられた検査ビットとを比較する（ステップＳ２２）。   Then, the MPU 200 uses the remainder value obtained by performing CRC calculation on the chip information using the generator polynomial G (X), and the check bits assigned to Am + 1 to An bits in the unique ID. Compare (step S22).

その後、ステップＳ２３において、テスタ４１０からＳｏＣ１０００のインターフェース部３００を通してＭＰＵ２００に命令を与え、ステップＳ２２おいて得られた比較結果の情報を読み出してテスタ４１０に与える。   Thereafter, in step S23, an instruction is given from the tester 410 to the MPU 200 through the interface unit 300 of the SoC 1000, and the information of the comparison result obtained in step S22 is read out and given to the tester 410.

テスタ４１０においては、比較結果が一致した旨の情報を得た場合は、検証対象のＳｏＣ１０００は、ユニークＩＤに不具合が存在しない良品であると判断し、比較結果が一致しない旨の情報を得た場合は、検証対象のＳｏＣ１０００のユニークＩＤには不具合が存在していると判断する。   In the tester 410, when information indicating that the comparison results match is obtained, the SoC 1000 to be verified determines that the unique ID is a non-defective product and information indicating that the comparison results do not match is obtained. In this case, it is determined that a defect exists in the unique ID of the SoC 1000 to be verified.

また、ＭＰＵ２００において当該生成多項式Ｇ（Ｘ）を用いてチップ情報に対してＣＲＣ演算することで得られた余りの値と、ユニークＩＤのうち、Ａｍ＋１〜Ａｎビットに割り付けられた検査ビットとの比較をし、テスタ４１０においてその比較結果が一致した旨の情報を得た場合、検証対象のＳｏＣ１０００は、ユニークＩＤに不具合が存在しない良品であると判断するとしたが、ＭＰＵ２００においてチップ情報およびＣＲＣ演算の検査ビットを含めた多項式を当該生成多項式Ｇ（Ｘ）で割り、その余りのちを０と比較し、テスタ４１０においてその比較結果が一致した旨の情報を得た場合、検証対象のＳｏＣ１０００は、ユニークＩＤに不具合が存在しない良品であると判断することでもよい。   Further, the MPU 200 compares the remainder value obtained by performing CRC calculation on the chip information using the generator polynomial G (X) and the check bits assigned to Am + 1 to An bits in the unique ID. When the tester 410 obtains information that the comparison results match, the verification target SoC 1000 determines that the unique ID has no defect, but the MPU 200 performs chip information and CRC calculation. When the polynomial including the check bit is divided by the generator polynomial G (X), the remainder is compared with 0, and the tester 410 obtains information that the comparison result matches, the verification target SoC 1000 is unique. It may be determined that the product is a non-defective product having no defect in the ID.

以上説明したユニークＩＤの検証方法の変形例においては、ＭＰＵ２００においてＣＲＣ演算の検査ビットを検証するだけで、ユニークＩＤ全体の検証を行うことができるので、各チップにおけるユニークＩＤの不具合発生の有無を容易に検証することができる。また、ＭＰＵ２００においてＣＲＣ演算の検査ビットを検証し、比較結果の情報のみをテスタ４１０に与えるので、実施の形態３において説明したユニークＩＤの検証方法に比べて、インターフェース部３００におけるテスト用のピン数が少なくて済むという利点もある。   In the modification of the unique ID verification method described above, the MPU 200 can verify the entire unique ID only by verifying the check bit of the CRC calculation. It can be easily verified. Further, since the MPU 200 verifies the check bit of the CRC calculation and gives only the information of the comparison result to the tester 410, the number of test pins in the interface unit 300 is larger than that of the unique ID verification method described in the third embodiment. There is also an advantage that less is required.

本発明に係る半導体装置のユニークＩＤの構成を説明する概念図である。It is a conceptual diagram explaining the structure of the unique ID of the semiconductor device which concerns on this invention. ユニークＩＤのＳｏＣ上への実装を説明する図である。It is a figure explaining mounting of unique ID on SoC. ヒューズボックスへのユニークＩＤの実装工程を説明する図である。It is a figure explaining the mounting process of unique ID to a fuse box. ユニークＩＤを実装したヒューズボックスを備えたＳｏＣの構成を説明するブロック図である。It is a block diagram explaining the structure of SoC provided with the fuse box which mounted unique ID. 本発明に係る半導体装置のユニークＩＤの変形例の構成を説明する概念図である。It is a conceptual diagram explaining the structure of the modification of the unique ID of the semiconductor device which concerns on this invention. 本発明に係る半導体装置のユニークＩＤの変形例の構成を説明する概念図である。It is a conceptual diagram explaining the structure of the modification of the unique ID of the semiconductor device which concerns on this invention. ウェハ上でのチップ位置の情報の設定例を表す図である。It is a figure showing the example of a setting of the information of the chip position on a wafer. ユニークＩＤの検証を行うための構成を説明するブロック図である。It is a block diagram explaining the structure for verifying unique ID. 本発明に係るユニークＩＤの検証方法を説明するフローチャートである。It is a flowchart explaining the verification method of the unique ID which concerns on this invention. 本発明に係るユニークＩＤの検証方法の変形例を説明するフローチャートである。It is a flowchart explaining the modification of the verification method of the unique ID which concerns on this invention.

Claims (6)

半導体装置に固有に設定された半導体装置のユニークＩＤであって、
前記半導体装置のユニークＩＤは、
前記半導体装置の製造時の情報を含んだ固有のチップ情報と、
前記チップ情報に対して巡回冗長検査演算を施して得られた検査ビットとを含む、半導体装置のユニークＩＤ。 A unique ID of the semiconductor device set uniquely for the semiconductor device,
The unique ID of the semiconductor device is
Unique chip information including information at the time of manufacturing the semiconductor device;
A unique ID of the semiconductor device, including a check bit obtained by performing a cyclic redundancy check operation on the chip information. 前記半導体装置は複数のヒューズを備え、
前記半導体装置のユニークＩＤは、
前記複数のヒューズに対して、切断状態および非切断状態を作り込むことで前記半導体装置に実装される、請求項１記載の半導体装置のユニークＩＤ。 The semiconductor device includes a plurality of fuses,
The unique ID of the semiconductor device is
The unique ID of the semiconductor device according to claim 1, wherein the semiconductor device is mounted on the semiconductor device by creating a cut state and a non-cut state for the plurality of fuses. 前記チップ情報は、
前記半導体装置の製造時のロット番号、前記半導体装置が形成されたウェハのウェハ番号、前記ウェハ上での前記半導体装置の位置を特定するチップ位置および製造年月日の少なくとも１つを含む、請求項２記載の半導体装置のユニークＩＤ。 The chip information is
At least one of a lot number at the time of manufacturing the semiconductor device, a wafer number of a wafer on which the semiconductor device is formed, a chip position specifying the position of the semiconductor device on the wafer, and a manufacturing date. Item 15. A unique ID of the semiconductor device according to Item 2. 前記チップ情報は、バイナリデータを規則的に繰り上げることで各情報を規定し、
前記繰り上げの単位は、１０進数表記で２n（ｎ＝０，１，２，・・）以外である、請求項３記載の半導体装置のユニークＩＤ。 The chip information defines each information by regularly moving binary data,
4. The semiconductor device unique ID according to claim 3, wherein the unit of the carry is other than 2n (n = 0, 1, 2,...) In decimal notation. 請求項１に記載された半導体装置のユニークＩＤを検証する方法であって、
(ａ)前記半導体装置に接続されたテスタに前記半導体装置のユニークＩＤを読み出すステップと、
(ｂ)前記テスタにおいて、前記半導体装置のユニークＩＤの前記チップ情報に対して前記巡回冗長検査演算を施すステップと、
(ｃ)前記巡回冗長検査演算で得られた余りの値と、前記半導体装置のユニークＩＤの検査ビットとを比較して、前記半導体装置のユニークＩＤの良否を判断するステップと、を備える半導体装置のユニークＩＤの検証方法。 A method for verifying a unique ID of a semiconductor device according to claim 1, comprising:
(a) reading a unique ID of the semiconductor device to a tester connected to the semiconductor device;
(b) performing the cyclic redundancy check operation on the chip information of the unique ID of the semiconductor device in the tester;
(c) comparing a remainder value obtained by the cyclic redundancy check operation with a check bit of the unique ID of the semiconductor device to determine whether the unique ID of the semiconductor device is good or bad. Unique ID verification method. 請求項１に記載された半導体装置のユニークＩＤを検証する方法であって、
前記半導体装置は内部に演算処理部を備え、
(ａ)前記半導体装置に接続されたテスタから前記演算処理部に指示を与えて、前記半導体装置のユニークＩＤの前記チップ情報に対して前記巡回冗長検査演算を施すステップと、
(ｂ)前記巡回冗長検査演算で得られた余りの値と、前記半導体装置のユニークＩＤの検査ビットとを比較するステップと、
(ｃ)前記比較結果の情報を前記テスタに読み出して、前記半導体装置のユニークＩＤの良否を判断するステップと、を備える半導体装置のユニークＩＤの検証方法。
A method for verifying a unique ID of a semiconductor device according to claim 1, comprising:
The semiconductor device includes an arithmetic processing unit therein,
(a) giving an instruction to the arithmetic processing unit from a tester connected to the semiconductor device, and performing the cyclic redundancy check operation on the chip information of the unique ID of the semiconductor device;
(b) comparing a remainder value obtained by the cyclic redundancy check operation with a check bit of the unique ID of the semiconductor device;
(c) reading the information of the comparison result to the tester and determining whether the unique ID of the semiconductor device is good or bad.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019215724A (en) * 2018-06-13 2019-12-19 ラピスセミコンダクタ株式会社 Semiconductor device
US10971237B2 (en) 2018-06-13 2021-04-06 Lapis Semiconductor Co., Ltd. Semiconductor device
JP7141858B2 (en) 2018-06-13 2022-09-26 ラピスセミコンダクタ株式会社 semiconductor equipment

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