JP2008009450A - Driving circuit and driving method of liquid crystal display device - Google Patents

Driving circuit and driving method of liquid crystal display device Download PDF

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Norio Ozawa
徳郎 小澤
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Seiko Epson Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce power consumption by reducing a voltage amplitude of a data signal Sj supplied to a data line 114. <P>SOLUTION: When a scan signal Ysi supplied to a scan line 112 is set to a high (H) level, the data signal Sj having a voltage corresponding to a gradation and a write polarity is applied to the data line 114. As a TFT 116 is turned on, electric charges corresponding to the voltage of the data signal Sj are accumulated in a liquid crystal capacitor C<SB>LC</SB>and a storage capacitor C<SB>stg</SB>. Then, when the scan signal Ysi is set to a low (L) level to turn off the TFT 116 and a voltage in the other end of the storage capacitor C<SB>stg</SB>is raised from a low level-side capacitor voltage Vst(-) to a high level-side capacitor voltage Vst(+), charges corresponding to the rise are distributed to the liquid crystal capacitor C<SB>LC</SB>. Thus, a voltage effective value applied to the liquid crystal capacitor C<SB>LC</SB>can be made to correspond to the voltage amplitude of the data signal Sj or higher. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、データ線への電圧振幅を縮小して低消費電力化を図った液晶表示装置、駆動回路、駆動方法および電子機器に関する。   The present invention relates to a liquid crystal display device, a driving circuit, a driving method, and an electronic apparatus that reduce power consumption by reducing a voltage amplitude to a data line.

近年、液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器や壁掛けテレビなどの電子機器に広く用いられている。このような液晶表示装置は、駆動方式等に様々な型に分類することができるが、画素をスイッチング素子により駆動するアクティブマトリクス型液晶表示装置は、次のような構成となっている。
すなわち、アクティブマトリクス型液晶表示装置は、マトリクス状に配列した画素電極や、この画素電極に接続されたスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との間に挟持された液晶とから構成されている。 In recent years, liquid crystal display devices are widely used in various information processing devices and electronic devices such as wall-mounted televisions as display devices that replace cathode ray tubes (CRT). Such a liquid crystal display device can be classified into various types such as a driving method, but an active matrix liquid crystal display device in which pixels are driven by a switching element has the following configuration.
That is, an active matrix liquid crystal display device includes a pixel substrate arranged in a matrix, an element substrate provided with a switching element connected to the pixel electrode, and a counter substrate on which a counter electrode facing the pixel electrode is formed. And a liquid crystal sandwiched between these two substrates.

このような構成において、走査線にオン電圧が印加されると、当該走査線に接続されたスイッチング素子が導通状態になる。この導通状態の際に、データ線を介して画素電極に対し階調（濃度）に応じた電圧信号が印加されると、当該画素電極および対向電極の間に液晶が挟持された液晶容量に、当該電圧信号に応じた電荷が蓄積される。そして、電荷蓄積後、走査線にオフ電圧が印加されて、スイッチング素子が非導通状態になっても、当該液晶容量における電荷の蓄積は、液晶容量自身の容量性や、これに併設される蓄積容量などによって維持される。
このように、各スイッチング素子を駆動し、蓄積させる電荷量を階調に応じて制御すると、液晶の配向状態が変化する。このため、画素毎に階調が変化する結果、所定の表示が可能となる。 In such a configuration, when an on-voltage is applied to a scan line, the switching element connected to the scan line is turned on. When a voltage signal corresponding to the gradation (density) is applied to the pixel electrode through the data line in this conductive state, the liquid crystal capacitance in which the liquid crystal is sandwiched between the pixel electrode and the counter electrode is Charges corresponding to the voltage signal are accumulated. After charge accumulation, even when an off-voltage is applied to the scanning line and the switching element becomes non-conductive, charge accumulation in the liquid crystal capacitor is related to the capacitance of the liquid crystal capacitor itself or the storage attached to it. Maintained by capacity.
In this way, when each switching element is driven and the amount of charge to be stored is controlled according to the gradation, the alignment state of the liquid crystal changes. For this reason, as a result of the gradation changing for each pixel, a predetermined display becomes possible.

また近年では、画素の階調を指示する階調データをアナログ信号に変換するＤ／Ａ変換器を、データ線毎に設ける構成が提案されている。この構成によれば、データ線に出力される直前まで、画像データがディジタルにて処理されるので、アナログ回路の特性不均一等による表示品位の低下が防止されて、高品位な表示が可能になる。   In recent years, a configuration has been proposed in which a D / A converter that converts gradation data indicating the gradation of a pixel into an analog signal is provided for each data line. According to this configuration, the image data is processed digitally until it is output to the data line, so that the display quality is prevented from deteriorating due to non-uniform characteristics of the analog circuit and high-quality display is possible. Become.

ところで、階調表示を行う場合、画素電極には、最小階調に対応する電圧から最大階調に対応する電圧までの範囲を、正極性と負極性との２通りに分けて印加する必要がある。このため、画素電極に印加する必要のある電圧の最小値と最大値との振幅は、ＣＭＯＳ回路等における論理レベルの振幅を越えるほどに大きくなる。   By the way, when performing gradation display, it is necessary to apply to the pixel electrode a range from a voltage corresponding to the minimum gradation to a voltage corresponding to the maximum gradation in two ways of positive polarity and negative polarity. is there. For this reason, the amplitude between the minimum value and the maximum value of the voltage that needs to be applied to the pixel electrode increases to exceed the logic level amplitude in a CMOS circuit or the like.

しかしながら、画素電極に印加すべき電圧の振幅が大きくなると、データ線に供給すべき電圧の振幅も必然的に大きくなる。そして、データ線に供給すべき電圧の振幅が大きくなると、データ線に寄生する容量によって無駄に電力が消費される結果、液晶表示装置に対して一般的に要求される低消費電力化とは、大きく逆行することになる。   However, when the amplitude of the voltage to be applied to the pixel electrode increases, the amplitude of the voltage to be supplied to the data line inevitably increases. As the amplitude of the voltage to be supplied to the data line increases, power is wasted due to the parasitic capacitance of the data line, and as a result, low power consumption generally required for a liquid crystal display device is It will greatly go backwards.

また、データ線への電圧振幅が大きいと、Ｄ／Ａ変換器が出力すべき電圧振幅も大きくする必要がある。このため、Ｄ／Ａ変換器の構成が大規模化する、または、Ｄ／Ａ変換器の出力電圧を拡大するレベルシフタが別途必要となる、といった問題もあった。   Further, if the voltage amplitude to the data line is large, it is necessary to increase the voltage amplitude to be output by the D / A converter. For this reason, there has been a problem that the configuration of the D / A converter is enlarged or a level shifter for expanding the output voltage of the D / A converter is separately required.

本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、各種の信号線、特にデータ線に印加される電圧振幅を小さく抑えることによって低消費電力化を図った液晶表示装置、駆動回路、駆動方法および電子機器を提供することにある。   The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a liquid crystal display with low power consumption by suppressing the voltage amplitude applied to various signal lines, particularly data lines. An object is to provide an apparatus, a driving circuit, a driving method, and an electronic apparatus.

上記目的を達成するために、本件第１発明に係る液晶表示装置にあっては、オン電圧が印加された後にオフ電圧が印加される走査線と、対向電極と画素電極とによって液晶が挟持された液晶容量と、前記走査線にオン電圧が印加された場合に、階調を指示する階調データに対応し、かつ、前記液晶容量への書込極性に対応した電圧を、データ線に印加するＤ／Ａ変換器と、前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、一端が前記画素電極に接続される一方、前記走査線にオン電圧が印加された期間における書込極性が正極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、他端の電位が高位にシフトし、前記走査線にオン電圧が印加された期間における書込極性が負極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、他端の電位が低位にシフトする蓄積容量とを具備する構成を特徴としている。
この構成によれば、走査線にオン電圧が印加されると、当該走査線に接続されたスイッチング素子がオンする結果、液晶容量および蓄積電極には、データ線への印加電圧に応じた電荷が蓄積される。この後、スイッチング素子がオフすると、蓄積容量における他端の電圧がシフトするので、その分、蓄積容量における一端の電圧が持ち上げられる（または持ち下げられる）。と同時に、持ち上げられた（または持ち下げられた）分の電荷が、液晶容量に分配されるので、液晶容量には、データ線への印加電圧以上（または以下）に対応する電圧実効値が印加されることになる。換言すれば、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅が小さく抑えられる。このため、データ線に寄生する容量によって無駄に消費される電力が抑えられるので、低消費電力化を図ることが可能となる。さらに、Ｄ／Ａ変換器の大規模化が防止され、または、Ｄ／Ａ変換器の出力電圧を拡大するレベルシフタが不要となるので、データ線のピッチを狭くでき、その分、高精細化を図ることが可能となる。 In order to achieve the above object, in the liquid crystal display device according to the first invention, the liquid crystal is sandwiched between the scanning line to which the off voltage is applied after the on voltage is applied, the counter electrode, and the pixel electrode. When a turn-on voltage is applied to the liquid crystal capacitor and the scanning line, a voltage corresponding to the gradation data indicating the gradation and corresponding to the writing polarity to the liquid crystal capacitor is applied to the data line. And a switching element that is interposed between the data line and the pixel electrode and is turned on when an on-voltage is applied to the scanning line, and turned off when an off-voltage is applied. If one end is connected to the pixel electrode and the writing polarity during the period when the on-voltage is applied to the scanning line corresponds to positive polarity writing, the scanning line has an off-voltage. When applied, the potential at the other end If the write polarity during the period when the on-voltage is applied to the scanning line corresponds to negative polarity writing, the potential at the other end when the off-voltage is applied to the scanning line. And a storage capacitor that shifts to a low level.
According to this configuration, when a turn-on voltage is applied to the scanning line, the switching element connected to the scanning line is turned on. As a result, the liquid crystal capacitor and the storage electrode are charged according to the voltage applied to the data line. Accumulated. Thereafter, when the switching element is turned off, the voltage at the other end of the storage capacitor is shifted, and accordingly, the voltage at one end of the storage capacitor is raised (or lowered). At the same time, the lifted (or lifted) charge is distributed to the liquid crystal capacitor, so that the effective voltage value corresponding to the voltage applied to the data line is applied to the liquid crystal capacitor. Will be. In other words, the voltage amplitude of the voltage signal applied to the data line can be suppressed smaller than the voltage amplitude applied to the pixel electrode. For this reason, the power consumed unnecessarily by the capacitance parasitic on the data line can be suppressed, so that the power consumption can be reduced. Furthermore, since the D / A converter is prevented from being scaled up or a level shifter that increases the output voltage of the D / A converter is not required, the pitch of the data lines can be narrowed, and higher definition can be achieved accordingly. It becomes possible to plan.

ここで、第１発明において、前記書込極性が、正極性書込または負極性書込のいずれか一方である場合に、プリセット期間では、第１の電圧が給電されるとともに、前記プリセット期間後のセット期間では、前記第１の電圧よりも高位の第２の電圧が給電される第１の給電線と、前記プリセット期間では、前記第２の電圧よりも高位の第３の電圧が給電されるとともに、前記セット期間では、前記第３の電圧よりも低位であって、前記第２の電圧よりも高位である第４の電圧が給電される第２の給電線と、前記プリセット期間では、前記第１または第２の給電線のいずれか一方を選択する一方、前記セット期間では、前記第１または第２の給電線のいずれか他方を選択するセレクタとを備え、前記Ｄ／Ａ変換器は、前記プリセット期間および前記セット期間において、前記セレクタによりそれぞれ選択された電圧を用いて、前記データ線への印加電圧を生成する構成が好ましい。
Ｄ／Ａ変換器が、プリセット期間に第１の電圧を用いる場合には、セット期間に第４の電圧を用いる一方、プリセット期間に第３の電圧を用いる場合には、セット期間に第２の電圧を用いる構成であれば、単純には、第１および第４の電圧を、ある１本の給電線を介して給電する一方、第３および第２の電圧を、別の１本の給電線を介して給電する構成が考えられる。
しかしながら、このような構成では、２本の給電線における電圧振幅がともに大きくなり、このため、該給電線に寄生する容量によって無駄に電力が消費されてしまう。
そこで、プリセット期間からセット期間に移行する際、セレクタによって、第１または第２の給電線の一方から他方に給電を切り替える構成にすると、両給電線における電圧の遷移が小さく抑えられて、その分、さらなる低消費電力化が可能となる。 Here, in the first invention, when the writing polarity is either positive polarity writing or negative polarity writing, the first voltage is supplied in the preset period, and after the preset period. In the set period, the first power supply line to which the second voltage higher than the first voltage is supplied, and in the preset period, the third voltage higher than the second voltage is supplied. In the set period, in the preset period, the second power supply line to which a fourth voltage that is lower than the third voltage and higher than the second voltage is supplied, and in the preset period, A selector that selects one of the first and second feed lines, and a selector that selects the other of the first and second feed lines in the set period; and the D / A converter Is the preset period and In serial set period, using the voltage selected respectively by the selector configured to generate a voltage applied to the data line is preferred.
When the D / A converter uses the first voltage during the preset period, the fourth voltage is used during the set period, while when the third voltage is used during the preset period, the second voltage during the set period. If it is the structure using a voltage, while supplying the 1st and 4th voltage via one certain electric power feeding line simply, while supplying the 3rd and 2nd voltage to another one electric power feeding line A configuration in which power is supplied through the cable is conceivable.
However, in such a configuration, the voltage amplitudes of the two power supply lines both increase, and therefore, power is wasted due to the parasitic capacitance of the power supply lines.
Accordingly, when the selector is switched from the preset period to the set period, the selector switches the power supply from one of the first or second power supply lines to the other, so that the voltage transition in both power supply lines can be kept small. Further reduction in power consumption is possible.

さらに、セレクタによって第１または第２の給電線の一方から他方に給電を切り替える構成においては、前記書込極性が、正極性書込または負極性書込のいずれか他方である場合に、前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第５の電圧よりも高位の第６の電圧が給電される一方、前記第２の給電線には、前記プリセット期間において、前記第６の電圧よりも高位の第７の電圧が給電されるとともに、前記セット期間では、前記第７の電圧よりも低位であって、前記第６の電圧よりも高位である第８の電圧が給電される構成も好ましい。この構成では、プリセット期間からセット期間に移行する際だけでなく、液晶容量への書込極性が、正極性書込または負極性書込のいずれか一方から他方に移行する際にも、両給電線における電圧の遷移が小さく抑えられる。   Further, in the configuration in which the selector switches the power supply from one of the first or second power supply lines to the other, when the write polarity is either the positive polarity write or the negative polarity write, the first The first power supply line is supplied with the fifth voltage in the preset period, and is supplied with a sixth voltage higher than the fifth voltage in the set period, while the second power supply line In the preset period, a seventh voltage higher than the sixth voltage is supplied, and in the set period, the seventh voltage is lower than the seventh voltage and is higher than the sixth voltage. It is also preferable that the eighth voltage, which is higher, is fed. In this configuration, not only when shifting from the preset period to the set period, but also when the polarity of writing to the liquid crystal capacitor shifts from one of positive polarity writing or negative polarity writing to the other. The voltage transition in the electric wire is kept small.

また、第１の発明におけるＤ／Ａ変換器は、前記書込極性が正極性書込または負極性書込のいずれか一方である場合に、前記階調データの上位ビット応じて、第１または第３の電圧のいずれか一方を、プリセット期間において前記データ線に印加する第１のスイッチと、前記階調データの上位ビットを除いた下位ビットに対応する容量値を有する容量であって、前記データ線に前記第１の電圧が印加されたのであれば、前記第１の電圧よりも高位の第４の電圧が一端に印加される一方、前記データ線に前記第３の電圧が印加されたのであれば、前記第３の電圧よりも低位の第２の電圧が一端に印加され、その他端が、前記プリセット期間の後のセット期間において前記データ線に接続される容量とを含む構成が好ましい。
この構成では、プリセット期間において、階調データの上位ビットに応じて第１または第３の電圧が、第１のスイッチによってデータ線に印加されると、当該印加電圧に応じた電荷がデータ線の寄生容量に蓄積される。次に、セット期間において、階調データの下位ビットに応じた容量であって、一端に第４または第２の電圧が印加された容量の他端がデータ線に接続されると、容量に蓄積された電荷がデータ線の寄生容量に、あるいは逆に、データ線の寄生容量に蓄積された電荷が容量に、移動して均等化される。これにより、データ線には、階調ビットに応じた電圧が印加されることになる。すなわち、この構成では、Ｄ／Ａ変換する際に、データ線の寄生容量が積極的に用いられるので、その分、構成の簡略化が図られることになる。 The D / A converter according to the first aspect of the present invention may be configured so that when the writing polarity is either positive polarity writing or negative polarity writing, the first or A first switch that applies any one of the third voltages to the data line in a preset period; and a capacitor having a capacitance value corresponding to a lower bit excluding an upper bit of the gradation data, If the first voltage is applied to the data line, a fourth voltage higher than the first voltage is applied to one end, while the third voltage is applied to the data line. In this case, it is preferable that the second voltage lower than the third voltage is applied to one end, and the other end includes a capacitor connected to the data line in the set period after the preset period. .
In this configuration, when the first or third voltage is applied to the data line by the first switch in accordance with the upper bit of the gradation data in the preset period, the charge corresponding to the applied voltage is applied to the data line. Accumulated in parasitic capacitance. Next, in the set period, when the other end of the capacitor having the fourth or second voltage applied to one end is connected to the data line, the capacitor is stored in the capacitor. The charges accumulated in the parasitic capacitance of the data line, or conversely, the charges accumulated in the parasitic capacitance of the data line move to the capacitance and are equalized. As a result, a voltage corresponding to the gradation bit is applied to the data line. That is, in this configuration, the parasitic capacitance of the data line is positively used when performing D / A conversion, so that the configuration can be simplified correspondingly.

ここで、Ｄ／Ａ変換器における容量は、前記下位ビットの重みに対応するビット容量と、前記ビット容量に対応して設けられるとともに、前記下位ビットにしたがってオンまたはオフする第２のスイッチとからなる態様が考えられる。この態様によれば、前記階調データの下位ビットに対応する容量値の容量を簡易に構成することができる。   Here, the capacity in the D / A converter is determined from a bit capacity corresponding to the weight of the lower bit and a second switch which is provided corresponding to the bit capacity and is turned on or off according to the lower bit. An embodiment is conceivable. According to this aspect, the capacity of the capacity value corresponding to the lower bits of the gradation data can be easily configured.

さて、第１のスイッチと容量とを含むＤ／Ａ変換器が、プリセット期間に第１の電圧を用いる場合には、セット期間に第４の電圧を用いる一方、プリセット期間に第３の電圧を用いる場合には、セット期間に第２の電圧を用いる構成であれば、単純には、第１および第４の電圧を、ある１本の給電線を介して給電する一方、第３および第２の電圧を、別の１本の給電線を介して給電する構成が考えられる。
しかしながら、このような構成では、２本の給電線における電圧振幅がともに大きくなり、このため、該給電線に寄生する容量によって無駄に電力が消費されてしまう。
そこで、Ｄ／Ａ変換器が第１のスイッチと容量とを含む構成にあっては、前記プリセット期間では、前記第１の電圧が給電されるとともに、前記セット期間では、前記第２の電圧が給電される第１の給電線と、前記プリセット期間では、前記第３の電圧が給電されるとともに、前記セット期間では、前記第４の電圧が給電される第２の給電線と、前記プリセット期間では、前記第１または第２の給電線のいずれか一方を、前記上位ビットに応じて選択し、選択した給電線に給電されている電圧を前記第１のスイッチの入力端に供給するとともに、前記セット期間では、前記第１または第２の給電線のいずれか他方を選択し、選択した給電線に給電された電圧を前記容量の一端に供給するセレクタとを備える構成が好ましい。
この構成では、プリセット期間からセット期間に移行する際、セレクタによって、第１または第２の給電線の一方から他方に給電が切り替えられるので、両給電線における電圧の遷移が小さく抑えられる。このため、さらなる低消費電力化が可能となる。 When the D / A converter including the first switch and the capacitor uses the first voltage during the preset period, the fourth voltage is used during the set period, while the third voltage is applied during the preset period. When used, if the second voltage is used in the set period, the first and fourth voltages are simply supplied via a single power supply line, while the third and second voltages are supplied. A configuration is conceivable in which the above voltage is fed through another feeding line.
However, in such a configuration, the voltage amplitudes of the two power supply lines both increase, and therefore, power is wasted due to the parasitic capacitance of the power supply lines.
Therefore, in the configuration in which the D / A converter includes the first switch and the capacitor, the first voltage is supplied in the preset period, and the second voltage is supplied in the set period. In the preset period, the third voltage is supplied in the preset period, and in the set period, the second supply line is supplied with the fourth voltage, and in the preset period. Then, either one of the first or second power supply line is selected according to the upper bit, and the voltage supplied to the selected power supply line is supplied to the input terminal of the first switch, It is preferable that the setting period includes a selector that selects one of the first and second power supply lines and supplies a voltage supplied to the selected power supply line to one end of the capacitor.
In this configuration, when the transition from the preset period to the set period is performed, the selector switches the power supply from one of the first or second power supply lines to the other, so that the voltage transition in both power supply lines is suppressed to a small level. For this reason, it is possible to further reduce power consumption.

また、Ｄ／Ａ変換器において、前記書込極性が正極性書込または負極性書込のいずれか他方である場合に、前記第１のスイッチは、前記階調データの上位ビット応じて、第５または第７の電圧のいずれか一方を、プリセット期間において前記データ線に印加し、前記容量の一端には、前記データ線に前記第５の電圧が印加されたのであれば、前記第５の電圧よりも高位の第８の電圧が一端に印加される一方、前記データ線に前記第７の電圧が印加されたのであれば、前記第７の電圧よりも低位の第６の電圧が一端に印加される構成が好ましい。
この構成によれば、プリセット期間およびセット期間における印加電圧を変更するのみによって、液晶容量への書込極性に対応した電圧を生成することが可能となる。 Further, in the D / A converter, when the write polarity is either the positive polarity write or the negative polarity write, the first switch determines whether the first switch corresponds to the upper bit of the gradation data. If either one of the fifth voltage and the seventh voltage is applied to the data line in a preset period, and the fifth voltage is applied to the data line at one end of the capacitor, the fifth voltage An eighth voltage higher than the voltage is applied to one end, and if the seventh voltage is applied to the data line, a sixth voltage lower than the seventh voltage is applied to the one end. An applied configuration is preferred.
According to this configuration, it is possible to generate a voltage corresponding to the writing polarity to the liquid crystal capacitor only by changing the applied voltage in the preset period and the set period.

さらに、Ｄ／Ａ変換器が、プリセット期間およびセット期間における印加電圧を変更することによって、液晶容量への書込極性に対応した電圧を生成する構成である場合、前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第６の電圧が給電される一方、前記第２の給電線には、前記プリセット期間において、前記第７の電圧が給電されるとともに、前記セット期間では、前記第８の電圧が給電される構成が好ましい。この構成では、プリセット期間からセット期間に移行する際だけでなく、液晶容量への書込極性が、正極性書込または負極性書込のいずれか一方から他方に移行する際にも、両給電線における電圧の遷移が小さく抑えられる。   Further, when the D / A converter is configured to generate a voltage corresponding to the writing polarity to the liquid crystal capacitor by changing the applied voltage in the preset period and the set period, the first feeder line includes The fifth voltage is supplied during the preset period and the sixth voltage is supplied during the set period, while the second voltage is supplied to the second supply line during the preset period. A configuration is preferred in which power is supplied and the eighth voltage is supplied in the set period. In this configuration, not only when shifting from the preset period to the set period, but also when the polarity of writing to the liquid crystal capacitor shifts from one of positive polarity writing or negative polarity writing to the other. The voltage transition in the electric wire is kept small.

一方、第１発明において、液晶容量に対して蓄積容量が十分に大きいのであれば、蓄積容量における他端のシフト分がそのまま液晶容量に印加されるとみなすことができる。ただし、実際には、蓄積容量を液晶容量よりも数倍程度とするのが限界であるので、蓄積容量における他端の電圧シフト分が圧縮されて、液晶容量に印加されることになるが、前記液晶容量に対する前記蓄積容量の容量比率は、４以上であれば、電圧振幅の減少分も約２０％弱と少なくて済み、レイアウト的にも現実的である。   On the other hand, in the first invention, if the storage capacity is sufficiently larger than the liquid crystal capacity, it can be considered that the shift of the other end of the storage capacity is directly applied to the liquid crystal capacity. However, in practice, since it is the limit that the storage capacity is several times the liquid crystal capacity, the voltage shift at the other end of the storage capacity is compressed and applied to the liquid crystal capacity. If the capacity ratio of the storage capacitor to the liquid crystal capacitor is 4 or more, the decrease in voltage amplitude can be as small as about 20%, which is realistic in terms of layout.

また、第１発明において、前記蓄積容量の他端は、容量線を介して行毎に共通接続される構成が好ましい。この構成によれば、液晶容量を、走査線毎の反転（行反転）や垂直走査期間毎の反転（フレーム反転）等することが可能となる。   In the first invention, it is preferable that the other end of the storage capacitor is commonly connected to each row via a capacitor line. According to this configuration, the liquid crystal capacitance can be inverted for each scanning line (row inversion), inverted for each vertical scanning period (frame inversion), and the like.

さらに、本発明における電子機器は、上記液晶表示装置を備えるので、低消費電力化を図ることが可能になる。なお、このような電子機器としては、画像を拡大投射するプロジェクタのほか、パーソナルコンピュータや、携帯電話などが挙げられる。   Furthermore, since the electronic device according to the present invention includes the liquid crystal display device, it is possible to reduce power consumption. Examples of such an electronic device include a personal computer and a mobile phone in addition to a projector that enlarges and projects an image.

なお、上記第１発明は、液晶表示装置の駆動回路としても実現することができる。すなわち、本件第２発明に係る液晶表示装置の駆動回路にあっては、走査線とデータ線との交差に対応して設けられるとともに、対向電極と画素電極とによって液晶が挟持された液晶容量と、前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、一端が前記画素電極に接続された蓄積容量とを備える液晶表示装置を駆動するに際し、前記走査線に前記オン電圧を印加した後に、前記オフ電圧を印加する走査線駆動回路と、前記走査線駆動回路によって、前記走査線にオン電圧が印加された場合に、階調を指示する階調データに対応した電圧であって、かつ、前記液晶容量への書込極性に対応した電圧をデータ線に印加するＤ／Ａ変換器と、前記走査線にオン電圧が印加された場合に、前記データ線に印加された電圧が正極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、前記蓄積容量における他端の電位を高位にシフトさせる一方、前記走査線にオン電圧が印加された場合に、前記データ線に印加された電圧が負極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、前記蓄積容量における他端の電位を低位にシフトさせる蓄積容量駆動回路とを具備する構成を特徴としている。
この構成によれば、上記第１発明と同様に、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅を小さく抑えることができるので、低消費電力化を図ることが可能になる上に、データ線の狭ピッチ化ができるので、高精細化を図ることが可能となる。 The first invention can also be realized as a drive circuit for a liquid crystal display device. That is, in the driving circuit of the liquid crystal display device according to the second aspect of the present invention, there is provided a liquid crystal capacitor provided corresponding to the intersection of the scanning line and the data line and having the liquid crystal sandwiched between the counter electrode and the pixel electrode. A switching element interposed between the data line and the pixel electrode and turned on when an on-voltage is applied to the scanning line, and turned off when an off-voltage is applied; and one end of the pixel electrode When driving a liquid crystal display device including a storage capacitor connected to the scanning line, the scanning line driving circuit applies the off voltage after applying the on voltage to the scanning line, and the scanning line driving circuit performs the scanning. D / A for applying to the data line a voltage corresponding to the gradation data designating the gradation and corresponding to the writing polarity to the liquid crystal capacitor when the ON voltage is applied to the line converter When the on-voltage is applied to the scanning line and the voltage applied to the data line corresponds to positive writing, when the off-voltage is applied to the scanning line, If the on-voltage is applied to the scanning line while the potential at the other end of the storage capacitor is shifted to a high level, the voltage applied to the data line corresponds to negative writing. And a storage capacitor driving circuit that shifts the potential of the other end of the storage capacitor to a low level when an off voltage is applied to the scanning line.
According to this configuration, similarly to the first aspect of the invention, the voltage amplitude of the voltage signal applied to the data line can be suppressed smaller than the voltage amplitude applied to the pixel electrode, thereby reducing power consumption. In addition, the pitch of the data lines can be reduced, so that high definition can be achieved.

さらに、上記第１発明は、液晶表示装置の駆動方法としても実現することができる。すなわち、本件第３発明に係る液晶表示装置の駆動方法にあっては、走査線とデータ線との交差に対応して設けられるとともに、対向電極と画素電極とによって液晶が挟持された液晶容量と、前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、一端が前記画素電極に接続された蓄積容量とを備える液晶表示装置を駆動するに際し、前記走査線にオン電圧を印加し、階調を指示する階調データに対応した電圧であって、かつ、前記液晶容量への書込極性に対応した電圧を、前記データ線に印加し、前記走査線にオフ電圧を印加し、前記データ線への印加電圧を正極性書込に対応させたならば、前記蓄積容量における他端の電位を高位にシフトさせる一方、負極性書込に対応させたならば、前記走査線にオフ電圧を印加したときに、前記蓄積容量における他端の電位を低位にシフトさせる方法を特徴としている。
この方法によれば、上記第１および第２発明と同様に、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅を小さく抑えることができるので、低消費電力化を図ることが可能になる上に、データ線の狭ピッチ化ができるので、高精細化を図ることが可能となる。 Furthermore, the first invention can be realized as a driving method of a liquid crystal display device. That is, in the driving method of the liquid crystal display device according to the third aspect of the present invention, the liquid crystal capacitance provided corresponding to the intersection of the scanning line and the data line, and the liquid crystal sandwiched between the counter electrode and the pixel electrode, A switching element interposed between the data line and the pixel electrode and turned on when an on-voltage is applied to the scanning line, and turned off when an off-voltage is applied; and one end of the pixel electrode When driving a liquid crystal display device having a storage capacitor connected to the voltage, the on-voltage is applied to the scanning line, and the voltage corresponds to the gradation data indicating the gradation, and the liquid crystal display If a voltage corresponding to the writing polarity is applied to the data line, an off-voltage is applied to the scanning line, and the applied voltage to the data line corresponds to positive polarity writing, Increase the potential at the edge While to shift, if made to correspond to the negative polarity writing, when the off voltage is applied to the scanning lines, it features a method of shifting the other end of the potential of the storage capacitance low.
According to this method, similarly to the first and second inventions, the voltage amplitude of the voltage signal applied to the data line can be suppressed smaller than the voltage amplitude applied to the pixel electrode. In addition, the pitch of the data lines can be narrowed, so that high definition can be achieved.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜１：実施形態＞
図１（ａ）は、この実施形態に係る液晶表示装置の構成を示す斜視図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ'線の断面図である。
これらの図に示されるように、液晶表示装置１００は、各種素子や画素電極１１８等が形成された素子基板１０１と、対向電極１０８等が形成された対向基板１０２とが、スペーサ１０３を含むシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に例えばＴＮ（Twisted Nematic）型の液晶１０５が封入された構成となっている。 <1: Embodiment>
FIG. 1A is a perspective view showing the configuration of the liquid crystal display device according to this embodiment, and FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG.
As shown in these drawings, the liquid crystal display device 100 includes a device substrate 101 on which various elements and pixel electrodes 118 are formed, and a counter substrate 102 on which a counter electrode 108 and the like are formed. The material 104 is bonded so that the electrode forming surfaces face each other while maintaining a certain gap, and for example, a TN (Twisted Nematic) type liquid crystal 105 is sealed in the gap.

この実施形態では、素子基板１０１として、ガラスや、半導体、石英などの透明基板が用いられるが、不透明な基板を用いても良い。ただし、素子基板１０１に不透明な基板を用いる場合には、透過型ではなく反射型として用いる必要がある。また、シール材１０４は、対向基板１０２の周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。   In this embodiment, a transparent substrate such as glass, semiconductor, or quartz is used as the element substrate 101, but an opaque substrate may be used. However, when an opaque substrate is used as the element substrate 101, it is necessary to use a reflective type instead of a transmissive type. Further, the sealant 104 is formed along the periphery of the counter substrate 102, but a part of the sealant 104 is opened to enclose the liquid crystal 105. For this reason, after the liquid crystal 105 is sealed, the opening is sealed with the sealing material 106.

次に、素子基板１０１の対向面であって、シール材１０４の外側一辺に位置する領域１５０ａには、データ線を駆動するための回路（詳細については後述する）が形成されている。さらに、この一辺の外周部分には、複数の実装端子１０７が形成されて、外部回路から各種信号を入力する構成となっている。   Next, a circuit (details will be described later) for driving the data lines is formed in a region 150 a located on the opposite surface of the element substrate 101 and on the outer side of the sealing material 104. Further, a plurality of mounting terminals 107 are formed on the outer peripheral portion of this side, and various signals are input from an external circuit.

また、この一辺に隣接する２辺に位置する領域１３０ａには、それぞれ走査線や容量線などを駆動するため回路（詳細については後述する）が形成されて、行（Ｘ）方向の両側から駆動する構成となっている。また、残りの一辺には、２個の領域１３０ａに形成される回路において共用される配線（図示省略）などが設けられる。
なお、行方向に供給される信号の遅延が問題にならないのであれば、これらの信号を出力する回路を片側１個の領域１３０ａのみに形成する構成でも良い。 Further, circuits (details will be described later) for driving scanning lines, capacitance lines, etc. are formed in the regions 130a located on two sides adjacent to one side, and are driven from both sides in the row (X) direction. It is the composition to do. The remaining one side is provided with wiring (not shown) that is shared in the circuits formed in the two regions 130a.
Note that if the delay of signals supplied in the row direction is not a problem, a circuit for outputting these signals may be formed only in one region 130a on one side.

一方、対向基板１０２に設けられる対向電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所に設けられた銀ペースト等などの導通材によって、素子基板１０１に形成された実装端子１０７と電気的に接続されて、時間的に一定の電圧ＬＣcomが印加される構成となっている。
ほかに、対向基板１０２には、特に図示はしないが、画素電極１１８と対向する領域に、必要に応じて着色層（カラーフィルタ）が設けられる。ただし、後述するプロジェクタのように色光変調の用途に適用する場合、対向基板１０２に着色層を形成する必要はない。また、着色層を設けると否かとにかかわらず、光のリークによるコントラスト比の低下を防止するために、画素電極１１８と対向する領域以外の部分には遮光膜が設けられている（図示省略）。 On the other hand, the counter electrode 108 provided on the counter substrate 102 was formed on the element substrate 101 by a conductive material such as a silver paste provided in at least one of the four corners in the bonding portion with the element substrate 101. It is configured to be electrically connected to the mounting terminal 107 and to apply a constant voltage LCcom over time.
In addition, although not particularly illustrated, the counter substrate 102 is provided with a colored layer (color filter) in a region facing the pixel electrode 118 as necessary. However, it is not necessary to form a colored layer on the counter substrate 102 when applied to a color light modulation application as in a projector described later. Regardless of whether or not a colored layer is provided, a light shielding film is provided in a portion other than the region facing the pixel electrode 118 in order to prevent a decrease in contrast ratio due to light leakage (not shown). .

また、素子基板１０１および対向基板１０２の各対向面には、液晶１０５における分子の長軸方向が両基板間で約９０度連続的に捻れるようにラビング処理された配向膜が設けられる一方、その各背面側には、吸収軸が配向方向に沿った方向になるように、偏光子がそれぞれ設けられている。これにより、液晶容量（画素電極１１８と対向電極１０８との間において液晶１０５を挟持してなる容量）に印加される電圧実効値がゼロであれば、透過率が最大になる一方、電圧実効値が大きくなるにつれて、透過率が徐々に減少して、ついには透過率が最小になるすなわち、本実施形態に係る液晶表示装置は、ノーマリーホワイトモードの構成となっている。   Each of the opposing surfaces of the element substrate 101 and the counter substrate 102 is provided with an alignment film that is rubbed so that the major axis direction of molecules in the liquid crystal 105 is continuously twisted by about 90 degrees between the two substrates. A polarizer is provided on each back side so that the absorption axis is in a direction along the alignment direction. Thereby, if the effective voltage value applied to the liquid crystal capacitance (capacitance in which the liquid crystal 105 is sandwiched between the pixel electrode 118 and the counter electrode 108) is zero, the transmittance is maximized, while the effective voltage value As the value increases, the transmittance gradually decreases and finally the transmittance is minimized. That is, the liquid crystal display device according to the present embodiment has a normally white mode configuration.

なお、配向膜や偏光子などについては、本件とは直接関係しないので、その図示については省略することにする。また、図１（ｂ）において、対向電極１０８や、画素電極１１８、実装端子１０７などには厚みを持たせているが、これは、位置関係を示すための便宜的な措置であり、実際には、基板の厚みに対して視認できないほどに薄い。   Note that the alignment film, the polarizer, and the like are not directly related to the present case, and thus illustration thereof will be omitted. In FIG. 1B, the counter electrode 108, the pixel electrode 118, the mounting terminal 107, and the like are thickened. This is a convenient measure for indicating the positional relationship. Is so thin that it cannot be visually recognized with respect to the thickness of the substrate.

＜１−１：電気的な構成＞
続いて、液晶表示装置の電気的な構成について説明する。図２は、この電気的な構成を示すブロック図である。
この図に示されるように、走査線１１２および容量線１１３が、それぞれＸ（行）方向に延在して形成される一方、データ線１１４が、Ｙ（列）方向に延在して形成されて、これらの交差に対応して画素１２０が形成されている。ここで、説明の便宜上、走査線１１２（容量線１１３）の本数を「ｍ」とし、データ線１１４の本数を「ｎ」とすると、画素１２０は、ｍ行ｎ列のマトリクス状に配列することになる。また、本実施形態では、図面の記載上、ｍ、ｎを偶数とするが、これに限定する趣旨ではない。 <1-1: Electrical configuration>
Next, the electrical configuration of the liquid crystal display device will be described. FIG. 2 is a block diagram showing this electrical configuration.
As shown in this figure, the scanning line 112 and the capacitor line 113 are each formed to extend in the X (row) direction, while the data line 114 is formed to extend in the Y (column) direction. Thus, pixels 120 are formed corresponding to these intersections. Here, for convenience of explanation, if the number of scanning lines 112 (capacitor lines 113) is “m” and the number of data lines 114 is “n”, the pixels 120 are arranged in a matrix of m rows and n columns. become. In the present embodiment, m and n are even numbers in the description of the drawings, but the present invention is not limited to this.

次に、１つの画素１２０について着目すると、Ｎチャネル型の薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称呼する）１１６のゲートが走査線１１２に接続され、そのソースがデータ線１１４に接続され、さらに、そのドレインが画素電極１１８および蓄積容量１１９の一端に接続されている。
上述したように画素電極１１８は、対向電極１０８に対向し、さらに、両電極間に液晶１０５が挟持されているので、液晶容量は、一端を画素電極１１８とし、他端を対向電極１０８として、液晶１０５を挟持した構成となっている。
この構成において、走査線１１２に供給される走査信号がＨレベルになると、ＴＦＴ１１６がオンして、データ線１１４の電圧に応じた電荷が液晶容量および蓄積容量１１９に書き込まれることになる。なお、蓄積容量１１９の他端は、容量線１１３に１行毎に共通接続されている。 Next, focusing on one pixel 120, the gate of an N-channel thin film transistor (hereinafter referred to as "TFT") 116 is connected to the scanning line 112, and its source is connected to the data line 114. Further, the drain thereof is connected to one end of the pixel electrode 118 and the storage capacitor 119.
As described above, since the pixel electrode 118 faces the counter electrode 108 and the liquid crystal 105 is sandwiched between both electrodes, the liquid crystal capacitor has one end as the pixel electrode 118 and the other end as the counter electrode 108. The liquid crystal 105 is sandwiched.
In this configuration, when the scanning signal supplied to the scanning line 112 becomes H level, the TFT 116 is turned on, and charges corresponding to the voltage of the data line 114 are written into the liquid crystal capacitor and the storage capacitor 119. Note that the other end of the storage capacitor 119 is commonly connected to the capacitor line 113 for each row.

一方、Ｙ側について着目すると、シフトレジスタ１３０（走査線駆動回路）が設けられている。このシフトレジスタ１３０は、図８に示されるように、１垂直走査期間（１Ｆ）の最初に供給される転送開始パルスＤＹを、クロック信号ＣＬＹの立ち上がり及び立ち下がりで順番にシフトして、走査信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓｍとして、それぞれ１行目、２行目、３行目、…、ｍ行目の走査線１１２に供給するものである。ここで、走査信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓｍは、図８に示されるように、転送開始パルスＤＹのパルス幅が狭められ、かつ、互いに重複しないように、１水平走査期間（１Ｈ）毎にアクティブレベル（Ｈレベル）になるものである。   On the other hand, focusing on the Y side, a shift register 130 (scanning line driving circuit) is provided. As shown in FIG. 8, the shift register 130 sequentially shifts the transfer start pulse DY supplied at the beginning of one vertical scanning period (1F) at the rising edge and the falling edge of the clock signal CLY, so that the scanning signal Ys1, Ys2, Ys3,..., Ysm are supplied to the first, second, third,. Here, as shown in FIG. 8, the scanning signals Ys1, Ys2, Ys3,..., Ysm have one horizontal scanning period (1H) so that the pulse width of the transfer start pulse DY is narrowed and does not overlap each other. Each becomes an active level (H level).

次に、フリップフロップ１３２およびセレクタ１３４（蓄積容量駆動回路）が１行毎に設けられている。ここで一般的に、ｉ（ｉは、１≦ｉ≦ｍを満たす整数）行目に対応するフリップフロップ１３２のクロックパルス入力端Ｃｐには、ｉ行目に対応する走査信号Ｙｓｉの反転信号が供給され、また、そのデータ入力端Ｄには、１垂直走査期間（１Ｆ）毎に論理レベルが反転する信号ＦＬＤ（図８参照）が供給されている。したがって、ｉ行目のフリップフロップ１３２は、走査信号Ｙｓｉの立ち下がりにおいて、信号ＦＬＤをラッチして、選択制御信号Ｃｓｉとして出力することになる。   Next, flip-flops 132 and selectors 134 (storage capacitor driving circuits) are provided for each row. In general, an inverted signal of the scanning signal Ysi corresponding to the i-th row is present at the clock pulse input terminal Cp of the flip-flop 132 corresponding to the i-th row (i is an integer satisfying 1 ≦ i ≦ m). In addition, the data input terminal D is supplied with a signal FLD (see FIG. 8) whose logic level is inverted every vertical scanning period (1F). Accordingly, the flip-flop 132 in the i-th row latches the signal FLD and outputs it as the selection control signal Csi at the falling edge of the scanning signal Ysi.

続いて、一般的にｉ行目のセレクタ１３４は、選択制御信号Ｃｓｉの論理レベルがＨレベルであれば入力端Ａを選択する一方、Ｌレベルであれば入力端Ｂを選択して、選択した入力端への信号を、容量スイング信号Ｙｃｉとしてｉ行目の容量線１１３に供給するものである。
これらの行毎に設けられるセレクタ１３４のうち、奇数行目のセレクタ１３４における入力端Ａには、高位側の容量電圧Ｖst(+)が印加され、その入力端Ｂには、低位側の容量電圧Ｖst(-)が印加されている。一方、偶数行目のセレクタ１３４における入力端Ａには、低位側の容量電圧Ｖst(-)が印加され、その入力端Ｂには、高位側の容量電圧Ｖst(+)が印加されている。
すなわち、奇数行のセレクタ１３４と、偶数行のセレクタ１３４とでは、入力端Ａ、Ｂに印加されている容量電圧が、互いに入れ替えられた関係となっている。 Subsequently, the selector 134 in the i-th row generally selects the input terminal A when the logic level of the selection control signal Csi is H level, and selects the input terminal B when the logic level is L level. A signal to the input terminal is supplied to the capacitance line 113 in the i-th row as a capacitance swing signal Yci.
Among the selectors 134 provided for each row, the higher-side capacitance voltage Vst (+) is applied to the input terminal A of the odd-numbered row selector 134, and the lower-side capacitance voltage is applied to the input terminal B. Vst (-) is applied. On the other hand, a low-side capacitance voltage Vst (−) is applied to the input terminal A of the selector 134 in the even-numbered row, and a high-side capacitance voltage Vst (+) is applied to the input terminal B.
In other words, the odd-numbered row selector 134 and the even-numbered row selector 134 have a relationship in which the capacitance voltages applied to the input terminals A and B are interchanged with each other.

一方、Ｘ側に着目すると、デコーダ（図２において「Ｄｅｃ」と表記）１６０は、信号ＰＳおよび信号Ｃsetを解読して、図３（ａ）における真理値表に対応した論理レベルとなる信号Ｃsetlを出力するものである。
また、インバータ１６２は、信号Ｃsetlの論理レベルを反転して、信号／Ｃsetl（「／」は反転を示す）として出力するものである。なお、図３（ｂ）は、信号ＰＳおよび信号Ｃsetを入力とし、出力を信号／Ｃsetlとした場合の真理値表である。 On the other hand, paying attention to the X side, the decoder 160 (denoted as “Dec” in FIG. 2) 160 decodes the signal PS and the signal Cset, and obtains a signal Csetl having a logic level corresponding to the truth table in FIG. Is output.
The inverter 162 inverts the logic level of the signal Csetl and outputs it as a signal / Csetl (“/” indicates inversion). FIG. 3B is a truth table when the signal PS and the signal Cset are input and the output is the signal / Csetl.

ここで、信号ＰＳは、液晶容量への書込極性を指示する信号であり、その論理レベルがＨレベルであれば、正極性書込を指示する一方、その論理レベルがＬレベルであれば、負極性書込を指示するものである。本実施形態において、信号ＰＳは、図８または図１０に示されるように１水平走査期間（１Ｈ）毎に論理レベルが反転する。さらに、信号ＰＳの論理レベルは、同一の水平走査期間についてみた場合、１垂直走査期間毎でも反転する（図８の括弧書参照）。すなわち、本実施形態では、走査線１１２毎に極性反転（行反転）が行われる構成となっている。
また、信号Ｃsetは、図１０に示されるように、１水平走査期間（１Ｈ）のうち、走査信号Ｙｓ１、Ｙｓ２、…、ＹｓｍがＨレベルになる直前期間において、Ｌレベルになり、その他の期間ではＨレベルになるものである。 Here, the signal PS is a signal for instructing the writing polarity to the liquid crystal capacitor. If the logic level is H level, the positive polarity writing is instructed, while if the logic level is L level, Instructs negative polarity writing. In the present embodiment, the logic level of the signal PS is inverted every horizontal scanning period (1H) as shown in FIG. 8 or FIG. Further, the logic level of the signal PS is inverted every vertical scanning period when the same horizontal scanning period is viewed (see parentheses in FIG. 8). In other words, in this embodiment, the polarity inversion (row inversion) is performed for each scanning line 112.
Further, as shown in FIG. 10, the signal Cset becomes L level in the period immediately before the scanning signals Ys1, Ys2,..., Ysm become H level in one horizontal scanning period (1H), and other periods. Then, it becomes H level.

なお、本実施形態において、画素１２０または液晶容量について極性反転とは、液晶容量の他端たる対向電極１０８への印加電圧ＬＣcomを基準として、液晶容量の一端たる画素電極１１８の印加電圧を交流反転させることをいう。
ただし、本実施形態では、ＴＦＴ１１６のオンによって画素電極１１８に印加された電圧が、対向電極１０８への印加電圧ＬＣcomよりも低くても、後述するように、ＴＦＴ１１６のオフ後に、画素電極１１８の電圧が高位側にシフトして、結果的にＬＣcomよりも高くなる場合がある。すなわち、本実施形態では、ＬＣcomよりも低い電圧がデータ線１１４に印加されても、その電圧は、正極性書込に対応している場合がある。
反対に、本実施形態では、ＴＦＴ１１６のオンにより画素電極１１８に印加された電圧が、ＬＣcomよりも高くても、ＴＦＴ１１６のオフ後に、画素電極１１８の電圧が低位側にシフトして、結果的にＬＣcomよりも低くなる場合がある。すなわち、本実施形態では、ＬＣcomよりも高い電圧がデータ線１１４に印加されても、その電圧は、負極性書込に対応している場合がある。 In the present embodiment, the polarity inversion of the pixel 120 or the liquid crystal capacitor is the AC inversion of the voltage applied to the pixel electrode 118 that is one end of the liquid crystal capacitor with reference to the voltage LCcom applied to the counter electrode 108 that is the other end of the liquid crystal capacitor. It means to make it.
However, in this embodiment, even if the voltage applied to the pixel electrode 118 by turning on the TFT 116 is lower than the applied voltage LCcom to the counter electrode 108, the voltage of the pixel electrode 118 is turned off after the TFT 116 is turned off, as will be described later. May shift to the higher side, resulting in higher than LCcom. That is, in this embodiment, even when a voltage lower than LCcom is applied to the data line 114, the voltage may correspond to positive polarity writing.
On the contrary, in this embodiment, even if the voltage applied to the pixel electrode 118 when the TFT 116 is turned on is higher than LCcom, the voltage of the pixel electrode 118 is shifted to the lower side after the TFT 116 is turned off. May be lower than LCcom. That is, in this embodiment, even when a voltage higher than LCcom is applied to the data line 114, the voltage may correspond to negative polarity writing.

次に、デコーダ１７２は、信号ＰＳおよび信号Ｃsetを解読して、図４に示されるデコード結果に応じた電圧信号を、階調信号Ｖdac１として第１の給電線１７５に供給するものである。ここで、階調信号Ｖdac１が取り得る電圧は、Ｖsw(+)、Ｖck(+)、Ｖsk(-)、Ｖcw(-)のいずれかであるので、これら４つの電圧が、デコーダ１７２の入力端に電圧信号群Ｖset１として印加されている。
続いて、デコーダ１７４は、信号ＰＳおよび信号Ｃsetを解読して、図５に示されるデコード結果に応じた電圧信号を、階調信号Ｖdac２として第２の給電線１７７に供給するものである。ここで、階調信号Ｖdac２が取り得る電圧は、Ｖsk(+)、Ｖcw(+)、Ｖsw(-)、Ｖck(-)のいずれかあるので、これら４つの電圧が、デコーダ１７４の入力端に電圧信号群Ｖset２として印加されている。なお、階調信号Ｖdac１、Ｖdac２が取り得る電圧については、後述することにする。 Next, the decoder 172 decodes the signal PS and the signal Cset and supplies a voltage signal corresponding to the decoding result shown in FIG. 4 to the first power supply line 175 as the gradation signal Vdac1. Here, the voltage that the gradation signal Vdac1 can take is any one of Vsw (+), Vck (+), Vsk (−), and Vcw (−), and these four voltages are input to the input terminal of the decoder 172. Is applied as a voltage signal group Vset1.
Subsequently, the decoder 174 decodes the signal PS and the signal Cset and supplies a voltage signal corresponding to the decoding result shown in FIG. 5 to the second feeder 177 as the gradation signal Vdac2. Here, since the voltage that the gradation signal Vdac2 can take is any one of Vsk (+), Vcw (+), Vsw (−), and Vck (−), these four voltages are applied to the input terminal of the decoder 174. The voltage signal group Vset2 is applied. Note that voltages that can be taken by the gradation signals Vdac1 and Vdac2 will be described later.

一方、シフトレジスタ１５０は、図９に示されるように、転送開始パルスＤＸを、クロック信号ＣＬＸの立ち上がり及び立ち下がりで順番にシフトして、互いに排他的にアクティブレベル（Ｈレベル）となるサンプリング制御信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎを、それぞれ出力するものである。ここで、サンプリング制御信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎは、互いに重複しないように、順次アクティブレベル（Ｈレベル）になる。   On the other hand, as shown in FIG. 9, the shift register 150 sequentially shifts the transfer start pulse DX at the rising edge and falling edge of the clock signal CLX, so that the sampling control becomes an active level (H level) exclusively. Signals Xs1, Xs2,..., Xsn are output respectively. Here, the sampling control signals Xs1, Xs2,..., Xsn sequentially become active levels (H levels) so as not to overlap each other.

さて、シフトレジスタ１５０の出力側には、第１のサンプリングスイッチ１５２が、データ線１１４の列毎に対応して設けられている。このうち、一般的にｊ（ｊは、１≦ｊ≦ｎを満たす整数）列目に対応する第１のサンプリングスイッチ１５２は、サンプリング制御信号ＸｓｊがＨレベルになるとオンして、階調データＤａｔａをサンプリングするものである。
ここで、階調データＤａｔａは、画素１２０の階調（濃度）を指示する４ビットのディジタルデータであって、実装端子１０７（図１（ａ）または同図（ｂ）参照）を介して、図示せぬ外部回路から、クロック信号ＣＬＸに同期して供給される。このため、本実施形態に係る液晶表示装置にあって、画素１２０は、４ビットの階調データＤａｔａにしたがって１６（＝２4）階調の表示を行うことになる。 A first sampling switch 152 is provided on the output side of the shift register 150 corresponding to each column of the data lines 114. Among these, generally, the first sampling switch 152 corresponding to the j-th column (j is an integer satisfying 1 ≦ j ≦ n) is turned on when the sampling control signal Xsj becomes the H level, and the gradation data Data Are sampled.
Here, the gradation data Data is 4-bit digital data that indicates the gradation (density) of the pixel 120, and is connected via the mounting terminal 107 (see FIG. 1A or FIG. 1B). It is supplied from an external circuit (not shown) in synchronization with the clock signal CLX. Therefore, in the liquid crystal display device according to the present embodiment, the pixel 120 displays 16 (= 2 4 ) gradations according to the 4-bit gradation data Data.

なお、説明の便宜上、階調データＤａｔａのうち、最上位ビットをＤ３と表記し、その次位ビットをＤ２と表記し、さらにその次位ビットをＤ２と表記し、最下位ビットをＤ０と表記する。
また、図２において、シフトレジスタ１３０、フリップフロップ１３２およびセレクタ１３４は、画素１２０の配列領域に対して左方のみに配列しているが、実際には、図１に示されるように、画素１２０の配列に対し左右対称に配置して、左右の両側からそれぞれ走査線１１２および容量線１１３を駆動する構成となっている。 For convenience of explanation, in the gradation data Data, the most significant bit is represented as D3, the next bit is represented as D2, the next bit is represented as D2, and the least significant bit is represented as D0. To do.
In FIG. 2, the shift register 130, the flip-flop 132, and the selector 134 are arranged only on the left side with respect to the arrangement region of the pixels 120, but actually, as shown in FIG. The scanning lines 112 and the capacitor lines 113 are driven from both the left and right sides, respectively, by being arranged symmetrically with respect to the arrangement.

＜１−１−１：Ｄ／Ａ変換器群の詳細＞
次に、図２におけるＤ／Ａ変換器群１８０は、１列目、２列目、３列目、…、ｎ目に対応する第１のサンプリングスイッチ１５２によってそれぞれサンプリングされた階調データＤａｔａを、それぞれアナログ信号に変換して、データ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出力するものである。
ここで、本実施形態におけるＤ／Ａ変換器群１８０にあっては、各列に対応する構成が互いに同一であるので、一般的にｊ列目に対応した構成について代表して説明することにする。図６は、Ｄ／Ａ変換器群１８０のうち、ｊ列目と、これに隣接する（ｊ＋１）列目との２列分のほか、第１のサンプリングスイッチ１５２を含めた構成を示すブロック図である。 <1-1-1: Details of D / A converter group>
Next, the D / A converter group 180 in FIG. 2 receives the gradation data Data sampled by the first sampling switch 152 corresponding to the first, second, third,. Are converted into analog signals and output as data signals S1, S2, S3,..., Sn.
Here, in the D / A converter group 180 in this embodiment, the configuration corresponding to each column is the same as each other, and therefore, the configuration corresponding to the j-th column is generally described as a representative. To do. FIG. 6 is a block diagram showing a configuration including the first sampling switch 152 in addition to the two columns of the jth column and the (j + 1) th column adjacent thereto in the D / A converter group 180. It is.

この図において、ｊ列目に対応する第１のラッチ回路１８０２は、同じくｊ列目に対応する第１のサンプリングスイッチ１５２によってサンプリングされた階調データＤａｔａのビットＤ０〜Ｄ３を、それぞれラッチするものである。
続いて、ｊ列目に対応する第２のサンプリングスイッチ１８０４は、ｊ列目に対応する第１のラッチ回路１８０２によってラッチされた階調データＤａｔａのビットＤ０〜Ｄ３を、ラッチパルスＬＡＴがアクティブレベル（Ｈレベル）になったときに、それぞれサンプリングするものである。
さらに、ｊ列目に対応する第２のラッチ回路１８０６は、同じくｊ列目に対応する第２のサンプリングスイッチ１８０４によってサンプリングされた階調データＤａｔａのビットＤ０〜Ｄ３を、それぞれラッチするものである。 In this figure, a first latch circuit 1802 corresponding to the j-th column latches bits D0 to D3 of the gradation data Data sampled by the first sampling switch 152 corresponding to the j-th column, respectively. It is.
Subsequently, the second sampling switch 1804 corresponding to the j-th column displays the bits D0 to D3 of the gradation data Data latched by the first latch circuit 1802 corresponding to the j-th column, and the latch pulse LAT is set to the active level. When it becomes (H level), each is sampled.
Further, the second latch circuit 1806 corresponding to the j-th column latches the bits D0 to D3 of the gradation data Data sampled by the second sampling switch 1804 corresponding to the j-th column. .

次に、第２のラッチ回路１８０６によってラッチされたビットのうち、下位３ビットＤ０、Ｄ１、Ｄ２が供給される信号線は、それぞれスイッチＳＷ０、ＳＷ１、ＳＷ２の制御端に接続されている。これらのスイッチＳＷ０、ＳＷ１、ＳＷ２（第２のスイッチ）は、第２のラッチ回路１８０６によってラッチされたビットが「１」（Ｈレベル）であればオンするものである。   Next, among the bits latched by the second latch circuit 1806, signal lines to which the lower three bits D0, D1, and D2 are supplied are connected to the control ends of the switches SW0, SW1, and SW2, respectively. These switches SW0, SW1, and SW2 (second switches) are turned on when the bit latched by the second latch circuit 1806 is “1” (H level).

一方、第２のラッチ回路１８０６によってラッチされたビットのうち、最上位ビットＤ３を供給する信号線は、スイッチ１８１４の入力端とインバータ１８１２の入力端とに接続され、さらにインバータ１８１２の出力端は、スイッチ１８１６の入力端に接続されている。そして、スイッチ１８１４、１８１６の出力端は、ノードＰに共通接続されている。ここで、スイッチ１８１４の制御端は、信号Ｃsetlが供給される信号線に接続される一方、スイッチ１８１６の制御端は、信号／Ｃsetlが供給される信号線に接続されている。   On the other hand, among the bits latched by the second latch circuit 1806, the signal line supplying the most significant bit D3 is connected to the input terminal of the switch 1814 and the input terminal of the inverter 1812, and the output terminal of the inverter 1812 is , Connected to the input end of the switch 1816. The output ends of the switches 1814 and 1816 are commonly connected to the node P. Here, the control end of the switch 1814 is connected to the signal line to which the signal Csetl is supplied, while the control end of the switch 1816 is connected to the signal line to which the signal / Csetl is supplied.

本実施形態におけるスイッチ１８１４、１８１６の各々は、それぞれ制御端に供給される信号がＨレベルであればオンするものである。信号／Ｃsetlは、信号Ｃsetlの論理レベルをインバータ１６２により反転したものであるから、スイッチ１８１４、１８１６は、互いに排他的にオンオフすることになる。
したがって、ノードＰの論理レベルは、信号ＣsetlがＨレベルになってスイッチ１８１４がオンする場合（信号／ＣsetlがＬレベルになってスイッチ１８１６がオフする場合）では、第２のラッチ回路１８０６によってラッチされた最上位ビットＤ３を正転したものとなる一方、信号／ＣsetlがＨレベルになってスイッチ１８１６がオンする場合（信号ＣsetlがＬレベルになってスイッチ１８１４がオフする場合）では、ラッチされた最上位ビットＤ３を反転したものとなる。 Each of the switches 1814 and 1816 in the present embodiment is turned on if the signal supplied to the control terminal is H level. Since the signal / Csetl is obtained by inverting the logic level of the signal Csetl by the inverter 162, the switches 1814 and 1816 are exclusively turned on / off.
Therefore, the logic level of the node P is latched by the second latch circuit 1806 when the signal Csetl becomes H level and the switch 1814 is turned on (when the signal / Csetl becomes L level and the switch 1816 is turned off). On the other hand, when the signal / Csetl becomes H level and the switch 1816 is turned on (when the signal Csetl becomes L level and the switch 1814 is turned off), it is latched. The most significant bit D3 is inverted.

続いて、ノードＰは、スイッチ１８２４の制御端とインバータ１８２２の入力端とに接続され、さらにインバータ１８２２の出力端は、スイッチ１８２６の制御端に接続されている。そして、スイッチ１８２４、１８２６の出力端は、ノードＱに共通接続されている。
ここで、スイッチ１８２４の入力端は、階調信号Ｖdac２が供給される第２の給電線１７７に接続される一方、スイッチ１８２６の入力端は、階調信号Ｖdac１が供給される第１の給電線１７５に接続されている。
本実施形態におけるスイッチ１８２４、１８２６の各々は、それぞれ制御端に供給される信号がＨレベルであればオンするものである。スイッチ１８２６の制御端に供給される信号は、スイッチ１８２４の制御端に供給される信号の論理レベルをインバータ１８２２により反転したものであるから、スイッチ１８２４、１８２６は、互いに排他的にオンオフすることになる。
よって、ノードＰがＨレベルであれば、スイッチ１８２４がオンし、スイッチ１８２６がオフするので、ノードＱは、階調信号Ｖdac２が取る電圧になり、また、ノードＰがＬレベルであれば、スイッチ１８２４がオフし、スイッチ１８２６がオンするので、ノードＱは、階調信号Ｖdac１が取る電圧になる。 Subsequently, the node P is connected to the control terminal of the switch 1824 and the input terminal of the inverter 1822, and the output terminal of the inverter 1822 is connected to the control terminal of the switch 1826. The output terminals of the switches 1824 and 1826 are commonly connected to the node Q.
Here, the input terminal of the switch 1824 is connected to the second power supply line 177 to which the gradation signal Vdac2 is supplied, while the input terminal of the switch 1826 is the first power supply line to which the gradation signal Vdac1 is supplied. 175.
Each of the switches 1824 and 1826 in this embodiment is turned on when the signal supplied to the control terminal is at the H level. Since the signal supplied to the control terminal of the switch 1826 is obtained by inverting the logic level of the signal supplied to the control terminal of the switch 1824 by the inverter 1822, the switches 1824 and 1826 are turned on and off exclusively. Become.
Therefore, if the node P is at the H level, the switch 1824 is turned on and the switch 1826 is turned off, so that the node Q has a voltage taken by the gradation signal Vdac2, and if the node P is at the L level, the switch Since 1824 is turned off and the switch 1826 is turned on, the node Q has a voltage taken by the gradation signal Vdac1.

すなわち、インバータ１８１２、１８２２、スイッチ１８１４、１８１６、１８２４、１８２６の全体により、走査線１１２がＨレベルになる前に第１の給電線１７５または第２の給電線１７７のいずれか一方を、書込極性および上位ビットｄ３に応じて選択し、この後、走査線１１２がＨレベルになると、第１の給電線１７５または第２の給電線１７７のいずれか他方を選択して、ノードＱに印加するセレクタとして機能することになる。   In other words, the whole of the inverters 1812 and 1822 and the switches 1814, 1816, 1824, and 1826 writes either the first power supply line 175 or the second power supply line 177 before the scanning line 112 becomes H level. Select according to the polarity and the upper bit d3, and then, when the scanning line 112 becomes H level, either the first power supply line 175 or the second power supply line 177 is selected and applied to the node Q. It will function as a selector.

次に、ノードＱは、ビット容量１８３０の一端と、ビット容量１８３１の一端と、ビット容量１８３２の一端と、スイッチＳＷ３の入力端とに共通接続されている。このうち、スイッチ（第１のスイッチ）ＳＷ３は、その制御端に供給される信号ＳsetがＨレベルであればオンするものである。さらに、ビット容量１８３０の他端は、スイッチＳＷ０の入力端に接続され、ビット容量１８３１の他端は、スイッチＳＷ１の入力端に接続され、ビット容量１８３２の他端は、スイッチＳＷ２の入力端に接続されている。
ここで、信号Ｓsetは、信号Ｃsetとは論理レベルが反転した関係にある。また、ビット容量１８３０の容量サイズをＣdacとすれば、ビット容量１８３１の容量サイズは２・Ｃdacであり、ビット容量１８３２の容量サイズは４・Ｃdacである。すなわち、ビット容量１８３０、１８３１、１８３２の容量サイズは、階調データＤａｔａのビットＤ０、Ｄ１、Ｄ２の重みに対応して１：２：４になっている。
そして、スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３の各々における出力端が、ｊ列目のデータ線１１４に共通接続されている。なお、データ線１１４の各々には、容量サイズがＣslnである容量１８５０が寄生している。 Next, the node Q is commonly connected to one end of the bit capacitor 1830, one end of the bit capacitor 1831, one end of the bit capacitor 1832, and the input end of the switch SW3. Among these, the switch (first switch) SW3 is turned on when the signal Set supplied to the control terminal is at the H level. Further, the other end of the bit capacitor 1830 is connected to the input end of the switch SW0, the other end of the bit capacitor 1831 is connected to the input end of the switch SW1, and the other end of the bit capacitor 1832 is connected to the input end of the switch SW2. It is connected.
Here, the signal Sset has a relationship in which the logic level is inverted with respect to the signal Cset. If the capacity size of the bit capacity 1830 is Cdac, the capacity size of the bit capacity 1831 is 2 · Cdac, and the capacity size of the bit capacity 1832 is 4 · Cdac. That is, the capacity sizes of the bit capacities 1830, 1831, and 1832 are 1: 2: 4 corresponding to the weights of the bits D0, D1, and D2 of the gradation data Data.
The output terminals of the switches SW0, SW1, SW2, and SW3 are commonly connected to the data line 114 in the j-th column. Each data line 114 has a parasitic capacitance 1850 having a capacitance size of Csln.

＜１−１−２：Ｄ／Ａ変換の原理等＞
次に、このような構成を列毎に備えるＤ／Ａ変換器群１８０のＤ／Ａ変換原理について説明する。Ｄ／Ａ変換器群１８０において一般的にｊ列目に対応する構成は、プリセット期間において、最上位ビットＤ３に対応した電荷を、ｊ列目のデータ線１１４に寄生する容量１８５０に蓄積する一方、セット期間において、下位ビットＤ０、Ｄ１、Ｄ２に応じた電荷を、ビット容量１８３０、１８３１、１８３２に蓄積すると同時に、これら電荷を、容量１８５０に蓄積された電荷と均等化させることによって、ｊ列目のデータ線１１４における電圧を階調データＤａｔａに対応させるものである。 <1-1-2: Principle of D / A conversion, etc.>
Next, the D / A conversion principle of the D / A converter group 180 having such a configuration for each column will be described. In the D / A converter group 180, the configuration generally corresponding to the j-th column stores the charge corresponding to the most significant bit D 3 in the capacitor 1850 parasitic on the data line 114 in the j-th column in the preset period. In the set period, charges corresponding to the lower bits D0, D1, and D2 are accumulated in the bit capacitors 1830, 1831, and 1832, and at the same time, these charges are equalized with the charges accumulated in the capacitor 1850, so that j columns The voltage on the data line 114 of the eye is made to correspond to the gradation data Data.

詳細には、第１に、信号ＳsetがＨレベルになるプリセット期間において、ノードＱをプリセット電圧Ｖsにすると、ＳＷ３のオンによって、寄生容量１８５０には、該電圧Ｖsに応じた電荷が蓄積される。一方、ビットＤ０、Ｄ１、Ｄ２の各々に応じてスイッチＳＷ０、ＳＷ１、ＳＷ２がオンオフする。この際、ビット容量１８３０、１８３１、１８３２のうち、オンしたスイッチに接続されたビット容量の両端は短絡状態になるので、当該ビット容量の蓄電される電荷はゼロクリアされる。
第２に、信号ＳsetがＬレベルになる一方、信号ＣsetがＨレベルになるセット期間において、ノードＱをセット電圧Ｖcにする。これにより、スイッチＳＷ３がオフするとともに、ビット容量１８３０、１８３１、１８３２のうち、オンしたスイッチに接続された容量には、電圧Ｖcに応じた電荷蓄積されるが、該容量とデータ線１１４とは接続状態にあるので、該容量に蓄積された電荷と、データ線１１４の寄生容量１８５０に蓄積された電荷とが均等化される。 Specifically, first, when the node Q is set to the preset voltage Vs in the preset period in which the signal Sset is at the H level, the SW 3 is turned on, and charges corresponding to the voltage Vs are accumulated in the parasitic capacitor 1850. . On the other hand, the switches SW0, SW1, and SW2 are turned on / off according to the bits D0, D1, and D2, respectively. At this time, since both ends of the bit capacitance connected to the switch that is turned on among the bit capacitances 1830, 1831, and 1832 are short-circuited, the charge stored in the bit capacitance is cleared to zero.
Second, the node Q is set to the set voltage Vc in the set period in which the signal Sset is at the L level while the signal Cset is at the H level. As a result, the switch SW3 is turned off, and among the bit capacitors 1830, 1831, and 1832, charges connected to the turned-on switch accumulate charges according to the voltage Vc. Since the connection state is established, the charge accumulated in the capacitor and the charge accumulated in the parasitic capacitor 1850 of the data line 114 are equalized.

ここで、下位ビットＤ０、Ｄ１、Ｄ２で表される十進値をＮとすると、スイッチＳＷ３のオフ後においてデータ線１１４に印加される電圧Ｖは、次の式(1)で表すことができる。
Ｖ＝（Ｎ・Ｃdac・Ｖc＋Ｃsln・Ｖs）／（Ｎ・Ｃdac＋Ｃsln）…(1)
式(1)にあって、ある一つの液晶表示装置において、容量Ｃdac、Ｃslnについては定数として設計されるが、プリセット電圧Ｖs、セット電圧Ｖcについては変数として扱うことができる。 Here, when the decimal value represented by the lower bits D0, D1, and D2 is N, the voltage V applied to the data line 114 after the switch SW3 is turned off can be represented by the following equation (1). .
V = (N · Cdac · Vc + Csln · Vs) / (N · Cdac + Csln) (1)
In the formula (1), in a certain liquid crystal display device, the capacitors Cdac and Csln are designed as constants, but the preset voltage Vs and set voltage Vc can be treated as variables.

そこで、正極性書込に対応し、かつ、最上位ビットＤ３が「０」である場合に、第１の電圧Ｖsw(+)をプリセット電圧Ｖsとして選択し、電圧Ｖsw(+)よりも高位の第４の電圧Ｖcw(+)をセット電圧Ｖcとして選択する。この選択では、電圧Ｖは、図７において特性Ｗt(+)で示されるように、電圧Ｖsw(+)を起点として十進値Ｎが大きくなるにつれて上昇するが、その変化率は鈍化している。これは、実際の液晶表示装置では、Ｃdac≦Ｃslnになるためである。   Therefore, when it corresponds to the positive polarity writing and the most significant bit D3 is “0”, the first voltage Vsw (+) is selected as the preset voltage Vs and is higher than the voltage Vsw (+). The fourth voltage Vcw (+) is selected as the set voltage Vc. In this selection, as indicated by the characteristic Wt (+) in FIG. 7, the voltage V increases as the decimal value N increases starting from the voltage Vsw (+), but the rate of change is slowed down. . This is because Cdac ≦ Csln in an actual liquid crystal display device.

次に、正極性書込に対応し、かつ、最上位ビットＤ３が「１」である場合に、第３の電圧Ｖsk(+)をプリセット電圧Ｖsとして選択し、電圧Ｖsk(+)よりも低位の第２の電圧Ｖck(+)をセット電圧Ｖcとして選択する。この選択では、電圧Ｖは、図７において特性Ｂk(+)で示されるように、電圧Ｖsk(+)を起点として十進値Ｎが大きくなるにつれて低下するが、その変化率は鈍化している。さらに、この選択においては、階調データＤａｔａにおけるビットＤ０、Ｄ１、Ｄ２、Ｄ３が取り得る内容と階調値とを図７に示されるように対応付けたときに、特性Ｂk(+)が特性Ｗt(+)と連続するように、電圧Ｖsk(+)、Ｖck(+)が設定される。   Next, when it corresponds to the positive polarity writing and the most significant bit D3 is “1”, the third voltage Vsk (+) is selected as the preset voltage Vs and is lower than the voltage Vsk (+). The second voltage Vck (+) is selected as the set voltage Vc. In this selection, as indicated by the characteristic Bk (+) in FIG. 7, the voltage V decreases as the decimal value N increases starting from the voltage Vsk (+), but the rate of change is slowed down. . Further, in this selection, when the contents that the bits D0, D1, D2, and D3 in the gradation data Data can be associated with the gradation values as shown in FIG. 7, the characteristic Bk (+) is the characteristic. The voltages Vsk (+) and Vck (+) are set so as to be continuous with Wt (+).

結局、正極性書込において、階調データＤａｔａに対する電圧Ｖの特性は、特性Ｗt(+)と特性Ｂk(+)とを併せたものとなる。ここで、電圧Ｖの特性は、階調値に対して、液晶容量の駆動に適した電圧に変換するガンマ変換を模倣しているので、アナログ変換の際にガンマ変換についても同時に実行されることになる。   After all, in the positive polarity writing, the characteristic of the voltage V with respect to the gradation data Data is a combination of the characteristic Wt (+) and the characteristic Bk (+). Here, the characteristic of the voltage V imitates gamma conversion for converting the gradation value into a voltage suitable for driving the liquid crystal capacitance, so that gamma conversion is also performed simultaneously with analog conversion. become.

一方、液晶に直流成分が印加されると、液晶の組成が変化する結果、いわゆる焼き付きやフリッカ等が発生して表示品位が低下するので、液晶容量については交流駆動が原則である。本実施形態では、液晶容量の他端たる対向電極１０８への電圧ＬＣcomが時間的に一定であるので、ＬＣcomを基準として、液晶容量の一端たる画素電極１１８に印加する電圧を、一定周期毎に反転する必要がある。   On the other hand, when a direct current component is applied to the liquid crystal, the composition of the liquid crystal changes, so that so-called image sticking or flicker occurs and the display quality is deteriorated. In the present embodiment, since the voltage LCcom to the counter electrode 108 that is the other end of the liquid crystal capacitor is constant in time, the voltage applied to the pixel electrode 118 that is one end of the liquid crystal capacitor is set at regular intervals on the basis of LCcom. It is necessary to reverse.

この負極性書込を行う場合には、正極性書込に対応する特性Ｗt(+)と特性Ｂk(+)とを、ＬＣcomを基準として反転させた特性を用いる必要がある。
このような反転特性を得るためには、負極性書込に対応し、かつ、最上位ビットＤ３が「０」である場合に、第７の電圧Ｖsw(-)をプリセット電圧Ｖsとして選択し、電圧Ｖsw(-)よりも低位の第６の電圧Ｖcw(-)をセット電圧Ｖcとして選択する。この選択による特性Ｗt(-)は、正極性書込に対応する特性Ｗt(+)を、ＬＣcomを基準として反転したものとなる。ここで、Ｖsw(-)、Ｖcw(-)の各々は、ＬＣcomを基準として、それぞれＶsw(+)、Ｖcw(+)を反転したものである。ただし、ＴＦＴ１１６におけるしきい値特性等についてまで考慮するときには、反転における基準としてＬＣcomが用いられずに、ＬＣcomの近傍する別途の電位が反転における基準として用いられる。 When this negative writing is performed, it is necessary to use a characteristic obtained by inverting the characteristics Wt (+) and the characteristics Bk (+) corresponding to the positive writing with reference to LCcom.
In order to obtain such inversion characteristics, the seventh voltage Vsw (−) is selected as the preset voltage Vs when corresponding to negative polarity writing and the most significant bit D3 is “0”. A sixth voltage Vcw (−) lower than the voltage Vsw (−) is selected as the set voltage Vc. The characteristic Wt (−) by this selection is obtained by inverting the characteristic Wt (+) corresponding to the positive polarity writing with reference to LCcom. Here, each of Vsw (−) and Vcw (−) is obtained by inverting Vsw (+) and Vcw (+), respectively, with LCcom as a reference. However, when considering the threshold characteristics and the like in the TFT 116, LCcom is not used as a reference for inversion, but a separate potential near LCcom is used as a reference for inversion.

また、負極性書込に対応し、かつ、最上位ビットＤ３が「１」である場合に、第５の電圧Ｖsk(-)をプリセット電圧Ｖsとして選択し、電圧Ｖsk(-)よりも高位の第８の電圧Ｖck(-)をセット電圧Ｖcとして選択する。この選択による特性Ｂk(-)は、正極性書込に対応する特性Ｂk(+)とを、ＬＣcomを基準として反転したものとなる。ここで、Ｖsk(-)、Ｖck(-)の各々は、ＬＣcomを基準として、それぞれＶsk(+)、Ｖck(+)を反転したものである。   Further, when corresponding to negative polarity writing and the most significant bit D3 is “1”, the fifth voltage Vsk (−) is selected as the preset voltage Vs and is higher than the voltage Vsk (−). The eighth voltage Vck (−) is selected as the set voltage Vc. The characteristic Bk (−) by this selection is obtained by inverting the characteristic Bk (+) corresponding to the positive polarity writing with reference to LCcom. Here, each of Vsk (−) and Vck (−) is obtained by inverting Vsk (+) and Vck (+), respectively, with LCcom as a reference.

このように本実施形態では、プリセット電圧Ｖsおよびセット電圧Ｖcの組として４組用意するとともに、書込極性および最上位ビットＤ３に応じて、いずれかの１組を選択することによって、図７に示されるようなＤ／Ａ変換特性が得られることになる。   As described above, in the present embodiment, four sets of the preset voltage Vs and the set voltage Vc are prepared, and any one set is selected according to the write polarity and the most significant bit D3, so that FIG. A D / A conversion characteristic as shown is obtained.

＜１−２：Ｙ側の動作＞
次に、上述した構成に係る液晶表示装置の動作のうち、Ｙ側の動作について説明する。ここで、図８は、この液晶表示装置におけるＹ側の動作を説明するためのタイミングチャートである。
この図に示されるように、１垂直走査期間（１Ｆ）の最初に供給される転送開始パルスＤＹが、シフトレジスタ１３０（図２参照）により、クロック信号ＣＬＹの立ち上がり及び立ち下がりにしたがってシフトされるとともに、そのパルス幅が狭められて、１水平走査期間１Ｈ毎にＨレベルになる走査信号Ｙｓ１、Ｙｓ２、Ｙｓ３、…、Ｙｓｍとして出力される。 <1-2: Y-side operation>
Next, among the operations of the liquid crystal display device according to the configuration described above, the operation on the Y side will be described. Here, FIG. 8 is a timing chart for explaining the operation on the Y side in the liquid crystal display device.
As shown in this figure, the transfer start pulse DY supplied at the beginning of one vertical scanning period (1F) is shifted by the shift register 130 (see FIG. 2) according to the rise and fall of the clock signal CLY. At the same time, the pulse width is narrowed and output as scanning signals Ys1, Ys2, Ys3,..., Ysm that become H level every horizontal scanning period 1H.

ここで、１垂直走査期間（１Ｆ）において、信号ＦＬＤがＨレベルであり、かつ、走査信号Ｙｓ１がＨレベルになったときに、信号ＰＳはＨレベルになるとする（１行目の走査線１１２に位置する画素１２０に対して正極性書込が指示されるものとする）と、この後、走査信号Ｙｓ１の立ち下がりにおいて、１行目のフリップフロップ１３２は、当該信号ＦＬＤをラッチする。
このため、１行目のフリップフロップ１３２による選択制御信号Ｃｓ１は、走査信号Ｙｓ１が立ち下がると（すなわち、１行目に位置する画素１２０のＴＦＴ１１６がオフすると）、Ｈレベルに遷移する結果、１行目のセレクタ１３４は、その入力端Ａを選択するので、１行目の容量線１１３に供給される容量スイング信号Ｙｃ１は、高位側の容量電圧Ｖst(+)になる。
すなわち、走査信号Ｙｓ１がＨレベルになって、正極性書込が指示された後、当該走査信号Ｙｓ１がＬレベルに立ち下がると、容量スイング信号Ｙｃ１が、高位側の容量電圧Ｖst(+)に遷移する。 Here, in one vertical scanning period (1F), when the signal FLD is at the H level and the scanning signal Ys1 is at the H level, the signal PS is at the H level (the scanning line 112 in the first row). After that, the positive polarity writing is instructed to the pixel 120 located in the first row), and then, at the fall of the scanning signal Ys1, the flip-flop 132 in the first row latches the signal FLD.
Therefore, the selection control signal Cs1 from the flip-flop 132 in the first row transitions to the H level when the scanning signal Ys1 falls (that is, when the TFT 116 of the pixel 120 located in the first row is turned off). Since the selector 134 in the row selects the input terminal A, the capacitance swing signal Yc1 supplied to the capacitor line 113 in the first row becomes the higher-side capacitance voltage Vst (+).
That is, after the scanning signal Ys1 becomes H level and the positive polarity writing is instructed, when the scanning signal Ys1 falls to L level, the capacitance swing signal Yc1 is changed to the higher-side capacitance voltage Vst (+). Transition.

次に、走査信号Ｙｓ２がＨレベルになったときに、信号ＰＳはＬレベルに反転する（２行目の走査線１１２に位置する画素１２０に対して負極性書込が指示される）。この後、走査信号Ｙｓ２の立ち下がりにおいて、２行目のフリップフロップ１３２が当該信号ＦＬＤをラッチするので、選択制御信号Ｃｓ２は、走査信号Ｙｓ２の立ち下がると（すなわち、２行目に位置する画素１２０のＴＦＴ１１６がオフすると）、Ｈレベルに遷移する結果、２行目のセレクタ１３４は、その入力端Ａを選択する。
ただし、偶数行のセレクタ１３４は、奇数行のセレクタ１３４とは、入力端Ａ、Ｂに供給されている容量電圧が、互いに入れ替えられているので（図２参照）、２行目の容量線１１３に供給される容量スイング信号Ｙｃ２は、走査信号Ｙｓ２の立ち下がりにおいて、低位側の容量電圧Ｖst(-)になる。
すなわち、走査信号Ｙｓ２がＨレベルになって、負極性書込が指示された後、当該走査信号Ｙｓ２がＬレベルに立ち下がると、容量スイング信号Ｙｃ２が、低位側の容量電圧Ｖst(-)に遷移する。 Next, when the scanning signal Ys2 becomes H level, the signal PS is inverted to L level (negative writing is instructed to the pixel 120 located on the scanning line 112 in the second row). Thereafter, the flip-flop 132 in the second row latches the signal FLD at the falling edge of the scanning signal Ys2, so that the selection control signal Cs2 is the pixel located in the second row when the scanning signal Ys2 falls. When the TFT 116 of 120 is turned off), as a result of the transition to the H level, the selector 134 in the second row selects the input terminal A.
However, the selector 134 in the even row is different from the selector 134 in the odd row because the capacitance voltages supplied to the input terminals A and B are interchanged (see FIG. 2). The capacitance swing signal Yc2 supplied to is the lower capacitance voltage Vst (−) at the falling edge of the scanning signal Ys2.
That is, after the scanning signal Ys2 becomes H level and negative polarity writing is instructed, when the scanning signal Ys2 falls to L level, the capacitance swing signal Yc2 is changed to the lower-side capacitance voltage Vst (−). Transition.

以下同様な動作が、３行目、４行目、５行目、…、ｍ行目のフリップフロップ１３２およびセレクタ１３４において繰り返し行われることになる。すなわち、信号ＦＬＤがＨレベルである１垂直走査期間（１Ｆ）において、ｉ行目の走査線１１２に供給される走査信号ＹｓｉがＨレベルになると、ｉが奇数であれば、正極性書込が指示され、この後、当該走査信号ＹｓｉがＬレベルに立ち下がると、ｉ行目の容量線１１３に供給される容量スイング信号Ｙｃｉは、低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移する一方、ｉが偶数であれば、負極性書込が指示され、この後、当該走査信号ＹｓｉがＬレベルに立ち下がると、容量スイング信号Ｙｃｉは、高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移することになる。   Thereafter, the same operation is repeatedly performed in the flip-flop 132 and the selector 134 in the third row, the fourth row, the fifth row,. That is, in one vertical scanning period (1F) in which the signal FLD is at the H level, when the scanning signal Ysi supplied to the i-th scanning line 112 becomes the H level, if i is an odd number, the positive writing is performed. After that, when the scanning signal Ysi falls to the L level, the capacitance swing signal Yci supplied to the i-th capacitance line 113 is changed from the lower-side capacitance voltage Vst (−) to the higher-side capacitance voltage. On the other hand, if i is an even number while transitioning to Vst (+), negative polarity writing is instructed. Thereafter, when the scanning signal Ysi falls to the L level, the capacitance swing signal Yci becomes the higher-level capacitance voltage. A transition is made from Vst (+) to the lower capacitance voltage Vst (−).

なお、次の垂直走査期間では、信号ＦＬＤはＬレベルになる。このため、ｉ行目の走査線１１２に供給される走査信号ＹｓｉがＨレベルからＬレベルになったとき、ｉ行目の容量線１１３に供給される容量スイング信号Ｙｃｉは、ｉが奇数であれば、高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移する一方、ｉが偶数であれば、低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移することになる。
ただし、信号ＰＳの論理レベルも反転するので、正極性書込が指示された後、走査信号ＹｓｉがＬレベルに立ち下がると、容量スイング信号Ｙｃｉは、低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移する一方、負極性書込が指示された後、走査信号ＹｓｉがＬレベルに立ち下がると、容量スイング信号Ｙｃｉが、高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移する点に変わりはない。 In the next vertical scanning period, the signal FLD becomes L level. For this reason, when the scanning signal Ysi supplied to the i-th scanning line 112 changes from the H level to the L level, the capacitance swing signal Yci supplied to the i-th capacitance line 113 may be an odd number. For example, a transition is made from the higher-side capacitance voltage Vst (+) to the lower-side capacitance voltage Vst (-), while if i is an even number, the lower-side capacitance voltage Vst (-) is changed to the higher-side capacitance voltage Vst (-). It will transition to +).
However, since the logic level of the signal PS is also inverted, when the positive polarity writing is instructed and the scanning signal Ysi falls to the L level, the capacitance swing signal Yci becomes higher than the lower-level capacitance voltage Vst (−). When the scanning signal Ysi falls to the L level after the negative polarity writing is instructed, the capacitance swing signal Yci is changed from the higher-level capacitance voltage Vst (+). There is no change in the point of transition to the lower side capacitance voltage Vst (-).

＜１−３：Ｘ側の動作＞
次に、液晶表示装置の動作のうち、Ｘ側の動作について説明する。ここで、図９および図１０は、この液晶表示装置におけるＸ側の動作を説明するためのタイミングチャートである。 <1-3: X-side operation>
Next, of the operations of the liquid crystal display device, operations on the X side will be described. Here, FIG. 9 and FIG. 10 are timing charts for explaining the operation on the X side in this liquid crystal display device.

まず、図９において、１行目の走査信号Ｙｓ１がＨレベルになる期間を含む１水平走査期間（図において○付きの１で示される期間）について着目すると、当該１水平走査期間に先んじて、１行１列、１行２列、…、１行ｎ列の画素に対応する階調データＤａｔａが順番に供給される。このうち、１行１列の画素に対応する階調データＤａｔａが供給されるタイミングにおいて、シフトレジスタ１５０から出力されるサンプリング制御信号Ｘｓ１がＨレベルになると、１列目に対応する第１のサンプリングスイッチ１５２のオンにより、当該階調データが、同じく１列目に対応する第１のラッチ回路１８０２にラッチされる。   First, in FIG. 9, when focusing on one horizontal scanning period (period indicated by 1 with a circle in the figure) including a period in which the scanning signal Ys1 in the first row is at an H level, prior to the one horizontal scanning period, The gradation data Data corresponding to the pixels in the first row, the first column, the first row, the second column,. Among these, at the timing when the gradation data Data corresponding to the pixels in the first row and the first column is supplied, if the sampling control signal Xs1 output from the shift register 150 becomes the H level, the first sampling corresponding to the first column is performed. When the switch 152 is turned on, the gradation data is latched in the first latch circuit 1802 corresponding to the first column.

次に、１行２列の画素に対応する階調データＤａｔａが供給されるタイミングにおいて、サンプリング制御信号Ｘｓ２がＨレベルになると、２列目に対応する第１のサンプリングスイッチ１５２のオンにより、当該階調データが、同じく２列目に対応する第１のラッチ回路１８０２にラッチされ、以下同様にして、１行ｎ列の画素に対応する階調データＤａｔａが、ｎ列目に対応する第１のラッチ回路１８０２にラッチされる。これにより、１行目に位置するｎ個の画素に対応する階調データＤａｔａが、１列目、２列目、…、ｎ列目に対応する第１のラッチ回路１８０２にそれぞれラッチされることになる。   Next, at the timing when the gradation data Data corresponding to the pixels in the first row and the second column is supplied, when the sampling control signal Xs2 becomes the H level, the first sampling switch 152 corresponding to the second column is turned on. The grayscale data is latched by the first latch circuit 1802 corresponding to the second column, and the grayscale data Data corresponding to the pixel in the first row and the nth column is similarly stored in the first column corresponding to the nth column. Latch circuit 1802. Thus, the gradation data Data corresponding to the n pixels located in the first row is latched by the first latch circuit 1802 corresponding to the first column, the second column,. become.

続いて、ラッチパルスＬＡＴが出力されると（その論理レベルがＨレベルになると）、それぞれ各列に対応する第１のラッチ回路１８０２にそれぞれラッチされた階調データＤａｔａが、第２のサンプリングスイッチ１８０４のオンにより、それぞれに対応する列の第２のラッチ回路１８０６に、一斉にラッチされることになる。   Subsequently, when the latch pulse LAT is output (when the logic level becomes H level), the gradation data Data respectively latched in the first latch circuit 1802 corresponding to each column becomes the second sampling switch. When 1804 is turned on, the latches are simultaneously latched in the second latch circuits 1806 in the corresponding columns.

そして、１列目、２列目、…、ｎ列目に対応する第２のラッチ回路１８０６にそれぞれラッチされた階調データＤａｔａが、それぞれに対応する列のＤ／Ａ変換によって、信号ＰＳの論理レベルに対応する極性側のアナログ信号に変換されて、データ信号Ｓ１、Ｓ２、…、Ｓｎとして出力される。   Then, the gradation data Data latched in the second latch circuit 1806 corresponding to the first column, the second column,..., The nth column is converted into the signal PS by the D / A conversion of the corresponding column. It is converted into an analog signal on the polarity side corresponding to the logic level and output as data signals S1, S2,..., Sn.

ここで、信号ＰＳがＨレベルである１水平走査期間（１Ｈ）において、Ｄ／Ａ変換器群１８０でのＤ／Ａ変換動作について説明する。なお、このＤ／Ａ変換動作は、１列目からｎ列目までの各列において一斉に行われるが、便宜上、代表してｊ列目の動作を説明することにする。   Here, the D / A conversion operation in the D / A converter group 180 in one horizontal scanning period (1H) in which the signal PS is at the H level will be described. This D / A conversion operation is performed simultaneously in each column from the first column to the n-th column, but for convenience, the operation of the j-th column will be described as a representative.

はじめに、図１０において、信号ＰＳがＨレベルになる１水平走査期間（図１０において○付きの１で示される期間：この期間は図９における期間○付きの１に対応している）について着目する。
まず、１水平走査期間の最初のプリセット期間では、信号ＣsetがＬレベルになる。このため、信号Ｃsetlは、デコーダ１６０による解読にしたがってＨレベルになり、信号Ｃsetlは、インバータ１６２の反転によりＬレベルになる。よって、図６において、スイッチ１８１４がオンし、スイッチ１８１６がオフする。
さらに、第１の給電線１７５に供給される階調信号Ｖdac１は、デコーダ１７２の解読にしたがってＶsw(+)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、デコーダ１７４の解読にしたがってＶsk(+)になる。 First, in FIG. 10, attention is focused on one horizontal scanning period in which the signal PS is at the H level (a period indicated by 1 with a circle in FIG. 10: this period corresponds to 1 with a period ○ in FIG. 9). .
First, in the first preset period of one horizontal scanning period, the signal Cset becomes L level. For this reason, the signal Csetl becomes H level according to the decoding by the decoder 160, and the signal Csetl becomes L level by the inversion of the inverter 162. Therefore, in FIG. 6, the switch 1814 is turned on and the switch 1816 is turned off.
Further, the gradation signal Vdac1 supplied to the first power supply line 175 becomes Vsw (+) according to the decoding of the decoder 172, and the gradation signal Vdac2 supplied to the second power supply line 177 is supplied to the decoder 174. It becomes Vsk (+) according to the decoding.

また上述したように、信号Ｓsetは、信号Ｃsetとは論理レベルが反転した関係にあるので、信号ＣsetがＬレベルになると、信号ＳsetがＨレベルになる。このため、プリセット期間では、図６において、スイッチＳＷ３がオンする。一方、第２のラッチ回路１８０６は、階調データＤａｔａの各ビットＤ０、Ｄ１、Ｄ２、Ｄ３をラッチしているので、スイッチＳＷ０、ＳＷ１、ＳＷ２が、これらのラッチ結果に応じてオンオフする。例えば、階調ＤａｔａのビットＤ０が「１」であり、ビットＤ１が「０」であり、ビットＤ２が「１」であるとすると、スイッチＳＷ０、ＳＷ２がオンし、ＳＷ１はオフする。
さらに、ビットＤ３が「０」であるとすると、スイッチ１８１４のオンによって、ノードＰは、ビットＤ３の「０」に対応してＬレベルになる。このため、スイッチ１８２４がオフし、スイッチ１８２６がオンするので、ノードＱは、階調信号Ｖdac１の電圧であるＶsw(+)になる。
したがって、図１１（ａ）に示されるように、データ線１１４の寄生容量１８５０には、スイッチＳＷ３のオンによって電圧Ｖsw(+)に対応した電荷が蓄積される。一方、スイッチＳＷ０のオンによって両端が短絡状態になったビット容量１８３０には、蓄積されていた電荷がゼロクリアされる。同様に、スイッチＳＷ２のオンによって両端が短絡状態になったビット容量１８３２でも、蓄積されていた電荷がゼロクリアされる。 Further, as described above, since the signal Sset has a relationship in which the logic level is inverted with respect to the signal Cset, when the signal Cset becomes L level, the signal Sset becomes H level. For this reason, in the preset period, the switch SW3 is turned on in FIG. On the other hand, since the second latch circuit 1806 latches the bits D0, D1, D2, and D3 of the gradation data Data, the switches SW0, SW1, and SW2 are turned on / off according to the latch results. For example, if the bit D0 of the gradation data is “1”, the bit D1 is “0”, and the bit D2 is “1”, the switches SW0 and SW2 are turned on and the SW1 is turned off.
Further, assuming that the bit D3 is “0”, the switch 1814 is turned on, so that the node P becomes L level corresponding to “0” of the bit D3. Therefore, the switch 1824 is turned off and the switch 1826 is turned on, so that the node Q becomes Vsw (+) which is the voltage of the gradation signal Vdac1.
Therefore, as shown in FIG. 11A, a charge corresponding to the voltage Vsw (+) is accumulated in the parasitic capacitance 1850 of the data line 114 when the switch SW3 is turned on. On the other hand, the accumulated charge is cleared to zero in the bit capacitor 1830 whose both ends are short-circuited by turning on the switch SW0. Similarly, even in the bit capacitor 1832 in which both ends are short-circuited by turning on the switch SW2, the accumulated charge is cleared to zero.

次に、図１０において、信号ＰＳがＨレベルである期間のうち、信号ＣsetがＨレベルになるセット期間では、信号ＣsetlはＬレベルになり、信号ＣsetlはＨレベルになる。このため、図６においてスイッチ１８１４がオフし、スイッチ１８１６がオンして、オンオフの関係が切り替わるので、ノードＰは、インバータ１８１２の反転結果たるＨレベルになる。
一方、第１の給電線１７５に供給される階調信号Ｖdac１は、デコーダ１７２の解読にしたがってＶck(+)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、デコーダ１７４の解読にしたがってＶcw(+)になる。ここで、ノードＰがＨレベルに遷移したことによって、スイッチ１８２４、１８２６におけるオンオフの関係も切り替わるので、ノードＱは、階調信号Ｖdac２の電圧であるＶcw(+)になる。
さらに、図１０に示されるように、信号ＣsetがＨレベルになると、信号ＳsetがＬレベルになるので、このセット期間では、スイッチＳＷ３がオフする。
したがって、図１１（ｂ）に示されるように、ビット容量１８３０、１８３２には、それぞれ電圧Ｖcw(+)に応じた電荷が蓄積されることになる。 Next, in FIG. 10, in the set period in which the signal Cset is at the H level among the periods in which the signal PS is at the H level, the signal Csetl is at the L level and the signal Csetl is at the H level. Therefore, in FIG. 6, the switch 1814 is turned off, the switch 1816 is turned on, and the on / off relationship is switched, so that the node P becomes the H level that is the result of inversion of the inverter 1812.
On the other hand, the gradation signal Vdac1 supplied to the first power supply line 175 becomes Vck (+) according to the decoding of the decoder 172, and the gradation signal Vdac2 supplied to the second power supply line 177 is It becomes Vcw (+) according to the decoding. Here, since the on / off relationship of the switches 1824 and 1826 is switched by the transition of the node P to the H level, the node Q becomes Vcw (+) which is the voltage of the gradation signal Vdac2.
Further, as shown in FIG. 10, when the signal Cset becomes H level, the signal Sset becomes L level, so that the switch SW3 is turned off during this set period.
Therefore, as shown in FIG. 11B, charges corresponding to the voltage Vcw (+) are accumulated in the bit capacitors 1830 and 1832, respectively.

ただし、スイッチＳＷ０、ＳＷ２はオンのままであるので、図１１（ｃ）に示されるように、電荷が、ビット容量１８３０、１８３２から寄生容量１８５０に受け渡される。そして、これら容量における電位差がなくなると、電荷の受け渡しが終了するので、各容量における充電電圧（データ線の電圧）は、定常的には、正極性書込であって、階調データＤａｔａ（０１０１）に対応する電圧Ｖ5(+)になる（図７、図１１（ｃ）参照）。   However, since the switches SW0 and SW2 remain on, charges are transferred from the bit capacitors 1830 and 1832 to the parasitic capacitor 1850 as shown in FIG. When the potential difference between these capacitors disappears, the charge transfer ends, so the charging voltage (data line voltage) in each capacitor is normally positive writing and the gradation data Data (0101). ) (See FIG. 7 and FIG. 11C).

なお、信号ＰＳがＨレベルである期間のうち、信号ＣsetがＬレベルであるプリセット期間において、ビットＤ３が「１」であれば、ノードＰはＨレベルになるので、スイッチ１８２４がオンする結果、ノードＱは、階調信号Ｖdac２の電圧であるＶsk(+)になる。このため、図１２（ａ）に示されるように寄生容量１８５０には、Ｖsk(+)に応じた電荷が蓄積される。
この後、信号ＣsetがＨレベルになるセット期間では、ノードＰはＬレベルになるので、スイッチ１８２６がオンする結果、ノードＱは、階調信号Ｖdac１の電圧であるＶck(+)になる。このため、図１２（ｂ）に示されるように、ビット容量１８３０、１８３２には、それぞれ電圧Ｖck(+)に応じた電荷が蓄積されると同時に、電荷が、図１２（ｃ）に示されるように、寄生容量１８５０から、ビット容量１８３０、１８３２に受け渡される。そして、これら容量における電位差がなくなると、電荷の受け渡しが終了するので、データ線の電圧は、定常的には、正極性書込であって、階調データＤａｔａ（１１０１）に対応する電圧Ｖ10(+)になる（図７、図１２（ｃ）参照）。 Note that, in the preset period in which the signal PS is at the H level, if the bit D3 is “1” in the preset period in which the signal Cset is at the L level, the node P is at the H level, so that the switch 1824 is turned on. The node Q becomes Vsk (+) which is the voltage of the gradation signal Vdac2. Therefore, as shown in FIG. 12A, charges corresponding to Vsk (+) are accumulated in the parasitic capacitance 1850.
Thereafter, in the set period in which the signal Cset is at the H level, the node P is at the L level, and as a result of the switch 1826 being turned on, the node Q becomes Vck (+) which is the voltage of the gradation signal Vdac1. Therefore, as shown in FIG. 12B, charges corresponding to the voltage Vck (+) are accumulated in the bit capacitors 1830 and 1832, respectively, and at the same time, the charges are shown in FIG. 12C. As described above, the bit capacitances 1830 and 1832 are transferred from the parasitic capacitance 1850. When the potential difference in these capacitors disappears, the transfer of charge ends, so that the voltage of the data line is normally positive polarity writing and the voltage V10 (corresponding to the gradation data Data (1101)). +) (See FIGS. 7 and 12C).

結局、信号ＰＳがＨレベルになる１水平走査期間のうち、信号ＣsetがＬレベルであるプリセット期間では、データ信号Ｓｊは、ビットＤ３が「０」であれば電圧Ｖsw(+)となり、ビットＤ３が「１」であれば電圧Ｖsk(+)となる。この後、信号ＣsetがＨレベルになるセット期間では、データ信号Ｓｊは、電圧Ｖsw(+)から電圧Ｖsk(+)までの範囲において、階調データＤａｔａに対応し、かつ、正極側書込に対応したものとなる。
そして、セット期間に、１行目の走査線１１２に供給される走査信号Ｙｓ１がＨレベルになるので、１行目の画素１２０においては、ＴＦＴ１１６のオンによって画素電極１１８に、正極性書込に対応した電圧のデータ信号Ｓ１、Ｓ２、…、Ｓｎが各列において印加されることになる。 After all, in one horizontal scanning period in which the signal PS is at the H level, in the preset period in which the signal Cset is at the L level, the data signal Sj becomes the voltage Vsw (+) if the bit D3 is “0”, and the bit D3 When “1” is “1”, the voltage Vsk (+) is obtained. Thereafter, in the set period in which the signal Cset is at the H level, the data signal Sj corresponds to the gradation data Data in the range from the voltage Vsw (+) to the voltage Vsk (+) and is used for positive side writing. It will be compatible.
In the set period, the scanning signal Ys1 supplied to the scanning line 112 in the first row becomes the H level. Therefore, in the pixel 120 in the first row, the TFT 116 is turned on and the pixel electrode 118 is subjected to positive writing. Corresponding voltage data signals S1, S2,..., Sn are applied in each column.

続いて、２行目の走査信号Ｙｓ２がＨレベルになる期間を含む１水平走査期間（図９および図１０において○付きの２で示される期間）について着目すると、当該１水平走査期間に先んじて、２行１列、２行２列、…、２行ｎ列の画素に対応する階調データＤａｔａが順番に供給されて、前の１水平走査期間○付きの１とほぼ同様な動作が実行される。
すなわち、第１に、サンプリング制御信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎが順番にＨレベルになると、２行１列、２行２列、…、２行ｎ列の画素に対応する階調データＤａｔａが、１列目、２列目、…、ｎ列目に対応する第１のラッチ回路１８０２にそれぞれにラッチされ、この後、第２に、ラッチパルスＬＡＴの出力により、ラッチされた階調データＤａｔａが、対応する列の第２のラッチ回路１８０６に一斉にラッチされて、第３に、このラッチ結果に対応してアナログ変換されたデータ信号Ｓ１、Ｓ２、…、Ｓｎが出力される。 Subsequently, when focusing on one horizontal scanning period (period indicated by 2 with ○ in FIGS. 9 and 10) including a period in which the scanning signal Ys2 of the second row is at the H level, prior to the one horizontal scanning period. Gradation data Data corresponding to the pixels in 2 rows, 1 column, 2 rows, 2 columns,..., 2 rows and n columns are supplied in order, and an operation substantially the same as 1 with the previous horizontal scanning period ○ is executed. Is done.
That is, first, when the sampling control signals Xs1, Xs2,..., Xsn sequentially become H level, the gradation data Data corresponding to the pixels of 2 rows, 1 column, 2 rows, 2 columns,. Are latched in the first latch circuits 1802 corresponding to the first column, the second column,..., The nth column, respectively, and then, secondly, the latched gradation data Data is output by the output of the latch pulse LAT. Are simultaneously latched by the second latch circuits 1806 in the corresponding columns, and thirdly, the analog-converted data signals S1, S2,..., Sn are output corresponding to the latch results.

ただし、この水平走査期間○付きの２では、信号ＰＳがＬレベルであるので、信号ＣsetがＬレベルであるプリセット期間では、信号ＣsetlはＬレベルになり、信号Ｃsetlは、インバータ１６２の反転によりＨレベルになる。よって、図６においてスイッチ１８１４がオフし、スイッチ１８１６がオンする。
さらに、第１の給電線１７５に供給される階調信号Ｖdac１は、デコーダ１７２の解読によって電圧Ｖsk(-)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、デコーダ１７４の解読によって電圧Ｖsw(-)になる。 However, in 2 with the horizontal scanning period ◯, since the signal PS is at the L level, the signal Csetl is at the L level during the preset period in which the signal Cset is at the L level. Become a level. Therefore, in FIG. 6, the switch 1814 is turned off and the switch 1816 is turned on.
Further, the gradation signal Vdac 1 supplied to the first power supply line 175 becomes the voltage Vsk (−) by the decoding of the decoder 172, and the gradation signal Vdac 2 supplied to the second power supply line 177 is supplied to the decoder 174. The voltage Vsw (-) is obtained by decoding.

このため、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＬレベルであるプリセット期間においては、ビットＤ３が「０」であれば、ノードＰがＨレベルになるので、スイッチ１８２４がオンし、スイッチ１８２６がオフし、また、信号ＳsetがＨレベルになることによりスイッチＳＷ３がオンする。この結果、寄生容量１８５０に対する充電は、階調信号Ｖdac２の電圧Ｖsw(-)にて行われることになる。
一方、ビットＤ３が「１」であれば、ノードＰがＬレベルになるので、スイッチ１８２４がオフし、スイッチ１８２６がオンし、また、信号ＳsetがＨレベルになることによりスイッチＳＷ３がオンする。この結果、寄生容量１８５０に対する充電は、階調信号Ｖdac１の電圧Ｖsk(-)にて行われることになる。 For this reason, in the preset period in which the signal Cset is at the L level in one horizontal scanning period in which the signal PS is at the L level, if the bit D3 is “0”, the node P is at the H level. Is turned on, the switch 1826 is turned off, and the switch SW3 is turned on when the signal Sset becomes H level. As a result, the parasitic capacitor 1850 is charged with the voltage Vsw (−) of the gradation signal Vdac2.
On the other hand, if the bit D3 is “1”, the node P becomes L level, so that the switch 1824 is turned off, the switch 1826 is turned on, and the switch SW3 is turned on when the signal Set becomes H level. As a result, the parasitic capacitor 1850 is charged with the voltage Vsk (−) of the gradation signal Vdac1.

この後、信号ＣsetがＨレベルになるセット期間では、信号ＣsetlはＨレベルになり、信号ＣsetlはＬレベルになるので、スイッチ１８１４がオンし、スイッチ１８１６がオフする。また、信号Ｃse tがＨレベルである期間においては、信号ＳsetがＬレベルになるので、スイッチＳＷ３がオフする。
さらに、第１の給電線１７５に供給される階調信号Ｖdac１は、電圧Ｖcw(-)になり、第２の給電線１７７に供給される階調信号Ｖdac２は、電圧Ｖck(-)になる。
このため、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＨレベルであるセット期間においては、ビットＤ３が「０」であれば、ノードＰがＬレベルになるので、スイッチ１８２４がオフし、スイッチ１８２６がオンする。この結果、ノードＱは、階調信号Ｖdac１の電圧Ｖcw(-)になる。
よって、ビット容量１８３０、１８３１、１８３２のうち、対応するビットが「１」であるものには、電圧Ｖcw(-)に応じた電荷が蓄積されると同時に、寄生容量１８５０に対し電圧Ｖsw(-)に応じて蓄積された電荷と均等化される。 Thereafter, in the set period in which the signal Cset is at the H level, the signal Csetl is at the H level and the signal Csetl is at the L level, so that the switch 1814 is turned on and the switch 1816 is turned off. Further, since the signal Sset is at the L level during the period in which the signal Cset is at the H level, the switch SW3 is turned off.
Further, the gradation signal Vdac1 supplied to the first power supply line 175 becomes the voltage Vcw (−), and the gradation signal Vdac2 supplied to the second power supply line 177 becomes the voltage Vck (−).
For this reason, in the set period in which the signal Cset is at the H level in one horizontal scanning period in which the signal PS is at the L level, if the bit D3 is “0”, the node P is at the L level. Is turned off and the switch 1826 is turned on. As a result, the node Q becomes the voltage Vcw (−) of the gradation signal Vdac1.
Therefore, among the bit capacitors 1830, 1831, and 1832, the charge corresponding to the voltage Vcw (−) is accumulated in the corresponding bit of “1”, and at the same time, the voltage Vsw (− ) To equalize the accumulated charge.

一方、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＨレベルであるセット期間において、ビットＤ３が「１」であれば、ノードＰがＨレベルになるので、スイッチ１８２４がオンし、スイッチ１８２６がオフする。この結果、ノードＱは、階調信号Ｖdac２の電圧Ｖck(-)になる。
よって、ビット容量１８３０、１８３１、１８３２のうち、対応するビットが「１」であるものには、電圧Ｖck(-)に応じた電荷が蓄積されると同時に、寄生容量１８５０に対し電圧Ｖsk(-)蓄積された電荷と均等化される。 On the other hand, in the set period in which the signal Cset is at the H level in one horizontal scanning period in which the signal PS is at the L level, if the bit D3 is “1”, the node P is at the H level, so The switch 1826 is turned off. As a result, the node Q becomes the voltage Vck (−) of the gradation signal Vdac2.
Therefore, among the bit capacitors 1830, 1831, and 1832, the charge corresponding to the voltage Vck (−) is accumulated in the corresponding bit of “1”, and at the same time, the voltage Vsk (− ) Equalized with accumulated charge.

結局、信号ＰＳがＬレベルになる１水平走査期間のうち、信号ＣsetがＬレベルであるプリセット期間では、データ信号Ｓｊは、ビットＤ３が「０」であれば電圧Ｖsw(-)となり、ビットＤ３が「１」であれば電圧Ｖsk(-)となる。この後、信号ＣsetがＨレベルになるセット期間では、データ信号Ｓｊは、電圧Ｖsw(-)から電圧Ｖsk(-)までの範囲において、階調データＤａｔａに対応し、かつ、負極側書込に対応したものとなる。
そして、信号ＣsetがＨレベルになるセット期間に、２行目の走査線１１２に供給される走査信号Ｙｓ２がＨレベルになるので、２行目の画素１２０においては、ＴＦＴ１１６のオンによって画素電極１１８に、負極性書込に対応した電圧のデータ信号Ｓ１、Ｓ２、…、Ｓｎが各列において印加されることになる。 As a result, in one horizontal scanning period in which the signal PS is L level, in the preset period in which the signal Cset is L level, the data signal Sj becomes the voltage Vsw (−) if the bit D3 is “0”, and the bit D3 When “1” is “1”, the voltage Vsk (−) is obtained. Thereafter, in the set period in which the signal Cset is at the H level, the data signal Sj corresponds to the gradation data Data in the range from the voltage Vsw (−) to the voltage Vsk (−) and is used for negative side writing. It will be compatible.
In the set period in which the signal Cset is at the H level, the scanning signal Ys2 supplied to the scanning line 112 in the second row is at the H level. Therefore, in the pixel 120 in the second row, the pixel electrode 118 is turned on when the TFT 116 is turned on. In addition, data signals S1, S2,..., Sn having voltages corresponding to negative polarity writing are applied to each column.

以下、同様な動作が、１水平走査期間毎に、繰り返して実行されることになる。すなわち、ｉ行目の走査線１１２に供給される走査信号ＹｓｉがＨレベルになる１水平走査期間に先んじて、ｉ行１列、ｉ行２列、…、ｉ行ｎ列の画素に対応する階調データＤａｔａが順番に供給されて、１列目、２列目、…、ｎ列目に対応する第１のラッチ回路１８０２にラッチされ、この後、ラッチパルスＬＡＴの出力により、対応する列の第２のラッチ回路１８０４に一斉にラッチされて、それぞれに対応する列においてＤ／Ａ変換されて、信号ＰＳの論理レベルに対応する極性側のアナログ信号に変換されて、データ信号Ｓ１、Ｓ２、…、Ｓｎとして出力される。
この際、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧は、ｉが奇数であれば、信号ＰＳがＨレベルとなるので、正極性書込に対応したものとなる一方、ｉが偶数であれば、信号ＰＳがＬレベルとなるので、負極性書込に対応したものとなる。 Thereafter, a similar operation is repeatedly performed every horizontal scanning period. That is, prior to one horizontal scanning period in which the scanning signal Ysi supplied to the i-th scanning line 112 is at the H level, it corresponds to the pixels in the i-th row, first column, i-th row 2,. The gradation data Data is sequentially supplied and latched in the first latch circuit 1802 corresponding to the first column, the second column,..., The nth column, and then the corresponding column is output by the output of the latch pulse LAT. Are simultaneously latched by the second latch circuit 1804, D / A converted in the corresponding columns, and converted to analog signals on the polarity side corresponding to the logic level of the signal PS, and the data signals S1, S2 ,..., Sn are output.
At this time, the voltage of the data signals S1, S2,..., Sn is compatible with positive polarity writing because the signal PS is H level if i is an odd number. Since the signal PS becomes L level, it corresponds to negative polarity writing.

なお、次の垂直走査期間では、同様な動作が実行されるが、信号ＰＳは、同一の水平走査期間についてみた場合、１垂直走査期間毎に反転するので、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧は、ｉが奇数であれば、負極性書込に対応したものとなる一方、ｉが偶数であれば、正極性書込に対応したものとなる。   In the next vertical scanning period, the same operation is performed. However, since the signal PS is inverted every vertical scanning period when viewed in the same horizontal scanning period, the data signals S1, S2,. When i is an odd number, the voltage corresponds to negative polarity writing, while when i is an even number, the voltage corresponds to positive polarity writing.

＜１−４：蓄積容量および液晶容量における動作＞
続いて、上述したようなＹ側およびＸ側の動作が行われた場合に、蓄積容量および液晶容量における動作について説明する。図１３（ａ）、図１３（ｂ）および図１３（ｃ）の各々は、これらの容量における電荷の蓄積動作を説明するための図である。
なお、これらの図の左方における２つの升は、それぞれ蓄積容量および液晶容量を示している。詳細には、升の底面積が、それぞれ蓄積容量Ｃstg（１１９）および液晶容量ＣLCの大きさを示し、升に溜められた水が電荷を示し、その高さが電圧を示している。 <1-4: Operation in Storage Capacitance and Liquid Crystal Capacitance>
Next, operations in the storage capacitor and the liquid crystal capacitor when the above-described operations on the Y side and the X side are performed will be described. Each of FIG. 13A, FIG. 13B, and FIG. 13C is a diagram for explaining the charge accumulation operation in these capacitors.
Note that the two wrinkles on the left side of these figures indicate the storage capacity and the liquid crystal capacity, respectively. More specifically, the bottom area of the bottle indicates the size of the storage capacitor C stg (119) and the liquid crystal capacitor C LC , respectively, the water stored in the bottle indicates the charge, and the height indicates the voltage.

ここで、説明の便宜上、ｉ行ｊ列に位置する画素１２０において、正極性書込を行う場合を例にとって説明する。まず、走査信号ＹｓｉがＨレベルになると、当該画素のＴＦＴ１１６がオンするので、図１３（ａ）に示されるように、当該画素の蓄積容量Ｃstgおよび液晶容量ＣLCには、データ線Ｓｊの電圧に応じた電荷が蓄積される。この際、蓄積容量Ｃstgおよび液晶容量ＣLCにおける書込電圧をＶpとする。 Here, for convenience of explanation, a case where positive writing is performed in the pixel 120 located in i row and j column will be described as an example. First, when the scanning signal Ysi becomes H level, the TFT 116 of the pixel is turned on, and therefore, as shown in FIG. 13A, the storage capacitor C stg and the liquid crystal capacitor C LC of the pixel have the data line Sj. Charges corresponding to the voltage are accumulated. At this time, the write voltage in the storage capacitor C stg and the liquid crystal capacitor C LC is set to Vp.

次に、走査信号ＹｓｉがＬレベルになると、当該画素のＴＦＴ１１６がオフするとともに、正極性書込では、ｉ行目の容量線１１３に供給される容量スイング信号Ｙｃｉが、上述したように低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移する。このため、図１３（ｂ）に示されるように、蓄積容量Ｃstgにおける充電電圧が、その遷移分であるＶqだけ底上げされる。ここで、Ｖq＝｛Ｖst(+)−Ｖst(-)｝である。 Next, when the scanning signal Ysi becomes L level, the TFT 116 of the pixel is turned off, and in the positive polarity writing, the capacitance swing signal Yci supplied to the i-th capacitance line 113 is on the lower side as described above. Transition from the capacitance voltage Vst (-) to the higher-side capacitance voltage Vst (+). For this reason, as shown in FIG. 13B, the charging voltage in the storage capacitor C stg is raised by Vq which is the transition amount. Here, Vq = {Vst (+) − Vst (−)}.

ただし、蓄積容量Ｃstgの一端は、画素電極１１８に接続されているので、図１３（ｃ）に示されるように、電圧が持ち上げられた蓄積容量Ｃstgから液晶容量ＣLCに電荷が受け渡される。そして、両容量における電位差がなくなると、電荷の受け渡しが終了するので、両容量における充電電圧は、最終的に電圧Ｖrになる。この電圧Ｖrは、ＴＦＴ１１６のオフ時におけるほとんどの期間において液晶容量ＣLCに印加され続けることになるので、液晶容量ＣLCには、実効的に、ＴＦＴ１１６のオン時から電圧Ｖcが印加されたものとみなすことができる。 However, since one end of the storage capacitor C stg is connected to the pixel electrode 118, as shown in FIG. 13C, the charge is transferred from the storage capacitor C stg whose voltage is raised to the liquid crystal capacitor C LC. It is. When the potential difference between the two capacitors disappears, the charge transfer ends, so that the charging voltage at both capacitors finally becomes the voltage Vr. The voltage Vr, it means that the liquid crystal capacitance C LC continues to be applied to the most of the time when off TFT 116, the liquid crystal capacitance C LC, effectively, that the voltage Vc applied from the ON state of the TFT 116 Can be considered.

この電圧Ｖrは、蓄積容量Ｃstgおよび液晶容量ＣLCを用いると、次式(2)のように表すことができる。
Ｖr＝Ｖp＋Ｖq・Ｃstg／（Ｃstg＋ＣLC） ……(2) This voltage Vr can be expressed by the following equation (2) when the storage capacitor C stg and the liquid crystal capacitor C LC are used.
Vr = Vp + Vq · C stg / (C stg + C LC ) (2)

さて、蓄積容量Ｃstgが液晶容量ＣLCよりも充分に大きいのであれば、式(2)は、次式(3)のように近似される。
Ｖr＝Ｖp＋Ｖq ……(3)
すなわち、液晶容量ＣLCにおける最終的な充電電圧Ｖrは、初期書込電圧Ｖpから、容量スイング信号Ｙｃｉの持ち上がり分Ｖqだけ高位側にシフトしたものとして簡略化される。 If the storage capacitor C stg is sufficiently larger than the liquid crystal capacitor C LC , the equation (2) is approximated as the following equation (3).
Vr = Vp + Vq (3)
That is, the final charge voltage Vr at the liquid crystal capacitance C LC is the initial program voltage Vp, is simplified as shifted to the high side by lifting amount Vq capacity swing signal Yci.

なお、ここでは、図１３（ｂ）および図１３（ｃ）の動作を、簡略化のために別々に説明したが、実際には、両者の動作は同時並行的に行われる。また、ここでは、正極性書込を行う場合について説明したが、負極性書込の場合に、蓄積容量Ｃstgが液晶容量ＣLCよりも充分に大きいのであれば、液晶容量ＣLCに最終的に印加される電圧Ｖrは、初期書込電圧Ｖpから容量スイング信号Ｙｃｉの遷移分Ｖpだけ、低位側にシフトすることになる。 Here, the operations in FIGS. 13B and 13C have been described separately for the sake of brevity, but in actuality, both operations are performed in parallel. Further, here, there has been described a case where the positive polarity writing, in the case of the negative polarity writing, if sufficiently large for the than the storage capacitor C stg is the liquid crystal capacitance C LC, eventually to the liquid crystal capacitor C LC The voltage Vr applied to is shifted to the lower side from the initial write voltage Vp by the transition amount Vp of the capacitance swing signal Yci.

すなわち、ｉ行ｊ列の画素１２０における画素電極１１８に印加される電圧Ｐｉｘ（ｉ，ｊ）は、図１４（ｂ）に示されるように、第１に、ＴＦＴ１１６のオン時に、一旦、ｊ列目のデータ線１１４に供給されるデータ信号Ｓｊの電圧になり、第２に、ＴＦＴ１１６のオフ直後に、正極性書込であれば、容量スイング信号Ｙｃｉが低位側の容量電圧Ｖst(-)から高位側の容量電圧Ｖst(+)に遷移することによって、高位側にシフトする一方、負極性書込であれば、容量スイング信号Ｙｃｉが高位側の容量電圧Ｖst(+)から低位側の容量電圧Ｖst(-)に遷移することによって、低位側にシフトすることになる。   In other words, the voltage Pix (i, j) applied to the pixel electrode 118 in the pixel 120 in the i row and j column is, as shown in FIG. The voltage of the data signal Sj supplied to the second data line 114 is second, and second, if the positive polarity writing is performed immediately after the TFT 116 is turned off, the capacitance swing signal Yci is changed from the lower-side capacitance voltage Vst (−). By shifting to the higher-side capacitance voltage Vst (+), the higher-side capacitance is shifted. On the other hand, in the case of negative polarity writing, the capacitance swing signal Yci is changed from the higher-side capacitance voltage Vst (+) to the lower-side capacitance voltage. By shifting to Vst (−), the shift is made to the lower side.

実際には、蓄積容量Ｃstgを液晶容量ＣLCよりも充分に大きくすることができず、また、液晶容量ＣLCには容量サイズが充電電圧に応じて変化する特性がある。このため、Ｐｉｘ（ｉ，ｊ）は、例えばＴＦＴ１１６のオン時に正極性書込の白レベルに対応する電圧Ｖsw(+)であれば、ＴＦＴ１１６のオフ後において、容量電圧の上昇分に一致して高位にシフトするのではなく、電圧Ｖsw(+)や蓄積容量Ｃstg／液晶容量ＣLCの容量比にも依存して、ΔＶwt(+)だけ高位にシフトすることになる。
なお、図１４（ｂ）では、第１に、Ｐｉｘ（ｉ，ｊ）がＴＦＴ１１６のオン時に正極性書込の黒レベルに対応する電圧Ｖsk(+)であれば、ＴＦＴ１１６のオフ後において、容量電圧の上昇分や、電圧Ｖsk(+)、容量比に依存して、ΔＶbk(+)だけ高位にシフトする点、第２に、Ｐｉｘ（ｉ，ｊ）がＴＦＴ１１６のオン時に負極性書込の白レベルに対応する電圧Ｖsw(-)であれば、ＴＦＴ１１６のオフ後において、容量電圧の下降分や、電圧Ｖsw(-)、容量比に依存して、ΔＶwt(-)だけ低位にシフトする点、および、第３に、Ｐｉｘ（ｉ，ｊ）がＴＦＴ１１６のオン時に負極性書込の黒レベルに対応する電圧Ｖsk(-)であれば、ＴＦＴ１１６のオフ後において、容量電圧の下降分や、電圧Ｖsk(-)、容量比に依存して、ΔＶbk(-)だけ高位にシフトする点が別途示されている。 In fact, can not be an accumulation capacitor C stg is sufficiently larger than the liquid crystal capacitance C LC, also in the liquid crystal capacitance C LC is characteristic that the size changes depending on the charge voltage. For this reason, if Pix (i, j) is, for example, the voltage Vsw (+) corresponding to the white level of the positive polarity writing when the TFT 116 is turned on, it matches the increase in capacitance voltage after the TFT 116 is turned off. Instead of shifting to a high level, the voltage is shifted to a high level by ΔVwt (+) depending on the voltage Vsw (+) and the capacitance ratio of the storage capacitance C stg / liquid crystal capacitance C LC .
In FIG. 14B, first, if Pix (i, j) is a voltage Vsk (+) corresponding to the black level of the positive polarity writing when the TFT 116 is turned on, the capacitance after the TFT 116 is turned off. Depending on the voltage rise, voltage Vsk (+), and capacitance ratio, it shifts higher by ΔVbk (+). Second, Pix (i, j) is negatively written when the TFT 116 is turned on. The voltage Vsw (-) corresponding to the white level is shifted to a lower level by ΔVwt (-) after the TFT 116 is turned off, depending on the decrease of the capacitance voltage, the voltage Vsw (-), and the capacitance ratio. And, third, if Pix (i, j) is a voltage Vsk (−) corresponding to the black level of negative polarity writing when the TFT 116 is turned on, the amount of decrease in the capacitance voltage after the TFT 116 is turned off, Depending on the voltage Vsk (-) and the capacitance ratio, a point that is shifted higher by ΔVbk (-) is shown separately. That.

このように、本実施形態によれば、データ線１１４に供給されるデータ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅以上に、画素電極１１８の電圧が変位することになる。すなわち、本実施形態によれば、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅範囲が狭くても、その範囲以上に、液晶容量に印加される電圧実効値が拡大することになる。このため、従来では、データ線１１４への最終段に設けられて、データ信号の電圧を拡大するためのレベルシフタが不要となるので、その分、回路配置に余裕が生じるだけでなく、電圧拡大することに伴って消費されていた電力もなくすことができる。さらに、Ｘ側におけるシフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路をすべて低電圧で駆動することができるので、これらの回路を構成する素子（ＴＦＴ）が小さくて済む。このため、データ線１１４のピッチを、より狭くすることができるので、高精細化を図ることが容易となる。   Thus, according to the present embodiment, the voltage of the pixel electrode 118 is displaced more than the voltage amplitude of the data signals S1, S2,..., Sn supplied to the data line 114. That is, according to the present embodiment, even if the voltage amplitude range of the data signals S1, S2,..., Sn is narrow, the effective voltage value applied to the liquid crystal capacitance is expanded beyond that range. For this reason, a level shifter provided in the final stage to the data line 114 and expanding the voltage of the data signal is not necessary in the prior art, so that not only does the circuit arrangement have a margin, but the voltage is expanded. Accordingly, the power consumed can be eliminated. Furthermore, since all the circuits from the shift register 150 to the D / A converter group 180 on the X side can be driven with a low voltage, the elements (TFTs) constituting these circuits can be small. For this reason, since the pitch of the data lines 114 can be made narrower, it becomes easy to achieve high definition.

さらに、本実施形態では、蓄積容量Ｃstgの他端を前行の走査線１１２に接続するとともに、走査線を多値で駆動する方法（例えば、特開平２−９１３号公報や、特開平４−１４５４９０号公報に記載の技術参照）と比較すると、次のような利点がある。
すなわち、走査線を多値で駆動する方法では、走査線に蓄積容量が接続される分、負荷が大きくなる。一方、一般に走査線に供給される走査信号の電圧振幅は、データ線に供給されるデータ信号の電圧振幅よりも大きい（図１４（ａ）参照）。このため、走査線を多値で駆動する方法では、負荷が付加された走査線を高電圧振幅することにより消費される電力を考えると、低消費電力化を図ることが困難である。
これに対し、本実施形態では、蓄積容量Ｃstg（１１９）の他端を、容量線１１３に供給される容量スイング信号によって持ち上げ、または、持ち下げることで、液晶容量に印加される電圧実効値を拡大しているので、走査線に付加される容量に変更はなく、さらに、データ信号の電圧振幅が小さく抑えられる分、走査信号の電圧振幅を小さくできるので、より低消費電力化も可能になる。 Further, in the present embodiment, the other end of the storage capacitor C stg is connected to the preceding scanning line 112 and the scanning line is driven with multiple values (for example, Japanese Patent Laid-Open No. 2-913 and Japanese Patent Laid-Open No. 4). Compared to the technique described in Japanese Patent No. -145490, there are the following advantages.
That is, in the method of driving the scanning lines with multiple values, the load increases as the storage capacitors are connected to the scanning lines. On the other hand, the voltage amplitude of the scanning signal supplied to the scanning line is generally larger than the voltage amplitude of the data signal supplied to the data line (see FIG. 14A). For this reason, in the method of driving the scanning lines with multiple values, it is difficult to reduce the power consumption in consideration of the power consumed by the high voltage swing of the scanning lines to which a load is added.
On the other hand, in this embodiment, the other end of the storage capacitor C stg (119) is lifted or lowered by the capacitor swing signal supplied to the capacitor line 113, so that the effective voltage value applied to the liquid crystal capacitor is increased. Therefore, there is no change in the capacitance added to the scanning line, and the voltage amplitude of the scanning signal can be reduced as much as the voltage amplitude of the data signal can be suppressed, so that lower power consumption is possible. Become.

また、本実施形態では、対向電極の電圧を一定の期間（例えば１水平走査期間）毎にシフトする（持ち上げる、または、持ち下げる）方法と比較すると、次のような利点がある。すなわち、対向電極の電圧をシフトすると、当該対向電極に寄生するすべての容量が一斉に影響を受けるので、意外に低消費電力化を図ることができない。
これに対し、本実施形態では、容量線１１３の電圧が１水平走査期間毎に順番にシフトするだけであるので、１水平走査期間でみれば、１本の容量線１１３に寄生する容量だけが影響を受ける。このため、本実施形態によれば、対向電極の電圧をシフトする方法と比較すると、電圧のシフトにより影響を受ける容量が圧倒的に少ないので、低消費電力化において有利である。 In addition, the present embodiment has the following advantages compared to a method of shifting (lifting or lifting) the counter electrode voltage every certain period (for example, one horizontal scanning period). That is, if the voltage of the counter electrode is shifted, all the capacitances parasitic on the counter electrode are affected at the same time, and therefore, the power consumption cannot be unexpectedly reduced.
On the other hand, in the present embodiment, the voltage of the capacitor line 113 only shifts in order for each horizontal scanning period, so that only the capacitance parasitic on one capacitor line 113 is seen in one horizontal scanning period. to be influenced. For this reason, according to the present embodiment, compared to the method of shifting the voltage of the counter electrode, the capacity affected by the voltage shift is overwhelmingly small, which is advantageous in reducing power consumption.

くわえて、本実施形態では、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅が抑えられるので、Ｄ／Ａ変換の際に必要となる８つの電圧の最大・最小の振幅についても抑えられるので、これらの電圧を生成する電源回路の負担を減らすことが可能となる。   In addition, in this embodiment, since the voltage amplitude of the data signals S1, S2,..., Sn can be suppressed, the maximum and minimum amplitudes of the eight voltages necessary for D / A conversion can also be suppressed. It is possible to reduce the burden on the power supply circuit that generates these voltages.

ところで、本実施形態では、正極性書込に対応するＤ／Ａ変換の際、各容量への電荷の蓄積のために、上位ビットＤ３が「０」であれば、電圧Ｖsw (+)からＶcw(+)に、上位ビットＤ３が「１」であれば、電圧Ｖsk(+)からＶck(+)に、それぞれ切り替える必要がある。また、負極性書込に対応するＤ／Ａ変換の際、各容量への電荷の蓄積のために、上位ビットＤ３が「０」であれば、電圧Ｖsw(-)からＶcw(-)に、上位ビットＤ３が「１」であれば、電圧Ｖsk(-)からＶck(-)に、それぞれ切り替える必要がある。
このため単純には、電圧Ｖsw(+)、Ｖcw(+)、Ｖsw(-)、Ｖcw(-)を順に、ある１本の給電線に供給する一方、電圧Ｖsk(+)、Ｖck(+)、Ｖsk(-)、Ｖck(-)を順に、別の１本の給電線に供給しておき、書込極性や上位ビットＤ３に応じて、いすれかを選択して用いる構成が考えられる。 By the way, in the present embodiment, during the D / A conversion corresponding to the positive polarity writing, if the upper bit D3 is “0” for the accumulation of charges in each capacitor, the voltage Vsw (+) to the Vcw If the upper bit D3 is “1” at (+), it is necessary to switch from the voltage Vsk (+) to Vck (+). In addition, during D / A conversion corresponding to negative polarity writing, if the upper bit D3 is “0”, the voltage Vsw (−) is changed to Vcw (−) in order to accumulate charges in each capacitor. If the upper bit D3 is “1”, it is necessary to switch from the voltage Vsk (−) to Vck (−).
Therefore, simply, the voltages Vsw (+), Vcw (+), Vsw (−), and Vcw (−) are sequentially supplied to a certain feeder, while the voltages Vsk (+) and Vck (+) are supplied. , Vsk (−), and Vck (−) are sequentially supplied to another power supply line, and either one is selected and used according to the write polarity or the upper bit D3.

しかしながら、このような構成では、各給電線における電圧変化が大きく、該給電線に寄生する容量によって電力が無駄に消費されることになる。
この点について詳述すると、例えば、蓄積容量１１９の他端をシフトさせない場合に、ある１本の給電線に、電圧Ｖsw(+)、Ｖcw(+)、Ｖsw(-)、Ｖcw(-)を順に給電すると、図１８においてＳで示されるような電圧波形となり、別の１本の給電線に、電圧Ｖsk(+)、Ｖck(+)、Ｖsk(-)、Ｖck(-)を順に給電すると、図１８においてＴで示されるような電圧波形となる。
ここで、電圧波形Ｓでは、Ｄ／Ａ変換の際（信号ＣsetがＨレベルに遷移する際、または、信号ＳsetがＬレベルに遷移する際、すなわち、プリセット期間からセット期間に移行する際）には、図１８または図１９（Ａ）においてｃ、ｄで示されるように、また、極性反転の際（信号ＰＳがＨまたはＬレベルに遷移する際）には、図１８または図１９（Ｂ）においてｇ、ｈで示されるように、電圧変化が大きくなる。同様に、電圧波形Ｔでは、Ｄ／Ａ変換の際には、図１８または図１９（Ａ）においてａ、ｂで示されるように、また、極性反転の際には、図１８または図１９（Ｂ）においてｅ、ｆで示されるように、電圧変化が大きくなる。 However, in such a configuration, the voltage change in each power supply line is large, and power is wasted due to the parasitic capacitance of the power supply line.
This point will be described in detail. For example, when the other end of the storage capacitor 119 is not shifted, the voltages Vsw (+), Vcw (+), Vsw (−), and Vcw (−) are applied to a certain power supply line. When power is supplied in sequence, a voltage waveform as shown by S in FIG. 18 is obtained, and when voltage Vsk (+), Vck (+), Vsk (−), and Vck (−) are supplied in order to another power supply line. , A voltage waveform as indicated by T in FIG.
Here, in the voltage waveform S, during D / A conversion (when the signal Cset transitions to the H level, or when the signal Sset transitions to the L level, that is, when the preset period transitions to the set period). As shown by c and d in FIG. 18 or FIG. 19A, and when the polarity is inverted (when the signal PS transits to H or L level), FIG. 18 or FIG. As shown by g and h, the voltage change becomes large. Similarly, in the voltage waveform T, as shown by a and b in FIG. 18 or 19A during D / A conversion, and as shown in FIG. In B), as indicated by e and f, the voltage change becomes large.

これに対して、本実施形態では、Ｄ／Ａ変換の際や極性反転の際に、インバータ１８１２、１８２２、スイッチ１８１４、１８１６、１８２４、１８２６によって、第１の給電線１７５または第２の給電線１７７のいずれか一方から他方に給電を切り替える構成となっているので、両給電線における電圧変化が小さく抑えられる。
詳述すると、本実施形態では、第１の給電線１７５に供給される階調信号Ｖdac１の電圧波形は、Ｄ／Ａ変換の際には、図１０または図１９（Ｃ）においてＢ、Ｄで示されるように、また、極性反転の際には、図１０または図１９（Ｄ）においてＦ、Ｈで示されるように、電圧変化が小さく抑えられる。同様に、第２の給電線１７７に供給される階調信号Ｖdac２の電圧波形は、Ｄ／Ａ変換の際には、図１０または図１９（Ｃ）においてＡ、Ｃで示されるように、また、極性反転の際には、図１０または図１９（Ｄ）においてＥ、Ｇで示されるように、電圧変化が小さく抑えられる。
このため本実施形態によれば、Ｄ／Ａ変換の際に必要となる８つの電圧の最大・最小の振幅について抑えられることとあいまって、Ｄ／Ａ変換の際や極性反転の際に、第１の給電線１７５または第２の給電線１７７のいずれか一方から他方に給電を切り替える構成によって、第１の給電線１７５および第２の給電線１７７における電圧変化が小さく抑えられるので、これらの給電線に寄生する容量によって消費される電力も最小限に抑えられる結果、さらなる低消費電力化が可能になる。 On the other hand, in the present embodiment, the first power supply line 175 or the second power supply line is used by the inverters 1812 and 1822 and the switches 1814, 1816, 1824, and 1826 at the time of D / A conversion or polarity inversion. Since the power supply is switched from any one of 177 to the other, the voltage change in both power supply lines is suppressed to a small level.
More specifically, in this embodiment, the voltage waveform of the gradation signal Vdac1 supplied to the first power supply line 175 is B and D in FIG. 10 or FIG. As shown, and during polarity reversal, as indicated by F and H in FIG. 10 or FIG. Similarly, the voltage waveform of the gradation signal Vdac2 supplied to the second power supply line 177 is as indicated by A and C in FIG. 10 or FIG. At the time of polarity reversal, as indicated by E and G in FIG. 10 or FIG.
For this reason, according to the present embodiment, the maximum and minimum amplitudes of the eight voltages required for the D / A conversion can be suppressed, and the D / A conversion and the polarity inversion By changing the power supply from one of the first power supply line 175 or the second power supply line 177 to the other, the voltage change in the first power supply line 175 and the second power supply line 177 can be suppressed to a small level. As a result of minimizing the power consumed by the capacitance parasitic on the electric wire, it is possible to further reduce the power consumption.

＜１−５：考察＞
ところで、上述したように、蓄積容量Ｃstgが、液晶容量ＣLCよりも充分に大きいのであれば、液晶容量ＣLCに最終的に印加される電圧Ｖrは、初期書込電圧Ｖpから、容量スイング信号Ｙｃｉの電圧遷移分（蓄積容量のおける他端の電圧遷移分）だけ、高位側または低位側にシフトしたものとして取り扱うことができる。
ただし、実際には、回路素子や配線等におけるレイアウトの制約により、蓄積容量Ｃstgを、液晶容量ＣLCよりも数倍程度とするのが限界であるので、容量スイング信号Ｙｃｉの電圧遷移分（持ち上げまたは持ち下げ分）が、そのまま、画素電極における電圧遷移分にはならない。すなわち、容量スイング信号Ｙｃｉの電圧遷移分が、圧縮されて、画素電極１１８における電圧遷移分として反映されることになる。 <1-5: Consideration>
Incidentally, as described above, the storage capacitor C stg is, if sufficiently large for the than the liquid crystal capacitance C LC, the voltage V r which is ultimately applied to the liquid crystal capacitor C LC is the initial program voltage Vp, the capacity Only the voltage transition of the swing signal Yci (the voltage transition at the other end of the storage capacitor) can be handled as being shifted to the higher side or the lower side.
However, in practice, the layout constraints in the circuit elements and wiring, etc., the storage capacitor C stg, since for several times than the liquid crystal capacitance C LC is the limit, a voltage transition amount in the capacitance swing signal Yci ( The lifted or lifted part) does not directly become the voltage transition in the pixel electrode. That is, the voltage transition of the capacitance swing signal Yci is compressed and reflected as the voltage transition at the pixel electrode 118.

ここで、図１５は、この圧縮率が蓄積容量Ｃstg／（黒表示の）液晶容量ＣLCの比率に対してどのように変化するかを、シミュレートした図である。例えば、蓄積容量のおける他端の電圧遷移分が２．０ボルトである場合に、画素電極の電圧シフト分が１．５ボルトであるとき、圧縮率は７５％となる。
この図に示されるように、蓄積容量Ｃstg／液晶容量ＣLCの比率が大きくなるにつれて、圧縮率は、大きくなるが、やがて飽和することが判る。特に、蓄積容量Ｃstg／液晶容量ＣLCの比率が「４」を越える付近から、圧縮率が８０％強で飽和する。ここで、蓄積容量Ｃstg／液晶容量ＣLCの比率が「４」程度であれば、電圧振幅の減少分も約２０％弱と少なく、レイアウト的にも現実的である。 Here, FIG. 15 is a diagram simulating how this compression rate changes with respect to the ratio of the storage capacity C stg / (black display) liquid crystal capacity C LC . For example, when the voltage transition at the other end of the storage capacitor is 2.0 volts, and the voltage shift of the pixel electrode is 1.5 volts, the compression ratio is 75%.
As shown in this figure, as the ratio of the storage capacity C stg / liquid crystal capacity C LC increases, the compression ratio increases, but it is understood that it will eventually saturate. In particular, when the ratio of the storage capacity C stg / liquid crystal capacity C LC exceeds “4”, the compression rate is saturated at a little over 80%. Here, if the ratio of storage capacitance C stg / liquid crystal capacitance C LC is about “4”, the decrease in voltage amplitude is as small as about 20%, which is realistic in terms of layout.

ところで、電圧振幅の減少分を補償するためには、第１に、データ線１１４に供給するデータ信号の初期書込電圧の振幅を増加させることが考えられるが、これは、本発明における目的と相反することであるから、安易に採用することはできない。特に、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅が、シフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路の論理レベルの振幅を越える場合、Ｄ／Ａ変換群１８０の出力段に、その電圧振幅を拡大するためのレベルシフタが列毎に必要になるので、消費電力の大幅な削減が困難になる。換言すれば、図２に示される構成において、データ信号Ｓ１、Ｓ２、…、Ｓｎの電圧振幅が、シフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路の論理レベルの振幅を越えないことが条件となる。   Incidentally, in order to compensate for the decrease in voltage amplitude, first, it is conceivable to increase the amplitude of the initial write voltage of the data signal supplied to the data line 114. This is the purpose of the present invention. Since it is a conflict, it cannot be adopted easily. In particular, when the voltage amplitude of the data signals S1, S2,..., Sn exceeds the amplitude of the logic level of the circuit extending from the shift register 150 to the D / A converter group 180, the output stage of the D / A conversion group 180 Since a level shifter for expanding the voltage amplitude is required for each column, it is difficult to significantly reduce power consumption. In other words, in the configuration shown in FIG. 2, the voltage amplitude of the data signals S1, S2,..., Sn does not exceed the amplitude of the logic level of the circuit extending from the shift register 150 to the D / A converter group 180. Is a condition.

一方、電圧振幅の減少分を補償するためには、第２に、容量スイング信号Ｙｃｉの電圧遷移分を大きくすることも考えられる。ただし、その電圧遷移分をむやみに拡大しても、本来の低消費電力化を図る、という目的を達成することができない。   On the other hand, in order to compensate for the decrease in the voltage amplitude, secondly, it is conceivable to increase the voltage transition of the capacitance swing signal Yci. However, even if the voltage transition portion is increased unnecessarily, the original purpose of reducing power consumption cannot be achieved.

そこで、本発明者は、容量スイング信号Ｙｃｉの電圧振幅（すなわち、蓄積容量における他端の電圧遷移分）と、Ｄ／Ａ変換したデータ信号の最大出力電圧振幅との関係をシミュレートした。これらのシミュレート結果が、図１６（ａ）、図１６（ｂ）、図１６（ｃ）、図１７（ａ）、図１７（ｂ）および図１７（ｃ）のそれぞれに示される。
これらの図のうち、図１６（ａ）、図１６（ｂ）および図１６（ｃ）は、それぞれ、対向電極の電圧に対し最終的に画素電極に印加される電圧を、白レベルについて±１．２ボルトで固定とした場合に、黒レベルについて±２．８ボルト、±３．３ボルト、±３．８ボルトとして変化させたときの図である。
また、図１７（ａ）、図１７（ｂ）および図１７（ｃ）は、それぞれ、対向電極の電圧に対し最終的に画素電極に印加される電圧を、黒レベルについて±３．３ボルトで固定とした場合に、白レベルについて±０．７ボルト、±１．２ボルト、±１．７ボルトとして変化させたときの図である。
なお、これらの図においては、いずれも蓄積容量Ｃstgをパラメータとし、また、ノーマリーホワイトモードを想定している。また、このシミュレート対象となる液晶容量としては、画素電極のサイズが５０μｍ×１５０μｍであり、画素電極および対向電極の間の距離（セルギャップ）が４．０μｍであり、液晶の比誘電率が白レベルにおいて４．０であって、黒レベルにおいて１２．０であるものを想定した。 Therefore, the present inventor simulated the relationship between the voltage amplitude of the capacitance swing signal Yci (that is, the voltage transition at the other end of the storage capacitor) and the maximum output voltage amplitude of the D / A converted data signal. These simulation results are shown in FIGS. 16 (a), 16 (b), 16 (c), 17 (a), 17 (b) and 17 (c), respectively.
Among these figures, FIG. 16A, FIG. 16B, and FIG. 16C show the voltage that is finally applied to the pixel electrode with respect to the voltage of the counter electrode, and ± 1 for the white level. It is a figure when changing it as +/- 2.8 volts, +/- 3.3 volts, +/- 3.8 volts about a black level, when it fixes by .2 volts.
17 (a), 17 (b), and 17 (c), respectively, the voltage finally applied to the pixel electrode with respect to the voltage of the counter electrode is ± 3.3 volts for the black level. When fixed, the white level is changed as ± 0.7, ± 1.2, and ± 1.7 volts.
In these figures, the storage capacity C stg is used as a parameter, and a normally white mode is assumed. As the liquid crystal capacitance to be simulated, the pixel electrode size is 50 μm × 150 μm, the distance between the pixel electrode and the counter electrode (cell gap) is 4.0 μm, and the relative dielectric constant of the liquid crystal is It is assumed that the white level is 4.0 and the black level is 12.0.

さて、これらのシミュレート結果のいずれにおいても、データ信号の最大出力電圧振幅は、容量スイング信号Ｙｃｉの電圧振幅に対して最小値を有することが判る。このうち、図１６（ａ）、図１６（ｂ）および図１６（ｃ）では、黒レベルに対応する電圧が大きくなるにつれて、Ｖ字状特性のうち、左側部分の最大出力電圧振幅だけが大きくなっているが、右側部分が変化していないことが判る。一方、図１７（ａ）、図１７（ｂ）および図１７（ｃ）では、白レベルに対応する電圧が大きくなるにつれて、Ｖ字状特性のうち、右側部分の最大出力電圧振幅だけが大きくなっているが、左側部分が変化していないことが判る。
したがって、これらのことから、データ信号の最大出力電圧振幅における最小値は、白／黒レベルに対応する電圧と、蓄積容量Ｃstgとで定まることが判る。 In any of these simulation results, it can be seen that the maximum output voltage amplitude of the data signal has a minimum value with respect to the voltage amplitude of the capacitance swing signal Yci. Among these, in FIGS. 16A, 16B, and 16C, as the voltage corresponding to the black level increases, only the maximum output voltage amplitude of the left portion of the V-shaped characteristic increases. It turns out that the right side has not changed. On the other hand, in FIGS. 17A, 17B, and 17C, as the voltage corresponding to the white level increases, only the maximum output voltage amplitude in the right portion of the V-shaped characteristic increases. However, it can be seen that the left part has not changed.
Therefore, it can be seen that the minimum value of the maximum output voltage amplitude of the data signal is determined by the voltage corresponding to the white / black level and the storage capacitor C stg .

ここで例えば、図１６（ａ）におけるＶ字状特性のうちの左側部分と、図１７（ｃ）におけるＶ字状特性のうちの右側部分とをあわせて考えた場合、容量スイング信号Ｙｃｉの電圧振幅が１．８〜３．５ボルト程度の範囲であれば、データ信号の最大出力電圧振幅を、５．０ボルト以下に抑えることができる。
特に、蓄積容量Ｃstgを比較的自由に設計できる場合、蓄積容量Ｃstgを６００ｆＦ（ファムト・ファラッド）程度にすると、データ信号の最大出力電圧振幅を、４．０ボルト以下に抑えることもできる。
したがって、シフトレジスタ１５０からＤ／Ａ変換器群１８０までに至る回路の論理レベルの振幅が５．０ボルトである、という条件によって、データ信号の最大出力電圧振幅が５．０ボルト以内に抑えられても、本実施形態では、液晶容量に対して十分な書き込みを行うことが可能である、ということができる。 Here, for example, when the left part of the V-shaped characteristic in FIG. 16A and the right part of the V-shaped characteristic in FIG. 17C are considered together, the voltage of the capacitance swing signal Yci. If the amplitude is in the range of about 1.8 to 3.5 volts, the maximum output voltage amplitude of the data signal can be suppressed to 5.0 volts or less.
In particular, if it can relatively freely designed storage capacitor C stg, when the storage capacitance C stg the extent 600FF (Famuto-farad), the maximum output voltage amplitude of the data signal can be suppressed below 4.0 volts.
Therefore, the maximum output voltage amplitude of the data signal is suppressed to within 5.0 volts under the condition that the logic level amplitude of the circuit from the shift register 150 to the D / A converter group 180 is 5.0 volts. However, in this embodiment, it can be said that sufficient writing can be performed on the liquid crystal capacitance.

＜１−６：液晶表示装置のまとめ＞
なお、上述した実施形態にあっては、４ビットの階調データＤａｔａを用いて１６階調表示を行うものとしたが、本発明はこれに限られない。例えば、ビット数を多くして、より多階調としても良いし、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成することによって、カラー表示を行うとしても良い。また、実施形態にあっては、液晶容量の電圧無印加状態において最大透過率となるノーマリーホワイトモードとして説明したが、液晶容量の電圧無印加状態において最小透過率となるノーマリーブラックモードとしても良い。 <1-6: Summary of liquid crystal display device>
In the above-described embodiment, 16 gradation display is performed using the 4-bit gradation data Data, but the present invention is not limited to this. For example, the number of bits may be increased to provide more gradations, or color display may be performed by forming one dot with three pixels of R (red), G (green), and B (blue). good. Further, in the embodiment, the description has been given of the normally white mode in which the maximum transmittance is obtained when no voltage is applied to the liquid crystal capacitor, but the normally black mode in which the minimum transmittance is obtained when no voltage is applied to the liquid crystal capacitor. good.

また、上述した実施形態にあっては、１水平走査期間毎に極性反転を行う、という行反転を例にとって説明したが、例えば、奇数フレームではすべての画素に対して正極性書込を行う一方、偶数フレームではすべての画素に対して負極性書込を行う、というフレーム反転としても良い。
さらに、１行分の走査信号ＹｓｉがＨレベルになったときに、データ信号Ｓ１、Ｓ２、…、Ｓｎを一斉に供給するという線順次構成とはせずに、１行分の走査信号ＹｓｉがＨレベルになったときに、データ信号Ｓ１、Ｓ２、…、Ｓｎを順番に供給するという点順次構成として、各列毎に極性反転すれば、列反転も可能となる。さらに、列反転と行反転とを組み合わせて、隣接する画素のすべてにわたって極性反転する、いわゆる画素反転も可能となる。 In the above-described embodiment, the row inversion in which the polarity inversion is performed every horizontal scanning period has been described as an example. For example, in the odd-numbered frame, the positive polarity writing is performed on all the pixels. Frame inversion in which negative polarity writing is performed on all pixels in even frames may be used.
Further, when the scanning signal Ysi for one row becomes H level, the scanning signal Ysi for one row is not formed in a line sequential configuration in which the data signals S1, S2,. If the data signals S1, S2,..., Sn are sequentially supplied when the signal level becomes H level, the polarity is inverted for each column, so that the column can be inverted. Further, by combining column inversion and row inversion, so-called pixel inversion in which polarity inversion is performed over all adjacent pixels is also possible.

一方、実施形態にあっては、１水平走査期間（１Ｈ）において、データ線１１４にプリセット電圧Ｖs（Ｖsw(+)、Ｖsk(+)、Ｖsw(-)、Ｖsk(-)のいずれか）が印加されることと、走査線１１２が選択されて対応する走査信号がＨレベルになることとは、互いに排他的に実行される構成であった。このような構成としたのは、データ線１１４にプリセット電圧Ｖsを印加する際に、いずれかの走査線１１２が選択されていると、当該選択走査線との交差に対応するＴＦＴ１１６がオンする結果、データ線１１４の容量負荷が増大するので、これを避けるためである。したがって、データ線１１４の容量負荷が問題にならないのであれば、プリセット電圧Ｖsが印加されるプリセット期間においても、走査信号がＨレベルとなる構成としても良い。   On the other hand, in the embodiment, the preset voltage Vs (any one of Vsw (+), Vsk (+), Vsw (−), and Vsk (−)) is applied to the data line 114 in one horizontal scanning period (1H). The application and the scanning line 112 being selected and the corresponding scanning signal becoming H level are configured to be executed exclusively of each other. This is because, when a preset voltage Vs is applied to the data line 114, if any of the scanning lines 112 is selected, the TFT 116 corresponding to the intersection with the selected scanning line is turned on. This is because the capacitive load of the data line 114 increases, and this is avoided. Therefore, if the capacitive load of the data line 114 does not become a problem, the scanning signal may be in the H level even during the preset period in which the preset voltage Vs is applied.

さらに、実施形態にあって、素子基板１０１にガラス基板を用いたが、ＳＯＩ（Silicon On Insulator）の技術を適用し、サファイヤや、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板１０１としても良い。また、素子基板１０１として、シリコン基板などを用いるとともに、ここに各種の素子を形成しても良い。このようにシリコン基板を用いると、スイッチング素子として、高速な電界効果型トランジスタを用いることができるので、ＴＦＴよりも高速動作が容易になる。ただし、素子基板１０１が透明性を有しない場合、画素電極１１８をアルミニウムで形成したり、別途反射層を形成したりするなどして、反射型として用いる必要がある。
また、実施形態にあっては、データ線１１４と画素電極１１８との間に介挿されるスイッチング素子として、ＴＦＴのような三端子型素子を用いたが、ＴＦＤ（Thin Film Diode：薄膜ダイオード）のような二端子型素子を用いても良い。 Further, in the embodiment, a glass substrate is used as the element substrate 101. However, a silicon single crystal film is formed on an insulating substrate such as sapphire, quartz, or glass by applying SOI (Silicon On Insulator) technology. Various elements may be formed here to form the element substrate 101. Further, a silicon substrate or the like may be used as the element substrate 101, and various elements may be formed here. When a silicon substrate is used in this manner, a high-speed field effect transistor can be used as a switching element, and thus high-speed operation is easier than that of a TFT. However, in the case where the element substrate 101 does not have transparency, it is necessary to use the pixel electrode 118 as a reflective type by forming the pixel electrode 118 with aluminum or separately forming a reflective layer.
In the embodiment, a three-terminal element such as a TFT is used as a switching element interposed between the data line 114 and the pixel electrode 118, but a TFD (Thin Film Diode) is used. Such a two-terminal element may be used.

さらに、上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲストホスト）型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。 Further, in the above-described embodiment, the TN type is used as the liquid crystal, but a bistable type having a memory property such as a BTN (Bi-stable Twisted Nematic) type and a ferroelectric type, a polymer dispersed type, and a molecule A dye (guest) having anisotropy in absorption of visible light in the major axis direction and the minor axis direction is dissolved in a liquid crystal (host) having a certain molecular arrangement, and the dye molecules are arranged in parallel with the liquid crystal molecules. A liquid crystal such as a GH (guest host) type may be used.
In addition, the liquid crystal molecules are arranged in a vertical direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are arranged in a horizontal direction with respect to both substrates when a voltage is applied. The liquid crystal molecules are aligned in the horizontal direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are aligned in the vertical direction with respect to both substrates when a voltage is applied. It is good also as a structure. As described above, the present invention can be applied to various liquid crystal and alignment methods.

＜２：電子機器＞
次に、上述した実施形態に係る液晶表示装置を用いた電子機器のいくつかについて説明する。 <2: Electronic equipment>
Next, some electronic devices using the liquid crystal display device according to the above-described embodiment will be described.

＜２−１：プロジェクタ＞
まず、上述した液晶表示装置１００をライトバルブとして用いたプロジェクタについて説明する。図２０は、このプロジェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、内部に配置された３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。 <2-1: Projector>
First, a projector using the liquid crystal display device 100 described above as a light valve will be described. FIG. 20 is a plan view showing the configuration of the projector.
As shown in this figure, a lamp unit 1102 including a white light source such as a halogen lamp is provided inside the projector 1100. The projection light emitted from the lamp unit 1102 is separated into three primary colors of R (red), G (green), and B (blue) by three mirrors 1106 and two dichroic mirrors 1108 arranged inside. Are guided to the light valves 100R, 100G and 100B corresponding to the respective primary colors.

ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態に係る液晶表示装置１００と基本的には同様である。すなわち、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂは、それぞれＲＧＢの各原色画像を生成する光変調器として機能するものである。
また、Ｂの光は、他のＲやＧの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。 Here, the light valves 100R, 100G, and 100B are basically the same as the liquid crystal display device 100 according to the above-described embodiment. That is, the light valves 100R, 100G, and 100B function as light modulators that generate RGB primary color images, respectively.
Further, since the light path of B light is longer than that of other R or G light, it is guided through a relay lens system 1121 including an entrance lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent loss. It is burned.

さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム１１１２に３方向から入射する。そして、このダイクロイックプリズム１１１２において、ＲおよびＢの光は９０度に屈折する一方、Ｇの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ１１１４を介して、スクリーン１１２０に投射されることになる。
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー１１０８によって、ＲＧＢの各原色に対応する光が入射するので、直視型パネルのようにカラーフィルタを設ける必要がない。 The light modulated by the light valves 100R, 100G, and 100B is incident on the dichroic prism 1112 from three directions. In the dichroic prism 1112, R and B light is refracted by 90 degrees, while G light goes straight. As a result, a color image obtained by combining the primary color images is projected onto the screen 1120 via the projection lens 1114.
Since light corresponding to each primary color of RGB is incident on the light valves 100R, 100G, and 100B by the dichroic mirror 1108, it is not necessary to provide a color filter as in a direct-view panel.

＜２−２：パーソナルコンピュータ＞
次に、上述した液晶表示装置１００を、マルチメディア対応のパーソナルコンピュータに適用した例について説明する。図２１は、このパーソナルコンピュータの構成を示す斜視図である。
この図に示されるように、コンピュータ１２００の本体１２１０には、表示部として用いられる液晶表示装置１００や、光学ディスクの読取・書込ドライブ１２１２、磁気ディスクの読取・書込ドライブ１２１４、ステレオ用スピーカ１２１６などが備えられる。また、キーボード１２２２およびポインティングデバイス（マウス）１２２４は、本体１２１０とは入力信号・制御信号等の授受を、赤外線等を介してワイヤレスで行う構成となっている。
この液晶表示装置１００は、直視型として用いられるので、ＲＧＢの３画素で１ドットが構成されるとともに、各画素に応じてカラーフィルタが設けられる。また、液晶表示装置１００の背面には、暗所での視認性を確保するためのバックライトユニット（図示省略）が設けられる。 <2-2: Personal computer>
Next, an example in which the above-described liquid crystal display device 100 is applied to a multimedia-compatible personal computer will be described. FIG. 21 is a perspective view showing the configuration of this personal computer.
As shown in this figure, a main body 1210 of a computer 1200 includes a liquid crystal display device 100 used as a display unit, an optical disk read / write drive 1212, a magnetic disk read / write drive 1214, and a stereo speaker. 1216 etc. are provided. The keyboard 1222 and the pointing device (mouse) 1224 are configured to transmit and receive input signals and control signals to and from the main body 1210 wirelessly via infrared rays or the like.
Since the liquid crystal display device 100 is used as a direct view type, one dot is composed of three RGB pixels, and a color filter is provided for each pixel. In addition, a backlight unit (not shown) for ensuring visibility in a dark place is provided on the back surface of the liquid crystal display device 100.

＜２−３：携帯電話＞
さらに、上述した液晶表示装置１００を、携帯電話の表示部に適用した例について説明する。図２２は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、上述した液晶表示装置１００を備えるものである。なお、この液晶表示装置１００の背面にも、上述したパーソナルコンピュータと同様に、暗所での視認性を確保するためのバックライトユニット（図示省略）が設けられる。 <2-3: Mobile phone>
Further, an example in which the above-described liquid crystal display device 100 is applied to a display unit of a mobile phone will be described. FIG. 22 is a perspective view showing the configuration of this mobile phone. In the figure, a mobile phone 1300 includes the above-described liquid crystal display device 100 together with a mouthpiece 1304 and a mouthpiece 1306 in addition to a plurality of operation buttons 1302. Note that a backlight unit (not shown) for ensuring visibility in a dark place is also provided on the back surface of the liquid crystal display device 100, as in the personal computer described above.

＜２−４：電子機器のまとめ＞
なお、電子機器としては、図２０、図２１および図２２を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用・変形例に係る液晶表示装置が適用可能なのは言うまでもない。 <2-4: Summary of electronic devices>
In addition to the electronic devices described with reference to FIG. 20, FIG. 21, and FIG. 22, the liquid crystal television, viewfinder type / monitor direct view type video tape recorder, car navigation device, pager, electronic notebook, Examples include calculators, word processors, workstations, videophones, POS terminals, digital still cameras, and devices equipped with touch panels. Needless to say, the liquid crystal display device according to the embodiment, application, and modification can be applied to these various electronic devices.

以上説明したように本発明によれば、画素電極に印加される電圧振幅に比べて、データ線に印加する電圧信号の電圧振幅が小さく抑えられるので、低消費電力化を図ることが可能となる。   As described above, according to the present invention, since the voltage amplitude of the voltage signal applied to the data line can be suppressed smaller than the voltage amplitude applied to the pixel electrode, it is possible to achieve low power consumption. .

（ａ）は、本発明の実施形態に係る液晶表示装置の外観構成を示す斜視図であり、（ｂ）は、その線Ａ−Ａ'についての断面図である。(A) is a perspective view which shows the external appearance structure of the liquid crystal display device which concerns on embodiment of this invention, (b) is sectional drawing about the line AA '. 同液晶表示装置の電気的な構成を示すブロック図である。It is a block diagram which shows the electrical structure of the liquid crystal display device. （ａ）は、信号ＰＳおよび信号Ｃsetに対する信号Ｃsetlの論理レベルを示す真理値表であり、（ｂ）は、信号ＰＳおよび信号Ｃsetに対する信号／Ｃsetlの論理レベルを示す真理値表である。(A) is a truth table showing the logic level of the signal Csetl with respect to the signal PS and the signal Cset, and (b) is a truth table showing the logic level of the signal / Csetl with respect to the signal PS and the signal Cset. 同液晶表示装置における第２のデコーダのデコード結果を示す真理値である。It is a truth value indicating a decoding result of the second decoder in the liquid crystal display device. 同液晶表示装置における第３のデコーダのデコード結果を示す真理値である。It is a truth value indicating a decoding result of the third decoder in the liquid crystal display device. 同液晶表示装置におけるＤ／Ａ変換器群の構成を示すブロック図である。It is a block diagram which shows the structure of the D / A converter group in the liquid crystal display device. 同液晶表示装置におけるＤ／Ａ変換における入出力特性を示す図である。It is a figure which shows the input-output characteristic in D / A conversion in the liquid crystal display device. 同液晶表示装置におけるＹ側の動作を説明するためのタイミングチャートである。4 is a timing chart for explaining the operation on the Y side in the liquid crystal display device. 同液晶表示装置におけるＸ側の動作を説明するためのタイミングチャートである。4 is a timing chart for explaining the operation on the X side in the liquid crystal display device. 同液晶表示装置におけるＸ側の動作を説明するためのタイミングチャートである。4 is a timing chart for explaining the operation on the X side in the liquid crystal display device. （ａ）、（ｂ）および（ｃ）は、それぞれ同液晶表示装置におけるＤ／Ａ変換の動作を説明するための図である。(A), (b) and (c) is a figure for demonstrating the operation | movement of D / A conversion in the liquid crystal display device, respectively. （ａ）、（ｂ）および（ｃ）は、それぞれ同液晶表示装置におけるＤ／Ａ変換の動作を説明するための図である。(A), (b) and (c) is a figure for demonstrating the operation | movement of D / A conversion in the liquid crystal display device, respectively. （ａ）、（ｂ）および（ｃ）は、それぞれ同液晶表示装置の画素における動作を説明するための図である。(A), (b), and (c) are figures for demonstrating the operation | movement in the pixel of the liquid crystal display device, respectively. （ａ）は、同液晶表示装置における走査信号と容量スイング信号との電圧波形を示す図であり、（ｂ）は、同液晶表示装置において画素電極に印加される電圧波形を示す図である。(A) is a figure which shows the voltage waveform of the scanning signal and capacitive swing signal in the liquid crystal display device, (b) is a figure which shows the voltage waveform applied to a pixel electrode in the liquid crystal display device. 同液晶表示装置において、液晶容量に対する蓄積容量の比と出力電圧の圧縮率との関係を示す図である。In the same liquid crystal display device, it is a figure which shows the relationship between the ratio of the storage capacity with respect to liquid crystal capacity, and the compression rate of an output voltage. （ａ）、（ｂ）および（ｃ）は、それぞれ蓄積容量の他端における電圧シフト量とデータ線の最大出力電圧振幅との関係を示す図である。(A), (b) and (c) are diagrams showing the relationship between the voltage shift amount at the other end of the storage capacitor and the maximum output voltage amplitude of the data line, respectively. （ａ）、（ｂ）および（ｃ）は、それぞれ蓄積容量の他端における電圧シフト量とデータ線の最大出力電圧振幅との関係を示す図である。(A), (b) and (c) are diagrams showing the relationship between the voltage shift amount at the other end of the storage capacitor and the maximum output voltage amplitude of the data line, respectively. 本実施形態と比較するために、蓄積容量の他端の電位をシフトさせず、かつ、電圧切り替えを行わない場合における電圧遷移を示す図である。In order to compare with this embodiment, it is a figure which shows the voltage transition in the case of not shifting the electric potential of the other end of storage capacity | capacitance, and not performing voltage switching. （Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、電圧遷移を示す図である。(A), (B), (C) and (D) are diagrams showing voltage transition. 実施形態に係る液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。It is sectional drawing which shows the structure of the projector which is an example of the electronic device to which the liquid crystal display device which concerns on embodiment is applied. 実施形態に係る液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。It is a perspective view which shows the structure of the personal computer which is an example of the electronic device to which the liquid crystal display device which concerns on embodiment is applied. 実施形態に係る液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。It is a perspective view which shows the structure of the mobile telephone which is an example of the electronic device to which the liquid crystal display device which concerns on embodiment is applied.

符号の説明Explanation of symbols

１００…液晶表示装置、１０５…液晶、１０８…対向電極、１１２…走査線、１１３…容量線、１１４…データ線、１１６…ＴＦＴ（スイッチング素子）、１１８…画素電極、１１９…蓄積容量、１２０…画素、１３０…シフトレジスタ（走査線駆動回路）、１３２…フリップフロップ、１３４…セレクタ、１５０…シフトレジスタ、１６０、１７２、１７４…デコーダ、１７５…第１の給電線、１７７…第２の給電線、１８０…Ｄ／Ａ変換器群（１５０、１５２、１８０によりデータ線駆動回路）、１８１２、１８２２…インバータ、１８１４、１８１６、１８２４、１８２６…スイッチ（１８１２、１８１４、１８１６、１８２２、１８２４、１８２６によりセレクタ）、１８３０〜１８３２…ビット容量、ＳＷ３…スイッチ（第１のスイッチ）、ＳＷ０、ＳＷ１、ＳＷ２…スイッチ（第２のスイッチ）、１１００…プロジェクタ、１２００…パーソナルコンピュータ、１３００…携帯電話。   DESCRIPTION OF SYMBOLS 100 ... Liquid crystal display device, 105 ... Liquid crystal, 108 ... Counter electrode, 112 ... Scanning line, 113 ... Capacitance line, 114 ... Data line, 116 ... TFT (switching element), 118 ... Pixel electrode, 119 ... Storage capacitor, 120 ... Pixels 130... Shift register (scanning line driving circuit) 132... Flip flop 134 134 Selector 150. Shift register 160 172 174 Decoder 175 First feed line 177 Second feed line , 180 ... D / A converter group (data line drive circuit by 150, 152, 180), 1812, 1822 ... inverter, 1814, 1816, 1824, 1826 ... switch (1812, 1814, 1816, 1822, 1824, 1826) Selector), 1830-1832... Bit capacity, SW3... Switch (first switch) Pitch), SW0, SW1, SW2 ... switch (second switch), 1100 ... projector, 1200 ... personal computer, 1300 ... mobile phone.

Claims (13)

オン電圧が印加された後にオフ電圧が印加される走査線と、
対向電極と画素電極とによって液晶が挟持された液晶容量と、
前記走査線にオン電圧が印加された場合に、階調を指示する階調データに対応し、かつ、前記液晶容量への書込極性に対応した電圧を、データ線に印加するＤ／Ａ変換器と、
前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、
一端が前記画素電極に接続される一方、前記走査線にオン電圧が印加された期間における書込極性が正極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、他端の電位が高位にシフトし、
前記走査線にオン電圧が印加された期間における書込極性が負極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、他端の電位が低位にシフトする蓄積容量と
を具備することを特徴とする液晶表示装置。 A scanning line to which an off voltage is applied after an on voltage is applied;
A liquid crystal capacitor in which a liquid crystal is sandwiched between a counter electrode and a pixel electrode;
D / A conversion for applying to the data line a voltage corresponding to the gradation data designating the gradation and corresponding to the writing polarity to the liquid crystal capacitor when the ON voltage is applied to the scanning line And
A switching element that is interposed between the data line and the pixel electrode and is turned on when an on voltage is applied to the scanning line, and turned off when an off voltage is applied;
If one end is connected to the pixel electrode and the writing polarity in the period when the on-voltage is applied to the scanning line corresponds to positive writing, the off-voltage is applied to the scanning line. When the other end, the potential of the other end shifts to a high level,
If the writing polarity during the period when the on-voltage is applied to the scanning line corresponds to negative polarity writing, the potential at the other end is lowered when the off-voltage is applied to the scanning line. A liquid crystal display device comprising: a storage capacity that shifts. 前記書込極性が、正極性書込または負極性書込のいずれか一方である場合に、
プリセット期間では、第１の電圧が給電されるとともに、前記プリセット期間後のセット期間では、前記第１の電圧よりも高位の第２の電圧が給電される第１の給電線と、
前記プリセット期間では、前記第２の電圧よりも高位の第３の電圧が給電されるとともに、前記セット期間では、前記第３の電圧よりも低位であって、前記第２の電圧よりも高位である第４の電圧が給電される第２の給電線と、
前記プリセット期間では、前記第１または第２の給電線のいずれか一方を選択する一方、前記セット期間では、前記第１または第２の給電線のいずれか他方を選択するセレクタと
を備え、前記Ｄ／Ａ変換器は、
前記プリセット期間および前記セット期間において、前記セレクタによりそれぞれ選択された電圧を用いて、前記データ線への印加電圧を生成する
ことを特徴とする請求項１に記載の液晶表示装置。 When the writing polarity is either positive polarity writing or negative polarity writing,
In the preset period, a first voltage is fed, and in a set period after the preset period, a first feed line to which a second voltage higher than the first voltage is fed;
In the preset period, a third voltage higher than the second voltage is supplied, and in the set period, the third voltage is lower than the third voltage and higher than the second voltage. A second feeder line fed with a fourth voltage;
In the preset period, one of the first and second feeders is selected, and in the set period, a selector that selects either the first or second feeder is provided, and D / A converter
2. The liquid crystal display device according to claim 1, wherein in the preset period and the set period, a voltage applied to the data line is generated using a voltage selected by the selector. 前記書込極性が、正極性書込または負極性書込のいずれか他方である場合に、
前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第５の電圧よりも高位の第６の電圧が給電される一方、
前記第２の給電線には、前記プリセット期間において、前記第６の電圧よりも高位の第７の電圧が給電されるとともに、前記セット期間では、前記第７の電圧よりも低位であって、前記第６の電圧よりも高位である第８の電圧が給電される
ことを特徴とする請求項２に記載の液晶表示装置。 When the writing polarity is either positive polarity writing or negative polarity writing,
While the first power supply line is supplied with a fifth voltage in the preset period and a sixth voltage higher than the fifth voltage in the set period,
The second power supply line is fed with a seventh voltage higher than the sixth voltage in the preset period, and is lower than the seventh voltage in the set period, The liquid crystal display device according to claim 2, wherein an eighth voltage higher than the sixth voltage is supplied. 前記Ｄ／Ａ変換器は、
前記書込極性が正極性書込または負極性書込のいずれか一方である場合に、
前記階調データの上位ビット応じて、第１または第３の電圧のいずれか一方を、プリセット期間において前記データ線に印加する第１のスイッチと、
前記階調データの上位ビットを除いた下位ビットに対応する容量値を有する容量であって、
前記データ線に前記第１の電圧が印加されたのであれば、前記第１の電圧よりも高位の第４の電圧が一端に印加される一方、前記データ線に前記第３の電圧が印加されたのであれば、前記第３の電圧よりも低位の第２の電圧が一端に印加され、その他端が、前記プリセット期間の後のセット期間において前記データ線に接続される容量と
を含むことを特徴とする請求項１に記載の液晶表示装置。 The D / A converter is
When the writing polarity is either positive polarity writing or negative polarity writing,
A first switch for applying one of a first voltage and a third voltage to the data line in a preset period according to an upper bit of the gradation data;
A capacitance having a capacitance value corresponding to the lower bits excluding the upper bits of the gradation data,
If the first voltage is applied to the data line, a fourth voltage higher than the first voltage is applied to one end, while the third voltage is applied to the data line. If so, a second voltage lower than the third voltage is applied to one end, and the other end includes a capacitor connected to the data line in a set period after the preset period. The liquid crystal display device according to claim 1. 前記容量は、前記下位ビットの重みに対応するビット容量と、
前記ビット容量に対応して設けられるとともに、前記下位ビットにしたがってオンまたはオフする第２のスイッチと
からなることを特徴とする請求項４に記載の液晶表示装置。 The capacity is a bit capacity corresponding to the weight of the lower bits,
The liquid crystal display device according to claim 4, further comprising: a second switch that is provided corresponding to the bit capacity and that is turned on or off in accordance with the lower bit. 前記プリセット期間では、前記第１の電圧が給電されるとともに、前記セット期間では、前記第２の電圧が給電される第１の給電線と、
前記プリセット期間では、前記第３の電圧が給電されるとともに、前記セット期間では、前記第４の電圧が給電される第２の給電線と、
前記プリセット期間では、前記第１または第２の給電線のいずれか一方を、前記上位ビットに応じて選択し、選択した給電線に給電されている電圧を前記第１のスイッチの入力端に供給するとともに、前記セット期間では、前記第１または第２の給電線のいずれか他方を選択し、選択した給電線に給電された電圧を前記容量の一端に供給するセレクタと
を備えることを特徴とする請求項４に記載の液晶表示装置。 In the preset period, the first voltage is supplied, and in the set period, the first supply line is supplied with the second voltage;
In the preset period, the third voltage is fed, and in the set period, the second feed line is fed with the fourth voltage;
In the preset period, one of the first and second power supply lines is selected according to the upper bit, and the voltage supplied to the selected power supply line is supplied to the input terminal of the first switch. And, in the set period, a selector that selects one of the first and second feeders and supplies a voltage fed to the selected feeder to one end of the capacitor. The liquid crystal display device according to claim 4. 前記書込極性が正極性書込または負極性書込のいずれか他方である場合に、
前記第１のスイッチは、前記階調データの上位ビット応じて、第５または第７の電圧のいずれか一方を、プリセット期間において前記データ線に印加し、
前記容量の一端には、前記データ線に前記第５の電圧が印加されたのであれば、前記第５の電圧よりも高位の第８の電圧が一端に印加される一方、前記データ線に前記第７の電圧が印加されたのであれば、前記第７の電圧よりも低位の第６の電圧が一端に印加される
ことを特徴とする請求項４に記載の液晶表示装置。 When the write polarity is either the positive polarity writing or the negative polarity writing,
The first switch applies either the fifth voltage or the seventh voltage to the data line in a preset period according to the upper bits of the gradation data,
If the fifth voltage is applied to the data line at one end of the capacitor, an eighth voltage higher than the fifth voltage is applied to the one end while the data line is connected to the data line. The liquid crystal display device according to claim 4, wherein if a seventh voltage is applied, a sixth voltage lower than the seventh voltage is applied to one end. 前記第１の給電線には、前記プリセット期間において第５の電圧が給電されるとともに、前記セット期間において前記第６の電圧が給電される一方、
前記第２の給電線には、前記プリセット期間において、前記第７の電圧が給電されるとともに、前記セット期間では、前記第８の電圧が給電される
ことを特徴とする請求項７に記載の液晶表示装置。 While the first voltage is supplied with the fifth voltage in the preset period and the sixth voltage is supplied in the set period,
The said 2nd feeder is supplied with said 7th voltage in said preset period, and is supplied with said 8th voltage in said set period. Liquid crystal display device. 前記液晶容量に対する前記蓄積容量の容量比率は、４以上である
ことを特徴とする請求項１に液晶表示装置。 The liquid crystal display device according to claim 1, wherein a capacity ratio of the storage capacitor to the liquid crystal capacitor is 4 or more. 前記蓄積容量の他端は、容量線を介して行毎に共通接続される
ことを特徴とする請求項１に液晶表示装置。 The liquid crystal display device according to claim 1, wherein the other end of the storage capacitor is commonly connected to each row through a capacitor line. 請求項１乃至９のいずれかに記載の液晶表示装置を備えることを特徴とする電子機器。   An electronic apparatus comprising the liquid crystal display device according to claim 1. 走査線とデータ線との交差に対応して設けられるとともに、対向電極と画素電極とによって液晶が挟持された液晶容量と、
前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、
一端が前記画素電極に接続された蓄積容量と
を備える液晶表示装置を駆動するに際し、
前記走査線に前記オン電圧を印加した後に、前記オフ電圧を印加する走査線駆動回路と、
前記走査線駆動回路によって、前記走査線にオン電圧が印加された場合に、階調を指示する階調データに対応した電圧であって、かつ、前記液晶容量への書込極性に対応した電圧をデータ線に印加するＤ／Ａ変換器と、
前記走査線にオン電圧が印加された場合に、前記データ線に印加された電圧が正極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、前記蓄積容量における他端の電位を高位にシフトさせる一方、
前記走査線にオン電圧が印加された場合に、前記データ線に印加された電圧が負極性書込に対応するものであったならば、前記走査線にオフ電圧が印加されたときに、前記蓄積容量における他端の電位を低位にシフトさせる蓄積容量駆動回路と
を具備することを特徴とする液晶表示装置の駆動回路。 A liquid crystal capacitor provided corresponding to the intersection of the scanning line and the data line, and having a liquid crystal sandwiched between the counter electrode and the pixel electrode;
A switching element that is interposed between the data line and the pixel electrode and is turned on when an on voltage is applied to the scanning line, and turned off when an off voltage is applied;
When driving a liquid crystal display device including one end of a storage capacitor connected to the pixel electrode,
A scanning line driving circuit that applies the off voltage after applying the on voltage to the scanning line;
A voltage corresponding to gradation data designating gradation when a turn-on voltage is applied to the scanning line by the scanning line driving circuit and a voltage corresponding to the writing polarity to the liquid crystal capacitor A D / A converter for applying to the data line;
If an on-voltage is applied to the scan line and the voltage applied to the data line corresponds to positive writing, the off-voltage is applied to the scan line. While shifting the potential at the other end of the storage capacitor to a high level,
If an on-voltage is applied to the scan line and the voltage applied to the data line corresponds to negative writing, the off-voltage is applied to the scan line. And a storage capacitor driving circuit that shifts the potential of the other end of the storage capacitor to a low level. 走査線とデータ線との交差に対応して設けられるとともに、対向電極と画素電極とによって液晶が挟持された液晶容量と、
前記データ線と前記画素電極との間に介挿されて、前記走査線にオン電圧が印加されるとオンする一方、オフ電圧が印加されるとオフするスイッチング素子と、
一端が前記画素電極に接続された蓄積容量と
を備える液晶表示装置を駆動するに際し、
前記走査線にオン電圧を印加し、
階調を指示する階調データに対応した電圧であって、かつ、前記液晶容量への書込極性に対応した電圧を、前記データ線に印加し、
前記走査線にオフ電圧を印加し、
前記データ線への印加電圧を正極性書込に対応させたならば、前記蓄積容量における他端の電位を高位にシフトさせる一方、負極性書込に対応させたならば、前記走査線にオフ電圧を印加したときに、前記蓄積容量における他端の電位を低位にシフトさせる
ことを特徴とする液晶表示装置の駆動方法。 A liquid crystal capacitor provided corresponding to the intersection of the scanning line and the data line, and having a liquid crystal sandwiched between the counter electrode and the pixel electrode;
A switching element that is interposed between the data line and the pixel electrode and is turned on when an on voltage is applied to the scanning line, and turned off when an off voltage is applied;
When driving a liquid crystal display device including one end of a storage capacitor connected to the pixel electrode,
An on-voltage is applied to the scanning line;
A voltage corresponding to gradation data for instructing gradation and a voltage corresponding to a writing polarity to the liquid crystal capacitor is applied to the data line;
Applying an off voltage to the scanning line;
If the voltage applied to the data line corresponds to positive polarity writing, the potential at the other end of the storage capacitor is shifted to a high level, while if it corresponds to negative polarity writing, the scanning line is turned off. A driving method of a liquid crystal display device, characterized in that when a voltage is applied, the potential of the other end of the storage capacitor is shifted to a lower level.
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