JP2008004791A - Negative resistance element, its manufacturing method, single-electron tunnel element, its manufacturing method, photosensor, its manufacturing method, functional element, and its manufacturing method - Google Patents

Negative resistance element, its manufacturing method, single-electron tunnel element, its manufacturing method, photosensor, its manufacturing method, functional element, and its manufacturing method Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a negative resistance element and its manufacturing method which is manufactured by a simple process at a low cost with a high substrate selectivity, operable at a higher temperature than room temperature, and strong against the noise. <P>SOLUTION: A tunnel negative resistance element having a MOSFET structure is composed by forming a gate insulation film 12 on a substrate 11, forming thereon a multiple nanodot structure 13 composed of a plurality of nano-dots 13a which are made of an oxide semiconductor such as ZnO, etc. and mutually bonded through a double Schottky barrier 13b in one plane, and forming a source electrode 14 and a drain electrode 15 thereon. The nanodot 13a has a diameter of ≤60 nm or ≤20 nm. The tunnel negative resistance element is used for a single-electron transistor, a single-electron pump, a single-electron memory, etc. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、負性抵抗素子およびその製造方法ならびに単電子トンネル素子およびその製造方法ならびに光センサおよびその製造方法ならびに機能素子およびその製造方法に関し、例えば、単電子トランジスタ、単電子ポンプ、単電子メモリなどに適用して好適なものである。   The present invention relates to a negative resistance element and a manufacturing method thereof, a single electron tunneling element and a manufacturing method thereof, an optical sensor and a manufacturing method thereof, and a functional element and a manufacturing method thereof, for example, a single electron transistor, a single electron pump, and a single electron memory. It is suitable for application to the above.

単電子トランジスタ、単電子ポンプ、単電子メモリなどの単電子トンネル効果を利用した素子は、近来の低消費電力素子や新型論理素子（ロジック素子）などとして注目されている。例えば、単電子トランジスタは、現在、半導体トランジスタの主流をなすＭＯＳＦＥＴでは限界に達しつつある超小型化および省電力化の要請に対して、限界点を克服可能な一つの代案として有力な侯補である。この単電子トランジスタは、電子一つを制御することができ、きわめて低い電力で動作させることができる。また、その少数電子の動きを複数個のゲートで変調することによって、これまでの論理とは異なる論理に基づく計算システムを構築することができる。しかしながら、この単電子トランジスタを常温でエラーを生じることなく動作させるためには、寸法が数ナノメートル（ｎｍ）の半導体ドットを複数個接合した状態で所望の位置に再現性よく形成する技術が要求される。このために、電子線リソグラフィ、フォトリソグラフィ、もしくはＡＦＭ（Atomic Force Microscope)リソグラフィなどの様々なリソグラフィ技術が検討されているが、トップダウン的なリソグラフィ技術では大規模な構造を作製するまでには至っていない。   Elements utilizing the single electron tunnel effect, such as single electron transistors, single electron pumps, and single electron memories, have attracted attention as recent low power consumption elements and new logic elements (logic elements). For example, single-electron transistors are a promising alternative as a possible alternative to overcoming the limitations of the miniaturization and power saving requirements that are currently reaching the limits of MOSFETs, which are the mainstream of semiconductor transistors. is there. This single electron transistor can control one electron and can be operated with extremely low power. In addition, by modulating the movement of the minority electrons with a plurality of gates, it is possible to construct a calculation system based on a logic different from the conventional logic. However, in order to operate this single-electron transistor without causing an error at room temperature, a technique for forming a plurality of semiconductor dots with dimensions of several nanometers (nm) in a desired position with good reproducibility is required. Is done. For this reason, various lithography techniques such as electron beam lithography, photolithography, or AFM (Atomic Force Microscope) lithography have been studied. However, top-down lithography techniques have led to the creation of large-scale structures. Not in.

この問題を解決するため、近年、ボトムアップ的な自己組織化法の検討が進んでいる。これまで、ＧａＡｓ、ＩｎＰ、Ｓｉなどの半導体において、自己組織化法を用いて寸法が数ｎｍのドットが作製されている。しかしながら、単電子トランジスタなどの単電子トンネル素子を構成するには、電荷島であるナノサイズのドットだけでなく、ドット間を繋ぐトンネル障壁が必要となる。   In order to solve this problem, bottom-up self-organization methods have been studied in recent years. Up to now, dots having a size of several nanometers have been produced using a self-organization method in semiconductors such as GaAs, InP, and Si. However, in order to construct a single-electron tunnel device such as a single-electron transistor, not only nano-sized dots that are charge islands but also a tunnel barrier that connects the dots is required.

このナノドットの形成とナノドット間のトンネル障壁の形成とを同時に達成可能な自己組織化法としてこれまで報告されているものは、ＧａＡｓ／ＡｌＧａＡｓ多重ナノドット構造体（非特許文献１参照。）とＳｉ／ＳｉＯ2 多重ナノドット構造体（非特許文献２、３参照。）との２通りのみであった。
なお、ＺｎＯの非線形抵抗特性を利用したＺｎＯバリスタは避雷針などに用いられているが、この非線形抵抗特性の原因はＺｎＯ−ＺｎＯの結晶粒界で特異的に二重ショットキー障壁が形成されることにあることが知られている（非特許文献４、５、６参照。）。ただし、ＺｎＯの粒径は１〜１００μｍと大きい。 As a self-organization method capable of simultaneously achieving the formation of nanodots and the formation of a tunnel barrier between nanodots, GaAs / AlGaAs multiple nanodot structures (see Non-Patent Document 1) and Si / There were only two types of SiO 2 multiple nanodot structures (see Non-Patent Documents 2 and 3).
In addition, ZnO varistors utilizing the nonlinear resistance characteristics of ZnO are used for lightning rods and the like, but the cause of this nonlinear resistance characteristics is that a double Schottky barrier is specifically formed at the grain boundary of ZnO-ZnO. (See Non-Patent Documents 4, 5, and 6). However, the particle size of ZnO is as large as 1 to 100 μm.

T.Fukui et al.,Appl.Phys.Lett.58,2018(1991)T. Fukui et al., Appl. Phys. Lett. 58, 2018 (1991) R.Nuryadi et al.,Appl.Phys.Lett.86,133106(2005)R. Nuuryadi et al., Appl. Phys. Lett. 86, 133106 (2005) R.Nuryadi et al.,Phys.Rev.B 73,045310(2006)R. Nuuryadi et al., Phys. Rev. B 73,045310 (2006) F.M.Hossain et al.,J.Appl.Phys.,94,7768(2003)F.M.Hossain et al., J.Appl.Phys., 94,7768 (2003) 「半導体セラミックスの応用技術」第９章 監修：塩嵜 忠（株式会社シーエムシー出版）“Applied Technology of Semiconductor Ceramics” Chapter 9 Supervision: Tadashi Shiogama (CMC Publishing Co., Ltd.) D.R.Clarke,J.Am.Ceram.Soc.,82,485(1999)D.R.Clarke, J.Am.Ceram.Soc., 82,485 (1999)

しかしながら、上述のＧａＡｓ／ＡｌＧａＡｓ多重ナノドット構造体およびＳｉ／ＳｉＯ2 多重ナノドット構造体は、いずれも作製プロセスが非常に煩雑で作製コストが極めて高いだけでなく、使用できる基板材料が限定的な単結晶基板に限られること、応用面でもＧａＡｓおよびＳｉは禁制帯幅（バンドギャップ）が小さいためにノイズに敏感であり、光や磁場、宇宙線などの影響が無視できないなどの多くの問題を抱えている。 However, the above-described GaAs / AlGaAs multiple nanodot structure and Si / SiO 2 multiple nanodot structure are both single-crystals that have not only a very complicated production process and extremely high production cost, but also a limited substrate material that can be used. Because it is limited to substrates, GaAs and Si are sensitive to noise due to their small forbidden bandwidth (band gap), and have many problems such as the influence of light, magnetic field, and cosmic rays cannot be ignored. Yes.

そこで、この発明が解決しようとする課題は、簡単なプロセスにより低コストで製造することができ、基板選択性も高く、常温を含むより高温で動作可能でしかもノイズにも強い負性抵抗素子および単電子トンネル素子ならびにこれらの素子の製造方法を提供することである。
この発明が解決しようとする他の課題は、簡単なプロセスにより低コストで製造することができ、基板選択性も高く、常温を含むより高温で動作可能でしかもノイズにも強い光センサおよびその製造方法を提供することである。
この発明が解決しようとする課題は、より一般的には、簡単なプロセスにより低コストで製造することができ、基板選択性も高く、常温を含むより高温で動作可能でしかもノイズにも強い、負性抵抗素子、単電子トンネル素子、光センサなどを含む各種の機能素子およびその製造方法を提供することである。 Therefore, a problem to be solved by the present invention is a negative resistance element that can be manufactured at a low cost by a simple process, has high substrate selectivity, can operate at a higher temperature including normal temperature, and is resistant to noise. It is to provide a single electron tunnel device and a method for manufacturing these devices.
Another problem to be solved by the present invention is an optical sensor that can be manufactured at a low cost by a simple process, has high substrate selectivity, can operate at a higher temperature including normal temperature, and is resistant to noise, and its manufacturing Is to provide a method.
The problem to be solved by the present invention can be generally manufactured at a low cost by a simple process, has high substrate selectivity, can be operated at a higher temperature including normal temperature, and is also resistant to noise. It is to provide various functional elements including a negative resistance element, a single electron tunnel element, an optical sensor and the like, and a manufacturing method thereof.

本発明者は、多重ナノドット構造体としてはＧａＡｓ／ＡｌＧａＡｓ多重ナノドット構造体およびＳｉ／ＳｉＯ2 多重ナノドット構造体の２通りのみしか報告されていないという状況の下で、ほとんど無限と言える多種の半導体の中から、これらの欠点を解消することができる半導体材料の探索を行った結果、多重ナノドット構造体を構成するナノドットの半導体としてＺｎＯなどの酸化物半導体を用いることにより、従来技術が有する上記の欠点を一挙に解消することができ、上記の課題を一挙に解決することができることを見出した。すなわち、酸化物半導体を用いることにより、ナノドットの形成とナノドット間の界面でのトンネル障壁の形成とを自己組織化法を用いて同時に達成することができ、二次元構造の多重ナノドット構造体を容易に得ることができる。この場合、トンネル障壁としては、酸化物半導体から成るナノドット間の結晶粒界に自然形成する二重ショットキー障壁を利用することができる。この多重ナノドット構造体を用いることにより、新規な単電子トランジスタなどの単電子トンネル素子あるいは負性抵抗素子を容易に実現することができる。これについてより詳細に説明すると次のとおりである。 The present inventor has found that there are only two types of multi-nanodot structures, GaAs / AlGaAs multi-nanodot structures and Si / SiO 2 multi-nanodot structures, and there are various kinds of semiconductors that can be said to be almost infinite. As a result of searching for semiconductor materials that can eliminate these drawbacks, the above disadvantages of the prior art are obtained by using an oxide semiconductor such as ZnO as the semiconductor of the nanodots constituting the multiple nanodot structure. It was found that the above problems can be solved at once, and the above problems can be solved at once. In other words, by using an oxide semiconductor, the formation of nanodots and the formation of a tunnel barrier at the interface between nanodots can be achieved simultaneously using the self-organization method, and a two-dimensional multi-nanodot structure can be easily achieved. Can get to. In this case, as the tunnel barrier, a double Schottky barrier naturally formed at the crystal grain boundary between nanodots made of an oxide semiconductor can be used. By using this multiple nanodot structure, a single-electron tunnel device or a negative resistance device such as a novel single-electron transistor can be easily realized. This will be described in more detail as follows.

まず、半導体ナノドットにおける電子閉じ込め効果について考察する。
ナノスケールの微小トンネル接合では、接合に蓄えられる静電エネルギーの効果が大きくなり、外部からエネルギー（電場、磁場、光などの外場）を与えない限りトンネル効果が抑制されるクーロンブロッケード現象を観測することができる。さらに、微小トンネル接合を二重に接続したナノドット構造を形成すると、電子一つ一つの帯電現象にともなうクーロン振動を観測することができる。これらの単電子トンネル現象は、リーク電流の問題や少数電子の揺らぎの問題を解決するナノスケールデバイスの動作原理として注目されている。 First, consider the electron confinement effect in semiconductor nanodots.
In the nanoscale micro tunnel junction, the effect of electrostatic energy stored in the junction is increased, and the Coulomb blockade phenomenon in which the tunnel effect is suppressed unless external energy (electric field, magnetic field, light, etc.) is applied. can do. Furthermore, when a nanodot structure is formed in which micro tunnel junctions are doubly connected, Coulomb oscillations associated with the charging phenomenon of each electron can be observed. These single electron tunneling phenomena are attracting attention as the operating principle of nanoscale devices that solve the problem of leakage current and the fluctuation of minority electrons.

一つの電子がトンネル障壁を通過する際の静電エネルギーの変化は

Figure 2008004791
で与えられる。ここで、ｅは電荷素量、Ｃは接合容量である。ｋB をボルツマン定数とするとき、温度Ｔが
Figure 2008004791
 より低くなければ、熱励起による電子のためクーロンブロッケードの観測はできない。しかしながら、電荷島（クーロン島）の寸法が小さくなると、サイズ効果も顕著になり、電子がトンネルするために必要なエネルギーＥtotal は静電エネルギーＥc に量子効果によるエネルギー（電子の運動エネルギー）ＥK を加えたものになる。
Figure 2008004791
 ここで、ＥK はシュレーディンガー方程式（４）を解くことによって導かれる。
Figure 2008004791
 ただし、
Figure 2008004791
 は電子の波動関数、ｍは電子の有効質量である。 The change in electrostatic energy when one electron passes through the tunnel barrier is
Figure 2008004791
 Given in. Here, e is the elementary charge, and C is the junction capacitance. When k B is a Boltzmann constant, the temperature T is
Figure 2008004791
 If it is not lower, the Coulomb blockade cannot be observed because of electrons due to thermal excitation. However, as the size of the charge island (Coulomb island) becomes smaller, the size effect becomes more prominent, and the energy E total necessary for electron tunneling is the energy (electron kinetic energy) E due to the quantum effect to the electrostatic energy E c. K is added.
Figure 2008004791
 Here, E K is derived by solving the Schroedinger equation (4).
Figure 2008004791
 However,
Figure 2008004791
 Is the wave function of electrons, and m is the effective mass of electrons.

静止電子に比べて電子の有効質量ｍの小さい半導体の場合は、式（４）に示すように、ＥK の寄与が大きくなるので、特性は複雑になり純粋な古典理論だけによるクーロンブロッケードの記述は困難になるが、より高温でも単電子トンネル現象の観察が可能になることがわかる。表１に各種半導体の物理定数を示す。ただし、表１においては、静止電子の質量（電子の静止質量）をｍ0 、電子有効質量をｍe と表している。 In the case of a semiconductor whose effective mass m of electrons is smaller than that of static electrons, the contribution of E K becomes large as shown in Equation (4), so the characteristics become complicated and the Coulomb blockade is described only by pure classical theory. It is difficult to observe single electron tunneling even at higher temperatures. Table 1 shows physical constants of various semiconductors. However, in Table 1, a stationary electron mass (electron rest mass) m 0, represents the electron effective mass and m e.

Figure 2008004791
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酸化物半導体であるＺｎＯ（電子有効質量は０．２４ｍ0 ）を用いたナノドット、すなわちＺｎＯナノドットにおいて以上の計算を行った結果を図１に示す。ただし、図１の横軸はドット径（ドットサイズ）、縦軸はＥc 、ＥK およびＥtotal である。図１に示すように、ドット径６０ｎｍにおいてＴ0 ＝７７Ｋであり、ドット径を６０ｎｍ以下にすることによって７７Ｋ（液体窒素温度）での動作可能であり、ドット径２０ｎｍにおいてＴ0 ＝３２０Ｋであり、ドットサイズを２０ｎｍ以下にすることによって室温動作が可能であることがわかる。しかしながら、二重トンネル接合を単電子トンネル素子としてエラーを生じることなく安定動作させるためには、Ｔ0 が１００Ｔ程度の大きさが必要と言われており、これを実現させるためには加工寸法を１ｎｍ以下にしなければならなくなる（K.Likharev:Single-Electron Devices and Their Applications,Proc.IEEE,87,606(1999)) 。このスケールで精度良く加工することは、現時点の技術では非常に困難である。そこで、トンネル接合をさらに多重化して多重トンネル接合とする方法が提案されている（H.Ikeda et al.,Jpn.J.Appl.Phys,43,L759(2004)) 。つまり、単電子トンネル素子のエラーの原因は熱揺らぎによるトンネル現象の不安定性にあるので、トンネル接合を三重以上に多重化することによって、熱的な影響によるエラー率を大幅に緩和することができる。図２Ａに二つのトンネル接合Ｊ1 、Ｊ2 を接合した二重トンネル接合を、図２Ｂに三つ以上のトンネル接合Ｊ1 、Ｊ2 、Ｊ3 、Ｊ4 、Ｊ5 、Ｊ6 …を接合した多重トンネル接合を模式的に示す。この方法により現実的なドット径で単電子トンネル素子の実現が可能となる。 FIG. 1 shows the result of the above calculation performed on a nanodot using ZnO (electron effective mass is 0.24 m 0 ) that is an oxide semiconductor, that is, a ZnO nanodot. In FIG. 1, the horizontal axis represents the dot diameter (dot size), and the vertical axis represents E c , E K, and E total . As shown in FIG. 1, T 0 = 77K at a dot diameter of 60 nm, and operation at 77 K (liquid nitrogen temperature) is possible by setting the dot diameter to 60 nm or less, and T 0 = 320 K at a dot diameter of 20 nm. It can be seen that room temperature operation is possible by setting the dot size to 20 nm or less. However, it is said that T 0 needs to be about 100T in order to stably operate the double tunnel junction as a single electron tunnel element without causing an error. 1 nm or less (K. Likharev: Single-Electron Devices and Their Applications, Proc. IEEE, 87,606 (1999)). It is very difficult to process with this scale with high accuracy with the current technology. Therefore, a method of further multiplexing the tunnel junction to form a multiple tunnel junction has been proposed (H. Ikeda et al., Jpn. J. Appl. Phys, 43, L759 (2004)). In other words, the cause of errors in single-electron tunnel elements is the instability of the tunnel phenomenon due to thermal fluctuations, so the error rate due to thermal effects can be greatly reduced by multiplexing the tunnel junction more than triple. . 2A shows a double tunnel junction obtained by joining two tunnel junctions J 1 and J 2 , and FIG. 2B shows a case where three or more tunnel junctions J 1 , J 2 , J 3 , J 4 , J 5 , J 6 . A multi-tunnel junction is schematically shown. This method makes it possible to realize a single electron tunnel element with a realistic dot diameter.

ナノドットの多重化によって多重トンネル接合を作製するためには、ナノドットのエネルギー準位が離散化しても、電子の流入または流出を妨げる（制御する）トンネル障壁が必要である。しかしながら、多数のナノドット間に数Å程度の厚さの均一なトンネル障壁を形成することは非常に困難であり、現時点では、エピタキシャル成長法によって制御可能なＧａＡｓナノドット系および均一な自然酸化膜が形成されるＳｉナノドット系でのみ多重ナノドット構造体が実現できている（非特許文献１、２、３参照。）。   In order to fabricate a multiple tunnel junction by multiplexing nanodots, a tunnel barrier that prevents (controls) the inflow or outflow of electrons is required even if the energy levels of the nanodots are discretized. However, it is very difficult to form a uniform tunnel barrier having a thickness of several millimeters between a large number of nanodots. At present, a GaAs nanodot system that can be controlled by an epitaxial growth method and a uniform natural oxide film are formed. Multiple nanodot structures can be realized only with Si nanodot systems (see Non-Patent Documents 1, 2, and 3).

これに対して、ＺｎＯなどの酸化物半導体を用いた多重ナノドット構造体では、酸化物半導体ナノドットの結晶粒界において二重ショットキー障壁が顕著に発現することから、この二重ショットキー障壁をトンネル障壁として用いることができる。図３にこの酸化物半導体を用いた多重ナノドット構造体の二重ショットキー障壁を模式的に示す。図３において、Ｅv はこの酸化物半導体の価電子帯の上端のエネルギー、Ｅc は伝導帯の下端のエネルギーを示す。酸化物半導体多結晶体の電気伝導機構はこの二重ショットキー障壁のトンネル伝導で説明することができる。逆に言えば、ＺｎＯ−ＺｎＯドット接合などの酸化物半導体−酸化物半導体ドット接合では、ドット間に意図的な障壁層を設けなくとも自然にトンネル障壁が形成されるため、プロセスを大幅に簡略化できる。 In contrast, in a multiple nanodot structure using an oxide semiconductor such as ZnO, a double Schottky barrier appears remarkably at the crystal grain boundary of the oxide semiconductor nanodot. Can be used as a barrier. FIG. 3 schematically shows a double Schottky barrier of a multiple nanodot structure using this oxide semiconductor. In FIG. 3, E v represents the energy at the upper end of the valence band of this oxide semiconductor, and E c represents the energy at the lower end of the conduction band. The electrical conduction mechanism of the oxide semiconductor polycrystal can be explained by the tunnel conduction of this double Schottky barrier. Conversely, in oxide semiconductor-oxide semiconductor dot junctions such as ZnO-ZnO dot junctions, tunnel barriers are naturally formed without intentional barrier layers between the dots, greatly simplifying the process. Can be

この発明は、本発明者による上記の研究に基づいてさらに検討を行った結果、案出されたものである。
すなわち、上記課題を解決するために、第１の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成ることを特徴とする負性抵抗素子である。 This invention has been devised as a result of further investigation based on the above-described research by the present inventors.
That is, in order to solve the above problem, the first invention
A negative resistance element comprising a field effect transistor having a channel region formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane .

ここで、多重ナノドット構造体においては、酸化物半導体から成るナノドットと二重ショットキー障壁とが二次元的に交互に配置されている。典型的には、多重ナノドット構造体により構成されたチャネル領域に対しゲート絶縁膜を介してゲート電極が設けられる。必要に応じて、ゲート電極が複数設けられた多ゲート構造としてもよい。電界効果トランジスタは、多重ナノドット構造体により構成されたチャネル領域に対しゲート電極がショットキー接触して設けられたＭＥＳＦＥＴとしてもよい。また、電界効果トランジスタはバックゲート構造であっても、トップゲート構造であってもよい。ナノドット間の二重ショットキー障壁は、典型的にはトンネル障壁として用いられ、この場合、負性抵抗素子はトンネル負性抵抗素子となる。ナノドットの径は、この負性抵抗素子の動作温度や要求されるエラー率などに応じて適宜選ばれるが、この負性抵抗素子を例えば液体窒素温度（７７Ｋ）で動作させる場合には好適には約６０ｎｍ以下であり、室温で動作させる場合には好適には約２０ｎｍ以下である（図１参照）。なお、ナノドットの径は、ナノドットの配列面内における最大径を意味するものと考える。このナノドットの径は、電子顕微鏡やＸ線回折などにより容易に測定することができる。   Here, in the multiple nanodot structure, nanodots made of an oxide semiconductor and double Schottky barriers are alternately arranged two-dimensionally. Typically, a gate electrode is provided through a gate insulating film for a channel region formed of a multiple nanodot structure. If necessary, a multi-gate structure in which a plurality of gate electrodes are provided may be used. The field effect transistor may be a MESFET in which a gate electrode is provided in Schottky contact with a channel region formed of a multiple nanodot structure. The field effect transistor may have a back gate structure or a top gate structure. The double Schottky barrier between nanodots is typically used as a tunnel barrier, in which case the negative resistance element is a tunnel negative resistance element. The diameter of the nanodot is appropriately selected according to the operating temperature of the negative resistance element, the required error rate, and the like. However, when the negative resistance element is operated at a liquid nitrogen temperature (77 K), for example, it is preferable. When it is operated at room temperature, it is preferably about 20 nm or less (see FIG. 1). The diameter of the nanodot is considered to mean the maximum diameter in the arrangement plane of the nanodot. The diameter of the nanodot can be easily measured by an electron microscope or X-ray diffraction.

酸化物半導体は、例えば、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｓｎ、Ｇａ、Ｉｎ、ＢｉおよびＳｒから成る群より選ばれた少なくとも一種類以上の元素を含むものであるが、これに限定されるものではない。この酸化物半導体の具体例を挙げると、酸化チタン（IV）（ＴｉＯ2 ）、酸化バナジウム（Ｖ）（Ｖ2 Ｏ5 ）、酸化クロム（III)（Ｃｒ2 Ｏ3 ）、酸化マンガン（II）（ＭｎＯ）、酸化鉄（III)（Ｆｅ2 Ｏ3 ）、四酸化三コバルト（II）（Ｃｏ3 Ｏ4 ）、酸化ニッケル（II）（ＮｉＯ）、酸化銅（Ｉ）（Ｃｕ2 Ｏ）、酸化亜鉛（II）（ＺｎＯ）、酸化スズ（IV）（ＳｎＯ2 ）、酸化ガリウム（III)（Ｇａ2 Ｏ3 ）、酸化インジウム（III)（Ｉｎ2 Ｏ3 ）、酸化ビスマス（III)（Ｂｉ2 Ｏ3 ）、酸化ストロンチウム（II）（ＳｒＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ3 ）、チタン酸バリウム（ＢａＴｉＯ3 ）など、酸化チタンと酸化タングステン（ＷＯ3 ）との複合体（ＴｉＯ2 −ＷＯ3 複合体）やＴｉＯ2 −ＣａＣｕ3 Ｔｉ4 Ｏ12複合体などであるが、これに限定されるものではない。これらの酸化物半導体ではドット界面に二重ショットキー障壁が形成される（例えば、ＺｎＯについてはM.Matsuoka,Jpn.J.Appl.Phys.10,736(1971) およびD.R.Clarke,J.Am.Ceram.Soc.,82,485(1999) 、ＴｉＯ2 についてはM.F.Yan and W.W.Rhodes,Appl.Phys.Lett.40,536(1982)、ＳｎＯ2 についてはP.R.Bueno
et al.,J.Appl.Phys.88,6545(2000)、ＳｒＴｉＯ3 についてはY.Nakano and N.Ichinose,J.Mater.Res.5,2910(1990)、ＢａＴｉＯ3 についてはT.R.N.Kutty and V.Ravi,Appl.Phys.Lett.59,2691(1991) 、ＴｉＯ2 −ＷＯ3 複合体についてはWen-Bin Su et al.,J.Appl.Phys.92,4779(2002) 、ＴｉＯ2 −ＣａＣｕ3 Ｔｉ4 Ｏ12複合体についてはYuan-Hua Lin et.al.,Appl.Phys.Lett.88,172902(2006)参照。) 。また、これらの材料にＢｉ2 Ｏ3 、Ｓｂ2 Ｏ2 、ＣｏＯ、Ｎｂ2 Ｏ5 、Ｃｒ2 Ｏ3 、Ｔａ2 Ｏ5 、Ｖ2 Ｏ5 、ＭｎＯ2 、ＣｕＯなどを混合することにより二重ショットキー障壁が形成されやすくなる。これらの酸化物半導体の多くは、いわゆるワイドギャップ半導体であり、可視光に対して透明である。このため、ワイドギャップ半導体である酸化物半導体を用いることにより、透明な負性抵抗素子を実現することができる。 The oxide semiconductor contains, for example, at least one element selected from the group consisting of Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Sn, Ga, In, Bi, and Sr. However, the present invention is not limited to this. Specific examples of this oxide semiconductor include titanium oxide (IV) (TiO 2 ), vanadium oxide (V) (V 2 O 5 ), chromium oxide (III) (Cr 2 O 3 ), and manganese (II) oxide. (MnO), iron (III) oxide (Fe 2 O 3 ), tricobalt tetraoxide (II) (Co 3 O 4 ), nickel oxide (II) (NiO), copper oxide (I) (Cu 2 O), Zinc oxide (II) (ZnO), tin oxide (IV) (SnO 2 ), gallium oxide (III) (Ga 2 O 3 ), indium oxide (III) (In 2 O 3 ), bismuth oxide (III) (Bi 2 O 3), strontium oxide (II) (SrO), strontium titanate (SrTiO 3), barium titanate (BaTiO 3), a complex of titanium oxide and tungsten oxide (WO 3) (TiO 2 -WO 3 is such complexes) and TiO 2 -CaCu 3 Ti 4 O 12 complex , The present invention is not limited to this. In these oxide semiconductors, a double Schottky barrier is formed at the dot interface (for example, for ZnO, M. Matsuoka, Jpn. J. Appl. Phys. 10, 736 (1971) and DRClarke, J. Am. Ceram. Soc , 82, 485 (1999), MFYan and WWRhodes, Appl. Phys. Lett. 40, 536 (1982) for TiO 2 , PRBueno for SnO 2
et al., J. Appl. Phys. 88, 6545 (2000), SrTiO 3 for Y. Nakano and N. Ichinose, J. Mater. Res. 5, 2910 (1990), BaTiO 3 for TRNKutty and V. Ravi, Appl. Phys. Lett. 59, 2691 (1991), for TiO 2 -WO 3 complex, Wen-Bin Su et al., J. Appl. Phys. 92, 4779 (2002), TiO 2 -CaCu 3 For the Ti 4 O 12 complex, see Yuan-Hua Lin et.al., Appl.Phys.Lett.88, 172902 (2006). ) Further, by mixing these materials with Bi 2 O 3 , Sb 2 O 2 , CoO, Nb 2 O 5 , Cr 2 O 3 , Ta 2 O 5 , V 2 O 5 , MnO 2 , CuO and the like, A Schottky barrier is easily formed. Many of these oxide semiconductors are so-called wide gap semiconductors and are transparent to visible light. For this reason, a transparent negative resistance element is realizable by using the oxide semiconductor which is a wide gap semiconductor.

第２の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成る負性抵抗素子の製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とするものである。 The second invention is
A method of manufacturing a negative resistance element comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And heat-treating the substrate on which the oxide semiconductor is deposited.

基板は、典型的には、少なくともその表面層が絶縁物質から成るか、全体が絶縁物質から成るものであるが、これに限定されるものではない。基板は、具体的には、例えば、各種の半導体基板（導電性または非導電性）の表面に酸化膜、窒化膜などの絶縁膜が形成されたもの、石英基板、サファイア基板、ガラス基板などであるが、これに限定されるものではない。基板上に形成するマスク材からなる微粒子層は、後に酸化物半導体を堆積させる際のテンプレートとして用いられ、シャドーマスクとなるものであり、典型的には、最密充填構造で微粒子が配列したものであるが、これに限定されるものではない。この微粒子層を構成するマスク材としては、各種のものを用いることができるが、好適には、容易に除去することができるもの、特に有機物質が用いられ、最も好適にはポリスチレンが用いられる。この微粒子は一般的には球状であり、その径は形成すべきナノドットの径に応じて適宜選択される。   The substrate typically has at least a surface layer made of an insulating material or entirely made of an insulating material, but is not limited thereto. Specifically, for example, a substrate in which an insulating film such as an oxide film or a nitride film is formed on the surface of various semiconductor substrates (conductive or non-conductive), a quartz substrate, a sapphire substrate, a glass substrate, or the like. Although there is, it is not limited to this. A fine particle layer made of a mask material formed on a substrate is used as a template for depositing an oxide semiconductor later and serves as a shadow mask. Typically, fine particles are arranged in a close-packed structure. However, the present invention is not limited to this. Various materials can be used as the mask material constituting the fine particle layer, but those that can be easily removed, particularly organic materials are used, and polystyrene is most preferably used. The fine particles are generally spherical, and the diameter is appropriately selected according to the diameter of the nanodot to be formed.

微粒子層が形成された基板の面の法線に対して傾斜した方向から、好適には基板をその中心の周りに自転させながら、微粒子層から成るテンプレートをシャドーマスクとして基板上に酸化物半導体を堆積させることにより、微粒子の間の隙間の部分の基板上に細線状に堆積させることができる。一方、微粒子層が形成された基板の面の法線にほぼ平行な方向から、好適には基板をその中心の周りに自転させながら、微粒子層から成るテンプレートをシャドーマスクとして基板上に酸化物半導体を堆積させることにより、最近接の三つの微粒子の間の隙間の部分の基板上にドット状に堆積させることができる。これらの工程の実施の順序は問わないが、好適には、微粒子層が形成された基板の面の法線に対して傾斜した方向から基板上に酸化物半導体を堆積させた後、微粒子層が形成された基板の面の法線にほぼ平行な方向から基板上に酸化物半導体を堆積させる。   From the direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed, preferably while rotating the substrate around its center, the template comprising the fine particle layer is used as a shadow mask to form an oxide semiconductor on the substrate. By depositing, the fine particles can be deposited on the substrate in the gap portion between the fine particles. On the other hand, the oxide semiconductor is formed on the substrate using a template made of the fine particle layer as a shadow mask while rotating the substrate around its center, preferably in a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed. Can be deposited in the form of dots on the substrate in the space between the three closest particles. The order of performing these steps is not limited, but preferably, after depositing the oxide semiconductor on the substrate from the direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed, the fine particle layer is An oxide semiconductor is deposited on the substrate from a direction substantially parallel to the normal of the surface of the formed substrate.

上述のようにして酸化物半導体を堆積させた後、微粒子層を溶解などにより除去する。このとき、この微粒子層上に堆積された酸化物半導体が除去される。こうして、基板上に酸化物半導体から成る細線ネットワークが形成される。この後、この細線ネットワークが形成された基板を熱処理する。堆積直後の酸化物半導体は一般的に結晶性が悪く、通常はアモルファスまたは多結晶であるが、この熱処理により、酸化物半導体のナノドットが二重ショットキー障壁を介して接合した多重ナノドット構造体が形成されるとともに、各ナノドットが結晶化して単結晶またはそれに近い結晶状態にすることができる。この熱処理は、好適には、ＲＴＡ（Rapid Thermal Annealing)装置による急速熱処理やレーザーアニールにより行うが、これに限定されるものではない。
第２の発明においては、上記以外のことについては、その性質に反しない限り、第１の発明に関連して説明したことが成立する。 After the oxide semiconductor is deposited as described above, the fine particle layer is removed by dissolution or the like. At this time, the oxide semiconductor deposited on the fine particle layer is removed. Thus, a fine wire network made of an oxide semiconductor is formed on the substrate. Thereafter, the substrate on which the fine wire network is formed is heat-treated. An oxide semiconductor immediately after deposition generally has poor crystallinity and is usually amorphous or polycrystalline. However, this heat treatment produces a multi-nanodot structure in which nanodots of oxide semiconductors are joined via a double Schottky barrier. As it is formed, each nanodot can crystallize into a single crystal or a crystalline state close thereto. This heat treatment is preferably performed by rapid heat treatment or laser annealing using an RTA (Rapid Thermal Annealing) apparatus, but is not limited thereto.
In the second invention, what has been described in relation to the first invention is valid as far as it is not contrary to the nature thereof.

第３の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成ることを特徴とする単電子トンネル素子である。
この単電子トンネル素子は、例えば、単電子トランジスタ、単電子ポンプ、単電子メモリなどである。ワイドギャップ半導体である酸化物半導体を用いることにより、透明単電子トランジスタ、透明単電子ポンプ、透明単電子メモリなどを実現することができる。
第３の発明においては、上記以外のことについては、その性質に反しない限り、第１の発明に関連して説明したことが成立する。 The third invention is
A single-electron tunnel device comprising a field effect transistor having a channel region formed of a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane .
The single electron tunnel element is, for example, a single electron transistor, a single electron pump, a single electron memory, or the like. By using an oxide semiconductor that is a wide gap semiconductor, a transparent single electron transistor, a transparent single electron pump, a transparent single electron memory, and the like can be realized.
In the third aspect of the invention, what has been described in relation to the first aspect of the invention other than the above is valid as long as it is not contrary to the nature thereof.

第４の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成る単電子トンネル素子の製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とするものである。
第４の発明においては、上記以外のことについては、その性質に反しない限り、第１〜第３の発明に関連して説明したことが成立する。 The fourth invention is:
A method of manufacturing a single electron tunnel device comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And heat-treating the substrate on which the oxide semiconductor is deposited.
In the fourth invention, the matters other than those described above are explained in relation to the first to third inventions unless they are contrary to the nature.

第５の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成ることを特徴とする光センサである。
この光センサでは、多重ナノドット構造体により構成されたチャネル領域が受光部となり、このチャネル領域は、ナノドットに用いられる酸化物半導体の禁制帯幅（バンドギャップ）に対応する波長以下の波長の光（典型的には紫外光）を吸収し、ナノドットの内部に電子を生成する。ナノドットに用いる酸化物半導体を変えれば、吸収する光の波長を変えることができる。このため、波長識別光センサや、光により変調する論理素子などを実現することができる。
第５の発明においては、上記以外のことについては、その性質に反しない限り、第１の発明に関連して説明したことが成立する。 The fifth invention is:
An optical sensor comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane.
In this optical sensor, a channel region constituted by a multiple nanodot structure serves as a light-receiving portion, and this channel region has a wavelength equal to or smaller than the wavelength corresponding to the forbidden band width (band gap) of an oxide semiconductor used for the nanodot ( Typically absorbs ultraviolet light) and produces electrons inside the nanodots. If the oxide semiconductor used for the nanodot is changed, the wavelength of absorbed light can be changed. Therefore, it is possible to realize a wavelength identification optical sensor, a logic element that modulates with light, and the like.
In the fifth invention, what has been described in relation to the first invention holds true for matters other than those described above, unless they are contrary to the nature thereof.

第６の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成る光センサの製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とするものである。
第６の発明においては、上記以外のことについては、その性質に反しない限り、第１、第２および第５の発明に関連して説明したことが成立する。 The sixth invention is:
A method for producing an optical sensor comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And heat-treating the substrate on which the oxide semiconductor is deposited.
In the sixth invention, the matters other than those described above are explained in relation to the first, second and fifth inventions unless they are contrary to the nature.

第７の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体を有することを特徴とする機能素子である。
この機能素子には、負性抵抗素子、単電子トンネル素子、光センサなどのほか、およそ多重ナノドット構造体を利用するものである限り、各種のもの（電子素子、受光素子、発光素子など）が含まれ、電界効果トランジスタの構成を有するものに限定されず、多重ナノドット構造体をチャネル領域に用いるものにも限定されない。
第７の発明においては、上記以外のことについては、その性質に反しない限り、第１、第３および第５の発明に関連して説明したことが成立する。 The seventh invention
A functional element having a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are bonded to each other through a double Schottky barrier in one plane.
In addition to negative resistance elements, single-electron tunnel elements, optical sensors, etc., various functional elements (electronic elements, light-receiving elements, light-emitting elements, etc.) can be used for this functional element as long as they use multiple nanodot structures. It is not limited to what is included and has a structure of a field effect transistor, It is not limited to what uses a multiple nanodot structure for a channel region.
In the seventh invention, what has been described in relation to the first, third, and fifth inventions is valid for matters other than those described above, unless they are contrary to their properties.

第８の発明は、
酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体を有する機能素子の製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とするものである。
第８の発明においては、上記以外のことについては、その性質に反しない限り、第１〜第３、第５および第７の発明に関連して説明したことが成立する。 The eighth invention
A method for producing a functional element having a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And heat-treating the substrate on which the oxide semiconductor is deposited.
In the eighth invention, the matters other than those described above are explained in relation to the first to third, fifth and seventh inventions unless they are contrary to the nature.

上述のように構成されたこの発明においては、酸化物半導体を用いた多重ナノドット構造体は、例えば、微粒子層から成るテンプレートの形成、酸化物半導体の堆積、熱処理などにより容易に作製することができるので、作製プロセスが簡単で済み、使用できる基板材料も広範にわたり、これらの中から必要に応じて選ぶことができる。また、ナノドットの径を実現が容易な６０ｎｍ以下あるいは２０ｎｍ以下にすることにより液体窒素温度温度あるいは常温でエラーを生じることなく安定に動作可能である。また、ナノドットに用いる酸化物半導体の多くはワイドギャップ半導体であるので、ノイズに強く、光、磁場、宇宙線などの影響をなくすことができる。   In the present invention configured as described above, a multi-nanodot structure using an oxide semiconductor can be easily manufactured by, for example, forming a template composed of a fine particle layer, depositing an oxide semiconductor, or heat treatment. Therefore, the manufacturing process is simple, and the substrate materials that can be used are wide, and can be selected from these as required. In addition, by setting the nanodot diameter to 60 nm or less or 20 nm or less, which is easy to realize, it is possible to operate stably without causing an error at liquid nitrogen temperature or normal temperature. In addition, since most oxide semiconductors used for nanodots are wide gap semiconductors, they are resistant to noise and can eliminate the influence of light, magnetic fields, cosmic rays, and the like.

この発明によれば、簡単なプロセスにより低コストで製造することができ、基板選択性も高く、常温を含むより高温で動作可能でしかもノイズにも強い負性抵抗素子、単電子トンネル素子、光センサなどの各種の機能素子を容易に実現することができる。また、ワイドギャップ半導体である酸化物半導体を用いることによって、これらの素子を透明に構成することもできる。   According to the present invention, a negative resistance element, a single electron tunnel element, an optical element that can be manufactured at a low cost by a simple process, has high substrate selectivity, can operate at higher temperatures including normal temperature, and is resistant to noise. Various functional elements such as sensors can be easily realized. Further, by using an oxide semiconductor which is a wide gap semiconductor, these elements can be configured to be transparent.

以下、この発明の一実施形態について図面を参照しながら説明する。
図４はこの発明の一実施形態によるトンネル負性抵抗素子を示し、図４Ａは平面図、図４Ｂは断面図、図４Ｃはこのトンネル負性抵抗素子の多重ナノドット構造体の詳細構造を示す一部拡大平面図である。
図４ＡおよびＢに示すように、このトンネル負性抵抗素子においては、導電性の基板１１上にゲート絶縁膜１２が設けられており、このゲート絶縁膜１２上にチャネル領域となる多重ナノドット構造体１３が設けられている。この多重ナノドット構造体１３上にはソース電極１４およびドレイン電極１５が互いに対向し、かつ互いに所定間隔離れて設けられている。この場合、導電性の基板１１からなるゲート電極、ゲート絶縁膜１２、チャネル領域としての多重ナノドット構造体１３、ソース電極１４およびドレイン電極１５によりバックゲート構造のＭＯＳＦＥＴが構成されている。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
4 shows a tunnel negative resistance element according to an embodiment of the present invention, FIG. 4A is a plan view, FIG. 4B is a sectional view, and FIG. 4C is a detailed structure of a multiple nanodot structure of the tunnel negative resistance element. FIG.
As shown in FIGS. 4A and 4B, in this tunnel negative resistance element, a gate insulating film 12 is provided on a conductive substrate 11, and a multiple nanodot structure serving as a channel region on the gate insulating film 12 is provided. 13 is provided. On the multiple nanodot structure 13, a source electrode 14 and a drain electrode 15 are provided opposite to each other and spaced apart from each other by a predetermined distance. In this case, a back-gate MOSFET is constituted by the gate electrode made of the conductive substrate 11, the gate insulating film 12, the multiple nanodot structure 13 as the channel region, the source electrode 14 and the drain electrode 15.

導電性の基板１１としては、例えば、Ｓｉ基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板などの各種の半導体基板や、Ｎｉ基板などの各種の金属基板や、ＩＴＯ基板、フッ素ドープＳｎＯ2 基板などを用いることができるが、これに限定されるものではない。この基板１１の裏面には、必要に応じて、導電性の高い金属、例えばＡｕ、Ａｌなどからなる電極（図示せず）が設けられる。
ゲート絶縁膜１２としては、例えば、ＳｉＯ2 膜、ＳｉＮ膜、ＳｉＯＮ膜、Ｔａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、これらの複合膜などを用いることができるが、これに限定されるものではない。 Examples of the conductive substrate 11 include various semiconductor substrates such as Si substrate, GaAs substrate, InP substrate, GaN substrate, and SiC substrate, various metal substrates such as Ni substrate, ITO substrate, and fluorine-doped SnO 2 substrate. However, it is not limited to this. An electrode (not shown) made of a highly conductive metal such as Au or Al is provided on the back surface of the substrate 11 as necessary.
As the gate insulating film 12, for example, a SiO 2 film, a SiN film, a SiON film, a Ta 2 O 5 film, a TiO 2 film, a SrTiO 3 film, a composite film thereof, or the like can be used. It is not a thing.

図４Ｃに示すように、多重ナノドット構造体１３においては、酸化物半導体から成る多数のナノドット１３ａが、基板１１の面に平行な面内において、二重ショットキー障壁１３ｂを介して互いに接合している。この多重ナノドット構造体１３におけるエネルギーバンド図は図３に示すものと同様である。この場合、ナノドット１３ａは、蜂の巣状に二次元的に配置されている。ナノドット１３ａの径は、必要に応じて選ばれるが、好適には６０ｎｍ以下、より好適には３０ｎｍ以下、さらに好適には２０ｎｍ以下に選ばれる。ナノドット１３ａを構成する酸化物半導体としては、例えば、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｓｎ、Ｇａ、Ｉｎ、ＢｉおよびＳｒから成る群より選ばれた少なくとも一種類以上の元素を含むものを用いることができ、具体的には、すでに挙げたものの中から必要に応じて選ぶことができるが、これに限定されるものではない。   As shown in FIG. 4C, in the multiple nanodot structure 13, a large number of nanodots 13a made of an oxide semiconductor are joined to each other through a double Schottky barrier 13b in a plane parallel to the surface of the substrate 11. Yes. The energy band diagram in the multiple nanodot structure 13 is the same as that shown in FIG. In this case, the nanodots 13a are two-dimensionally arranged in a honeycomb shape. The diameter of the nanodot 13a is selected as necessary, but is preferably 60 nm or less, more preferably 30 nm or less, and even more preferably 20 nm or less. Examples of the oxide semiconductor constituting the nanodot 13a include at least one selected from the group consisting of Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Sn, Ga, In, Bi, and Sr. A material containing the above elements can be used, and specifically, any of those already mentioned can be selected as necessary, but is not limited thereto.

ソース電極１４およびドレイン電極１５は多重ナノドット構造体１３にオーミック接触しており、従来公知の電極金属、例えばＡｕなどから成るが、これに限定されるものではない。ソース電極１４およびドレイン電極１５間の間隙の長さ、すなわちチャネル長は必要に応じて選ばれる。   The source electrode 14 and the drain electrode 15 are in ohmic contact with the multi-nanodot structure 13 and are made of a conventionally known electrode metal such as Au, but are not limited thereto. The length of the gap between the source electrode 14 and the drain electrode 15, that is, the channel length is selected as necessary.

次に、このトンネル負性抵抗素子の製造方法について説明する。
まず、図５Ａに示すように、基板１１上に熱酸化法、化学気相成長（ＣＶＤ）法、真空蒸着法などの従来公知の成膜法によりゲート絶縁膜１２を形成する。
次に、図５Ｂに示すように、このゲート絶縁膜１２上に、所定のマスク材からなる球状の微粒子２１ａが最密充填構造に配列した微粒子層２１を形成する。
次に、図６Ａに示すように、こうして微粒子層２１が形成された基板１１の裏面をホルダー２２に保持し、この基板１１の面の法線に対して傾斜した方向、例えば５〜２０度傾斜した方向から、ホルダー２２を回転させて基板１１を自転させながら、パルスレーザーデポジッション（ＰＬＤ）法により基板１１上に酸化物半導体を堆積させる。このＰＬＤ法は、高エネルギーのレーザービームをターゲット２３に照射することによってターゲット物質を光解離させ、それを基板に蒸着する方法であり、結晶品質が高く、ターゲットの組成を反映した薄膜を容易に作製することができる利点を有する。このとき、この酸化物半導体は、微粒子層２１から成るテンプレートがシャドーマスクとなることにより、微粒子層２１の最密充填構造に配列した微粒子２１ａの間の隙間の部分のゲート絶縁膜１２上に細線状に堆積する。ここで、互いに隣接する微粒子２１ａの間の隙間に堆積した酸化物半導体は図４Ｃにおいて楕円で示されたナノドット１３ａになるものである。 Next, a method for manufacturing this tunnel negative resistance element will be described.
First, as shown in FIG. 5A, a gate insulating film 12 is formed on a substrate 11 by a conventionally known film forming method such as a thermal oxidation method, a chemical vapor deposition (CVD) method, or a vacuum evaporation method.
Next, as shown in FIG. 5B, a fine particle layer 21 in which spherical fine particles 21 a made of a predetermined mask material are arranged in a close-packed structure is formed on the gate insulating film 12.
Next, as shown in FIG. 6A, the back surface of the substrate 11 thus formed with the fine particle layer 21 is held by the holder 22, and is inclined with respect to the normal of the surface of the substrate 11, for example, inclined by 5 to 20 degrees. In this direction, an oxide semiconductor is deposited on the substrate 11 by a pulse laser deposition (PLD) method while rotating the holder 22 to rotate the substrate 11. This PLD method is a method in which a target material is photodissociated by irradiating a target 23 with a high-energy laser beam, and the target material is vapor-deposited on a substrate. It has the advantage that it can be made. At this time, the oxide semiconductor is thinly formed on the gate insulating film 12 in the gap portion between the fine particles 21a arranged in the close-packed structure of the fine particle layer 21 by using the template including the fine particle layer 21 as a shadow mask. It accumulates in the shape. Here, the oxide semiconductor deposited in the gap between the adjacent fine particles 21a becomes the nanodot 13a indicated by an ellipse in FIG. 4C.

次に、図６Ｂに示すように、微粒子層２１が形成された基板１１に対し、この基板１１の面の法線にほぼ平行な方向から、ホルダー２２を回転させて基板１１を自転させながら、ＰＬＤ法により、基板１１上に再び酸化物半導体を堆積させる。このとき、この酸化物半導体は、微粒子層２１から成るテンプレートが再びシャドーマスクとなることにより、微粒子層２１の最密充填構造に配列した最近接の三つの微粒子２１ａの間の隙間のゲート絶縁膜１２上にドット状に堆積する。この最近接の三つの微粒子２１ａの間の隙間に堆積した酸化物半導体は図４Ｃにおいて円で示されたナノドット１３ａになるものである。
上述のようにして堆積される酸化物半導体は、アモルファスのゲート絶縁膜１２上に堆積されることにより、一般にアモルファスか多結晶の状態にある。 Next, as shown in FIG. 6B, while rotating the holder 11 from the direction substantially parallel to the normal of the surface of the substrate 11 with respect to the substrate 11 on which the fine particle layer 21 is formed, An oxide semiconductor is deposited again on the substrate 11 by the PLD method. At this time, the oxide semiconductor has a gate insulating film in the gap between the closest three fine particles 21 a arranged in the close-packed structure of the fine particle layer 21 by using the template composed of the fine particle layer 21 again as a shadow mask. 12 is deposited in the form of dots. The oxide semiconductor deposited in the gap between the three closest microparticles 21a becomes nanodots 13a indicated by circles in FIG. 4C.
The oxide semiconductor deposited as described above is generally in an amorphous or polycrystalline state by being deposited on the amorphous gate insulating film 12.

ここで、上述のようにして基板１１の面の法線に対して傾斜した方向から堆積される酸化物半導体のパターン形状および基板１１の面の法線に平行な方向から堆積される酸化物半導体のパターン形状を具体的に説明する。図７に、一例として、微粒子層２１が形成された基板１１の面の法線に対して５度傾斜した方向から、基板１１を自転させながら酸化物半導体を堆積させた状態を示す。符号２４が酸化物半導体を示す。図８にこうして酸化物半導体２４を堆積させた後に微粒子層２１を除去した状態を示す。ここで、図７Ａおよび図８Ａは断面図、図７Ｂおよび図８Ｂは平面図を示す。酸化物半導体２４は細線状になっている。堆積方向が基板１１の面の法線に対して５度より小さくなると、酸化物半導体２４はドット状になり、細線が形成されにくくなる。図９に、微粒子層２１が形成された基板１１の面の法線に対して２０度傾斜した方向から、基板１１を自転させながら酸化物半導体２４を堆積させた状態を示す。図１０にこうして酸化物半導体２４を堆積させた後に微粒子層２１を除去した状態を示す。ここで、図９Ａおよび図１０Ａは断面図、図９Ｂおよび図１０Ｂは平面図を示す。酸化物半導体２４は細線状になっている。堆積方向が基板１１の面の法線に対して２０度より大きくなると、微粒子層２１によるシャドー効果により、細線状の酸化物半導体２４の形成が難しくなる。堆積方向を基板１１の面の法線に対して５〜２０度の範囲内で変えると、細線状の酸化物半導体２４の最も狭い部分の幅を変化させることができる。さらに、図１１に、微粒子層２１が形成された基板１１の面の法線に平行な方向から、基板１１を自転させながら酸化物半導体２４を堆積させた状態を示す。図１２にこうして酸化物半導体２４を堆積させた後に微粒子層２１を除去した状態を示す。ここで、図１１Ａおよび図１２Ａは断面図、図１１Ｂおよび図１２Ｂは平面図を示す。酸化物半導体２４はドット状になっている。   Here, the pattern shape of the oxide semiconductor deposited from the direction inclined with respect to the normal of the surface of the substrate 11 and the oxide semiconductor deposited from the direction parallel to the normal of the surface of the substrate 11 as described above. The pattern shape will be specifically described. FIG. 7 shows, as an example, a state in which an oxide semiconductor is deposited while rotating the substrate 11 from a direction inclined by 5 degrees with respect to the normal of the surface of the substrate 11 on which the fine particle layer 21 is formed. Reference numeral 24 denotes an oxide semiconductor. FIG. 8 shows a state where the fine particle layer 21 is removed after the oxide semiconductor 24 is deposited in this manner. Here, FIGS. 7A and 8A are cross-sectional views, and FIGS. 7B and 8B are plan views. The oxide semiconductor 24 has a thin line shape. When the deposition direction is smaller than 5 degrees with respect to the normal line of the surface of the substrate 11, the oxide semiconductor 24 becomes dot-like and it is difficult to form a thin line. FIG. 9 shows a state in which the oxide semiconductor 24 is deposited while rotating the substrate 11 from a direction inclined by 20 degrees with respect to the normal of the surface of the substrate 11 on which the fine particle layer 21 is formed. FIG. 10 shows a state where the fine particle layer 21 is removed after the oxide semiconductor 24 is deposited in this manner. Here, FIG. 9A and FIG. 10A are sectional views, and FIG. 9B and FIG. 10B are plan views. The oxide semiconductor 24 has a thin line shape. When the deposition direction is greater than 20 degrees with respect to the normal of the surface of the substrate 11, it becomes difficult to form the thin-line oxide semiconductor 24 due to the shadow effect of the fine particle layer 21. When the deposition direction is changed within a range of 5 to 20 degrees with respect to the normal of the surface of the substrate 11, the width of the narrowest portion of the thin-line oxide semiconductor 24 can be changed. Further, FIG. 11 shows a state in which the oxide semiconductor 24 is deposited while rotating the substrate 11 from a direction parallel to the normal line of the surface of the substrate 11 on which the fine particle layer 21 is formed. FIG. 12 shows a state where the fine particle layer 21 is removed after the oxide semiconductor 24 is deposited in this manner. Here, FIGS. 11A and 12A are cross-sectional views, and FIGS. 11B and 12B are plan views. The oxide semiconductor 24 has a dot shape.

次に、微粒子層２１を溶解などにより除去することにより、その上に堆積された酸化物半導体２４を除去する（リフトオフ）。この結果、図１３Ａに示すように、酸化物半導体２４からなるナノ細線ネットワーク２５が形成される。
次に、こうして酸化物半導体２４から成るナノ細線ネットワーク２５が形成された基板１１を酸化物半導体２４の焼結が起きる温度に加熱して熱処理を行う。この熱処理は急速熱処理により行うのが望ましい。この熱処理により、このナノ細線ネットワーク２５が、図１３Ｂに示すように、酸化物半導体２４から成る複数のナノドット１３ａが二重ショットキー障壁１３ｂを介して互いに接合した状態になるとともに、各ナノドット１３ａが結晶化して単結晶またはそれに近い状態となり、多重ナノドット構造体１３が形成される。 Next, the fine particle layer 21 is removed by dissolution or the like, whereby the oxide semiconductor 24 deposited thereon is removed (lift-off). As a result, as shown in FIG. 13A, a nanowire network 25 made of the oxide semiconductor 24 is formed.
Next, the substrate 11 on which the nanowire network 25 made of the oxide semiconductor 24 is thus formed is heated to a temperature at which the oxide semiconductor 24 is sintered and subjected to heat treatment. This heat treatment is preferably performed by rapid heat treatment. By this heat treatment, as shown in FIG. 13B, the nanowire network 25 is brought into a state where a plurality of nanodots 13a made of the oxide semiconductor 24 are joined to each other via the double Schottky barrier 13b, and each nanodot 13a is Crystallization results in a single crystal or a state close thereto, and a multiple nanodot structure 13 is formed.

次に、こうして形成された多重ナノドット構造体１３上にソース電極１４およびドレイン電極１５を形成する。これらのソース電極１４およびドレイン電極１５は、多重ナノドット構造体１３上に電子線リソグラフィー、フォトリソグラフィーなどにより所定形状のレジストパターンを形成し、全面に電極金属を真空蒸着法などにより堆積させた後、レジストパターンをその上に堆積した電極金属とともに除去（リフトオフ）することにより形成してもよいし、多重ナノドット構造体１３の全面に電極金属を真空蒸着法などにより堆積させた後、この電極金属膜をエッチングによりパターニングすることにより形成してもよい。
以上のプロセスにより、図４に示すトンネル負性抵抗素子が製造される。 Next, the source electrode 14 and the drain electrode 15 are formed on the multiple nanodot structure 13 thus formed. The source electrode 14 and the drain electrode 15 are formed by forming a resist pattern having a predetermined shape on the multiple nanodot structure 13 by electron beam lithography, photolithography, etc., and depositing an electrode metal on the entire surface by a vacuum evaporation method or the like. It may be formed by removing (lift-off) the resist pattern together with the electrode metal deposited thereon, or after depositing the electrode metal on the entire surface of the multiple nanodot structure 13 by a vacuum evaporation method or the like, this electrode metal film May be formed by patterning by etching.
The tunnel negative resistance element shown in FIG. 4 is manufactured by the above process.

〈実施例〉
基板１１としてｎ型Ｓｉ基板を用い、このｎ型Ｓｉ基板の表面を熱酸化することにより厚さ３００ｎｍのＳｉＯ2 膜を形成してゲート絶縁膜１２とした。
こうして形成したゲート絶縁膜１２上に粒径３００ｎｍのポリスチレン球から成る微粒子２１ａが最密充填構造で二次元的に単層配列化した微粒子層２１を形成した。この微粒子２１ａの単層配列化には水面配列法を用いた（Matsumoto et al.,Science,291,854(2001 参照。) 。具体的には、粒径３００ｎｍのポリスチレン球が分散した水にエタノールを約１：１の比率で混合し、それを容器（皿）の純水に滴下すると水面にポリスチレン球が単層配列化するので、これをゲート絶縁膜１２上に付着させる。図１４ＡおよびＢに、単層配列化した粒径３００ｎｍのポリスチレン球の走査型電子顕微鏡（ＳＥＭ）像を示し、図１４Ｂは図１４Ａの一部を拡大したものである。ＳＥＭ観察の結果、ミリメートルオーダーで単一方向に配列したドメインの形成が確認された。また、この単層配列化したポリスチレン球は、その領域が容器全体に広がっているので、１０ｃｍ以上のサイズの基板１１上においても単層配列化が可能である。 <Example>
An n-type Si substrate was used as the substrate 11, and the surface of the n-type Si substrate was thermally oxidized to form a 300 nm thick SiO 2 film to form a gate insulating film 12.
On the gate insulating film 12 thus formed, a fine particle layer 21 in which fine particles 21a made of polystyrene spheres having a particle diameter of 300 nm were two-dimensionally arranged in a close-packed structure was formed. A water surface alignment method was used for the monolayer arrangement of the fine particles 21a (Matsumoto et al., Science, 291, 854 (see 2001)) Specifically, ethanol was dispersed in water in which polystyrene spheres having a particle diameter of 300 nm were dispersed. When the mixture is mixed at a ratio of 1: 1 and dropped into pure water in a container (dish), polystyrene spheres are arranged in a single layer on the surface of the water, so that they are deposited on the gate insulating film 12. FIGS. 14B shows a scanning electron microscope (SEM) image of polystyrene spheres having a particle diameter of 300 nm arranged in a single layer, and is an enlarged view of a part of FIG. The formation of aligned domains was confirmed, and the single-layered polystyrene spheres were spread over the entire container, so that single-layer alignment was possible even on a substrate 11 having a size of 10 cm or more. is there.

次に、基板１１の法線に対して５〜２０度傾斜した方向からこの基板１１を自転させながらこの基板１１上にＰＬＤ法によりＺｎＯを堆積させた後、基板１１の法線に平行な方向からこの基板１１を自転させながらこの基板１１上にＰＬＤ法により再びＺｎＯを堆積させた。これらのＰＬＤ法による堆積時の雰囲気としては酸素雰囲気を用いた。ターゲット２３としては、純度９９．９９％のＺｎＯ粉末を直径２０ｍｍのタブレットに圧粉成形後、８００℃で３時間焼成したものを用いた。ＺｎＯの堆積条件は、レーザー出力２００ｍＪ、レーザー繰り返し周波数５Ｈｚ、酸素圧力５×１０-4Ｔｏｒｒとし、基板温度は室温とした。こうして作製されたＺｎＯナノ細線ネットワークの厚さは約５ｎｍであった。また、このＺｎＯナノ細線ネットワークはＳｉＯ2 膜上に室温成長されたため、Ｘ線回折でもほとんど結晶化が観測されず、アモルファスに近い状態にあった。図１５Ａに、このＺｎＯナノ細線ネット構造のＡＦＭ像を示す。 Next, ZnO is deposited on the substrate 11 by the PLD method while rotating the substrate 11 from a direction inclined by 5 to 20 degrees with respect to the normal line of the substrate 11, and then a direction parallel to the normal line of the substrate 11 Then, ZnO was deposited again on the substrate 11 by the PLD method while rotating the substrate 11. An oxygen atmosphere was used as the atmosphere during deposition by these PLD methods. As the target 23, ZnO powder having a purity of 99.99% was compacted into a tablet having a diameter of 20 mm, and then fired at 800 ° C. for 3 hours. The ZnO deposition conditions were a laser output of 200 mJ, a laser repetition frequency of 5 Hz, an oxygen pressure of 5 × 10 −4 Torr, and a substrate temperature of room temperature. The thickness of the ZnO nanowire network thus fabricated was about 5 nm. Further, since this ZnO nanowire network was grown on the SiO 2 film at room temperature, almost no crystallization was observed even by X-ray diffraction, and it was in an amorphous state. FIG. 15A shows an AFM image of this ZnO nanowire net structure.

次に、このＺｎＯナノ細線ネットワークが形成された基板１１をＲＴＡ装置により、大気中、加熱温度７００℃、昇温速度８０℃／ｓ、加熱時間５秒の条件で急速熱処理することにより、図１５Ｂに示すように、高さ５ｎｍ、幅５〜１５ｎｍまでＺｎＯナノドットを微細化させた。こうしてＺｎＯ多重ナノドット構造体が形成された。図１６は熱処理後のＺｎＯ多重ナノドット構造体の三次元像を示す。このとき、ランダム配列でＺｎＯナノドットを多重化した方が電子の伝導経路が複雑化するため、負性抵抗効果の室温発現には効果的であると考えられる。   Next, the substrate 11 on which the ZnO nanowire network is formed is rapidly heat-treated in the atmosphere at a heating temperature of 700 ° C., a heating rate of 80 ° C./s, and a heating time of 5 seconds by using an RTA apparatus. As shown, the ZnO nanodots were refined to a height of 5 nm and a width of 5 to 15 nm. Thus, a ZnO multiple nanodot structure was formed. FIG. 16 shows a three-dimensional image of the ZnO multi-nanodot structure after the heat treatment. At this time, it is considered that multiplexing the ZnO nanodots in a random arrangement makes the electron conduction path more complicated, and is therefore more effective for the expression of the negative resistance effect at room temperature.

次に、このＺｎＯ多重ナノドット構造体上に電子線リソグラフィにより所定形状のレジストパターンを形成し、その上から真空蒸着法などによりＡｕを堆積させた後、レジストパターンをその上に堆積されたＡｕ膜とともに除去する（リフトオフ）。こうして、Ａｕからなるソース電極１４およびドレイン電極１５が形成された。これらのソース電極１４およびドレイン電極１５の間の距離（チャネル長）は５００ｎｍとした。
以上のプロセスにより、ＺｎＯ多重ナノドット構造体をチャネル領域とするバックゲート構造のＭＯＳＦＥＴからなるトンネル負性抵抗素子が製造された。 Next, a resist pattern having a predetermined shape is formed on the ZnO multi-nanodot structure by electron beam lithography, and Au is deposited thereon by vacuum vapor deposition or the like, and then the resist pattern is deposited on the Au film. Remove with (lift-off). Thus, the source electrode 14 and the drain electrode 15 made of Au were formed. The distance (channel length) between the source electrode 14 and the drain electrode 15 was 500 nm.
Through the above process, a tunnel negative resistance element made of a MOSFET having a back gate structure using a ZnO multi-nanodot structure as a channel region was manufactured.

図１７に、熱処理前後におけるＺｎＯ多重ナノドット構造体の電流（Ｉ）−電圧（Ｖ）特性を示す。このＩ−Ｖ特性から、ＺｎＯ多重ナノドット構造体の導電性は熱処理前の１０００倍になっていることが確認された。このことは、ＺｎＯナノ細線ネットワークがアモルファス状態から結晶状態に変化したことを意味している。このとき、Ｉ−Ｖ特性をlog-log プロットすると、図１８に示すように、高抵抗の領域と低抵抗の領域とで表される非線形伝導性が観測された。これはＺｎＯナノドットとＺｎＯナノドットとの間の結晶粒界で二重ショットキー障壁が形成されたことを示唆しており、２０Ｖ付近において障壁の閾値が観測できる。   FIG. 17 shows current (I) -voltage (V) characteristics of the ZnO multi-nanodot structure before and after heat treatment. From the IV characteristics, it was confirmed that the conductivity of the ZnO multi-nanodot structure was 1000 times that before the heat treatment. This means that the ZnO nanowire network has changed from an amorphous state to a crystalline state. At this time, when the IV characteristics were plotted in log-log, nonlinear conductivity represented by a high resistance region and a low resistance region was observed as shown in FIG. This suggests that a double Schottky barrier is formed at the grain boundary between the ZnO nanodots and the ZnO nanodots, and the threshold of the barrier can be observed in the vicinity of 20V.

図１９にこのトンネル負性抵抗素子のドレイン電流（Ｉd ）−ドレイン電圧（Ｖd ）特性を示す。ゲート電圧Ｖg は−４０Ｖとし、測定は室温で行った。図２０にこのトンネル負性抵抗素子のゲート電圧Ｖg を変化させたときのＩd −Ｖd 特性を示す。測定は室温で行った。図２０からわかるように、ゲート電圧Ｖg を負方向に増大させることによって負性抵抗性を示す階段状の電流変化が室温環境下においても観測できる。図２１に測定温度を変えたときのＩd −Ｖd 特性を示す。ゲート電圧Ｖg は−４０Ｖとした。図２１に示すように、この負性抵抗効果は、低温領域でより顕著なピークとして観測できることから、熱的な挙動ではなく、二重ショットキー障壁構造に起因した共鳴トンネル効果が働いているものと考えられる。 FIG. 19 shows the drain current (I d ) -drain voltage (V d ) characteristics of this tunnel negative resistance element. The gate voltage V g was −40 V, and the measurement was performed at room temperature. FIG. 20 shows the I d -V d characteristic when the gate voltage V g of the tunnel negative resistance element is changed. The measurement was performed at room temperature. As it can be seen from FIG. 20, step-like change in current indicating the negative resistance property by increasing the gate voltage V g in the negative direction can be observed even at room temperature environment. FIG. 21 shows the I d -V d characteristics when the measurement temperature is changed. The gate voltage V g was −40V. As shown in FIG. 21, since this negative resistance effect can be observed as a more prominent peak in the low temperature region, the resonance tunnel effect due to the double Schottky barrier structure is working rather than the thermal behavior. it is conceivable that.

次に、単電子トンネリングを観測するため、このトンネル負性抵抗素子のコンダクタンス−ゲート電圧（Ｖg ）特性をドレイン電圧３００ｍＶ以下で測定した。測定温度は室温とした。測定結果を図２２に示す。図２２からわかるように、負のゲート電圧の領域において明瞭なピークおよびバレーを有する負性抵抗効果が観測された。
このトンネル負性抵抗素子は紫外光応答性も有する。図２３はこのトンネル負性抵抗素子のコンダクタンス特性の光照射依存性を示す。図２３からわかるように、紫外光を照射した場合、負性抵抗効果が発現する−１０Ｖ〜−２０Ｖの領域でコンダクタンスの急上昇が確認される。光源にはハロゲンランプを用いた。一方、白熱灯下ではコンダクタンスの急上昇は確認されない。これはＺｎＯの禁制帯幅（３．４ｅＶ）に起因しており、ＺｎＯはこのエネルギーに対応する３６５ｎｍ以下の光を吸収し、内部に電子を生成する。この機能を利用して禁制帯幅の異なる酸化物半導体を用いれば、波長識別光センサや、光を検知し、光により変調する論理素子が実現できる Next, in order to observe single-electron tunneling, the conductance-gate voltage (V g ) characteristics of this tunnel negative resistance element were measured at a drain voltage of 300 mV or less. The measurement temperature was room temperature. The measurement results are shown in FIG. As can be seen from FIG. 22, a negative resistance effect having clear peaks and valleys in the negative gate voltage region was observed.
This tunnel negative resistance element also has ultraviolet light response. FIG. 23 shows the light irradiation dependency of the conductance characteristics of this tunnel negative resistance element. As can be seen from FIG. 23, when ultraviolet light is irradiated, a rapid increase in conductance is confirmed in the region of −10 V to −20 V where the negative resistance effect appears. A halogen lamp was used as the light source. On the other hand, there is no rapid increase in conductance under incandescent lamps. This is due to the forbidden band width (3.4 eV) of ZnO. ZnO absorbs light of 365 nm or less corresponding to this energy and generates electrons inside. By using this function and using oxide semiconductors with different forbidden bandwidths, it is possible to realize a wavelength identification optical sensor and a logic element that detects light and modulates it with light.

以上のように、この一実施形態によれば、ＺｎＯなどの酸化物半導体を用いることにより、多数のナノドット１３ａが一面内において二重ショットキー障壁１３ｂを介して互いに接合した多重ナノドット構造体１３を自己組織化法により容易に作製することができ、この多重ナノドット構造体１３によりチャネル領域が構成されたＭＯＳＦＥＴから成るトンネル負性抵抗素子を容易に実現することができる。このトンネル負性抵抗素子によれば、これまで実現し得なかった単電子トンネル素子、例えば単電子トランジスタ、単電子ポンプ、単電子メモリなどを低コストで大量生産することが可能となる。また、このトンネル負性抵抗素子は、ナノドット１３ａのドット径を６０ｎｍ以下とすることにより液体窒素温度でも動作させることができ、ナノドット１３ａのドット径を２０ｎｍ以下とすることにより室温でも動作させることができるため、早期の実用化が可能である。さらに、基板１１として透明基板を用い、多重ナノドット構造体１３にワイドギャップ半導体である酸化物半導体を用いることにより、透明性を生かしてトンネル負性抵抗素子を透明に構成することができ、透明単電子トランジスタ、透明単電子ポンプ、透明単電子メモリなどの透明単電子トンネル素子を実現することができる。また、多重ナノドット構造体１３に禁制帯幅の異なる酸化物半導体を用いることによって、波長識別光センサや光変調論理素子などを実現することができる。   As described above, according to this embodiment, by using an oxide semiconductor such as ZnO, the multiple nanodot structure 13 in which a large number of nanodots 13a are joined to each other via the double Schottky barrier 13b in one plane is obtained. A tunnel negative resistance element made of a MOSFET having a channel region constituted by the multi-nanodot structure 13 can be easily realized by the self-organization method. According to this tunnel negative resistance element, it becomes possible to mass-produce single-electron tunnel elements that could not be realized so far, such as single-electron transistors, single-electron pumps, single-electron memories, and the like at low cost. The tunnel negative resistance element can be operated even at a liquid nitrogen temperature by setting the dot diameter of the nanodot 13a to 60 nm or less, and can be operated at room temperature by setting the dot diameter of the nanodot 13a to 20 nm or less. Therefore, it can be put into practical use at an early stage. Furthermore, by using a transparent substrate as the substrate 11 and using an oxide semiconductor that is a wide gap semiconductor for the multi-nanodot structure 13, the tunnel negative resistance element can be made transparent by making use of transparency. Transparent single electron tunnel elements such as an electronic transistor, a transparent single electron pump, and a transparent single electron memory can be realized. Further, by using oxide semiconductors having different forbidden bandwidths for the multiple nanodot structure 13, a wavelength identification optical sensor, an optical modulation logic element, or the like can be realized.

以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施形態において挙げた数値、材料、構造、構成、形状、基板、配置などはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、材料、構造、構成、形状、基板、配置などを用いてもよい。 As mentioned above, although embodiment of this invention was described concretely, this invention is not limited to the above-mentioned embodiment, The various deformation | transformation based on the technical idea of this invention is possible.
For example, the numerical values, materials, structures, configurations, shapes, substrates, arrangements, and the like given in the above-described embodiments are merely examples, and if necessary, different numerical values, materials, structures, configurations, shapes, substrates, An arrangement or the like may be used.

ＺｎＯナノドットのドット径と静電エネルギー、量子効果によるエネルギーおよびそれらの和との関係を示す略線図である。It is a basic diagram which shows the relationship between the dot diameter of a ZnO nanodot, electrostatic energy, the energy by a quantum effect, and those sums. 二重トンネル接合および多重トンネル接合を示す略線図である。It is a basic diagram which shows a double tunnel junction and a multiple tunnel junction. 酸化物半導体多重ナノドット構造体のエネルギーバンド図である。It is an energy band figure of an oxide semiconductor multiple nanodot structure. この発明の一実施形態によるトンネル負性抵抗素子を示す平面図、断面図および一部拡大平面図である。1 is a plan view, a cross-sectional view, and a partially enlarged plan view showing a tunnel negative resistance element according to an embodiment of the present invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための略線図である。It is a basic diagram for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための断面図および平面図である。It is sectional drawing and a top view for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための断面図および平面図である。It is sectional drawing and a top view for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための断面図および平面図である。It is sectional drawing and a top view for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための断面図および平面図である。It is sectional drawing and a top view for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための断面図および平面図である。It is sectional drawing and a top view for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための断面図および平面図である。It is sectional drawing and a top view for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施形態によるトンネル負性抵抗素子の製造方法を説明するための略線図である。It is a basic diagram for demonstrating the manufacturing method of the tunnel negative resistance element by one Embodiment of this invention. この発明の一実施例によるトンネル負性抵抗素子の製造方法においてポリスチレン微粒子からなる微粒子層を形成した状態を示す図面代用写真である。6 is a drawing-substituting photograph showing a state in which a fine particle layer made of polystyrene fine particles is formed in the method for manufacturing a tunnel negative resistance element according to one embodiment of the present invention. この発明の一実施例によるトンネル負性抵抗素子の製造方法においてＰＬＤ法により堆積されたＺｎＯナノ細線ネットワークの熱処理前後の状態を示す図面代用写真である。5 is a drawing-substituting photograph showing states before and after heat treatment of a ZnO nanowire network deposited by a PLD method in a method for manufacturing a tunneling negative resistance element according to an embodiment of the present invention. この発明の一実施例によるトンネル負性抵抗素子の製造方法においてＰＬＤ法により堆積されたＺｎＯナノ細線ネットワークの熱処理後の状態を示す図面代用写真である。5 is a drawing-substituting photograph showing a state after heat treatment of a ZnO nanowire network deposited by a PLD method in a method for manufacturing a tunneling negative resistance element according to an embodiment of the present invention. この発明の一実施例において形成されたＺｎＯ多重ナノドット構造体のＩ−Ｖ特性を示す略線図である。It is a basic diagram which shows the IV characteristic of the ZnO multiple nanodot structure formed in one Example of this invention. この発明の一実施例において形成されたＺｎＯ多重ナノドット構造体のＩ−Ｖ特性のlog-log プロットを示す略線図である。It is a basic diagram which shows the log-log plot of the IV characteristic of the ZnO multiple nanodot structure formed in one Example of this invention. この発明の一実施例により製造されたトンネル負性抵抗素子のＩd −Ｖd 特性を示す略線図である。It is a schematic diagram showing the I d -V d characteristics of tunnels negative resistance device manufactured by an embodiment of the present invention. この発明の一実施例により製造されたトンネル負性抵抗素子のＩd −Ｖd 特性のゲート電圧依存性を示す略線図である。It is a schematic diagram showing a gate voltage dependency of the I d -V d characteristics of the produced tunnel negative resistance device according to an embodiment of the present invention. この発明の一実施例により製造されたトンネル負性抵抗素子のＩd −Ｖd 特性の低温特性を示す略線図である。Is a schematic diagram showing the low temperature properties of I d -V d characteristics of tunnels negative resistance device manufactured by an embodiment of the present invention. この発明の一実施例により製造されたトンネル負性抵抗素子のコンダクタンス−Ｖg 特を示す略線図である。It is a schematic diagram showing a conductance -V g Laid tunnel negative resistance device manufactured by an embodiment of the present invention. この発明の一実施例により製造されたトンネル負性抵抗素子のコンダクタンス−Ｖg 特の光照射依存性を示す略線図である。It is a schematic diagram showing a light irradiation dependence of the conductance -V g Laid tunnel negative resistance device manufactured by an embodiment of the present invention.

符号の説明Explanation of symbols

１１…基板、１２…ゲート絶縁膜、１３…多重ナノドット構造体、１３ａ…ナノドット、１３ｂ…二重ショットキー障壁、１４…ソース電極、１５…ドレイン電極、２１…微粒子層、２２…ホルダー、２３…ターゲット、２４…酸化物半導体、２５…ナノ細線ネットワーク
DESCRIPTION OF SYMBOLS 11 ... Substrate, 12 ... Gate insulating film, 13 ... Multiple nanodot structure, 13a ... Nanodot, 13b ... Double Schottky barrier, 14 ... Source electrode, 15 ... Drain electrode, 21 ... Fine particle layer, 22 ... Holder, 23 ... Target, 24 ... Oxide semiconductor, 25 ... Nanowire network

Claims (13)

酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成ることを特徴とする負性抵抗素子。   A negative resistance element comprising a field effect transistor having a channel region formed of a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane. 上記多重ナノドット構造体により構成された上記チャネル領域上にゲート絶縁膜を介してゲート電極が設けられていることを特徴とする請求項１記載の負性抵抗素子。   2. The negative resistance element according to claim 1, wherein a gate electrode is provided on the channel region constituted by the multiple nanodot structure via a gate insulating film. 上記二重ショットキー障壁がトンネル障壁として用いられることを特徴とする請求項１記載の負性抵抗素子。   The negative resistance element according to claim 1, wherein the double Schottky barrier is used as a tunnel barrier. 上記ナノドットの径が６０ｎｍ以下であることを特徴とする請求項１記載の負性抵抗素子。   The negative resistance element according to claim 1, wherein the diameter of the nanodot is 60 nm or less. 上記酸化物半導体は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｓｎ、Ｇａ、Ｉｎ、ＢｉおよびＳｒから成る群より選ばれた少なくとも一種類以上の元素を含むことを特徴とする請求項１記載の負性抵抗素子。   The oxide semiconductor contains at least one element selected from the group consisting of Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Sn, Ga, In, Bi, and Sr. The negative resistance element according to claim 1. 酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成る負性抵抗素子の製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とする負性抵抗素子の製造方法。 A method of manufacturing a negative resistance element comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And a step of heat-treating the substrate on which the oxide semiconductor is deposited. 酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成ることを特徴とする単電子トンネル素子。   A single-electron tunneling device comprising a field effect transistor having a channel region formed of a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane. 上記単電子トンネル素子は単電子トランジスタ、単電子ポンプまたは単電子メモリであることを特徴とする請求項７記載の単電子トンネル素子。   8. The single electron tunnel device according to claim 7, wherein the single electron tunnel device is a single electron transistor, a single electron pump, or a single electron memory. 酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成る単電子トンネル素子の製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とする単電子トンネル素子の製造方法。 A method of manufacturing a single electron tunnel device comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And a step of heat-treating the substrate on which the oxide semiconductor is deposited. 酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成ることを特徴とする光センサ。   An optical sensor comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane. 酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体によりチャネル領域が構成された電界効果トランジスタから成る光センサの製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とする光センサの製造方法。 A method for producing an optical sensor comprising a field effect transistor in which a channel region is formed by a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And a step of heat-treating the substrate on which the oxide semiconductor is deposited. 酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体を有することを特徴とする機能素子。   A functional element comprising a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane. 酸化物半導体から成る複数のナノドットが一面内において二重ショットキー障壁を介して互いに接合した多重ナノドット構造体を有する機能素子の製造方法であって、
基板上にマスク材から成る微粒子層を形成する工程と、
上記微粒子層が形成された上記基板の面の法線に対して傾斜した方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層が形成された上記基板の面の法線にほぼ平行な方向から上記基板上に上記酸化物半導体を堆積させる工程と、
上記微粒子層を除去する工程と、
上記酸化物半導体が堆積された上記基板を熱処理する工程とを有することを特徴とする機能素子の製造方法。
A method for producing a functional element having a multiple nanodot structure in which a plurality of nanodots made of an oxide semiconductor are joined to each other through a double Schottky barrier in one plane,
Forming a fine particle layer made of a mask material on a substrate;
Depositing the oxide semiconductor on the substrate from a direction inclined with respect to the normal of the surface of the substrate on which the fine particle layer is formed;
Depositing the oxide semiconductor on the substrate from a direction substantially parallel to the normal of the surface of the substrate on which the fine particle layer is formed;
Removing the fine particle layer;
And a step of heat-treating the substrate on which the oxide semiconductor is deposited.
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