JP2008004577A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of allowing stress to operate on a channel region on a semiconductor layer effectively without depending on layout, such as the distance between gates in a transistor region. <P>SOLUTION: The semiconductor device having a MOS transistor comprises: a semiconductor layer 3 having a transistor region subjected to element separation by an element separation layer 4, a gate electrode 6 formed on the first surface of the semiconductor layer 3 at the transistor region via a gate insulation film 5, a stress transmission pattern 19A formed on the second surface of the semiconductor layer 3 at the transistor region, and a stress film 20 formed on the second surface of the semiconductor layer 3 while covering the stress transmission pattern 19A. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、ＭＯＳ(Metal Oxide Semiconductor)トランジスタを備える半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a MOS (Metal Oxide Semiconductor) transistor.

従来、トランジスタの性能はサイズを縮小することで、オン電流等の性能向上を図ってきたが、６５ｎｍ（ナノメートル）以降、ショートチャネル領域の閾値電圧の極端な劣化等により、単純にサイズを縮小するだけでは、従来のスケーリング則にしたがった改善率を達成することが困難になってきている。そこで近年においては、ＭＯＳトランジスタに応力を与えることにより、キャリア（電子、正孔）の移動度を高めてトランジスタの性能向上を図る技術が検討されている。   Conventionally, the transistor performance has been improved by reducing the size, such as on-current, but after 65nm (nanometer), the size is simply reduced due to the extreme degradation of the threshold voltage in the short channel region. It is becoming difficult to achieve an improvement rate according to the conventional scaling law. Therefore, in recent years, a technique for improving the performance of a transistor by increasing the mobility of carriers (electrons and holes) by applying stress to the MOS transistor has been studied.

トランジスタに付与する応力は圧縮応力と引っ張り応力に分けられる。これに対して、ｎチャネル型（以下、単に「ｎ型」と記す）のＭＯＳトランジスタとｐチャネル型（以下、単に「ｐ型」と記す）のＭＯＳトランジスタでは、キャリアの移動度を高めるために半導体層に作用させる応力の方向が異なる。具体的には、ゲート電極Ｇ、ソース領域Ｓ及びドレイン領域Ｄが形成されたＭＯＳトランジスタにおいて、ｎ型のＭＯＳトランジスタでは、図１５（Ａ）に示すように、ゲート長方向Ｘとゲート幅方向Ｙの双方で、それぞれ引っ張り応力を作用させることが好ましい。これに対して、ｐ型のＭＯＳトランジスタでは、図１５（Ｂ）に示すように、ゲート長方向Ｘでは圧縮応力を作用させることが好ましく、ゲート幅方向Ｙでは引っ張り応力を作用させることが好ましい。   Stress applied to the transistor is divided into compressive stress and tensile stress. On the other hand, in an n-channel type (hereinafter simply referred to as “n-type”) MOS transistor and a p-channel type (hereinafter simply referred to as “p-type”) MOS transistor, in order to increase carrier mobility. The direction of the stress acting on the semiconductor layer is different. Specifically, in the MOS transistor in which the gate electrode G, the source region S, and the drain region D are formed, the n-type MOS transistor has a gate length direction X and a gate width direction Y as shown in FIG. In both cases, it is preferable to apply tensile stress respectively. On the other hand, in the p-type MOS transistor, as shown in FIG. 15B, it is preferable to apply a compressive stress in the gate length direction X and to apply a tensile stress in the gate width direction Y.

従来技術の一つとして、例えばｐ型のＭＯＳトランジスタにおいて、トランジスタ領域に設けられるソース・ドレインとして、シリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長によって形成することにより、半導体層のチャネル領域に応力を付与する技術が提案されている（例えば、下記非特許文献1参照）。また、他の従来技術として、ゲート電極上にコンタクトのエッチングストッパーとして利用される窒化シリコン膜を応力膜として利用する技術も提案されている。   As one of the prior arts, for example, in a p-type MOS transistor, a semiconductor germanium (SiGe) layer having a lattice constant larger than that of silicon (Si) is formed by epitaxial growth as a source / drain provided in a transistor region. A technique for applying stress to the channel region of the layer has been proposed (see, for example, Non-Patent Document 1 below). As another conventional technique, a technique has been proposed in which a silicon nitride film used as a contact etching stopper on a gate electrode is used as a stress film.

T. Ghai et al.,“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”, IED M Tech Dig.,pp.978-980,(2003)T. Ghai et al., “A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”, IED M Tech Dig., Pp.978-980, (2003)

しかしながら、上記従来技術においては、トランジスタ領域のレイアウト上の都合で、隣り合うゲート電極間の距離（以下、「ゲート間距離」と記す）が短くなった場合に、ＳｉＧｅ層による応力や窒化シリコン膜による応力が半導体層のチャネル領域に有効に作用せず、トランジスタの性能を十分に向上させることができないという難点があった。   However, in the above prior art, when the distance between adjacent gate electrodes (hereinafter referred to as “inter-gate distance”) is shortened due to the layout of the transistor region, the stress caused by the SiGe layer or the silicon nitride film The stress due to the above does not act effectively on the channel region of the semiconductor layer, and the performance of the transistor cannot be sufficiently improved.

本発明に係る半導体装置は、トランジスタ領域を有する半導体層と、トランジスタ領域で半導体層の第１の面上に形成されたゲート電極と、トランジスタ領域で半導体層の第２の面上に形成された応力伝達パターンと、半導体層の第２の面上に応力伝達パターンを覆う状態で形成された応力膜とを備えるものである。   A semiconductor device according to the present invention is formed on a semiconductor layer having a transistor region, a gate electrode formed on the first surface of the semiconductor layer in the transistor region, and a second surface of the semiconductor layer in the transistor region. A stress transmission pattern and a stress film formed on the second surface of the semiconductor layer so as to cover the stress transmission pattern are provided.

本発明に係る半導体装置においては、ゲート電極が形成される面とは反対側となる半導体層の第２の面上に応力膜を形成し、この応力膜によって半導体層に応力を印加する構成になっているため、トランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層のチャネル領域に有効に応力を作用させることが可能となる。また、半導体層の第２の面上に応力伝達パターンを形成し、この応力伝達パターンを覆う状態で応力膜を形成しているため、応力膜で発生した応力が、応力伝達パターンを介して効率良く半導体層に伝達される。   In the semiconductor device according to the present invention, a stress film is formed on the second surface of the semiconductor layer opposite to the surface on which the gate electrode is formed, and stress is applied to the semiconductor layer by the stress film. Therefore, stress can be effectively applied to the channel region of the semiconductor layer without depending on the layout such as the inter-gate distance in the transistor region. In addition, since the stress transmission pattern is formed on the second surface of the semiconductor layer and the stress film is formed so as to cover the stress transmission pattern, the stress generated in the stress film is efficiently transmitted through the stress transmission pattern. It is well transmitted to the semiconductor layer.

本発明に係る他の半導体装置は、トランジスタ領域を有する半導体層と、トランジスタ領域で半導体層の第１の面上に形成されたゲート電極と、トランジスタ領域で半導体層の第２の面上に形成された応力膜とを備え、応力膜は、シリサイド膜を用いて形成されたものである。   Another semiconductor device according to the present invention includes a semiconductor layer having a transistor region, a gate electrode formed in the transistor region on the first surface of the semiconductor layer, and a transistor region formed on the second surface of the semiconductor layer. The stress film is formed using a silicide film.

本発明に係る他の半導体装置においては、ゲート電極が形成される面とは反対側となる半導体層の第２の面上に応力膜を形成し、この応力膜によって半導体層に応力を印加する構成になっているため、トランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層のチャネル領域に有効に応力を作用させることが可能となる。また、シリサイド膜は強力な引っ張り応力を発生するため、半導体層の第２の面上にシリサイド層を用いて応力膜を形成することにより、半導体層のチャネル領域に強い引っ張り応力を作用させることが可能となる。   In another semiconductor device according to the present invention, a stress film is formed on the second surface of the semiconductor layer opposite to the surface on which the gate electrode is formed, and stress is applied to the semiconductor layer by this stress film. Since it is configured, stress can be effectively applied to the channel region of the semiconductor layer without depending on the layout such as the inter-gate distance in the transistor region. Further, since the silicide film generates a strong tensile stress, a strong tensile stress can be applied to the channel region of the semiconductor layer by forming the stress film using the silicide layer on the second surface of the semiconductor layer. It becomes possible.

本発明の半導体装置によれば、トランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層のチャネル領域に有効に応力を作用させて、トランジスタの性能を向上させることができる。   According to the semiconductor device of the present invention, it is possible to improve the transistor performance by effectively applying stress to the channel region of the semiconductor layer without depending on the layout such as the inter-gate distance in the transistor region.

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。   Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings.

まず、本発明の実施形態に係る半導体装置の製造方法について説明する。   First, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described.

［第１実施形態］
図１〜図４は本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。まず、図１（Ａ）に示すように、ＳＯＩ(silicon on insulator)構造のシリコン基板１を用いてＣＭＯＳトランジスタ（相補型ＭＯＳトランジスタ）を形成する。 [First Embodiment]
1 to 4 are cross-sectional views showing manufacturing steps of the semiconductor device according to the first embodiment of the present invention. First, as shown in FIG. 1A, a CMOS transistor (complementary MOS transistor) is formed using a silicon substrate 1 having an SOI (silicon on insulator) structure.

シリコン基板１の一方の面上には、酸化シリコンからなるＢＯＸ(Buried Oxide)層２を介して、シリコンからなる半導体層３が形成されている。ＳＯＩ基板は、シリコン基板１、ＢＯＸ層２及び半導体層３によって構成されるものである。ＢＯＸ層２は、後段の工程でＳＯＩ基板を薄膜化する際に、エッチングストッパー層として用いられるものである。   A semiconductor layer 3 made of silicon is formed on one surface of the silicon substrate 1 via a BOX (Buried Oxide) layer 2 made of silicon oxide. The SOI substrate includes a silicon substrate 1, a BOX layer 2 and a semiconductor layer 3. The BOX layer 2 is used as an etching stopper layer when the SOI substrate is thinned in a subsequent process.

半導体層３は、素子分離層４によって区分（素子分離）されている。より具体的に記述すると、半導体層３は、平面的にみて、導電型の異なるｎ型のＭＯＳトランジスタ領域とｐ型のＭＯＳトランジスタ領域に区分されている。ただし、ここでは一方の導電型のＭＯＳトランジスタ領域だけを表示している。素子分離層４は、ＳＴＩ(shallow trench isolation)法によるトレンチ型の分離層である。半導体層３のＭＯＳトランジスタ領域には、ゲート絶縁膜５、ゲート電極６、エクステンション領域７、サイドウォール８、ソース・ドレイン領域９、シリサイド層１０が形成され、さらにそれらを覆う状態で半導体層３の第１の面上にキャップ層１１が形成されている。また、半導体層３においては、一対のソース・ドレイン領域９の間でかつゲート電極６の下にチャネル領域が形成されている。   The semiconductor layer 3 is divided (element isolation) by the element isolation layer 4. More specifically, the semiconductor layer 3 is divided into an n-type MOS transistor region and a p-type MOS transistor region having different conductivity types in plan view. However, only one MOS transistor region of one conductivity type is shown here. The element isolation layer 4 is a trench type isolation layer by STI (shallow trench isolation) method. In the MOS transistor region of the semiconductor layer 3, a gate insulating film 5, a gate electrode 6, an extension region 7, sidewalls 8, source / drain regions 9, and a silicide layer 10 are formed. A cap layer 11 is formed on the first surface. In the semiconductor layer 3, a channel region is formed between the pair of source / drain regions 9 and below the gate electrode 6.

ここで、ＭＯＳトランジスタの製造方法の一例を記述する。まず、シリコン基板１の一方の面にＢＯＸ層２及び半導体層３を順に形成する。次に、半導体層３にＳＴＩ法によって素子分離層４を形成した後、素子分離層４で区画された半導体層３のトランジスタ形成領域に導電性不純物を導入することにより、半導体層３にウェル領域を形成する。なお、素子分離層４については、半導体層３にウェル領域を形成した後で形成してもよい。また。ここでは加工精度の点からＳＯＩ基板を採用しているが、ＳＯＩ基板に代えて通常のバルク基板を採用することも可能である。   Here, an example of a method for manufacturing a MOS transistor will be described. First, the BOX layer 2 and the semiconductor layer 3 are sequentially formed on one surface of the silicon substrate 1. Next, after forming the element isolation layer 4 in the semiconductor layer 3 by the STI method, a conductive impurity is introduced into the transistor formation region of the semiconductor layer 3 partitioned by the element isolation layer 4, thereby forming a well region in the semiconductor layer 3. Form. The element isolation layer 4 may be formed after the well region is formed in the semiconductor layer 3. Also. Here, an SOI substrate is employed from the viewpoint of processing accuracy, but an ordinary bulk substrate may be employed instead of the SOI substrate.

次に、半導体層３の第１の面上に、酸化シリコンからなるゲート絶縁膜５とポリシリコンからなるゲート電極６をそれぞれパターニングによって形成する。次いで、ゲート電極６をマスクとして、半導体層３に導電性不純物を導入することにより、ゲート電極６の両側にエクステンション領域７を形成する。   Next, a gate insulating film 5 made of silicon oxide and a gate electrode 6 made of polysilicon are formed on the first surface of the semiconductor layer 3 by patterning. Next, an extension region 7 is formed on both sides of the gate electrode 6 by introducing conductive impurities into the semiconductor layer 3 using the gate electrode 6 as a mask.

次に、ゲート電極６の側面上に、絶縁膜からなるサイドウォール８を形成する。続いて、ゲート電極６とサイドウォール８をマスクとして、半導体層３に導電性不純物を導入することにより、ゲート電極６の両側にソース・ドレイン領域９を形成する。ソース・ドレイン領域９に関しては、ソース・ドレインを形成する位置にシリコンよりも格子定数が大きいシリコンゲルマニウムをエピタキシャル成長させることにより、シリコンゲルマニウム層で形成することも可能である。   Next, a sidewall 8 made of an insulating film is formed on the side surface of the gate electrode 6. Subsequently, a source / drain region 9 is formed on both sides of the gate electrode 6 by introducing conductive impurities into the semiconductor layer 3 using the gate electrode 6 and the sidewalls 8 as a mask. The source / drain region 9 can also be formed of a silicon germanium layer by epitaxially growing silicon germanium having a lattice constant larger than that of silicon at a position where the source / drain is formed.

次いで、ゲート電極６とソース・ドレイン領域９の上にシリサイド層１０を形成した後、このシリサイド層１０を覆う状態で半導体層３の第１の面上にキャップ層１１を形成する。シリサイド層１０は、コンタクト抵抗を下げるために形成されるものである。シリサイド材料としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等を用いることができる。特に、低温形成の点ではＮｉＳｉ層で形成することが好ましい。キャップ層１１は、後段の工程でコンタクトホールを形成する際に、エッチングストッパー層として用いられるものである。また、キャップ層１１は、高い伸縮性を有する窒化シリコン膜等によって形成されるもので、引っ張り応力を発生する。キャップ層１１としては、ｎ型ＭＯＳトランジスタ領域とｐ型ＭＯＳトランジスタ領域で応力の方向が異なるＤＳＬ(Dual Stress Line)膜を採用することも可能である。   Next, a silicide layer 10 is formed on the gate electrode 6 and the source / drain region 9, and then a cap layer 11 is formed on the first surface of the semiconductor layer 3 so as to cover the silicide layer 10. The silicide layer 10 is formed to reduce contact resistance. As the silicide material, nickel (Ni), cobalt (Co), titanium (Ti), or the like can be used. In particular, the NiSi layer is preferably formed from the viewpoint of low temperature formation. The cap layer 11 is used as an etching stopper layer when a contact hole is formed in a subsequent process. The cap layer 11 is formed of a highly elastic silicon nitride film or the like, and generates a tensile stress. As the cap layer 11, a DSL (Dual Stress Line) film having different stress directions in the n-type MOS transistor region and the p-type MOS transistor region may be employed.

以上の製造方法によって半導体層３にＭＯＳトランジスタ領域が形成される。このＭＯＳトランジスタ領域が、ｎ型のＭＯＳトランジスタ領域であれば、半導体層３がｐ型で、エクステンション領域７及びソース・ドレイン領域９がそれぞれｎ型となり、ｐ型のＭＯＳトランジスタ領域であれば、半導体層３がｎ型で、エクステンション領域７及びソース・ドレイン領域９がそれぞれｐ型となる。   A MOS transistor region is formed in the semiconductor layer 3 by the above manufacturing method. If the MOS transistor region is an n-type MOS transistor region, the semiconductor layer 3 is p-type, and the extension region 7 and the source / drain region 9 are each n-type. If the MOS transistor region is a p-type MOS transistor region, the semiconductor layer 3 is p-type. The layer 3 is n-type, and the extension region 7 and the source / drain region 9 are each p-type.

その後、多層配線形成のためのＢＥＯＬ（Back End Of the Line）工程では、図１（Ｂ）に示すように、半導体層３の第１の面上にキャップ層１１を介して第１の層間絶縁膜１２を形成した後、ゲート電極６上のシリサイド層１０とソース・ドレイン領域９上のシリサイド層１０に到達するコンタクトホール（不図示）を第１の層間絶縁膜１２に形成して、各々のコンタクトホールをタングステン（Ｗ）等の導電材料で埋め込むことにより、コンタクトプラグ１３を形成する。次に、第１の層間絶縁膜１２上に第２の層間絶縁膜１４を形成した後、第２の層間絶縁膜１４に銅（Ｃｕ）等の配線材料を用いて配線層１５を形成する。次いで、第２の層間絶縁膜１４の上に第３の層間絶縁膜１６を形成する。   Thereafter, in a BEOL (Back End Of the Line) process for forming the multilayer wiring, as shown in FIG. 1B, the first interlayer insulation is formed on the first surface of the semiconductor layer 3 via the cap layer 11. After the film 12 is formed, contact holes (not shown) reaching the silicide layer 10 on the gate electrode 6 and the silicide layer 10 on the source / drain regions 9 are formed in the first interlayer insulating film 12, and each of the contact holes (not shown) is formed. The contact plug 13 is formed by filling the contact hole with a conductive material such as tungsten (W). Next, after forming a second interlayer insulating film 14 on the first interlayer insulating film 12, a wiring layer 15 is formed on the second interlayer insulating film 14 using a wiring material such as copper (Cu). Next, a third interlayer insulating film 16 is formed on the second interlayer insulating film 14.

続いて、図２（Ａ）に示すように、第３の層間絶縁膜１６上に接着層１７を介して支持基板１８を張り合わせる。接着層１７には、ポリイミドや、ＢＣＢ(benzocyclobutene)、ＳｉＬＫなどの樹脂を用いることができる。また、支持基板１８には、Ｓｉ基板やＳｉＯ2基板を用いることができる。次いで、図２（Ｂ）に示すように、基板の表裏を反転させて、支持基板１８の反対側に位置するシリコン基板１をＣＭＰ(Chemical Mechanical Polishing；化学的機械研磨)やウェットエッチングによって除去することにより、ＳＯＩ基板を薄膜化する。その際、ＢＯＸ層２をエッチングストッパー層として利用することにより、ＳＯＩ基板を精度良く薄膜化することができる。 Subsequently, as illustrated in FIG. 2A, a support substrate 18 is attached to the third interlayer insulating film 16 with an adhesive layer 17 interposed therebetween. For the adhesive layer 17, a resin such as polyimide, BCB (benzocyclobutene), or SiLK can be used. The support substrate 18 can be a Si substrate or a SiO 2 substrate. Next, as shown in FIG. 2B, the front and back of the substrate are reversed, and the silicon substrate 1 located on the opposite side of the support substrate 18 is removed by CMP (Chemical Mechanical Polishing) or wet etching. As a result, the SOI substrate is thinned. At that time, by using the BOX layer 2 as an etching stopper layer, the SOI substrate can be thinned with high accuracy.

次に、図３（Ａ）に示すように、半導体層３の第２の面からＢＯＸ層２を除去した後、図３（Ｂ）に示すように、半導体層３の第２の面上に例えばＳｉＯ2からなる絶縁膜１９を形成する。なお、ＢＯＸ層２は、必要に応じて除去すればよい。次いで、図４（Ａ）に示すように、絶縁膜１９をパターニングすることにより、半導体層３の第２の面上に応力伝達パターン１９Ａを形成する。応力伝達パターン１９Ａは、半導体層３の厚み方向に凹凸をなすパターンであって、ゲート幅方向（図４の奥行き方向）に沿って筋状に形成される。また、応力伝達パターン１９Ａは、筋状をなす複数の直線パターンからなるもので、半導体層３の面方向では、素子分離層４で素子分離された半導体層３のトランジスタ領域に形成されている。 Next, as shown in FIG. 3A, after the BOX layer 2 is removed from the second surface of the semiconductor layer 3, the second surface of the semiconductor layer 3 is formed on the second surface as shown in FIG. For example, an insulating film 19 made of SiO 2 is formed. The BOX layer 2 may be removed as necessary. Next, as shown in FIG. 4A, the stress transmission pattern 19 </ b> A is formed on the second surface of the semiconductor layer 3 by patterning the insulating film 19. The stress transmission pattern 19 </ b> A is an uneven pattern in the thickness direction of the semiconductor layer 3, and is formed in a streak shape along the gate width direction (depth direction in FIG. 4). Further, the stress transmission pattern 19 </ b> A is composed of a plurality of linear patterns having a streak shape, and is formed in the transistor region of the semiconductor layer 3 that is element-isolated by the element isolation layer 4 in the surface direction of the semiconductor layer 3.

その後、図４（Ｂ）に示すように、半導体層３の第２の面上に、上記応力伝達パターン１９Ａを覆う状態で、絶縁膜からなる応力膜２０を形成する。応力膜２０には、例えば、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ等のＣＶＤ(Chemical Vapor Deposition)膜や、ポリイミド、ＢＣＢ、ＳｉＬＫ、ポリシラザン等の塗布系膜などを適用することが可能である。 4B, a stress film 20 made of an insulating film is formed on the second surface of the semiconductor layer 3 so as to cover the stress transmission pattern 19A. For the stress film 20, for example, a CVD (Chemical Vapor Deposition) film such as SiN, SiO 2 , or SiON, or a coating film such as polyimide, BCB, SiLK, or polysilazane can be applied.

応力膜２０は、半導体層３に応力を印加する膜である。応力膜２０は、引っ張り応力を発生する膜（以下、「引っ張り応力膜」とも記す）と、圧縮応力を発生する膜（以下、「圧縮応力膜」とも記す）に分けられる。このうち、引っ張り応力膜はｎ型のＭＯＳトランジスタ領域に形成され、圧縮応力膜は、ｐ型のＭＯＳトランジスタ領域に形成される。   The stress film 20 is a film that applies stress to the semiconductor layer 3. The stress film 20 is divided into a film that generates tensile stress (hereinafter also referred to as “tensile stress film”) and a film that generates compressive stress (hereinafter also referred to as “compressive stress film”). Among these, the tensile stress film is formed in the n-type MOS transistor region, and the compressive stress film is formed in the p-type MOS transistor region.

以上のような製造方法によって得られる半導体装置においては、図５（Ａ），（Ｂ）に示すように、半導体層３においてゲート電極６が形成される第１の面とは反対側の第２の面上に応力膜２０を形成し、この応力膜２０によって半導体層３に応力を印加する構成となっている。このため、ＭＯＳトランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層３のチャネル領域に有効に応力を作用させることができる。また、半導体層３の第２の面上に応力伝達パターン１９Ａを形成し、この応力伝達パターン１９Ａを覆う状態で応力膜２０を形成した構成となっている。かかる構成においては、応力膜２０によって発生する応力が、半導体層３の面方向で応力伝達パターン１９Ａに強く作用するため、この応力伝達パターン１９Ａを介して半導体層３に効率良く応力が伝達される。このため、応力伝達パターン１９Ａを形成しない場合に比較すると、応力膜２０によって半導体層３に印加される応力が増幅する。つまり、応力膜２０によって半導体層３に印加される応力が応力伝達パターン１９Ａの存在によって強化される。したがって、応力伝達パターン１９Ａを形成しない場合に比較して、より強い応力を半導体層３のチャネル領域に作用させることができる。   In the semiconductor device obtained by the manufacturing method as described above, as shown in FIGS. 5A and 5B, the second side of the semiconductor layer 3 opposite to the first surface where the gate electrode 6 is formed is provided. The stress film 20 is formed on the surface, and stress is applied to the semiconductor layer 3 by the stress film 20. Therefore, stress can be effectively applied to the channel region of the semiconductor layer 3 without depending on the layout such as the inter-gate distance in the MOS transistor region. Further, the stress transmission pattern 19A is formed on the second surface of the semiconductor layer 3, and the stress film 20 is formed so as to cover the stress transmission pattern 19A. In such a configuration, since the stress generated by the stress film 20 acts strongly on the stress transmission pattern 19A in the surface direction of the semiconductor layer 3, the stress is efficiently transmitted to the semiconductor layer 3 through the stress transmission pattern 19A. . For this reason, compared with the case where the stress transmission pattern 19A is not formed, the stress applied to the semiconductor layer 3 by the stress film 20 is amplified. That is, the stress applied to the semiconductor layer 3 by the stress film 20 is strengthened by the presence of the stress transmission pattern 19A. Therefore, stronger stress can be applied to the channel region of the semiconductor layer 3 than when the stress transfer pattern 19A is not formed.

また、本発明の第１実施形態に係る半導体装置においては、応力膜２０によって半導体層３に印加される応力の方向が、応力伝達パターン１９Ａの向きによって規制される。具体的には、筋状をなす応力伝達パターン１９Ａの向きに対して、これに直交する方向で半導体膜３に応力が印加される。このため、ｎ型のＭＯＳトランジスタ領域に形成される応力膜２０を引っ張り応力膜とすることにより、図６（Ａ）に示すように、ゲート電極６下のチャネル領域に対して、ゲート長方向（チャネル長方向）Ｘに引っ張り応力を作用させることができる。また、ｐ型のＭＯＳトランジスタ領域に形成される応力膜２０を圧縮応力膜とすることにより、図６（Ｂ）に示すように、ゲート電極６下のチャネル領域に対して、ゲート長方向Ｘに圧縮応力を作用させることができる。したがって、ｎ型ＭＯＳトランジスタ領域とｐ型ＭＯＳトランジスタ領域の双方で、それぞれキャリアの移動度を高めてトランジスタの性能を向上させることができる。   In the semiconductor device according to the first embodiment of the present invention, the direction of the stress applied to the semiconductor layer 3 by the stress film 20 is regulated by the direction of the stress transmission pattern 19A. Specifically, a stress is applied to the semiconductor film 3 in a direction orthogonal to the direction of the stress transmission pattern 19A having a streak shape. For this reason, by using the stress film 20 formed in the n-type MOS transistor region as a tensile stress film, as shown in FIG. A tensile stress can be applied to X in the channel length direction). Further, by making the stress film 20 formed in the p-type MOS transistor region a compressive stress film, as shown in FIG. 6B, the channel region under the gate electrode 6 is arranged in the gate length direction X. Compressive stress can be applied. Accordingly, in both the n-type MOS transistor region and the p-type MOS transistor region, the carrier mobility can be increased to improve the transistor performance.

さらに、ＣＭＯＳトランジスタの構成として、図７（Ａ），（Ｂ）に示すように、素子分離層４で素子分離されたｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲに対して、ｎ型ＭＯＳトランジスタ領域ｎＴＲには、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で引っ張り応力膜２０ｔを形成するとともに、半導体層３の第１の面上に引っ張り応力膜となるキャップ層１１ｔを形成し、ｐ型ＭＯＳトランジスタ領域ｐＴＲには、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で圧縮応力膜２０ｃを形成するとともに、半導体層３の第１の面上に圧縮応力膜となるキャップ層１１ｃを形成することも可能である。   Further, as shown in FIGS. 7A and 7B, the CMOS transistor has an n-type MOS transistor region nTR and a p-type MOS transistor region pTR that are element-isolated by the element isolation layer 4 as shown in FIGS. In the MOS transistor region nTR, a tensile stress film 20t is formed on the second surface of the semiconductor layer 3 so as to cover the stress transmission pattern 19A, and a cap serving as a tensile stress film is formed on the first surface of the semiconductor layer 3. A layer 11t is formed, and in the p-type MOS transistor region pTR, a compressive stress film 20c is formed on the second surface of the semiconductor layer 3 so as to cover the stress transmission pattern 19A, and the first surface of the semiconductor layer 3 is formed. It is also possible to form a cap layer 11c serving as a compressive stress film thereon.

上記図７（Ａ），（Ｂ）に示す構成を採用した場合は、ｎ型ＭＯＳトランジスタ領域ｎＴＲにおいて、半導体層３の第１の面上に形成されたキャップ層１１ｔと、半導体層３の第２の面上に形成された引っ張り応力膜２０ｔの相乗効果により、半導体層３の第１の面と第２の面の両方から、それぞれ半導体層３に引っ張り応力が印加される。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲのゲート電極６下のチャネル領域に対して、より強力に引っ張り応力を作用させることができる。同様に、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいては、半導体層３の第１の面上に形成されたキャップ層１１ｃと、半導体層３の第２の面上に形成された圧縮応力膜２０ｃの相乗効果により、半導体層３の第１の面と第２の面の両方から、それぞれ半導体層３に圧縮応力が印加される。このため、ｐ型ＭＯＳトランジスタ領域ｐＴＲのゲート電極６下のチャネル領域に対して、より強力に圧縮応力を作用させることができる。   7A and 7B, the cap layer 11t formed on the first surface of the semiconductor layer 3 in the n-type MOS transistor region nTR and the first layer of the semiconductor layer 3 are used. Due to the synergistic effect of the tensile stress film 20t formed on the second surface, tensile stress is applied to the semiconductor layer 3 from both the first surface and the second surface of the semiconductor layer 3. Therefore, a tensile stress can be applied more strongly to the channel region under the gate electrode 6 in the n-type MOS transistor region nTR. Similarly, in the p-type MOS transistor region pTR, a synergistic effect of the cap layer 11 c formed on the first surface of the semiconductor layer 3 and the compressive stress film 20 c formed on the second surface of the semiconductor layer 3. Thus, compressive stress is applied to the semiconductor layer 3 from both the first surface and the second surface of the semiconductor layer 3. Therefore, compressive stress can be applied more strongly to the channel region under the gate electrode 6 in the p-type MOS transistor region pTR.

図８（Ａ），（Ｂ）はＣＭＯＳインバータ回路への適用例を示す図である。図において、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲは、素子分離層４によって素子分離されている。ｎ型ＭＯＳトランジスタ領域ｎＴＲには、ｎ型のソース・ドレイン領域９ｎが形成され、ｐ型ＭＯＳトランジスタ領域ｐＴＲには、ｐ型のソース・ドレイン領域９ｐが形成されている。ゲート電極６は、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで共通の電極となっている。   8A and 8B are diagrams showing an application example to a CMOS inverter circuit. In the figure, an n-type MOS transistor region nTR and a p-type MOS transistor region pTR are isolated from each other by an element isolation layer 4. An n-type source / drain region 9n is formed in the n-type MOS transistor region nTR, and a p-type source / drain region 9p is formed in the p-type MOS transistor region pTR. The gate electrode 6 is a common electrode in the n-type MOS transistor region nTR and the p-type MOS transistor region pTR.

これに対して、応力伝達パターン１９Ａは、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで、いずれもゲート長方向（Ｘに沿って筋状に形成されている。また、応力伝達パターン１９Ａは、平面的にみて、ゲート電極６に交差する状態で形成されている。この応力伝達パターン１９Ａは、半導体層３の第２の面上において、引っ張り応力を発生する応力膜２０によって覆われている。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲでは、いずれも応力伝達パターン１９Ａを覆う応力膜２０の引っ張り応力がゲート幅方向Ｙに作用する。このようにゲート幅方向Ｙに引っ張り応力を作用させると、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲの双方で、キャリアの移動度が高まる。したがって、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで応力膜２０を作り分けなくても、それぞれのトランジスタの性能を向上させることができる。   In contrast, the stress transmission pattern 19A is formed in a streak shape along the gate length direction (X) in the n-type MOS transistor region nTR and the p-type MOS transistor region pTR. Is formed so as to intersect with the gate electrode 6 in plan view, and this stress transmission pattern 19A is covered on the second surface of the semiconductor layer 3 by a stress film 20 that generates tensile stress. Therefore, in both the n-type MOS transistor region nTR and the p-type MOS transistor region pTR, the tensile stress of the stress film 20 covering the stress transmission pattern 19A acts in the gate width direction Y. Thus, the gate width direction Y When tensile stress is applied to both the n-type MOS transistor region nTR and the p-type MOS transistor region pTR , The mobility of carriers is increased. Therefore, even without separately formed stress film 20 in the n-type MOS transistor region nTR and p-type MOS transistor region pTR, it is possible to improve the performance of the respective transistors.

さらに、ＣＭＯＳインバータ回路への適用に際しては、図９（Ａ），（Ｂ）に示すように、ｎ型ＭＯＳトランジスタ領域ｎＴＲにおいて、半導体層３の第１の面上にゲート電極６を覆うように引っ張り応力膜２１ｔを形成する一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいて、半導体層３の第１の面上にゲート電極６を覆うように圧縮応力膜２１ｃを形成することも可能である。   Further, when applied to the CMOS inverter circuit, as shown in FIGS. 9A and 9B, the gate electrode 6 is covered on the first surface of the semiconductor layer 3 in the n-type MOS transistor region nTR. While forming the tensile stress film 21t, it is also possible to form the compressive stress film 21c on the first surface of the semiconductor layer 3 so as to cover the gate electrode 6 in the p-type MOS transistor region pTR.

かかる構成を採用した場合は、ｎ型ＭＯＳトランジスタ領域ｎＴＲにおいて、半導体層３の第１の面上に形成された引っ張り応力膜２１ｔにより、半導体層３の第１の面側から引っ張り応力が印加されるとともに、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で形成された応力膜（引っ張り応力膜）２０により、半導体層３の第２の面側からゲート幅方向Ｙの引っ張り応力が印加される。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲのチャネル領域に対しては、ゲート長方向Ｘの引っ張り応力とゲート幅方向Ｙの引っ張り応力が同時に作用する。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲのチャネル領域に対して、トランジスタの性能向上に有効な応力を効率良く作用させることができる。   When such a configuration is adopted, tensile stress is applied from the first surface side of the semiconductor layer 3 by the tensile stress film 21t formed on the first surface of the semiconductor layer 3 in the n-type MOS transistor region nTR. At the same time, the stress film (tensile stress film) 20 formed on the second surface of the semiconductor layer 3 so as to cover the stress transmission pattern 19A is pulled in the gate width direction Y from the second surface side of the semiconductor layer 3. Stress is applied. For this reason, the tensile stress in the gate length direction X and the tensile stress in the gate width direction Y act simultaneously on the channel region of the n-type MOS transistor region nTR. For this reason, stress effective for improving the performance of the transistor can be efficiently applied to the channel region of the n-type MOS transistor region nTR.

一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいては、半導体層３の第１の面上に形成された圧縮応力膜２１ｃにより、半導体層３の第１の面側から圧縮応力が印加されるとともに、半導体層３の第２の面上に応力伝達パターン１９Ａを覆う状態で形成された応力膜（引っ張り応力膜）２０により、半導体層３の第２の面側からゲート幅方向Ｙの引っ張り応力が印加される。このため、ｐ型ＭＯＳトランジスタ領域ｐＴＲのチャネル領域に対しては、ゲート長方向Ｘの圧縮応力とゲート幅方向Ｙの引っ張り応力が同時に作用する。このため、ｐ型ＭＯＳトランジスタ領域ｐＴＲのチャネル領域に対して、トランジスタの性能向上に有効な応力を効率良く作用させることができる。   On the other hand, in the p-type MOS transistor region pTR, a compressive stress is applied from the first surface side of the semiconductor layer 3 by the compressive stress film 21c formed on the first surface of the semiconductor layer 3, and the semiconductor layer The tensile stress in the gate width direction Y is applied from the second surface side of the semiconductor layer 3 by the stress film (tensile stress film) 20 formed on the second surface of the semiconductor layer 3 so as to cover the stress transmission pattern 19A. . For this reason, the compressive stress in the gate length direction X and the tensile stress in the gate width direction Y act simultaneously on the channel region of the p-type MOS transistor region pTR. For this reason, stress effective for improving the performance of the transistor can be efficiently applied to the channel region of the p-type MOS transistor region pTR.

また、図１０に示すように、それぞれＭＯＳトランジスタからなるドライブトランジスタＴｒ１、アクセストランジスタＴｒ２、ロードトランジスタＴｒ３等を含むＳＲＡＭセルへの適用に際しても、上記同様に半導体層の第２の面上にゲート長方向Ｘに沿って筋状の応力伝達パターンＰｔを形成し、この応力伝達パターンＰｔを、引っ張り応力を発生する応力膜（不図示）で覆うことにより、各々のトランジスタ領域でゲート幅方向Ｙに引っ張り応力を作用させ、トランジスタの性能を向上させることができる。   As shown in FIG. 10, when applied to an SRAM cell including a drive transistor Tr1, an access transistor Tr2, a load transistor Tr3, etc., each composed of a MOS transistor, the gate length on the second surface of the semiconductor layer is similar to the above. A streak-like stress transmission pattern Pt is formed along the direction X, and the stress transmission pattern Pt is covered with a stress film (not shown) that generates a tensile stress, whereby each transistor region is pulled in the gate width direction Y. Stress can be applied to improve the performance of the transistor.

なお、上記第１実施形態においては、半導体層３の第２の面上に絶縁膜１９を形成し、この絶縁膜１９をパターニングすることにより、半導体層３の第２の面上に応力伝達パターン１９Ａを形成するものとしたが、これに限らず、例えば、上記図２（Ｂ）に示すようにＳＯＩ基板を薄膜化した後で、半導体層３の第２の面を覆っているＢＯＸ層２をパターニングすることにより、図１１（Ａ）に示すように、半導体３の第２の面上に応力伝達パターン２Ａを形成した後、図１１（Ｂ）に示すように、応力伝達パターン２Ａを覆う状態で半導体層３の第２の面に応力膜２０を形成してもよい。   In the first embodiment, the insulating film 19 is formed on the second surface of the semiconductor layer 3, and the insulating film 19 is patterned, whereby the stress transmission pattern is formed on the second surface of the semiconductor layer 3. However, the present invention is not limited to this. For example, the BOX layer 2 that covers the second surface of the semiconductor layer 3 after thinning the SOI substrate as shown in FIG. 11A, the stress transmission pattern 2A is formed on the second surface of the semiconductor 3 as shown in FIG. 11A, and then the stress transmission pattern 2A is covered as shown in FIG. 11B. In a state, the stress film 20 may be formed on the second surface of the semiconductor layer 3.

また、他の例として、上記図２（Ｂ）に示すようにＳＯＩ基板を薄膜化した後で、半導体層３の第２の面を覆っているＢＯＸ層２を含めて、図１２（Ａ）に示すように、半導体層３の第２の面上に溝加工を施して、半導体層３の厚み方向に凹凸をなす応力伝達パターン３Ａを形成した後、図１２（Ｂ）に示すように、応力伝達パターン３Ａを覆う状態で半導体層３の第２の面上に応力膜２０を形成してもよい。また、ＢＯＸ膜２は、溝加工の前に除去してもよい。   As another example, the BOX layer 2 covering the second surface of the semiconductor layer 3 after the SOI substrate is thinned as shown in FIG. As shown in FIG. 12 (B), after the groove processing is performed on the second surface of the semiconductor layer 3 to form the stress transmission pattern 3A having irregularities in the thickness direction of the semiconductor layer 3, The stress film 20 may be formed on the second surface of the semiconductor layer 3 so as to cover the stress transmission pattern 3A. Further, the BOX film 2 may be removed before the groove processing.

［第２実施形態］
図１３（Ａ），（Ｂ）は本発明の第２実施形態に係る半導体装置の構成例を示す図である。なお、本発明の第２実施形態においては、上記第１実施形態で記述した半導体装置の構成要素と同様の部分に同じ符号を付して説明する。図１３においては、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲが、素子分離層４によって素子分離されている。 [Second Embodiment]
13A and 13B are diagrams showing a configuration example of the semiconductor device according to the second embodiment of the present invention. In the second embodiment of the present invention, the same components as those of the semiconductor device described in the first embodiment will be described with the same reference numerals. In FIG. 13, the n-type MOS transistor region nTR and the p-type MOS transistor region pTR are element-isolated by the element isolation layer 4.

ｎ型ＭＯＳトランジスタ領域ｎＴＲには、半導体層３の第１の面上にゲート電極６が形成され、その反対側となる半導体層３の第２の面上に、シリサイド層からなる第１の引っ張り応力膜３１と、絶縁膜からなる第２の引っ張り応力膜３２が形成されている。これらの引っ張り応力膜３１，３２は、ｎ型ＭＯＳトランジスタ領域ｎＴＲに半導体層３の第２の面を覆う状態で形成されている。第１の引っ張り応力膜３１は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ等のシリサイド膜を用いて形成されるものである。これに対して、第２の引っ張り応力膜３２は、例えば、ＳｉＮ、ＳｉＯ2、ＳｉＯＮなどの絶縁膜を用いて形成されるものである。 In the n-type MOS transistor region nTR, a gate electrode 6 is formed on the first surface of the semiconductor layer 3, and a first tensile layer made of a silicide layer is formed on the second surface of the semiconductor layer 3 on the opposite side. A stress film 31 and a second tensile stress film 32 made of an insulating film are formed. These tensile stress films 31 and 32 are formed in the n-type MOS transistor region nTR so as to cover the second surface of the semiconductor layer 3. The first tensile stress film 31 is formed using a silicide film such as NiSi, CoSi, TiSi, for example. On the other hand, the second tensile stress film 32 is formed using an insulating film such as SiN, SiO 2 , or SiON.

これに対して、ｐ型ＭＯＳトランジスタ領域ｐＴＲには、半導体層３の第１の面上にゲート電極６が形成され、その反対側となる半導体層３の第２の面上に、絶縁膜からなる圧縮応力膜３３が形成されている。この圧縮応力膜３３は、ｐ型ＭＯＳトランジスタ領域ｐＴＲに半導体層３の第２の面を覆う状態で形成されている。圧縮応力膜３３は、例えば、ＳｉＮ、ＳｉＯ2、ＳｉＯＮなどの絶縁膜を用いて形成されるものである。 On the other hand, in the p-type MOS transistor region pTR, the gate electrode 6 is formed on the first surface of the semiconductor layer 3, and the insulating film is formed on the second surface of the semiconductor layer 3 on the opposite side. A compressive stress film 33 is formed. The compressive stress film 33 is formed in the p-type MOS transistor region pTR so as to cover the second surface of the semiconductor layer 3. The compressive stress film 33 is formed using an insulating film such as SiN, SiO 2 , or SiON.

上記構成の半導体装置を製造するにあたっては、例えば、上記第１実施形態と同様の方法にしたがって上記図２（Ｂ）に示すようにＳＯＩ基板を薄膜化した後、ｎ型ＭＯＳトランジスタ領域ｎＴＲでは、図１４（Ａ）に示すように、半導体層３の第２の面上にスパッタ等の成膜処理とアニール処理により、シリサイド層からなる第１の引っ張り応力膜３１を形成し、その後、図１４（Ｂ）に示すように、第１の引っ張り応力膜３１を覆う状態で半導体層３の第２の面上に、絶縁膜からなる第２の引っ張り応力膜３２を形成する。また、ｐ型ＭＯＳトランジスタ領域ｐＴＲでは、図示はしないが、上記第１の引っ張り応力膜３１の成膜処理に先立って、例えば、半導体層３の第２の面をフォトレジスト膜で覆っておき、その後、圧縮応力膜３３の形成に先立って、フォトレジスト膜を剥離する。これにより、ｎ型ＭＯＳトランジスタ領域ｎＴＲだけに第１の引っ張り応力膜３１を形成することができる。   In manufacturing the semiconductor device having the above configuration, for example, after thinning the SOI substrate as shown in FIG. 2B according to the same method as in the first embodiment, in the n-type MOS transistor region nTR, As shown in FIG. 14A, a first tensile stress film 31 made of a silicide layer is formed on the second surface of the semiconductor layer 3 by a film forming process such as sputtering and an annealing process. As shown in FIG. 5B, a second tensile stress film 32 made of an insulating film is formed on the second surface of the semiconductor layer 3 so as to cover the first tensile stress film 31. In the p-type MOS transistor region pTR, although not shown, prior to the film forming process of the first tensile stress film 31, for example, the second surface of the semiconductor layer 3 is covered with a photoresist film, Thereafter, prior to the formation of the compressive stress film 33, the photoresist film is peeled off. As a result, the first tensile stress film 31 can be formed only in the n-type MOS transistor region nTR.

本発明の第２実施形態に係る半導体装置においては、半導体層３においてゲート電極６が形成される第１の面とは反対側の第２の面上に応力膜（３１〜３３）を形成し、この応力膜（３１〜３３）によって半導体層３に応力を印加することにより、ＭＯＳトランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層３のチャネル領域に有効に応力を作用させることができる。また、ｎ型ＭＯＳトランジスタ領域ｎＴＲに対しては、強力な引っ張り応力を発生するシリサイド層を用いて第１の引っ張り応力膜３３を形成しているため、第１の引っ張り応力膜３１と第２の引っ張り応力膜３２の相乗効果により、半導体層３のチャネル領域にチャネル長方向Ｘの引っ張り応力を強く作用させることができる。このため、ｎ型ＭＯＳトランジスタの性能を確実に向上させることができる。一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲにおいては、圧縮応力膜３３による圧縮応力が半導体層３に印加されるため、半導体層３のチャネル領域にチャネル長方向Ｘの圧縮応力を作用させることができる。このため、ｐ型ＭＯＳトランジスタの性能を向上させることができる。   In the semiconductor device according to the second embodiment of the present invention, stress films (31 to 33) are formed on the second surface of the semiconductor layer 3 opposite to the first surface on which the gate electrode 6 is formed. By applying stress to the semiconductor layer 3 by the stress films (31 to 33), the stress is effectively applied to the channel region of the semiconductor layer 3 without depending on the layout such as the inter-gate distance in the MOS transistor region. be able to. For the n-type MOS transistor region nTR, since the first tensile stress film 33 is formed using a silicide layer that generates a strong tensile stress, the first tensile stress film 31 and the second tensile stress film 31 are formed. Due to the synergistic effect of the tensile stress film 32, a tensile stress in the channel length direction X can be strongly applied to the channel region of the semiconductor layer 3. For this reason, the performance of the n-type MOS transistor can be improved reliably. On the other hand, in the p-type MOS transistor region pTR, compressive stress due to the compressive stress film 33 is applied to the semiconductor layer 3, so that compressive stress in the channel length direction X can be applied to the channel region of the semiconductor layer 3. For this reason, the performance of the p-type MOS transistor can be improved.

さらに、シリサイド膜を用いた応力膜と、絶縁膜を用いた応力膜とを比較すると、シリサイド膜を用いた応力膜の方が、絶縁膜を用いた応力膜よりも相対的に強い応力を発生する。このため、例えば、基板上の同じ領域に、シリサイド膜からなる引っ張り応力膜と、絶縁膜からなる圧縮応力膜を形成した場合は、引っ張り応力膜の応力が、圧縮応力膜の応力に打ち勝つため、基板には引っ張り応力が印加される。したがって、ｎ型ＭＯＳトランジスタ領域ｎＴＲにシリサイド膜からなる引っ張り応力膜を形成し、この引っ張り応力膜を覆う状態で、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲの両方に、絶縁膜からなる圧縮応力膜を形成した場合は、ｎ型ＭＯＳトランジスタ領域ｎＴＲで半導体層３のチャネル領域にゲート長方向Ｘの引っ張り応力を作用させる一方、ｐ型ＭＯＳトランジスタ領域ｐＴＲで半導体層３のチャネル領域にゲート長方向Ｘの圧縮応力を作用させることができる。このため、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲの双方で、トランジスタの性能を向上させることができる。また、絶縁膜を用いた応力膜を、ｎ型ＭＯＳトランジスタ領域ｎＴＲとｐ型ＭＯＳトランジスタ領域ｐＴＲで作り分ける必要がないため、製造工程を削減することが可能となる。   Furthermore, when a stress film using a silicide film is compared with a stress film using an insulating film, a stress film using a silicide film generates a relatively stronger stress than a stress film using an insulating film. To do. For this reason, for example, when a tensile stress film made of a silicide film and a compressive stress film made of an insulating film are formed in the same region on the substrate, the stress of the tensile stress film overcomes the stress of the compressive stress film. A tensile stress is applied to the substrate. Therefore, a tensile stress film made of a silicide film is formed in the n-type MOS transistor region nTR, and both the n-type MOS transistor region nTR and the p-type MOS transistor region pTR are made of an insulating film so as to cover the tensile stress film. When a compressive stress film is formed, a tensile stress in the gate length direction X is applied to the channel region of the semiconductor layer 3 in the n-type MOS transistor region nTR, while a gate is applied to the channel region of the semiconductor layer 3 in the p-type MOS transistor region pTR. A compressive stress in the long direction X can be applied. Therefore, transistor performance can be improved in both the n-type MOS transistor region nTR and the p-type MOS transistor region pTR. In addition, since it is not necessary to separately form a stress film using an insulating film for the n-type MOS transistor region nTR and the p-type MOS transistor region pTR, the manufacturing process can be reduced.

ちなみに、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ等のシリサイド膜を用いた応力膜は、上記第１実施形態において、ｎ型ＭＯＳトランジスタ領域ｎＴＲに形成される引っ張り応力膜２０ｔ（図７参照）や、ゲート長方向Ｘに沿う応力伝達パターン１９Ａを覆う応力膜２０（図８、図９参照）に適用することも可能である。   Incidentally, the stress film using a silicide film such as NiSi, CoSi, TiSi is the tensile stress film 20t (see FIG. 7) formed in the n-type MOS transistor region nTR or the gate length direction X in the first embodiment. It is also possible to apply to the stress film 20 (see FIGS. 8 and 9) covering the stress transmission pattern 19A along the line.

本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。It is sectional drawing (the 1) which shows the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。FIG. 6 is a sectional view (No. 2) showing the manufacturing process of the semiconductor device according to the first embodiment of the invention; 本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。It is sectional drawing (the 3) which shows the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。FIG. 6 is a sectional view (No. 4) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention; 本発明の第１実施形態に係る半導体装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置において、半導体層に印加される応力の方向を説明する図である。In the semiconductor device concerning a 1st embodiment of the present invention, it is a figure explaining the direction of the stress applied to a semiconductor layer. 本発明の第１実施形態におけるＣＭＯＳトランジスタの構成例を示す図である。It is a figure which shows the structural example of the CMOS transistor in 1st Embodiment of this invention. ＣＭＯＳインバータ回路への第１の適用例を示す図である。It is a figure which shows the 1st example of application to a CMOS inverter circuit. ＣＭＯＳインバータ回路への第２の適用例を示す図である。It is a figure which shows the 2nd example of application to a CMOS inverter circuit. ＳＲＡＭセルへの適用例を示す図である。It is a figure which shows the example of application to a SRAM cell. 本発明の第１実施形態に係る半導体装置の他の製造工程を示す断面図である。It is sectional drawing which shows the other manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置のさらに他の製造工程を示す断面図である。It is sectional drawing which shows the further another manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の構成例を示す図である。It is a figure which shows the structural example of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment of this invention. ＭＯＳトランジスタの導電型と好ましい応力方向の関係を示す図である。It is a figure which shows the relationship between the conductivity type of a MOS transistor, and a preferable stress direction.

符号の説明Explanation of symbols

３…半導体層、４…素子分離層、５…ゲート絶縁膜、６…ゲート電極、９，９ｎ，９ｐ…ソース・ドレイン領域、２Ａ，３Ａ，１９Ａ…応力伝達パターン、２０，２０ｔ，２０ｃ…応力膜、３１…第１の引っ張り応力膜（シリサイド膜）、３２…第２の引っ張り応力膜、３３…圧縮応力膜、Ｘ…ゲート長方向、Ｙ…ゲート幅方向   DESCRIPTION OF SYMBOLS 3 ... Semiconductor layer, 4 ... Element isolation layer, 5 ... Gate insulating film, 6 ... Gate electrode, 9, 9n, 9p ... Source-drain region, 2A, 3A, 19A ... Stress transmission pattern, 20, 20t, 20c ... Stress Films 31... First tensile stress film (silicide film) 32. Second tensile stress film 33. Compression stress film X X gate length direction Y Y gate width direction

Claims (6)

トランジスタ領域を有する半導体層と、
前記トランジスタ領域で前記半導体層の第１の面上に形成されたゲート電極と、
前記トランジスタ領域で前記半導体層の第２の面上に形成された応力伝達パターンと、
前記半導体層の第２の面上に前記応力伝達パターンを覆う状態で形成された応力膜と
を備えることを特徴とする半導体装置。 A semiconductor layer having a transistor region;
A gate electrode formed on the first surface of the semiconductor layer in the transistor region;
A stress transfer pattern formed on the second surface of the semiconductor layer in the transistor region;
And a stress film formed on the second surface of the semiconductor layer so as to cover the stress transmission pattern. 前記トランジスタ領域は、ｎ型のトランジスタ領域であり、
前記応力伝達パターンは、ゲート幅方向に沿う筋状の凹凸パターンであり、
前記応力膜は、引っ張り応力を発生する膜である
ことを特徴とする請求項１記載の半導体装置。 The transistor region is an n-type transistor region,
The stress transmission pattern is a streaky uneven pattern along the gate width direction,
The semiconductor device according to claim 1, wherein the stress film is a film that generates a tensile stress. 前記トランジスタ領域は、ｐ型のトランジスタ領域であり、
前記応力伝達パターンは、ゲート幅方向に沿う筋状の凹凸パターンであり、
前記応力膜は、圧縮応力を発生する膜である
ことを特徴とする請求項１記載の半導体装置。 The transistor region is a p-type transistor region,
The stress transmission pattern is a streaky uneven pattern along the gate width direction,
The semiconductor device according to claim 1, wherein the stress film is a film that generates compressive stress. 前記応力伝達パターンは、ゲート長方向に沿う筋状の凹凸パターンであり、
前記応力膜は、引っ張り応力を発生する膜である
ことを特徴とする請求項１記載の半導体装置。 The stress transmission pattern is a streaky uneven pattern along the gate length direction,
The semiconductor device according to claim 1, wherein the stress film is a film that generates a tensile stress. トランジスタ領域を有する半導体層と、
前記トランジスタ領域で前記半導体層の第１の面上に形成されたゲート電極と、
前記トランジスタ領域で前記半導体層の第２の面上に形成された応力膜とを備え、
前記応力膜は、シリサイド膜を用いて形成されている
ことを特徴とする半導体装置。 A semiconductor layer having a transistor region;
A gate electrode formed on the first surface of the semiconductor layer in the transistor region;
A stress film formed on the second surface of the semiconductor layer in the transistor region,
The stress film is formed using a silicide film. A semiconductor device, wherein: 前記シリサイド膜を用いた応力膜は、前記半導体層のｎ型のトランジスタ領域に形成されている
ことを特徴とする請求項５記載の半導体装置。
The semiconductor device according to claim 5, wherein the stress film using the silicide film is formed in an n-type transistor region of the semiconductor layer.
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