JP2008004262A

JP2008004262A - Data storage device

Info

Publication number: JP2008004262A
Application number: JP2007225336A
Authority: JP
Inventors: Akira Yamamoto; 山本　　彰; Shoichiro Kawashima; 将一郎川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2008-01-10
Anticipated expiration: 2020-10-31
Also published as: JP4550094B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data storage device having high reliability and low power consumption regarding a data storage device having a memory cell connected between a plate line and a bit line. <P>SOLUTION: The data storage device having a memory cell connected between a plate line and a bit line is provided with a control circuit for setting the bit line to a first potential, and returning the potential of the bit line to the first potential during a period when the potential of the bit line is increased during the period when the potential of the plate line changes from a first potential to a second potential. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置に関するものである。 The present invention relates to a data storage device having memory cells connected between a plate line and a bit line.

図１は、従来の強誘電体メモリの構成を示す回路図である。図１に示されるように、従来の強誘電体メモリはワード線ＷＬ及びビット線ＢＬと、強誘電体コンデンサＣＦと、ＮチャネルＭＯＳトランジスタ１２，１４，１７Ａ，１７Ｂ，１８Ａ，１８Ｂ，Ｔ１と、ＰチャネルＭＯＳトランジスタＴ８〜Ｔ１０と、キャパシタ１９，２２と、ノードＮＡ，ＮＢとを備える。なお、ビット線ＢＬはビット線容量Ｃ_ＢＬを有する。 FIG. 1 is a circuit diagram showing a configuration of a conventional ferroelectric memory. As shown in FIG. 1, the conventional ferroelectric memory includes a word line WL and a bit line BL, a ferroelectric capacitor CF, N-channel MOS transistors 12, 14, 17A, 17B, 18A, 18B, and T1, P channel MOS transistors T8 to T10, capacitors 19 and 22, and nodes NA and NB are provided. The bit line BL has a bit line capacitance _CBL .

ここで、ＮチャネルＭＯＳトランジスタ１４はゲートがワード線ＷＬに接続され、ソース／ドレインの一端がビット線ＢＬに接続され、他端が強誘電体コンデンサＣＦに接続される。そして、強誘電体コンデンサＣＦの一端にはプレート線ＣＰが接続される。 Here, the N channel MOS transistor 14 has a gate connected to the word line WL, one end of the source / drain connected to the bit line BL, and the other end connected to the ferroelectric capacitor CF. A plate line CP is connected to one end of the ferroelectric capacitor CF.

また、ＮチャネルＭＯＳトランジスタ１７Ａ，１７Ｂのゲートには電圧Ｖ_ＣＯＮが供給され、ＮチャネルＭＯＳトランジスタ１７Ａのソース／ドレインには参照電圧Ｖ_ｒｅｆが供給される。また、ＮチャネルＭＯＳトランジスタ１２のゲートには電圧ＶＮが供給され、ＮチャネルＭＯＳトランジスタＴ１のゲートには電圧ＲＥＳが供給される。一方、ＰチャネルＭＯＳトランジスタＴ８のゲートには電圧ＶＰが供給される。 Further, the voltage V _CON is supplied to the gates of the N channel MOS transistors 17A and 17B, and the reference voltage V _ref is supplied to the source / drain of the N channel MOS transistor 17A. Further, the voltage VN is supplied to the gate of the N channel MOS transistor 12, and the voltage RES is supplied to the gate of the N channel MOS transistor T1. On the other hand, voltage VP is supplied to the gate of P-channel MOS transistor T8.

ここで、上記強誘電体メモリにおいては、図１に示されるように、一つの強誘電体メモリセルは一個のＮチャネルＭＯＳトランジスタ１４と一個の強誘電体コンデンサＣＦとにより構成される。そして、この強誘電体コンデンサＣＦは、逆向きの分極状態をとることによって、１または０のデジタル情報を不揮発的に保持する。 Here, in the ferroelectric memory, as shown in FIG. 1, one ferroelectric memory cell is composed of one N channel MOS transistor 14 and one ferroelectric capacitor CF. The ferroelectric capacitor CF holds digital information of 1 or 0 in a non-volatile manner by taking a reverse polarization state.

次に、上記強誘電体メモリセルへデータを書きこむ場合の動作を説明する。まず、強誘電体メモリセルへ「１」の情報を書き込む場合はビット線ＢＬを接地電位とし、「０」の情報を書き込む場合はビット線ＢＬを電源電位Ｖｃｃとする。そしてこのとき、ワード線ＷＬを活性化してＮチャネルＭＯＳトランジスタ１４を導通状態とすると共に、プレート線ＣＰを接地電位とした後に一旦電源電位Ｖｃｃとして再び接地電位に戻す。強誘電体コンデンサＣＦは、このように電圧が印加されることによって所定の分極状態に遷移し、「１」または「０」の情報を保持することになる。なお、データの書き込みが終了した場合には、ビット線ＢＬの電位は、接地電位に戻される。 Next, the operation for writing data into the ferroelectric memory cell will be described. First, when writing “1” information to the ferroelectric memory cell, the bit line BL is set to the ground potential, and when writing “0” information, the bit line BL is set to the power supply potential Vcc. At this time, the word line WL is activated to make the N-channel MOS transistor 14 conductive, and after the plate line CP is set to the ground potential, it is once again returned to the ground potential as the power supply potential Vcc. The ferroelectric capacitor CF shifts to a predetermined polarization state by applying the voltage in this way, and holds information of “1” or “0”. Note that when data writing is completed, the potential of the bit line BL is returned to the ground potential.

次に、上記強誘電体メモリセルからデータを読み出す場合の動作を説明する。この場合には、まずビット線ＢＬの電位を接地電位とする。そしてワード線ＷＬを活性化することによりＮチャネルＭＯＳトランジスタ１４を導通状態とすると共に、プレート線ＣＰを接地電位から電源電位Ｖｃｃまで移行させることにより、強誘電体コンデンサＣＦに分極している電荷をビット線ＢＬに移動する。ここで、ビット線ＢＬの電位は、強誘電体コンデンサＣＦの分極状態に応じて大きく又は小さく上昇する。 Next, the operation for reading data from the ferroelectric memory cell will be described. In this case, first, the potential of the bit line BL is set to the ground potential. By activating the word line WL, the N-channel MOS transistor 14 is turned on, and the plate line CP is shifted from the ground potential to the power supply potential Vcc. Move to bit line BL. Here, the potential of the bit line BL rises up or down depending on the polarization state of the ferroelectric capacitor CF.

そして、例えばラッチ型センスアンプ回路は、上記ビット線ＢＬの電位とリファレンス電位とを比較する。ここで、センスアンプ回路は初期状態において電源がオフとされ、二つの入力端子に電圧が入力された時点において電源が投入される。これにより、他方より高い電位を有する入力端子は電源電位Ｖｃｃまで上昇し、他方より低い電位を有する入力端子は接地電位まで下降する。従って、上記のようなセンスアンプ回路により、強誘電体コンデンサＣＦに保持されたデータを読み出すことが可能となる。 For example, the latch-type sense amplifier circuit compares the potential of the bit line BL with a reference potential. Here, the power of the sense amplifier circuit is turned off in the initial state, and the power is turned on when a voltage is input to the two input terminals. As a result, an input terminal having a higher potential than the other rises to the power supply potential Vcc, and an input terminal having a lower potential than the other falls to the ground potential. Therefore, the data held in the ferroelectric capacitor CF can be read by the sense amplifier circuit as described above.

図２は、図１に示された従来の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。まず図２（ａ）及び図２（ｂ）に示されるように、電圧Ｖ_ＣＯＮ及び電圧ＲＥＳは共に時刻Ｔ１において、０Ｖ（ロウレベル）から３Ｖ（ハイレベル）へ活性化される。これにより、図２（ｇ）に示されるように、ビット線ＢＬの電位は０Ｖに初期化される。なお、図２（ａ）に示されるように、電圧Ｖ_ＣＯＮは時刻Ｔ４までハイレベルとされる。 FIG. 2 is a timing chart showing a data read operation of the conventional ferroelectric memory shown in FIG. First, as shown in FIGS. 2A and 2B, the voltage V _CON and the voltage RES are both activated from 0 V (low level) to 3 V (high level) at time T1. Thereby, as shown in FIG. 2G, the potential of the bit line BL is initialized to 0V. As shown in FIG. 2A, the voltage V _CON is kept at the high level until time T4.

次に、図２（ｃ）に示されるように、時刻Ｔ２においてワード線ＷＬが活性化され、ＮチャネルＭＯＳトランジスタ１４がオンする。そして、図２（ｄ）に示されるように、時刻Ｔ３においてプレート線ＣＰの電位が０Ｖから電源電位（３Ｖ）まで引き上げられる。このとき、図２（ｇ）に示されるように、強誘電体コンデンサＣＦの分極電荷量に応じてビット線ＢＬの電位が上昇する。 Next, as shown in FIG. 2C, at time T2, the word line WL is activated and the N-channel MOS transistor 14 is turned on. Then, as shown in FIG. 2D, the potential of the plate line CP is raised from 0 V to the power supply potential (3 V) at time T3. At this time, as shown in FIG. 2G, the potential of the bit line BL rises according to the polarization charge amount of the ferroelectric capacitor CF.

ここで、例えば強誘電体コンデンサＣＦの換算容量値が0.2ｐＦの場合は実線、0.05ｐＦの場合は破線によりそれぞれ示される。従って、分極電荷量が大きいほどビット線ＢＬの電位は上昇し、強誘電体コンデンサＣＦの換算容量値が0.2ｐＦの場合は0.5Ｖまで上昇することが分かるが、このことについては後述する。 Here, for example, when the converted capacitance value of the ferroelectric capacitor CF is 0.2 pF, it is indicated by a solid line, and when it is 0.05 pF, it is indicated by a broken line. Therefore, it can be seen that the potential of the bit line BL increases as the polarization charge amount increases, and increases to 0.5 V when the converted capacitance value of the ferroelectric capacitor CF is 0.2 pF, which will be described later.

次に、図２（ｅ）に示されるように、時刻Ｔ５においてセンスアンプを構成するＮチャネルＭＯＳトランジスタ１２のゲートに供給される電圧ＶＮがハイレベルとされる。このとき、図２（ｈ）及び図２（ｉ）に示されるように、ノードＮＡの電位（ビット線ＢＬの電位）がノードＮＢの電位（参照電圧Ｖ_ｒｅｆ）よりも低い場合には、破線で示されるようにノードＮＡの電位は０Ｖとなり、ノードＮＢの電位は参照電圧Ｖ_ｒｅｆとなる。一方、ノードＮＡの電位がノードＮＢの電位よりも高い場合には、実線で示されるようにノードＮＡの電位は変化せず、ノードＮＢの電位は０Ｖとなる。 Next, as shown in FIG. 2E, at time T5, the voltage VN supplied to the gate of the N-channel MOS transistor 12 constituting the sense amplifier is set to the high level. At this time, as shown in FIGS. 2 (h) and 2 (i), when the potential of the node NA (the potential of the bit line BL) is lower than the potential of the node NB (reference voltage V _ref ), a broken line As shown, the potential of the node NA becomes 0V, and the potential of the node NB becomes the reference voltage _Vref . On the other hand, when the potential of the node NA is higher than the potential of the node NB, the potential of the node NA does not change as indicated by the solid line, and the potential of the node NB becomes 0V.

次に、図２（ｆ）に示されるように、時刻Ｔ６においてセンスアンプを構成するＰチャネルＭＯＳトランジスタＴ８のゲートに供給される電圧ＶＰがロウレベルとされる。このとき、図２（ｈ）及び図２（ｉ）に示されるように、ノードＮＡの電位がノードＮＢの電位よりも低い場合には、破線で示されるようにノードＮＡの電位は０Ｖとなり、ノードＮＢの電位は３Ｖとなる。一方、ノードＮＡの電位がノードＮＢの電位よりも高い場合には、実線で示されるようにノードＮＡの電位は３Ｖとなり、ノードＮＢの電位は０Ｖとなる。 Next, as shown in FIG. 2 (f), at time T6, the voltage VP supplied to the gate of the P-channel MOS transistor T8 constituting the sense amplifier is set to the low level. At this time, as shown in FIGS. 2 (h) and 2 (i), when the potential of the node NA is lower than the potential of the node NB, the potential of the node NA becomes 0V as shown by the broken line, The potential of the node NB is 3V. On the other hand, when the potential of the node NA is higher than the potential of the node NB, the potential of the node NA is 3V and the potential of the node NB is 0V as shown by the solid line.

上記のように、ノードＮＡ及びノードＮＢの一方の電位が０Ｖとされ他方の電位が３Ｖとされた後に、ノードＮＡの電位がビット線ＢＬを介して伝達されることによって、強誘電体メモリセルに保持されていた情報が読み出されることになる。 As described above, the potential of the node NA is transmitted via the bit line BL after the potential of one of the nodes NA and NB is set to 0V and the other potential is set to 3V. The information held in is read out.

以上のように、図１に示された従来の強誘電体メモリにおける情報読み出し過程では、強誘電体の分極状態に応じてビット線の電位が上昇する。このとき、強誘電体の分極電荷量と該電極間に印加される電圧から算出される容量値を約0.2ｐＦ、ビット線の寄生容量を１ｐＦ、電源電圧を３Ｖとそれぞれ仮定すると、プレート線を０Ｖから３Ｖまで上昇させたときのビット線の電圧は図２（ｇ）に示されるように、約３Ｖ×0.2ｐＦ／（0.2ｐＦ＋１ｐＦ）により算出される0.5Ｖだけ上昇することになる。従って、該強誘電体に印加される電圧は（３Ｖ−0.5Ｖ）により算出され2.5Ｖとなる。 As described above, in the information reading process in the conventional ferroelectric memory shown in FIG. 1, the potential of the bit line rises according to the polarization state of the ferroelectric. At this time, assuming that the capacitance value calculated from the polarization charge amount of the ferroelectric and the voltage applied between the electrodes is about 0.2 pF, the parasitic capacitance of the bit line is 1 pF, and the power supply voltage is 3 V, the plate line is As shown in FIG. 2G, the voltage of the bit line when it is raised from 0 V to 3 V is increased by 0.5 V calculated by about 3 V × 0.2 pF / (0.2 pF + 1 pF). Accordingly, the voltage applied to the ferroelectric is calculated by (3V-0.5V) and becomes 2.5V.

ところで、該強誘電体に印加される読み出し電圧を低電圧化する技術が材料の改良も含め盛んに研究されているが、読み出し電圧が小さいと十分に分極電荷を読み出すことが出来ないため、正確な情報読み出しに支障をきたして読み出しマージンの減少をもたらすという問題がある。 By the way, techniques for lowering the readout voltage applied to the ferroelectric, including improvements in materials, have been extensively studied. However, if the readout voltage is small, polarization charges cannot be sufficiently read out. There is a problem in that reading information is hindered and reading margin is reduced.

一方、携帯電話やモバイル機器の低電力化のため電源電圧も低下させることが強く求められている。ここで、仮にビット線容量を大きくすればビット線の電圧上昇は減少するが、このことは読み出し信号が小さくなることを意味するため、強誘電体メモリにおけるラッチ型センスアンプ回路においては、入力オフセット電圧の誤差により誤動作する可能性が高くなる。 On the other hand, there is a strong demand to reduce the power supply voltage in order to reduce the power consumption of mobile phones and mobile devices. Here, if the bit line capacitance is increased, the voltage rise of the bit line is reduced, but this means that the read signal becomes smaller. Therefore, in the latch type sense amplifier circuit in the ferroelectric memory, the input offset is reduced. There is a high possibility of malfunction due to a voltage error.

従って、該ラッチ型センスアンプ回路は、実際的にはビット線の電圧上昇が0.5Ｖ程度となるよう容量比が設計される必要があるが、電源電圧が２Ｖ又は１Ｖの場合には該電圧上昇を担保するのが難しいという問題がある。 Therefore, in the latch type sense amplifier circuit, it is actually necessary to design the capacitance ratio so that the voltage rise of the bit line is about 0.5V. However, when the power supply voltage is 2V or 1V, the voltage rise There is a problem that it is difficult to secure.

本発明は、上述の問題を解消するためになされたもので、信頼性が高く消費電力が低減されたデータ記憶装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a data storage device with high reliability and low power consumption.

本発明は、プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、前記ビット線を第１電位に設定し、前記プレート線の電位が前記第１電位から第２電位へ遷移する期間に前記ビット線の電位が上昇すると、前記期間において前記ビット線の電位を前記第1電位に戻す制御回路を有することを特徴とする。 The present invention is a data storage device having a memory cell connected between a plate line and a bit line, wherein the bit line is set to a first potential, and the potential of the plate line is changed from the first potential to the first potential. And a control circuit that returns the potential of the bit line to the first potential during the period when the potential of the bit line rises during the period of transition to two potentials.

また、前記制御回路は、電荷を蓄積する蓄積部と、前記期間に、前記ビット線の電荷を前記蓄積部に転送する転送部とを含むことを特徴とする。 Further, the control circuit includes an accumulation unit that accumulates charges, and a transfer unit that transfers the charge of the bit line to the accumulation unit during the period.

前記制御回路は、前記ビット線の電位を前記第１電位に保持することを特徴とする。 The control circuit holds the potential of the bit line at the first potential.

前記第２電位は、前記第１電位より高電位であることを特徴とする。 The second potential is higher than the first potential.

また、前記制御回路は、前記ビット線の電位の上昇を検知する検知部を含み、前記検知部は、前記ビット線の電位の上昇を検知すると、前記転送部が前記蓄積部に前記電荷の転送を開始することを特徴とする。 In addition, the control circuit includes a detection unit that detects an increase in the potential of the bit line, and when the detection unit detects an increase in the potential of the bit line, the transfer unit transfers the charge to the storage unit. It is characterized by starting.

さらに、前記メモリセルは、前記プレート線と前記ビット線との間に接続された強誘電体コンデンサを含むことを特徴とする。
Furthermore, the memory cell includes a ferroelectric capacitor connected between the plate line and the bit line.

上述の如く、本発明に係るデータ記憶装置によれば、メモリセルに蓄積された電荷を確実に読み出すことができるため、信頼性の高い読み出し動作を実現することができる。 As described above, according to the data storage device of the present invention, the charge accumulated in the memory cell can be surely read, so that a highly reliable read operation can be realized.

ここで、上記メモリセルに供給されるプレート電圧が変動する場合においてもビット線の電位が変動しないよう電荷を転送すれば、強誘電体コンデンサに効率的に電圧を印加することができるため、消費電力を低減することができる。 Here, even if the plate voltage supplied to the memory cell fluctuates, if charges are transferred so that the potential of the bit line does not fluctuate, the voltage can be efficiently applied to the ferroelectric capacitor. Electric power can be reduced.

以下において、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中、同一符号は同一又は相当部分を示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.

本発明の実施の形態に係る強誘電体メモリでは、ビット線の電圧が接地電位から上昇しないようにして、強誘電体メモリを構成する強誘電体コンデンサに印加する最大電圧を電源電圧と同じ３Ｖとする。ここで、ビット線の電位を接地電位のままとして、該強誘電体からビット線へ流出した電荷量を測定する。 In the ferroelectric memory according to the embodiment of the present invention, the maximum voltage applied to the ferroelectric capacitor constituting the ferroelectric memory is set to 3 V, which is the same as the power supply voltage, so that the voltage of the bit line does not rise from the ground potential. And Here, the amount of charge flowing out from the ferroelectric to the bit line is measured with the bit line potential kept at the ground potential.

以下において、本実施の形態に係る強誘電体メモリを詳しく説明する。図３は、本発明の実施の形態に係る強誘電体メモリの構成を示す回路図である。図３に示されるように、本実施の形態に係る強誘電体メモリはセンスアンプ回路５と、電圧シフト回路７と、マイナス電圧発生回路９と、Ｖｔｈ発生回路１１と、フィードバック回路１３と、メモリセル領域１５と、ＮチャネルＭＯＳトランジスタＴ１と、ＰチャネルＭＯＳトランジスタＴ２と、キャパシタＣ５と、スイッチ２３Ａ，２３Ｂとを備える。 Hereinafter, the ferroelectric memory according to the present embodiment will be described in detail. FIG. 3 is a circuit diagram showing a configuration of the ferroelectric memory according to the embodiment of the present invention. As shown in FIG. 3, the ferroelectric memory according to the present embodiment includes a sense amplifier circuit 5, a voltage shift circuit 7, a negative voltage generation circuit 9, a Vth generation circuit 11, a feedback circuit 13, and a memory. Cell region 15, N channel MOS transistor T1, P channel MOS transistor T2, capacitor C5, and switches 23A and 23B are provided.

そして、センスアンプ回路５は、ＮチャネルＭＯＳトランジスタ１２，１７，１８Ａ，１８ＢとＰチャネルＭＯＳトランジスタＴ８〜Ｔ１０と、キャパシタ１９と、ノードＮＡ，ＮＢとを含む。また、電圧シフト回路７はゲート回路２０と、反転回路２１及びキャパシタＣ６を含む。また、フィードバック回路１３は、キャパシタＣ１，Ｃ２と反転回路２４及び抵抗素子２５を含み、メモリセル領域１５はビット線ＢＬとビット線容量Ｃ_ＢＬ、及び強誘電体コンデンサＣＦとプレート線ＣＰとを含む。 Sense amplifier circuit 5 includes N channel MOS transistors 12, 17, 18A, 18B, P channel MOS transistors T8-T10, a capacitor 19, and nodes NA, NB. The voltage shift circuit 7 includes a gate circuit 20, an inverting circuit 21, and a capacitor C6. The feedback circuit 13 includes capacitors C1 and C2, an inverting circuit 24, and a resistance element 25. The memory cell region 15 includes a bit line BL and a bit line capacitance C _BL , and a ferroelectric capacitor CF and a plate line CP. .

また、メモリセル領域１５には、ビット線ＢＬと強誘電体コンデンサＣＦ、プレート線ＣＰ、及びビット線容量Ｃ_ＢＬが含まれる。なお、ビット線容量Ｃ_ＢＬは、回路図上において等価回路として表したビット線ＢＬの寄生容量を意味するものである。 Further, the memory cell region 15 includes a bit line BL, a ferroelectric capacitor CF, a plate line CP, and a bit line capacitance _CBL . The bit line capacitance C _BL means a parasitic capacitance of the bit line BL expressed as an equivalent circuit on the circuit diagram.

ここで、電圧シフト回路７に含まれたキャパシタＣ６はキャパシタＣ５と並列接続され、電圧シフト回路７の出力ノードはセンスアンプ回路５のノードＮＡに接続される。また、マイナス電圧発生回路９はマイナスの電圧Ｖ_ＭＮを生成し、スイッチ２３Ｂを介してビット線ＢＬへ供給する。 Here, the capacitor C6 included in the voltage shift circuit 7 is connected in parallel with the capacitor C5, and the output node of the voltage shift circuit 7 is connected to the node NA of the sense amplifier circuit 5. Moreover, the negative voltage generating circuit 9 generates a negative voltage V _MN, and supplies to the bit line BL via the switch 23B.

さらに、Ｖｔｈ発生回路１１はしきい値電圧ＶＴＨを生成し、スイッチ２３Ａを介してＰチャネルＭＯＳトランジスタＴ２のゲートへ供給する。また、フィードバック回路１３は、ビット線ＢＬとＰチャネルＭＯＳトランジスタＴ２のゲートとの間に接続される。 Further, Vth generation circuit 11 generates threshold voltage VTH and supplies it to the gate of P channel MOS transistor T2 via switch 23A. Feedback circuit 13 is connected between bit line BL and the gate of P-channel MOS transistor T2.

なお、スイッチ２３Ａは供給される電圧Ｖ_ＳＷに応じて制御され、スイッチ２３Ｂは供給される電圧Ｖ_ＳＷＭに応じて制御される。また、センスアンプ回路５に含まれたＮチャネルＭＯＳトランジスタ１７のゲートには電圧Ｖ_ＣＯＮが供給され、ソース／ドレインには参照電圧Ｖｒｅｆ２が供給される。 The switch 23A is controlled according to the supplied voltage V _SW and the switch 23B is controlled according to the supplied voltage V _SWM . Further, the voltage V _CON is supplied to the gate of the N channel MOS transistor 17 included in the sense amplifier circuit 5, and the reference voltage Vref2 is supplied to the source / drain.

図４は、図３に示された本実施の形態に係る強誘電体メモリをより具体的に示す具体例である。ここで、図４に示されるように、マイナス電圧発生回路９はダイオード接続されたＰチャネルＭＯＳトランジスタＴ６により構成され、Ｖｔｈ発生回路１１はキャパシタＣ４と、それぞれダイオード接続されたＰチャネルＭＯＳトランジスタＴ４，Ｔ５とにより構成される。ここで、キャパシタＣ４を構成する一方の電極には電圧Ｖ_ＧＶが供給される。 FIG. 4 is a specific example showing more specifically the ferroelectric memory according to the present embodiment shown in FIG. Here, as shown in FIG. 4, the negative voltage generating circuit 9 is composed of a diode-connected P-channel MOS transistor T6, and the Vth generating circuit 11 is composed of a capacitor C4 and a diode-connected P-channel MOS transistor T4, respectively. And T5. Here, the voltage V _GV is supplied to one electrode constituting the capacitor C4.

また、スイッチ２３ＡはキャパシタＣ３とＰチャネルＭＯＳトランジスタＴ３、及びダイオード接続されたＰチャネルＭＯＳトランジスタＴ７とにより構成され、キャパシタＣ３を構成する一方の電極には電圧Ｖ_ＳＷが供給される。 The switch 23A includes a capacitor C3, a P-channel MOS transistor T3, and a diode-connected P-channel MOS transistor T7, and a voltage _VSW is supplied to one electrode constituting the capacitor C3.

なお、図４に示されるように、キャパシタＣ５を構成する一方の電極とゲート回路２０へは接地電圧の代わりに電圧Ｖ_ＧＭを供給してもよい。 As shown in FIG. 4, the voltage V _GM may be supplied to one electrode constituting the capacitor C 5 and the gate circuit 20 instead of the ground voltage.

上記のように、本実施の形態に係る強誘電体メモリにおいては、使用する負電圧はＰチャネルＭＯＳトランジスタとキャパシタにより生成する構成をとっており、負電源を必要としない。また、ＰチャネルＭＯＳトランジスタのＮウェルバックゲート電位は一般的には電源電圧レベルとされるが、低耐圧のトランジスタでも使用できるよう負電圧が使用されるＰチャネルＭＯＳトランジスタにおいては、Ｎウェルバックゲート電位が０Ｖとされる。 As described above, the ferroelectric memory according to the present embodiment has a configuration in which the negative voltage to be used is generated by the P-channel MOS transistor and the capacitor, and does not require a negative power supply. Further, the N well back gate potential of the P channel MOS transistor is generally set to the power supply voltage level. However, in the P channel MOS transistor in which a negative voltage is used so that even a low breakdown voltage transistor can be used, the N well back gate potential. The potential is set to 0V.

以下において、図３に示された本実施の形態に係る強誘電体メモリの動作を、図５に示されたタイミングチャートを参照しつつ説明する。 The operation of the ferroelectric memory according to the present embodiment shown in FIG. 3 will be described below with reference to the timing chart shown in FIG.

まず、図５（ａ）に示されるように、ＮチャネルＭＯＳトランジスタＴ１のゲートに供給される信号ＲＥＳが時刻Ｔ１においてハイレベルに活性化されると、図５（ｆ）に示されたビット線ＢＬの電位は接地電位に初期化される。一方このとき、図５（ｄ）に示されるように、時刻Ｔ１から時刻Ｔ２までの間において電圧Ｖ_ＳＷがロウレベルとされることによりスイッチ２３Ａがオンされ、ＰチャネルＭＯＳトランジスタＴ２のゲートにしきい値電圧ＶＴＨが印加される。 First, as shown in FIG. 5A, when the signal RES supplied to the gate of the N-channel MOS transistor T1 is activated to a high level at time T1, the bit line shown in FIG. The potential of BL is initialized to the ground potential. On the other hand, at this time, as shown in FIG. 5 (d), the voltage _VSW is set to the low level between time T1 and time T2, so that the switch 23A is turned on and the threshold voltage is applied to the gate of the P-channel MOS transistor T2. A voltage VTH is applied.

ここで、図４に示されたＶｔｈ発生回路１１において、ＰチャネルＭＯＳトランジスタＴ５はダイオード接続されているので、＋0.7Ｖのクランプ回路として働くと共に、キャパシタＣ４へ充電させる意義を持つ。従って、電圧Ｖ_ＧＶを３ＶとするとキャパシタＣ４には約2.3Ｖだけ充電される。一方、ＰチャネルＭＯＳトランジスタＴ４もダイオード接続され約0.7Ｖの電圧降下を生じさせるため、−0.7Ｖのクランプ回路として働くと共に、電圧ＶＴＨを−0.7Ｖより下げないようにする意義を持つ。従って、電圧Ｖ_ＧＶを０Ｖとすると電圧ＶＴＨは約−0.7Ｖとなる。 Here, in the Vth generation circuit 11 shown in FIG. 4, since the P-channel MOS transistor T5 is diode-connected, it functions as a + 0.7V clamp circuit and has the significance of charging the capacitor C4. Therefore, when the voltage V _GV is 3V, the capacitor C4 is charged by about 2.3V. On the other hand, since the P-channel MOS transistor T4 is also diode-connected and generates a voltage drop of about 0.7V, it functions as a -0.7V clamp circuit and has the significance of not lowering the voltage VTH below -0.7V. Accordingly, when the voltage V _GV is 0V, the voltage VTH is about −0.7V.

このとき、電圧ＶＴＨはＰチャネルＭＯＳトランジスタＴ２のしきい値電圧とほぼ等しいため、ＰチャネルＭＯＳトランジスタＴ２は非導通状態（オフ状態）と導通状態（オン状態）の中間状態となる。これより、少しでもゲート電圧が下降すればオン状態となり、ゲート電圧が上昇すればオフ状態となる。そして、ＰチャネルＭＯＳトランジスタＴ２のゲート電圧を設定した後の時刻Ｔ２において、ＰチャネルＭＯＳトランジスタＴ３がオフされる。 At this time, since voltage VTH is substantially equal to the threshold voltage of P channel MOS transistor T2, P channel MOS transistor T2 is in an intermediate state between a non-conductive state (off state) and a conductive state (on state). As a result, if the gate voltage drops even a little, it is turned on, and if the gate voltage rises, it is turned off. At time T2 after setting the gate voltage of P channel MOS transistor T2, P channel MOS transistor T3 is turned off.

また、ＰチャネルＭＯＳトランジスタＴ３のゲートには電圧Ｖ_ＳＷに応じた電圧が供給される。ここで、ＰチャネルＭＯＳトランジスタＴ７はダイオード接続になっているため、約0.7Ｖの電圧降下を生じ＋0.7Ｖのクランプ回路として働く。従って、電圧Ｖ_ＳＷを３Ｖとすると、ＰチャネルＭＯＳトランジスタＴ３のゲートには＋0.7Ｖが供給されるためオフ状態になると共に、キャパシタＣ３には2.3Ｖが充電される。次に電圧Ｖ_ＳＷを０Ｖにすると、ＰチャネルＭＯＳトランジスタＴ３のゲートには−2.3Ｖが供給されるためオン状態になる。 In addition, a voltage corresponding to the voltage _VSW is supplied to the gate of the P-channel MOS transistor T3. Here, since the P-channel MOS transistor T7 is diode-connected, a voltage drop of about 0.7V is generated and functions as a + 0.7V clamp circuit. Therefore, when the voltage V _SW is 3V, + 0.7V is supplied to the gate of the P-channel MOS transistor T3, so that it is turned off and the capacitor C3 is charged with 2.3V. Next, when the voltage _{V SW} to 0V, and turned on for -2.3V is supplied to the gate of the P-channel MOS transistor T3.

そして、図５（ａ）に示されるように、時刻Ｔ３において信号ＲＥＳがロウレベルに不活性化され、ＮチャネルＭＯＳトランジスタＴ１がオフされる。次に、図５（ｂ）に示されるように、時刻Ｔ４において電圧Ｖ_ＳＷＭがロウレベルとされ、スイッチ２３Ｂがオンされる。これにより、マイナス電圧発生回路９において発生された負の電圧はスイッチ２３Ｂを導通し、図５（ｊ）に示されるように、電圧Ｖ_ＭＮは例えば約−2.3Ｖとなる。なお、上記電圧Ｖ_ＭＮの値は−３Ｖや−1.5Ｖ等となるように設計してもよい。 Then, as shown in FIG. 5A, at time T3, the signal RES is inactivated to a low level, and the N-channel MOS transistor T1 is turned off. Next, as shown in FIG. 5B, at time T4, the voltage V _SWM is set to low level, and the switch 23B is turned on. Thus, the negative voltage produced at the negative voltage generating circuit 9 conducts the switch 23B, as shown in FIG. 5 (j), the voltage V _MN is for example, about -2.3 V. The value of the voltage _{V MN} may be designed to be -3V and -1.5V like.

ここで、図４に示される具体例においては、ＰチャネルＭＯＳトランジスタＴ６とキャパシタＣ５，Ｃ６及び電圧Ｖ_ＧＭを制御することにより電圧Ｖ_ＭＮが負の電圧とされる。すなわち、まず、最初に信号ＳＥＬがハイレベルとされることによりキャパシタＣ５，Ｃ６が並列接続される。次に、ＰチャネルＭＯＳトランジスタＴ６はダイオード接続されているため、約0.7Ｖの電圧降下を生じ＋0.7Ｖのクランプ回路として働く。従って、電圧Ｖ_ＧＭが３ＶとされることによりキャパシタＣ５，Ｃ６には約2.3Ｖ充電され、次に電圧Ｖ_ＧＭを０Ｖとすることにより電圧Ｖ_ＭＮが−2.3Ｖとされる。 Here, in the embodiment illustrated in Figure 4, the voltage _{V MN} is a negative voltage by controlling the P-channel MOS transistor T6 and the capacitors C5, C6 and the voltage _{V GM.} That is, first, when the signal SEL is set to the high level, the capacitors C5 and C6 are connected in parallel. Next, since the P-channel MOS transistor T6 is diode-connected, it generates a voltage drop of about 0.7V and functions as a + 0.7V clamp circuit. Therefore, when the voltage V _GM is set to 3V, the capacitors C5 and C6 are charged with about 2.3V, and then the voltage V _{GM is set} to 0V to set the voltage V _MN to −2.3V.

また、図３に示された電圧シフト回路７は、電圧Ｖ_ＭＮを約2.3Ｖだけ正方向へシフトした電圧を出力する回路とされる。すなわち、電圧Ｖ_ＭＮは負電圧とされるが、負電圧を使用する回路は一般に設計面や消費電力の面において問題を生じるため、該電圧Ｖ_ＭＮを正電圧の領域までシフトさせることにより、次段に接続されるラッチ型のセンスアンプ回路５を正電圧の範囲で使用するようにするものである。 The voltage shift circuit 7 shown in FIG. 3 is a circuit for outputting a voltage shifted to the positive direction about 2.3V voltage V _MN. That is, although the voltage _VMN is a negative voltage, a circuit using the negative voltage generally causes a problem in terms of design and power consumption. Therefore, by shifting the voltage _VMN to the positive voltage region, The latch-type sense amplifier circuit 5 connected to the stage is used in a positive voltage range.

ここで、図５（ｃ）に示されるように、時刻Ｔ１から時刻Ｔ５までの間において信号ＳＥＬがハイレベルとされ、キャパシタＣ６の一方の電極は接地される。そして、時刻Ｔ５以降において信号ＳＥＬのレベルがロウレベルとされると、上記電極がセンスアンプ回路５のノードＮＡに接続される。これにより、ノードＮＡの電位は電圧Ｖ_ＭＮに対し約2.3Ｖだけ高い電圧となる。 Here, as shown in FIG. 5C, the signal SEL is set to the high level between time T1 and time T5, and one electrode of the capacitor C6 is grounded. Then, when the level of the signal SEL is made low after time T5, the electrode is connected to the node NA of the sense amplifier circuit 5. Thus, the potential of the node NA becomes higher by a voltage of about 2.3V to voltage V _MN.

次に、図５（ｃ）に示されるように、時刻Ｔ６においてプレート線ＣＰの電位が接地電位から電源電圧電位Ｖｃｃへ遷移されると、強誘電体コンデンサＣＦからビット線ＢＬへ電荷が放出され、ビット線ＢＬの電位が上昇する。このとき、ビット線ＢＬの電位が接地電位より上昇すると、フィードバック回路１３によりＰチャネルＭＯＳトランジスタＴ２のゲート電圧が下げられる。これより、ＰチャネルＭＯＳトランジスタＴ２がオンし、ソース・ドレイン間に電流が流れるため、ビット線ＢＬの該電荷は負の電圧Ｖ_ＭＮを有する部分へ流れ込む。 Next, as shown in FIG. 5C, when the potential of the plate line CP is transitioned from the ground potential to the power supply voltage potential Vcc at time T6, charges are discharged from the ferroelectric capacitor CF to the bit line BL. The potential of the bit line BL rises. At this time, when the potential of the bit line BL rises from the ground potential, the feedback circuit 13 lowers the gate voltage of the P-channel MOS transistor T2. From this, P-channel MOS transistor T2 is turned on, a current flows between the source and drain, the charge of the bit line BL flows into portion having a negative voltage V _MN.

従って、図５（ｊ）に示されるように電圧Ｖ_ＭＮは時刻Ｔ６において上昇すると共に、図５（ｆ）に示されるようにビット線ＢＬの電位はロウレベルに保たれる。ここで、ビット線ＢＬの電圧が変化しないということは、換言すれば、ビット線ＢＬが低インピーダンス状態であることを意味する。 Therefore, with increases in the voltage V _MN is the time T6 as illustrated in FIG. 5 (j), the potential of the bit line BL as shown in FIG. 5 (f) is maintained at a low level. Here, the fact that the voltage of the bit line BL does not change means that the bit line BL is in a low impedance state.

なお、上記のようにビット線ＢＬに読み出された電荷を、ＰチャネルＭＯＳトランジスタＴ２を介して負の電圧Ｖ_ＭＮを有する部分へ転送する回路は、電荷転送回路と呼ぶことができる。 A circuit that transfers the charge read out to the bit line BL as described above to the portion having the negative voltage _VMN via the P-channel MOS transistor T2 can be called a charge transfer circuit.

また、上記における電圧Ｖ_ＭＮはキャパシタＣ５の両電極間に印加される電圧でもあり、結果的には強誘電体コンデンサＣＦに蓄積された電荷は、全てキャパシタＣ５に転送されビット線ＢＬの電位上昇が回避される。これより、キャパシタＣ５の電圧は強誘電体コンデンサＣＦの分極電荷量に応じて変化することになる。 The voltage _VMN in the above is also a voltage applied between both electrodes of the capacitor C5. As a result, all charges accumulated in the ferroelectric capacitor CF are transferred to the capacitor C5 and the potential of the bit line BL rises. Is avoided. Thus, the voltage of the capacitor C5 changes according to the polarization charge amount of the ferroelectric capacitor CF.

ここで、キャパシタＣ５の上記電圧は、キャパシタＣ６を介してセンスアンプ回路５のノードＮＡに接続されているため、図５（ｊ）及び図５（ｋ）に示されるように時刻Ｔ６においては、ノードＮＡの電位は電圧Ｖ_ＭＮと同じ大きさだけ上昇することとなる。また、センスアンプ回路５に供給する参照電圧Ｖｒｅｆ２を適当に選ぶことにより、強誘電体コンデンサＣＦの分極状態を検出することが可能である。 Here, since the voltage of the capacitor C5 is connected to the node NA of the sense amplifier circuit 5 via the capacitor C6, at time T6 as shown in FIGS. 5 (j) and 5 (k), The potential of the node NA will rise by the same magnitude as the voltage _VMN . In addition, the polarization state of the ferroelectric capacitor CF can be detected by appropriately selecting the reference voltage Vref2 supplied to the sense amplifier circuit 5.

すなわち、図５（ｇ）に示されるように、ＮチャネルＭＯＳトランジスタ１７のゲートに供給する電圧Ｖ_ＣＯＮを、時刻Ｔ６近傍の所定期間ハイレベルに活性化することによりＮチャネルＭＯＳトランジスタ１７をオンし、ノードＮＢへ参照電圧Ｖｒｅｆ２を供給する。 That is, as shown in FIG. 5G, the voltage V _CON supplied to the gate of the N channel MOS transistor 17 is activated to a high level for a predetermined period near time T6, thereby turning on the N channel MOS transistor 17. The reference voltage Vref2 is supplied to the node NB.

そして、図５（ｈ）及び図５（ｉ）に示されるように、時刻Ｔ７においてＮチャネルＭＯＳトランジスタ１２のゲートに供給する電圧ＶＮをハイレベルに活性化させ、時刻Ｔ８においてＰチャネルＭＯＳトランジスタＴ８のゲートに供給する電圧ＶＰをロウレベルに活性化させる。これにより、ノードＮＡの電位がノードＮＢの電位（参照電圧Ｖｒｅｆ２）より高い場合には、図５（ｋ）の実線に示されるように、ノードＮＡの電位は電源電圧レベル（３Ｖ）まで上昇し、ノードＮＡの電位がノードＮＢの電位（参照電圧Ｖｒｅｆ２）より低い場合には、図５（ｋ）の破線に示されるように、ノードＮＡの電位は接地電圧レベル（０Ｖ）まで下降する。 Then, as shown in FIGS. 5 (h) and 5 (i), the voltage VN supplied to the gate of the N-channel MOS transistor 12 is activated to a high level at time T7, and the P-channel MOS transistor T8 is activated at time T8. The voltage VP supplied to the gates of the first and second gates is activated to a low level. Thus, when the potential of the node NA is higher than the potential of the node NB (reference voltage Vref2), the potential of the node NA rises to the power supply voltage level (3V) as shown by the solid line in FIG. When the potential at the node NA is lower than the potential at the node NB (reference voltage Vref2), the potential at the node NA drops to the ground voltage level (0 V) as shown by the broken line in FIG.

以上より、本実施の形態に係る強誘電体メモリにおいては、時刻Ｔ８以降におけるノードＮＡの電位を調べることにより、ビット線ＢＬの電位を接地電位より上昇させることなく、強誘電体コンデンサＣＦの分極状態（強誘電体メモリセルに記憶されたデータ）を読み取ることができる。 From the above, in the ferroelectric memory according to the present embodiment, the polarization of the ferroelectric capacitor CF is checked without raising the potential of the bit line BL from the ground potential by examining the potential of the node NA after time T8. The state (data stored in the ferroelectric memory cell) can be read.

また、上記本発明の実施の形態に係る強誘電体メモリは、負の電圧をキャパシタＣ５の一方の電極へ供給し、データの読み出しに際してビット線ＢＬに生じた電荷をキャパシタＣ５へ流れるようにすることによって、ビット線ＢＬの電圧上昇を防ぐと共に、キャパシタＣ５の電圧値を調べることにより強誘電体コンデンサＣＦの分極状態を検出するものであるといえる。 In the ferroelectric memory according to the embodiment of the present invention, a negative voltage is supplied to one electrode of the capacitor C5 so that the charge generated in the bit line BL when reading data flows to the capacitor C5. Accordingly, it can be said that the polarization state of the ferroelectric capacitor CF is detected by checking the voltage value of the capacitor C5 while preventing the voltage rise of the bit line BL.

従って、本発明の実施の形態に係る強誘電体メモリによれば、強誘電体コンデンサＣＦが保持する電荷を確実に読み出すことにより、データの読み出し精度を向上させて強誘電体メモリの信頼性を高めると共に、ビット線ＢＬの電圧上昇を回避して強誘電体コンデンサＣＦに対する印加電圧を、従来より効率を高められ、強誘電体メモリの消費電力を低減することができる。 Therefore, according to the ferroelectric memory according to the embodiment of the present invention, by reliably reading out the electric charge held by the ferroelectric capacitor CF, the data reading accuracy is improved and the reliability of the ferroelectric memory is improved. In addition to increasing the voltage of the bit line BL, it is possible to increase the efficiency of the voltage applied to the ferroelectric capacitor CF compared to the conventional case, and to reduce the power consumption of the ferroelectric memory.

なお、本発明の実施の形態に係る強誘電体メモリによれば、データの読み出しにおいてビット線ＢＬの電位が一定とされるため、ビット線ＢＬ同士におけるノイズの影響も低減することができる。 Note that, according to the ferroelectric memory according to the embodiment of the present invention, the potential of the bit lines BL is constant during data reading, and therefore the influence of noise between the bit lines BL can be reduced.

また、従来はメモリセルから電荷が読み出されるとビット線の電位が上昇する。そして、ビット線の電位が上昇することによって、プレート線とビット線の間にあるメモリセルに印加される電圧は小さくなるため、読み出せる電荷量は少なくなってしまう。そのため、ビット線容量を増加させてビット線の電圧上昇を防ぐこともできるが、この場合には読み出せる信号の電圧が小さくなり問題である。 Conventionally, when the charge is read from the memory cell, the potential of the bit line rises. When the potential of the bit line is increased, the voltage applied to the memory cell between the plate line and the bit line is reduced, so that the amount of charge that can be read is reduced. Therefore, it is possible to prevent the bit line voltage from increasing by increasing the bit line capacitance, but in this case, the voltage of the signal that can be read is reduced, which is a problem.

従って、セルに印加される電圧を大きくしつつ読み出し信号も大きくするために、ビット線容量とセル容量の比率を最適化する必要があり、設計の障害となる。本発明においては、ビット線電位を変化させない読み出し方法を実現することにより、ビット線容量やセル容量を自由に設定することができるため、プロセスにあわせて自由に設定できる。
（付記１）
プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、前記プレート線へ電圧を印加しても前記ビット線の電位が変動しないよう、前記ビット線の電位を所定の電位に保持する電位保持手段を備えたことを特徴とするデータ記憶装置。
（付記２）
メモリセルに記憶されたデータを読み出すデータ読み出し回路であって、供給された電荷を蓄積する電荷蓄積手段と、前記データに応じて前記メモリセルに蓄積された電荷を前記電荷蓄積手段へ転送する電荷転送手段と、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅手段とを備えたことを特徴とするデータ読み出し回路。
（付記３）
ビット線と、前記ビット線に接続されたメモリセルとを含むデータ記憶装置であって、供給された電荷を蓄積する電荷蓄積手段と、記憶されるデータに応じて前記メモリセルに蓄積され、前記データの読み出し時に前記ビット線へ出力された電荷を前記電荷蓄積手段へ転送する電荷転送手段と、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅手段とを備えたことを特徴とするデータ記憶装置。
（付記４）
前記メモリセルは、プレート電圧が供給されるプレート線と、前記ビット線と前記プレート線との間に接続された強誘電体コンデンサとを含む付記３に記載のデータ記憶装置。
（付記５）
前記電荷転送手段は、前記プレート電圧が変動した場合においても前記ビット線の電位が変動しないよう前記電荷を転送する付記４に記載のデータ記憶装置。
（付記６）
前記電荷転送手段は、前記電荷蓄積手段へ負の電圧を充電することにより前記電荷を転送する付記３に記載のデータ記憶装置。
（付記７）
前記電荷蓄積手段に転送された前記電荷により生ずる電圧をレベルシフトして前記増幅手段へ供給する電圧シフト手段をさらに備えた付記３に記載のデータ記憶装置。
（付記８）
前記電荷転送手段では、負の電圧を導通するスイッチング素子としてＰ型トランジスタが使用される付記３に記載のデータ記憶装置。
（付記９）
メモリセルに記憶されたデータを読み出すデータ読み出し方法であって、前記データに応じて前記メモリセルに蓄積された電荷を電荷蓄積手段へ転送する転送ステップと、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅ステップとを有することを特徴とするデータ読み出し方法。
（付記１０）
前記メモリセルは、プレート電圧が供給されるプレート線と、前記ビット線と前記プレート線との間に接続された強誘電体コンデンサとを含む付記９に記載のデータ読み出し方法。
（付記１１）
前記転送ステップでは、前記プレート電圧が変動した場合においても前記ビット線の電位が変動しないよう前記電荷を転送する付記１０に記載のデータ読み出し方法。 Therefore, in order to increase the read signal while increasing the voltage applied to the cell, it is necessary to optimize the ratio between the bit line capacitance and the cell capacitance, which becomes a design obstacle. In the present invention, by realizing a reading method that does not change the bit line potential, the bit line capacity and the cell capacity can be set freely, so that they can be set freely according to the process.
(Appendix 1)
A data storage device having memory cells connected between a plate line and a bit line, wherein the potential of the bit line is predetermined so that the potential of the bit line does not fluctuate even when a voltage is applied to the plate line. A data storage device comprising a potential holding means for holding the potential at a predetermined potential.
(Appendix 2)
A data read circuit for reading data stored in a memory cell, the charge storage means for storing the supplied charge, and the charge for transferring the charge stored in the memory cell to the charge storage means according to the data A data read circuit comprising: transfer means; and amplifying means for amplifying a voltage generated by the charge accumulated in the charge accumulation means to read data stored in the memory cell.
(Appendix 3)
A data storage device including a bit line and a memory cell connected to the bit line, the charge storage means for storing supplied charge, and stored in the memory cell according to stored data, Charge transfer means for transferring the charge output to the bit line when reading data to the charge storage means, and a voltage generated by the charge stored in the charge storage means are amplified and stored in the memory cell. A data storage device comprising amplification means for reading data.
(Appendix 4)
The data storage device according to appendix 3, wherein the memory cell includes a plate line to which a plate voltage is supplied, and a ferroelectric capacitor connected between the bit line and the plate line.
(Appendix 5)
The data storage device according to appendix 4, wherein the charge transfer means transfers the charge so that the potential of the bit line does not fluctuate even when the plate voltage fluctuates.
(Appendix 6)
The data storage device according to appendix 3, wherein the charge transfer means transfers the charge by charging a negative voltage to the charge storage means.
(Appendix 7)
4. The data storage device according to appendix 3, further comprising voltage shift means for level-shifting a voltage generated by the charge transferred to the charge storage means and supplying the voltage to the amplification means.
(Appendix 8)
The data storage device according to appendix 3, wherein the charge transfer means uses a P-type transistor as a switching element that conducts a negative voltage.
(Appendix 9)
A data reading method for reading data stored in a memory cell, wherein a transfer step of transferring charge accumulated in the memory cell to charge accumulation means in accordance with the data, and charge accumulated in the charge accumulation means And amplifying a step of amplifying a voltage generated to read out data stored in the memory cell.
(Appendix 10)
The data reading method according to appendix 9, wherein the memory cell includes a plate line to which a plate voltage is supplied, and a ferroelectric capacitor connected between the bit line and the plate line.
(Appendix 11)
The data reading method according to appendix 10, wherein, in the transfer step, the charge is transferred so that the potential of the bit line does not change even when the plate voltage changes.

なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。 In addition, this invention is not limited to the said Example, It cannot be overemphasized that a various modified example can be considered in the range which does not deviate from the summary of this invention.

従来の強誘電体メモリの構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional ferroelectric memory. 図１に示された強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。2 is a timing chart showing a data read operation of the ferroelectric memory shown in FIG. 本発明の実施の形態に係る強誘電体メモリの構成を示す回路図である。1 is a circuit diagram showing a configuration of a ferroelectric memory according to an embodiment of the present invention. FIG. 図３に示された強誘電体メモリの具体例を示す回路図である。FIG. 4 is a circuit diagram showing a specific example of the ferroelectric memory shown in FIG. 3. 図４に示された強誘電体メモリの動作を示すタイミングチャートである。5 is a timing chart showing the operation of the ferroelectric memory shown in FIG.

符号の説明Explanation of symbols

１，５センスアンプ回路
３，１５メモリセル領域
７電圧シフト回路
９マイナス電圧発生回路
１１Ｖｔｈ発生回路
１３フィードバック回路
１２，１４，１７，１７Ａ，１７Ｂ，１８Ａ，１８Ｂ，Ｔ１ＮチャネルＭＯＳトランジスタ
１９，２２，Ｃ１〜Ｃ６キャパシタ
２０ゲート回路
２１，２４反転回路
２３Ａ，２３Ｂスイッチ
２５抵抗素子
ＢＬビット線
ＣＰプレート線
Ｃ_ＢＬビット線容量
ＣＦ強誘電体コンデンサ
Ｔ２〜Ｔ１０ＰチャネルＭＯＳトランジスタ
ＮＡ，ＮＢノード 1, 5 Sense amplifier circuit 3, 15 Memory cell region 7 Voltage shift circuit 9 Negative voltage generation circuit 11 Vth generation circuit 13 Feedback circuit 12, 14, 17, 17A, 17B, 18A, 18B, T1 N-channel MOS transistors 19, 22 , C1 to C6 Capacitor 20 Gate circuit 21 and 24 Inverting circuit 23A and 23B Switch 25 Resistance element BL Bit line CP Plate line C _BL Bit line capacitance CF Ferroelectric capacitor T2 to T10 P channel MOS transistor NA, NB Node

Claims

プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、
前記ビット線を第１電位に設定し、前記プレート線の電位が前記第１電位から第２電位へ遷移する期間に前記ビット線の電位が上昇すると、前記期間において前記ビット線の電位を前記第1電位に戻す制御回路を有するデータ記憶装置。 A data storage device having memory cells connected between a plate line and a bit line,
When the bit line is set to a first potential and the potential of the bit line rises during a period in which the potential of the plate line transitions from the first potential to the second potential, the potential of the bit line is changed to the first potential in the period. A data storage device having a control circuit for returning to one potential.

前記制御回路は、電荷を蓄積する蓄積部と、
前記期間に、前記ビット線の電荷を前記蓄積部に転送する転送部とを含む請求項１記載のデータ記憶装置。 The control circuit includes an accumulation unit that accumulates electric charges;
The data storage device according to claim 1, further comprising a transfer unit that transfers the charge of the bit line to the storage unit during the period.

前記制御回路は、前記ビット線の電位を前記第１電位に保持する請求項１又は２記載のデータ記憶装置。 The data storage device according to claim 1, wherein the control circuit holds the potential of the bit line at the first potential.

前記第２電位は、前記第１電位より高電位である請求項１乃至３のいずれか一項記載のデータ記憶装置。 4. The data storage device according to claim 1, wherein the second potential is higher than the first potential. 5.

前記制御回路は、前記ビット線の電位の上昇を検知する検知部を含み、
前記検知部は、前記ビット線の電位の上昇を検知すると、前記転送部が前記蓄積部に前記電荷の転送を開始する請求項２乃至４のいずれか一項記載のデータ記憶装置。 The control circuit includes a detection unit that detects an increase in the potential of the bit line,
5. The data storage device according to claim 2, wherein when the detection unit detects an increase in the potential of the bit line, the transfer unit starts transferring the charge to the storage unit. 6.

前記メモリセルは、前記プレート線と前記ビット線との間に接続された強誘電体コンデンサを含む請求項１乃至５のいずれか一項記載のデータ記憶装置。 6. The data storage device according to claim 1, wherein the memory cell includes a ferroelectric capacitor connected between the plate line and the bit line.