JP2008004262A - Data storage device - Google Patents
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Abstract
Description
本発明は、プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置に関するものである。 The present invention relates to a data storage device having memory cells connected between a plate line and a bit line.
図1は、従来の強誘電体メモリの構成を示す回路図である。図1に示されるように、従来の強誘電体メモリはワード線WL及びビット線BLと、強誘電体コンデンサCFと、NチャネルMOSトランジスタ12,14,17A,17B,18A,18B,T1と、PチャネルMOSトランジスタT8〜T10と、キャパシタ19,22と、ノードNA,NBとを備える。なお、ビット線BLはビット線容量CBLを有する。
FIG. 1 is a circuit diagram showing a configuration of a conventional ferroelectric memory. As shown in FIG. 1, the conventional ferroelectric memory includes a word line WL and a bit line BL, a ferroelectric capacitor CF, N-
ここで、NチャネルMOSトランジスタ14はゲートがワード線WLに接続され、ソース/ドレインの一端がビット線BLに接続され、他端が強誘電体コンデンサCFに接続される。そして、強誘電体コンデンサCFの一端にはプレート線CPが接続される。
Here, the N
また、NチャネルMOSトランジスタ17A,17Bのゲートには電圧VCONが供給され、NチャネルMOSトランジスタ17Aのソース/ドレインには参照電圧Vrefが供給される。また、NチャネルMOSトランジスタ12のゲートには電圧VNが供給され、NチャネルMOSトランジスタT1のゲートには電圧RESが供給される。一方、PチャネルMOSトランジスタT8のゲートには電圧VPが供給される。
Further, the voltage V CON is supplied to the gates of the N
ここで、上記強誘電体メモリにおいては、図1に示されるように、一つの強誘電体メモリセルは一個のNチャネルMOSトランジスタ14と一個の強誘電体コンデンサCFとにより構成される。そして、この強誘電体コンデンサCFは、逆向きの分極状態をとることによって、1または0のデジタル情報を不揮発的に保持する。
Here, in the ferroelectric memory, as shown in FIG. 1, one ferroelectric memory cell is composed of one N
次に、上記強誘電体メモリセルへデータを書きこむ場合の動作を説明する。まず、強誘電体メモリセルへ「1」の情報を書き込む場合はビット線BLを接地電位とし、「0」の情報を書き込む場合はビット線BLを電源電位Vccとする。そしてこのとき、ワード線WLを活性化してNチャネルMOSトランジスタ14を導通状態とすると共に、プレート線CPを接地電位とした後に一旦電源電位Vccとして再び接地電位に戻す。強誘電体コンデンサCFは、このように電圧が印加されることによって所定の分極状態に遷移し、「1」または「0」の情報を保持することになる。なお、データの書き込みが終了した場合には、ビット線BLの電位は、接地電位に戻される。
Next, the operation for writing data into the ferroelectric memory cell will be described. First, when writing “1” information to the ferroelectric memory cell, the bit line BL is set to the ground potential, and when writing “0” information, the bit line BL is set to the power supply potential Vcc. At this time, the word line WL is activated to make the N-
次に、上記強誘電体メモリセルからデータを読み出す場合の動作を説明する。この場合には、まずビット線BLの電位を接地電位とする。そしてワード線WLを活性化することによりNチャネルMOSトランジスタ14を導通状態とすると共に、プレート線CPを接地電位から電源電位Vccまで移行させることにより、強誘電体コンデンサCFに分極している電荷をビット線BLに移動する。ここで、ビット線BLの電位は、強誘電体コンデンサCFの分極状態に応じて大きく又は小さく上昇する。
Next, the operation for reading data from the ferroelectric memory cell will be described. In this case, first, the potential of the bit line BL is set to the ground potential. By activating the word line WL, the N-
そして、例えばラッチ型センスアンプ回路は、上記ビット線BLの電位とリファレンス電位とを比較する。ここで、センスアンプ回路は初期状態において電源がオフとされ、二つの入力端子に電圧が入力された時点において電源が投入される。これにより、他方より高い電位を有する入力端子は電源電位Vccまで上昇し、他方より低い電位を有する入力端子は接地電位まで下降する。従って、上記のようなセンスアンプ回路により、強誘電体コンデンサCFに保持されたデータを読み出すことが可能となる。 For example, the latch-type sense amplifier circuit compares the potential of the bit line BL with a reference potential. Here, the power of the sense amplifier circuit is turned off in the initial state, and the power is turned on when a voltage is input to the two input terminals. As a result, an input terminal having a higher potential than the other rises to the power supply potential Vcc, and an input terminal having a lower potential than the other falls to the ground potential. Therefore, the data held in the ferroelectric capacitor CF can be read by the sense amplifier circuit as described above.
図2は、図1に示された従来の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。まず図2(a)及び図2(b)に示されるように、電圧VCON及び電圧RESは共に時刻T1において、0V(ロウレベル)から3V(ハイレベル)へ活性化される。これにより、図2(g)に示されるように、ビット線BLの電位は0Vに初期化される。なお、図2(a)に示されるように、電圧VCONは時刻T4までハイレベルとされる。 FIG. 2 is a timing chart showing a data read operation of the conventional ferroelectric memory shown in FIG. First, as shown in FIGS. 2A and 2B, the voltage V CON and the voltage RES are both activated from 0 V (low level) to 3 V (high level) at time T1. Thereby, as shown in FIG. 2G, the potential of the bit line BL is initialized to 0V. As shown in FIG. 2A, the voltage V CON is kept at the high level until time T4.
次に、図2(c)に示されるように、時刻T2においてワード線WLが活性化され、NチャネルMOSトランジスタ14がオンする。そして、図2(d)に示されるように、時刻T3においてプレート線CPの電位が0Vから電源電位(3V)まで引き上げられる。このとき、図2(g)に示されるように、強誘電体コンデンサCFの分極電荷量に応じてビット線BLの電位が上昇する。
Next, as shown in FIG. 2C, at time T2, the word line WL is activated and the N-
ここで、例えば強誘電体コンデンサCFの換算容量値が0.2pFの場合は実線、0.05pFの場合は破線によりそれぞれ示される。従って、分極電荷量が大きいほどビット線BLの電位は上昇し、強誘電体コンデンサCFの換算容量値が0.2pFの場合は0.5Vまで上昇することが分かるが、このことについては後述する。 Here, for example, when the converted capacitance value of the ferroelectric capacitor CF is 0.2 pF, it is indicated by a solid line, and when it is 0.05 pF, it is indicated by a broken line. Therefore, it can be seen that the potential of the bit line BL increases as the polarization charge amount increases, and increases to 0.5 V when the converted capacitance value of the ferroelectric capacitor CF is 0.2 pF, which will be described later.
次に、図2(e)に示されるように、時刻T5においてセンスアンプを構成するNチャネルMOSトランジスタ12のゲートに供給される電圧VNがハイレベルとされる。このとき、図2(h)及び図2(i)に示されるように、ノードNAの電位(ビット線BLの電位)がノードNBの電位(参照電圧Vref)よりも低い場合には、破線で示されるようにノードNAの電位は0Vとなり、ノードNBの電位は参照電圧Vrefとなる。一方、ノードNAの電位がノードNBの電位よりも高い場合には、実線で示されるようにノードNAの電位は変化せず、ノードNBの電位は0Vとなる。
Next, as shown in FIG. 2E, at time T5, the voltage VN supplied to the gate of the N-
次に、図2(f)に示されるように、時刻T6においてセンスアンプを構成するPチャネルMOSトランジスタT8のゲートに供給される電圧VPがロウレベルとされる。このとき、図2(h)及び図2(i)に示されるように、ノードNAの電位がノードNBの電位よりも低い場合には、破線で示されるようにノードNAの電位は0Vとなり、ノードNBの電位は3Vとなる。一方、ノードNAの電位がノードNBの電位よりも高い場合には、実線で示されるようにノードNAの電位は3Vとなり、ノードNBの電位は0Vとなる。 Next, as shown in FIG. 2 (f), at time T6, the voltage VP supplied to the gate of the P-channel MOS transistor T8 constituting the sense amplifier is set to the low level. At this time, as shown in FIGS. 2 (h) and 2 (i), when the potential of the node NA is lower than the potential of the node NB, the potential of the node NA becomes 0V as shown by the broken line, The potential of the node NB is 3V. On the other hand, when the potential of the node NA is higher than the potential of the node NB, the potential of the node NA is 3V and the potential of the node NB is 0V as shown by the solid line.
上記のように、ノードNA及びノードNBの一方の電位が0Vとされ他方の電位が3Vとされた後に、ノードNAの電位がビット線BLを介して伝達されることによって、強誘電体メモリセルに保持されていた情報が読み出されることになる。 As described above, the potential of the node NA is transmitted via the bit line BL after the potential of one of the nodes NA and NB is set to 0V and the other potential is set to 3V. The information held in is read out.
以上のように、図1に示された従来の強誘電体メモリにおける情報読み出し過程では、強誘電体の分極状態に応じてビット線の電位が上昇する。このとき、強誘電体の分極電荷量と該電極間に印加される電圧から算出される容量値を約0.2pF、ビット線の寄生容量を1pF、電源電圧を3Vとそれぞれ仮定すると、プレート線を0Vから3Vまで上昇させたときのビット線の電圧は図2(g)に示されるように、約3V×0.2pF/(0.2pF+1pF)により算出される0.5Vだけ上昇することになる。従って、該強誘電体に印加される電圧は(3V−0.5V)により算出され2.5Vとなる。 As described above, in the information reading process in the conventional ferroelectric memory shown in FIG. 1, the potential of the bit line rises according to the polarization state of the ferroelectric. At this time, assuming that the capacitance value calculated from the polarization charge amount of the ferroelectric and the voltage applied between the electrodes is about 0.2 pF, the parasitic capacitance of the bit line is 1 pF, and the power supply voltage is 3 V, the plate line is As shown in FIG. 2G, the voltage of the bit line when it is raised from 0 V to 3 V is increased by 0.5 V calculated by about 3 V × 0.2 pF / (0.2 pF + 1 pF). Accordingly, the voltage applied to the ferroelectric is calculated by (3V-0.5V) and becomes 2.5V.
ところで、該強誘電体に印加される読み出し電圧を低電圧化する技術が材料の改良も含め盛んに研究されているが、読み出し電圧が小さいと十分に分極電荷を読み出すことが出来ないため、正確な情報読み出しに支障をきたして読み出しマージンの減少をもたらすという問題がある。 By the way, techniques for lowering the readout voltage applied to the ferroelectric, including improvements in materials, have been extensively studied. However, if the readout voltage is small, polarization charges cannot be sufficiently read out. There is a problem in that reading information is hindered and reading margin is reduced.
一方、携帯電話やモバイル機器の低電力化のため電源電圧も低下させることが強く求められている。ここで、仮にビット線容量を大きくすればビット線の電圧上昇は減少するが、このことは読み出し信号が小さくなることを意味するため、強誘電体メモリにおけるラッチ型センスアンプ回路においては、入力オフセット電圧の誤差により誤動作する可能性が高くなる。 On the other hand, there is a strong demand to reduce the power supply voltage in order to reduce the power consumption of mobile phones and mobile devices. Here, if the bit line capacitance is increased, the voltage rise of the bit line is reduced, but this means that the read signal becomes smaller. Therefore, in the latch type sense amplifier circuit in the ferroelectric memory, the input offset is reduced. There is a high possibility of malfunction due to a voltage error.
従って、該ラッチ型センスアンプ回路は、実際的にはビット線の電圧上昇が0.5V程度となるよう容量比が設計される必要があるが、電源電圧が2V又は1Vの場合には該電圧上昇を担保するのが難しいという問題がある。 Therefore, in the latch type sense amplifier circuit, it is actually necessary to design the capacitance ratio so that the voltage rise of the bit line is about 0.5V. However, when the power supply voltage is 2V or 1V, the voltage rise There is a problem that it is difficult to secure.
本発明は、上述の問題を解消するためになされたもので、信頼性が高く消費電力が低減されたデータ記憶装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a data storage device with high reliability and low power consumption.
本発明は、プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、前記ビット線を第1電位に設定し、前記プレート線の電位が前記第1電位から第2電位へ遷移する期間に前記ビット線の電位が上昇すると、前記期間において前記ビット線の電位を前記第1電位に戻す制御回路を有することを特徴とする。 The present invention is a data storage device having a memory cell connected between a plate line and a bit line, wherein the bit line is set to a first potential, and the potential of the plate line is changed from the first potential to the first potential. And a control circuit that returns the potential of the bit line to the first potential during the period when the potential of the bit line rises during the period of transition to two potentials.
また、前記制御回路は、電荷を蓄積する蓄積部と、前記期間に、前記ビット線の電荷を前記蓄積部に転送する転送部とを含むことを特徴とする。 Further, the control circuit includes an accumulation unit that accumulates charges, and a transfer unit that transfers the charge of the bit line to the accumulation unit during the period.
前記制御回路は、前記ビット線の電位を前記第1電位に保持することを特徴とする。 The control circuit holds the potential of the bit line at the first potential.
前記第2電位は、前記第1電位より高電位であることを特徴とする。 The second potential is higher than the first potential.
また、前記制御回路は、前記ビット線の電位の上昇を検知する検知部を含み、前記検知部は、前記ビット線の電位の上昇を検知すると、前記転送部が前記蓄積部に前記電荷の転送を開始することを特徴とする。 In addition, the control circuit includes a detection unit that detects an increase in the potential of the bit line, and when the detection unit detects an increase in the potential of the bit line, the transfer unit transfers the charge to the storage unit. It is characterized by starting.
さらに、前記メモリセルは、前記プレート線と前記ビット線との間に接続された強誘電体コンデンサを含むことを特徴とする。
Furthermore, the memory cell includes a ferroelectric capacitor connected between the plate line and the bit line.
上述の如く、本発明に係るデータ記憶装置によれば、メモリセルに蓄積された電荷を確実に読み出すことができるため、信頼性の高い読み出し動作を実現することができる。 As described above, according to the data storage device of the present invention, the charge accumulated in the memory cell can be surely read, so that a highly reliable read operation can be realized.
ここで、上記メモリセルに供給されるプレート電圧が変動する場合においてもビット線の電位が変動しないよう電荷を転送すれば、強誘電体コンデンサに効率的に電圧を印加することができるため、消費電力を低減することができる。 Here, even if the plate voltage supplied to the memory cell fluctuates, if charges are transferred so that the potential of the bit line does not fluctuate, the voltage can be efficiently applied to the ferroelectric capacitor. Electric power can be reduced.
以下において、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中、同一符号は同一又は相当部分を示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
本発明の実施の形態に係る強誘電体メモリでは、ビット線の電圧が接地電位から上昇しないようにして、強誘電体メモリを構成する強誘電体コンデンサに印加する最大電圧を電源電圧と同じ3Vとする。ここで、ビット線の電位を接地電位のままとして、該強誘電体からビット線へ流出した電荷量を測定する。 In the ferroelectric memory according to the embodiment of the present invention, the maximum voltage applied to the ferroelectric capacitor constituting the ferroelectric memory is set to 3 V, which is the same as the power supply voltage, so that the voltage of the bit line does not rise from the ground potential. And Here, the amount of charge flowing out from the ferroelectric to the bit line is measured with the bit line potential kept at the ground potential.
以下において、本実施の形態に係る強誘電体メモリを詳しく説明する。図3は、本発明の実施の形態に係る強誘電体メモリの構成を示す回路図である。図3に示されるように、本実施の形態に係る強誘電体メモリはセンスアンプ回路5と、電圧シフト回路7と、マイナス電圧発生回路9と、Vth発生回路11と、フィードバック回路13と、メモリセル領域15と、NチャネルMOSトランジスタT1と、PチャネルMOSトランジスタT2と、キャパシタC5と、スイッチ23A,23Bとを備える。
Hereinafter, the ferroelectric memory according to the present embodiment will be described in detail. FIG. 3 is a circuit diagram showing a configuration of the ferroelectric memory according to the embodiment of the present invention. As shown in FIG. 3, the ferroelectric memory according to the present embodiment includes a
そして、センスアンプ回路5は、NチャネルMOSトランジスタ12,17,18A,18BとPチャネルMOSトランジスタT8〜T10と、キャパシタ19と、ノードNA,NBとを含む。また、電圧シフト回路7はゲート回路20と、反転回路21及びキャパシタC6を含む。また、フィードバック回路13は、キャパシタC1,C2と反転回路24及び抵抗素子25を含み、メモリセル領域15はビット線BLとビット線容量CBL、及び強誘電体コンデンサCFとプレート線CPとを含む。
また、メモリセル領域15には、ビット線BLと強誘電体コンデンサCF、プレート線CP、及びビット線容量CBLが含まれる。なお、ビット線容量CBLは、回路図上において等価回路として表したビット線BLの寄生容量を意味するものである。
Further, the
ここで、電圧シフト回路7に含まれたキャパシタC6はキャパシタC5と並列接続され、電圧シフト回路7の出力ノードはセンスアンプ回路5のノードNAに接続される。また、マイナス電圧発生回路9はマイナスの電圧VMNを生成し、スイッチ23Bを介してビット線BLへ供給する。
Here, the capacitor C6 included in the voltage shift circuit 7 is connected in parallel with the capacitor C5, and the output node of the voltage shift circuit 7 is connected to the node NA of the
さらに、Vth発生回路11はしきい値電圧VTHを生成し、スイッチ23Aを介してPチャネルMOSトランジスタT2のゲートへ供給する。また、フィードバック回路13は、ビット線BLとPチャネルMOSトランジスタT2のゲートとの間に接続される。
Further,
なお、スイッチ23Aは供給される電圧VSWに応じて制御され、スイッチ23Bは供給される電圧VSWMに応じて制御される。また、センスアンプ回路5に含まれたNチャネルMOSトランジスタ17のゲートには電圧VCONが供給され、ソース/ドレインには参照電圧Vref2が供給される。
The
図4は、図3に示された本実施の形態に係る強誘電体メモリをより具体的に示す具体例である。ここで、図4に示されるように、マイナス電圧発生回路9はダイオード接続されたPチャネルMOSトランジスタT6により構成され、Vth発生回路11はキャパシタC4と、それぞれダイオード接続されたPチャネルMOSトランジスタT4,T5とにより構成される。ここで、キャパシタC4を構成する一方の電極には電圧VGVが供給される。
FIG. 4 is a specific example showing more specifically the ferroelectric memory according to the present embodiment shown in FIG. Here, as shown in FIG. 4, the negative voltage generating circuit 9 is composed of a diode-connected P-channel MOS transistor T6, and the
また、スイッチ23AはキャパシタC3とPチャネルMOSトランジスタT3、及びダイオード接続されたPチャネルMOSトランジスタT7とにより構成され、キャパシタC3を構成する一方の電極には電圧VSWが供給される。
The
なお、図4に示されるように、キャパシタC5を構成する一方の電極とゲート回路20へは接地電圧の代わりに電圧VGMを供給してもよい。
As shown in FIG. 4, the voltage V GM may be supplied to one electrode constituting the
上記のように、本実施の形態に係る強誘電体メモリにおいては、使用する負電圧はPチャネルMOSトランジスタとキャパシタにより生成する構成をとっており、負電源を必要としない。また、PチャネルMOSトランジスタのNウェルバックゲート電位は一般的には電源電圧レベルとされるが、低耐圧のトランジスタでも使用できるよう負電圧が使用されるPチャネルMOSトランジスタにおいては、Nウェルバックゲート電位が0Vとされる。 As described above, the ferroelectric memory according to the present embodiment has a configuration in which the negative voltage to be used is generated by the P-channel MOS transistor and the capacitor, and does not require a negative power supply. Further, the N well back gate potential of the P channel MOS transistor is generally set to the power supply voltage level. However, in the P channel MOS transistor in which a negative voltage is used so that even a low breakdown voltage transistor can be used, the N well back gate potential. The potential is set to 0V.
以下において、図3に示された本実施の形態に係る強誘電体メモリの動作を、図5に示されたタイミングチャートを参照しつつ説明する。 The operation of the ferroelectric memory according to the present embodiment shown in FIG. 3 will be described below with reference to the timing chart shown in FIG.
まず、図5(a)に示されるように、NチャネルMOSトランジスタT1のゲートに供給される信号RESが時刻T1においてハイレベルに活性化されると、図5(f)に示されたビット線BLの電位は接地電位に初期化される。一方このとき、図5(d)に示されるように、時刻T1から時刻T2までの間において電圧VSWがロウレベルとされることによりスイッチ23Aがオンされ、PチャネルMOSトランジスタT2のゲートにしきい値電圧VTHが印加される。
First, as shown in FIG. 5A, when the signal RES supplied to the gate of the N-channel MOS transistor T1 is activated to a high level at time T1, the bit line shown in FIG. The potential of BL is initialized to the ground potential. On the other hand, at this time, as shown in FIG. 5 (d), the voltage VSW is set to the low level between time T1 and time T2, so that the
ここで、図4に示されたVth発生回路11において、PチャネルMOSトランジスタT5はダイオード接続されているので、+0.7Vのクランプ回路として働くと共に、キャパシタC4へ充電させる意義を持つ。従って、電圧VGVを3VとするとキャパシタC4には約2.3Vだけ充電される。一方、PチャネルMOSトランジスタT4もダイオード接続され約0.7Vの電圧降下を生じさせるため、−0.7Vのクランプ回路として働くと共に、電圧VTHを−0.7Vより下げないようにする意義を持つ。従って、電圧VGVを0Vとすると電圧VTHは約−0.7Vとなる。
Here, in the
このとき、電圧VTHはPチャネルMOSトランジスタT2のしきい値電圧とほぼ等しいため、PチャネルMOSトランジスタT2は非導通状態(オフ状態)と導通状態(オン状態)の中間状態となる。これより、少しでもゲート電圧が下降すればオン状態となり、ゲート電圧が上昇すればオフ状態となる。そして、PチャネルMOSトランジスタT2のゲート電圧を設定した後の時刻T2において、PチャネルMOSトランジスタT3がオフされる。 At this time, since voltage VTH is substantially equal to the threshold voltage of P channel MOS transistor T2, P channel MOS transistor T2 is in an intermediate state between a non-conductive state (off state) and a conductive state (on state). As a result, if the gate voltage drops even a little, it is turned on, and if the gate voltage rises, it is turned off. At time T2 after setting the gate voltage of P channel MOS transistor T2, P channel MOS transistor T3 is turned off.
また、PチャネルMOSトランジスタT3のゲートには電圧VSWに応じた電圧が供給される。ここで、PチャネルMOSトランジスタT7はダイオード接続になっているため、約0.7Vの電圧降下を生じ+0.7Vのクランプ回路として働く。従って、電圧VSWを3Vとすると、PチャネルMOSトランジスタT3のゲートには+0.7Vが供給されるためオフ状態になると共に、キャパシタC3には2.3Vが充電される。次に電圧VSWを0Vにすると、PチャネルMOSトランジスタT3のゲートには−2.3Vが供給されるためオン状態になる。 In addition, a voltage corresponding to the voltage VSW is supplied to the gate of the P-channel MOS transistor T3. Here, since the P-channel MOS transistor T7 is diode-connected, a voltage drop of about 0.7V is generated and functions as a + 0.7V clamp circuit. Therefore, when the voltage V SW is 3V, + 0.7V is supplied to the gate of the P-channel MOS transistor T3, so that it is turned off and the capacitor C3 is charged with 2.3V. Next, when the voltage V SW to 0V, and turned on for -2.3V is supplied to the gate of the P-channel MOS transistor T3.
そして、図5(a)に示されるように、時刻T3において信号RESがロウレベルに不活性化され、NチャネルMOSトランジスタT1がオフされる。次に、図5(b)に示されるように、時刻T4において電圧VSWMがロウレベルとされ、スイッチ23Bがオンされる。これにより、マイナス電圧発生回路9において発生された負の電圧はスイッチ23Bを導通し、図5(j)に示されるように、電圧VMNは例えば約−2.3Vとなる。なお、上記電圧VMNの値は−3Vや−1.5V等となるように設計してもよい。 Then, as shown in FIG. 5A, at time T3, the signal RES is inactivated to a low level, and the N-channel MOS transistor T1 is turned off. Next, as shown in FIG. 5B, at time T4, the voltage V SWM is set to low level, and the switch 23B is turned on. Thus, the negative voltage produced at the negative voltage generating circuit 9 conducts the switch 23B, as shown in FIG. 5 (j), the voltage V MN is for example, about -2.3 V. The value of the voltage V MN may be designed to be -3V and -1.5V like.
ここで、図4に示される具体例においては、PチャネルMOSトランジスタT6とキャパシタC5,C6及び電圧VGMを制御することにより電圧VMNが負の電圧とされる。すなわち、まず、最初に信号SELがハイレベルとされることによりキャパシタC5,C6が並列接続される。次に、PチャネルMOSトランジスタT6はダイオード接続されているため、約0.7Vの電圧降下を生じ+0.7Vのクランプ回路として働く。従って、電圧VGMが3VとされることによりキャパシタC5,C6には約2.3V充電され、次に電圧VGMを0Vとすることにより電圧VMNが−2.3Vとされる。 Here, in the embodiment illustrated in Figure 4, the voltage V MN is a negative voltage by controlling the P-channel MOS transistor T6 and the capacitors C5, C6 and the voltage V GM. That is, first, when the signal SEL is set to the high level, the capacitors C5 and C6 are connected in parallel. Next, since the P-channel MOS transistor T6 is diode-connected, it generates a voltage drop of about 0.7V and functions as a + 0.7V clamp circuit. Therefore, when the voltage V GM is set to 3V, the capacitors C5 and C6 are charged with about 2.3V, and then the voltage V GM is set to 0V to set the voltage V MN to −2.3V.
また、図3に示された電圧シフト回路7は、電圧VMNを約2.3Vだけ正方向へシフトした電圧を出力する回路とされる。すなわち、電圧VMNは負電圧とされるが、負電圧を使用する回路は一般に設計面や消費電力の面において問題を生じるため、該電圧VMNを正電圧の領域までシフトさせることにより、次段に接続されるラッチ型のセンスアンプ回路5を正電圧の範囲で使用するようにするものである。
The voltage shift circuit 7 shown in FIG. 3 is a circuit for outputting a voltage shifted to the positive direction about 2.3V voltage V MN. That is, although the voltage VMN is a negative voltage, a circuit using the negative voltage generally causes a problem in terms of design and power consumption. Therefore, by shifting the voltage VMN to the positive voltage region, The latch-type
ここで、図5(c)に示されるように、時刻T1から時刻T5までの間において信号SELがハイレベルとされ、キャパシタC6の一方の電極は接地される。そして、時刻T5以降において信号SELのレベルがロウレベルとされると、上記電極がセンスアンプ回路5のノードNAに接続される。これにより、ノードNAの電位は電圧VMNに対し約2.3Vだけ高い電圧となる。
Here, as shown in FIG. 5C, the signal SEL is set to the high level between time T1 and time T5, and one electrode of the capacitor C6 is grounded. Then, when the level of the signal SEL is made low after time T5, the electrode is connected to the node NA of the
次に、図5(c)に示されるように、時刻T6においてプレート線CPの電位が接地電位から電源電圧電位Vccへ遷移されると、強誘電体コンデンサCFからビット線BLへ電荷が放出され、ビット線BLの電位が上昇する。このとき、ビット線BLの電位が接地電位より上昇すると、フィードバック回路13によりPチャネルMOSトランジスタT2のゲート電圧が下げられる。これより、PチャネルMOSトランジスタT2がオンし、ソース・ドレイン間に電流が流れるため、ビット線BLの該電荷は負の電圧VMNを有する部分へ流れ込む。
Next, as shown in FIG. 5C, when the potential of the plate line CP is transitioned from the ground potential to the power supply voltage potential Vcc at time T6, charges are discharged from the ferroelectric capacitor CF to the bit line BL. The potential of the bit line BL rises. At this time, when the potential of the bit line BL rises from the ground potential, the
従って、図5(j)に示されるように電圧VMNは時刻T6において上昇すると共に、図5(f)に示されるようにビット線BLの電位はロウレベルに保たれる。ここで、ビット線BLの電圧が変化しないということは、換言すれば、ビット線BLが低インピーダンス状態であることを意味する。 Therefore, with increases in the voltage V MN is the time T6 as illustrated in FIG. 5 (j), the potential of the bit line BL as shown in FIG. 5 (f) is maintained at a low level. Here, the fact that the voltage of the bit line BL does not change means that the bit line BL is in a low impedance state.
なお、上記のようにビット線BLに読み出された電荷を、PチャネルMOSトランジスタT2を介して負の電圧VMNを有する部分へ転送する回路は、電荷転送回路と呼ぶことができる。 A circuit that transfers the charge read out to the bit line BL as described above to the portion having the negative voltage VMN via the P-channel MOS transistor T2 can be called a charge transfer circuit.
また、上記における電圧VMNはキャパシタC5の両電極間に印加される電圧でもあり、結果的には強誘電体コンデンサCFに蓄積された電荷は、全てキャパシタC5に転送されビット線BLの電位上昇が回避される。これより、キャパシタC5の電圧は強誘電体コンデンサCFの分極電荷量に応じて変化することになる。 The voltage VMN in the above is also a voltage applied between both electrodes of the capacitor C5. As a result, all charges accumulated in the ferroelectric capacitor CF are transferred to the capacitor C5 and the potential of the bit line BL rises. Is avoided. Thus, the voltage of the capacitor C5 changes according to the polarization charge amount of the ferroelectric capacitor CF.
ここで、キャパシタC5の上記電圧は、キャパシタC6を介してセンスアンプ回路5のノードNAに接続されているため、図5(j)及び図5(k)に示されるように時刻T6においては、ノードNAの電位は電圧VMNと同じ大きさだけ上昇することとなる。また、センスアンプ回路5に供給する参照電圧Vref2を適当に選ぶことにより、強誘電体コンデンサCFの分極状態を検出することが可能である。
Here, since the voltage of the capacitor C5 is connected to the node NA of the
すなわち、図5(g)に示されるように、NチャネルMOSトランジスタ17のゲートに供給する電圧VCONを、時刻T6近傍の所定期間ハイレベルに活性化することによりNチャネルMOSトランジスタ17をオンし、ノードNBへ参照電圧Vref2を供給する。
That is, as shown in FIG. 5G, the voltage V CON supplied to the gate of the N
そして、図5(h)及び図5(i)に示されるように、時刻T7においてNチャネルMOSトランジスタ12のゲートに供給する電圧VNをハイレベルに活性化させ、時刻T8においてPチャネルMOSトランジスタT8のゲートに供給する電圧VPをロウレベルに活性化させる。これにより、ノードNAの電位がノードNBの電位(参照電圧Vref2)より高い場合には、図5(k)の実線に示されるように、ノードNAの電位は電源電圧レベル(3V)まで上昇し、ノードNAの電位がノードNBの電位(参照電圧Vref2)より低い場合には、図5(k)の破線に示されるように、ノードNAの電位は接地電圧レベル(0V)まで下降する。
Then, as shown in FIGS. 5 (h) and 5 (i), the voltage VN supplied to the gate of the N-
以上より、本実施の形態に係る強誘電体メモリにおいては、時刻T8以降におけるノードNAの電位を調べることにより、ビット線BLの電位を接地電位より上昇させることなく、強誘電体コンデンサCFの分極状態(強誘電体メモリセルに記憶されたデータ)を読み取ることができる。 From the above, in the ferroelectric memory according to the present embodiment, the polarization of the ferroelectric capacitor CF is checked without raising the potential of the bit line BL from the ground potential by examining the potential of the node NA after time T8. The state (data stored in the ferroelectric memory cell) can be read.
また、上記本発明の実施の形態に係る強誘電体メモリは、負の電圧をキャパシタC5の一方の電極へ供給し、データの読み出しに際してビット線BLに生じた電荷をキャパシタC5へ流れるようにすることによって、ビット線BLの電圧上昇を防ぐと共に、キャパシタC5の電圧値を調べることにより強誘電体コンデンサCFの分極状態を検出するものであるといえる。 In the ferroelectric memory according to the embodiment of the present invention, a negative voltage is supplied to one electrode of the capacitor C5 so that the charge generated in the bit line BL when reading data flows to the capacitor C5. Accordingly, it can be said that the polarization state of the ferroelectric capacitor CF is detected by checking the voltage value of the capacitor C5 while preventing the voltage rise of the bit line BL.
従って、本発明の実施の形態に係る強誘電体メモリによれば、強誘電体コンデンサCFが保持する電荷を確実に読み出すことにより、データの読み出し精度を向上させて強誘電体メモリの信頼性を高めると共に、ビット線BLの電圧上昇を回避して強誘電体コンデンサCFに対する印加電圧を、従来より効率を高められ、強誘電体メモリの消費電力を低減することができる。 Therefore, according to the ferroelectric memory according to the embodiment of the present invention, by reliably reading out the electric charge held by the ferroelectric capacitor CF, the data reading accuracy is improved and the reliability of the ferroelectric memory is improved. In addition to increasing the voltage of the bit line BL, it is possible to increase the efficiency of the voltage applied to the ferroelectric capacitor CF compared to the conventional case, and to reduce the power consumption of the ferroelectric memory.
なお、本発明の実施の形態に係る強誘電体メモリによれば、データの読み出しにおいてビット線BLの電位が一定とされるため、ビット線BL同士におけるノイズの影響も低減することができる。 Note that, according to the ferroelectric memory according to the embodiment of the present invention, the potential of the bit lines BL is constant during data reading, and therefore the influence of noise between the bit lines BL can be reduced.
また、従来はメモリセルから電荷が読み出されるとビット線の電位が上昇する。そして、ビット線の電位が上昇することによって、プレート線とビット線の間にあるメモリセルに印加される電圧は小さくなるため、読み出せる電荷量は少なくなってしまう。そのため、ビット線容量を増加させてビット線の電圧上昇を防ぐこともできるが、この場合には読み出せる信号の電圧が小さくなり問題である。 Conventionally, when the charge is read from the memory cell, the potential of the bit line rises. When the potential of the bit line is increased, the voltage applied to the memory cell between the plate line and the bit line is reduced, so that the amount of charge that can be read is reduced. Therefore, it is possible to prevent the bit line voltage from increasing by increasing the bit line capacitance, but in this case, the voltage of the signal that can be read is reduced, which is a problem.
従って、セルに印加される電圧を大きくしつつ読み出し信号も大きくするために、ビット線容量とセル容量の比率を最適化する必要があり、設計の障害となる。 本発明においては、ビット線電位を変化させない読み出し方法を実現することにより、ビット線容量やセル容量を自由に設定することができるため、プロセスにあわせて自由に設定できる。
(付記1)
プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、前記プレート線へ電圧を印加しても前記ビット線の電位が変動しないよう、前記ビット線の電位を所定の電位に保持する電位保持手段を備えたことを特徴とするデータ記憶装置。
(付記2)
メモリセルに記憶されたデータを読み出すデータ読み出し回路であって、供給された電荷を蓄積する電荷蓄積手段と、前記データに応じて前記メモリセルに蓄積された電荷を前記電荷蓄積手段へ転送する電荷転送手段と、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅手段とを備えたことを特徴とするデータ読み出し回路。
(付記3)
ビット線と、前記ビット線に接続されたメモリセルとを含むデータ記憶装置であって、供給された電荷を蓄積する電荷蓄積手段と、記憶されるデータに応じて前記メモリセルに蓄積され、前記データの読み出し時に前記ビット線へ出力された電荷を前記電荷蓄積手段へ転送する電荷転送手段と、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅手段とを備えたことを特徴とするデータ記憶装置。
(付記4)
前記メモリセルは、プレート電圧が供給されるプレート線と、前記ビット線と前記プレート線との間に接続された強誘電体コンデンサとを含む付記3に記載のデータ記憶装置。
(付記5)
前記電荷転送手段は、前記プレート電圧が変動した場合においても前記ビット線の電位が変動しないよう前記電荷を転送する付記4に記載のデータ記憶装置。
(付記6)
前記電荷転送手段は、前記電荷蓄積手段へ負の電圧を充電することにより前記電荷を転送する付記3に記載のデータ記憶装置。
(付記7)
前記電荷蓄積手段に転送された前記電荷により生ずる電圧をレベルシフトして前記増幅手段へ供給する電圧シフト手段をさらに備えた付記3に記載のデータ記憶装置。
(付記8)
前記電荷転送手段では、負の電圧を導通するスイッチング素子としてP型トランジスタが使用される付記3に記載のデータ記憶装置。
(付記9)
メモリセルに記憶されたデータを読み出すデータ読み出し方法であって、前記データに応じて前記メモリセルに蓄積された電荷を電荷蓄積手段へ転送する転送ステップと、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅ステップとを有することを特徴とするデータ読み出し方法。
(付記10)
前記メモリセルは、プレート電圧が供給されるプレート線と、前記ビット線と前記プレート線との間に接続された強誘電体コンデンサとを含む付記9に記載のデータ読み出し方法。
(付記11)
前記転送ステップでは、前記プレート電圧が変動した場合においても前記ビット線の電位が変動しないよう前記電荷を転送する付記10に記載のデータ読み出し方法。
Therefore, in order to increase the read signal while increasing the voltage applied to the cell, it is necessary to optimize the ratio between the bit line capacitance and the cell capacitance, which becomes a design obstacle. In the present invention, by realizing a reading method that does not change the bit line potential, the bit line capacity and the cell capacity can be set freely, so that they can be set freely according to the process.
(Appendix 1)
A data storage device having memory cells connected between a plate line and a bit line, wherein the potential of the bit line is predetermined so that the potential of the bit line does not fluctuate even when a voltage is applied to the plate line. A data storage device comprising a potential holding means for holding the potential at a predetermined potential.
(Appendix 2)
A data read circuit for reading data stored in a memory cell, the charge storage means for storing the supplied charge, and the charge for transferring the charge stored in the memory cell to the charge storage means according to the data A data read circuit comprising: transfer means; and amplifying means for amplifying a voltage generated by the charge accumulated in the charge accumulation means to read data stored in the memory cell.
(Appendix 3)
A data storage device including a bit line and a memory cell connected to the bit line, the charge storage means for storing supplied charge, and stored in the memory cell according to stored data, Charge transfer means for transferring the charge output to the bit line when reading data to the charge storage means, and a voltage generated by the charge stored in the charge storage means are amplified and stored in the memory cell. A data storage device comprising amplification means for reading data.
(Appendix 4)
The data storage device according to appendix 3, wherein the memory cell includes a plate line to which a plate voltage is supplied, and a ferroelectric capacitor connected between the bit line and the plate line.
(Appendix 5)
The data storage device according to
(Appendix 6)
The data storage device according to appendix 3, wherein the charge transfer means transfers the charge by charging a negative voltage to the charge storage means.
(Appendix 7)
4. The data storage device according to appendix 3, further comprising voltage shift means for level-shifting a voltage generated by the charge transferred to the charge storage means and supplying the voltage to the amplification means.
(Appendix 8)
The data storage device according to appendix 3, wherein the charge transfer means uses a P-type transistor as a switching element that conducts a negative voltage.
(Appendix 9)
A data reading method for reading data stored in a memory cell, wherein a transfer step of transferring charge accumulated in the memory cell to charge accumulation means in accordance with the data, and charge accumulated in the charge accumulation means And amplifying a step of amplifying a voltage generated to read out data stored in the memory cell.
(Appendix 10)
The data reading method according to appendix 9, wherein the memory cell includes a plate line to which a plate voltage is supplied, and a ferroelectric capacitor connected between the bit line and the plate line.
(Appendix 11)
The data reading method according to appendix 10, wherein, in the transfer step, the charge is transferred so that the potential of the bit line does not change even when the plate voltage changes.
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。 In addition, this invention is not limited to the said Example, It cannot be overemphasized that a various modified example can be considered in the range which does not deviate from the summary of this invention.
1,5 センスアンプ回路
3,15 メモリセル領域
7 電圧シフト回路
9 マイナス電圧発生回路
11 Vth発生回路
13 フィードバック回路
12,14,17,17A,17B,18A,18B,T1 NチャネルMOSトランジスタ
19,22,C1〜C6 キャパシタ
20 ゲート回路
21,24 反転回路
23A,23B スイッチ
25 抵抗素子
BL ビット線
CP プレート線
CBL ビット線容量
CF 強誘電体コンデンサ
T2〜T10 PチャネルMOSトランジスタ
NA,NB ノード
1, 5
Claims (6)
前記ビット線を第1電位に設定し、前記プレート線の電位が前記第1電位から第2電位へ遷移する期間に前記ビット線の電位が上昇すると、前記期間において前記ビット線の電位を前記第1電位に戻す制御回路を有するデータ記憶装置。 A data storage device having memory cells connected between a plate line and a bit line,
When the bit line is set to a first potential and the potential of the bit line rises during a period in which the potential of the plate line transitions from the first potential to the second potential, the potential of the bit line is changed to the first potential in the period. A data storage device having a control circuit for returning to one potential.
前記期間に、前記ビット線の電荷を前記蓄積部に転送する転送部とを含む請求項1記載のデータ記憶装置。 The control circuit includes an accumulation unit that accumulates electric charges;
The data storage device according to claim 1, further comprising a transfer unit that transfers the charge of the bit line to the storage unit during the period.
前記検知部は、前記ビット線の電位の上昇を検知すると、前記転送部が前記蓄積部に前記電荷の転送を開始する請求項2乃至4のいずれか一項記載のデータ記憶装置。 The control circuit includes a detection unit that detects an increase in the potential of the bit line,
5. The data storage device according to claim 2, wherein when the detection unit detects an increase in the potential of the bit line, the transfer unit starts transferring the charge to the storage unit. 6.
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