JP2008003470A - Driving method of display panel - Google Patents
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Abstract
Description
本発明は、プラズマディスプレイパネル等の表示パネルの駆動方法に関する The present invention relates to a method for driving a display panel such as a plasma display panel.
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。更に、かかる面放電方式交流型プラズマディスプレイパネルとして、各画素を担う画素セルが選択セルと表示セルとから構成される表示パネルが知られている(例えば、特許文献1参照)。かかる表示パネルは、放電空間を挟んで対向配置された前面基板及び背面基板と、その前面基板の内面に設けられている複数の行電極対と、背面基板の内面において行電極対に交叉して配列された複数の列電極とが備えられている。行電極対及び列電極の各交叉部に、表示セルと、選択セルとからなる画素セルが形成されている。かかる表示パネルを駆動する場合には、1フィールド表示期間毎に、複数のサブフィールド各々において、各画素セルの壁電荷状態を初期状態にするリセット放電を行うリセット行程と、各画素セルの状態を点灯セル状態及び消灯セル状態のいずれか一方に決定するアドレス行程と、点灯セル状態にある放電セルのみを繰り返し放電させるサスティン行程とが実行され、1フィールド表示期間の最初のサブフィールドにおいてのみアドレス行程より先にリセット行程が実行される。 In recent years, a plasma display device equipped with a surface discharge type AC plasma display panel as a large and thin color display panel has attracted attention. Further, as such a surface discharge type AC plasma display panel, a display panel is known in which a pixel cell carrying each pixel is composed of a selected cell and a display cell (see, for example, Patent Document 1). Such a display panel includes a front substrate and a rear substrate that are arranged to face each other with a discharge space interposed therebetween, a plurality of row electrode pairs provided on the inner surface of the front substrate, and a row electrode pair on the inner surface of the rear substrate. And a plurality of arranged column electrodes. A pixel cell composed of a display cell and a selected cell is formed at each intersection of the row electrode pair and the column electrode. When driving such a display panel, in each of the plurality of subfields for each field display period, a reset process for performing a reset discharge for setting the wall charge state of each pixel cell to an initial state, and the state of each pixel cell. An address process for determining one of the lit cell state and the unlit cell state and a sustain process for repeatedly discharging only the discharge cells in the lit cell state are executed, and the address process is performed only in the first subfield of one field display period. The reset process is executed earlier.
最初のサブフィールドのリセット行程では列電極を相対的に負極性として正極性のリセットパルスが行電極対をなす第1及び第2行電極各々に印加され、これにより選択セル内の列電極と第1行電極との間においてリセット放電が生じる。最初のサブフィールドのアドレス行程では、点灯セル状態に設定させるべき画素セルに対してはその画素セルが属する列電極に0ボルトの電位が印加されると共に、正極性の走査パルスが第1行電極に印加される。これにより、選択セル内の列電極と第1行電極との間において選択書込のアドレス放電が生じる。 In the reset process of the first subfield, the column electrode is relatively negative and a positive reset pulse is applied to each of the first and second row electrodes forming the row electrode pair, whereby the column electrodes in the selected cell are connected to the first and second row electrodes. A reset discharge occurs between the one-row electrode. In the address process of the first subfield, a potential of 0 volt is applied to the column electrode to which the pixel cell belongs for the pixel cell to be set in the lighted cell state, and a positive scan pulse is applied to the first row electrode. To be applied. As a result, an address discharge for selective writing occurs between the column electrode and the first row electrode in the selected cell.
点灯となるべき画素セル(点灯セル)においては第1サスティンパルスとそれに同期してアドレスパルスとが印加されると、選択セル内で列電極と行電極との間において放電が生起される。このサスティンパルスとアドレスパルスによる一斉書込放電により、その選択セル内の列電極上には負極性の壁電荷が形成され、第1行電極上には正極性の壁電荷が形成される。第1行電極上の壁電荷の極性が反転する。また、かかる書込放電が間隙を介して表示セルに拡張されることにより、表示セル内の第1行電極上には正極性の壁電荷が形成される。 In a pixel cell to be turned on (lighted cell), when a first sustain pulse and an address pulse are applied in synchronization therewith, a discharge is generated between the column electrode and the row electrode in the selected cell. By simultaneous writing discharge by the sustain pulse and the address pulse, negative wall charges are formed on the column electrodes in the selected cell, and positive wall charges are formed on the first row electrodes. The polarity of the wall charges on the first row electrode is reversed. Further, the write discharge is expanded to the display cell through the gap, so that positive wall charges are formed on the first row electrode in the display cell.
そして、サスティン行程において、負極性のサスティンパルスが全ての第1及び第2行電極に交互に一斉に印加され、サスティンパルスが印加される度にその表示セル内の第1及び第2行電極間においてサスティン放電が生起されることになる。
上記したように、選択セルと表示セルを分離した構造の表示パネルでは、選択セル内の背面基板側には蛍光体層を形成せず、その代わりに2次電子放出層を設け、列電極と第1行電極との間の放電開始電圧が減少されている。また、アドレス行程が終了して点灯セル状態に設定された場合、選択セル内の第1行電極上には+の壁電荷が形成され、列電極上には−の壁電荷を形成されている。その状態で、サスティン期間において、第1行電極に印加される負極性サスティンパルスが立ち上がった後(第1行電極へのサスティンパルスの印加終了後)、第2行電極に印加する負極性のサスティンパルスを立ち下げる(第2行電極へのサスティンパルスの印加を開始する)と、第1行電極に印加される負極性サスティンパルスが立ち上がった後から第2行電極に印加する負極性のサスティンパルスを立ち下げるまでの間に選択セル内で誤放電が生じる可能性がある。この誤放電が生じると、表示セル内の壁電荷量を削減することになり、サスティンパルスを印加してもサスティン放電が継続しないといった問題が生じる。 As described above, in a display panel having a structure in which a selected cell and a display cell are separated, a phosphor layer is not formed on the back substrate side in the selected cell, but a secondary electron emission layer is provided instead, and a column electrode and The discharge start voltage with the first row electrode is reduced. Further, when the addressing process is completed and the lighted cell state is set, a positive wall charge is formed on the first row electrode in the selected cell, and a negative wall charge is formed on the column electrode. . In this state, the negative sustain pulse applied to the first row electrode rises (after the sustain pulse is applied to the first row electrode) in the sustain period, and then the negative sustain pulse applied to the second row electrode. When the pulse is lowered (the application of the sustain pulse to the second row electrode is started), the negative sustain pulse applied to the second row electrode after the negative sustain pulse applied to the first row electrode rises. There is a possibility that an erroneous discharge occurs in the selected cell before the voltage falls. When this erroneous discharge occurs, the amount of wall charges in the display cell is reduced, and there is a problem that the sustain discharge does not continue even when the sustain pulse is applied.
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、各画素セルが表示セルと選択セルとの分離構造とされた表示パネルを駆動する場合において、サスティン放電の安定性を確保することができる駆動方法を提供することが本発明の目的である。 Therefore, the problem to be solved by the present invention includes the above-mentioned drawbacks as an example, and in the case where each pixel cell drives a display panel having a structure in which a display cell and a selected cell are separated, the sustain discharge is stabilized. It is an object of the present invention to provide a driving method capable of ensuring the performance.
請求項1記載による駆動方法は、放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対及び行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交差して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと前記前面基板側に遮光層が設けられ前記背面基板側に2次電子放出層が設けられた選択セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動して画像表示を行う表示パネルの駆動方法であって、前記入力映像信号における1フィールド表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドで構成し、前記アドレス期間において、前記行電極対を構成する第1行電極に走査パルスを印加すると共に前記列電極に前記画素データに対応した画素データパルスを印加して前記選択セル内においてアドレス放電を生起せしめ、前記サスティン期間に前記行電極対を構成する第1行電極及び第2行電極に負極性のサスティンパルスを印加し、前記第1行電極に印加される負極性のサスティンパルスの立ち上がり開始と同時又は立ち上がり開始前に、前記第2行電極に印加される負極性のサスティンパルスの立ち下がりを開始することを特徴としている。
The driving method according to
本発明においては、サスティン期間に行電極対を構成する第1行電極及び第2行電極に負極性のサスティンパルスが印加され、その第1行電極に印加される負極性のサスティンパルスの立ち上がり開始と同時又は立ち上がり開始前に、第2行電極に印加される負極性のサスティンパルスの立ち下がりが開始される。よって、第1行電極と第2行電極とに印加されるサスティンパルス間のデッドタイム(1つのサスティンパルスが終了してから次のサスティンパルスが印加されるまでの休止時間)がゼロとなるので、そのデッドタイム期間における選択セル内での第1行電極と列電極との間の誤放電が防止される。これにより、誤放電による表示セル内の壁電荷量の削減が無くなり、サスティン放電の安定性が確保される。 In the present invention, a negative sustain pulse is applied to the first row electrode and the second row electrode constituting the row electrode pair during the sustain period, and the rising start of the negative sustain pulse applied to the first row electrode is started. At the same time or before the rise starts, the fall of the negative sustain pulse applied to the second row electrode is started. Therefore, the dead time between the sustain pulses applied to the first row electrode and the second row electrode (the pause time from the end of one sustain pulse until the next sustain pulse is applied) becomes zero. In this dead time period, erroneous discharge between the first row electrode and the column electrode in the selected cell is prevented. As a result, the amount of wall charges in the display cell due to erroneous discharge is eliminated, and the sustain discharge stability is ensured.
図1は、本発明の駆動方法が適用されたプラズマディスプレイ装置の構成を示す図である。このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP50と、入力映像信号に応じてPDP50を駆動制御する駆動制御回路54とから構成される。
FIG. 1 is a diagram showing a configuration of a plasma display device to which a driving method of the present invention is applied. This plasma display device includes a
PDP50は、列電極ドライバ55、第1行電極ドライバ510、第2行電極ドライバ520、及び表示電極形成部DPEからなる。
The
表示電極形成部DPEには、表示画面の列方向(上下方向)に夫々伸長している帯状の列電極(アドレス電極)D1〜Dmが形成されている。更に、表示電極形成部DPEには、表示画面の行方向(左右方向)に夫々伸長している帯状の行電極X1〜Xn及び行電極Y1〜Yn各々が、図1に示す如く、XY交互に且つ番号順に配列されている。互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(X1,Y1)〜行電極対(Xn,Yn)の各々がPDP50における第1表示ライン〜第n表示ラインに対応している。各表示ラインと列電極D1〜Dmとの各交叉部、つまり図1中の一点鎖線にて囲まれた単位発光領域には画素を担う画素セルPCが形成されている。
In the display electrode forming portion DPE, strip-like column electrodes (address electrodes) D 1 to D m extending in the column direction (vertical direction) of the display screen are formed. Further, in the display electrode forming portion DPE, strip-like row electrodes X 1 to X n and row electrodes Y 1 to Y n respectively extending in the row direction (left and right direction) of the display screen are respectively shown in FIG. , XY are arranged alternately and in numerical order. Each pair of adjacent row electrodes, that is, each of the row electrode pair (X 1 , Y 1 ) to the row electrode pair (X n , Y n ) is a first display line to an nth display in the
図2〜図4は、表示電極形成部DPEの構造の一部を抜粋して示す図である。 2 to 4 are diagrams showing a part of the structure of the display electrode forming portion DPE.
なお、図2は、PDP50の表示面側から眺めた平面図である。また、図3は図2に示されるV−V線から眺めた断面図であり、図4は図2に示されるW−W線から眺めた断面図である。
FIG. 2 is a plan view of the
図2に示すように、行電極Yは、表示画面の行方向(左右方向)に伸長するバス電極Yb(行電極Yの本体部)と、バス電極Ybに接続された複数の透明電極Yaとから構成される。透明電極YaはITO等の透明導電膜からなり、バス電極Yb上における各列電極Dに対応した位置に夫々配置されている。透明電極Yaは、バス電極Ybとは直交する方向に伸長しており、その一端及び他端が夫々図2に示す如く幅広な形状になっている。すなわち、透明電極Yaは、行電極Yの本体部から突起した突起電極と捉えることができる。また、行電極Xは、表示画面の行方向(左右方向)に伸長するバス電極Xb(行電極Xの本体部)と、バス電極Xbに接続された複数の透明電極Xaとから構成される。バス電極Xbは例えば黒色の金属膜からなる。透明電極XaはITO等の透明導電膜からなり、バス電極Xb上における各列電極Dに対応した位置に夫々配置されている。透明電極Xaは、バス電極Xbとは直交する方向に伸長しており、その一端が図2に示す如く幅広な形状になっている。すなわち、透明電極Xaは、行電極Xの本体部から突起した突起電極と捉えることができる。上記透明電極Xa及びYa各々の幅広部が、図2に示す如く互いに所定長の放電ギャップgを介して対向して配置されている。つまり、対を為す行電極X及びY各々の本体部から突起した突起電極としての透明電極Xa及びYaが互いに放電ギャップgを介して対向して配置されているのである。なお、上記バス電極Yb及びXbは夫々、図3に示す如き黒色の遮光導電層BEと主導電層MEとから構成される。 As shown in FIG. 2, the row electrode Y includes a bus electrode Yb (a main body portion of the row electrode Y) extending in the row direction (left-right direction) of the display screen, and a plurality of transparent electrodes Ya connected to the bus electrode Yb. Consists of The transparent electrode Ya is made of a transparent conductive film such as ITO, and is disposed at a position corresponding to each column electrode D on the bus electrode Yb. The transparent electrode Ya extends in a direction orthogonal to the bus electrode Yb, and has one end and the other end that are wide as shown in FIG. That is, the transparent electrode Ya can be regarded as a protruding electrode protruding from the main body of the row electrode Y. The row electrode X includes a bus electrode Xb (a main body portion of the row electrode X) extending in the row direction (left-right direction) of the display screen and a plurality of transparent electrodes Xa connected to the bus electrode Xb. The bus electrode Xb is made of, for example, a black metal film. The transparent electrode Xa is made of a transparent conductive film such as ITO, and is disposed at a position corresponding to each column electrode D on the bus electrode Xb. The transparent electrode Xa extends in a direction perpendicular to the bus electrode Xb, and one end thereof has a wide shape as shown in FIG. That is, the transparent electrode Xa can be regarded as a protruding electrode protruding from the main body of the row electrode X. As shown in FIG. 2, the wide portions of the transparent electrodes Xa and Ya are arranged opposite to each other with a discharge gap g having a predetermined length. That is, the transparent electrodes Xa and Ya as protruding electrodes protruding from the main body portions of the paired row electrodes X and Y are arranged to face each other via the discharge gap g. The bus electrodes Yb and Xb are each composed of a black light-shielding conductive layer BE and a main conductive layer ME as shown in FIG.
上記透明電極Ya及びバス電極Ybからなる行電極Yと、透明電極Xa及びバス電極Xbからなる行電極Xは、図3に示す如く、PDP50の表示面を担う前面透明基板10の内側の面に形成されている。更に、これら行電極X及びYを被覆すべく、前面透明基板10の裏面には誘電体層11が形成されている。選択セルC2(後述する)各々に対向する前面透明基板側には黒色又は暗色層SHDが形成されている。誘電体層11の表面における選択セルC2各々に対応した位置には、誘電体層11から背面側に向かって突出した誘電体層嵩上げ部12が形成されている。なお、誘電体層嵩上げ部12は、PDP50の表示面側から眺めた場合には図2の2点鎖線にて示される領域に形成されている。誘電体層嵩上げ部12の表面及び誘電体層嵩上げ部12が形成されていない誘電体層11の表面は、MgO(酸化マグネシウム)からなる保護層MGによって被覆されている。前面透明基板10に対して平行配置された背面基板13上には、夫々バス電極Xb及びYbと直交する方向に伸長している複数の列電極Dが互いに所定の間隙を開けて平行に配列されている。背面基板13には、列電極Dを被覆する白色の列電極保護層(誘電体層)14が形成されている。列電極保護層14上には、第1横壁15A、第2横壁15B及び縦壁15Cからなる隔壁15が形成されている。第1横壁15Aは、バス電極Ybと対向した列電極保護層14上の位置において表示面の行方向(左右方向)に伸長して形成されている。第2横壁15Bは、バス電極Xbと対向した列電極保護層14上の位置において表示面の行方向(左右方向)に伸長して形成されている。縦壁15Cは、バス電極Xb(Yb)上において等間隙に配置された透明電極Xa(Ya)各々の間の位置において夫々、バス電極Xb(Yb)とは直交する方向に伸長して形成されている。
The row electrode Y composed of the transparent electrode Ya and the bus electrode Yb and the row electrode X composed of the transparent electrode Xa and the bus electrode Xb are arranged on the inner surface of the front
第1横壁15A、第2横壁15B及び縦壁15C各々の高さは図3及び図4に示すように、誘電体層11の表面に到達するほど高くはない。従って、図3に示す如く第2横壁15Bと誘電体層嵩上げ部12との間には、放電ガスの流通が可能な隙間rが存在する。ところが、誘電体層11の表面上において第1横壁15Aに対向した部分には図3に示す如く誘電体層嵩上げ部12が設けられている。これら第1横壁15A及び誘電体層嵩上げ部12によって放電ガスの流通が遮断されている。
The heights of the first
上記第1横壁15A及び縦壁15Cによって囲まれた領域(図2中の一点鎖線にて囲まれた領域)が画素を担う画素セルPCとなる。なお、かかる画素セルPCは、図2及び図3に示す如く、第2横壁15Bによって表示セルC1及び選択セルC2に区分けされている。
A region surrounded by the first
列電極保護層14上における選択セルC2に対応した領域(縦壁15C、第1横壁15A及び第2横壁15B各々の側面を含む)には2次電子放出材料層30が形成されている。2次電子放出材料層30は、仕事関数が低い(例えば4.2eV以下)、いわゆる2次電子放出係数の高い高γ材料からなる層である。2次電子放出材料層30として用いる材料としては、例えばMgO,CaO,SrO,BaO等のアルカリ土類金属酸化物、Cs2O等のアルカリ金属酸化物、CaF2,MgF2等のフッ化物、TiO2,Y2O3、あるいは、結晶欠陥や不純物ドープにより2次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。
A secondary electron
一方、列電極保護層14上における表示セルC1に対応した領域(縦壁15C、第1横壁15A及び第2横壁15B各々の側面を含む)には、図3に示す如く蛍光体層16が形成されている。蛍光体層16としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の3系統があり、各画素セルPC毎にその割り当てが決まっている。
On the other hand, in the region corresponding to the display cell C1 on the column electrode protective layer 14 (including the side surfaces of the
上記2次電子放出材料層30及び蛍光体層16と、誘電体層11との間には放電ガスが封入された放電空間が存在する。
A discharge space filled with a discharge gas exists between the secondary electron
このように、表示セルC1は、表示ラインを担う一対の行電極X及びYと、蛍光体層16とを含む。一方、選択セルC2は、上記表示ラインを担う一対の行電極の内の行電極Yと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Xと、2次電子放出材料層30とを含む。なお、表示セルC1内では、図2に示すように、行電極Xの透明電極Xaの一端に形成されている幅広部と、行電極Yの透明電極Yaの一端に形成されている幅広部とが放電ギャップgを介して互いに対向して配置されている。一方、選択セルC2内においては、この透明電極Yaの他端に形成されている幅広部が含まれるが、透明電極Xは含まれていない。また、図3に示すように、表示面の上下方向(図3では左右方向)において互いに隣接する画素セルPC各々の放電空間は、第1横壁15A、誘電体層嵩上げ部12及び保護層MGによって遮断されている。一方、同一の画素セルPCに属する表示セルC1及び選択セルC2各々の放電空間は、図3に示す如き隙間rにて連通している。また、表示面の左右方向において互いに隣接する選択セルC2各々の放電空間は、誘電体層嵩上げ部12及び第1横壁15Aによって遮断されているが、表示面の左右方向において互いに隣接する表示セルC1各々の放電空間は互いに連通している。このように、画素セルPCの各々は、互いにその放電空間が連通している表示セルC1及び選択セルC2から構成されている。
Thus, the display cell C1 includes the pair of row electrodes X and Y that bear the display line, and the
駆動制御回路54は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば8ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位6ビット分を表示データ、残りの下位2ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位2ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に8ビットよりも少ない6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を1画素単位とし、この1画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記1画素単位で眺めた場合には、上記ディザ加算画素データの上位4ビット分だけでも8ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路54は、当該ディザ加算画素データの上位4ビット分を多階調化画素データPDSとし、これを図5に示す如きデータ変換テーブルに従って第1〜第15ビットからなる15ビットの画素駆動データGDに変換する。従って、8ビットで256階調を表現し得る画素データは、図5に示すように、全部で16パターンからなる15ビットの画素駆動データGDに変換される。次に、駆動制御回路54は、1画面分の画素駆動データGD1、1〜GDn、m毎に、これら画素駆動データGD1、1〜GDn、m各々を同一ビット桁同士にて分離することにより、
DB1:画素駆動データGD1、1〜GDn、m各々の第1ビット目
DB2:画素駆動データGD1、1〜GDn、m各々の第2ビット目
DB3:画素駆動データGD1、1〜GDn、m各々の第3ビット目
DB4:画素駆動データGD1、1〜GDn、m各々の第4ビット目
DB5:画素駆動データGD1、1〜GDn、m各々の第5ビット目
DB6:画素駆動データGD1、1〜GDn、m各々の第6ビット目
DB7:画素駆動データGD1、1〜GDn、m各々の第7ビット目
DB8:画素駆動データGD1、1〜GDn、m各々の第8ビット目
DB9:画素駆動データGD1、1〜GDn、m各々の第9ビット目
DB10:画素駆動データGD1、1〜GDn、m各々の第10ビット目
DB11:画素駆動データGD1、1〜GDn、m各々の第11ビット目
DB12:画素駆動データGD1、1〜GDn、m各々の第12ビット目
DB13:画素駆動データGD1、1〜GDn、m各々の第13ビット目
DB14:画素駆動データGD1、1〜GDn、m各々の第14ビット目
DB15:画素駆動データGD1、1〜GDn、m各々の第15ビット目
の如き画素駆動データビット群DB1〜DB15を得る。
First, the
DB1: pixel drive data GD1, 1 to GD n, the first bit of the m each
DB2: the pixel drive data GD1, 1 ~GD n, the second bit of the m each
DB3: pixel drive data GD1, 1 ~GD n, third bit of m each
DB4: pixel drive data GD1, 1 ~GD n, fourth bit of the m each
DB 5: pixel drive data GD1, 1 ~GD n, the fifth bit of the m each
DB 6: pixel driving data GD1, 1 ~GD n, sixth bit of the m each
DB7: pixel drive data GD1, 1 ~GD n, seventh bit of m each
DB8: pixel drive data GD1, 1 ~GD n, eighth bit of the m each
DB9: pixel drive data GD1, 1 ~GD n, 9th bit of m each
DB 10: pixel drive data GD1, 1 ~GD n, 10th bit of m each
DB 11: pixel drive data GD1, 1 ~GD n, 11th bit of m each
DB 12: pixel drive data GD1, 1 ~GD n, 12th bit of m each
DB 13: pixel drive data GD1, 1 ~GD n, the 13th bit of m each
DB 14: pixel drive data GD1, 1 ~GD n, 14th bit of m each
DB 15: obtaining pixel drive data GD1, 1 ~GD n, the 15th bit such pixel drive data bit groups of m each DB1~DB15.
なお、画素駆動データビット群DB1〜DB15各々は、後述するサブフィールドSF1〜SF15各々に対応したものである。駆動制御回路54は、サブフィールドSF1〜SF15毎に、そのサブフィールドに対応した画素駆動データビット群DBを1表示ライン分(m個)ずつ列電極ドライバ55に供給する。
Note that each of the pixel drive data bit groups DB1 to DB15 corresponds to each of subfields SF1 to SF15 described later. The
更に、駆動制御回路54は、図6に示す如き発光駆動シーケンスに従ってPDP50を駆動制御すべき各種駆動制御信号を、列電極ドライバ55、第1行電極ドライバ510及び第2行電極ドライバ520各々に供給する。
Further, the
ここで、図6に示す発光駆動シーケンスは、映像信号における各単位表示期間(1フィールド又は1フレーム表示期間)内において、15個のサブフィールドSF1〜SF15毎に以下の如き駆動を実施させるものである。 Here, the light emission driving sequence shown in FIG. 6 causes the following driving to be performed for each of the 15 subfields SF1 to SF15 within each unit display period (one field or one frame display period) in the video signal. is there.
図6において、先頭のサブフィールドSF1では、一斉リセット行程R、選択書込アドレス行程WW及びサスティン行程Iを順に実行する。サブフィールドSF2では、リセット行程RO、サスティン行程IP1、選択消去アドレス行程WOR、リセット行程RE、サスティン行程IP2、選択消去アドレス行程WER、及びサスティン行程Iを順に実行する。サブフィールドSF3〜SF15各々では、リセット行程RO、サスティン行程IP1、選択消去アドレス行程WOR、サスティン行程I、リセット行程RE、サスティン行程IP2、選択消去アドレス行程WER、及びサスティン行程Iを順に実行する。 In FIG. 6, in the first subfield SF1, the simultaneous reset process R, the selective write address process WW, and the sustain process I are executed in order. In the subfield SF2, the reset process R O , the sustain process I P1 , the selective erase address process W OR , the reset process R E , the sustain process I P2 , the selective erase address process W ER , and the sustain process I are executed in order. In each of the subfields SF3 to SF15, the reset process R O , the sustain process I P1 , the selective erase address process W OR , the sustain process I, the reset process R E , the sustain process I P2 , the selective erase address process W ER , and the sustain process I Are executed in order.
図7は、図6に示す発光駆動シーケンスに従って、列電極ドライバ55、第1行電極ドライバ510、及び第2行電極ドライバ520各々が列電極D、行電極X及びYに印加する各種駆動パルスを示す図である。なお、図7は、図6に示すサブフィールドSF1〜SF15の内の、先頭のサブフィールドSF1と、それに続くサブフィールドSF2及びSF3での動作のみを抜粋して示すものである。
7 shows various drive pulses applied to the column electrode D, the row electrodes X and Y by the
先ず、サブフィールドSF1の一斉リセット行程Rでは、第1行電極ドライバ510が、後述するサスティンパルスに比して立ち上がり区間での電位推移が緩やかなパルス波形を有する正極性のリセットパルスRPを発生し、これを偶数番目の行電極X2,X4,・・・・,Xn-2及びXn、並びに奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1各々に印加する。更に、サブフィールドSF1の一斉リセット行程Rでは、第2行電極ドライバ520が、同様のリセットパルスRPを発生し、これを奇数番目の行電極X1,X3,X5,・・・・,Xn-3及びXn-1、並びに偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に印加する。
First, in the simultaneous reset process R of the subfield SF1, the first
このように、一斉リセット行程Rでは、図7に示す如き立ち上がり時の電位推移が緩やかな波形を有する正極性のリセットパルスRPがPDP50の全ての行電極X及びYに同時に印加される。かかるリセットパルスRPの印加に応じて、全ての画素セルPCの選択セルC2内の行電極Y及び列電極Dにおいて微弱なリセット放電が生起される。かかるリセット放電終息後、選択セルC2内の列電極D上には正極性の電荷が形成され、行電極Y上には負極性の電荷が形成される。また、表示セルC1内の行電極Y上には負極性の壁電荷が形成され、行電極X上にも負極性の壁電荷が形成される。すなわち、一斉リセット行程Rの実行により、全ての画素セルPCは、その表示セルC1内の行電極X及びYに互いに同一極性の電荷が形成された状態である、消灯モードに初期化される。
In this way, in the simultaneous reset process R, the positive reset pulse RP having a waveform with a slow potential transition at the time of rising as shown in FIG. 7 is simultaneously applied to all the row electrodes X and Y of the
次に、サブフィールドSF1の選択書込アドレス行程WWでは、第1行電極ドライバ510が、図7に示す如き、正極性のピーク電位V1を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスBP+(走査ベース電位)を発生し、これを偶数番目の行電極X2,X4,・・・・,Xn-2及びXn、並びに奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1各々に印加する。更に、この間、第1行電極ドライバ510は、走査ベースパルスBP+のピーク電位V1に正極性の所定電位を重畳させた図7に示す如き走査パルスSP(走査電位)を発生して、奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1各々に順次、択一的に印加して行く。
Next, in the selective write address process W W of the subfield SF1, the first
また、サブフィールドSF1の選択書込アドレス行程WWでは、第2行電極ドライバ520が、図7に示す如き正極性のピーク電位V1を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスBP+を発生し、これを奇数番目の行電極X1,X3,X5,・・・・,Xn-3及びXn-1、並びに偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に印加する。更に、この間、第2行電極ドライバ520は、走査ベースパルスBP+のピーク電位V1に正極性の所定電位を重畳させた図7に示す如き走査パルスSPを発生して、偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に順次、択一的に印加して行く。
Further, in the selective write address process W W of the sub-field SF1, a second
この間、列電極ドライバ55は、サブフィールドSF1に対応した画素駆動データビット群DB1における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDP(DP1〜DPn)に変換する。例えば、列電極ドライバ55は、画素セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスDPに変換する一方、画素セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットに対してはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、かかる画素データパルスDPを上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。この印加では奇数行についての画素データパルスDP1〜DPn-1を順次印加した後、偶数行についての画素データパルスDP2〜DPnを順次印加することが行われる。この際、上記走査パルスSPと同時に、点灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された画素セルPCの選択セルC2内の列電極D及び行電極Y間に選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルPCの選択セルC2内の列電極D上には正極性の壁電荷が形成され、行電極Y上には負極性の壁電荷が形成される。また、表示セルC1内の行電極Y上には負極性の壁電荷が形成され、行電極X上にも負極性の壁電荷が形成される。一方、消灯モードに設定されるべき画素セルPCには低電圧(0ボルト)の画素データパルスDPが印加されないので、上記の如き選択書込アドレス放電は生じない。
During this time, the
上記選択書込アドレス行程WWにおいて、行電極Y1〜Ynに対する走査パルスSPの印加が全て終了したら、走査ベースパルスBP+によって行電極X及びYに印加されている電位は、ピーク電位V1から徐々に低下して0ボルトに到る。 In the selective write address stage W W, When the row electrodes Y 1 to Y n of the scan pulse SP to the applied is completed, the potential applied to the row electrodes X and Y by the scanning base pulse BP + is the peak potential V1 Gradually decreases to 0 volts.
更に、第1行電極ドライバ510は、図7に示す如き、0ボルトの状態から緩やかに負極生のピーク電位−Veに到る波形を有する壁電荷調整パルスCPを生成し、これを偶数番目の行電極X2,X4,・・・・,Xn-2及びXn、並びに奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1各々に印加する。また、この間、第2行電極ドライバ520も上記壁電荷調整パルスCPを生成し、これを奇数番目の行電極X1,X3,X5,・・・・,Xn-3及びXn-1、並びに偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に印加する。
Further, as shown in FIG. 7, the first
このように、走査ベースパルスBP+の印加終了直後に、負極生のピーク電位−Veを有する壁電荷調整パルスCPが全ての行電極X及びYに印加されるのである。壁電荷調整パルスCPの印加に応じて、各画素セルPCの選択セルC2内において壁電荷の量を減らす為の微弱な消去放電が生起される。消去放電により、上記選択書込アドレス放電によって選択セルC2内に形成された電荷の内で余剰分の電荷が消去される。すなわち、後述する一斉書込パルスAPの印加に応じた書込放電を確実に生起させる為に、その直前の段階において選択セルC2内に残留する壁電荷の一部(所定量分だけ)消去するという、壁電荷量の調整を行うのである。尚、走査ベースパルスBP+の立ち下がり区間、及び上記壁電荷調整パルスCPが印加されている間に亘り、列電極ドライバ55は、図7に示す如き正極性の一定電位を全ての列電極Dに印加する。
In this way, immediately after the application of the scan base pulse BP + is completed, the wall charge adjustment pulse CP having the negative peak potential −Ve is applied to all the row electrodes X and Y. In response to the application of the wall charge adjustment pulse CP, a weak erasure discharge is generated in the selected cell C2 of each pixel cell PC to reduce the amount of wall charge. Due to the erasing discharge, surplus charges among the charges formed in the selected cell C2 by the selective write address discharge are erased. That is, in order to surely cause a write discharge in response to the application of a simultaneous write pulse AP, which will be described later, a part (by a predetermined amount) of wall charges remaining in the selected cell C2 at the immediately preceding stage is erased. That is, the wall charge amount is adjusted. Note that the
壁電荷調整パルスCPの印加後、第1行電極ドライバ510は、図7に示す如き負極性のピーク電位を有する一斉書込パルスAPを発生して、これを奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1各々に同時に印加する。ここで,第1行電極ドライバ510による上記一斉書込パルスAPの印加動作が終了したら、引き続き第2行電極ドライバ520が、図7に示す如き負極性のピーク電位を有する一斉書込パルスAPを発生して、これを偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に同時に印加する。なお、走査ベースパルスBP+の電位がピーク電位V1の状態から低下を開始した時点から、第2行電極ドライバ520による一斉書込パルスAPの印加動作が終了するまでの間に亘り、列電極ドライバ55は、図7に示す如き正極性の一定電位を全ての列電極Dに印加する。
After the application of the wall charge adjustment pulse CP, the first
この際、上記一斉書込パルスAPの印加に応じて、画素セルPC各々の内で上記選択書込アドレス放電が生起された画素セルPCの選択セルC2内の行電極Y及び列電極D間において書込放電が生起される。つまり、先ず、奇数番目の表示ライン各々に属する画素セルPC各々の選択セルC2内において上述した如き書込放電が一斉に生起され、その後、偶数表示ライン各々に属する画素セルPC各々の選択セルC2内において書込放電が一斉に生起される。更に、その書込放電が各画素セルPC内の間隙rを介して表示セルC1内に拡張し、この表示セルC1内の行電極Y上には正極性の電荷が形成される。つまり、画素セルPCは、表示セルC1内の行電極X及びY各々に互いに異なる極性の電荷が形成された状態である、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルPCの表示セルC1内では、上述した如き書込放電は生起されないので、行電極X及びY各々に同一極性(負極性)の電荷が形成された状態、つまり消灯モードの状態が維持される。 At this time, between the row electrode Y and the column electrode D in the selected cell C2 of the pixel cell PC in which the selective write address discharge is generated in each pixel cell PC in response to the application of the simultaneous write pulse AP. Write discharge is generated. That is, first, the write discharge as described above is simultaneously generated in the selected cells C2 of the pixel cells PC belonging to the odd display lines, and then the selected cells C2 of the pixel cells PC belonging to the even display lines are selected. The write discharge is generated all at once. Further, the write discharge expands into the display cell C1 through the gap r in each pixel cell PC, and a positive charge is formed on the row electrode Y in the display cell C1. That is, the pixel cell PC is set to the lighting mode in which charges having different polarities are formed on the row electrodes X and Y in the display cell C1. On the other hand, in the display cell C1 of the pixel cell PC in which the selective write address discharge has not been generated, the write discharge as described above is not generated, so that charges having the same polarity (negative polarity) are formed in the row electrodes X and Y, respectively. In other words, the light-off mode is maintained.
すなわち、選択書込アドレス行程WWによれば、上記一斉リセット行程Rにて消灯モードに初期化された画素セルPCは、画素データに応じて選択的に点灯モードに遷移する。なお、第1行電極ドライバ510は、一斉書込パルスAPを奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1に印加している間に選択セルC2内の行電極X及びY間に流れる無効電流を防止すべく、この一斉書込パルスAPと同一極性の電位を有するパルスを、一斉書込パルスAPと同一タイミングにて偶数番目の行電極X2,X4,・・・・,Xn-2及びXn各々に同時に印加する。
That is, according to the selective write address stage W W, the simultaneous reset process R pixel cells PC are initialized to off-mode in selectively shifts to the lighting mode depending on the pixel data. The first
ここで、サブフィールドSF1のサスティン行程Iでは、第2行電極ドライバ520が、上述した如き偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に印加した一斉書込パルスAPと同一タイミングにて、奇数番目の行電極X1,X3,・・・・,Xn-3及びXn-1各々に図7に示す如き負極性のサスティンパルスIPXを同時に印加する。そのサスティンパルスIPXの印加に応じて、奇数表示ラインに属する画素セルPC各々の内で、点灯モードの状態にある画素セルPCの表示セルC1内の行電極X及びY間においてサスティン放電が生起される。サスティン放電に伴い蛍光体層16から照射される光が前面透明基板10を介して外部に照射される。
Here, in the sustain step I of the subfield SF1, the second
次に、サブフィールドSF2〜SF15各々のリセット行程ROでは、第1行電極ドライバ510が、図7に示す如き、前縁部における電位が時間経過に比例して上昇して正極性のピーク電位に到る鋸歯状の波形を有するリセットパルスCRPを、奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3,Yn-1,並びに偶数番目の行電極X2,X4,・・・・,Xn-2及びXn各々に同時に印加する。リセットパルスCRPの印加に応じて、奇数表示ライン各々に属する全ての画素セルPCの選択セルC2内の行電極Y及び列電極Dにおいて微弱なリセット放電が生起され、この選択セルC2内には所望量の壁電荷が再形成される。
Next, in the reset stroke R O of each of the subfields SF2 to SF15, the first
上記リセット行程ROの直後のサスティン行程IP1では、第1行電極ドライバ510が、負極性のサスティンパルスIPYを奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3,Yn-1に、負極性のサスティンパルスIPXを偶数番目の行電極X2,X4,・・・・,Xn-2及びXnに同時に印加する。サスティンパルスIPYが行電極Y1,Y3,Y5,・・・・,Yn-3,Yn-1に、サスティンパルスIPXが行電極X2,X4,・・・・,Xn-2及びXn各々に印加されている間に亘り、列電極ドライバ55は、図7に示す如き正極性の一定電位を全ての列電極Dに印加する。そのサスティンパルスIPY又はIPXの印加に応じて、点灯モードの状態に設定されている画素セルPCの表示セルC1内の行電極X及びY間においてサスティン放電が生起される。そのサスティン放電によって蛍光体層16から照射される光が前面透明基板10を介して外部に照射される。更に、サスティンパルスIPY又はIPXの印加に応じて、奇数表示ラインに属する全ての画素セルPCの選択セルC2内では、壁電荷の量を減らす為の微弱な消去放電が生起される。消去放電により、上記リセット行程ROによって選択セルC2内に形成された電荷の内で余剰分となる一部の電荷が消去される。すなわち、後述する選択消去アドレス行程WORにおいて選択消去アドレス放電を確実に生起されるべく、その直前の段階で、選択セルC2内に残留している余剰分の電荷を削除するという、壁電荷量の調整を行うのである。
In the sustain process I P1 immediately after the reset process R O , the first
このように、サスティン行程IP1では、点灯モード状態にある画素セルPCの表示セルC1内においてサスティン放電を生起させると共に、選択セルC2内に残留する余剰分の電荷を消去する為の消去放電を選択セルC2内で生起させるのである。 As described above, in the sustain process I P1 , the sustain discharge is generated in the display cell C1 of the pixel cell PC in the lighting mode state, and the erase discharge for erasing the surplus charge remaining in the selected cell C2 is performed. It occurs in the selected cell C2.
そして、次の選択消去アドレス行程WORでは、第1行電極ドライバ510が、図7に示す如き、負極性のピーク電位−V2を有する走査ベースパルスBP-を偶数番目の行電極X2,X4,・・・・,Xn-2及びXn、並びに奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1各々に印加する。更に、この間、第1行電極ドライバ510は、この走査ベースパルスBP-のピーク電位(−V2)に正極性の所定電位を重畳させた図7に示す如き走査パルスSPを、奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3及びYn-1各々に順次、択一的に印加して行く。この間、列電極ドライバ55は、各サブフィールド(SF2〜SF15)に対応した画素駆動データビット群DB(DB2〜DB15)における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、列電極ドライバ55は、画素セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスDPに変換する一方、画素セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットに対してはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、全表示ラインの内で奇数表示ラインに属する画素セルPCに対応した画素データパルスDPを、上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。この際、上記走査パルスSPと同時に、点灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された画素セルPCの選択セルC2内の列電極D及び行電極Y間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルC2内の列電極D上には正極性の電荷、行電極Yには負極性の電荷が形成される。そして、かかる放電が画素セルPC内の間隙rを介して表示セルC1内に拡張し、この表示セルC1内の行電極Y及びXには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルPCは消灯モードから点灯モードに遷移する。一方、奇数表示ラインに属する画素セルPC各々の内で、正極性の高電圧の画素データパルスDPが印加された画素セルPCの選択セルC2内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスDPが印加された画素セルPCは、その直前までの状態(点灯モード又は消灯モード)を維持する。
Then, in the next selective erase address process W OR , the first
このように、上記選択消去アドレス行程WORの実行により、奇数表示ラインに属する画素セルPCの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。 As described above, by executing the selective erase address process WOR , each of the pixel cells PC belonging to the odd display line is set to one of the lighting mode and the non-lighting mode according to the pixel data.
次に、サブフィールドSF2〜SF15各々のリセット行程REでは、第2行電極ドライバ520が、図7に示す如き、前縁部における電位が時間経過に比例して上昇して正極性のピーク電位に到る鋸歯状の波形を有するリセットパルスCRPを、奇数番目の行電極X1,X3,X5,・・・・,Xn-3,Xn-1、並びに偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に同時に印加する。かかるリセットパルスCRPの印加に応じて、偶数表示ライン各々に属する全ての画素セルPCの選択セルC2内の行電極Y及び列電極Dにおいて微弱なリセット放電が生起され、この選択セルC2内には所望量の壁電荷が再形成される。
Next, in the reset process R E of each of the subfields SF2 to SF15, the second
上記リセット行程REの直後のサスティン行程IP2では、第2行電極ドライバ520が、負極性のサスティンパルスIPXを奇数番目の行電極X1,X3,X5,・・・・,Xn-3,Xn-1に、負極性のサスティンパルスIPYを偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYnに同時に印加する。そのサスティンパルスIPXが行電極X1,X3,X5,・・・・,Xn-3,Xn-1に、サスティンパルスIPYが偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に印加されている間に亘り、列電極ドライバ55は、図7に示す如き正極性の一定電位を全ての列電極Dに印加する。かかるサスティンパルスIPX又はIPYの印加に応じて、点灯モードの状態に設定されている画素セルPCの表示セルC1内の行電極X及びY間においてサスティン放電が生起される。かかるサスティン放電によって蛍光体層16から照射される光が前面透明基板10を介して外部に照射される。更に、そのサスティンパルスIPX又はIPYの印加に応じて、偶数表示ラインに属する全ての画素セルPCの選択セルC2内では、壁電荷の量を減らす為の微弱な消去放電が生起される。かかる消去放電により、上記リセット行程REによって選択セルC2内に形成された電荷の内で余剰分となる一部の電荷が消去される。すなわち、後述する選択消去アドレス行程WERにおいて選択消去アドレス放電を確実に生起されるべく、その直前の段階で、選択セルC2内に残留している余剰分の電荷を削除するという、壁電荷量の調整を行うのである。
In the sustain process I P2 immediately after the reset process R E , the second
このように、サスティン行程IP2では、点灯モード状態にある画素セルPCの表示セルC1内においてサスティン放電を生起させると共に、選択セルC2内に残留する余剰分の電荷を消去する為の消去放電を選択セルC2内で生起させるのである。 As described above, in the sustain process I P2 , the sustain discharge is generated in the display cell C1 of the pixel cell PC in the lighting mode state, and the erase discharge for erasing the surplus charge remaining in the selected cell C2 is performed. It occurs in the selected cell C2.
そして、次の選択消去アドレス行程WERでは、第2行電極ドライバ520が、図7に示す如き、負極性のピーク電位−V2を有する走査ベースパルスBP-を偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn、並びに奇数番目の行電極X1,X3,X5,・・・・,Xn-3及びXn-1各々に印加する。更に、この間、第2行電極ドライバ520は、この走査ベースパルスBP-のピーク電位(−V2)に正極性の所定電位を重畳させた図7に示す如き走査パルスSPを、偶数番目の行電極Y2,Y4,・・・・,Yn-2及びYn各々に順次、択一的に印加して行く。この間、列電極ドライバ55は、各サブフィールド(SF2〜SF15)に対応した画素駆動データビット群DB(DB2〜DB15)における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、列電極ドライバ55は、画素セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスDPに変換する一方、画素セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットに対してはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、全表示ラインの内で偶数表示ラインに属する画素セルPCに対応した画素データパルスDPを、上記走査パルスSPの印加タイミングに同期して1表示ライン分(m個)ずつ列電極D1〜Dmに印加して行く。この際、上記走査パルスSPと同時に、点灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された画素セルPCの選択セルC2内の列電極D及び行電極Y間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルC2内の列電極D上には正極性の電荷、行電極Yには負極性の電荷が形成される。そして、かかる放電が画素セルPC内の間隙rを介して表示セルC1内に拡張し、この表示セルC1内の行電極Y及びXには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルPCは消灯モードから点灯モードに遷移する。一方、偶数表示ラインに属する画素セルPC各々の内で、正極性の高電圧の画素データパルスDPが印加された画素セルPCの選択セルC2内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスDPが印加された画素セルPCは、その直前までの状態(点灯モード又は消灯モード)を維持する。
In the next selective erase address process W ER , the second
このように、上記選択消去アドレス行程WERの実行により、偶数表示ラインに属する画素セルPCの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。 As described above, by executing the selective erasure address process W ER , each of the pixel cells PC belonging to the even display line is set to one of the lighting mode and the non-lighting mode according to the pixel data.
サブフィールドSF3以降において上記選択消去アドレス行程WORの終了直後に実施されるサスティン行程Iでは、第2行電極ドライバ520が、負極性のピーク電位を有するサスティンパルスIPXを奇数番目の行電極X1,X3,X5,・・・・,Xn-3,及びXn-1に印加し、同時に負極性のピーク電位を有するサスティンパルスIPYを偶数番目の行電極Y2,Y4,・・・・,Yn-2,及びYn各々に印加する。次に、第1行電極ドライバ510が、負極性のピーク電位を有するサスティンパルスIPYを奇数番目の行電極Y1,Y3,Y5,・・・・,Yn-3,及びYn-1に印加し、同時に負極性のピーク電位を有するサスティンパルスIPXを偶数番目の行電極X2,X4,・・・・,Xn-2,及びXn各々に印加する。このサスティンパルスの印加が交互に繰り返される。サスティンパルスIPY又はIPXの印加に応じて、点灯モードの状態にある画素セルPCの表示セルC1内の行電極X及びY間においてサスティン放電が生起され、このサスティン放電に伴って蛍光体層16から照射される光が前面透明基板10を介して外部に照射される。
In the sustain process in the subfield SF3 and later is carried out immediately after completion of the selective erase address process W OR I, the second
駆動制御回路54は、図6及び図7に示される駆動を、図5に示す如き16通りの画素駆動データGDに基づいて実行する。かかる駆動によると、図5に示すように、輝度レベル0を表現する場合(第1階調)を除き、先ず、先頭のサブフィールドSF1において各画素セルPC内で書込アドレス放電が生起され(二重丸にて示す)、この画素セルPCは点灯モードに設定される。その後、サブフィールドSF2〜SF15各々の内の1のサブフィールドの選択消去アドレス行程WOR(又はWER)のみで選択消去アドレス放電が生起され(黒丸にて示す)、その後、画素セルPCは消灯モードに設定される。つまり、各画素セルPCは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する(白丸にて示す)のである。この際、1フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図5に示す如き第1〜第16階調駆動による16種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した16階調分の中間輝度が表現されるのである。
The
ここで、図1に示されるプラズマディスプレイ装置においては、PDP50の各画素を担う画素セルPCを図2及び図3に示す如き表示セルC1及び選択セルC2にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示セルC1内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に選択セルC2内にて生起させるようにしている。この際、選択セルC2には、上述した如き各種放電に伴って放射される光が前面透明基板10を通過して外部に漏れる量を低減させるべく、図3に示す如き黒色又は暗色層SHD及び遮光導電層BEが設けられている。すなわち、選択セルC2内で生起されたリセット放電及びアドレス放電に伴って放射される光の一部が黒色又は暗色層SHD及び遮光導電層BEによって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。また、選択セルC2内には、その背面基板13側に図3に示す如く2次電子放出材料層30を設けている。2次電子放出材料層30は、その形成面が陰極となる放電時に2次電子を放出するγ特性が良好となるものである。そこで、先頭のサブフィールドSF1の選択書込アドレス行程WWでは、図7に示す如き正極性の走査パルスSPを行電極Yに印加すると同時に、0ボルトの画素データパルスDPを列電極Dに印加することにより、列電極Dを相対的に陰極側にして、アドレス放電を生起させるようにしている。これにより、選択セルC2内に形成されている2次電子放出材料層30が陰極側となるので、この2次電子放出材料層30から効果的に2次電子が放出されるようになり、選択セルC2内においてアドレス放電が確実に生起されるようになる。また、先頭のサブフィールドSF1の一斉リセット行程Rでは、走査パルスSPが印加された行電極Y以外の行電極Yと列電極Dとの間での誤ったアドレス放電を防止すべく、上記アドレス放電と同様に行電極及び列電極間でリセット放電を生起させるようにしている。行電極Yと列電極D間でリセット放電を生起させると、選択セルC2内の列電極Dには正極性の壁電荷、行電極Yには負極性の壁電荷が夫々形成される状態となる。このような壁電荷の形成状態において、正極性の走査パルスSPの印加により選択セルC2内にアドレス放電を生起させるには、この走査パルスSPを高電圧にする必要がある。換言すると、選択セルC2内の列電極Dに正極性の壁電荷、行電極Yに負極性の壁電荷が形成された状態では、列電極D及び行電極Y間に比較的高い電圧が印加されない限り放電は生起されないので、誤放電が防止されるのである。
Here, in the plasma display device shown in FIG. 1, the pixel cell PC which carries each pixel of the
更に、サブフィールドSF2〜SF15各々において選択消去アドレス行程(WOR、WER)を実施するにあたり、その直前の段階で、以下の如き一連の処理を実行するようにしている。 Further, when the selective erasure address process (W OR , W ER ) is performed in each of the subfields SF2 to SF15, a series of processes as described below are executed immediately before that.
すなわち、先ず、リセット行程(RO、RE)において、図7に示す如き正極性のリセットパルスCRPを印加することにより選択セルC2内で微弱なリセット放電を生起させ、時間経過と共に消失してしまった選択セルC2内の壁電荷を再形成させる。次に、サスティン行程(IP1、IP2)において、選択消去アドレス行程(WOR、WER)の直前に印加される最終のサスティンパルスIPX又はIPYによって、表示セルC1内でサスティン放電を生起させると共に壁電荷の量を減らすべき微弱な消去放電を選択セルC2内で生起させる。この際、かかる消去放電により、上記リセット行程(RO、RE)によって選択セルC2内に形成された電荷の内で余剰分となる一部の電荷が消去される。すなわち、選択消去アドレス行程WOR又はWERにて選択消去アドレス放電を確実に生起させるべく、その直前の段階で、選択セルC2内に残留している余剰分の電荷を削除するという、壁電荷量の調整を行うのである。 That is, first, in the reset process (R O , R E ), a weak reset discharge is generated in the selected cell C2 by applying a positive reset pulse CRP as shown in FIG. The wall charges in the selected cell C2 are regenerated. Next, in the sustain process (I P1 , I P2 ), the sustain discharge is performed in the display cell C1 by the last sustain pulse IP X or IP Y applied immediately before the selective erase address process (W OR , W ER ). A weak erasing discharge is generated in the selected cell C2 to be generated and to reduce the amount of wall charges. At this time, due to the erasing discharge, a part of the surplus charge among the charges formed in the selected cell C2 by the reset process (R O , R E ) is erased. That is, in order to surely cause the selective erasure address discharge in the selective erasure address process WOR or WER , the wall charge that deletes the surplus charge remaining in the selected cell C2 at the immediately preceding stage. The amount is adjusted.
よって、かかる駆動によれば、選択セルC2内に残留している電荷が表示セルC1内で生起されるサスティン放電によって干渉を受けても、選択消去アドレス行程(WOR、WER)の直前には、各選択セルC2内には適切な量の壁電荷が再形成される。従って、各サブフィールドの選択消去アドレス行程(WOR、WER)では、各画素セルPCを確実に画素データに応じた状態(点灯セル状態、又は消灯セル状態)に設定することが可能となる。 Therefore, according to such driving, even if the electric charge remaining in the selected cell C2 is interfered by the sustain discharge generated in the display cell C1, it is immediately before the selective erase address process (W OR , W ER ). In each selected cell C2, an appropriate amount of wall charge is reformed. Accordingly, in the selective erasure address process (W OR , W ER ) of each subfield, each pixel cell PC can be reliably set to a state (lit cell state or unlit cell state) according to the pixel data. .
各サブフィールド内においてサスティン行程Iにおいて、従来の駆動方法によって行電極Y,X各々に交互に印加されるサスティンパルスIPY,IPXについては、具体的には図8に示すように、行電極Yに印加されている負極性のサスティンパルスIPYが立ち上がった後、行電極Xに印加される負極性のサスティンパルスIPXが立ち下がる。また、行電極Xに印加されている負極性のサスティンパルスIPXがが立ち上がった後、行電極Yに印加される負極性のサスティンパルスIPYが立ち下がる。サスティン放電は通常、サスティンパルスIPY,IPX各々の立ち下がりが終了した時点で生じる。しかしながら、サスティンパルスIPY,IPX間にデッドタイム(1つのサスティンパルスが終了してから次のサスティンパルスが印加されるまでの休止時間)が生じ、そのデッドタイムの期間に選択セルC2内での行電極Yと列電極Dとの間の誤放電が生じ、その誤放電によって表示セルC1内の壁電荷量が減少し、サスティン放電が続かなくなる。 In the sustain process I within each subfield, the sustain pulses IP Y and IP X applied alternately to the row electrodes Y and X by the conventional driving method are specifically shown in FIG. After the negative sustain pulse IP Y applied to Y rises, the negative sustain pulse IP X applied to the row electrode X falls. Also, after the negative sustain pulse IP X applied to the row electrode X rises, the negative sustain pulse IP Y applied to the row electrode Y falls. The sustain discharge usually occurs when the sustain pulses IP Y and IP X have finished falling. However, a dead time (resting time from the end of one sustain pulse to the application of the next sustain pulse) occurs between the sustain pulses IP Y and IP X , and the dead cell has a dead time in the selected cell C2. An erroneous discharge occurs between the row electrode Y and the column electrode D, and the wall discharge amount in the display cell C1 decreases due to the erroneous discharge, and the sustain discharge does not continue.
図9は、本発明の駆動方法が適用された図1の表示装置における各サブフィールド内のサスティン行程IにおけるサスティンパルスIPY,IPXの印加タイミングを具体的に示している。行電極Yに印加されている負極性のサスティンパルスIPYが立ち上がる前に行電極Xに印加されるべき負極性のサスティンパルスIPXの立ち下げが開始される。すなわち、第1及び第2行電極ドライバ510,520いずれか一方によって行電極Yに印加している負極性のサスティンパルスIPYの立ち上がり開始時点TYよりも若干前の時点TXにおいて、第1及び第2行電極ドライバ510,520の他方によって行電極Xに印加される負極性のサスティンパルスIPXの立ち下がりを開始するように駆動制御回路54はサスティンパルスIPY,IPXの印加タイミングを制御する。よって、行電極Yに印加される負極性のサスティンパルスIPYが立ち上がった後にサスティン放電が表示セルC1内で生じる。また、行電極Xに印加される負極性のサスティンパルスIPXが立ち上がった後にサスティン放電が表示セルC1内で生じる。
FIG. 9 specifically shows application timings of the sustain pulses IP Y and IP X in the sustain process I in each subfield in the display device of FIG. 1 to which the driving method of the present invention is applied. Before the negative sustain pulse IP Y applied to the row electrode Y rises, the fall of the negative sustain pulse IP X to be applied to the row electrode X is started. That is, in the first and second
このように、サスティンパルスIPY,IPX間のデッドタイムがゼロとなるので、従来、デッドタイムの期間に生じた選択セルC2内での行電極Yと列電極Dとの間の誤放電が防止される。よって、誤放電による表示セルC1内の壁電荷量の減少が無くなり、サスティン放電の安定性が確保される。 As described above, since the dead time between the sustain pulses IP Y and IP X becomes zero, conventionally, an erroneous discharge between the row electrode Y and the column electrode D in the selected cell C2 that occurred during the dead time period is caused. Is prevented. Therefore, the wall charge amount in the display cell C1 due to erroneous discharge is eliminated, and the sustain discharge stability is ensured.
また、図1の表示装置における各サブフィールド内のサスティン行程Iにおけるサスティンパルスの印加タイミングとしては、図10に示すように、行電極Yに印加される負極性のサスティンパルスIPYの立ち上がり開始時点TYと、行電極Xに印加する負極性のサスティンパルスIPXの立ち下がり開始時点TXを略一致させるようにしても良い。すなわち、第1及び第2行電極ドライバ510,520のいずれか一方によって行電極Yに印加される負極性のサスティンパルスIPYの立ち上がり期間と、第1及び第2行電極ドライバ510,520の他方によって行電極Xに印加される負極性のサスティンパルスIPXの立ち下がり期間とが略一致するように駆動制御回路54はサスティンパルスIPY,IPXの印加タイミングを制御する。
In addition, as the application timing of the sustain pulse in the sustain process I in each subfield in the display device of FIG. 1, the rising start time of the negative sustain pulse IP Y applied to the row electrode Y is shown in FIG. and TY, may be a fall start time TX the negative sustain pulse IP X to be applied to the row electrodes X so as to substantially coincide. That is, the rising period of the negative sustain pulse IP Y applied to the row electrode Y by one of the first and second
以上のように、本発明によれば、第1行電極と第2行電極とに印加されるサスティンパルス間のデッドタイムがゼロとなるので、そのデッドタイム期間における選択セル内での第1行電極と列電極との間の誤放電が防止される。よって、誤放電による表示セル内の壁電荷量の削減が無くなり、サスティン放電の安定性が確保される。 As described above, according to the present invention, the dead time between the sustain pulses applied to the first row electrode and the second row electrode becomes zero, so the first row in the selected cell in the dead time period. A false discharge between the electrode and the column electrode is prevented. Therefore, the amount of wall charges in the display cell due to erroneous discharge is eliminated, and the sustain discharge stability is ensured.
50 PDP
54 駆動制御回路
55 アドレスドライバ
510 第1行電極ドライバ
520 第2行電極ドライバ
C1 表示セル
C2 選択セル
DPE 表示電極形成部
PC 画素セル
50 PDP
54
Claims (8)
前記入力映像信号における1フィールド表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドで構成し、
前記アドレス期間において、前記行電極対を構成する第1行電極に走査パルスを印加すると共に前記列電極に前記画素データに対応した画素データパルスを印加して前記選択セル内においてアドレス放電を生起せしめ、
前記サスティン期間に前記行電極対を構成する第1行電極及び第2行電極に負極性のサスティンパルスを印加し、
前記第1行電極に印加される負極性のサスティンパルスの立ち上がり開始と同時又は立ち上がり開始前に、前記第2行電極に印加される負極性のサスティンパルスの立ち下がりを開始することを特徴とする表示パネルの駆動方法。 A front substrate and a rear substrate facing each other with a discharge space interposed therebetween, a plurality of row electrode pairs constituting a display line on the inner surface of the front substrate and a dielectric layer covering the row electrode pairs, and the row electrode on the inner surface of the rear substrate A plurality of column electrodes arranged crossing the pair, and at each intersection of the row electrode pair and the column electrode, a light shielding layer is provided on the display cell and the front substrate side, and on the rear substrate side. A display panel that displays an image by driving a display panel in which a unit light emitting region including a selected cell provided with a secondary electron emission layer is formed according to pixel data for each pixel based on an input video signal. A driving method comprising:
One field display period in the input video signal is composed of a plurality of subfields including an address period and a sustain period,
In the address period, a scan pulse is applied to the first row electrode constituting the row electrode pair and a pixel data pulse corresponding to the pixel data is applied to the column electrode to cause an address discharge in the selected cell. ,
Applying a negative sustain pulse to the first and second row electrodes constituting the row electrode pair during the sustain period;
The negative sustain pulse applied to the second row electrode starts falling at the same time as or before the start of the negative sustain pulse applied to the first row electrode. Driving method of display panel.
前記表示セルは前記突出部が放電空間内で第1放電間隙を介して対向する部分を含み、前記選択セルは前記列電極と前記第1行電極の本体部とが放電空間内で第2放電間隙を介して対向する部分を含むことを特徴とする請求項1記載の表示パネルの駆動方法。 The first and second row electrodes constituting the row electrode pair each have a main body portion extending in the row direction and a protrusion portion protruding in the column direction from the main body portion via the first discharge gap for each unit light emitting region. And
The display cell includes a portion in which the protruding portion is opposed in the discharge space via a first discharge gap, and the selected cell has a second discharge in the discharge space between the column electrode and the main body of the first row electrode. The display panel driving method according to claim 1, further comprising a portion opposed to each other through a gap.
前記選択セルの放電空間は隣接する単位発光領域の放電空間と前記隔壁により閉じられており、前記単位発光領域内の表示セルの放電空間と選択セル内の放電空間とは連通していることを特徴とする請求項1記載の表示パネルの駆動方法。 The display panel includes a partition wall including a vertical wall section that divides a discharge space of an adjacent unit light emitting area in a row direction and a horizontal wall section that partitions in a column direction, a discharge space of the display cell in the unit light emitting area, and the A partition wall that partitions the discharge space of the selected cell;
The discharge space of the selected cell is closed by the discharge space of the adjacent unit light emitting region and the partition, and the discharge space of the display cell in the unit light emitting region and the discharge space in the selected cell communicate with each other. The display panel driving method according to claim 1, wherein:
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