JP2007529899A - エッチング特性を改良するためのハードマスクを処理する方法およびシステム。 - Google Patents

エッチング特性を改良するためのハードマスクを処理する方法およびシステム。 Download PDF

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Abstract

【課題】 エッチング特性を改良するためにハードマスクを処理する方法およびシステムを提供することである。
【解決手段】 パターンを膜スタックに転写する間、ハードマスク層、例えば調整可能なエッチング耐性反射防止コーティング（ＴＥＲＡ）は、下地層をエッチングするときに消費され、エッチング性能を低下させ、下地層のダメージの可能性、例えば形態制御性の喪失に繋がる。基板上の構造を準備する方法およびシステムは、薄膜を含む膜スタックを準備することと、薄膜上に形成されたハードマスクと、ハードマスク上に形成された感光材料の層とを有する膜スタックを準備することと；感光材料の層にパターンを形成することと；ハードマスクにパターンを転写することと；感光材料の層を取り除くことと；表面を改質するためにハードマスクの表面層を処理することと；薄膜にパターンを転写することとを含む事が記載される。
【選択図】

Description

本発明は、エッチング特性を改良するためのハードマスクを処理する方法に関し、より詳しくは、ハードマスクの表面層を改質するためにハードマスクを処理する方法に関する。
材料処理手順において、パターンエッチングは、基板の上面上の薄膜へのフォトレジストのような放射線感光性材料のパターン化されたマスクを適用し、エッチングによって下層の薄膜へマスクパターンを転写することを含む。一般に放射線感光性材料をパターニングすることは、基板の上面を放射線感光性材料の薄膜でコーティングすることと、そして、次に、例えば、フォトリソグラフィシステムを使用してレチクル（および、関連した光学部品）を介して放射源に放射線感光性材料の薄膜を曝す（露光する）こととを含む。次に、基剤の現像液または溶媒を使用して、放射線感光性材料の照射を受けた領域の除去がされ（ポジ型フォトレジストの場合）、または非照射領域の除去がされ（ネガ型レジストの場合）、現像プロセスは、実行される。残っている放射線感光性材料は、基板表面にエッチングを行われやすいように、パターン状に下層の基板表面を露出させる。上記の材料処理手順を実行するフォトリソグラフィシステムは、この３０年の間、半導体デバイスパターニングの主力であり、そして、６５ｎｍ若しくはより高分解能に至るまでその役割が続いていくと予想される。
フォトリソグラフィシステムの分解能（ｒ０）は、このシステムを使用して形成されることができるデバイスの最小サイズを決定する。所定のリソグラフィ定数ｋ１を有する場合、分解能は、次の式で与えられる。
Figure 2007529899
ｋは、使用可能な波長であり、ＮＡは、次の式によって与えられる開口数（ｎｕｍｅｒｉｃａｌ ａｐｅｒｔｕｒｅ）である。
Figure 2007529899
角度θｏは、システムの角度半開口（ａｎｇｕｌａｒ ｓｅｍｉ−ａｐｅｒｔｕｒｅ）であり、ｎは、システムと、パターニングされる基板との間の空間を埋めている材料の屈折率である。
従って、現在のリソグラフィの傾向は、よりさらに小さい構造をプリントするために、開口数（ＮＡ）を増加させることを含んでいる。しかしながら、増加するＮＡがより高分解能を可能にするが、感光材料に投射されるイメージの焦点深度は低下し、そして、より薄いマスク層へと至る。感光層の厚さが薄くなると、パターニングされた感光層は、パターンエッチングに対するマスクとしての効果が無くなり、すなわち、大部分の（感光）マスク層は、エッチング中に消費される。エッチング選択比の劇的な改善なしに、単一層マスクは、高解像度リソグラフィに適している必要なリソグラフィおよびエッチング特性を提供することに対して不十分であるようになった。
単一層マスクのさらなる欠点は、限界寸法（ＣＤ）を制御することである。紫外線（ＵＶ）、および深紫外（ＤＵＶ）波長での基板の反射は、薄膜干渉による感光層内の定在波を生じさせることが知られている。この干渉は、感光層内の垂直方向に間隔をおいた光条の露光による感光層の光強度の周期的な変化として、そしてＣＤロスとして、現れる。
次のパターンエッチング転写に対してより厚いマスクを提供するのと同じように、感光層内の定在波の影響を打ち消すために、二層または多層マスクは、底部反射防止コーティング（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ：ＢＡＲＣ）を取り入れて形成されることができる。ＢＡＲＣ層は、薄膜干渉を減少させるように、薄い吸収膜を含み、しかしながら、ＢＡＲＣ層は、スピンオン法堆積技術のため部分的に、劣った厚さ均一性を含むいくつかの限界が、依然として欠点であり得る。
ハードマスクは、また、限界寸法の改良された維持を提供するために用いられる可能性がある。ハードマスクは、単独の感光層より、十分なエッチング選択比を提供するように感光層の下層に提供された気相成長された薄膜であり得る。ハードマスク材料のこのエッチング選択比は、また、より深いエッチングプロセスを可能とすると共に、より高い分解能を可能とするより薄いマスクの使用を許容する。しかしながら、本発明の発明者は、従来のハードマスクの使用が、さらに微細な構造を有する次世代デバイスでこれらの使用を限定するエッチングプロセスに対して、エッチング選択比およびエッチング耐性（ｒｅｓｉｌｉｅｎｃｅ）の限界を呈していることを認識している。
本発明の一態様は、上記の問題のいくつかまたは全てを低減または除去することである。
本発明の別の目的は、エッチング特性を改良するようにハードマスクを処理する方法を提供することである。
本発明の更に別の態様は、有機ケイ酸塩（ｏｒｇａｎｏｓｉｌｉｃａｔｅ）層を処理する方法を提供することである。
本発明のさらにもう１つの態様は、調整可能なエッチング耐性反射防止（ＴＥＲＡ：ｔｕｎａｂｌｅ ｅｔｃｈ ｒｅｓｉｓｔａｎｔ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ）コーティングを処理する方法を提供することである。
本発明のこれらおよび／または他の態様は、薄膜と、この薄膜上に形成されたハードマスクと、このハードマスク上に形成された感光材料の層とを有する膜スタックを準備することと；感光材料の層にパターンを形成することと；ハードマスクにパターンを転写することと；前記感光材料の層を除去することと；表面層を改質するためにハードマスクの表面層を処理することと；パターンを薄膜に転写することと；を含む基板上の構造を準備する方法によって提供されることができる。
さらにもう一つの態様に係る、化学的に変更されたハードマスクは、ハードマスク層と、ハードマスク層の化学的に変更された表面層とを包含する。
さらにもう一つの態様に係る、基板上の薄膜に形態をエッチングするために使用されるハードマスクを処理するプラズマ処理システムは、処理チャンバと；この処理チャンバに組み合わせられ、基板を支持するように構成された基板ホルダと；処理ガスを導入するための手段と；プラズマを形成するための手段と；処理ガスを導入するための手段およびプラズマを形成するための手段に組み合わせられ、ハードマスクの表面層を化学的に変更するようにプラズマを利用するプロセスレシピを実行するように構成されたコントローラと；を包含する。
前述のように、ハードマスクの使用は、リソグラフィ構造を補うために採用され、限界寸法に対する仕様が厳しいアプリケーションにおいて利用されることができる。ハードマスクの１つの種類は、概して有機ケイ酸塩材料として分類されることができ、そのような有機ケイ酸塩材料は、調整可能なエッチング耐性反射防止（ＴＥＲＡ）コーティングである。これらのＴＥＲＡコーティングは、基板の光学的性質を結像感光層と適合させるように膜厚に沿って任意に傾斜付けられることができる調整可能な屈折率および減衰係数を有して作成されることができる。インターナショナルビジネスマシーンズによる米国特許番号６，３１６，１６７号を参照すること。この特許にて説明したように、ＴＥＲＡ膜は、ゲート形成のような基板工程（ＦＥＯＬ：ｆｒｏｎｔ ｅｎｄ ｏｆ ｌｉｎｅ）オペレーションに対するリソグラフィ構造において用いられ、そこにおいて、限界寸法の制御は、非常に重要である。これらのアプリケーションにおいて、ＴＥＲＡコーティングは、６５ｎｍ若しくはそれより微細なデバイスノードでゲートデバイスを形成するためのリソグラフィ構造に対して実質的な改良を提供する。
しかしながら、本発明の発明者は、ＴＥＲＡコーティングのような従来のハードマスク膜が処理ステップの間、ダメージを受け得るということを見いだした。上記の如く、材料処理手順で、このようなリソグラフィ構造を用いるパターンエッチングは、エッチング中に下層のハードマスクにパターンを転写するためのマスクを提供するために、後にパターン化される感光材料例えばフォトレジストの薄膜層の基板上面への塗布（ａｐｐｌｉｃａｔｉｏｎ）を一般に包含する。一旦パターンがハードマスクに転写されると、感光材料の層は、酸素添加されたプラズマを使用して一般的に除去され、ハードマスクに形成されたパターンは、下層の薄膜に転写されることができる。本発明の発明者は、従来のハードマスクがハードマスク材料に固有のエッチング選択比を有し、ハードマスクの与えられた厚さに対してエッチング深さを限定すると認識している。本発明の発明者は、本発明に係るハードマスク材料の処理がハードマスクの改善された特性を提供することを見いだした。
図１Ａ〜図１Ｃは、本発明のハードマスク層処理プロセスが適用され得る従来のエッチングプロセスを示す。図１Ａに示すように、従来のリソグラフィー技術を用いて形成されるパターン２を有する感光層３を含む二層マスク６は、基板５の上部の薄膜４上に形成されるハードマスク層７の上に形成される。図１Ｂに示すように、ハードマスク７は、薄膜４をエッチングするためのマスクとして利用されることができ、そこにおいて、感光層３のマスクパターン２は、薄膜４に対するメインエッチングステップの前に、別個のエッチングステップを使用してハードマスク７に転写される。膜４に対するメインエッチングステップは、図１Ｃに示される。
本発明の一実施態様において、酸素含有ガスを含むプロセスガスは、酸素プラズマを形成するために、プラズマ処理システムに導入される。その後、パターン化された有機ケイ酸塩層のようなハードマスクを有する基板は、ハードマスクの露出された表面層を処理するために酸素プラズマに曝される。代わりの実施形態では、ハードマスクの処理は、基板から感光層を除去する間に実行される。さらにもう１つの代わりの実施形態において、ハードマスクを処理することは、感光層の除去に続いて実行される。本発明の発明者は、このような方法でハードマスクを処理することがハードマスクのエッチング特性を改善するということを見いだしました。
具体的には、処理されたハードマスクは、未処理のハードマスク上の改良されたエッチング選択比を有する酸素で処理され硬化した表面を有する。これによって、与えられたハードマスク厚さに対してより深いエッチングプロセスが実行されることができる。さらに、本発明の処理されたハードマスクは、限界寸法のより高い制御を提供する。この限界寸法改良に関しては、本発明の発明者は、従来の未処理のハードマスクが、与えられたエッチングプロセスを実行するように適切な厚さを提供する場合であっても、パターンエッジでのハードマスクの劣った耐性（ｒｅｓｉｌｉｅｎｃｙ）が、エッチング中にこれらのエッジを崩し、その結果として、デバイス形態の限界寸法の相対的に劣った制御になると認識した。本発明に係るハードマスクを処理することは、半導体プロセスに対してより強いハードマスクのパターンエッジを作成し、それによって限界寸法の制御がより十分にできると考えられる。
別の実施形態において、ここで図２Ａから図２Ｃ、および図３を参照し、膜スタックの形態を準備する方法は、記載されている。図２Ａから図２Ｃは、膜スタック構造に明らかにし、さらに図３は、図２Ａから図２Ｃの膜スタックで実行されるプロセスステップ３１０〜３８０を記載する。図２Ａ、および図３にて図示するように、膜スタック２００は、基板２３０上に準備され、そこにおいて、膜スタック２００は、ステップ３１０で基板２３０上に形成される薄膜２２５と、ステップ３２０で薄膜２２５上に形成されるハードマスク２２０と、ステップ３３０でハードマスク２２０上に形成される感光材料２１０の層とを包含する。薄膜２２５は、単結晶シリコン、ポリシリコン、ドーピングされたシリコン、窒化シリコン、二酸化珪素、低誘電率（ｌｏｗ−ｋ）誘電体などのうちの少なくとも１つを包含することができる。薄膜は、化学気相成長（ＣＶＤ）およびスピンオン法技術の少なくとも１つを使用し堆積することができ、そして、それぞれは、当業者にとって周知である。
ハードマスク２２０は、有機ケイ酸塩層を含むことができる。例えば、ハードマスクは、調整可能なエッチング耐性反射防止（ＴＥＲＡ）コーティングを含むことができる。
ＴＥＲＡコーティングは、構造式Ｒ：Ｃ：Ｈ：Ｘを包含し、そこにおいて、Ｒは、Ｓｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔｉ、およびその組合せからなる群から選択され、Ｘは、存在しないか、またはＯ、Ｎ、Ｓ、およびＦの１つ以上からなる群から選択される。ＴＥＲＡコーティングは、ほぼ１．４０＜ｎ＜２．６０の屈折率およびほぼ０．０１＜ｋ＜０．７８の減衰係数の光学的範囲を示すように製造されることができる。代わりとして、屈折率および減衰係数のうちの少なくとも一方は、ＴＥＲＡコーティングの厚さ方向に沿って、傾斜付けられる（若しくは変化付けされる）ことができる。さらに詳細は、インターナショナルビジネスマシーンズに対し付与された名称「反射防止コーティング、ハードマスク、および組み合わせられた反射防止コーティング／ハードマスクとしての調整可能な気相成長材料およびその製造方法およびそのアプリケーション」の米国特許番号６，３１６，１６７号にて提供され、これらの全体の内容は、それら全体としてここに取り入れられる。さらにまた、２００３年８月２１日に出願された名称「調整可能な光学的性質およびエッチング特性を有する材料を堆積させる方法と装置」の係属中の米国特許出願シリアル番号１０／６４４，９５８号により詳細に記載されているように、ＴＥＲＡコーティングは、ＰＥＣＶＤを使用して形成されることができ、これらの全体の内容は、それら全体としてここに取り入れられる。屈折率のようなＴＥＲＡコーティングの光学的性質は、実質的に単層の下地層または複数の下地層の光学的性質に整合するように選ばれることができる。例えば、非多孔質誘電体膜（ｎｏｎ−ｐｏｒｏｕｓ ｄｉｅｌｅｃｔｒｉｃ ｆｉｌｍｓ）のような下地層は、１．４＜ｎ＜２．６の屈折率を達成することを必要とすることができ、多孔質誘電体膜（ｐｏｒｏｕｓ ｄｉｅｌｅｃｔｒｉｃ ｆｉｌｍｓ）のような下地層は、１．２＜ｎ＜２．６の屈折率を達成することを必要とすることができる。
加えて、例えば、感光材料２１０の層は、フォトレジストを含むことができる。例えば、感光材料２１０の層（または複数の層）は、トラックシステムを使用して形成されることができる。トラックシステムは、２４８ｎｍレジスト、１９３ｎｍレジスト、１５７ｎｍレジスト、ＥＵＶレジスト、（上部／下部）反射防止コーティング（ＴＡＲＣ／ＢＡＲＣ）、およびトップコートを処理するために構成されることができる。例えば、トラックシステムは、東京エレクトロン株式会社（ＴＥＬ）から市販されているＣｌｅａｎ Ｔｒａｃｋ ＡＣＴ８またはＡＣＴ１２レジストコーティングおよび現像システムを含むことができる。フォトレジスト膜を基板上に形成する他のシステムおよび方法は、スピンオン法レジスト技術の当業者にとって周知である。
一旦、感光材料２１０の層が膜スタック２００上に形成されると、それは、ステップ３４０にてマイクロリソグラフィを使用してパターンで型どられることができ、そして、続いて、感光材料の照射を受けた領域（ポジ型フォトレジストの場合）、または非照射領域（ネガ型レジストの場合）は、現像溶媒を用いて除去される。マイクロリソグラフィシステムは、何らかの適切な従来のステッピングリソグラフィシステムまたはスキャンニングリソグラフィシステムを含むことができる。図２Ｂに示すように、パターンは、例えば、ドライプラズマエッチングを使用してステップ３５０にてハードマスク２２０に転写されることができる。ドライプラズマエッチングプロセスは、酸素、弗素、塩素、臭素、水素、およびその組合せからなる群から選択された種の少なくとも１つを含むプラズマ化学を包含することができる。別の形態として、プラズマ化学は、窒素または不活性ガス、例えば希ガス（すなわちヘリウム、ネオン、アルゴン、キセノン、クリプトン、ラドン）を更に含むことができる。さらに代わりとして、プラズマ化学は、ハードマスクのエッチング速度と、感光材料の上部のパターン層のエッチング速度との間の高いエッチング選択比を呈するように選ばれる。さらに代わりとして、プラズマ化学は、ＴＥＲＡコーティングのエッチング速度と、下層の薄膜のエッチング速度との間の高いエッチング選択比を呈するように選ばれる。一旦、パターンがハードマスク２２０に転写されると、パターン化されたハードマスクは、パターンを下層の薄膜に転写するように利用されることができる。
ステップ３６０において、残っている感光材料２１０は、その後、酸素を含有するプラズマを使用して除去される。例えば、酸素を含有するプラズマは、酸素（Ｏ２）を導入することによって形成されることができる。ステップ３７０において、露出されたハードマスクの表面は、ハードマスク２２０の化学的に変更された層２５０を形成するために酸素を含有するプラズマを使用して処理される。１つの実施形態において、感光材料の層は除去され、ハードマスクの表面層は、同時に処理される。代わりとして、ハードマスクの表面層は、感光材料の層の除去に続いて処理される。例えば、上記の通りに、感光材料を除去し、ハードマスクを処理する処理プロセスは、２０℃から４００℃まで基板ホルダ温度範囲で２０〜１４００秒間、酸素を含有するプラズマに層を曝すことを含むことができる。例えば、ほぼ１０００Ａの厚さを有するハードマスクを備えた基板は、感光材料の残っている層を除去するために、２５０℃の基板ホルダ温度で、６０秒間、酸素プラズマに曝されることができ、続いて、１０Ａ（すなわち、部分的に処理された）から１０００Ａ（すなわち、完全処理された）までの範囲の厚さを有する化学的に変更された層を形成するために、２５０℃の基板ホルダ温度で１２０秒間（すなわち２００％の「オーバー処理（ｏｖｅｒ−ｔｒｅａｔｍｅｎｔ）」）の酸素プラズマに曝される。加えて、例えば、もし基板ホルダ温度が低下する（例えば、２５０℃から）ならば、その結果、曝す時間は、よりスローなプロセスに合わせるように増加することができる。加えて、例えば、感光材料は、２０℃〜４００℃の基板ホルダ温度で１０秒〜２００秒間、酸素を含有するプラズマに曝されることができ、ハードマスク層は、２０℃〜４００℃の基板ホルダ温度で１０秒〜１２００秒間、酸素を含有するプラズマに曝されることができる。
その後、ステップ３８０で、ハードマスクのパターンは、例えば、ドライプラズマエッチングを用いて下層の薄膜に転写される。例えば、シリコン膜をエッチングするとき、エッチングガス組成は、一般にＳＦ６、ＨＢｒ、Ｃｌ２などのうちの少なくとも１つを含む。加えて、例えば、酸化シリコン、二酸化珪素などのような酸化物誘電体膜をエッチングするときに、あるいは、カーボンがドープされた酸化シリコン材料のような無機のｌｏｗ−ｋ誘電体膜をエッチングするときに、エッチングガス組成は、一般に、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ３Ｆ６、Ｃ４Ｆ６、ＣＦ４などのうちの少なくとも１つのようなフルオロカーボンベースの化学と、不活性ガス、酸素、および一酸化炭素のうちの少なくとも１つとを含む。加えて、例えば、有機ｌｏｗ−ｋ誘電体膜にエッチングするときに、エッチングガス組成はフルオロカーボンガス、窒素含有ガス、水素含有ガスまたは酸素含有ガスのうちの少なくとも１つを包含する可能性がある。加えて、例えば、有機ｌｏｗ−ｋ誘電体膜をエッチングするときに、エッチングガス組成は、フルオロカーボンガス、窒素含有ガス、水素含有ガス、および酸素含有ガスのうちの少なくとも１つを包含する可能性がある。選択的に誘電体膜、例えば以前に記載されているそれらをエッチングする技術は、誘電体のエッチングプロセスの当業者にとって周知である。
本発明のさらにもう一つの実施形態において、ここで図４Ａ〜図４Ｃを参照して、膜スタックの形態を準備する方法は、記載されている。図４Ａにて図示するように、膜スタック４００は、基板４４０上に準備され、そこにおいて、膜スタック４００は、基板４４０上に形成されたポリシリコン膜４３５と、ポリシリコン膜４３５上に形成されたドーピングされたシリコン膜４３０と、ドーピングされたシリコン膜４３０上に形成された窒化シリコン膜４２５と、窒化シリコン膜４２５上に形成されたハードマスク４２０と、ハードマスク４２０上に形成された感光材料４１０の層とを含む。一旦、パターンが感光材料４１０の層に形成されると、パターンは、ハードマスクに、そして下層の窒化シリコン膜４２５に転写される。その後、感光材料４１０の層は除去され、ハードマスク４２０の表面層は、化学的に変更された層４５０を形成するために処理される。
本発明のハードマスクの処理プロセスに関するエッチングプロセス（複数のエッチングプロセスも含む）、アッシングプロセス、および処理プロセスは、プラズマ処理システムで実行されることができる。プロセスは、同じプラズマ処理システムで、または別個のプラズマ処理システムで実行されることができる。
例えば、図５は、本発明のプロセスを実施するために用いる可能性がある典型的なプラズマ処理システム１を示す。この図に示すように、プラズマ処理システム１は、プラズマ処理チャンバ１０と、プラズマ処理チャンバ１０に組み合わせられた診断システム１２と、診断システム１２およびプラズマ処理チャンバ１０に組み合わせられたコントローラ１４とを包含する。コントローラ１４は、エッチングプロセスと、アッシングプロセスとのうちの少なくともの一方を含むプロセスレシピを実行するように構成される。加えて、コントローラ１４は、正確にプロセスに対する終点を決定するために、診断システム１２から少なくとも１つの終点信号を受けるように、および、少なく１つの終点信号を後で処理するように構成される。図示の実施形態において、図５において記載されるプラズマ処理システム１は、材料を処理するためにプラズマを利用する。プラズマ処理システム１は、エッチングチャンバまたはアッシングチャンバを包含することができる。
図６において記載される実施形態に係る、本発明において使用されるプラズマ処理システム１ａは、プラズマ処理チャンバ１０と、被処理基板２５が固定される基板ホルダ２０と、真空排気システム３０とを包含することができる。基板２５は、例えば、半導体基板、ウェハ、または液晶ディスプレイであり得る。例えばプラズマ処理チャンバ１０は、基板２５の表面に隣接する処理領域１５においてプラズマの生成を容易にするように構成することができる。イオン化可能なガスまたは複数のガスの混合物は、ガス注入システム（例えばガス注入パイプまたはガス注入シャワーヘッド）を介して導入され、そして処理圧力は、調整される。例えば、制御機構（図示せず）は、真空排気システム３０をスロットル調整するように用いることができる。プラズマは、所定の材料処理に特有な材料を生成するように、および／または基板２５の曝された表面から材料の除去を促進するように利用されることができる。プラズマ処理システム１ａは、２００ｍｍ基板、３００ｍｍ基板、またはより大きい基板を処理するように構成されることができる。
基板２５は、例えば、静電クランピングシステムを介して基板ホルダ２０に固定されることができる。さらにまた、基板ホルダ２０は、例えば、基板ホルダ２０から熱を受け、熱を熱交換器システム（図示せず）に移送し、または、加熱するときには、熱交換器システムから熱を移送する再循環クーラント流れを含む冷却システムを更に含むことができる。さらに、例えば、ガスは、基板２５と、基板ホルダ２０との間のガスギャップ熱伝導を改良するように、裏面ガスシステムを介して基板２５の裏面に供給されることができる。上昇された温度または低下された温度で基板の温度制御が必要なときに、このようなシステムは、利用されることができる。例えば、裏面ガスシステムは、２−ゾーンガス分配システムを包含することができ、そこにおいて、ヘリウムガスギャップ圧力は、基板２５のセンターと、エッジとの間で独立して変化させることができる。他の実施の形態において、加熱／冷却部材、例えば抵抗加熱部材、または熱電式ヒータ／冷却器は、プラズマ処理システム１ａ内のプラズマ処理チャンバ１０のチャンバ壁および他のいかなる部品と同様に基板ホルダ２０内にも内在させることができる。
図６に示された実施形態において、基板ホルダ２０は、処理空間１５の処理プラズマに組み合わせられるＲＦ電力を通す電極を含むことができる。例えば、基板ホルダ２０は、基板ホルダ２０にインピーダンスマッチングネットワーク５０を経由してＲＦ発振器４０からＲＦ電力の伝達を介して、ＲＦ電圧で電気的にバイアスをかけられることができる。ＲＦバイアスは、プラズマを形成し、維持するための電子を加熱するのに役に立つことができる。この構成において、システムは、反応性イオンエッチング（ＲＩＥ）リアクタとして動作することができ、そこにおいて、チャンバおよび上部ガス注入電極は、接地面としての機能を果たす。ＲＦバイアスの典型的な周波数は、０．１ＭＨｚから１００ＭＨｚまでの範囲であり得る。プラズマ処理のためのＲＦシステムは、当業者にとって周知である。
代わりとして、ＲＦ電力は、複数の周波数で基板ホルダ電極に印加される。さらにまた、インピーダンスマッチングネットワーク５０は、反射されたパワーを低下させることによって、プラズマ処理チャンバ１０内のプラズマへＲＦ電力の伝送を改良するために役に立つ。マッチングネットワークトポロジ（例えばＬ−タイプ、π−タイプ、Ｔ−タイプなど）および自動制御法は、当業者にとって周知である。
真空ポンプシステム３０は、例えば、１秒あたり５０００リットルまでの（および、より高速な）排気速度と、チャンバ圧力をスロットル制御するためのゲートバルブとが可能なターボ分子真空ポンプ（ＴＭＰ）を含むことができる。ドライプラズマエッチングのために利用される従来のプラズマ処理装置において、１秒あたり１０００〜３０００リットルのＴＭＰは一般に使用される。ＴＭＰは、一般的に５０のｍＴｏｒｒ未満の低圧処理に有効である。高圧処理（すなわち１００ｍＴｏｒｒを超える）に対しては、メカニカルブースターポンプおよびドライ荒引きポンプが用いられることができる。さらにまた、チャンバ圧力をモニタリングのためのデバイス（図示せず）は、プラズマ処理チャンバ１０に組み合わせられることができる。圧力を測定するデバイスは、例えば、ＭＫＳ Ｉｎｓｔｒｕｍｅｎｔｓ社（Ａｎｄｏｖｅｒ、ＭＡ）から市販されているタイプ６２８Ｂ Ｂａｒａｔｒｏｎ絶対キャパシタンスマノメータであり得る。
コントローラ１４は、マイクロプロセッサと、メモリと、プラズマ処理システム１ａにコミュニケートし、入力を起動（ａｃｔｉｖａｔｅ）させるのに十分な制御電圧を生成し、同様にプラズマ処理システム１ａからの出力をモニタすることが可能なデジタルＩ／Ｏポートとを備えている。さらに、コントローラ１４は、ＲＦ発振器４０、インピーダンスマッチングネットワーク５０、ガスインジェクションシステム（図示せず）、真空ポンプシステム３０、診断システム１２、同じく裏面ガス供給システム（図示せず）、基板／基板ホルダ温度計測システム（図示せず）、および／または静電クランピングシステム（図示せず）に、接続されることができ、情報を交換することができる。例えば、メモリーに格納されたプログラムは、エッチングプロセスを、アッシングプロセスを、若しくは処理プロセス、またはそれらいくつかの組み合わせを実行するために、プロセスレシピに従ってプラズマ処理システム１ａの上述したコンポーネントへの入力を起動させるように使用されることができる。コントローラ１４の１つの実施例は、テキサス州オースティンのデル社（Ｄｅｌｌ Ｃｏｒｐｏｒａｔｉｏｎ）から市販されている、ＤＥＬＬ ＰＲＥＣＩＳＩＯＮ ＷＯＲＫＳＴＡＴＩＯＮ ６１０（登録商標）である。
コントローラ１４は、プラズマ処理システム１ａに対して局所的に位置づけられることができ、またそれは、プラズマ処理システム１ａに対して遠く離れて位置づけられることができる。例えば、コントローラ１４は、直接接続、イントラネット、およびインターネットのうちの少なくとも１つを使用してデータをプラズマ処理システム１ａと交換することができる。コントローラ１４は、例えば、顧客サイト（すなわちデバイスメーカーなど）でのイントラネットに、接続させられることができ、または、それは、例えばベンダーサイト（すなわち装置製造業者）でのイントラネットに、接続されることができる。加えて、例えば、コントローラ１４は、インターネットに接続されることができる。さらに、別のコンピュータ（すなわちコントローラ、サーバなど）は、例えば、直接接続、イントラネット、およびインターネットのうちの少なくとも１つを介してデータを交換するように、コントローラ１４にアクセスすることができる。
診断システム１２は、光学診断サブシステム（図示せず）を含むことができる。光学診断サブシステムは、プラズマから放射される光の強度を測定するための、（シリコン）フォトダイオードまたは光電子増倍管（ＰＭＴ）のような検出器を含むことができる。診断システム１２は、狭帯域干渉フィルタのような光学フィルタを更に含むことができる。代わりの実施形態では、診断システム１２は、ラインＣＣＤ（電荷結合デバイス）、ＣＩＤ（電荷注入デバイス）アレイ、および回折格子またはプリズムのような光分散デバイスの少なくとも１つを含むことができる。加えて、診断システム１２は、与えられた波長で光を測定するモノクロメータ（例えば回折格子／検出器システム）または、例えば、米国特許番号５，８８８，３３７に記載されているデバイスのような光スペクトルを測定する分光計（例えば、回転回折格子を有する）を含むことができる。
診断システム１２は、例えばＰｅａｋ Ｓｅｎｓｏｒ ＳｙｓｔｅｍｓまたはＶｅｒｉｔｙ Ｉｎｓｔｒｕｍｅｎｔｓ， Ｉｎｃ．からの高解像度光学発光分光法（Ｏｐｔｉｃａｌ Ｅｍｉｓｓｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＯＥＳ）センサを含むことができる。このようなＯＥＳセンサは、紫外線（ＵＶ）、可視（ＶＩＳ）、および近赤外線（ＮＩＲ）の光スペクトルにまたがる幅広いスペクトルを有する。分解能は、ほぼ１．４オングストロームであり、すなわち、センサは、２４０ナノメートルから１０００ナノメートルまでの５５５０の波長を収集することが可能である。例えば、ＯＥＳセンサは、次に、２０４８ピクセルの線形ＣＣＤアレイと一体化される高感度ミニチュアファイバ光学部品ＵＶ―ＶＩＳ―ＮＩＲ分光計を備えることができる。
分光計は、１本および束ねられた光ファイバを介して伝えられた光を受け、ここで、光ファイバから出力された光は、固定した回折格子を使用してラインＣＣＤアレイ全体に渡り分散される。上で記載されている構成と同様で、光学真空窓を通した光放射は、凸面球面レンズにより光ファイバの入口側端部に集中（ｆｏｃｕｓ）される。与えられたスペクトル域（ＵＶ、ＶＩＳ、およびＮＩＲ）に対して特に調整された各々３つの分光計は、プロセスチャンバに対してセンサを形成する。各々の分光計は、独立Ａ／Ｄコンバータを含んでいる。そして、最後に、センサを使用することによって、全発光スペクトルは、０．１〜１．０秒ごとに記録されることができる。
さらにまた、診断システム１２は、例えばＴｉｍｂｒｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．（２９５３ Ｂｕｎｋｅｒ Ｈｉｌｌ Ｌａｎｅ， Ｓｕｉｔｅ ３０１， Ｓａｎｔａ Ｃｌａｒａ， ＣＡ ９５０５４）によって提供されるシステムのような光学的デジタル形状測定法（ｏｐｔｉｃａｌ ｄｉｇｉｔａｌ ｐｒｏｆｉｌｏｍｅｔｒｙ）を実行するシステムを含むことができる。
図７に示される実施形態において、本発明を実施するために用いる可能性があるプラズマ処理システム１ｂは、例えば、図５または図６の実施形態と類似していることがあり得て、可能性を持ってプラズマ密度を増やし、および／またはプラズマ処理均一性を改善するために、図５および図６に関して記載したそれらのコンポーネントに加えて、静止しているか、または機械的に若しくは電気的に回転しているかのどちらかの磁界システム６０を更に含むことができる。さらに、コントローラ１４は、回転速度および磁界の強さを調整するために、磁界システム６０に接続されることができる。回転磁界の設計および実装は、当業者にとって周知である。
図８に示された実施形態において、本発明を実施するために用いる可能性があるプラズマ処理システム１ｃは、例えば、図５および図６の実施形態と類似していることがあり得て、ＲＦ電力がインピーダンスマッチングネットワーク７４を介してＲＦ発振器７２から接続され得る上部電極７０（ｕｐｐｅｒ ｅｌｅｃｔｒｏｄｅ ７０）を更に含むことができる。上部電極へのＲＦ電力の供給（ａｐｐｌｉｃａｔｉｏｎ ｏｆ ＲＦ ｐｏｗｅｒ）に対する典型的周波数は、０．１ＭＨｚから２００ＭＨｚまでの範囲とすることができる。加えて、下部電極への電力供給（ａｐｐｌｉｃａｔｉｏｎ ｏｆ ｐｏｗｅｒ）に対する典型的周波数は、０．１ＭＨｚから１００ＭＨｚまでの範囲とすることができる。さらに、コントローラ１４は、上部電極７０へのＲＦ電力の供給を制御するために、ＲＦ発振器７２およびインピーダンスマッチングネットワーク７４に接続される。上部電極の設計および実装は、当業者にとって周知である。
図９に示された実施形態において、本発明を実施するために用いる可能性があるプラズマ処理システム１ｄは、例えば、図５および６の実施形態と類似していることがあり得て、ＲＦ電力がインピーダンスマッチングネットワーク８４を通ってＲＦ発振器８２により接続される誘導コイル８０を更に含むことができる。ＲＦ電力は、プラズマ処理領域１５に誘電体窓（図示せず）を介して誘導コイル８０から誘導的に結合される。誘導コイル８０へのＲＦ電力の供給に対する典型的周波数は、１０ＭＨｚから１００ＭＨｚまでの範囲とすることができる。同様に、チャック電極への電源の供給に対する典型的周波数は、０．１ＭＨｚから１００ＭＨｚまでの範囲とすることができる。加えて、スロット付きファラデーシールド（ｓｌｏｔｔｅｄ Ｆａｒａｄａｙ ｓｈｉｅｌｄ）（図示せず）は、誘導コイル８０と、プラズマとの間の容量結合を減らすように使用されることができる。さらに、コントローラ１４は、誘導コイル８０への電力供給を制御するために、ＲＦ発振器８２およびインピーダンスマッチングネットワーク８４に接続される。代わりの実施形態では、誘導コイル８０は、上記記載から、変成器結合型プラズマ（ｔｒａｎｓｆｏｒｍｅｒ ｃｏｕｐｌｅｄ ｐｌａｓｍａ：ＴＣＰ）リアクタにおいては、プラズマ処理領域１５と連通する「スパイラル」コイルまたは「パンケーキ」コイルであり得る。誘導結合型プラズマ（ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ：ＩＣＰ）ソースまたは変成器結合型プラズマ（ＴＣＰ）ソースの設計および実装は、当業者にとって周知である。
代わりとして、プラズマは、電子サイクロトロン共鳴（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ：ＥＣＲ）を使用して形成されることができる。さらに別の実施形態では、プラズマは、ヘリコン波（Ｈｅｌｉｃｏｎ ｗａｖｅ）のラウンチング（ｌａｕｎｃｈｉｎｇ）から形成される。さらに別の実施形態では、プラズマは、伝搬性表面波（ｐｒｏｐａｇａｔｉｎｇ ｓｕｒｆａｃｅ ｗａｖｅ）から形成される。上で記載されている各々のプラズマソースは、当業者にとって周知である。
一般に、感光材料の層を除去する時間は、実験計画法（ＤＯＥ）技術を使用して決定されることができるが、しかしながら、それは、また、終点検出を使用しても決定されることができる。終点検出の１つの可能な方法は、基板から感光材料の層の除去が実質的に完了に近づき、下層の材料膜が現れることにより、プラズマ化学の変化が起こるときを示すプラズマ領域からの一部の放出光スペクトルをモニタすることである。例えば、このような変化を示すスペクトルの一部は、４８２．５ｎｍ（一酸化炭素）の波長を含み、光学発光分光法（ＯＥＳ）を使用して測定されることができる。それらの周波数に対応する放射レベルが指定された閾値（例えば、実質的にゼロに落ちるか、または特定のレベルを上回る増加があるか）を横切るとき、終点は完了されたものと考えられることができる。終点情報を提供する他の波長が、また、使用されることができる。さらにまた、アッシング時間は、オーバーアッシング期間を含むように延長されることができ、そこにおいて、オーバーアッシング期間は、アッシングプロセスの開始時と、終点検出時との間の時間の割合い（すなわち１〜１００％）である。
加えて、化学的にハードマスクの表面層を変更するハードマスクの処理時間は、実験計画法（ＤＯＥ）技術によって、または化学的に変更された表面層の厚さをモニタリングすることによって決定されることができる。上記の通りに、化学的に変更された表面層の厚さは、光学的デジタル形状測定法（ＯＤＰ）を使用して決定されることができる。厚さが指定された閾値（例えば、特定のレベルに、またはより上に増加）を越えた後、処理プロセスの終点は、完了されたものと考えられることができる。さらにまた、処理時間は、オーバー処理の期間を含むように延長されることができ、そこにおいて、オーバー処理期間は、処理プロセスの開始時と、終点検出時との間の時間の割合い（すなわち１〜１０００％）である。
例えば、上記の通りに、感光材料を除去し、ハードマスクを処理する処理プロセスは、２０℃から４００℃までの範囲の基板ホルダ温度で２０〜１４００秒間、酸素を含有するプラズマに層を曝すことを含むことができる。例えば、ほぼ１０００Ａ（オングストローム）の厚さを有するハードマスクを備えた基板は、感光材料の残っている層を除去するために２５０℃の基板ホルダ温度で６０秒間の酸素プラズマに曝されることができ、引き続いて、１０Ａから１０００Ａ（すなわち、完全に酸化する）までの範囲の厚さを有する化学的に変更された層を形成するために２５０℃の基板ホルダ温度で１２０秒の間（すなわち２００％の「オーバー処理」）、酸素プラズマに曝す。加えて、例えば、もし基板ホルダ温度が低下する（例えば、２５０℃から）ならば、その結果、曝す時間は、よりスローなプロセスに合わせるように増加することができる。加えて、例えば、感光材料は、２０℃〜４００℃の基板ホルダ温度で１０秒〜２００秒間、酸素を含有するプラズマに曝されることができ、そしてハードマスク層は、２０℃〜４００℃の基板ホルダ温度で１０秒〜１２００秒間、酸素を含有するプラズマに曝されることができる。
実施形態は、ハードマスク、例えばＴＥＲＡコーティングの処理のために示されたが、他のハードマスク材料は、一般に、有機金属化合物または有機ケイ素化合物を含むことができる。
本発明の特定の典型的な実施形態のみが上で詳述されたが、当業者は、本発明の新規進歩の事項から逸脱することなく、典型的な実施形態において多数の変更態様が可能であることを容易に理解する。したがって、全てのこのような変更態様は、本発明の範囲内に包含されることを目的とする。
薄膜をパターンエッチングするための典型的な手順の別の概略的表現として示す図である。 薄膜をパターンエッチングするための典型的な手順の別の概略的表現として示す図である。 薄膜をパターンエッチングするための典型的な手順の別の概略的表現を示す図である。 本発明の１つの実施形態に係るハードマスクを処理する方法の概略表現を示す図である。 本発明の１つの実施形態に係るハードマスクを処理する方法の概略表現を示す図である。 本発明の１つの実施形態に係るハードマスクを処理する方法の概略表現を示す図である。 本発明の１つの実施形態に係るハードマスクを処理する方法を示す図である。 本発明の他の実施形態に係るハードマスクを処理する方法の概略表現を示す図である。 本発明の他の実施形態に係るハードマスクを処理する方法の概略表現を示す図である。 本発明の他の実施形態に係るハードマスクを処理する方法の概略表現を示す図である。 本発明の１つの実施形態に係るプラズマ処理システムの簡略化された概略図を示す図である。 本発明の他の実施形態に係るプラズマ処理システムの概略図を示す図である。 本発明の他の実施形態に係るプラズマ処理システムの概略図を示す図である。 本発明の他の実施形態に係るプラズマ処理システムの概略図を示す図である。 本発明の他の実施形態に係るプラズマ処理システムの概略図を示す図である。

Claims (28)

  1. 薄膜と、この薄膜上に形成されたハードマスクと、このハードマスク上に形成された感光材料の層とを備えた膜スタックを準備することと；
    前記感光材料の層にパターンを形成することと；
    前記ハードマスクに前記パターンを転写すること；
    前記感光材料の層を除去することと；
    前記ハードマスクの表面層を改質するために前記表面層を処理することと；
    前記パターンを前記薄膜に転写することとを具備する基板上に構造を準備する方法。
  2. 前記準備することは、有機シリコン層および有機金属層のうちの少なくとも一方を含む前記ハードマスクを形成することを有している請求項１の方法。
  3. 前記準備することは、構造式Ｒ：Ｃ：Ｈ：Ｘを有する前記膜スタック内に形成される調整可能な反射防止コーティングを含む前記ハードマスクを形成することを含み、
    前記Ｒは、Ｓｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔｉ、およびその組み合わせからなる群から選択され、
    前記Ｘは、存在しないか、またはＯ、Ｎ、Ｓ、およびＦの１つ以上からなる群から選択される請求項１の方法。
  4. 前記感光材料を前記除去することは、酸素を含有するプラズマに前記感光材料を曝すことを有している請求項１の方法。
  5. 前記ハードマスクの前記表面層を前記処理することは、酸素を含有するプラズマに前記ハードマスク層を曝すことを有している請求項１の方法。
  6. 前記酸素を含有するプラズマに前記ハードマスク層を前記曝すことは、酸素（Ｏ２）の導入から形成されたプラズマに前記ハードマスク層を曝すことを有している請求項４または５の方法。
  7. 前記感光層を前記除去することと、前記ハードマスクの前記表面層を前記処理することとは、同時に実行される請求項１の方法。
  8. 前記感光材料の層を前記除去することの完了についての終点を決定することを、更に具備する請求項１の方法。
  9. 前記ハードマスクの前記表面層を前記処理することの完了についての終点を決定することを更に具備する請求項１の方法。
  10. ハードマスク層と；
    前記ハードマスク層の化学的に変更された表面層とを具備する化学的に変更されたハードマスク。
  11. 前記ハードマスク層は、有機ケイ酸塩層を含んでいる請求項１０の化学的に変更されたハードマスク。
  12. 前記ハードマスク層は、構造式Ｒ：Ｃ：Ｈ：Ｘを有する調整可能な反射防止コーティングを含み、
    前記Ｒは、Ｓｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔｉ、およびそれの組合せからなる群から選択され、
    前記Ｘは、存在しないか、またはＯ、Ｎ、Ｓ、およびＦの１つ以上のからなる群から選択される請求項１０の化学的に変更されたハードマスク。
  13. 前記化学的に変更された表面層は、酸化されたハードマスク表面層を含んでいる請求項１０の化学的に変更されたハードマスク。
  14. 基板上の薄膜に形態をエッチングするために使用されるハードマスクを処理するプラズマ処理システムであって：
    処理チャンバと；
    前記処理チャンバに組み合わせられ、前記基板を支持するように構成された基板ホルダと；
    処理ガスを導入するための手段と；
    プラズマを形成するための手段と；
    前記処理ガスを導入するための前記手段と、前記プラズマを形成するための前記手段とに組み合わせられ、化学的に前記ハードマスクの表面層を変更するように前記プラズマを利用するプロセスレシピを実行するように構成されているコントローラとを含んでいるシステム。
  15. 前記処理ガスは、酸素（Ｏ２）を含んでいる請求項１４のシステム。
  16. エッチングガスを導入するための手段を更に具備する請求項１４のシステム。
  17. アッシングガスを導入するための手段を更に具備する請求項１４のシステム。
  18. 前記処理チャンバと、前記コントローラとに組み合わせられ、化学的に前記ハードマスクの表面層を変更するように前記プラズマを前記利用することの終点を決定するように構成されている診断システムを備えている請求項１４のシステム。
  19. 前記診断システムは、光学的デジタル形状測定法（ＯＤＰ）システムを備えている請求項１８のシステム。
  20. 前記診断システムは、エッチングプロセスと、アッシングプロセスとのうちの少なくとも一方の終点を検出する光学発光分光法（ＯＥＳ）システムを更に備えている請求項１８のシステム。
  21. 前記酸素を含有するプラズマに前記感光材料を前記曝すことは、曝す時間と、前記曝すあいだの基板ホルダ温度とを設定することを含んでいる請求項４の方法。
  22. 前記曝す時間を前記設定することは、前記曝す時間をほぼ１０秒間〜ほぼ２００秒間に設定することを含んでいる請求項２１の方法。
  23. 前記基板ホルダ温度を前記設定することは、前記基板ホルダ温度をほぼ２０℃〜４００℃に設定することを含んでいる請求項２１の方法。
  24. 前記酸素を含有するプラズマに前記ハードマスク層を前記曝すことは、曝す時間と、前記曝すあいだの基板ホルダ温度とを設定することを含んでいる請求項５の方法。
  25. 前記曝す時間を前記設定することは、前記曝す時間をほぼ１０秒間〜ほぼ１２００秒間に設定することを含んでいる請求項２４の方法。
  26. 前記基板ホルダ温度を前記設定することは、前記基板ホルダ温度をほぼ２０℃〜４００℃に設定することを含んでいる請求項２４の方法。
  27. 前記感光材料を前記除去することの後は、前記ハードマスクの前記表面層を前記処理することであり、
    曝すことと、前記処理することとは、前記基板を基板ホルダ温度で曝す時間の間、酸素を含有するプラズマに曝すことを含んでいる請求項１の方法。
  28. 前記基板を前記基板ホルダ温度で前記曝す時間の間、前記酸素を含有するプラズマに前記曝すことは、前記基板をほぼ２０℃から４００℃までの範囲の前記基板ホルダ温度で、ほぼ２０秒から１４００秒までの範囲の前記曝す時間の間、曝すことを含んでいる請求項２７の方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009104507A1 (ja) * 2008-02-19 2009-08-27 東京エレクトロン株式会社 薄膜およびその薄膜を用いた半導体装置の製造方法
JP2011082260A (ja) * 2009-10-05 2011-04-21 Asahi Kasei Corp ドライエッチング方法
KR20150107584A (ko) * 2014-03-14 2015-09-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 패터닝 방법
WO2022219977A1 (ja) * 2021-04-14 2022-10-20 東京エレクトロン株式会社 基板処理方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7153780B2 (en) * 2004-03-24 2006-12-26 Intel Corporation Method and apparatus for self-aligned MOS patterning
US7497959B2 (en) 2004-05-11 2009-03-03 International Business Machines Corporation Methods and structures for protecting one area while processing another area on a chip
KR100694412B1 (ko) * 2006-02-24 2007-03-12 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
TW200806567A (en) * 2006-07-26 2008-02-01 Touch Micro System Tech Method of deep etching
KR100829603B1 (ko) * 2006-11-23 2008-05-14 삼성전자주식회사 에어 갭을 갖는 반도체 소자의 제조 방법
US8980706B2 (en) * 2008-09-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Double treatment on hard mask for gate N/P patterning
US9058983B2 (en) 2013-06-17 2015-06-16 International Business Machines Corporation In-situ hardmask generation
US10043672B2 (en) * 2016-03-29 2018-08-07 Lam Research Corporation Selective self-aligned patterning of silicon germanium, germanium and type III/V materials using a sulfur-containing mask
US11424123B2 (en) * 2020-02-25 2022-08-23 Tokyo Electron Limited Forming a semiconductor feature using atomic layer etch
KR20210126214A (ko) * 2020-04-10 2021-10-20 에스케이하이닉스 주식회사 반도체 장치 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493855A (en) * 1982-12-23 1985-01-15 International Business Machines Corporation Use of plasma polymerized organosilicon films in fabrication of lift-off masks
JPH0775226B2 (ja) * 1990-04-10 1995-08-09 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン プラズマ処理方法及び装置
US6316167B1 (en) * 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US7816188B2 (en) * 2001-07-30 2010-10-19 Sandisk 3D Llc Process for fabricating a dielectric film using plasma oxidation
JP2003209046A (ja) * 2002-01-16 2003-07-25 Mitsubishi Electric Corp レジストパターン形成方法および半導体装置の製造方法
US6984529B2 (en) * 2003-09-10 2006-01-10 Infineon Technologies Ag Fabrication process for a magnetic tunnel junction device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009104507A1 (ja) * 2008-02-19 2009-08-27 東京エレクトロン株式会社 薄膜およびその薄膜を用いた半導体装置の製造方法
JP2011082260A (ja) * 2009-10-05 2011-04-21 Asahi Kasei Corp ドライエッチング方法
KR20150107584A (ko) * 2014-03-14 2015-09-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 패터닝 방법
KR101671592B1 (ko) * 2014-03-14 2016-11-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 패터닝 방법
WO2022219977A1 (ja) * 2021-04-14 2022-10-20 東京エレクトロン株式会社 基板処理方法

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