JP2007336529A - Encoder, decoding device, and error correction apparatus - Google Patents
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Abstract
Description
本発明は符号化装置、復号化装置および誤り訂正装置に関し、特に、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号を用いた符号化装置、復号化装置および誤り訂正装置に関する。 The present invention relates to an encoding device, a decoding device, and an error correction device, and more particularly, to an encoding device, a decoding device, and an error correction device using an LDPC (Low Density Parity Check) code.
デジタルデータの通信や記録を行う際には、外部のノイズ等によりデジタルデータに誤りが発生している。従来から、このような誤りを検出・訂正するための技術として、誤り訂正符号を用いる技術が知られている。誤り訂正符号では、符号化の際にデータに対して冗長データを付加し、復号化の際にはこの冗長データを基にデータの誤りを訂正する。通信や記録されるのは、冗長データが付加されたデータである。 When digital data is communicated or recorded, an error has occurred in the digital data due to external noise or the like. Conventionally, a technique using an error correction code is known as a technique for detecting and correcting such an error. In the error correction code, redundant data is added to data at the time of encoding, and data error is corrected based on this redundant data at the time of decoding. Communication or recording is data to which redundant data is added.
この誤り訂正符号としては、リードソロモン符号やＬＤＰＣ符号がある。誤りを含むデータに対して、訂正符号を用いた誤り訂正処理を施すことで、データに含まれる誤りの値が一定以下であれば、その誤りを訂正することができる。 Examples of the error correction code include a Reed-Solomon code and an LDPC code. By performing error correction processing using a correction code on data including an error, the error can be corrected if the error value included in the data is not more than a certain value.
リードソロモン符号は、複数個の連続したビット単位(シンボル)の誤りを訂正する符号であり、数ある訂正符号化の中でも高度な訂正能力を具備すると考えられている。具体的には、リードソロモン符号の訂正処理は、シンドロームを生成して消失位置を検出するステップと、誤り位置および誤り値の算出・訂正と訂正結果をチェックするステップと、訂正結果の出力ステップとを主要に具備している（例えば下記特許文献１を参照）。 The Reed-Solomon code is a code that corrects errors in a plurality of consecutive bit units (symbols), and is considered to have a high correction capability among many correction encodings. Specifically, the Reed-Solomon code correction process includes a step of generating a syndrome to detect an erasure position, a step of calculating and correcting an error position and an error value, checking a correction result, and a step of outputting the correction result. (See, for example, Patent Document 1 below).
ＬＤＰＣ符号とは、疎な検査行列によって定義されるブロック符号であり、反復号処理によって復号されるものである。ＬＤＰＣ符号の利点を列挙すると、例えば、検査行列が低密度であり、優れた最尤復号性能を持ち、ランダム性を有し、復号に適した構造を持ち、シャノン限界に近い復号性能を備えることである。更に、ＬＤＰＣ符号は、様々な符号長、符号化率の符号を容易に構成できる柔軟性を持っており、エラーフロア現象が殆ど生じない利点もある（例えば下記特許文献２を参照）。
しかしながら、最近の記録媒体に記録されるデータの情報量は極めて増加しており、例えば１テラバイト以上のデータが書き込み可能な情報記録ディスクが出現しつつある。このような状況を鑑みると、上記したリードソロモン符号を用いても、符号化能力が必ずしも充分とは言えない問題があった。 However, the amount of information of data recorded on recent recording media is extremely increasing. For example, information recording disks on which data of 1 terabyte or more can be written are appearing. In view of such a situation, there is a problem that even if the above-described Reed-Solomon code is used, the encoding capability is not necessarily sufficient.
更に、ＬＤＰＣ符号を用いると符号訂正能力を格段に向上させることができるが、符号訂正能力が高いＬＤＰＣ符号を実現するためには、大規模な電気回路が必要とされる問題があった。 Further, when an LDPC code is used, the code correction capability can be remarkably improved. However, in order to realize an LDPC code having a high code correction capability, there is a problem that a large-scale electric circuit is required.
この問題の対処方法として、例えば、リードソロモン符号を２重に組み合わせて符号化処理を行う手法も存在し、この方法によると符号訂正能力を向上させることができる。しかしながら、この組み合わせによる方法によっても符号訂正能力が不十分である問題があった。更にまた、他の誤り訂正方法を２重以上に組み合わせることによっても、符号訂正能力の向上は図れるが、この方法によると回路規模が巨大なものになってしまい、誤り訂正にかかるコストが高くなってしまう問題も予測される。 As a method for coping with this problem, for example, there is a method of performing encoding processing by combining Reed-Solomon codes in a double manner. According to this method, code correction capability can be improved. However, even with this combination method, there is a problem that the code correction capability is insufficient. Furthermore, the code correction capability can be improved by combining other error correction methods in a double or more manner, but this method increases the circuit scale and increases the cost for error correction. It is predicted that there will be problems.
本発明は上述した問題点を鑑みて成されたものである。本発明の主な目的は、符号化訂正能力が飛躍的に向上された符号化装置、復号化装置および誤り訂正装置を提供することにある。 The present invention has been made in view of the above-described problems. A main object of the present invention is to provide an encoding device, a decoding device, and an error correction device in which the encoding correction capability is remarkably improved.
本発明の符号化装置は、入力された入力データを符号化する符号化装置であり、前記入力データに対してＲＳ符号化を行って第１符号化データを生成するＲＳ符号部と、前記第１符号化データに対してＬＤＰＣ符号化を行って第２符号化データを生成するＬＤＰＣ符号部と、を具備することを特徴とする。 An encoding apparatus according to the present invention is an encoding apparatus that encodes input data that is input, and performs RS encoding on the input data to generate first encoded data; and An LDPC encoding unit that performs LDPC encoding on one encoded data to generate second encoded data.
本発明の復号化装置は、符号化データを復号化して復号化データを生成する復号化装置であり、前記符号化データに対してＬＤＰＣ復号化を行って第１復号化データを生成するＬＰＤＣ復号部と、前記第１復号化データに対してＲＳ復号化を行って第２復号化データを生成するＲＳ復号部と、を備えることを特徴とする。 The decoding device of the present invention is a decoding device that decodes encoded data to generate decoded data, and performs LPPC decoding on the encoded data to generate first decoded data. And an RS decoding unit that performs RS decoding on the first decoded data to generate second decoded data.
本発明の誤り訂正装置は、入力されたデータを符号化して符号化データを生成する符号化装置と、前記符号化データを復号化して復号化データを生成する復号化装置と、を具備し、前記符号化装置は、前記入力データに対してＲＳ符号化を行って第１符号化データを生成するＲＳ符号部と、前記第１符号化データに対してＬＤＰＣ符号化を行って第２符号化データを生成するＬＤＰＣ符号部と、を備え、前記復号化装置は、前記第２復号化データに対してＬＤＰＣ復号化を行って第１復号化データを生成するＬＤＰＣ復号部と、前記第１復号化データに対してＲＳ復号化を行って第２復号化データを生成するＲＳ復号部と、を備えることを特徴とする。 An error correction apparatus of the present invention comprises: an encoding apparatus that encodes input data to generate encoded data; and a decoding apparatus that decodes the encoded data to generate decoded data. The encoding apparatus performs RS encoding on the input data to generate first encoded data, and performs LDPC encoding on the first encoded data to perform second encoding. An LDPC encoding unit that generates data, and the decoding device performs LDPC decoding on the second decoded data to generate first decoded data; and the first decoding An RS decoding unit that performs RS decoding on the encoded data to generate second decoded data.
本発明の符号化装置は、多数のシンボルから構成される入力データを符号化する符号化装置であり、前記入力データに含まれる前記シンボルのビット数を多くするデータ変換部と、前記入力データに対してＬＤＰＣ符号化を行って符号化データを生成するＬＤＰＣ符号化部と、を具備することを特徴とする。 The encoding device of the present invention is an encoding device that encodes input data composed of a large number of symbols, and includes a data conversion unit that increases the number of bits of the symbols included in the input data, and the input data And an LDPC encoding unit that generates encoded data by performing LDPC encoding.
本発明の復号化装置は、符号化データを復号化して復号化データを生成する復号化装置であり、前記符号化データに対してＬＤＰＣ復号化を行って前記復号化データを生成するＬＤＰＣ復号部と、前記復号化データに含まれるシンボルのビット数を少なくするデータ変換部と、を具備することを特徴とする。 The decoding device of the present invention is a decoding device that decodes encoded data to generate decoded data, and performs LDPC decoding on the encoded data to generate the decoded data. And a data converter that reduces the number of bits of symbols included in the decoded data.
本発明の誤り訂正装置は、入力された入力データを符号化して符号化データを生成する符号化装置と、前記符号化データを復号化して復号化データを生成する復号化装置、と具備し、前記符号化装置は、前記入力データに含まれるシンボルのビット数を多くする符号側データ変換部と、前記入力データに対してＬＤＰＣ符号化を行って符号化データを生成するＬＤＰＣ符号部と、を備え、前記復号化装置は、前記符号化データに対してＬＤＰＣ復号化を行って復号化データを生成するＬＤＰＣ復号部と、前記復号化データに含まれるシンボルのビット数を少なくする復号側データ変換部と、を備えることを特徴とする。 The error correction apparatus of the present invention comprises: an encoding apparatus that encodes input data to generate encoded data; and a decoding apparatus that decodes the encoded data to generate decoded data. The encoding device includes: a code side data conversion unit that increases the number of bits of a symbol included in the input data; and an LDPC encoding unit that performs LDPC encoding on the input data to generate encoded data. The decoding apparatus includes: an LDPC decoding unit that performs LDPC decoding on the encoded data to generate decoded data; and decoding-side data conversion that reduces the number of bits of symbols included in the decoded data. And a section.
本発明の復号化装置は、アルファ係数とベータ係数とを用いるＳｕｍ−ｐｒｏｃｕｃｔアルゴリズムを含む復号化を演算部により行う復号化装置に於いて、前記アルファ係数を算出する演算部と、前記ベータ係数を算出する演算部とを、少なくとも一部共用することを特徴とする。 The decoding device of the present invention is a decoding device that performs decoding including a Sum-product algorithm using an alpha coefficient and a beta coefficient by an arithmetic unit, wherein the arithmetic unit that calculates the alpha coefficient, the beta coefficient The calculation unit to be calculated is at least partially shared.
本発明の誤り訂正装置は、入力された入力データをＬＤＰＣ符号により符号化して符号化データを生成する符号化装置と、前記符号化データを復号化して復号化データを生成する復号化装置と、を具備し、前記復号化装置は、アルファ係数とベータ係数とを用いるＳｕｍ−Ｐｒｏｄｕｃｔアルゴリズムを含む復号化を演算部により行い、前記アルファ係数を算出する演算部と、前記ベータ係数を算出する演算部とを、少なくとも一部共有することを特徴とする。 An error correction apparatus according to the present invention includes: an encoding apparatus that encodes input data using an LDPC code to generate encoded data; a decoding apparatus that decodes the encoded data to generate decoded data; And the decoding apparatus performs decoding including a Sum-Product algorithm using an alpha coefficient and a beta coefficient by an arithmetic unit, calculates an alpha coefficient, and an arithmetic unit that calculates the beta coefficient Are at least partially shared.
本発明の復号化装置では、ＬＤＰＣ復号部とリードソロモン復号部の２つの復号部を具備しているので、復号化性能を極めて高くすることができる。具体的には、データブロック内部のページ全体が破損するページ抜け（Ｐａｇｅ Ｆａｌｌ）が発生しても、ページ間の符号化を行うリードソロモン復号部により、破損したページを正しく復号することができる。更に、ＬＤＰＣ符号部を用いることにより、復号に失敗した情報を特定した後に、正しくデータを復号することができる。 Since the decoding apparatus of the present invention includes two decoding units, an LDPC decoding unit and a Reed-Solomon decoding unit, the decoding performance can be made extremely high. Specifically, even if a page fall that causes damage to the entire page in the data block occurs, the damaged page can be correctly decoded by the Reed-Solomon decoding unit that performs inter-page encoding. Furthermore, by using the LDPC code part, it is possible to correctly decode data after identifying information that has failed to be decoded.
また、本発明の復号化装置では、ＬＤＰＣ復号化に失敗したシンボルを無効シンボルとした後に、このシンボルの位置を示すイレージャー信号を生成して、これらを用いてリードソロモン符号の復号化を行っている。従って、後段の処理であるリードソロモン符号の誤り訂正能力を向上させることができる。 Also, in the decoding apparatus of the present invention, after making a symbol that has failed LDPC decoding an invalid symbol, an erasure signal indicating the position of this symbol is generated, and a Reed-Solomon code is decoded using these erasure signals. Yes. Accordingly, it is possible to improve the error correction capability of the Reed-Solomon code, which is a subsequent process.
更にまた、本発明の符号化装置に依れば、ＬＤＰＣ符号化を行う前に、符号化の対象となるデータに含まれるシンボルのサイズを大きくしている。従って、ＬＤＰＣ符号化の誤り訂正性能を向上させることができる。 Furthermore, according to the encoding apparatus of the present invention, the size of symbols included in the data to be encoded is increased before performing LDPC encoding. Therefore, the error correction performance of LDPC encoding can be improved.
更にまた、本発明の復号化装置に依れば、共通の計算セル（演算部）で、Ｓｕｍ−ｐｒｏｄｕｃｔに使用されるアルファ係数とベータ係数とを演算している。従って、Ｓｕｍ−ｐｒｏｄｕｃｔアルゴリズムを構成するのに必要とされる回路の規模を縮小することができる。 Furthermore, according to the decoding apparatus of the present invention, the alpha coefficient and the beta coefficient used for the sum-product are computed in a common computation cell (arithmetic unit). Therefore, it is possible to reduce the scale of the circuit required to construct the Sum-product algorithm.
＜第１の実施の形態：誤り訂正装置の概要＞
本形態では、本発明の一実施形態に係る符号化装置および復号化装置を具備する誤り訂正装置の構成および符号訂正方法を説明する。なお、以下の説明では、符号化装置または復号化装置の内部にてデータを構成する単位要素をシンボルと称し、これらの装置の外部にて伝送、書き込み、保存または読み出しされる情報を構成する単位要素をデータと称する場合もある。
<First Embodiment: Overview of Error Correction Device>
In this embodiment, a configuration of an error correction apparatus including a coding apparatus and a decoding apparatus according to an embodiment of the present invention and a code correction method will be described. In the following description, a unit element constituting data inside the encoding device or the decoding device is referred to as a symbol, and a unit constituting information transmitted, written, stored or read outside these devices. An element may be referred to as data.
図１を参照して、先ず、本形態の誤り訂正装置１０の概略的構成を説明する。図１（Ａ）は誤り訂正装置１０の概略的構成を示すブロック図であり、図１（Ｂ）〜図１（Ｅ）はＥｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅブロック（ＥＣＣブロック）の構成を示す平面図である。 With reference to FIG. 1, first, a schematic configuration of the error correction apparatus 10 of the present embodiment will be described. FIG. 1A is a block diagram illustrating a schematic configuration of the error correction apparatus 10, and FIGS. 1B to 1E are plan views illustrating a configuration of an error correcting code block (ECC block).
図１（Ａ）を参照して、本形態の誤り訂正装置１０は、入力された入力データを符号化する符号化装置２０と、伝送経路４０を経由して入力された符号化データを復号する復号化装置３０とを具備している。 Referring to FIG. 1A, error correction apparatus 10 of this embodiment decodes encoded data input via transmission path 40 and encoding apparatus 20 that encodes the input data that has been input. And a decryption device 30.
ここで、伝送経路４０とは、有線または無線を経由した経路が考えられ、例えばデジタル放送や移動体通信がある。また、伝送経路４０の代替として記録媒体が用いられても良い。例えば、符号化装置２０により生成された符号化データを記録媒体（磁気ディスクや光学ディスク）に記録して、記録媒体から読み出した符号化データを復号化装置３０により復号しても良い。ここで、記録媒体としては、例えばＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）やＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）等のように脱着式のディスクで良いし、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等のように固定式のディスクでも良い。更に、上記記憶媒体として、フラッシュメモリ等の半導体記憶装置も採用できる。また、ＨＤＶ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｄｉｇｉｔａｌ Ｖｉｄｅｏ）で使用されるフォログラムディスクが記憶媒体として採用されても良い。更にまた、記憶媒体としては、ブルーレイディスク（Ｂｌｕ−ｒａｙ Ｄｉｓｃ：ＢＤ）やＨＤ ＤＶＤ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）を採用することもできる。 Here, the transmission path 40 may be a wired or wireless path, such as digital broadcasting or mobile communication. A recording medium may be used as an alternative to the transmission path 40. For example, the encoded data generated by the encoding device 20 may be recorded on a recording medium (magnetic disk or optical disk), and the encoded data read from the recording medium may be decoded by the decoding device 30. Here, the recording medium may be a removable disk such as a DVD (Digital Versatile Disc) or a CD (Compact Disc), or a fixed disk such as an HDD (Hard Disk Drive). Further, a semiconductor storage device such as a flash memory can be employed as the storage medium. Further, a follower disc used in HDV (High-Definition Digital Video) may be employed as a storage medium. Furthermore, as a storage medium, a Blu-ray Disc (BD) or HD DVD (High-Definition Digital Versatile Disc) can be adopted.
さらに、符号化装置２０のみが個別に使用者に利用されても良いし、復号化装置３０のみが個別に使用者に利用されても良い。また、本形態の誤り訂正装置１０、符号化装置２０または復号化装置３０は、ハードウェアとして構成されても良いし、ソフトウェアとしてプログラムにより実現されても良い。更には、これらは一部がハードウェアにより構成され、残りの部分がソフトウェアにより実現されても良い。 Furthermore, only the encoding device 20 may be individually used by the user, or only the decoding device 30 may be individually used by the user. Moreover, the error correction apparatus 10, the encoding apparatus 20, or the decoding apparatus 30 of this embodiment may be configured as hardware, or may be realized by software as a program. Furthermore, a part of these may be implemented by hardware, and the remaining part may be implemented by software.
符号化装置２０は、ＲＳ符号化部２１と、データ変換部２３と、ＬＤＰＣ符号化部２２と、データ変換部２４とを主要に具備している。 The encoding device 20 mainly includes an RS encoding unit 21, a data conversion unit 23, an LDPC encoding unit 22, and a data conversion unit 24.
ＲＳ（Ｒｅｅｄ Ｓｏｌｏｍｏｎ）符号化部２１では、入力されるデジタルデータである入力データ４２に対してリードソロモン（ＲＳ）符号化が施され、結果として第１符号化データ４３が生成される。具体的には、図１（Ｂ）を参照して、入力データ４２を構成する一単位要素であるＥＣＣブロックは、不図示の複数のページから成り、異なるページに含まれるシンボルに対して、ＲＳ符号化が施され、ページ間冗長データが生成される。図では、ページ間冗長データをＰＯが付された領域で示している。そして、符号化を行う方向は図中で矢印にて示されている。ここで生成される第１符号化データ４３は、実質的な意味を持ち複数のページから成る情報と、この情報から生成されたページ間冗長データ（ＰＯ）から成る。この第１符号化データ４３は、データ変換部２３に転送される。なお、ＥＣＣブロックの詳細は、図２等を参照して後述する。 An RS (Reed Solomon) encoding unit 21 performs Reed-Solomon (RS) encoding on input data 42 that is input digital data, and as a result, first encoded data 43 is generated. Specifically, referring to FIG. 1B, an ECC block, which is one unit element constituting input data 42, is composed of a plurality of pages (not shown). Encoding is performed to generate redundant data between pages. In the figure, the inter-page redundant data is indicated by an area to which PO is added. The encoding direction is indicated by an arrow in the figure. The first encoded data 43 generated here includes information having a substantial meaning and consisting of a plurality of pages, and inter-page redundant data (PO) generated from this information. The first encoded data 43 is transferred to the data conversion unit 23. Details of the ECC block will be described later with reference to FIG.
データ変換部２３では、所定の規則に従って、ＥＣＣブロックに含まれる各シンボルのビット数を増大させる。ここでは、シンボルの情報量が８ビット（ｂｉｔ）から１６ビットに変換されている。シンボルをこのように変換することは本発明の特徴の一つであり、このことによりＬＤＰＣ符号化の誤り訂正率を向上させることができる。ここで、シンボルは必ずしも１６ビットに変換される必要は無く、例えば９ビット〜１５ビット程度でも良く、変換前よりも大きいビット数であればよい。しかしながら、後述するパターンマッチングの工程を考慮すると、シンボルは１６ビットに変換されることが望ましい。ここで、シンボルとは、ＥＣＣブロックに含まれるページを構成する単位要素であり、後述するパターンマッチング等はシンボル毎に行われる。各シンボルのビット数が増大された第１符号化データ４３は、ＬＤＰＣ符号化部２２に転送される。 The data conversion unit 23 increases the number of bits of each symbol included in the ECC block according to a predetermined rule. Here, the information amount of the symbol is converted from 8 bits (bits) to 16 bits. Converting symbols in this way is one of the features of the present invention, which can improve the error correction rate of LDPC coding. Here, the symbol does not necessarily need to be converted to 16 bits, and may be, for example, about 9 to 15 bits, as long as the number of bits is larger than before conversion. However, in consideration of the pattern matching process described later, it is desirable that the symbol is converted to 16 bits. Here, the symbol is a unit element constituting a page included in the ECC block, and pattern matching described later is performed for each symbol. The first encoded data 43 in which the number of bits of each symbol is increased is transferred to the LDPC encoding unit 22.
ＬＤＰＣ符号化部２２は、ＲＳ符号化が施された第１符号化データ４３に対してＬＤＰＣ符号化を施す部位である。上記したＲＳ符号化部２１がページ間の符号化を行ったのに対して、ＬＤＰＣ符号化部２２はページ内の符号化を行う。具体的には、図１（Ｃ）を参照して、ＥＣＣブロックに含まれる全てのページに対して、ＬＤＰＣ符号化が施される。図では、ＬＤＰＣ符号化を行う方向が矢印にて示されている。ＬＤＰＣ符号化によって生成されたページ内冗長データは実質的な情報に付加される。図では、付加されるページ内冗長データをＰＩが付された領域で示している。ここで、生成される第２符号化データは、実質的な意味を有し複数のページから成る情報と、ページ間冗長データ（Ｐ０）と、ページ内冗長データ（ＰＩ）から成る。生成された第２符号化データ４４は、データ変換部２４に転送される。 The LDPC encoding unit 22 is a part that performs LDPC encoding on the first encoded data 43 subjected to RS encoding. Whereas the RS encoding unit 21 performs encoding between pages, the LDPC encoding unit 22 performs encoding within a page. Specifically, referring to FIG. 1C, LDPC encoding is performed on all pages included in the ECC block. In the figure, the direction in which LDPC encoding is performed is indicated by arrows. In-page redundant data generated by LDPC encoding is added to substantial information. In the figure, the in-page redundant data to be added is indicated by an area to which PI is added. Here, the generated second encoded data has substantial meaning and includes information including a plurality of pages, inter-page redundant data (P0), and intra-page redundant data (PI). The generated second encoded data 44 is transferred to the data converter 24.
データ変換部２４では、ＥＣＣブロックを構成する各シンボルの情報量を変換して、情報量を少なくする。例えば、上述したデータ変換部２３にてシンボルが８ビットから１６ビットに変換された場合は、この部位にて１６ビットから８ビットに戻す。更に、戻すための変換を行う際には、データ変換部２３で適用された規則とは逆の規則を用いることもできる。データを元に戻す変換を行わずに符号化装置２０から復号化データを出力することも可能であるが、そうすると伝送するべき情報量が増大してしまう等の問題が発生する。従って、シンボルの情報量を元に戻してから出力することが好適である。シンボルの情報量が元に変換された第２符号化データ４４は、符号化装置２０から出力される。また、この部位の主たる役割は情報量の削減であるので、一般的な情報圧縮技術（即ち、上記した情報変換方法とは異なる方法）により符号化データを圧縮して、各シンボルのビット数を減少させても良い。 The data conversion unit 24 converts the information amount of each symbol constituting the ECC block to reduce the information amount. For example, when the symbol is converted from 8 bits to 16 bits by the data converter 23 described above, the symbol is changed back from 16 bits to 8 bits at this portion. Furthermore, when performing conversion for returning, a rule opposite to the rule applied by the data conversion unit 23 can also be used. Although it is possible to output decoded data from the encoding device 20 without performing conversion to restore the original data, this causes a problem such as an increase in the amount of information to be transmitted. Accordingly, it is preferable to output the information amount of the symbol after returning it to the original state. The second encoded data 44 converted based on the symbol information amount is output from the encoding device 20. Since the main role of this part is to reduce the amount of information, the encoded data is compressed by a general information compression technique (that is, a method different from the information conversion method described above), and the number of bits of each symbol is reduced. It may be decreased.
第２符号化装置２０から出力された第２符号化データ４４は、伝送経路４０を経由して復号化装置３０に伝送され、後述する復号化装置３０に入力される。ここで、第２符号化データ４４を転送する際には、外部のノイズ等に起因して誤りが発生する。即ち、復号化装置３０に入力される第２符号化データ４４は、符号化装置２０から出力されたものとは異なっている。復号化装置３０では、この誤りを訂正して正しい情報を得る。 The second encoded data 44 output from the second encoding device 20 is transmitted to the decoding device 30 via the transmission path 40 and input to the decoding device 30 described later. Here, when transferring the second encoded data 44, an error occurs due to external noise or the like. That is, the second encoded data 44 input to the decoding device 30 is different from that output from the encoding device 20. The decoding device 30 corrects this error to obtain correct information.
復号化装置３０は、データ変換部３３と、ＬＤＰＣ復号化部３１と、データ変換部３４と、ＲＳ復号化部３２とを主要に具備している。 The decoding device 30 mainly includes a data conversion unit 33, an LDPC decoding unit 31, a data conversion unit 34, and an RS decoding unit 32.
データ変換部３３では、復号化装置に入力された復号化データ（符号化装置２０により生成された第２符号化データ４４）に含まれるシンボルの情報量を変換する。ここでは、シンボルの情報量を８ビットから１６ビットに変換している。ここでの変換は、符号化装置２０のデータ変換部２４に於ける変換と等価（即ち、真逆の変換規則あるいは、可逆変換）である必要がある。 The data conversion unit 33 converts the information amount of symbols included in the decoded data (second encoded data 44 generated by the encoding device 20) input to the decoding device. Here, the symbol information amount is converted from 8 bits to 16 bits. This conversion needs to be equivalent to the conversion in the data conversion unit 24 of the encoding device 20 (that is, a reverse conversion rule or a reversible conversion).
ＬＤＰＣ復号化部３１では、１６ビットのシンボルから構成される第２符号化データ４４に対してＬＤＰＣ復号化を行い、第１復号化データを生成する。具体的には、図１（Ｄ）を参照して、ＥＣＣブロックを構成する各ページに対してページ内の復号化を行う。同図では、復号化を行う方向を矢印にて示している。ここでは、各ページ内に含まれるページ内冗長データを用いて、そのページを復号している。また、ページ間冗長データ（ＰＯ）に対しても、ＬＤＰＣ復号化が行われる。生成された第１復号化データ４５は、データ変換部３４に伝送される。 The LDPC decoding unit 31 performs LDPC decoding on the second encoded data 44 composed of 16-bit symbols to generate first decoded data. Specifically, referring to FIG. 1D, intra-page decoding is performed on each page constituting the ECC block. In the figure, the direction of decoding is indicated by an arrow. Here, the page is decoded using the in-page redundant data included in each page. Also, LDPC decoding is performed on inter-page redundant data (PO). The generated first decoded data 45 is transmitted to the data conversion unit 34.
データ変換部３４では、ＥＣＣブロックを構成する各シンボルのデータを、１６ビットから８ビットに変換する。この変換は、詳細を後述するパターンマッチングにより行い、マッチングしたシンボルには、対応する８ビットのシンボルが割り当てられる。一方、マッチングしないシンボルには、エラーであることを示す８ビットのシンボルが割り当てられ、更に、このシンボルの位置を指し示す別のデータ（Ｅｒａｓｕｒｅ Ｆｌａｇ：イレージャー・フラッグ）が生成される。このイレージャー・フラッグ（イレージャー信号）は、データ変換された第１復号化データ４５と共に、ＲＳ復号化部３２に伝送される。 The data converter 34 converts the data of each symbol constituting the ECC block from 16 bits to 8 bits. This conversion is performed by pattern matching to be described later in detail, and a corresponding 8-bit symbol is assigned to the matched symbol. On the other hand, an 8-bit symbol indicating an error is assigned to a non-matching symbol, and another data (Erasure Flag) indicating the position of this symbol is generated. This erasure flag (erasure signal) is transmitted to the RS decoding unit 32 together with the first decoded data 45 subjected to data conversion.
ＲＳ復号化部３２では、データ変換された第１復号化データ４５に対して、リードソロモン復号化（ＲＳ復号化）を行い、復号化された第２復号化データ４６を生成する。ここで生成される第２復号化データ４６は、入力データ４２と等価である。図１（Ｅ）を参照すると、ＲＳ復号化はページ間のシンボルに対して行われ、ＲＳ復号の方向は矢印にて示されている。 The RS decoding unit 32 performs Reed-Solomon decoding (RS decoding) on the first decoded data 45 subjected to data conversion to generate decoded second decoded data 46. The second decoded data 46 generated here is equivalent to the input data 42. Referring to FIG. 1E, RS decoding is performed on symbols between pages, and the direction of RS decoding is indicated by an arrow.
上述したように、本発明では、ページ内の誤り訂正にＬＤＰＣ符号を用いて、ページ間の誤り訂正にリードソロモン符号（ＲＳ符号）を用いている。この組み合わせにより、訂正能力を極めて高くすることができる。ＬＤＰＣ符号とＲＳ符号とを組み合わせた本実施の形態の誤り訂正方法は、ＲＳ符号を２重に組み合わせた誤り訂正方法よりも訂正能力が高くなると共に、回路規模を小さく留められる。 As described above, in the present invention, an LDPC code is used for error correction within a page, and a Reed-Solomon code (RS code) is used for error correction between pages. This combination can make the correction capability extremely high. The error correction method according to the present embodiment that combines the LDPC code and the RS code has a higher correction capability than the error correction method that combines the RS code double, and the circuit scale can be kept small.
図２を参照して、次に、本発明で用いられるＥＣＣブロックの一例を説明する。図２はＥＣＣブロックの概要を示す図である。 Next, an example of the ECC block used in the present invention will be described with reference to FIG. FIG. 2 is a diagram showing an outline of the ECC block.
図２を参照して、ＥＣＣブロック１１は、実質的な意味を有するデータ（使用者が使用するデータであり、例えば画像データや文書データ）である情報領域１３と、ページ１２内の誤り訂正を行うために用いられるページ内冗長データ１４と、ページ１２の間の誤り訂正を行うために用いられるページ間冗長データ１５とから成る。１つのＥＣＣブロック１１は、トータルで２０８個（ｒｏｗ）のページ１２から成る。また、１つのページ１２は、実質的な意味を有する情報である１０７２バイトと、その情報の冗長データである５６０バイトから成る。更に、最後の２０個（ｒｏｗ）のページでは、１０７２バイトのページ間冗長データ１５に、５６０バイトのページ内冗長データが付加されている。本発明では、ページ内冗長データ１４はＬＤＰＣ符号であり、ページ間冗長データ１５はＲＳ符号である。 Referring to FIG. 2, the ECC block 11 performs error correction in the information area 13 which is data having substantial meaning (data used by the user, such as image data and document data) and the page 12. It consists of intra-page redundant data 14 used for performing and inter-page redundant data 15 used for performing error correction between pages 12. One ECC block 11 is composed of 208 pages 12 in total. One page 12 is composed of 1072 bytes, which is information having substantial meaning, and 560 bytes, which is redundant data of the information. Further, in the last 20 pages, 560 bytes of in-page redundant data is added to 1072 bytes of inter-page redundant data 15. In the present invention, the intra-page redundant data 14 is an LDPC code, and the inter-page redundant data 15 is an RS code.
ここで、ページ１２の先頭の数バイト（例えば４バイト）がページ数を示す場合があり、この場合は各ページの先頭の数バイトについては、ＲＳ符号化は行われずにページ間冗長データ１５が生成されなくても良いし、この部分も含めた全体に対してページ間冗長データ１５が生成されても良い。一方、ページ数がページ１２の先頭に挿入されない場合は、ページ１２全体に渡ってＲＳ符号化が行われて、ページ間冗長データ１５が生成される。 Here, the first few bytes (for example, 4 bytes) of the page 12 may indicate the number of pages. In this case, the inter-page redundant data 15 is not subjected to RS encoding for the first few bytes of each page. The inter-page redundant data 15 may be generated for the whole including this part. On the other hand, when the number of pages is not inserted at the head of the page 12, RS encoding is performed over the entire page 12, and the inter-page redundant data 15 is generated.
図３および図４を参照して、図１に示した符号化装置２０に於けるデータの詳細を説明する。図３および図４の各図は、符号化装置２０の内部に於けるデータの変遷を示す概念図である。 Details of data in the encoding device 20 shown in FIG. 1 will be described with reference to FIGS. Each of FIGS. 3 and 4 is a conceptual diagram showing transition of data in the encoding device 20.
図３（Ａ）を参照して、上述したように、符号化装置２０（図１参照）にて生成されるＥＣＣブロック１１は複数のページから成り、情報領域１３と、ページ内冗長データ１４と、ページ間冗長データ１５とから成る。符号化装置２０では、ユーザーデータである情報領域１３に、ページ内冗長データ１４とページ間冗長データ１５とを付加する。従って、符号化装置２０に入力されるデータ（符号化処理が行われる前のデータ）は、情報領域１３のみから成る。ここで、ページ間冗長データ１５は、ＬＤＰＣ符号化に先行して生成して付与されている。ページ間冗長データ１５はリードソロモン符号化により生成される。 Referring to FIG. 3A, as described above, the ECC block 11 generated by the encoding device 20 (see FIG. 1) is composed of a plurality of pages, and includes an information area 13, in-page redundant data 14, and And inter-page redundant data 15. The encoding device 20 adds the intra-page redundant data 14 and the inter-page redundant data 15 to the information area 13 that is user data. Therefore, data input to the encoding device 20 (data before the encoding process is performed) includes only the information area 13. Here, the inter-page redundant data 15 is generated and assigned prior to the LDPC encoding. The inter-page redundant data 15 is generated by Reed-Solomon encoding.
図３（Ｂ）を参照して、情報領域１３の内部の１つのページ１２は、１０７２バイトの情報量を有する。本発明では、先ず、１つのページ１２を８個のデータブロックに分割している。ここで、１つのブロックの情報量は１３４バイト（１０７２ビット）である（図３（Ｃ）および図３（Ｄ）参照）。 Referring to FIG. 3B, one page 12 in the information area 13 has an information amount of 1072 bytes. In the present invention, first, one page 12 is divided into eight data blocks. Here, the information amount of one block is 134 bytes (1072 bits) (see FIG. 3C and FIG. 3D).
図３（Ｅ）を参照して、次に、各データブロックに含まれる８ビットのシンボルを１６ビットに変換する。ここでは、予め用意されたテーブル（表）を用いて、シンボルのビット数を変換する。この変換は、ただ単にシンボルの前後に００００等のデータを付加するのではなく、ＬＤＰＣ符号の誤り訂正能力が向上されるように、ハミング距離が考慮される。この変換により、１つのデータブロックの情報量は、１３４バイト（１０７２ビット）から、２６８バイト（２１４４ビット）に変換される。 Referring to FIG. 3E, next, 8-bit symbols included in each data block are converted to 16 bits. Here, the number of bits of the symbol is converted using a table prepared in advance. This conversion does not simply add data such as 0000 before and after the symbol, but considers the Hamming distance so that the error correction capability of the LDPC code is improved. By this conversion, the information amount of one data block is converted from 134 bytes (1072 bits) to 268 bytes (2144 bits).
図４（Ａ）を参照して、次に、各々のデータブロックに対してＬＤＰＣ符号化を施し、ページ内冗長データ１４（Ｒｅｄｕｎｄａｎｃｙ Ｂｌｏｃｋ）を生成する。本発明では、１つの処理単位であるシンボルを８ビットから１６ビットに変換した後に、ＬＤＰＣ符号化を行っているので、より高度な誤り訂正を行うことができる。 Referring to FIG. 4A, next, each data block is subjected to LDPC encoding to generate in-page redundant data 14 (Redundancy Block). In the present invention, since a symbol which is one processing unit is converted from 8 bits to 16 bits and then LDPC encoding is performed, more advanced error correction can be performed.
ＬＤＰＣ符号化が終了した後は、データブロックに含まれるシンボルを１６ビットから８ビットに再び変換する。この変換も上述したテーブルを逆に用いて（即ち、所定の規則に従って）行われる。この変換を終えた後のページを図４（Ｂ）に示す。ここでは、１３４バイトのデータブロックに、７０バイトのページ内冗長データ（Ｒｅｄｕｎｄａｎｎｃｙ）が付与されている。 After the LDPC encoding is completed, the symbols included in the data block are converted again from 16 bits to 8 bits. This conversion is also performed by using the above table in reverse (that is, according to a predetermined rule). The page after this conversion is completed is shown in FIG. Here, 70-byte redundant data (Redundancy) is added to a 134-byte data block.
図４（Ｃ）を参照して、ここでは、各々が１３４バイトである８個のデータブロックＭ１〜Ｍ８のそれぞれに対して、７０バイトのページ内冗長データＲ１〜Ｒ８が生成される。従って、ここでは、１つのページの情報量は、これらのデータを積算して１６３２バイトとなる。 Referring to FIG. 4C, here, in-page redundant data R1 to R8 of 70 bytes is generated for each of eight data blocks M1 to M8 each having 134 bytes. Therefore, here, the information amount of one page is 1632 bytes by integrating these data.
上記した行程により、図３（Ａ）に示すページ内冗長データ１４が生成され、ＥＣＣブロック１１が完成する。ＥＣＣブロック１１は、伝送路等を介して復号化装置に伝送される。または、ＣＤ等の記録媒体にＥＣＣブロック１１は書き込まれる。 Through the above process, the in-page redundant data 14 shown in FIG. 3A is generated, and the ECC block 11 is completed. The ECC block 11 is transmitted to the decoding device via a transmission path or the like. Alternatively, the ECC block 11 is written on a recording medium such as a CD.
図５および図６を参照して次に、復号化装置を用いて、符号化された情報を復号化する際のデータの変遷を説明する。 Next, with reference to FIG. 5 and FIG. 6, the transition of data when decoding the encoded information using the decoding apparatus will be described.
図５（Ａ）を参照して、復号化装置に入力される情報は冗長データが付加されたものであり、具体的には、情報領域１３と、ページ内冗長データ１４と、ページ間冗長データ１５とから成る。このＥＣＣブロック１１は、伝送路等を経て復号装置に入力されるので、エラーが発生し、符号化装置により生成されたものとは異なる場合がある。そこで、復号化装置では、ページ内冗長データ１４とページ間冗長データ１５を用いて、このエラーを訂正する。 Referring to FIG. 5A, the information input to the decoding device is obtained by adding redundant data. Specifically, information area 13, in-page redundant data 14, and inter-page redundant data are included. 15 and. Since the ECC block 11 is input to the decoding device via a transmission path or the like, an error occurs and the ECC block 11 may be different from that generated by the encoding device. Therefore, the decoding apparatus corrects this error using the intra-page redundant data 14 and the inter-page redundant data 15.
図５（Ｂ）および図５（Ｃ）を参照して、ページ内冗長データ１４を含む１ページの情報量は、１６３２バイトであり、各々が２０４バイトである８個のデータブロックに１つのページは分割することができる。 Referring to FIGS. 5B and 5C, the information amount of one page including the in-page redundant data 14 is 1632 bytes, and one page per 8 data blocks each having 204 bytes. Can be divided.
図５（Ｄ）を参照して、１つのデータブロックは、１３４バイトの情報領域と、７０バイトのページ間冗長データから成る。このページ間冗長データは、ＬＤＰＣ符号化により生成されたものである。 Referring to FIG. 5D, one data block is composed of an information area of 134 bytes and redundant data between pages of 70 bytes. This inter-page redundant data is generated by LDPC encoding.
図５（Ｅ）および図５（Ｆ）を参照して、１つのページに含まれるデータ（実質的に意味を有している情報）は１３４個のシンボルから成り、各々のシンボルは８ビットの情報量を具備している。 With reference to FIGS. 5E and 5F, the data (substantially meaningful information) included in one page is composed of 134 symbols, each symbol having 8 bits. It has an amount of information.
ここで、図５（Ｂ）に示すページ１２の構成は、図４（Ｃ）に示すとおりであり、最初の１０７２バイト（１３４バイト×８個）がユーザーデータであり、その後の５６０バイト（７０バイト×８個）が冗長データである。そしてユーザーデータと冗長データとは、各々が集合して配置されている。図５（Ｃ）および図５（Ｄ）を参照して、ページ内のデータは並べ替えられ、各ユーザーデータにその冗長データが隣接する。即ち、ユーザーデータ（１３４バイト）とそれに隣接した冗長データ（７０バイト）から成るセットが、８個集合して１つのページが構成される。 Here, the configuration of the page 12 shown in FIG. 5B is as shown in FIG. 4C. The first 1072 bytes (134 bytes × 8) are user data, and the subsequent 560 bytes (70). (Byte × 8) is redundant data. The user data and the redundant data are arranged together. Referring to FIGS. 5C and 5D, the data in the page is rearranged, and the redundant data is adjacent to each user data. That is, eight sets of user data (134 bytes) and redundant data (70 bytes) adjacent thereto are assembled to form one page.
本発明では、各々のシンボルを８ビットから１６ビットに変換している。この変換は、上述した復号化と同様に、変換のためのテーブルを用いて行われる。従って、各々のデータブロックに含まれる情報量は、１０７２ビットから２１４４ビットとなる。 In the present invention, each symbol is converted from 8 bits to 16 bits. This conversion is performed using a conversion table in the same manner as the decoding described above. Therefore, the amount of information included in each data block is 1072 bits to 2144 bits.
図６（Ａ）および図６（Ｂ）を参照して、５６０ビットのページ間冗長データを用いて、２１４４ビットの情報に対してＬＤＰＣ復号化を行い、２１４４ビットの復号化データを得る。ここで、ＬＤＰＣ符号が行われても、元の情報に完全に復号されるのではなく、復号化に失敗しているシンボルも存在すると考えられる。そこで、本発明では、後に詳述するパターンマッチングを行って、伝送経路にてデータの欠損が発生したか否かを判断している。更にこの作業は、シンボルのビット数の変換も兼ねている。 6A and 6B, 2144-bit information is subjected to LDPC decoding using 560-bit inter-page redundant data to obtain 2144-bit decoded data. Here, even if the LDPC code is performed, it is considered that there is a symbol that is not completely decoded into the original information but has failed to be decoded. Therefore, in the present invention, pattern matching, which will be described in detail later, is performed to determine whether or not data loss has occurred in the transmission path. Furthermore, this operation also serves as conversion of the number of symbols.
図６（Ｃ）に変換された後の８ビットの復号化データを示す。この図を参照して、上記パターンマッチングの結果、正しくマッチングしたものは、テーブル中にて対応する８ビットのシンボルに変換される。一方、正しくマッチングしないシンボルは、正しくマッチングしなかったものに割り当てられるべき８ビットのシンボルが割り当てられる。ここでは、マッチングしなかったシンボルに、「０」を指し示す８ビットのシンボルが割り当てられる。更に、図６（Ｄ）を参照して、イレージャー信号（Ｅｒａｓｕｒｅ Ｐａｔｔｅｒｎ）が生成される。このイレージャー信号は、上記したマッチングの結果、マッチングしなかった（即ち、伝送経路にてデータが破損した）シンボルの位置を指し示す信号である。 FIG. 6C shows 8-bit decoded data after conversion. Referring to this figure, as a result of the pattern matching, those that are correctly matched are converted into corresponding 8-bit symbols in the table. On the other hand, symbols that do not match correctly are assigned 8-bit symbols that should be assigned to those that did not match correctly. Here, an 8-bit symbol indicating “0” is assigned to a symbol that has not been matched. Further, referring to FIG. 6D, an erasure signal (Erasure Pattern) is generated. This erasure signal is a signal indicating the position of a symbol that has not been matched as a result of the above matching (that is, data has been corrupted in the transmission path).
上記した復号化データとイレージャー信号を用いて、ＲＳ復号化が行われて、完全な復号化が行われた情報が得られる。イレージャー信号を利用することにより、誤りが生じたシンボルの位置を容易に知ることができるので、ＲＳ復号化により誤り訂正の性能を向上させることができる。 RS decoding is performed using the decoded data and the erasure signal described above, and information that has been completely decoded is obtained. By using the erasure signal, it is possible to easily know the position of the symbol in which an error has occurred, and therefore it is possible to improve error correction performance by RS decoding.
＜第２の実施の形態：符号化方法＞
本形態では、リードソロモン符号化およびＬＤＰＣ符号化を組み合わせた符号化方法を詳述する。
<Second Embodiment: Encoding Method>
In this embodiment, an encoding method combining Reed-Solomon encoding and LDPC encoding will be described in detail.
図７のフローチャートを参照して、本形態の復号化方法は、入力された入力データに対してリードソロモン符号化を行って第１符号化データを生成する第１ステップＳ１と、第１符号化データのビット数を変換する第２ステップＳ２と、第１符号化データに対してＬＤＰＣ変換を行って第２符号化データを生成する第３ステップＳ３と、第２符号化データのビット数を変換する第４ステップＳ４とを主要に具備する。 Referring to the flowchart of FIG. 7, the decoding method of the present embodiment performs a first step S1 for performing Reed-Solomon encoding on input input data to generate first encoded data, and first encoding Second step S2 for converting the number of bits of data, third step S3 for performing LDPC conversion on the first encoded data to generate second encoded data, and converting the number of bits of the second encoded data And a fourth step S4.
第１ステップ：ＲＳ符号化を行うステップ
図８を参照して、入力されたデータに対してリードソロモン符号化を行うステップを説明する。図８（Ａ）は本ステップで生成されるＥＣＣブロック１１を示す図であり、図８（Ｂ）はＥＣＣブロックの一部を示す図である。
First Step: Step of Performing RS Encoding With reference to FIG. 8, a step of performing Reed-Solomon encoding on input data will be described. FIG. 8A shows the ECC block 11 generated in this step, and FIG. 8B shows a part of the ECC block.
図８（Ａ）を参照して、実質的な意味を有するユーザーデータである情報領域１３は、１８８個（ｒｏｗ）のページ１２から成り、１つのページ１２は、１０７２個のシンボル（１つのシンボルは８ビット）から成る。本ステップでは、異なるページに含まれるシンボルに対してリードソロモン符号化を行い、ページ間冗長データを生成する。従って、本工程で生成されるＥＣＣブロックは、ユーザーデータである情報領域１３と、情報領域に含まれるページ間の冗長であるページ間冗長データ１５から成る。 Referring to FIG. 8A, an information area 13 which is user data having substantial meaning is composed of 188 (row) pages 12, and one page 12 includes 1072 symbols (one symbol). Consists of 8 bits). In this step, Reed-Solomon encoding is performed on symbols included in different pages to generate inter-page redundant data. Therefore, the ECC block generated in this process includes the information area 13 which is user data and the inter-page redundant data 15 which is redundancy between pages included in the information area.
図８（Ｂ）を参照して、各ページに含まれるシンボルを最上段から、Ｂ［０、ｊ］、Ｂ［１、ｊ］、Ｂ［２、ｊ］、・・・・Ｂ［１８７、ｊ］とした場合、多項式（Ｒｅｍａｉｎｄｅｒ Ｐｏｌｙｎｏｍｉａｌ）Ｒｊは以下の式（１）により計算される。更にここでは、１８８列の実質的な情報に、４７列分のゼロ成分を加えて演算を行い、合計で２３５列としている。この様にゼロの列を加算するのは、リードソロモンコアに、処理されるデータのフォーマットを一致させるためである。この様な処理はパディングと称される。 Referring to FIG. 8B, symbols included in each page are B [0, j], B [1, j], B [2, j],... B [187, j], a polynomial (Reminder Polynomial) Rj is calculated by the following equation (1). Further, here, the calculation is performed by adding the zero component for 47 columns to the substantial information of 188 columns, and the total is 235 columns. The reason why zero columns are added in this way is to match the format of data to be processed to the Reed-Solomon core. Such processing is called padding.
第２ステップ：第１符号化データのビット数を変換するステップ
本ステップでは、ステップ１にて生成された第１符号化データに含まれるシンボルのビット数を変換する。第１ステップにて生成されるデータでは、１つのシンボルのビット数は８ビットである。本工程では、データの含まれるシンボルのビット数を８ビットから１６ビットに変換する。
Second step: Converting the number of bits of the first encoded data In this step, the number of bits of the symbol included in the first encoded data generated in step 1 is converted. In the data generated in the first step, the number of bits of one symbol is 8 bits. In this step, the number of bits of symbols included in the data is converted from 8 bits to 16 bits.
本ステップでは、シンボルのビット数を８ビットから１６ビットに変換するが、この変換はただ単に変換前のシンボルの前または後に「００００００００」等の情報を付与するのではなく、ＬＤＰＣ符号化の効率が高くなるような変換が行われる。即ち、シンボル内部で情報が分散された疎な状態になるように、シンボルの情報量が１６ビットに変換される。このように疎なシンボルを生成することで、ＬＤＰＣ符号の符号訂正能力を向上させることができる。また、ここで、ビット数を１６ビットに変換しても、シンボルが取り得る値のバリエーションは２５６通りであり８ビットの場合と変わらない。従って、シンボルを増加させることによる計算量の増加は抑制されている。 In this step, the number of bits of the symbol is converted from 8 bits to 16 bits, but this conversion does not simply add information such as “00000000” before or after the symbol before conversion, but the efficiency of LDPC encoding. The conversion is performed so that becomes high. That is, the information amount of the symbol is converted to 16 bits so that the information is dispersed in the sparse state. By generating such sparse symbols, it is possible to improve the code correction capability of the LDPC code. Here, even if the number of bits is converted to 16 bits, there are 256 variations of values that the symbol can take, which is not different from the case of 8 bits. Therefore, an increase in calculation amount due to an increase in symbols is suppressed.
図９に、本工程で使用されるマッピングテーブルを示す。ここでは、左側の列に１６ビットのシンボルが示され、右側の列にそれに対応する８ビットシンボルが示されている。このテーブルを使用して、ＥＣＣブロックに含まれる全てのシンボルは８ビットから１６ビットに変換される。例えば、１６ビットのシンボルに於ける最下段のシンボル２５５は、それに対応する８ビットシンボル２５５（１１１１＿１１１１）に変換する（割り当てられる）。 FIG. 9 shows a mapping table used in this step. Here, a 16-bit symbol is shown in the left column, and a corresponding 8-bit symbol is shown in the right column. Using this table, all symbols contained in the ECC block are converted from 8 bits to 16 bits. For example, the lowermost symbol 255 in the 16-bit symbol is converted (assigned) to the corresponding 8-bit symbol 255 (1111 — 1111).
次に、図１０および図１１を参照して、上記したテーブル（マッピングテーブル）の生成方法を説明する。図１０（Ａ）は確率分布を示すグラフであり、図１０（Ｂ）はそのグラフを数値化した表であり、図１０（Ｃ）は８ビットシンボルのハミング距離を示す表であり、図１０（Ｄ）はマッピングテーブルである。 Next, a method for generating the table (mapping table) will be described with reference to FIGS. 10A is a graph showing the probability distribution, FIG. 10B is a table in which the graph is digitized, FIG. 10C is a table showing the Hamming distance of the 8-bit symbol, and FIG. (D) is a mapping table.
先ず、ＬＤＰＣアルゴリズムはＲａｗ Ｄａｔａ Ｆｏｒｍａｔ（１６ビット）を使用することで実現される。この変換テーブルの主たる目的は、８ビットデータを適切な（即ち、変換前よりも疎な状態な）１６ビットデータのシンボルに割り当てることにある。 First, the LDPC algorithm is realized by using Raw Data Format (16 bits). The main purpose of this conversion table is to assign 8-bit data to appropriate (ie, sparser than before conversion) 16-bit data symbols.
以下に、上記マッピングテーブルを構築する方法を説明する。最初に、顧客から提供されたデータを利用して、伝送路のノイズを解析する。図１０（Ａ）は、このノイズの性質を可視化したものである。紙面上にて手前側の横軸は伝送路にインプットされるデータを示し、奥行き側に伸びる軸は伝送路から出力されるデータを示し、縦方向の軸はインプット情報とアウトプット情報にエラーが生じる確率であるエラー確率を示している。この解析は、１６ビットシンボル（合計で２５６個）を使用したエラー確率マトリックスを構築することを可能とする。 A method for constructing the mapping table will be described below. First, transmission line noise is analyzed using data provided by a customer. FIG. 10A visualizes the nature of this noise. The horizontal axis on the front side of the paper shows the data input to the transmission line, the axis extending to the depth side shows the data output from the transmission line, and the vertical axis shows errors in the input information and output information. The error probability that is the probability of occurrence is shown. This analysis makes it possible to build an error probability matrix using 16-bit symbols (256 in total).
図１０（Ｃ）を参照して、８ビットバイナリデータのハミング距離が構築される。バイナリＡｄａｔａとバイナリＢｄａｔａとのハミング距離は、ＡｄａｔａとＢｄａｔａとのバイナリ値を比較することにより、簡単に計算できる。例えば、以下の２つの値が有ると仮定した場合、
第１の値：１０００＿００００
第２の値：０００１＿１０１１
第１の値と第２の値とのハミング距離Ｈｄは５である。
Referring to FIG. 10C, a Hamming distance of 8-bit binary data is constructed. The Hamming distance between binary Data and binary Bdata can be easily calculated by comparing the binary values of Data and Bdata. For example, assuming that there are two values:
First value: 1000_0000
Second value: 0001_1011
The Hamming distance Hd between the first value and the second value is 5.
図１０（Ｃ）には、８ビットデータの、全ての組合せのハミング距離が示されている。そして、上記した２つのマトリックスは、８ビットデータを１６ビットシンボル（４×４）に割り当てるマッピングテーブルによりリンクされる。 FIG. 10C shows the Hamming distances of all combinations of 8-bit data. The two matrices described above are linked by a mapping table that assigns 8-bit data to 16-bit symbols (4 × 4).
上記した各表（テーブル）を基に、図１０（Ｄ）に示すマッピングテーブルが生成される。このテーブルは、８ビットシンボルを１６ビットシンボルに変換されるときに使用されると共に、逆に、１６ビットシンボルを８ビットシンボルに変換（逆変換）する際にも同じように適用される。 Based on each table described above, the mapping table shown in FIG. 10D is generated. This table is used when an 8-bit symbol is converted into a 16-bit symbol, and conversely, the table is similarly applied when converting a 16-bit symbol into an 8-bit symbol (inverse conversion).
更に、上記マッピングテーブルは、次のような理念に基づいて、生成される。即ち、「インプットされた１６ビットシンボルが、出力されるシンボルよりも高い確率を有している場合は、対応するハミング距離Ｈｄ（Ａ、Ｂ）が可能な限り低くなる。」という基本的考えの基にマッピングテーブルは生成される。 Further, the mapping table is generated based on the following philosophy. That is, the basic idea is “if the input 16-bit symbol has a higher probability than the output symbol, the corresponding Hamming distance Hd (A, B) is as low as possible”. Based on this, a mapping table is generated.
図１１を参照して、次に、効率的にマッピングテーブルを構築する為のアルゴリズムを説明する。図１１（Ａ）はマッチングテーブルの生成方法を示すフローチャートであり、図１１（Ｂ）は最適化を行う前のマッピングテーブルであり、図１１（Ｃ）は最適化を行った後のマッピングテーブルである。このアルゴリズムの主たる目的は、下記式（５）に示される式に示されるハミング比を可能な限り小さくすることにある。 Next, an algorithm for efficiently constructing a mapping table will be described with reference to FIG. FIG. 11A is a flowchart showing a matching table generation method, FIG. 11B is a mapping table before optimization, and FIG. 11C is a mapping table after optimization. is there. The main purpose of this algorithm is to make the Hamming ratio shown in the following equation (5) as small as possible.
先ず、ステップＳ１では、８ビットを１６ビットに変換するテーブルを初期化する。８ビットデータと１６ビットデータとは、両方とも昇順にソートされる。そして、上記式（５）に示された式によりハミング平均値を計算する。この式により算出された値を以後、Ｈ参照値と称する。 First, in step S1, a table for converting 8 bits into 16 bits is initialized. Both 8-bit data and 16-bit data are sorted in ascending order. Then, the Hamming average value is calculated by the equation shown in the above equation (5). Hereinafter, the value calculated by this equation is referred to as an H reference value.
ステップＳ２では、マッピングテーブルを２つの列になるように置換する。この置換の一例を図１１（Ｂ）および図１１（Ｃ）に示す。置換が終了すると、１６ビットシンボルの０は８ビットデータの１に対応し、１６ビットシンボルの１は、８ビットデータの０に対応する（図１１（Ｃ）参照）。 In step S2, the mapping table is replaced with two columns. An example of this substitution is shown in FIGS. 11B and 11C. When the replacement is completed, 16-bit symbol 0 corresponds to 8-bit data 1 and 16-bit symbol 1 corresponds to 8-bit data 0 (see FIG. 11C).
ステップＳ３では、次に、アップデートされた（置換された）マッピングテーブルを使用して、ハミング平均値を上記式（５）に示された式を使用して計算する。この値をＨｕｐ値と称する。 In step S3, the Hamming average is then calculated using the formula shown in equation (5) above using the updated (replaced) mapping table. This value is referred to as a Hup value.
ステップＳ４では、続いて、Ｈｕｐ値とＨ参照値（Ｈｒｅｆ値と以下にて称する場合もある）とを比較する。 In step S4, subsequently, the Hup value and the H reference value (which may be referred to as “Href value” below) are compared.
上記ステップＳ４にて、Ｈｕｐ値がＨｒｅｆ値よりも低い場合、（換言すると、この状態のマッピングテーブルが参照のマッピングテーブルよりも適している場合）は、ステップＳ５に移行して、次のような処置をする。即ち、ステップＳ２における置換が記憶されると共に、参照ハミング平均値比がＨｕｐ値としてセットされる（Ｈｒｅｆ値をＨｕｐ値に割り当てる）。 When the Hup value is lower than the Href value in step S4 (in other words, when the mapping table in this state is more suitable than the reference mapping table), the process proceeds to step S5, and the following Take action. That is, the replacement in step S2 is stored, and the reference Hamming average value ratio is set as the Hup value (assigns the Href value to the Hup value).
一方、上記ステップＳ４にて、Ｈｕｐ値がＨｒｅｆ値よりも大きい場合、（換言すると、この状態のマッピングテーブルが参照のマッピングテーブルよりも適切でない場合）は、ステップＳ６に移行して、次のような処置をする。即ち、ステップＳ３での置換は記憶されずに、参照のマッピングテーブルを復帰させる（即ち、そのままの状態にしておく）。 On the other hand, if the Hup value is larger than the Href value in step S4 (in other words, if the mapping table in this state is not appropriate than the reference mapping table), the process proceeds to step S6, and Take appropriate measures. That is, the replacement in step S3 is not stored and the reference mapping table is restored (that is, left as it is).
上記プロセスは、マッピングテーブルの全ての２列置換に対して行われる。このことによって、本実施の形態の目的に沿った最適なマッピングテーブルが生成される。 The above process is performed for all 2-column permutations of the mapping table. As a result, an optimal mapping table that meets the object of the present embodiment is generated.
第３ステップ：第１符号化データに対してＬＤＰＣ変換を行うステップ
本ステップでは、上記工程により個々のシンボルが８ビットから１６ビットに変換された第１符号化データに対してＬＤＰＣ符号化を行い、ページ内の冗長データを生成して、第２符号化データを生成する。
Third step: Step of performing LDPC conversion on the first encoded data In this step, LDPC encoding is performed on the first encoded data in which individual symbols are converted from 8 bits to 16 bits by the above process. The redundant data in the page is generated, and the second encoded data is generated.
図１２（Ａ）に本ステップで用いるパリティ検査行列６０を示し、図１２（Ｂ）に本ステップにて生成される第２符号化データを構成するＥＣＣブロック１１を示す。 FIG. 12A shows the parity check matrix 60 used in this step, and FIG. 12B shows the ECC block 11 constituting the second encoded data generated in this step.
図１２（Ａ）に示すパリティ検査行列６０は、例えば、５６０行・２７０４列の構成となっている。本形態では、符号化単位となる１ページ分の情報は２１４４ビットであり、５６０個のパリティビットを生成するために更に５６０ビットが付け加えられ、パリティ検査行列６０の列数は２７０４列となる。また、検査行列の右端部には正方形の領域が必要となるので、パリティ検査行列６０の行数は５６０行と成っている。なお、この正方形領域では、対角線の沿った成分は全てが１となっており、対角線より右側は０となっている。更に、この対角線より左側の領域は１が疎に配置されている。 The parity check matrix 60 shown in FIG. 12A has a configuration of, for example, 560 rows and 2704 columns. In this embodiment, the information for one page as a coding unit is 2144 bits, and 560 bits are further added to generate 560 parity bits, and the number of columns of the parity check matrix 60 is 2704. Also, since a square area is required at the right end of the parity check matrix, the number of rows of the parity check matrix 60 is 560. In this square region, all the components along the diagonal are 1, and 0 on the right side of the diagonal. Furthermore, 1 is sparsely arranged in the region on the left side of the diagonal line.
次に、上記したパリティ検査行列６０を各々のページを構成する各ビットと演算して、パリティビットを算出する。このことを換言すれば、各ページについて５６０元の連立方程式を解くことで、各ページに付加されるページ内冗長データが生成される。 Next, the parity check matrix 60 is calculated with each bit constituting each page to calculate a parity bit. In other words, the intra-page redundant data added to each page is generated by solving simultaneous equations of 560 yuan for each page.
このようなパリティ検査行列を用いたページ間冗長データの生成は、ＥＣＣブロックを構成する各ページについて行われる。また、ＲＳ符号化により生成されたページ間冗長データ１５に関しても、ＬＤＰＣ符号化によるページ内冗長データ１４が生成される。 Generation of inter-page redundant data using such a parity check matrix is performed for each page constituting the ECC block. In addition, the intra-page redundant data 14 by LDPC encoding is also generated for the inter-page redundant data 15 generated by RS encoding.
上記ステップにより、図１２（Ｂ）に示す構成のＥＣＣブロック１１が生成される。ＥＣＣブロック１１の構成の詳細は、第１の実施の形態にて上記した。ここでは、ページ１２毎にページ内冗長データ１４が生成され、１つのページに５６０バイトのページ内冗長データ１４が付加される。 Through the above steps, the ECC block 11 having the configuration shown in FIG. 12B is generated. Details of the configuration of the ECC block 11 have been described above in the first embodiment. Here, in-page redundant data 14 is generated for each page 12, and 560-byte in-page redundant data 14 is added to one page.
本発明の特徴の一つは、ハミング距離が考慮されてビット数が変換された情報に対して、ＬＤＰＣ符号変換を行う点にある。このことにより、冗長データおよび計算量の増大を抑制しつつ、ＬＤＰＣ符号化の誤り訂正能力を向上させることができる。一般的に、誤り訂正のための符号化技術では、符号化の為の冗長データを長くするほど、誤り訂正能力を高めることができる。しかしながら、冗長データを長くすると、伝送又は記録されるべきトータルな情報量が増大してしまい、誤り訂正の為の計算量（計算時間）も長くなってしまう等の問題もある。そこで本形態では、シンボルの情報量を８ビットから１６ビットに変換した後に、このシンボルに対してＬＤＰＣ符号化を行っている。このことにより、シンボルが疎な状態になるので、ＬＤＰＣ符号化の誤り訂正能力が向上される。更に、８ビットのシンボルに適用されるテーブルを用いることができるので、シンボルの情報量が増加することに依る符号化の計算量の増大が抑制される。 One of the features of the present invention is that LDPC code conversion is performed on information in which the number of bits is converted in consideration of the Hamming distance. As a result, the error correction capability of LDPC encoding can be improved while suppressing an increase in redundant data and calculation amount. In general, in an encoding technique for error correction, the longer the redundant data for encoding, the higher the error correction capability. However, when the redundant data is lengthened, there is a problem that the total amount of information to be transmitted or recorded increases, and the amount of calculation (calculation time) for error correction becomes long. Therefore, in this embodiment, after the symbol information amount is converted from 8 bits to 16 bits, LDPC encoding is performed on the symbols. As a result, symbols become sparse, so that the error correction capability of LDPC encoding is improved. Furthermore, since a table applied to 8-bit symbols can be used, an increase in the amount of coding calculation due to an increase in the amount of symbol information is suppressed.
第４ステップ：第２符号化データのビット数を変換するステップ
図１３（Ａ）を参照して、本ステップでは、ＬＤＰＣ符号化が行われた第２符号化データの構成するシンボルを、１６ビットから８ビットに変換して、全体の情報量を削減する。具体的には、ＥＣＣブロック１１の中の情報領域１３とページ間冗長データ１５に含まれるシンボルの情報量が、１６ビットから８ビットに変換される。本ステップの情報量の変換が行われた結果、１ページに含まれる情報領域１３の情報量は、２１４４ビットから１０７２ビットに変換される。また、この変換は、ページ間冗長データ１５に対しても行われる。ここでは、各ページに含まれるシンボルの情報量を１６ビットから８ビットに変換しているが、８ビットに以外の情報量（例えば９ビット〜１５ビット）にシンボルが変換されても良い。しかしながら、電気信号が伝送される一般的な伝送路では、８ビットまたは１６ビットの情報が通過することを前提として設計されている場合が多いので、このステップで生成されるシンボルの情報量は８ビットが好適である。
Fourth Step: Step of Converting Number of Bits of Second Encoded Data Referring to FIG. 13A, in this step, symbols constituting the second encoded data subjected to LDPC encoding are 16 bits. To 8 bits to reduce the total amount of information. Specifically, the information amount of symbols included in the information area 13 and the inter-page redundant data 15 in the ECC block 11 is converted from 16 bits to 8 bits. As a result of the conversion of the information amount in this step, the information amount of the information area 13 included in one page is converted from 2144 bits to 1072 bits. This conversion is also performed on the inter-page redundant data 15. Here, the information amount of the symbols included in each page is converted from 16 bits to 8 bits, but the symbols may be converted to information amounts other than 8 bits (for example, 9 bits to 15 bits). However, since a general transmission path through which an electrical signal is transmitted is often designed on the assumption that 8-bit or 16-bit information passes, the information amount of the symbol generated in this step is 8 Bits are preferred.
本ステップで、シンボルの情報量を削減することにより、伝送または記録されるべき情報の全体的な量が小さくなる。従って、本形態の符号化装置により生成された符号化データを伝送する場合は、本ステップにてトータルな情報量が削減された結果、伝送路に与える負荷が軽減される。また、生成された符号化データが記憶媒体に記録される場合は、記憶媒体に記録可能な実質的な情報量を増大させることができる。 In this step, reducing the amount of symbol information reduces the overall amount of information to be transmitted or recorded. Therefore, when transmitting the encoded data generated by the encoding apparatus of the present embodiment, the total information amount is reduced in this step, so that the load applied to the transmission path is reduced. When the generated encoded data is recorded on a storage medium, the substantial amount of information that can be recorded on the storage medium can be increased.
本ステップの情報量の変換は、上述した第２ステップの情報量の変換とは性質が異なる。上記第２ステップでは、ＬＤＰＣ符号化の誤り訂正能力を向上させるために、シンボルの情報量を８ビットから１６ビットにして疎な状態にした。本ステップでは、情報量の削減が目的であるので、ビット数を変換する表を用意して、この表に従ってシンボルの８ビットを１６ビットに変換すればよい。図１１（Ｂ）にこの変換に用いられる表の一例を示す。 The information amount conversion in this step is different in nature from the information amount conversion in the second step described above. In the second step, in order to improve the error correction capability of LDPC encoding, the information amount of symbols is changed from 8 bits to 16 bits to make a sparse state. Since the purpose is to reduce the amount of information in this step, a table for converting the number of bits may be prepared, and the 8 bits of the symbol may be converted to 16 bits according to this table. FIG. 11B shows an example of a table used for this conversion.
＜第３の実施の形態：復号化方法＞
本形態では、上記第２の実施の形態にて説明した方法により生成された符号化データを復号化して基のデータを得る方法を説明する。
<Third Embodiment: Decoding Method>
In the present embodiment, a method for obtaining base data by decoding encoded data generated by the method described in the second embodiment will be described.
本形態の復号化方法は、図１４に示すフローチャートを参照して、入力された入力データ（符号化データ）を構成するシンボルの情報量を変換する第１ステップＳ１１と、変換されたデータに対してＬＤＰＣ変換を行って第１復号化データを生成する第２ステップＳ１２と、第１復号化データに含まれるシンボルの情報量を変換する第３ステップＳ１３と、第１復号化データに対してＲＳ復号化を行って第２復号化データを生成する第４ステップＳ１４とを具備している。 In the decoding method of this embodiment, referring to the flowchart shown in FIG. 14, the first step S11 for converting the amount of information of symbols constituting the input data (encoded data) that has been input, and the converted data The second step S12 for generating the first decoded data by performing LDPC conversion, the third step S13 for converting the information amount of the symbol included in the first decoded data, and the RS for the first decoded data And 4th step S14 which performs decoding and produces | generates 2nd decoding data.
第１ステップ：入力されたデータのビット数を変換するステップ
本ステップでは、入力された入力データ４９を構成するシンボルのデータ量を変換する。ここで、入力データとは、上述した第２の実施の形態で説明した方法により符号化されたデータである。
1st step: The step which converts the bit number of the input data In this step, the data amount of the symbol which comprises the input data 49 input is converted. Here, the input data is data encoded by the method described in the second embodiment.
本ステップのデータ変換は、上述した第２の実施の形態に於ける第４ステップで行われたデータ変換の逆である。従って、上述した第４ステップのデータ変換がシンボルのデータ量を８ビットから１６ビットに変換するものであった場合は、本ステップではシンボルのデータ量を１６ビットから８ビットに変換する。また、変換に用いるテーブルも、上述した第４ステップと同じものを用いる。図１５に、本ステップのデータ変換に用いるテーブルの一例を示す。 The data conversion in this step is the reverse of the data conversion performed in the fourth step in the above-described second embodiment. Therefore, if the data conversion in the fourth step described above converts the symbol data amount from 8 bits to 16 bits, this step converts the symbol data amount from 16 bits to 8 bits. The table used for conversion is the same as that in the fourth step described above. FIG. 15 shows an example of a table used for data conversion in this step.
第２ステップ：ＬＤＰＣ復号化を行うステップ
本ステップでは、上述ステップによりシンボルのビット数が変換された符号化データに対して、ＬＤＰＣ復号化を行い、第1復号化データ４５を生成する。具体的には、Ｓｕｍ−Ｐｒｏｄｕｃｔアルゴリズムに基づく繰り返し復号を行い、推定結果である復号化データを得る。
Second Step: Step of Performing LDPC Decoding In this step, the first decoded data 45 is generated by performing LDPC decoding on the encoded data in which the number of bits of the symbol is converted in the above step. Specifically, iterative decoding based on the Sum-Product algorithm is performed to obtain decoded data as an estimation result.
本ステップでは対数尤度比（ｌｏｇ ｌｉｋｅｌｉｈｏｏｄ ｒａｔｉｏ）に基づくＳｕｍ−Ｐｒｏｄｕｃｔ復号法を行うので、Ｓｕｍ−Ｐｒｏｄｕｃｔアルゴリズムに入力される入力情報は、入力データ４９自身ではない。 In this step, since the Sum-Product decoding method based on the log likelihood ratio is performed, the input information input to the Sum-Product algorithm is not the input data 49 itself.
ここで、図１６（Ａ）に示すようなデータの伝送路（Ｃｈａｎｎｅｌ）を想定し、伝送路に入力されるデータをＸｎとし、伝送路を経由して受信されるデータをＹｎとする。このように仮定した場合、本ステップでは、以下に示す式（４）により算出されるλｎがＳｕｍ−Ｐｒｏｄｕｃｔアルゴリズムに入力される。 Here, assuming a data transmission path (Channel) as shown in FIG. 16A, the data input to the transmission path is Xn, and the data received via the transmission path is Yn. Assuming this, in this step, λ n calculated by the following equation (4) is input to the Sum-Product algorithm.
図１６（Ｂ）に上記解析に基づく結果の一例を示す。この表では、００〜１１の入力に対応して、００〜１１が出力される確率を示している。例えば、００が入力されたときに、００が出力される確率は０．８（８０％）であり、００が入力されたときに１１が出力される確率は０．０（０％）である。 FIG. 16B shows an example of a result based on the above analysis. In this table, the probability that 00 to 11 is output corresponding to the input of 00 to 11 is shown. For example, when 00 is input, the probability that 00 is output is 0.8 (80%), and when 00 is input, the probability that 11 is output is 0.0 (0%). .
上記解析結果に基づく対数尤度比の算出方法は次の通りである。先ず、それぞれの出力値に関して、入力値が０である確率（Ｐ０）と、入力値が１である確率（Ｐ１）を算出する。次に、Ｐ１／Ｐ０を算出した後に、ｌｏｇ（Ｐ１／Ｐ０）を算出してλを求める。ここで、Ｐ１がＰ０よりも大きかったらλの値は正となり、Ｐ１がＰ０よりも小さかったらλの値は負となる。 The log likelihood ratio calculation method based on the analysis result is as follows. First, for each output value, a probability (P0) that the input value is 0 and a probability (P1) that the input value is 1 are calculated. Next, after calculating P1 / P0, log (P1 / P0) is calculated to obtain λ. Here, if P1 is larger than P0, the value of λ becomes positive, and if P1 is smaller than P0, the value of λ becomes negative.
更に図１６（Ｂ）を参照して、上記算出方法の一例を説明すると、例えば出力値が１０であった場合、入力値が１である確率Ｐ１は、Ｐ１＝０．６＋０．１＝０．７と算出される。また、入力値が０である確率Ｐ０は、Ｐ０＝０．２＋０．１＝０．３と算出される。従って、λ＝ｌｏｇ（０．７／０．３）＝０．３６となる。 Further, an example of the above calculation method will be described with reference to FIG. 16B. For example, when the output value is 10, the probability P1 that the input value is 1 is P1 = 0.6 + 0.1 = 0. 7 is calculated. The probability P0 that the input value is 0 is calculated as P0 = 0.2 + 0.1 = 0.3. Therefore, λ = log (0.7 / 0.3) = 0.36.
またＬＤＰＣ復号処理では、図１７に示すようなＧａｌｌａｇｅｒ Ｆｕｎｃｔｉｏｎ を用いて計算をしている。ここで、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）等で復号化装置を構成した場合は、対数の計算にかかるコストは大きくなり、計算時間も長くなる。そこで本形態では、この対数の計算を予め行い、計算結果に基づくルックアップテーブルを生成し、このルックアップテーブルを参照することにより対数を計算している。ルックアップテーブルを用いることにより、復号化に必要とされる計算量を低減させ、計算速度を高速にすると共に回路規模を削減することができる。 In the LDPC decoding process, calculation is performed using a Gallager function as shown in FIG. Here, when the decoding device is configured by RTL (Register Transfer Level) or the like, the cost for calculating the logarithm increases and the calculation time also increases. Therefore, in this embodiment, the logarithm is calculated in advance, a lookup table based on the calculation result is generated, and the logarithm is calculated by referring to the lookup table. By using a lookup table, the amount of calculation required for decoding can be reduced, the calculation speed can be increased, and the circuit scale can be reduced.
上記方法によりＬＤＰＣ復号化が行われる。係る復号化の他の部分の詳細は、例えば、「低密度パリティ検査符号とその復号法：和田山正著：トリケップス」に記載されている。 LDPC decoding is performed by the above method. Details of the other parts of the decoding are described in, for example, “Low-density parity check code and decoding method: Tadashi Wadayama: Trikes”.
第３ステップ：第1復号化データを変換するステップ
本ステップでは、図１８を参照して、先ステップにて復号された第１復号化データを変換する。図１８（Ａ）は、本ステップに手処理される第１復号化データの一部を示す図であり、図１８（Ｂ）はデータ変換のためのパターンマッチングを示す図であり、図１８（Ｃ）は本ステップの手順を示すフローチャートである。
Third Step: Step of Converting First Decoded Data In this step, the first decoded data decoded in the previous step is converted with reference to FIG. FIG. 18A is a diagram illustrating a part of the first decoded data manually processed in this step, and FIG. 18B is a diagram illustrating pattern matching for data conversion. C) is a flowchart showing the procedure of this step.
本ステップでは、先ステップにて復号化処理されたデータに含まれるシンボルのビット数を変化させる。具体的には、シンボルのビット数を１６ビットから８ビットに変換させる。この処理は、次ステップであるＲＳ復号化のために必要とされる処理である。更に、本ステップでは、先ステップであるＬＤＰＣアルゴリズムにてエラーが発生したエラーを検出している。即ち、ここでは、パターンマッチングを行うことにより、これらの２つの処理を行っている。 In this step, the number of bits of the symbol included in the data decoded in the previous step is changed. Specifically, the number of bits of the symbol is converted from 16 bits to 8 bits. This process is a process required for RS decoding which is the next step. Further, in this step, an error in which an error has occurred is detected by the LDPC algorithm which is the previous step. That is, here, these two processes are performed by performing pattern matching.
図１８（Ａ）を参照して、ＬＤＰＣ復号化が施されたデータは、１ページが２１４４ビットの情報量を有し、このページに含まれる１シンボルのビット数は１６ビットである。１６ビットの１シンボルは、４×４のマスクシンボルと等価である。このマスクシンボルは、先実施の形態にて、ＬＤＰＣ符号化の前に行われるデータ変換の際に用いられたものと同様なものである。 Referring to FIG. 18A, in the data subjected to LDPC decoding, one page has an information amount of 2144 bits, and the number of bits of one symbol included in this page is 16 bits. One symbol of 16 bits is equivalent to a 4 × 4 mask symbol. This mask symbol is the same as that used in the data conversion performed before LDPC encoding in the previous embodiment.
図１８（Ｂ）を参照して、本ステップでは、ＬＤＰＣ復号化により得られた第１復号化データに含まれるシンボルと、マスクシンボルとを逐次比較している。即ち、両シンボルのパターンが一致するか否かを確認しており、この作業はパターンマッチングと称されている。このパターンマッチングは、第１復号化データに含まれる全てのシンボルに対して行われる。このマスクシンボルは、８ビットのデータに対応して設けられているので、全部で２５６個存在する。 Referring to FIG. 18B, in this step, symbols included in the first decoded data obtained by LDPC decoding and mask symbols are sequentially compared. That is, it is confirmed whether or not the patterns of both symbols match, and this operation is called pattern matching. This pattern matching is performed on all symbols included in the first decoded data. Since the mask symbols are provided corresponding to 8-bit data, there are 256 in total.
図１８（Ｃ）を参照して、上記パターンマッチングの詳細を説明する。本ステップのパターンマッチングでは、先ず、ＬＤＰＣ復号化された第１復号化データに含まれる１６ビットのシンボルを、２５６個存在するマスクシンボルと順次比較する（Ｓ１）。この図に示すパターンマッチングは、第１復号化データを構成する全てのシンボルに対して順次行われる。 Details of the pattern matching will be described with reference to FIG. In pattern matching in this step, first, 16-bit symbols included in the first decoded data subjected to LDPC decoding are sequentially compared with 256 existing mask symbols (S1). The pattern matching shown in this figure is sequentially performed on all symbols constituting the first decoded data.
次に、シンボルが多数存在するマスクシンボルの中の一つとマッチするか否かが判断される（Ｓ２）。即ち、Ｓ２では、ＬＤＰＣ復号化により生成された第１復号化データに含まれるシンボルと同一のものが、２５６個存在するマスクシンボルセットの中に存在するか否かが調べられる。 Next, it is determined whether or not there is a match with one of many mask symbols (S2). That is, in S2, it is checked whether or not the same symbols included in the first decoded data generated by the LDPC decoding are present in 256 mask symbol sets.
そして、一致するマスクシンボルが存在したら（Ｓ２のＹＥＳ）、一致したマスクシンボルに対応する８ビットデータが、そのシンボルに割り当てられる（Ｓ３）。このステップを踏むことにより、先工程のＬＤＰＣ復号化にてエラーが発生していないことが確認されると共に、第１復号化データを構成するシンボルのビット数が、１６ビットから８ビットに変換される。 If a matching mask symbol exists (YES in S2), 8-bit data corresponding to the matching mask symbol is assigned to the symbol (S3). By taking this step, it is confirmed that no error has occurred in the LDPC decoding of the previous process, and the number of bits of the symbols constituting the first decoded data is converted from 16 bits to 8 bits. The
一方、一致するマスクシンボルが存在しなければ（Ｓ２のＮＯ）、その旨を示す８ビットデータが割り当てられる（Ｓ４）。例えば、「００００００００」が処理対象の１６ビットのシンボルに割り当てられる。ＬＤＰＣ復号化が正常に行われたら（即ち、誤り訂正が正しく行われたら）、２５６個存在するマスクシンボルのいずれか一つとマッチするはずである。従って、処理対象のシンボルとマッチングする（一致する）マスクシンボルが存在しないと云うことは、ＬＤＰＣ復号化が失敗していることを意味している。このことから、ステップＳ４では、復号化に失敗したシンボルの存在および位置を指し示す信号であるイレージャー信号を発生させて、次ステップにてこの信号を利用する。 On the other hand, if there is no matching mask symbol (NO in S2), 8-bit data indicating that is assigned (S4). For example, “00000000” is assigned to a 16-bit symbol to be processed. If LDPC decoding is performed normally (ie, if error correction is performed correctly), it should match any one of 256 existing mask symbols. Therefore, the fact that there is no mask symbol that matches (matches) the symbol to be processed means that LDPC decoding has failed. Therefore, in step S4, an erasure signal that is a signal indicating the presence and position of a symbol that has failed to be decoded is generated, and this signal is used in the next step.
以上述べたように、本ステップは、ＬＤＰＣ復号化が施されたデータに対してパターンマッチングを行うことにより、第１復号化データを構成する１６ビットのシンボルが８ビットに変換される。更に、復号化に失敗したシンボルにはその旨を示す８ビットのシンボルが割り当てられ、更に、このシンボルの存在とその位置を示すイレージャー信号が生成される。そして、これらのデータおよび信号は、次ステップにて活用される。 As described above, in this step, the 16-bit symbols constituting the first decoded data are converted to 8 bits by performing pattern matching on the data subjected to LDPC decoding. Further, an 8-bit symbol indicating that is assigned to the symbol that has failed to be decoded, and an erasure signal indicating the presence and position of this symbol is generated. These data and signals are utilized in the next step.
本ステップのマッチングにより、シンボルのビット数が変換されると共に、復号化の妥当さの是非も判断される。従って、１つの処理によりデータ数変換と復号化の検証が行われるので、処理の複雑化を回避しつつ高度な誤り訂正を行うことができる。 By matching in this step, the number of bits of the symbol is converted, and whether or not the decoding is appropriate is determined. Therefore, the number of data conversion and the decoding are verified by one process, so that advanced error correction can be performed while avoiding the complicated process.
第４ステップ：第１復号化データをＲＳ復号化するステップ
図１９を参照して、ＲＳ復号化を行うステップを、ＲＳ復号化部３２の構成と共に説明する。このステップの原理と使用される数式は、第１の実施の形態にて説明したので、重複する部分は割愛する。なお、本実施の形態のＲＳ復号方法およりＲＳ復号装置は、通常使用されるものと基本的には同様である。
Fourth Step: Step of RS Decoding First Decoded Data With reference to FIG. 19, the step of performing RS decoding will be described together with the configuration of the RS decoding unit 32. Since the principle of this step and the mathematical formula used have been described in the first embodiment, overlapping portions are omitted. Note that the RS decoding method and RS decoding apparatus of the present embodiment are basically the same as those normally used.
本ステップにて用いられるＲＳ復号装置３２は、シンドローム演算部５０と、多項式演算部５１と、シンドローム演算部５２と、Ｅｕｃｉｄｅ演算部５３と、Ｃｈｉｅｎ演算部５４と、エラー訂正部５５とを主要に具備している。 The RS decoding device 32 used in this step mainly includes a syndrome calculation unit 50, a polynomial calculation unit 51, a syndrome calculation unit 52, an Eucide calculation unit 53, a Chien calculation unit 54, and an error correction unit 55. It has.
先ステップにて生成された第１復号化データ４５は、シンドローム演算部５０に入力され、シンドローム演算部５０にてシンドロームが算出される。ここで、シンドロームとは、第１復号化データ４５に、パリティ検査行列を乗じたものである。更に、多項式演算部５１では、入力されたイレージャー信号４７を基に、消失位置を演算する。シンドローム演算部５０および多項式演算部５１の算出結果は、シンドローム演算部５２に伝達される。 The first decoded data 45 generated in the previous step is input to the syndrome calculation unit 50, and the syndrome calculation unit 50 calculates the syndrome. Here, the syndrome is obtained by multiplying the first decoded data 45 by a parity check matrix. Further, the polynomial calculation unit 51 calculates the erasure position based on the input erasure signal 47. The calculation results of the syndrome calculation unit 50 and the polynomial calculation unit 51 are transmitted to the syndrome calculation unit 52.
そして、これらの出力結果を利用して、シンドローム演算部５２にて演算を行うことにより、誤りが発生したシンボルの位置とが算出される。 Then, by using these output results, the syndrome calculation unit 52 performs calculation to calculate the position of the symbol where the error has occurred.
更に、Ｅｕｃｌｉｄｅ演算部５３およびＣｈｉｅｎ演算部５４では、シンドローム演算部５２の出力結果を利用して、誤り値が演算されると共に演算値がチェックされる。 Further, the Euclidean calculation unit 53 and the Chien calculation unit 54 use the output result of the syndrome calculation unit 52 to calculate an error value and check the calculation value.
最後に、エラー訂正部５５では、前段で算出した値を、誤りが発生している箇所の第１復号化４５に加える。このことにより、誤りが訂正された第２復号化データ４６が生成されて、ＲＳ復号化部３２から外部に出力される。 Finally, the error correction unit 55 adds the value calculated in the previous stage to the first decoding 45 where the error has occurred. As a result, the second decoded data 46 with the error corrected is generated and output from the RS decoding unit 32 to the outside.
＜第４の実施の形態：Ｓｕｍ−ｐｒｏｄｕｃｔアルゴリズムの詳細＞
本実施の形態では、ＬＤＰＣ復号化装置の一部であるＳｕｍ−ｐｒｏｄｕｃｔアルゴリズムの詳細を説明する。通常のＳｕｍ−ｐｒｏｄｕｃｔアルゴリズムと本実施の形態との大きな相違点は、本実施の形態では、Ｓｕｍ−ｐｒｏｄｕｃｔアルゴリズムで使用されるα係数の演算処理と、β計数の演算処理とを合成して行っている点にある。ここで、α係数およびβ係数は、復元されたデータの確かさを示す係数である。
<Fourth Embodiment: Details of Sum-product Algorithm>
In the present embodiment, details of the Sum-product algorithm which is a part of the LDPC decoding apparatus will be described. The main difference between the normal Sum-product algorithm and this embodiment is that the present embodiment combines the arithmetic processing of the α coefficient used in the Sum-product algorithm and the arithmetic processing of β counting. There is in point. Here, the α coefficient and the β coefficient are coefficients indicating the certainty of the restored data.
Ｓｕｍ−ｐｒｏｄｕｃｔアルゴリズムを図２０乃至図２３を参照しつつ説明する。ここで、図２０はＳｕｍ−ｐｒｏｄｕｃｔアルゴリズムの為の回路を示すブロック図であり、図２１はＣＭＰフォーマットおよびＡＢＳフォーマットの詳細を示す表であり、図２２（Ａ）および図２２（Ｂ）はＳＵＭ ＧＡＬＬＡＧＥＲの算出プロセスを示す図であり、図２２（Ｃ）はαｍｎ係数の算出方法を示す図であり、図２３はβ係数の算出方法を示す図である。 The Sum-product algorithm will be described with reference to FIGS. Here, FIG. 20 is a block diagram showing a circuit for the Sum-product algorithm, FIG. 21 is a table showing details of the CMP format and the ABS format, and FIGS. 22A and 22B are SUM. It is a figure which shows the calculation process of GALLAGER, FIG.22 (C) is a figure which shows the calculation method of (alpha) mn coefficient, FIG. 23 is a figure which shows the calculation method of (beta) coefficient.
図２０を参照して、Ｓｕｍ−ｐｒｏｄｕｃｔアルゴリズムを実現する回路図は、以下の各ブロックから構成されている。
（１）ＣＯＶ．ＦＭＴ−１
（２）ＧＡＬＬＡＧＥＲ ＦＵＮＣＴＩＯＮ
（３）ＣＡＬＣ．ＳＩＧＮ
（４）ＳＵＭ ＧＡＬＬＡＧＥＲ
（５）ＡＬＰＨＡ ＣＡＬＣＵＬＡＴＩＯＮ
（６）ＣＯＮＶ．ＦＭＴ−２
（７）ＣＡＬＣ．ＢＥＴＡ
（８）ＬＡＭＤＡ ＧＥＮＥＲＡＴＯＲ
（９）ＯＵＴＰＵＴ ＥＳＴＩＭＡＴＩＯＮ
上記各ブロックの機能を以下にて詳述する。
Referring to FIG. 20, the circuit diagram for realizing the Sum-product algorithm is composed of the following blocks.
(1) COV. FMT-1
(2) GALLAGER FUNCTION
(3) CALC. SIGN
(4) SUM GALLAGER
(5) ALPHA CALCULATION
(6) CONV. FMT-2
(7) CALC. BETA
(8) LAMDA GENERATOR
(9) OUTPUT ESTIMATION
The function of each block will be described in detail below.
（１）ＣＯＶ．ＦＭＴ−１
このブロックは、データのフォーマットの変換装置である。入力されるデータ（Ｔｗｏ’Ｓ Ｃｏｍｐｌｅｍｅｎｔ Ｆｏｒｍａｔ（以降ＣＭＰと称する）は、Ｓｉｇｎ−Ａｎｄ−Ｍａｇｎｉｔｕｄｅ Ｆｏｒｍａｔ(以降、ＡＢＳと略称する）に変換される。
(1) COV. FMT-1
This block is a data format conversion device. Input data (Two'S Complement Format (hereinafter referred to as CMP) is converted into Sign-And-Magnitude Format (hereinafter referred to as ABS).
ここで、Ｓｉｇｎ−Ａｎｄ−Ｍａｇｎｉｔｕｄｅ Ｆｏｒｍａｔとは、次の通りである。先ず、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ（最上位のビット）)は記号であり、この記号が０の場合は正であり、この記号が負の場合は負である。そして、残りのビット群は大きさを示している。 Here, the Sign-And-Magnitude Format is as follows. First, MSB (Most Significant Bit) is a symbol, which is positive when this symbol is 0 and negative when this symbol is negative. The remaining bit groups indicate sizes.
一例として、ＣＭＰフォーマットからＡＢＳフォーマットに変換された５ビットデータのテーブルを、図２１に示す。 As an example, FIG. 21 shows a table of 5-bit data converted from the CMP format to the ABS format.
このブロックは、Ｓｕｍ−Ｐｒｏｄｕｃｔ Ａｌｇｏｒｉｔｈｍに適用され、パリティチェックマトリックスの各ラインに於いて、（λｎ’＋βｍｎ’）の値をＡＢＳフォーマットへの変換に使用される。 This block is applied to the Sum-Product Algorithm, and is used to convert the value of (λn ′ + βmn ′) to the ABS format in each line of the parity check matrix.
（２）ＧＡＬＬＡＧＥＲ ＦＵＮＣＴＩＯＮ
このブロックでは、当該ブロックに入力された情報に対応するＧａｌｌａｇｅｒ Ｆｕｎｃｔｉｏｎの値を算出する。Ｇａｌｌａｇｅｒ Ｆｕｎｃｔｉｏｎの詳細は、下記式（６）に示されている。
(2) GALLAGER FUNCTION
In this block, the value of Gallager Function corresponding to the information input to the block is calculated. Details of the Gallager Function are shown in the following formula (6).
第１に、アルファ計数の算出プロセスの間、パリティチェックマトリックスＨの各ラインに於いて、ｆ（｜λｎ’＋βｍｎ’｜）の値を算出する。 First, during the alpha count calculation process, the value of f (| λn ′ + βmn ′ |) is calculated for each line of the parity check matrix H.
第２に、パリティチェックマトリックスＨに含まれるアルファ係数の絶対値を算出する。 Second, the absolute value of the alpha coefficient included in the parity check matrix H is calculated.
（３）ＣＡＬＣ．ＳＩＧＮ
このブロックに入力される情報は、パリティチェックマトリックスＨを構成する各ラインに含まれる（λｎ’＋βｍｎ’）の値のサイン（符号）である。そして、このブロックの主たる機能は、下記式（７）を計算することにある。
(3) CALC. SIGN
The information input to this block is a sign of the value (λn ′ + βmn ′) included in each line constituting the parity check matrix H. The main function of this block is to calculate the following equation (7).
このブロックの構成は、基本的には下記する「（７）ＣＡＬＣ．ＢＥＴＡ」と類似している。
The configuration of this block is basically similar to “(7) CALC.BETA” described below.
パリティチェックマトリックスＨに含まれる各々のラインに関して、下記式（８）を実行する。 For each line included in the parity check matrix H, the following equation (8) is executed.
（５）ＡＬＰＨＡ ＣＡＬＣＵＬＡＴＩＯＮ
このブロックでは、（３）ＣＡＬＣ．ＳＩＧＮブロックにより算出されたアルファ係数のサインと、それらの絶対値が、第２のＧａｌｌａｇｅｒ Ｆｕｎｃｔｉｏｎ Ｂｌｏｃｋから算出される。
(5) ALPHA CALCULATION
In this block, (3) CALC. The signs of the alpha coefficients calculated by the SIGN block and their absolute values are calculated from the second Gallager Function Block.
このブロックの主たる目的は、アルファ係数の各々のサインと絶対値とを集めることにある。５ビット幅のデータの場合の処理方法の一例を、図２２（Ｃ）に示す。 The main purpose of this block is to collect the sine and absolute value of each alpha coefficient. An example of a processing method in the case of 5-bit width data is shown in FIG.
図２２（Ｃ）を参照すると、ＡＬＰＨＡ ＣＡＬＣＵＬＡＴＩＯＮブロックにより、１ビットのサイン（アルファ係数がプラスかマイナスかを示している）と、４ビットの絶対値（アルファ係数の大きさを示している）とが結合されて、アルファ係数が生成されている。 Referring to FIG. 22C, the ALPHA CALCULATION block indicates a 1-bit sine (indicating whether the alpha coefficient is positive or negative) and a 4-bit absolute value (indicating the magnitude of the alpha coefficient). Are combined to produce an alpha coefficient.
（６）ＣＯＮＶ．ＦＭＴ−２
このブロックは、基本的にはデータフォーマットを変換する部位である。ｓｉｇｎ−ａｎｄ−ｍａｇｎｉｔｕｄｅフォーマットの入力情報は、ｔｗｏ’ｓ ｃｏｍｐｌｅｍｅｎｔ ｆｏｒｍａｔ（ＣＭＰ）に変換される。
(6) CONV. FMT-2
This block is basically a part for converting the data format. The input information in the sign-and-magnitude format is converted into two's complement format (CMP).
このブロックは、Ｓｕｍ−Ｐｒｏｄｕｃｔ ａｌｇｏｒｉｔｈｍに於いて、パリティチェックマトリックスＨの各ｃｏｌｕｍｎに関して、アルファ係数をＣＭＰフォーマットに変換する。 This block converts the alpha coefficient into the CMP format for each column of the parity check matrix H in the Sum-Product algorithm.
（７）ＣＡＬＣ．ＢＥＴＡ
このブロックでは、パリティチェックマトリックスＨの各ｃｏｌｕｍｎに関して、β係数を算出すると共に、Ｓｕｍ−ｐｒｏｄｕｃｔ ａｌｇｏｒｉｔｈｍの推定出力値を生成する。
(7) CALC. BETA
In this block, for each column of the parity check matrix H, a β coefficient is calculated and an estimated output value of Sum-product algorithm is generated.
パリティチェックマトリックスの各ｃｏｌｕｍｎに関して、基本的にこのブロックでは、λ係数とアルファ係数とを加算している。そして、それぞれの（λｋ＋βｍｎ）係数は、これらの値から計算される。 With respect to each column of the parity check matrix, basically, in this block, a λ coefficient and an alpha coefficient are added. Each (λ k + β mn ) coefficient is then calculated from these values.
例えば、図２３には、ｃｏｌｕｍｎ重みが４（４つのアルファ係数のみ）の場合のベータ係数の算出プロセスが示されている。 For example, FIG. 23 shows a process for calculating a beta coefficient when the column weight is 4 (only four alpha coefficients).
（８）ＬＡＭＤＡ ＧＥＮＥＲＡＴＯＲ
このブロックの機能は、Ｓｕｍ−ｐｒｏｄｕｃｔ ａｌｇｏｒｉｔｈｍの入力値から、λ＝〔λ１・・・・・・λＮ〕の値を算出する部位である。この値は、Ｌｏｇ−Ｌｉｋｅｈｏｏｄ Ｒａｔｉｏ（ＬＬＲ）の名称で知られている。
(8) LAMDA GENERATOR
The function of this block is a part that calculates the value of λ = [λ 1 ... Λ N ] from the input value of Sum-product algorithm. This value is known by the name of Log-Likehood Ratio (LLR).
（９）ＯＵＴＰＵＴ ＥＳＴＩＭＡＴＩＯＮ
先ず、Ｃ＝（Ｃ１、・・・・、ＣＮ）とＳｕｍ−Ｐｒｏｄｕｃｔ Ａｌｇｏｒｉｔｈｍの出力推定値を定義する。この出力推定値は、下記式（９）により実現される。
(9) OUTPUT ESTIMATION
First, C = (C 1 ,..., C N ) and Sum-Product Algorithm output estimation values are defined. This estimated output value is realized by the following equation (9).
この結果がゼロマトリックスであれば、上記推定は正しいことになる。一方、一つでもゼロでないデータがマトリックスに含まれれば、推定出力値は正しくないことを示している。 If this result is a zero matrix, the above estimation is correct. On the other hand, if even one non-zero data is included in the matrix, it indicates that the estimated output value is not correct.
上記した各部位の中でも、アルファ係数の算出に寄与する部位は、（１）、（２）、（３）、（４）および（５）であり、ベータ係数の算出に寄与する部位は（６）および（７）である。 Among the parts described above, the parts that contribute to the calculation of the alpha coefficient are (1), (2), (3), (4), and (5), and the part that contributes to the calculation of the beta coefficient is (6 ) And (7).
本実施の形態では、演算部（例えば、ＬＳＩの上面に組み込まれた電気回路からなる）により、上記したＳｕｍ−Ｐｒｏｄｕｃｔアルゴリズムを実行している。上記したアルファ係数を演算する演算部と、ベータ係数を演算する演算部とは一部が共用されている。 In the present embodiment, the above-described Sum-Product algorithm is executed by a calculation unit (for example, an electric circuit incorporated on the upper surface of an LSI). A part of the arithmetic unit that calculates the alpha coefficient and the arithmetic part that calculates the beta coefficient are shared.
具体的には、上記演算部は、入力された入力データに対して加算処理を行う加算部と、加算部から入力されたデータに対して減算処理を行う減算部と、ＣＭＰフォーマットとＡＢＳフォーマットとの変換を行う変換部と、Ｇａｌｌａｇｅｒ Ｆｕｎｃｔｉｕｏｎを演算する変数演算部とを含む。そして、これらの中でも演算部と変数演算部が、ベータ係数算出およびアルファ係数算出に共用される。 Specifically, the calculation unit includes an addition unit that performs addition processing on input input data, a subtraction unit that performs subtraction processing on data input from the addition unit, and a CMP format and an ABS format. And a variable calculation unit for calculating Gallager Function. Among these, the calculation unit and the variable calculation unit are shared by the beta coefficient calculation and the alpha coefficient calculation.
即ち、ベータ係数を算出する際には、加算部、減算部、変換部、変数算出部の順番でデータ処理が行われる。一方、アルファ係数を算出する際には、加算部、減算部、変数算出部、変換部の順番でデータ処理が行われる。 That is, when calculating the beta coefficient, data processing is performed in the order of the addition unit, the subtraction unit, the conversion unit, and the variable calculation unit. On the other hand, when calculating an alpha coefficient, data processing is performed in the order of an addition unit, a subtraction unit, a variable calculation unit, and a conversion unit.
上記のように、ベータ係数算出およびアルファ係数算出に使用される演算部を共用することにより、個別に演算部を構成した場合と比較して、Ｓｕｍ−Ｐｒｏｄｕｃｔアルゴリズムに必要とされる回路の規模を小さくすることができる。従って、復号化装置や誤り訂正装置の大きさ（即ち、これらの装置が構成されたＬＳＩの大きさ）を小さくすることができる。 As described above, by sharing the arithmetic unit used for calculating the beta coefficient and the alpha coefficient, the circuit scale required for the Sum-Product algorithm can be reduced compared to the case where the arithmetic unit is configured individually. Can be small. Therefore, the size of the decoding device and the error correction device (that is, the size of the LSI in which these devices are configured) can be reduced.
１０ 誤り訂正装置
１１ ＥＣＣブロック
１２ ページ
１３ 情報領域
１４ ページ内冗長データ
１５ ページ間冗長データ
２０ 符号化装置
２１ ＲＳ符号化部
２２ ＬＤＰＣ符号化部
２３ データ変換部
２４ データ変換部
３０ 復号化装置
３１ ＬＤＰＣ復号化部
３２ ＲＳ復号化部
３３ データ変換部
３４ データ変換部
４０ 伝送経路
４２ 入力データ
４３ 第１符号化データ
４４ 第２符号化データ
４５ 第１復号化データ
４６ 第２復号化データ
４７ イレージャー信号
４８ 出力データ
４９ 入力データ
５０ シンドローム演算部
５１ 多項式演算部
５２ シンドローム演算部
５３ Ｅｕｃｌｉｄｅ演算部
５４ Ｃｈｅｉｎ演算部
５５ エラー訂正部
６０ パリティ検査行列
DESCRIPTION OF SYMBOLS 10 Error correction apparatus 11 ECC block 12 Pages 13 Information area 14 Intra-page redundant data 15 Inter-page redundant data 20 Encoding apparatus 21 RS encoding section 22 LDPC encoding section 23 Data conversion section 24 Data conversion section 30 Decoding apparatus 31 LDPC Decoding unit 32 RS decoding unit 33 Data conversion unit 34 Data conversion unit 40 Transmission path 42 Input data 43 First encoded data 44 Second encoded data 45 First decoded data 46 Second decoded data 47 Eraser signal 48 Output data 49 Input data 50 Syndrome operation unit 51 Polynomial operation unit 52 Syndrome operation unit 53 Euclidean operation unit 54 Chain operation unit 55 Error correction unit 60 Parity check matrix
Claims (17)
前記入力データに対してＲＳ符号化を行って第１符号化データを生成するＲＳ符号部と、
前記第１符号化データに対してＬＤＰＣ符号化を行って第２符号化データを生成するＬＤＰＣ符号部と、を具備することを特徴とする符号化装置。 An encoding device that encodes input data;
An RS encoding unit that performs RS encoding on the input data to generate first encoded data;
And an LDPC encoding unit configured to perform LDPC encoding on the first encoded data to generate second encoded data.
前記ＲＳ符号部では、ページ間冗長データを生成し、
前記ＬＤＰＣ符号部では、ページ内冗長データを生成することを特徴とする請求項１記載の符号化装置。 The input data consists of a plurality of pages,
In the RS code part, inter-page redundant data is generated,
The encoding apparatus according to claim 1, wherein the LDPC encoding unit generates redundant data within a page.
前記符号化データに対してＬＤＰＣ復号化を行って第１復号化データを生成するＬＤＰＣ復号部と、
前記第１復号化データに対してＲＳ復号化を行って第２復号化データを生成するＲＳ復号部と、を備えることを特徴とする復号化装置。 A decoding device that decodes encoded data to generate decoded data;
An LDPC decoding unit that performs LDPC decoding on the encoded data to generate first decoded data;
An RS decoding unit that performs RS decoding on the first decoded data to generate second decoded data.
前記ＲＳ復号部では、前記イレージャー信号を用いて前記第１復号化データを復号して前記第２復号化データを生成することを特徴とする請求項４記載の復号化装置。 The LDPC decoding unit sets an invalid symbol as a symbol to which the first decoded data to which error correction is impossible belongs, and generates an erasure signal indicating a position of the invalid symbol;
5. The decoding apparatus according to claim 4, wherein the RS decoding unit generates the second decoded data by decoding the first decoded data using the erasure signal.
前記符号化装置は、前記入力データに対してＲＳ符号化を行って第１符号化データを生成するＲＳ符号部と、前記第１符号化データに対してＬＤＰＣ符号化を行って第２符号化データを生成するＬＤＰＣ符号部と、を備え、
前記復号化装置は、前記第２復号化データに対してＬＤＰＣ復号化を行って第１復号化データを生成するＬＤＰＣ復号部と、前記第１復号化データに対してＲＳ復号化を行って第２復号化データを生成するＲＳ復号部と、を備えることを特徴とする誤り訂正装置。 An encoding device that encodes input data to generate encoded data; and a decoding device that decodes the encoded data to generate decoded data.
The encoding apparatus performs RS encoding on the input data to generate first encoded data, and performs LDPC encoding on the first encoded data to perform second encoding. An LDPC encoding unit for generating data,
The decoding apparatus performs LDPC decoding on the second decoded data to generate first decoded data, and performs RS decoding on the first decoded data to perform first decoding. An error correction apparatus comprising: an RS decoding unit that generates two decoded data.
前記入力データに含まれる前記シンボルのビット数を多くするデータ変換部と、
前記入力データに対してＬＤＰＣ符号化を行って符号化データを生成するＬＤＰＣ符号化部と、を具備することを特徴とする符号化装置。 An encoding device that encodes input data composed of a large number of symbols,
A data converter that increases the number of bits of the symbol included in the input data;
An encoding apparatus comprising: an LDPC encoding unit that performs LDPC encoding on the input data to generate encoded data.
前記符号化データに対してＬＤＰＣ復号化を行って前記復号化データを生成するＬＤＰＣ復号部と、
前記復号化データに含まれるシンボルのビット数を少なくするデータ変換部と、を具備することを特徴とする復号化装置。 A decoding device that decodes encoded data to generate decoded data;
An LDPC decoding unit that performs LDPC decoding on the encoded data to generate the decoded data;
And a data conversion unit that reduces the number of bits of symbols included in the decoded data.
前記符号化装置は、前記入力データに含まれるシンボルのビット数を多くする符号側データ変換部と、前記入力データに対してＬＤＰＣ符号化を行って符号化データを生成するＬＤＰＣ符号部と、を備え、
前記復号化装置は、前記符号化データに対してＬＤＰＣ復号化を行って復号化データを生成するＬＤＰＣ復号部と、前記復号化データに含まれるシンボルのビット数を少なくする復号側データ変換部と、を備えることを特徴とする誤り訂正装置。 An encoding device that encodes input data to generate encoded data, and a decoding device that decodes the encoded data to generate decoded data.
The encoding device includes: a code side data conversion unit that increases the number of bits of a symbol included in the input data; and an LDPC encoding unit that performs LDPC encoding on the input data to generate encoded data. Prepared,
The decoding apparatus includes: an LDPC decoding unit that performs LDPC decoding on the encoded data to generate decoded data; a decoding side data conversion unit that reduces the number of bits of symbols included in the decoded data; An error correction apparatus comprising:
前記アルファ係数を算出する演算部と、前記ベータ係数を算出する演算部とを、少なくとも一部共用することを特徴とする復号化装置。 In a decoding device that performs decoding including a Sum-product algorithm using an alpha coefficient and a beta coefficient by an arithmetic unit,
A decoding apparatus characterized in that at least a part of an arithmetic unit for calculating the alpha coefficient and an arithmetic unit for calculating the beta coefficient are shared.
前記変換部および前記変数算出部は、前記アルファ係数の算出および、前記ベータ係数算出部の算出の両方に用いられることを特徴とする請求項１４記載の復号化装置。 The calculation unit includes an addition unit that performs addition processing on input data, a subtraction unit that performs subtraction processing on data input from the addition unit, and a format of data processed by the subtraction unit And a variable calculation unit for calculating Gallager Function,
15. The decoding apparatus according to claim 14, wherein the conversion unit and the variable calculation unit are used for both the calculation of the alpha coefficient and the calculation of the beta coefficient calculation unit.
前記復号化装置は、アルファ係数とベータ係数とを用いるＳｕｍ−Ｐｒｏｄｕｃｔアルゴリズムを含む復号化を演算部により行い、
前記アルファ係数を算出する演算部と、前記ベータ係数を算出する演算部とを、少なくとも一部共有することを特徴とする誤り訂正装置。 An encoding device that encodes input data using an LDPC code to generate encoded data; and a decoding device that decodes the encoded data to generate decoded data.
The decoding apparatus performs decoding including a Sum-Product algorithm using an alpha coefficient and a beta coefficient by an arithmetic unit,
An error correction apparatus characterized in that at least a part of an arithmetic unit that calculates the alpha coefficient and an arithmetic unit that calculates the beta coefficient are shared.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11196005A (en) * | 1997-12-26 | 1999-07-21 | Seiko Epson Corp | Error correction circuit and electronic equipment |
| JP2005302079A (en) * | 2004-04-06 | 2005-10-27 | Samsung Electronics Co Ltd | Hologram medium recording/reproducing device and hologram medium reproducing device |
| JP2006139815A (en) * | 2004-11-10 | 2006-06-01 | Victor Co Of Japan Ltd | Recording device, play back device and recording medium |
-
2007
- 2007-05-16 JP JP2007130727A patent/JP2007336529A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11196005A (en) * | 1997-12-26 | 1999-07-21 | Seiko Epson Corp | Error correction circuit and electronic equipment |
| JP2005302079A (en) * | 2004-04-06 | 2005-10-27 | Samsung Electronics Co Ltd | Hologram medium recording/reproducing device and hologram medium reproducing device |
| JP2006139815A (en) * | 2004-11-10 | 2006-06-01 | Victor Co Of Japan Ltd | Recording device, play back device and recording medium |
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