JP2007324576A - Integrated semiconductor light-emitting device, and manufacturing method thereof - Google Patents

Integrated semiconductor light-emitting device, and manufacturing method thereof Download PDF

Info

Publication number
JP2007324576A
JP2007324576A JP2007120963A JP2007120963A JP2007324576A JP 2007324576 A JP2007324576 A JP 2007324576A JP 2007120963 A JP2007120963 A JP 2007120963A JP 2007120963 A JP2007120963 A JP 2007120963A JP 2007324576 A JP2007324576 A JP 2007324576A
Authority
JP
Japan
Prior art keywords
layer
light emitting
conductivity type
light
emitting device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007120963A
Other languages
Japanese (ja)
Inventor
Hideyoshi Horie
秀善 堀江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Chemical Corp
Original Assignee
Mitsubishi Chemical Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Chemical Corp filed Critical Mitsubishi Chemical Corp
Priority to JP2007120963A priority Critical patent/JP2007324576A/en
Publication of JP2007324576A publication Critical patent/JP2007324576A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors

Landscapes

  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated compound semiconductor light-emitting device excellent in in-plane uniformity of light emission intensity and capable of large-area light emission like a surface light source. <P>SOLUTION: The integrated compound semiconductor light-emitting device has a plurality of light-emitting units. Each of the light-emitting units has at least a thin-film crystal layer having a first conductivity-type semiconductor layer 24, an active layer 25 and a second conductivity-type semiconductor layer 26. A main light extracting direction is a direction of the first conductivity-type semiconductor layer 24 side. First and second conductivity-type electrodes 27, 28 are formed on its opposite side. The light-emitting units 11 are electrically separated by inter-light-emitting unit separating trenches 12. An optically coupling layer 23 and a buffer layer 22 are commonly provided between the plurality of light-emitting units 11 on the main light extracting direction side than the first conductivity-type semiconductor layer 24. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は集積型の化合物半導体発光装置に関するものであり、特に、ＧａＮ系材料を用いた発光ダイオード（ＬＥＤ）に関するものである。なお、本明細書中において、発光ダイオードまたはＬＥＤとの表現は、レーザダイオード、スーパールミネッセントダイオード等を含んだ発光素子一般を含む言葉として使用する。   The present invention relates to an integrated compound semiconductor light emitting device, and more particularly to a light emitting diode (LED) using a GaN-based material. Note that in this specification, the expression “light-emitting diode or LED” is used as a term including a general light-emitting element including a laser diode, a superluminescent diode, and the like.

従来よりＩＩＩ−Ｖ族化合物半導体を用いた電子デバイスおよび発光デバイスが知られている。特に発光デバイスとしては、ＧａＡｓ基板上に形成されたＡｌＧａＡｓ系材料やＡｌＧａＩｎＰ系材料による赤色発光、ＧａＰ基板上に形成されたＧａＡｓＰ系材料による橙色または黄色発光等が実現されてきている。また、ＩｎＰ基板上ではＩｎＧａＡｓＰ系材料を用いた赤外発光デバイスも知られている。   Conventionally, electronic devices and light-emitting devices using III-V compound semiconductors are known. In particular, as light emitting devices, red light emission by an AlGaAs-based material or AlGaInP-based material formed on a GaAs substrate, orange or yellow light emission by a GaAsP-based material formed on a GaP substrate has been realized. An infrared light emitting device using an InGaAsP material on an InP substrate is also known.

これらデバイスの形態としては、自然放出光を利用する発光ダイオード（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ： ＬＥＤ）、さらに誘導放出光を取り出すための光学的帰還機能を内在させたレーザダイオード（ｌａｓｅｒ ｄｉｏｄｅ： ＬＤ）、および半導体レーザが知られており、これらは表示デバイス、通信用デバイス、高密度光記録用光源デバイス、高精度光加工用デバイス、さらには医療用デバイスなどとして用いられてきている。   As a form of these devices, a light emitting diode (LED) utilizing spontaneous emission light, a laser diode (laser diode: LD) having an optical feedback function for extracting stimulated emission light, and a semiconductor Lasers are known, and these have been used as display devices, communication devices, high-density optical recording light source devices, high-precision optical processing devices, and medical devices.

１９９０年代以降において、Ｖ族元素として窒素を含有するＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ系ＩＩＩ−Ｖ族化合物半導体（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の研究開発が進み、これを用いたデバイスの発光効率が飛躍的に改善され、高効率な青色ＬＥＤ、緑色ＬＥＤが実現されている。その後の研究開発によって、紫外領域においても高効率なＬＥＤが実現され、現在では、青色ＬＤも市販されるに至っている。 Since the 1990s, In x Al y Ga (1-xy) N-based III-V compound semiconductors (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ ) containing nitrogen as a group V element The research and development of 1) has progressed, and the luminous efficiency of devices using the same has been dramatically improved, and highly efficient blue LEDs and green LEDs have been realized. Subsequent research and development have realized highly efficient LEDs even in the ultraviolet region, and now blue LDs are also commercially available.

紫外または青色ＬＥＤを励起光源として蛍光体と一体化すると白色ＬＥＤが実現できる。白色ＬＥＤは、次世代の照明デバイスとしての利用可能性があるために、励起光源となる紫外または青色ＬＥＤの高出力化、高効率化の産業的な意義は極めて大きい。現在、照明用途を念頭にした、青色または紫外ＬＥＤの高効率化、高出力化の検討が精力的になされている。   When an ultraviolet or blue LED is integrated as an excitation light source with a phosphor, a white LED can be realized. Since white LEDs have the potential to be used as next-generation lighting devices, the industrial significance of increasing the output and efficiency of ultraviolet or blue LEDs serving as excitation light sources is extremely large. At present, studies are being made to increase the efficiency and output of blue or ultraviolet LEDs with the illumination application in mind.

素子の高出力化、すなわち、全放射束を向上させるためには、素子の大型化と大きな投入電力に対する耐性の確保は必須である。また、通常のＬＥＤが点光源であるのに対して十分な大型化がなされた素子は、面光源としての発光特性を示す様になり、特に照明用途には好適となる。   In order to increase the output of the element, that is, to improve the total radiant flux, it is essential to increase the size of the element and to ensure resistance to a large input power. In addition, an element that is sufficiently large compared to a normal LED as a point light source exhibits light emission characteristics as a surface light source, and is particularly suitable for illumination applications.

しかし、通常の小型ＬＥＤの面積を単に相似形的に大きくしただけの素子では、一般に素子全体の発光強度の均一性が得られないという問題がある。そこで、基板上に複数の素子を並べることが考えうる。例えば、同一基板上に複数のＬＥＤを形成する技術が、特開平１１−１５０３０３号公報（特許文献１）、特開２００１−１５６３３１号公報（特許文献２）、特開２００２−２６３８４号公報（特許文献３）および特開２００３−１１５６１１号公報（特許文献４）に記載されている。   However, an element in which the area of a normal small LED is simply increased in a similar manner generally has a problem that the uniformity of the light emission intensity of the entire element cannot be obtained. Therefore, it is conceivable to arrange a plurality of elements on the substrate. For example, a technique for forming a plurality of LEDs on the same substrate is disclosed in JP-A-11-150303 (Patent Document 1), JP-A-2001-156331 (Patent Document 2), and JP-A-2002-26384 (Patent Document 1). Document 3) and Japanese Patent Application Laid-Open No. 2003-115611 (Patent Document 4).

特開平１１−１５０３０３号公報（特許文献１）には、基板上で複数のＬＥＤが直列接続された集積型の発光部品が開示されている。この文献では、単一の発光ユニットである１対のｐｎ接合を有する部分を電気的に完全に分離するために、Ｎｉマスクを使用して、絶縁性基板が露出するまでＧａＮ層をエッチングしている（段落００２７参照）。従って、各発光ユニットは単に同一基板上に形成された個別のＬＥＤとなっているだけである。この特許文献１の図６に示されているように、各発光ユニットを分離している分離溝部分では発光がないため、単に発光素子を並べただけであって、発光強度の均一性の高い面光源ではない。また、このような形態では、集積化した素子の中の発光ユニットの１つが劣化した際には、その箇所のみが極端に発光強度が落ちてしまう問題がある。また、その作製方法においても、特に、Ｎｉ等の金属マスクを使用してＧａＮ系材料をドライエッチングする方法は、金属マスクの耐性が必ずしも高くないため、ＧａＮ系材料をエッチングする際に、選択比がとれずに、エッチングの形状制御等にも問題があった。   Japanese Patent Application Laid-Open No. 11-150303 (Patent Document 1) discloses an integrated light-emitting component in which a plurality of LEDs are connected in series on a substrate. In this document, in order to electrically and completely separate a part having a pair of pn junctions which are a single light emitting unit, a Ni mask is used to etch a GaN layer until the insulating substrate is exposed. (See paragraph 0027). Therefore, each light emitting unit is merely an individual LED formed on the same substrate. As shown in FIG. 6 of Patent Document 1, since there is no light emission in the separation groove portion separating the light emitting units, the light emitting elements are simply arranged, and the light emission intensity is highly uniform. It is not a surface light source. Moreover, in such a form, when one of the light emitting units in the integrated element is deteriorated, there is a problem that the light emission intensity is extremely lowered only at that portion. Also in the manufacturing method, in particular, the method of dry etching a GaN-based material using a metal mask such as Ni is not necessarily high in resistance of the metal mask. However, there was a problem in the shape control of etching.

特開２００１−１５６３３１号公報（特許文献２）にも同一基板上に複数の発光ユニットを形成した集積型装置が記載されている。しかしこの文献でも、その図２に示されているように、１対のｐｎ接合部分を含む発光ユニットは、互いに分離溝で完全に分離されており、同一基板上で個別のＬＥＤとなっているだけである。従って、発光ユニットを分離している分離溝部分（作製方法は開示されていない）では発光しないため、面光源全体での発光強度の均一性は確保できない。また、このような形態では、集積化した素子中の１つの発光ユニットが劣化した場合にも、その箇所のみが極端に発光強度が落ちてしまう問題がある。   Japanese Patent Application Laid-Open No. 2001-156331 (Patent Document 2) also describes an integrated device in which a plurality of light emitting units are formed on the same substrate. However, also in this document, as shown in FIG. 2, the light emitting units including a pair of pn junction portions are completely separated from each other by separation grooves, and are individual LEDs on the same substrate. Only. Therefore, the separation groove portion separating the light emitting units (the manufacturing method is not disclosed) does not emit light, and thus the uniformity of the light emission intensity in the entire surface light source cannot be ensured. Moreover, in such a form, even when one light emitting unit in the integrated element is deteriorated, there is a problem that the light emission intensity is extremely lowered only at that portion.

特開２００２−２６３８４号公報（特許文献３）には、大面積で発光効率の良い集積型窒化物半導体発光素子を提供する目的で、ＬＥＤの集積方法が開示されている。しかし、その図２、図３および段落００３８段落に記載されている通り、発光ユニットと他の発光ユニット部分の間の分離溝は、ＳｉＯ２をマスクとしてサファイア基板に到達するまでＲＩＥ法によって半導体層をエッチングすることで形成されている。発光ユニットを分離している分離溝部分では発光しないため、特許文献１、２と同様に、面光源全体での発光強度の均一性は確保できない。また、集積化した素子中の発光ユニットの１つが劣化した際には、その箇所のみが極端に発光強度が落ちてしまうという問題もある。また、その分離溝形成プロセスにおいては、ＳｉＯ２をエッチングマスクとして使用しているため（酸化物マスク、窒化物マスクの耐性は必ずしも高くない）、ＧａＮ系材料をエッチングする際に、選択比がとれずに、エッチングの形状制御等にも問題があった。 Japanese Laid-Open Patent Publication No. 2002-26384 (Patent Document 3) discloses an LED integration method for the purpose of providing an integrated nitride semiconductor light emitting device having a large area and good light emission efficiency. However, as described in FIG. 2, FIG. 3 and paragraph 0038, the separation groove between the light emitting unit and the other light emitting unit portion is formed by the RIE method until reaching the sapphire substrate using SiO 2 as a mask. It is formed by etching. Since the light is not emitted from the separation groove portion separating the light emitting units, the uniformity of the light emission intensity in the entire surface light source cannot be ensured as in Patent Documents 1 and 2. In addition, when one of the light emitting units in the integrated element is deteriorated, there is a problem that the light emission intensity is extremely lowered only at that portion. In the separation groove forming process, SiO 2 is used as an etching mask (the resistance of the oxide mask and the nitride mask is not necessarily high). In addition, there was a problem in etching shape control.

また、特開２００３−１１５６１１号公報（特許文献４）には、面発光光源またはディスプレイとして利用する目的で、ＬＥＤを集積化した発光装置が開示されている。この文献には、２つのタイプの装置が記載されており、そのうちの１つタイプは、１対のｐｎ接合部分を含む発光ユニットが、互いに電気的に分離されている装置である（請求項４、図１０（ｂ）等）。そして、この分離はダイシングによって形成されている（図１０）。このタイプでは、前記の３つの文献と同様に、発光ユニット間の分離溝部分で発光強度が大きく低下するために、面光源全体での均一性が確保できない。また、発光ユニットの１つが劣化した場合に、その近傍のみが極端に発光強度が落ちてしまうという問題も同様にある。この文献に記載されている装置の２つ目のタイプは、１対のｐｎ接合部分を含む発光ユニットが、互いに電気的に結合されている装置である（請求項５、図１０（ａ）等）。このタイプでは、ｎ型半導体層が発光装置全体で共通となっている（図１０（ａ））。このような場合には、ｎ側電極から最も近接するｐ側電極に電流が流れ込むだけでなく、１つのｎ側電極からあらゆるｐ側電極に電流が流れ込むことになり、発光装置全体としてみたときの電流注入効率は高くない。また、すべてのｐ側電極とすべてのｎ側電極が電気的に結合しているため、１箇所の劣化が、装置全体の劣化となってしまう。よって、このタイプの装置は、面光源を目指した大面積化には、本質的に不向きである。
特開平１１−１５０３０３号公報 特開２００１−１５６３３１号公報 特開２００２−２６３８４号公報 特開２００３−１１５６１１号公報 Japanese Patent Laid-Open No. 2003-115611 (Patent Document 4) discloses a light emitting device in which LEDs are integrated for the purpose of use as a surface emitting light source or a display. This document describes two types of devices, one of which is a device in which light emitting units including a pair of pn junctions are electrically isolated from one another (claim 4). FIG. 10 (b) and the like. This separation is formed by dicing (FIG. 10). In this type, as in the above three documents, the emission intensity is greatly reduced at the separation groove portion between the light emitting units, so that uniformity over the entire surface light source cannot be ensured. In addition, when one of the light emitting units is deteriorated, there is a problem that the light emission intensity is extremely lowered only in the vicinity thereof. The second type of device described in this document is a device in which light-emitting units including a pair of pn junction portions are electrically coupled to each other (Claim 5, FIG. 10 (a), etc.) ). In this type, the n-type semiconductor layer is common to the entire light emitting device (FIG. 10A). In such a case, not only the current flows from the n-side electrode to the nearest p-side electrode, but also the current flows from one n-side electrode to every p-side electrode. Current injection efficiency is not high. In addition, since all the p-side electrodes and all the n-side electrodes are electrically coupled, the deterioration at one place becomes the deterioration of the entire apparatus. Therefore, this type of device is essentially unsuitable for increasing the area for a surface light source.
Japanese Patent Laid-Open No. 11-150303 JP 2001-156331 A JP 2002-26384 A JP 2003-115611 A

本発明は、大面積の面光源的発光が可能な集積型の化合物半導体発光装置であって、発光強度の面内均一性がすぐれた装置を提供することを目的とする。また、発光ユニット毎に、発光強度が多少ともばらついた劣化を示したとしても、高い面内均一性が確保され、かつ高い面内均一性を確保し続けることができる装置を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide an integrated compound semiconductor light emitting device capable of emitting light of a large area as a surface light source and having excellent in-plane uniformity of light emission intensity. It is another object of the present invention to provide a device capable of ensuring high in-plane uniformity and maintaining high in-plane uniformity even if the light emission unit shows a slight variation in emission intensity. And

本発明は、以下の事項に関する。   The present invention relates to the following matters.

１． 複数の発光ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、
主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられた発光ユニット間分離溝により電気的に分離され、
さらに、前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ユニット間に共通して設けられ、前記複数の発光ユニットを光学的に結合し、１つの発光ユニットから発光された光を他の発光ユニットに分布させる光学結合層と、前記光学結合層の前記主たる光取り出し方向側にバッファ層を有することを特徴とする集積型化合物半導体発光装置。 1. An integrated compound semiconductor light emitting device having a plurality of light emitting units,
The light emitting unit includes a compound semiconductor thin film crystal layer having a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer; Having at least a conductivity type side electrode, and a first conductivity type side electrode,
The main light extraction direction is the first conductivity type semiconductor layer side direction when viewed from the active layer structure, and the first conductivity type side electrode and the second conductivity type side electrode are opposite to the main light extraction direction. Formed on the side,
The light emitting units are electrically separated by a separation groove between light emitting units provided between adjacent light emitting units,
Further, provided in common between the plurality of light emitting units on the main light extraction direction side from the first conductive type semiconductor layer, the plurality of light emitting units are optically coupled to emit light from one light emitting unit. An integrated compound semiconductor light emitting device comprising: an optical coupling layer that distributes the emitted light to other light emitting units; and a buffer layer on the main light extraction direction side of the optical coupling layer.

２． 前記光学結合層が、前記薄膜結晶層の一部として、前記複数の発光ユニット間に共通して設けられている層であることを特徴とする上記１記載の発光装置。   2. 2. The light emitting device according to claim 1, wherein the optical coupling layer is a layer provided in common between the plurality of light emitting units as part of the thin film crystal layer.

３． 前記光学結合層の平均屈折率をｎｏｃ、前記第一導電型半導体層の平均屈折率をｎ１で表したとき、
ｎ１＜ｎｏｃ
の関係を満たすことを特徴とする上記１または２記載の発光装置。 3. When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the first conductive type semiconductor layer is expressed as n 1 ,
n 1 <n oc
3. The light-emitting device according to 1 or 2 above, wherein the relationship is satisfied.

４． 前記光学結合層の平均屈折率をｎｏｃ、前記バッファ層の平均屈折率をｎｂｆで表したとき、
ｎｂｆ≦ｎｏｃ
の関係を満たすことを特徴とする上記１〜３のいずれかに記載の発光装置。 4). When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the buffer layer is expressed as nbf ,
n bf ≦ n oc
The light-emitting device according to any one of 1 to 3 above, wherein:

５． 前記発光装置の発光波長をλ（ｎｍ）、発光波長における前記光学結合層の平均屈折率をｎｏｃ、第一導電型半導体層の平均屈折率をｎ１、前記光学結合層の物理的厚みをｔｏｃ（ｎｍ）とし、光学結合層と第一導電型半導体層の比屈折率差Δ（ｏｃ−１）を
Δ（ｏｃ−１）≡（（ｎｏｃ)２−（ｎ１)２）/(２×（ｎｏｃ)２）
と定義したときに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ π/２
を満たすようにｔｏｃが選択されていることを特徴とする上記１〜４のいずれかに記載の発光装置。 5). The emission wavelength of the light emitting device is λ (nm), the average refractive index of the optical coupling layer at the emission wavelength is n oc , the average refractive index of the first conductivity type semiconductor layer is n 1 , and the physical thickness of the optical coupling layer is t oc (nm), and the relative refractive index difference Δ (oc-1) between the optical coupling layer and the first conductivity type semiconductor layer is Δ (oc-1) ≡ ((n oc ) 2- (n 1 ) 2 ) / (2 × (n oc ) 2 )
Defined as
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ π / 2
5. The light-emitting device according to any one of 1 to 4 above, wherein t oc is selected so as to satisfy

６． さらに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ ２×π
の関係を満たすようにｔｏｃが選択されることを特徴とする上記５記載の発光装置。 6). further,
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ 2 × π
6. The light emitting device as described in 5 above, wherein t oc is selected so as to satisfy the relationship.

７． 前記光学結合層全体の比抵抗ρｏｃ（Ω・ｃｍ）が、
０．５ ≦ρｏｃ
の関係を満たすことを特徴とする上記１〜６のいずれかに記載の発光装置。 7). The specific resistance ρ oc (Ω · cm) of the entire optical coupling layer is
0.5 ≦ ρ oc
The light-emitting device according to any one of 1 to 6 above, wherein:

８． 前記光学結合層が複数の層の積層構造であることを特徴とする上記１〜７のいずれかに記載の発光装置。   8). 8. The light emitting device according to any one of 1 to 7 above, wherein the optical coupling layer has a laminated structure of a plurality of layers.

９． 前記複数の発光ユニットは、前記発光ユニット間分離溝が、隣接する発光ユニット間で、前記薄膜結晶層の表面から前記光学結合層の界面まで、または前記光学結合層の一部までを除去して形成されていることを特徴とする上記１〜８のいずれかに記載の発光装置。   9. In the plurality of light emitting units, the separation grooves between the light emitting units are removed between adjacent light emitting units from the surface of the thin film crystal layer to the interface of the optical coupling layer or a part of the optical coupling layer. 9. The light emitting device according to any one of 1 to 8, wherein the light emitting device is formed.

１０． 前記発光ユニット間分離溝の幅が、２〜３００μｍの範囲である上記１〜９のいずれかに記載の発光装置。   10. 10. The light emitting device according to any one of 1 to 9, wherein a width of the light emitting unit separation groove is in a range of 2 to 300 μm.

１１． 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割されたものであって、この装置間分離溝が、前記光学結合層の途中まで形成されたことを特徴とする上記１〜１０のいずれかに記載の発光装置。   11. The light-emitting device is divided from an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove is formed partway through the optical coupling layer. 11. The light emitting device according to any one of 1 to 10 above.

１２． 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内から分割されたものであって、この装置間分離溝が、前記バッファ層の途中まで形成されたことを特徴とする上記１〜１０のいずれかに記載の発光装置。   12 The light emitting device is divided from the inter-device separation groove provided between the plurality of light-emitting devices, and the inter-device separation groove is formed partway in the buffer layer. 11. The light emitting device according to any one of 1 to 10 above.

１３． 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割されたものであって、この装置間分離溝が、前記バッファ層を除去して形成されたことを特徴とする上記１〜１０のいずれかに記載の発光装置。   13. The light emitting device is divided from an inter-device separation groove provided between a plurality of light emitting devices, and the inter-device separation groove is formed by removing the buffer layer. 11. The light emitting device according to any one of 1 to 10 above.

１４． 前記発光ユニット間分離溝内の底面および側面の全面を被覆し、この発光装置の側面に露出した層のうち、少なくとも前記第一導電型半導体層、活性層構造および第二導電型半導体層の側面を被覆し、前記第一導電型側電極の主たる光取り出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対側の一部を覆っている絶縁層を有することを特徴とする上記１〜１３のいずれかに記載の発光装置。   14 Of the layers exposed on the side surfaces of the light emitting device, covering the entire bottom surface and side surfaces in the light emitting unit separation groove, at least the side surfaces of the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer And an insulating layer that is in contact with a part of the first conductivity type side electrode on the main light extraction direction side and covers a part of the second conductivity type side electrode opposite to the main light extraction direction. 14. The light-emitting device according to any one of 1 to 13 above.

１５． この発光装置の側面に、前記絶縁層が形成されていない絶縁層非形成領域が存在し、かつ、前記絶縁層が少なくとも前記第一導電型半導体層、前記活性層構造、および前記第二導電型半導体層の側壁を覆っていることを特徴とする上記１４記載の発光装置。   15. An insulating layer non-formation region where the insulating layer is not formed is present on a side surface of the light emitting device, and the insulating layer is at least the first conductive type semiconductor layer, the active layer structure, and the second conductive type. 15. The light emitting device as described in 14 above, wherein the side wall of the semiconductor layer is covered.

１６． 前記薄膜結晶層が、Ｖ族として窒素原子を含むＩＩＩ−Ｖ族化合物半導体からなることを特徴とする上記１〜１５のいずれかに記載の発光装置。   16. 16. The light emitting device as described in any one of 1 to 15 above, wherein the thin film crystal layer is made of a III-V group compound semiconductor containing a nitrogen atom as a group V.

１７． 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数をＢ、量子井戸層の数をＷで表したとき、ＢとＷが、
Ｂ＝Ｗ＋１
を満たすことを特徴とする上記１〜１６のいずれかに記載の発光装置。 17. When the active layer structure is composed of a quantum well layer and a barrier layer, the number of barrier layers is represented by B, and the number of quantum well layers is represented by W.
B = W + 1
The light-emitting device according to any one of 1 to 16 above, wherein:

１８． 前記絶縁層が、複数の層からなる誘電体多層膜であることを特徴とする上記１４または１５記載の発光装置。   18. 16. The light emitting device as described in 14 or 15 above, wherein the insulating layer is a dielectric multilayer film composed of a plurality of layers.

１９． 前記第一導電型半導体層側から前記光学結合層へ垂直入射する当該発光装置の発光波長の光が前記光学結合層で反射される反射率をＲ２で表し、前記絶縁層に前記第二導電型半導体層側から垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率をＲ１２、前記絶縁層に第一導電型半導体層側から垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率をＲ１１、前記絶縁層に前記活性層構造側から垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率をＲ１ｑでそれぞれ表したとき、
（式１） Ｒ２＜Ｒ１２
（式２） Ｒ２＜Ｒ１１
（式３） Ｒ２＜Ｒ１ｑ
のすべての条件を満たすように、前記絶縁層が構成されていることを特徴とする上記１４〜１８のいずれかに記載の発光装置。 19. The reflectance at which the light having the emission wavelength of the light emitting device perpendicularly incident on the optical coupling layer from the first conductive semiconductor layer side is reflected by the optical coupling layer is represented by R2, and the second conductive type is applied to the insulating layer. The reflectance at which the light having the emission wavelength of the light-emitting device perpendicularly incident from the semiconductor layer side is reflected by the insulating layer is R12, and the light emission wavelength of the light-emitting device perpendicularly incident on the insulating layer from the first conductivity type semiconductor layer side is R12. R11 represents a reflectance at which light is reflected by the insulating layer, and R1q represents a reflectance at which light having a light emission wavelength of the light emitting device that is perpendicularly incident on the insulating layer from the active layer structure side is reflected by the insulating layer. When
(Formula 1) R2 <R12
(Formula 2) R2 <R11
(Formula 3) R2 <R1q
The light-emitting device according to any one of the above 14 to 18, wherein the insulating layer is configured to satisfy all of the conditions.

２０． 前記バッファ層の主たる光取り出し方向の表面が平坦でないことを特徴とする上記１〜１９のいずれかに記載の発光装置。   20. 20. The light emitting device according to any one of 1 to 19 above, wherein a surface of the buffer layer in a main light extraction direction is not flat.

２１． 前記光学結合層からバッファ層側に垂直入射する当該発光装置の発光波長の光がバッファ層で反射される反射率をＲ３、前記バッファ層から光取り出し側の空間に垂直入射する当該発光装置の発光波長の光が空間との界面で反射される反射率をＲ４で表したとき、
Ｒ４＜Ｒ３
を満たすようにバッファ層の光取り出し側に低反射光学膜を有することを特徴とする上記１〜２０のいずれかに記載の発光装置。 21. R3 is a reflectance at which the light of the emission wavelength of the light emitting device that is perpendicularly incident on the buffer layer side from the optical coupling layer is reflected by the buffer layer, and the light emission of the light emitting device that is perpendicularly incident on the light extraction side space from the buffer layer When the reflectance at which the wavelength of light is reflected at the interface with the space is represented by R4,
R4 <R3
21. The light emitting device according to any one of 1 to 20 above, wherein a low reflection optical film is provided on the light extraction side of the buffer layer so as to satisfy the above.

２２． 第一導電型がｎ型であり、第二導電型がｐ型であることを特徴とする上記１〜２１のいずれかに記載の発光装置。   22. The light-emitting device according to any one of 1 to 21, wherein the first conductivity type is n-type and the second conductivity type is p-type.

２３． 前記第一導電型側電極および前記第二導電型側電極が、金属ハンダによって金属面を有する支持体に接合されていることを特徴とする上記１〜２２のいずれかに記載の発光装置。   23. 23. The light emitting device according to any one of the above items 1 to 22, wherein the first conductivity type side electrode and the second conductivity type side electrode are bonded to a support having a metal surface by metal solder.

２４． 前記第一導電型側電極および前記第二導電型側電極と、前記支持体の金属面との接合が、金属ハンダのみ、または金属ハンダと金属バンプによってなされていることを特徴とする上記２３記載の発光装置。   24. The above-mentioned 23, wherein the first conductive side electrode and the second conductive type side electrode and the metal surface of the support are joined by metal solder only, or by metal solder and metal bumps. Light-emitting device.

２５． 前記支持体の母材が、金属、ＡｌＮ、Ａｌ２Ｏ３、Ｓｉ、ガラス、ＳｉＣ、ダイヤモンド、ＢＮおよびＣｕＷからなる群より選ばれることを特徴とする上記２３または２４記載の発光装置。 25. 25. The light-emitting device according to 23 or 24, wherein the base material of the support is selected from the group consisting of metal, AlN, Al 2 O 3 , Si, glass, SiC, diamond, BN, and CuW.

２６． 前記支持体の発光装置間の分離部分に、金属層が形成されていないことを特徴とする上記２３〜２５のいずれかに記載の発光装置。   26. 26. The light emitting device according to any one of the above 23 to 25, wherein a metal layer is not formed at a separation portion between the light emitting devices of the support.

２７． 複数の発光ユニットを支持体上に有する集積型化合物半導体発光装置の製造方法であって、
基板上に、バッファ層および光学結合層をこの順に形成する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶層を成膜する工程と、
前記第二導電型半導体層の表面に第二導電型側電極を形成する工程と、
前記第一導電型半導体層の一部を表面に露出させる第一エッチング工程と、
前記第一エッチング工程により、露出した第一導電型半導体層の面に第一導電型側電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成するために、前記薄膜結晶層表面から前記光学結合層の界面まで、または、前記薄膜結晶層表面から前記光学結合層の一部までを除去する第二エッチング工程と、
複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三エッチング工程と、
前記基板を除去する工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。 27. A method of manufacturing an integrated compound semiconductor light emitting device having a plurality of light emitting units on a support,
Forming a buffer layer and an optical coupling layer in this order on the substrate;
Forming a thin film crystal layer having at least a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer;
Forming a second conductivity type side electrode on the surface of the second conductivity type semiconductor layer;
A first etching step of exposing a portion of the first conductivity type semiconductor layer to the surface;
Forming a first conductivity type side electrode on the exposed surface of the first conductivity type semiconductor layer by the first etching step;
In order to form a separation groove between the light emitting units for electrically separating the light emitting units from each other, from the surface of the thin film crystal layer to the interface of the optical coupling layer, or from the surface of the thin film crystal layer to the optical coupling layer. A second etching step to remove a part,
A third etching step of removing at least the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer to form an inter-device separation groove for separating into a plurality of light emitting devices;
And a step of removing the substrate. A method of manufacturing an integrated compound semiconductor light emitting device.

２８． 前記の基板を除去する工程の前に、前記第一導電型側電極および第二導電型側電極を、支持体上の金属面に接合して前記支持体に搭載する工程を有することを特徴とする上記２７記載の方法。   28. Before the step of removing the substrate, the first conductivity type side electrode and the second conductivity type side electrode are bonded to a metal surface on a support and mounted on the support. 28. The method according to 27 above.

２９． 前記の基板を除去する工程の後、複数の発光装置に分離する工程を有することを特徴とする上記２８記載の方法。   29. 29. The method according to claim 28, further comprising the step of separating the plurality of light emitting devices after the step of removing the substrate.

３０． 前記光学結合層の成膜工程を、前記薄膜結晶層の成膜工程の一部として、かつ前記第一導電型半導体層の形成に先立って行うことを特徴とする上記２７〜２９のいずれかに記載の方法。   30. 27. The above 27 to 29, wherein the optical coupling layer deposition step is performed as a part of the thin film crystal layer deposition step and prior to the formation of the first conductive semiconductor layer. The method described.

３１． 前記光学結合層の平均屈折率をｎｏｃ、前記第一導電型半導体層の平均屈折率をｎ１で表したとき、
ｎ１＜ｎｏｃ
の関係を満たすようにすることを特徴とする上記２７〜３０のいずれかに記載の方法。 31. When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the first conductive type semiconductor layer is expressed as n 1 ,
n 1 <n oc
The method according to any one of 27 to 30 above, wherein the relationship is satisfied.

３２． 前記光学結合層の平均屈折率をｎｏｃ、前記バッファ層の平均屈折率をｎｂｆで表したとき、
ｎｂｆ≦ｎｏｃ
の関係を満たすようにすることを特徴とする上記２７〜３１のいずれかに記載の方法。 32. When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the buffer layer is expressed as nbf ,
n bf ≦ n oc
32. The method according to any one of 27 to 31 above, wherein the relationship is satisfied.

３３． 前記発光装置の発光波長をλ（ｎｍ）、発光波長における前記光学結合層の平均屈折率をｎｏｃ、第一導電型半導体層の平均屈折率をｎ１、前記光学結合層の物理的厚みをｔｏｃ（ｎｍ）とし、光学結合層と第一導電型半導体層の比屈折率差Δ（ｏｃ−１）を
Δ（ｏｃ−１）≡（（ｎｏｃ)２−（ｎ１)２）/(２×（ｎｏｃ)２）
と定義したときに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ π/２
を満たすようにｔｏｃを選択することを特徴とする上記２７〜３２のいずれかに記載の方法。 33. The emission wavelength of the light emitting device is λ (nm), the average refractive index of the optical coupling layer at the emission wavelength is n oc , the average refractive index of the first conductivity type semiconductor layer is n 1 , and the physical thickness of the optical coupling layer is t oc (nm), and the relative refractive index difference Δ (oc-1) between the optical coupling layer and the first conductivity type semiconductor layer is Δ (oc-1) ≡ ((n oc ) 2- (n 1 ) 2 ) / (2 × (n oc ) 2 )
Defined as
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ π / 2
33. The method according to any one of 27 to 32, wherein t oc is selected so as to satisfy

３４． さらに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ ２×π
の関係を満たすようにｔｏｃを選択することを特徴とする上記３３記載の方法。 34. further,
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ 2 × π
34. The method according to 33, wherein t oc is selected so as to satisfy the following relationship.

３５． 前記光学結合層全体の比抵抗ρｏｃ（Ω・ｃｍ）が、
０．５ ≦ρｏｃ
の関係を満たすようにすることを特徴とする上記２７〜３４のいずれかに記載の方法。 35. The specific resistance ρ oc (Ω · cm) of the entire optical coupling layer is
0.5 ≦ ρ oc
35. The method according to any one of 27 to 34, wherein the relationship is satisfied.

３６． 前記光学結合層を、複数の層の積層構造として成膜することを特徴とする上記２７〜３５のいずれかに記載の方法。   36. 36. The method according to any one of 27 to 35, wherein the optical coupling layer is formed as a stacked structure of a plurality of layers.

３７． 前記第三エッチング工程を、前記第二エッチング工程と同時にまたは別に行い、前記薄膜結晶層表面から前記光学結合層の界面まで、または前記光学結合層の一部までを除去するまでエッチングを行うことを特徴とする上記２７〜３６のいずれかに記載の方法。   37. The third etching step is performed simultaneously with or separately from the second etching step, and etching is performed until the surface of the thin film crystal layer is removed to the interface of the optical coupling layer or a part of the optical coupling layer is removed. 37. The method according to any one of 27 to 36 above.

３８． 前記第三エッチング工程を、前記薄膜結晶層表面からバッファ層の一部を除去するまでエッチングを行うことを特徴とする上記２７〜３６のいずれかに記載の方法。   38. 37. The method according to any one of 27 to 36, wherein the third etching step is performed until a part of the buffer layer is removed from the surface of the thin film crystal layer.

３９． 前記第三エッチング工程において、少なくとも前記基板表面に達するまでエッチングを行うことを特徴とする上記２７〜３６のいずれかに記載の方法。   39. 37. The method according to any one of 27 to 36, wherein in the third etching step, etching is performed until at least the surface of the substrate is reached.

４０． 前記第二および第三エッチング工程が、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４およびそれらの２種以上の組み合わせからなる群より選ばれるガス種を用いたドライエッチング法で行われることを特徴とする上記２７〜３９のいずれかに記載の方法。 40. The second and third etching steps are performed by a dry etching method using a gas species selected from the group consisting of Cl 2 , BCl 3 , SiCl 4 , CCl 4 and combinations of two or more thereof. 40. The method according to any one of 27 to 39 above.

４１． エッチングマスクとして、パターニングされた金属フッ化物層を用いることを特徴とする上記４０記載の方法。   41. 41. The method according to claim 40, wherein a patterned metal fluoride layer is used as an etching mask.

４２． 前記金属フッ化物層が、ＳｒＦ２、ＡｌＦ３、ＭｇＦ２、ＢａＦ２、ＣａＦ２およびそれらの組み合わせからなる群より選ばれることを特徴とする上記４１記載の方法。 42. Wherein the metal fluoride layer, SrF 2, AlF 3, MgF 2, BaF 2, CaF 2 and method of the above 41, wherein the selected from the group consisting of.

４３． 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前記第一導電型側電極を形成する工程をこの順番に行い、前記第一導電型側電極を形成する工程の前に、さらに絶縁層を形成する工程を有することを特徴とする上記２７〜４２のいずれかに記載の方法。   43. The step of forming the second conductivity type side electrode, the first etching step and the step of forming the first conductivity type side electrode are performed in this order, and before the step of forming the first conductivity type side electrode, 43. The method according to any one of 27 to 42, further comprising a step of forming an insulating layer.

４４． 前記絶縁層を形成する工程が、第一〜第三エッチング工程の後に行われることを特徴とする上記４３記載の方法。   44. 44. The method according to claim 43, wherein the step of forming the insulating layer is performed after the first to third etching steps.

４５． 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前記第一導電型側電極を形成する工程をこの順番に行い、
前記第三エッチング工程では、表面から、前記光学結合層の少なくとも一部を除去するまで、または前記バッファ層の少なくとも一部を除去するまでの深さでエッチングを行って前記装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層の一部を除去し、スクライブ領域を形成する工程と
を有することを特徴とする上記２７〜３６のいずれかに記載の方法。 45. The step of forming the second conductivity type side electrode, the first etching step and the step of forming the first conductivity type side electrode are performed in this order,
In the third etching step, etching is performed at a depth from the surface until at least part of the optical coupling layer is removed or at least part of the buffer layer is removed to form the inter-device separation groove. And
Furthermore, after the first to third etching steps, before the step of forming the first conductivity type side electrode, a step of further forming an insulating layer,
37. The method according to any one of 27 to 36, further comprising: removing a part of the insulating layer deposited on the bottom surface of the groove in the inter-device separation groove to form a scribe region.

４６． 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前記第一導電型側電極を形成する工程をこの順番に行い、
前記第三エッチング工程では、表面から、前記光学結合層の少なくとも一部を除去するまで、前記バッファ層の少なくとも一部を除去するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層のすべてと、前記装置間分離溝の側壁に形成された絶縁層のうち、前記溝底面側の一部を除去する工程と
を有することを特徴とする上記２７〜３６のいずれかに記載の方法。 46. The step of forming the second conductivity type side electrode, the first etching step and the step of forming the first conductivity type side electrode are performed in this order,
In the third etching step, etching is performed at a depth from the surface until at least part of the optical coupling layer is removed, at least part of the buffer layer is removed, or at least reaches the substrate. Forming an inter-device separation groove;
Furthermore, after the first to third etching steps, before the step of forming the first conductivity type side electrode, a step of further forming an insulating layer,
A step of removing all of the insulating layer deposited on the bottom surface of the groove in the inter-device separation groove and a part of the insulating layer formed on the side wall of the inter-device separation groove on the groove bottom surface side. 37. A method according to any one of 27 to 36 above.

４７． 前記第二、第三エッチング工程を同時に実施し、前記光学結合層の界面まで、または、光学結合層の一部を除去するまでエッチングを行って前記装置間分離溝を形成することを特徴とする上記４５記載の方法。   47. The second and third etching steps are performed at the same time, and etching is performed until the interface of the optical coupling layer or until a part of the optical coupling layer is removed to form the inter-device separation groove. 46. The method according to 45 above.

４８． 前記第二、第三エッチング工程を同時に実施し、前記光学結合層の界面まで、または、光学結合層の一部を除去するまでエッチングを行って前記装置間分離溝を形成することを特徴とする上記４６記載の方法。   48. The second and third etching steps are performed at the same time, and etching is performed until the interface of the optical coupling layer or until a part of the optical coupling layer is removed to form the inter-device separation groove. 47. The method according to 46 above.

４９． 前記の基板を除去する工程を、前記基板に対しては透明であって、前記バッファ層に対しては吸収される波長の光を前記基板側から照射して、前記バッファ層の一部を分解して、前記基板と前記バッファ層の界面での剥離を生じさせることで行うことを特徴とする上記２７〜４８のいずれかに記載の方法。   49. The step of removing the substrate is performed by irradiating light from the substrate side with light having a wavelength that is transparent to the substrate and is absorbed by the buffer layer. The method according to any one of 27 to 48, which is performed by causing separation at an interface between the substrate and the buffer layer.

５０． 前記第一導電型側電極および第二導電型側電極と前記支持体上の金属面との接合を、金属ハンダで行うことを特徴とする上記２８記載の方法。   50. 29. The method according to claim 28, wherein the first conductive type side electrode and the second conductive type side electrode and the metal surface on the support are joined with metal solder.

５１． 前記支持体の母材が、金属、ＡｌＮ、Ａｌ２Ｏ３、Ｓｉ、ガラス、ＳｉＣ、ダイヤモンド、ＢＮおよびＣｕＷからなる群より選ばれることを特徴とする上記２８または５０記載の方法。 51. The base material of the support, a metal, AlN, Al 2 O 3, Si, glass, SiC, diamond, the 28 or 50 method wherein the selected from the group consisting of BN and CuW.

５２． 前記基板が、サファイア、ＳｉＣ、ＧａＮ、ＬｉＧａＯ２、ＺｎＯ、ＳｃＡｌＭｇＯ４、ＮｄＧａＯ３およびＭｇＯからなる群より選ばれることを特徴とする上記２７〜５１のいずれかに記載の方法。 52. Wherein the substrate, sapphire, SiC, GaN, LiGaO 2, ZnO, A method according to any one of the above 27 to 51, characterized in that it is selected from the group consisting of ScAlMgO 4, NdGaO 3 and MgO.

本発明によれば、大面積の面光源的発光が可能な集積型の化合物半導体発光装置であって、発光強度の面内均一性がすぐれた装置を提供することができる。また、発光ユニット毎に、発光強度が多少ともばらついた劣化を示したとしても、高い面内均一性が確保され、かつ高い面内均一性を確保し続けることができる装置を提供することができる。   According to the present invention, it is possible to provide an integrated compound semiconductor light emitting device capable of emitting light of a large area as a surface light source and having excellent in-plane uniformity of light emission intensity. In addition, even if the light emission intensity of each light emitting unit shows some degree of deterioration, it is possible to provide a device that can ensure high in-plane uniformity and continue to ensure high in-plane uniformity. .

特に本発明によれば、発光装置の面積が数ｃｍ２を越える場合であっても、発光強度の均一性の比較的高い、面的な青色または紫外発光が実現可能である。また、本発明は、光を基板側から取り出し、ｐ側、ｎ側いずれの電極も光取り出し側とは反対側に配置されるフリップチップ型発光素子に関するものであって、電流導入に金属ワイヤー等を用いることなく、金属配線のある放熱性に富むサブマウントなどにｐ側、ｎ側電極をハンダ等で融着し、素子を搭載できるために、十分な放熱性と高い光取出し効率を確保することができる。 In particular, according to the present invention, even when the area of the light-emitting device exceeds several cm 2 , it is possible to realize planar blue or ultraviolet light emission with relatively high emission intensity uniformity. The present invention also relates to a flip-chip type light emitting device in which light is extracted from the substrate side, and both the p-side and n-side electrodes are disposed on the opposite side of the light extraction side. Without using the p-side and n-side electrodes, which can be mounted on a heat-dissipating submount with metal wiring by soldering etc., sufficient heat dissipation and high light extraction efficiency are ensured be able to.

本発明では、発光ユニット同士は、電気的には分離されていながら、光学的には光学結合層により結合しているため、ある発光ユニットの量子井戸層にて発光した光が、他の発光ユニット部分にも分布する。そのため、従来の構成では輝度が低下する発光ユニット間からも、本発明の発光装置では光が放射されてくるため、比較的均一性の高い面発光が得られる。また、発光ユニット間で発光強度のばらつきがある場合でも、あるいは多少ともばらつきのある劣化を示したとしても、光学結合層の存在により、面内発光強度の均一性が高い。さらに、仮に１つの発光ユニットに不良が生じて点灯しなくなった場合でも、不良発光ユニットの直上において、ある程度の発光強度が確保されるため、面均一性が良好である。   In the present invention, since the light emitting units are electrically separated from each other, but are optically coupled by the optical coupling layer, the light emitted from the quantum well layer of a certain light emitting unit is converted into another light emitting unit. Also distributed in the part. Therefore, light is emitted from the light emitting device of the present invention even between the light emitting units whose luminance is lowered in the conventional configuration, and thus surface emission with relatively high uniformity can be obtained. Even if there is a variation in the light emission intensity between the light emitting units, or even when the deterioration shows a slight variation, the uniformity of the in-plane light emission intensity is high due to the presence of the optical coupling layer. Furthermore, even if a defect occurs in one light emitting unit and it cannot be lit, a certain level of light emission intensity is secured immediately above the defective light emitting unit, so that the surface uniformity is good.

また、本発明では主たる光取り出し方向に基板が存在しないため、以下のような利点を併せ持つことが出来る。たとえばＣ＋サファイア基板上に一般的なＭＯＣＶＤ法で形成された、ＧａＮ系材料、ＩｎＧａＮ系材料、ＡｌＧａＮ系材料、ＩｎＡｌＧａＮ系材料、ＩｎＡｌＧａＢＮ形材料などの材料いずれかの材料で構成された半導体発光素子であれば、これら材料のサファイア基板面側は窒素面となり、これら材料の成長方向はＧａ面となるのが普通である。ここで、一般的にＧａ面はケミカルエッチング等のしにくい面であって、光取り出し効率を向上させるための粗面化などは実施しにくいが、窒素面は比較的容易にケミカルエッチングが可能であって、これによって粗面化などが可能である。これに対して、基板が存在する場合、代表的なサファイア等の基板ではケミカルエッチングがほとんど不可能である。従って、本発明では、サファイア基板等を剥離し、その後に露出した窒素面をケミカルエッチングすることで、容易に粗面化が可能になり、その結果、発光装置の発光効率等を容易に向上することができる。   In the present invention, since the substrate does not exist in the main light extraction direction, the following advantages can be obtained. For example, a semiconductor light emitting device formed of a material such as a GaN-based material, an InGaN-based material, an AlGaN-based material, an InAlGaN-based material, or an InAlGaBN-type material formed on a C + sapphire substrate by a general MOCVD method. If present, the sapphire substrate surface side of these materials is a nitrogen surface, and the growth direction of these materials is usually a Ga surface. Here, in general, the Ga surface is difficult to perform chemical etching and the like, and it is difficult to roughen the surface to improve the light extraction efficiency, but the nitrogen surface can be chemically etched relatively easily. Thus, roughening or the like is possible. On the other hand, when a substrate exists, chemical etching is almost impossible with a typical substrate such as sapphire. Accordingly, in the present invention, the sapphire substrate or the like is peeled off, and then the exposed nitrogen surface is chemically etched, so that it is possible to easily roughen the surface, and as a result, the light emission efficiency of the light emitting device is easily improved. be able to.

本明細書において、「積層」または「重なる」の表現は、もの同士が直接接触している状態に加え、本発明の趣旨を逸脱しない限りにおいて、互いに接触していなくても、一方を他方に投影した際に空間的に重なる状態をも指す場合がある。また、「〜の上（〜の下）」の表現も、もの同士が直接接触して一方が他方の上（下）に配置されている状態に加え、本発明の趣旨を逸脱しない限りにおいて、互いに接触していなくても、一方が他方の上（下）に配置されている状態にも使用する場合がある。さらに、「〜の後（前、先）」との表現は、ある事象が別の事象の直後（前）に発生する場合にも、ある事象が別の事象との間に第三の事象を挟んだ後（前）発生する場合にも、どちらにも使用する。また、「接する」の表現は、「物と物が直接的に接触している場合」に加えて、本発明の趣旨に適合する限りにおいて、「物と物が直接的には接触していなくても、第三の部材を介して間接的に接している場合」、「物と物が直接的に接触している部分と、第三の部材を介して間接的に接している部分が混在している場合」などを指す場合もある。   In this specification, the expression “stacked” or “overlapping” refers to the state in which objects are in direct contact with each other, as long as they do not depart from the spirit of the present invention. It may also refer to a spatially overlapping state when projected. In addition, the expression “above (below)” is not limited to the state in which the objects are in direct contact and one is placed above (below) the other, so long as it does not depart from the spirit of the present invention. Even if they are not in contact with each other, they may be used in a state where one is arranged above (below) the other. Furthermore, the expression “after (before, before)” means that even if an event occurs immediately after (before) another event, a third event is Even if it occurs after sandwiching (front), it is used for both. In addition to the expression “when the object is in direct contact”, the expression “in contact with” means that “the object and the object are not in direct contact” as long as they conform to the gist of the present invention. Even if it is in indirect contact via the third member ”,“ the part in which the object is in direct contact with the part in indirect contact through the third member is mixed In some cases, it means “if you are doing”.

さらに、本発明において、「薄膜結晶成長」とは、いわゆる、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）、ＭＢＥ（Molecular Beam Epitaxy）、プラズマアシストＭＢＥ、ＰＬＤ(Pulsed
Laser Deposition)、ＰＥＤ(Pulsed Electron Deposition)、ＶＰＥ(Vapor Phase Epitaxy)、ＬＰＥ(Liquid
Phase Epitaxy)法等の結晶成長装置内における薄膜層、アモルファス層、微結晶、多結晶、単結晶、あるいはそれらの積層構造の形成に加えて、その後の薄膜層の熱処理、プラズマ処理等によるキャリアの活性化処理等も含めて薄膜結晶成長と記載する。 Further, in the present invention, “thin film crystal growth” means so-called MOCVD (Metal Organic Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), plasma assist MBE, PLD (Pulsed).
Laser Deposition), PED (Pulsed Electron Deposition), VPE (Vapor Phase Epitaxy), LPE (Liquid
In addition to the formation of thin film layers, amorphous layers, microcrystals, polycrystals, single crystals, or their laminated structures in crystal growth equipment such as the (Phase Epitaxy) method, carrier treatment by subsequent heat treatment, plasma treatment, etc. It is described as thin film crystal growth including activation treatment.

図１に、本発明の集積型化合物半導体発光装置（以下、単に発光装置という）の1例を示す。また、図1の発光装置の構造を詳細に説明するために、作製途中の形状を示す図２も参照しながら説明する。ここでは、図１、図２に示すように、３つの発光ユニット１１によって１つの発光装置１０を構成する例を示しているが、集積の個数は特に限定はなく、提供される一つの基板内で適宜個数を設定可能である。例えば２個でもよく、また、５００個を越える個数を集積してもかまわない。ここで、好ましくは２５〜２００個であり、また２次元的に配列されていることも好ましい。   FIG. 1 shows an example of an integrated compound semiconductor light emitting device (hereinafter simply referred to as a light emitting device) of the present invention. In order to explain the structure of the light emitting device of FIG. 1 in detail, the structure will be described with reference to FIG. Here, as shown in FIGS. 1 and 2, an example in which one light-emitting device 10 is configured by three light-emitting units 11 is shown. However, the number of integrations is not particularly limited, and one integrated substrate is provided. The number can be set as appropriate. For example, the number may be two or more than 500 may be accumulated. Here, the number is preferably 25 to 200, and it is also preferable that they are two-dimensionally arranged.

本発明において、１つの発光ユニットは、図に示すように、少なくとも、第一導電型クラッド層２４を含む第一導電型半導体層、第二導電型クラッド層２６を含む第二導電型半導体層、および前記第一および第二導電型半導体層の間に挟まれた活性層構造２５を有する化合物半導体薄膜結晶層、第二導電型側電極２７、並びに第一導電型側電極２８を有する。図のように発光ユニット間分離溝１２は、集積型化合物半導体発光装置１０内の発光ユニット１１を区画しているが、光学結合層２３は、発光ユニット間に共通して設けられている。さらに、製造過程において、基板２１に最初に成膜されるバッファ層２２も発光ユニット間に共通している。   In the present invention, as shown in the drawing, one light emitting unit includes at least a first conductive semiconductor layer including a first conductive cladding layer 24, a second conductive semiconductor layer including a second conductive cladding layer 26, And a compound semiconductor thin film crystal layer having an active layer structure 25 sandwiched between the first and second conductivity type semiconductor layers, a second conductivity type side electrode 27, and a first conductivity type side electrode. As shown in the figure, the light emitting unit separation groove 12 defines the light emitting unit 11 in the integrated compound semiconductor light emitting device 10, but the optical coupling layer 23 is provided in common between the light emitting units. Further, the buffer layer 22 formed first on the substrate 21 in the manufacturing process is also common between the light emitting units.

この例では、第二導電型クラッド層２６の表面の一部に、第二導電型側電極２７が配置され、第二導電型クラッド層２６と第二導電型側電極２７の接触している部分が第二電流注入領域３５となっている。また、第二導電型クラッド層、活性層構造の一部、第一導電型クラッド層の一部が除去された構成となっており、除去した箇所に露出する第一導電型クラッド層２４に接して、第一導電型側電極２８が配置されることで、第二導電型側電極２７と第一導電型側電極２８が、基板に対して同じ側に配置されるように構成されている。   In this example, the second conductivity type side electrode 27 is disposed on a part of the surface of the second conductivity type cladding layer 26, and the portion where the second conductivity type cladding layer 26 and the second conductivity type side electrode 27 are in contact with each other. Is the second current injection region 35. Further, the second conductivity type cladding layer, a part of the active layer structure, and a part of the first conductivity type cladding layer are removed, and the first conductivity type cladding layer 24 exposed at the removed portion is in contact. By arranging the first conductivity type side electrode 28, the second conductivity type side electrode 27 and the first conductivity type side electrode 28 are arranged on the same side with respect to the substrate.

本発明では、発光ユニット１１は、互いに発光ユニット間分離溝１２により電気的には分離されている。即ち、発光ユニット間分離溝１２は、薄膜結晶層中の導電性の高い層を分断しており、発光ユニット間で実質的な電気的結合はない。尚、本発明において、１つの発光ユニット内の発光ポイント（独立した発光部）は１つである。   In the present invention, the light emitting units 11 are electrically separated from each other by the light emitting unit separating grooves 12. That is, the light emitting unit separation groove 12 divides a highly conductive layer in the thin film crystal layer, and there is no substantial electrical coupling between the light emitting units. In the present invention, there is one light emitting point (independent light emitting unit) in one light emitting unit.

一方、本発明では、光学結合層２３が、発光ユニット間に共通して存在し、発光ユニットが光学的には結合した状況をつくっている。即ち、ある一つの発光ユニットから放射された光は、光学結合層での適度な伝播と放射（リーク）によって、他のユニット部分にも到達し、一つの発光ユニット部分のみに局在することなく、他の発光ユニット部分にも到達する。このためには、発光ユニット間分離溝１２は、光学結合層の界面まで達しているか、または図１に示すように光学結合層が分断されない状態でその中まで達していることが必要である。そして、詳細は後述するが、光学結合層は実質的に絶縁性であり、また層内での適度な導波機能を実現するために、相対的に屈折率が高い材料で構成される。   On the other hand, in the present invention, the optical coupling layer 23 exists in common between the light emitting units, and the light emitting units are optically coupled. That is, light emitted from one light emitting unit reaches other unit parts by appropriate propagation and radiation (leakage) in the optical coupling layer, and is not localized only in one light emitting unit part. The other light emitting unit parts are also reached. For this purpose, it is necessary that the light emitting unit separation groove 12 reaches the interface of the optical coupling layer or reaches the optical coupling layer without being divided as shown in FIG. As will be described in detail later, the optical coupling layer is substantially insulative, and is made of a material having a relatively high refractive index in order to realize an appropriate waveguide function within the layer.

また、本発明では、発光ユニット間分離溝の幅が、好ましくは２〜３００μｍ、さらに好ましくは５〜５０μｍ、最も好ましくは８〜１５μｍである。発光ユニット間分離溝の幅が短いと、光学結合層と共に、面発光の均一性が向上する。   In the present invention, the width of the light emitting unit separation groove is preferably 2 to 300 μm, more preferably 5 to 50 μm, and most preferably 8 to 15 μm. When the width of the separation groove between the light emitting units is short, the uniformity of the surface light emission is improved together with the optical coupling layer.

図２には、中央の発光装置１０に隣接する別の発光装置も一部図示されている。製造過程ではこのように、同一基板２１上に、それぞれの発光装置１０が、装置間分離溝１３によって分離されて形成される。図1に示す完成した発光装置は、図２の中の１つの発光装置１０を、支持体４０上の金属面４１に、金属ハンダ４２を介して第二導電型側電極２７および第一導電型側電極２８をそれぞれ接続した構造に相当する。製造方法の１例は、後述する。   FIG. 2 also shows a part of another light-emitting device adjacent to the central light-emitting device 10. In the manufacturing process, the respective light emitting devices 10 are separated and formed on the same substrate 21 by the inter-device separation grooves 13 as described above. The completed light emitting device shown in FIG. 1 is obtained by replacing one light emitting device 10 in FIG. 2 on a metal surface 41 on a support 40 with a second conductivity type side electrode 27 and a first conductivity type via a metal solder 42. This corresponds to a structure in which the side electrodes 28 are connected to each other. An example of the manufacturing method will be described later.

装置間分離溝１３は、図２の例では、基板に達するまで薄膜結晶層を除去して形成されており、好ましい形態の１つである。一方、装置間分離溝が、光学結合層とバッファ層を合わせた層の途中まで形成されている形態も好ましい。これらの場合のいずれも、光学結合層よりも活性層構造側にある導電性の高い層の側壁に絶縁層を容易に形成できる。   In the example of FIG. 2, the inter-device separation groove 13 is formed by removing the thin film crystal layer until it reaches the substrate, and is a preferred form. On the other hand, a mode in which the inter-device separation groove is formed up to the middle of the combined optical coupling layer and buffer layer is also preferable. In any of these cases, the insulating layer can be easily formed on the side wall of the highly conductive layer on the active layer structure side of the optical coupling layer.

本発明の発光装置では、絶縁層３０は、薄膜結晶層２２〜２６の表面、側壁等を含んだ露出部分の大部分を覆っているが、図１の発光装置の側壁部分、即ち発光装置が分離されていない図２の状態における装置間分離溝１３中の絶縁層形状は、いくつかの形態が可能である。いずれの形態においても、絶縁層は基板に接触せず、発光装置を分離する前に、発光装置を区画する装置間分離溝１３中に、絶縁層が存在しない部分が存在することが好ましい。そして、絶縁膜が存在しない部分から、発光装置間が分離されることが好ましい。その結果、本発明の発光装置の好ましい形状では、側壁を覆う絶縁層は、バッファ層の光取り出し面側界面まで達していない。絶縁層の好ましい形態の具体例を次に示す。   In the light emitting device of the present invention, the insulating layer 30 covers most of the exposed portions including the surfaces and side walls of the thin film crystal layers 22 to 26. However, the side wall portion of the light emitting device of FIG. The shape of the insulating layer in the inter-device separation groove 13 in the state of FIG. 2 that is not separated can take several forms. In any form, it is preferable that the insulating layer does not contact the substrate, and before the light emitting device is separated, a portion where the insulating layer does not exist is present in the inter-device separation groove 13 that partitions the light emitting device. Then, it is preferable that the light emitting devices are separated from a portion where the insulating film is not present. As a result, in the preferable shape of the light emitting device of the present invention, the insulating layer covering the side wall does not reach the light extraction surface side interface of the buffer layer. Specific examples of preferred forms of the insulating layer are shown below.

本発明の１形態においては、図２に示すように、絶縁層３０が装置間分離溝１３の溝内の表面の全てを覆うのではなく、絶縁層３０が基板面（即ち、溝底面）と基板に近接する溝側壁部分で形成されていない絶縁層非形成部分１５が存在する。この構造では、基板２１に付着している絶縁層３０がないので、基板２１を例えば剥離により除去するときに、絶縁層の剥がれ等が生じる可能性がないので最も好ましい。得られる発光装置では、図１のＢ部分に示すように、絶縁層３０が基板面まで達していない絶縁層非形成部分１５が存在する。この形状ができている装置では、絶縁層の剥がれがないことが保証される結果、仮にハンダの回り込みがあっても、発光装置の機能が損なわれることがなく信頼性の高い装置となる。   In one embodiment of the present invention, as shown in FIG. 2, the insulating layer 30 does not cover the entire surface of the inter-device separation groove 13, but the insulating layer 30 is formed on the substrate surface (ie, the groove bottom surface). There is an insulating layer non-forming portion 15 that is not formed in the groove sidewall portion adjacent to the substrate. In this structure, since there is no insulating layer 30 adhering to the substrate 21, when the substrate 21 is removed by, for example, peeling, there is no possibility that the insulating layer is peeled off. In the obtained light emitting device, as shown in part B of FIG. 1, there is an insulating layer non-forming part 15 where the insulating layer 30 does not reach the substrate surface. As a result of ensuring that the insulating layer is not peeled off in the device having this shape, the function of the light-emitting device is not impaired even if the solder wraps around and the device becomes highly reliable.

この図１では、バッファ層２２の壁面の全部と光学結合層２３の壁面の一部までが露出しているが、光学結合層の側壁が覆われ、バッファ層の側壁の一部が露出していてもよい（図１１参照）。露出している部分は、ドーピングされていないアンドープ層であることが好ましい。露出しているのが絶縁性の高い材料であれば、信頼性の高い装置となる。   In FIG. 1, the entire wall surface of the buffer layer 22 and a part of the wall surface of the optical coupling layer 23 are exposed, but the side wall of the optical coupling layer is covered and a part of the side wall of the buffer layer is exposed. (See FIG. 11). The exposed part is preferably an undoped undoped layer. If the exposed material is a highly insulating material, the device is highly reliable.

また、装置間分離溝が、光学結合層とバッファ層を合わせた層の途中まで形成されている場合には、次のような形状の発光装置が得られる。まず、装置間分離溝が、光学結合層２３の途中まで形成される場合には、例えば図１３および図１４に示すように、発光装置端まで光学結合層２３とバッファ層２２が存在し、バッファ層の壁面はすべて露出し、光学結合層には、装置間分離溝の底面に基づく段差が存在しており、光学結合層の側壁は、バッファ層の側壁と一致して絶縁層で覆われていない部分と、発光装置端から内側に入った側壁部分（装置間分離溝の側壁）とを有する。絶縁層３０は、図１３の例では、図１３中にＣ部分で示すように、光学結合層２３の端から離れた溝底面の位置から、分離溝底面部分と、分離溝の側壁部分とを被覆している。この形態は、図２において、装置間分離溝を光学結合層２３の途中で止め、光学結合層の溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成し、スクライブ領域から装置を分離した形状に対応する。また、図１４の例は、図１および図２において、装置間分離溝を光学結合層２３の途中で止めた形態に対応し、図１４のＤ部分に示すように、発光装置端から内側に入った側壁部分（装置間分離溝の側壁）のうち、主たる光取り出し方向側に絶縁層で覆われていない部分が存在する。   When the inter-device separation groove is formed up to the middle of the combined optical coupling layer and buffer layer, a light emitting device having the following shape is obtained. First, when the inter-device separation groove is formed partway through the optical coupling layer 23, for example, as shown in FIGS. 13 and 14, the optical coupling layer 23 and the buffer layer 22 exist up to the light emitting device end, and the buffer All the wall surfaces of the layer are exposed, and the optical coupling layer has a level difference based on the bottom surface of the inter-device separation groove. The side wall of the optical coupling layer is covered with the insulating layer so as to coincide with the side wall of the buffer layer. And a side wall portion (side wall of the inter-device separation groove) that enters from the end of the light emitting device. In the example of FIG. 13, the insulating layer 30 includes a separation groove bottom surface portion and a side wall portion of the separation groove from the position of the groove bottom surface separated from the end of the optical coupling layer 23, as indicated by C portion in FIG. 13. It is covered. In FIG. 2, the device separation groove is stopped in the middle of the optical coupling layer 23 in FIG. 2, and a part of the insulating layer deposited on the groove bottom surface of the optical coupling layer is removed to form a scribe region. Corresponds to the separated shape. Further, the example of FIG. 14 corresponds to the form in which the inter-device separation groove is stopped in the middle of the optical coupling layer 23 in FIGS. 1 and 2, and as shown in D part of FIG. Of the entered side wall portion (side wall of the inter-device separation groove), there is a portion that is not covered with the insulating layer on the main light extraction direction side.

次に、装置間分離溝が、バッファ層２２の途中まで形成される場合には、例えば図１５および図１６に示すように、発光装置端までバッファ層２２が存在し、バッファ層には、装置間分離溝の底面に基づく段差が存在しており、バッファ層の側壁は、絶縁層で覆われていない部分（装置端部分）と、発光装置端から内側に入った側壁部分（装置間分離溝の側壁）とを有する。絶縁層３０は、図１５の例では、図１５中にＥ部分で示すように、バッファ層２２の端から離れた溝底面の位置から、分離溝底面部分と、分離溝の側壁部分とを被覆し、さらに光学結合層２３の側壁（装置間分離溝の側壁）を覆っている。この形態は、図２において、装置間分離溝をバッファ層２２の途中で止め、バッファ層の溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成し、スクライブ領域から装置を分離した形状に対応する。また、図１６の例は、図１および図２において、装置間分離溝をバッファ層２２の途中で止めた形態に対応し、図１６のＦ部分に示すように、発光装置端から内側に入った側壁部分（装置間分離溝の側壁）のうち、主たる光取り出し方向側に絶縁層で覆われていない部分が存在する。   Next, when the inter-device separation groove is formed up to the middle of the buffer layer 22, for example, as shown in FIGS. 15 and 16, the buffer layer 22 exists up to the end of the light emitting device. There is a step based on the bottom surface of the inter-separation groove, and the side walls of the buffer layer are not covered by the insulating layer (device end portion) and the side wall portion entering from the end of the light emitting device (inter-device separation groove) Side wall). In the example of FIG. 15, the insulating layer 30 covers the separation groove bottom surface portion and the side wall portion of the separation groove from the position of the groove bottom surface away from the end of the buffer layer 22 as indicated by E portion in FIG. 15. Furthermore, the side wall of the optical coupling layer 23 (side wall of the inter-device separation groove) is covered. In FIG. 2, the device separation groove is stopped in the middle of the buffer layer 22 in FIG. 2, a part of the insulating layer deposited on the groove bottom surface of the buffer layer is removed to form a scribe region, and the device is separated from the scribe region. Corresponds to the shape. Further, the example of FIG. 16 corresponds to a form in which the inter-device separation groove is stopped in the middle of the buffer layer 22 in FIGS. 1 and 2, and enters the inner side from the end of the light emitting device as shown in F part of FIG. In the side wall portion (side wall of the inter-device separation groove), there is a portion not covered with the insulating layer on the main light extraction direction side.

これらの例のように、装置間分離溝が、光学結合層とバッファ層を合わせた層の途中まで形成されている場合にも、側壁を覆う絶縁層が、発光装置の端まで達していない形状ができている装置は、絶縁層の剥がれがないことが保証され、また露出している層を絶縁性の高い材料で構成することにより、図１の形態の発光装置と同じく信頼性の高い装置となる。   As in these examples, when the inter-device separation groove is formed up to the middle of the combined optical coupling layer and buffer layer, the insulating layer covering the side wall does not reach the end of the light-emitting device. 1 is a device that is assured that the insulating layer is not peeled off, and that the exposed layer is made of a highly insulating material, so that it is as reliable as the light emitting device in the form of FIG. It becomes.

さらに、本発明の発光装置では、絶縁層３０が図１のように、第一導電型側電極２８の主たる光取り出し方向側の一部に接していること、即ち、第一導電型側電極２８と第一導電型半導体層（図では第一導電型クラッド層２４）とのコンタクト部分の周囲に絶縁層が介在している部分があること、および第二導電型側電極２７の主たる光取り出し方向と反対側の一部を覆っていること、即ち、第二導電型側電極２７と第二導電型半導体層（図では第二導電型クラッド層２６）の間には絶縁層が存在せずに第二導電型側電極２７の周囲に被覆している部分があることが好ましい。この形態は、第二導電型側電極２７が形成された後に絶縁層３０が形成され、絶縁層３０が形成された後に第一導電型側電極２８が形成されたことを意味する。このような順序による製造方法は、後述するが、第二導電型クラッド層２６等の第二導電型半導体層にダメージが少なく、また第一導電型側電極のダメージが少ないために、高効率の発光装置が得られる。即ち、このような構造を有する発光装置は、高効率を示すことを意味する。   Furthermore, in the light-emitting device of the present invention, the insulating layer 30 is in contact with a part of the first conductivity type side electrode 28 on the main light extraction direction side, as shown in FIG. There is a portion where an insulating layer is interposed around the contact portion between the first conductive type semiconductor layer and the first conductive type semiconductor layer (first conductive type clad layer 24 in the figure), and the main light extraction direction of the second conductive type side electrode 27 That is, there is no insulating layer between the second conductivity type side electrode 27 and the second conductivity type semiconductor layer (second conductivity type clad layer 26 in the figure). It is preferable that there is a covering portion around the second conductivity type side electrode 27. This form means that the insulating layer 30 is formed after the second conductivity type side electrode 27 is formed, and the first conductivity type side electrode 28 is formed after the insulating layer 30 is formed. Although a manufacturing method based on such an order will be described later, since the second conductive type semiconductor layer such as the second conductive type cladding layer 26 is less damaged and the first conductive type side electrode is less damaged, it is highly efficient. A light emitting device is obtained. That is, the light emitting device having such a structure means high efficiency.

さらに、第二導電型側電極２７の大きさは、第二電流注入領域３５と同じであるが、第二導電型側電極の露出面３７（第二導電型側電極露出部分）は、第二電流注入領域３５の大きさよりも小さいことが好ましい。さらに、第一導電型クラッド層２４の表面を覆う絶縁層３０の一部に、第一導電型側電極２８が第一導電型クラッド層２４と接触するための開口が設けられ、それが、第一電流注入領域３６となる。第一導電型側電極２８の面積を、第一電流注入領域よりも大きくすることが好ましい。   Further, the size of the second conductivity type side electrode 27 is the same as that of the second current injection region 35, but the exposed surface 37 (second conductivity type side electrode exposed portion) of the second conductivity type side electrode is The size is preferably smaller than the size of the current injection region 35. Furthermore, an opening is provided in part of the insulating layer 30 covering the surface of the first conductivity type cladding layer 24 so that the first conductivity type side electrode 28 contacts the first conductivity type cladding layer 24. One current injection region 36 is formed. The area of the first conductivity type side electrode 28 is preferably larger than that of the first current injection region.

また、第二導電型側電極と第一導電型側電極は、空間的に重なりを有さないことも望ましい。   It is also desirable that the second conductivity type side electrode and the first conductivity type side electrode do not overlap in space.

以下に、装置を構成する各部材と構造についてさらに詳細に説明する。   Below, each member and structure which comprise an apparatus are demonstrated in detail.

＜基板＞
本発明では、基板はその上に半導体層を成長させることが可能なものが選ばれ、また最終的に除去できるものが用いられる。基板は、透明である必要はないが、製造工程で、基板を後述するレーザディボンディングにより剥離するときには、その特定の波長のレーザ光を透過することが好ましい。また、電気的には絶縁性基板である事が好ましい。これは、製造工程で、同様にレーザディボンディング法によって基板を剥離する際に、導電性基板ではその自由電子による吸収等によって、このような基板剥離方法を採用しにくくなるからである。具体的な材料としては、例えばＩｎＡｌＧａＮ系発光材料またはＩｎＡｌＢＧａＮ系材料をその上に薄膜結晶成長させるためは、サファイア、ＳｉＣ、ＧａＮ、ＬｉＧａＯ２、ＺｎＯ、ＳｃＡｌＭｇＯ４、ＮｄＧａＯ３、およびＭｇＯから選ばれることが望ましく、特にサファイア、ＧａＮ、ＺｎＯ基板が好ましい。特にＧａＮ基板を用いる際には、そのＳｉのドーピング濃度はアンドープ基板を用いる場合には、３×１０１７ｃｍ−３のＳｉ濃度以下が望ましく、さらに望ましくは１×１０１７ｃｍ−３以下であることが、電気抵抗の観点と結晶性の観点からが望ましい。また、基板を除去する際にケミカルエッチングを前提とする際には、塩酸等で容易に除去可能なＺｎＯが望ましい。 <Board>
In the present invention, a substrate on which a semiconductor layer can be grown is selected and a substrate that can be finally removed is used. The substrate need not be transparent, but when the substrate is peeled off by laser debonding, which will be described later, in the manufacturing process, it is preferable to transmit laser light having a specific wavelength. Further, it is preferably an electrically insulating substrate. This is because, in the manufacturing process, when the substrate is similarly peeled by the laser debonding method, it is difficult to adopt such a substrate peeling method due to absorption by free electrons or the like in the conductive substrate. As a specific material, for example, in order to grow a thin film crystal on an InAlGaN-based light emitting material or an InAlBGaN-based material, it is selected from sapphire, SiC, GaN, LiGaO 2 , ZnO, ScAlMgO 4 , NdGaO 3 , and MgO. Are desirable, and sapphire, GaN, and ZnO substrates are particularly preferred. In particular, when a GaN substrate is used, if the doping concentration of Si is used an undoped substrate, 3 × 10 17 cm Si concentration less desirable -3, and more preferably is 1 × 10 17 cm -3 or less It is desirable from the viewpoint of electrical resistance and crystallinity. In addition, when chemical etching is premised when removing the substrate, ZnO that can be easily removed with hydrochloric acid or the like is desirable.

本発明で使用される基板は、いわゆる面指数によって完全に確定されるジャスト基板だけではなく、薄膜結晶成長の際の結晶性を制御する観点から、いわゆるオフ基板（ｍｉｓｓ ｏｒｉｅｎｔｅｄ ｓｕｂｓｔｒａｔｅ）であることもできる。オフ基板は、ステップフローモードでの良好な結晶成長を促進する効果を有するため、素子のモフォロジ改善にも効果があり、基板として広く使用される。たとえば、サファイアのｃ＋面基板をＩｎＡｌＧａＮ系材料の結晶成長用基板として使用する際には、ｍ＋方向に０．２度程度傾いた面を使用することが好ましい。オフ基板としては、０．１〜０．２度程度の微傾斜を持つものが広く一般的に用いられるが、サファイア上に形成されたＩｎＡｌＧａＮ系材料においては、活性層構造内の発光ポイントである量子井戸層にかかる圧電効果による電界を打ち消すために、比較的大きなオフ角度をつけることも可能である。   The substrate used in the present invention is not only a just substrate that is completely determined by a so-called plane index, but also a so-called off-substrate (miss oriented substrate) from the viewpoint of controlling crystallinity during thin film crystal growth. it can. Since the off-substrate has an effect of promoting good crystal growth in the step flow mode, it is effective in improving the morphology of the device and is widely used as a substrate. For example, when a sapphire c + plane substrate is used as a substrate for crystal growth of an InAlGaN-based material, it is preferable to use a plane inclined by about 0.2 degrees in the m + direction. As an off-substrate, a substrate having a slight inclination of about 0.1 to 0.2 degrees is widely used. However, in an InAlGaN-based material formed on sapphire, it is a light emitting point in an active layer structure. In order to cancel the electric field due to the piezoelectric effect applied to the quantum well layer, a relatively large off angle can be set.

基板は、ＭＯＣＶＤやＭＢＥ等の結晶成長技術を利用して集積型化合物半導体発光装置を製造するために、あらかじめ化学エッチングや熱処理等を施しておいてもよい。また、後述するバッファ層との関係で、意図的に凹凸をつけた基板にしておき、これによって、薄膜結晶層と基板との界面で発生する貫通転移を発光素子あるいは、後述する発光ユニットの活性層近傍に導入しないようにすることも可能である。   The substrate may be subjected to chemical etching, heat treatment, or the like in advance in order to manufacture an integrated compound semiconductor light emitting device using a crystal growth technique such as MOCVD or MBE. In addition, the substrate is intentionally roughened in relation to the buffer layer described later, so that a threading transition that occurs at the interface between the thin film crystal layer and the substrate can be activated in the light emitting element or the light emitting unit described later. It is also possible not to introduce it in the vicinity of the layer.

基板の厚みとしては、本発明の１形態においては、装置作成初期においては、通常２５０〜７００μｍ程度のものであり、半導体発光装置の結晶成長、素子作製プロセスにおける機械的強度が確保されるようにしておくのが普通である。基板を用いて必要な半導体層を成長した後に、基板は、例えば研磨、エッチング、またはレーザディボンディング等により除去される。   In one embodiment of the present invention, the thickness of the substrate is usually about 250 to 700 μm at the initial stage of device fabrication so that the crystal growth of the semiconductor light emitting device and the mechanical strength in the element fabrication process are ensured. It is normal to keep it. After the necessary semiconductor layer is grown using the substrate, the substrate is removed by, for example, polishing, etching, laser debonding, or the like.

＜バッファ層＞
バッファ層２２は、基板上に薄膜結晶成長する上では、転移の抑制、基板結晶の不完全性の緩和、基板結晶と所望の薄膜結晶成長層との各種の相互不整合の軽減など、主に薄膜結晶成長のための目的のために形成される。 <Buffer layer>
When the thin film crystal is grown on the substrate, the buffer layer 22 mainly includes suppression of transition, relaxation of imperfection of the substrate crystal, reduction of various mismatches between the substrate crystal and a desired thin film crystal growth layer, and the like. Formed for the purpose of thin film crystal growth.

本発明で望ましい形態であるＩｎＡｌＧａＮ系材料、ＩｎＡｌＢＧａＮ系材料、ＩｎＧａＮ系材料、ＡｌＧａＮ系材料、ＧａＮ系材料などを異種基板上に結晶成長する際には、必ずしも基板との格子定数のマッチングが確保されないので、バッファ層は特に重要である。たとえば、後述する光学結合層以降の薄膜結晶成長層を有機金属気相成長法（ＭＯＶＰＥ法）で成長する際には、６００℃近傍の低温成長ＡｌＮ層をバッファ層に用いたり、あるいは５００℃近傍で形成した低温成長ＧａＮ層を用いたりすることも出来る。また、８００℃から１０００℃程度の高温で成長したＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＢＧａＮなども使用可能である。これらの層は一般に薄く５〜４０ｎｍ程度である。   When crystal growth of InAlGaN-based material, InAlBGaN-based material, InGaN-based material, AlGaN-based material, GaN-based material or the like, which is a desirable form in the present invention, on a heterogeneous substrate, matching of the lattice constant with the substrate is not necessarily ensured. So the buffer layer is particularly important. For example, when a thin-film crystal growth layer after the optical coupling layer, which will be described later, is grown by metal organic vapor phase epitaxy (MOVPE method), a low temperature growth AlN layer near 600 ° C. is used as a buffer layer, or near 500 ° C. It is also possible to use a low-temperature grown GaN layer formed in (1). Also, AlN, GaN, AlGaN, InAlGaN, InAlBGaN, etc. grown at a high temperature of about 800 ° C. to 1000 ° C. can be used. These layers are generally thin and about 5-40 nm.

バッファ層２２は必ずしも単一の層である必要はなく、低温で成長したＧａＮバッファ層の上に、結晶性をより改善するために、ドーピングを施さない１０００℃程度の温度で成長したＧａＮ層を数μｍ程度有するようにしてもかまわない。実際には、このような厚膜バッファ層を有することが普通であって、その厚みは０．５〜７μｍ程度である。本発明においては、バッファ層は、化合物半導体発光装置内の発光ユニット間に共通して存在することから、ドーピングされた層を有さないことが望ましい。しかし、バッファ層内に結晶性等の観点でドーピングされた層を有するようにする際には、ドーピング層を成長した後に、さらにアンドープ層を形成し、発光ユニット間の電気的絶縁が完全に確保できるようにすることが必須である。また、バッファ層内にドーピング層とアンドープ層を積層して形成することも可能である。   The buffer layer 22 is not necessarily a single layer, and a GaN layer grown at a temperature of about 1000 ° C. without doping is further formed on the GaN buffer layer grown at a low temperature in order to improve the crystallinity. You may make it have about several micrometers. Actually, it is usual to have such a thick film buffer layer, and the thickness is about 0.5 to 7 μm. In the present invention, since the buffer layer exists in common between the light emitting units in the compound semiconductor light emitting device, it is desirable not to have a doped layer. However, when the buffer layer has a layer doped from the viewpoint of crystallinity, an undoped layer is formed after the doping layer is grown, and electrical insulation between the light emitting units is completely ensured. It is essential to be able to do so. It is also possible to stack a doped layer and an undoped layer in the buffer layer.

また、バッファ層の形成に関しては、いわゆるマイクロチャネルエピタキシーの一種である横方向成長技術（ＥＬＯ）も使用可能であり、これによってサファイア等の基板とＩｎＡｌＧａＮ系材料の間で発生する貫通転移の密度を大幅に低減することも可能である。さらに基板の表面に凹凸の加工を施したような加工基板を使用する際にも、横方向成長をさせる際に転位の一部を消滅させることが可能であって、このような基板とバッファ層の組み合わせを本発明に適応する事は好ましい。さらに、この際には基板上に形成された凹凸によって光取り出し効率が向上する効果もあって、好ましい。   For the formation of the buffer layer, lateral growth technology (ELO), which is a kind of so-called microchannel epitaxy, can also be used, thereby reducing the density of threading transitions generated between a substrate such as sapphire and an InAlGaN-based material. It can also be greatly reduced. Furthermore, even when using a processed substrate in which the surface of the substrate is processed to have irregularities, it is possible to eliminate some of the dislocations during lateral growth, and such a substrate and a buffer layer It is preferable to apply this combination to the present invention. Further, in this case, the unevenness formed on the substrate has an effect of improving the light extraction efficiency, which is preferable.

本発明においては、バッファ層は各発光ユニット間に共通の層となることから後述する光学結合層と一体となって、発光ユニット間の光学的結合を実現するようにしてもかまわない。また、この際には、各発光ユニット間の電気的絶縁を阻害しないようにしなければならない。また、バッファ層の一部または全部が光学結合層を兼ねていてもよい。   In the present invention, since the buffer layer is a common layer between the light emitting units, it may be integrated with an optical coupling layer described later to realize optical coupling between the light emitting units. At this time, it is necessary not to disturb the electrical insulation between the light emitting units. Further, part or all of the buffer layer may also serve as the optical coupling layer.

本発明においては、後述する光学結合層に光を閉じ込めて導波するために、発光装置の発光波長におけるバッファ層の屈折率は、光学結合層の平均屈折率以下であり、好ましくは光学結合層の平均屈折率未満である。バッファの物理厚みは、発光装置の発光波長をλ（ｎｍ）、バッファの平均屈折率をｎｂｆで表したとき、４λ／ｎｂｆよりも厚いことが望ましい。 In the present invention, since light is confined and guided in the optical coupling layer described later, the refractive index of the buffer layer at the emission wavelength of the light emitting device is equal to or less than the average refractive index of the optical coupling layer, preferably the optical coupling layer Less than the average refractive index. The physical thickness of the buffer is preferably thicker than 4λ / n bf , where λ (nm) is the emission wavelength of the light emitting device and n bf is the average refractive index of the buffer.

さらに、バッファ層は、基板を製造工程中に除去するので、本発明の１形態においてはその表面が主たる光取り出し面になる。後述するように基板の剥離の１つ方法として、基板に対して透明で、バッファ層に対して吸収のある光を用いて、バッファ層の一部を光学的に分解して、基板を剥離する方法が挙げられる。そのような方法を採用する場合には、その方法に適合した材料が選択される。たとえば、基板がサファイアで、バッファ層がＧａＮである場合には、２４８ｎｍの発振波長を有するエキシマレーザを薄膜結晶成長がされていない基板側から光を照射し、バッファ層のＧａＮを金属Ｇａと窒素に分解して、その結果、基板を剥離するレーザディボンディングを実施することも可能である。
本発明では、主たる光取り出し方向に基板が存在しないので、バッファ層の主たる光取り出し方向の面に、いわゆる低反射コーティング層あるいは低反射光学膜が形成されることが望ましい。バッファ層−空気界面での屈折率差による反射を抑制し、高出力化、素子の高効率化を図ることができる。ここで、後述する光学結合層からバッファ層側に垂直入射する当該発光装置の発光波長の光がバッファ層で反射される反射率をＲ３、前記バッファ層から光取り出し側の空間に垂直入射する当該発光装置の発光波長の光が空間との界面で反射される反射率をＲ４で表したとき、
Ｒ４＜Ｒ３
を満たすようにバッファ層の光取り出し側に低反射光学膜を有する事は望ましい。たとえばバッファ層がＧａＮである場合には、低反射コーティング膜としてＡｌ２Ｏ３等を用いることが望ましい。これは素子の発光波長におけるバッファ層の屈折率ｎｂｆに対して、低反射コーティング膜の屈折率が、√ｎｂｆに近いことが望ましいので、ＧａＮの屈折率の平方根に対して、Ａｌ２Ｏ３の屈折率が近いからである。 Furthermore, since the buffer layer removes the substrate during the manufacturing process, the surface of the buffer layer becomes the main light extraction surface in one embodiment of the present invention. As will be described later, as one method of peeling the substrate, a part of the buffer layer is optically decomposed and peeled off using light that is transparent to the substrate and absorbs the buffer layer. A method is mentioned. When such a method is adopted, a material suitable for the method is selected. For example, when the substrate is sapphire and the buffer layer is GaN, an excimer laser having an oscillation wavelength of 248 nm is irradiated from the substrate side on which no thin film crystal is grown, and the buffer layer GaN is made of metal Ga and nitrogen. It is also possible to carry out laser debonding in which the substrate is peeled off as a result.
In the present invention, since there is no substrate in the main light extraction direction, it is desirable that a so-called low reflection coating layer or low reflection optical film is formed on the surface of the buffer layer in the main light extraction direction. Reflection due to a difference in refractive index at the buffer layer-air interface can be suppressed, and higher output and higher element efficiency can be achieved. Here, the reflectance at which the light of the emission wavelength of the light emitting device that is perpendicularly incident on the buffer layer side from an optical coupling layer, which will be described later, is reflected by the buffer layer is R3, and the light that is perpendicularly incident on the light extraction side space from the buffer layer When the reflectance at which the light of the emission wavelength of the light emitting device is reflected at the interface with the space is represented by R4,
R4 <R3
It is desirable to have a low reflection optical film on the light extraction side of the buffer layer so as to satisfy the above. For example, when the buffer layer is GaN, it is desirable to use Al 2 O 3 or the like as the low reflection coating film. This is because it is desirable that the refractive index of the low-reflection coating film is close to √n bf with respect to the refractive index n bf of the buffer layer at the light emission wavelength of the device, so that Al 2 O with respect to the square root of the refractive index of GaN. This is because the refractive index of 3 is close.

本発明においては、バッファ層の主たる光取り出し方向の面が、平坦でない面あるいは粗面であることも好ましい。これにより量子井戸層内で発光した光を高効率で取り出すことが可能になり、素子の高出力化、高効率化の観点で望ましい。ここで、素子の発光波長をλ（ｎｍ）とすると、バッファ層の粗面の程度は、平均粗さＲａ（ｎｍ）が
λ/５（ｎｍ）＜Ｒａ（ｎｍ）＜１０×λ（ｎｍ）
を満たすことが望ましく、
λ/２（ｎｍ）＜Ｒａ（ｎｍ）＜２×λ（ｎｍ）
を満たすことがより望ましい。 In the present invention, it is also preferable that the main surface of the buffer layer in the light extraction direction is a non-flat surface or a rough surface. As a result, light emitted from the quantum well layer can be extracted with high efficiency, which is desirable from the viewpoint of increasing the output and efficiency of the device. Here, when the light emission wavelength of the element is λ (nm), the roughness of the buffer layer is such that the average roughness Ra (nm) is λ / 5 (nm) <Ra (nm) <10 × λ (nm)
It is desirable to satisfy
λ / 2 (nm) <Ra (nm) <2 × λ (nm)
It is more desirable to satisfy.

本発明では、バッファ層の少なくとも一部は、装置端で露出する。従って、少なくとも露出部分をアンドープ部分とすることが、装置組み立て時のハンダ等による絶縁不良を抑制することができるので好ましい。   In the present invention, at least a part of the buffer layer is exposed at the device end. Therefore, at least the exposed portion is preferably an undoped portion, since insulation failure due to solder or the like during device assembly can be suppressed.

＜光学結合層＞
本発明の光学結合層は、発光装置を構成する発光ユニット間の光学的結合を実現するための層であって、かつ、集積型半導体発光装置内に内在する発光ユニット間の電気的絶縁を阻害しない層である。 <Optical coupling layer>
The optical coupling layer of the present invention is a layer for realizing optical coupling between the light emitting units constituting the light emitting device, and inhibits electrical insulation between the light emitting units inherent in the integrated semiconductor light emitting device. It is not a layer.

光学結合層２３は、化合物半導体層で形成されることが好ましく、図１、２に示すように、バッファ層と第一導電型半導体層（図では第一導電型クラッド層）の間に存在することが望ましい。また、成膜方法は特に制限はないが、集積型半導体発光装置を簡便に作製するために、他の薄膜結晶層と同時に、薄膜結晶成長技術を用いて作製することが望ましい。   The optical coupling layer 23 is preferably formed of a compound semiconductor layer, and is present between the buffer layer and the first conductivity type semiconductor layer (first conductivity type cladding layer in the figure) as shown in FIGS. It is desirable. In addition, the film forming method is not particularly limited, but it is desirable that the thin film crystal growth technique be used simultaneously with other thin film crystal layers in order to easily manufacture the integrated semiconductor light emitting device.

本発明において、光学結合層は、少なくとも層内に光の閉じ込めが生じるように、即ち光の分布密度が高くなるようにその屈折率が選ばれる。従って、光学結合層の平均屈折率（ｎｏｃ）は、第一導電型クラッド層の平均屈折率より大きい。特に光学結合層と活性層構造の間に存在する第一導電型半導体層の平均屈折率より大きくすることが好ましい。またバッファ層の平均屈折率（ｎｂｆ）以上、即ちｎｂｆ≦ｎｏｃであり、特にバッファ層の平均屈折率より大きいこと、即ちｎｂｆ＜ｎｏｃが好ましい。また、光学結合層を構成する材料は、ＩｎＡｌＧａＮ系等のＩＩＩ―Ｖ族窒化物に基づく発光装置である場合には、活性層構造から発せられる光が吸収されない程度にＩｎやＡｌを含有することも望ましく、特に屈折率を高める観点ではＩｎを含むことが好ましい。 In the present invention, the refractive index of the optical coupling layer is selected so that light is confined at least in the layer, that is, the distribution density of light is increased. Therefore, the average refractive index (n oc ) of the optical coupling layer is larger than the average refractive index of the first conductivity type cladding layer. In particular, the average refractive index of the first conductive semiconductor layer existing between the optical coupling layer and the active layer structure is preferably larger. Moreover, it is more than the average refractive index (n bf ) of the buffer layer, that is, n bf ≦ n oc , and particularly preferably larger than the average refractive index of the buffer layer, that is, n bf <no oc . In addition, in the case where the material constituting the optical coupling layer is a light emitting device based on a group III-V nitride such as InAlGaN, it contains In or Al to such an extent that light emitted from the active layer structure is not absorbed. In particular, it is preferable to contain In from the viewpoint of increasing the refractive index.

また、光学結合層は、単層である必要はなく、複数の層で構成されてもよい。複数の層で構成されるとき、例えば、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮおよびＧａＮ等の層が複数存在してもよいし、超格子構造であってもよい。   Moreover, the optical coupling layer does not need to be a single layer, and may be composed of a plurality of layers. When composed of a plurality of layers, for example, a plurality of layers such as AlGaN, InGaN, InAlGaN, and GaN may exist, or a superlattice structure may be used.

ここで、各層の平均屈折率（ｎａｖ）は、その層を構成するｎ種類の材料それぞれの屈折率（ｎｘ）に対して、その材料の物理的な厚み（ｔｘ）との積をとり、これを全体の厚みで除した値であり、
ｎａｖ＝（ｎ１×ｔ１＋ｎ２×ｔ２＋・・・＋ｎｎ×ｔｎ）／（ｔ１＋ｔ２＋・・・＋ｔｎ）で計算される。 Here, the average refractive index (nav) of each layer is the product of the refractive index (nx) of each of the n types of materials constituting the layer and the physical thickness (tx) of the material. Is divided by the total thickness,
nav = (n1 × t1 + n2 × t2 +... + nn × tn) / (t1 + t2 +... + tn)

さらに、光学結合層には、構造によって光を散乱、多重反射、薄膜干渉を引き起こすなどの効果を発現する場合もあり、これらの効果によっても、発光装置全体の光取り出し面での均一性の向上も可能である。   In addition, the optical coupling layer may exhibit effects such as light scattering, multiple reflection, and thin film interference depending on the structure, and these effects also improve uniformity on the light extraction surface of the entire light emitting device. Is also possible.

光学結合層の例としては、たとえば、活性層構造がＩｎａＧａ１−ａＮの組成の量子井戸層を有し、発光波長が４６０ｎｍ、第一導電型クラッド層がｎ−ＧａＮ、バッファ層がアンドープＧａＮ、基板がサファイアであった場合には、光学結合層として単層のアンドープＧａＮが使用可能である。なお、一般に、半導体材料の、その材料に透明な波長における屈折率はキャリア濃度が高いほど小さくなる傾向がある。 As an example of the optical coupling layer, for example, the active layer structure has a quantum well layer having a composition of In a Ga 1-a N, the emission wavelength is 460 nm, the first conductivity type cladding layer is n-GaN, and the buffer layer is When undoped GaN and the substrate are sapphire, a single layer of undoped GaN can be used as the optical coupling layer. In general, the refractive index of a semiconductor material at a wavelength transparent to the material tends to decrease as the carrier concentration increases.

また、活性層構造がＩｎａＧａ１−ａＮの組成の量子井戸層を有し、その発光波長が４６０ｎｍ、第一導電型クラッド層がｎ−ＧａＮとｎ−ＡｌＧａＮ層からなり、バッファ層がアンドープＧａＮとＳｉドープＧａＮの積層構造、基板がサファイアであった場合には、光学結合層として単層のアンドープＧａＮが使用可能である。なお、一般に、半導体材料の、その材料に透明な波長における屈折率はキャリア濃度が高いほど小さくなる傾向がある。 The active layer structure has a quantum well layer having a composition of In a Ga 1-a N, the emission wavelength is 460 nm, the first conductivity type cladding layer is composed of n-GaN and n-AlGaN layers, and the buffer layer is When the laminated structure of undoped GaN and Si-doped GaN and the substrate is sapphire, a single-layer undoped GaN can be used as the optical coupling layer. In general, the refractive index of a semiconductor material at a wavelength transparent to the material tends to decrease as the carrier concentration increases.

また、活性層構造がＩｎａＧａ１−ａＮの組成の量子井戸層を有し、その発光波長が４６０ｎｍ、第一導電型クラッド層がｎ−ＧａＮとｎ−ＡｌＧａＮ層からなり、バッファ層がアンドープＧａＮとＳｉドープＧａＮの積層構造、基板がＳｉドープＧａＮであった場合には、光学結合層として厚膜のアンドープＧａＮ中に発光波長に透明な組成のＩｎｂＧａ１−ｂＮを所望の厚みで所望の数有する多層構造などが使用可能である。なお、一般に、半導体材料の、その材料に透明な波長における屈折率はキャリア濃度が高いほど小さくなる傾向がある。 The active layer structure has a quantum well layer having a composition of In a Ga 1-a N, the emission wavelength is 460 nm, the first conductivity type cladding layer is composed of n-GaN and n-AlGaN layers, and the buffer layer is When an undoped GaN and Si-doped GaN layered structure is used, and the substrate is Si-doped GaN, In b Ga 1-b N having a composition transparent to the emission wavelength is desired in the thick undoped GaN layer as the optical coupling layer. A multilayer structure having a desired number of thicknesses can be used. In general, the refractive index of a semiconductor material at a wavelength transparent to the material tends to decrease as the carrier concentration increases.

これらのような構造において、さらに光学結合層としては、ＩｎｂＧａ１−ｂＮおよびＩｎｃＡｌｄＧａ１−ｃ−ｄＮ等の材料を含む場合も望ましく、その組成ｂ、ｃ、ｄと厚み等を適宜選択することにより、４６０ｎｍで透明で、かつ第一導電型半導体層に含まれることがあるｎ−ＧａＮ、バッファ層に含まれることのあるアンドープＧａＮ、基板として含まれることのあるサファイアよりも屈折率を大きくできるので、光学結合層として使用可能であり、それらを単層で、またはそれらとアンドープＧａＮ層とから選ばれる複数の積層構造として使用してもよい。 In such a structure, it is desirable that the optical coupling layer further includes materials such as In b Ga 1-b N and In c Al d Ga 1-cd N, and the compositions b, c, d and N-GaN that is transparent at 460 nm and may be included in the first conductivity type semiconductor layer, undoped GaN that may be included in the buffer layer, and sapphire that may be included as the substrate by appropriately selecting the thickness and the like Can be used as an optical coupling layer, and they may be used as a single layer or as a plurality of laminated structures selected from them and an undoped GaN layer.

また、光学結合層が化合物半導体発光素子の発光波長を吸収しないようにＩｎ組成、ＩｎＧａＮ層の厚みを設定したＩｎＧａＮ層とＧａＮ層からなる超格子・量子井戸構造を有することも好ましい。   It is also preferable that the optical coupling layer has a superlattice / quantum well structure composed of an InGaN layer and a GaN layer in which the In composition and the thickness of the InGaN layer are set so as not to absorb the emission wavelength of the compound semiconductor light emitting device.

また、光学結合層は、各発光ユニットから発せられた光の一部を受けて発光ユニット相互に光を伝播するマルチモード光導波路として機能するように、その厚みが選ばれることも重要である。   It is also important that the thickness of the optical coupling layer is selected so as to function as a multimode optical waveguide that receives a part of the light emitted from each light emitting unit and propagates the light between the light emitting units.

ここで光学結合層の物理的厚みをｔｏｃ（ｎｍ）、発光装置の発光波長をλ（ｎｍ）、光学結合層の平均屈折率をｎｏｃ、第一導電型半導体層の平均屈折率をｎ１で表し、光学結合層と第一導電型半導体層の比屈折率差Δ（ｏｃ−１）を
Δ（ｏｃ−１）≡（（ｎｏｃ）２―（ｎ１）２）/(２×（ｎｏｃ）２）
と定義する。そして、光学結合層を第一導電型半導体層の平均屈折率ではさまれた対称スラブ導波路とみなすと、その導波路がマルチモードとなる条件は規格化周波数がπ/２以上であればよいから
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ π/２
を満たすようにｔｏｃが選択されることが望ましい。さらに望ましくは、より厚みのある導波路であればよく、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ ２×π
の関係を満たすようにｔｏｃが選択されることが望ましい。 Here, the physical thickness of the optical coupling layer is t oc (nm), the emission wavelength of the light emitting device is λ (nm), the average refractive index of the optical coupling layer is n oc , and the average refractive index of the first conductive semiconductor layer is n 1 and the relative refractive index difference Δ (oc-1) between the optical coupling layer and the first conductivity type semiconductor layer is expressed as Δ (oc-1) ≡ ((n oc ) 2- (n 1 ) 2 ) / (2 × ( Noc ) 2 )
It is defined as If the optical coupling layer is regarded as a symmetrical slab waveguide sandwiched by the average refractive index of the first conductivity type semiconductor layer, the condition for the waveguide to be multimode is that the normalized frequency is π / 2 or more. To (√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ π / 2
It is desirable that t oc be selected to satisfy More desirably, it may be a thicker waveguide,
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ 2 × π
It is desirable that t oc is selected so as to satisfy the relationship.

この条件は、屈折率の条件と共に、光学結合層に光を閉じ込めるために望ましい条件である。具体的には、たとえば波長４６０ｎｍにおいて光学結合層の平均屈折率が２．５０であって、第一導電型半導体層の平均屈折率が２．４９９であったとすると、光学結合層の厚みとしては、約３．３μｍ以上であれば、望ましいことになる。   This condition is a desirable condition for confining light in the optical coupling layer together with the refractive index condition. Specifically, for example, when the average refractive index of the optical coupling layer is 2.50 at the wavelength of 460 nm and the average refractive index of the first conductive semiconductor layer is 2.499, the thickness of the optical coupling layer is as follows: If it is about 3.3 μm or more, it is desirable.

このようにして、光の閉じ込めを実現することによって、発光ユニット間の光学的結合は強くなり、集積型化合物半導体発光装置は均一な発光を実現しやすくなる。そして、発光ユニットの間の発光ユニット間分離溝部分においても光学結合層が存在することから発光ユニット間分離溝近傍からも比較的均一な発光が得られる。   Thus, by realizing the light confinement, the optical coupling between the light emitting units is strengthened, and the integrated compound semiconductor light emitting device can easily realize uniform light emission. In addition, since the optical coupling layer exists also in the light emitting unit separation grooves between the light emitting units, relatively uniform light emission can be obtained from the vicinity of the light emitting unit separation grooves.

なお、光学結合層に極端に光を閉じ込めると、集積型化合物半導体発光装置は、発光の均一性は向上するものの、光取り出しがしにくくなることから、光学結合層の厚み、材料、構造、構成、屈折率等を適宜選択し、ある程度リーキーでありながら導波が生じるようにすることが好ましい。特にその厚みに関しては、光学結合層の厚みを極端に厚くしてしまい、導波路の光閉じ込めを過剰にすることも望ましくなく、例えば、その上限は３０μｍ以下であることが望ましく、１０μｍ以下であることがより望ましく、５μｍ以下であることが最も望ましい。   Note that, if light is extremely confined in the optical coupling layer, the integrated compound semiconductor light-emitting device improves light emission uniformity but makes it difficult to extract light. Therefore, the thickness, material, structure, and configuration of the optical coupling layer are difficult. It is preferable to appropriately select a refractive index or the like so that wave guide is generated while being leaky to some extent. In particular, regarding the thickness, it is not desirable to make the optical coupling layer extremely thick and make the optical confinement of the waveguide excessive. For example, the upper limit is preferably 30 μm or less, and is preferably 10 μm or less. More desirably, the thickness is most desirably 5 μm or less.

さらに、光学結合層は、各発光ユニットに共通して存在するが、各発光ユニット間の電気的絶縁を阻害しないように材料選択をすることが必須である。もし、例えば発光装置内のすべての発光ユニットが電気的に結合しているとすると、発光ユニット（一対のｐｎ接合）の１つが劣化した際に、その影響は劣化した発光ユニットの光度低下にとどまらずに、集積型化合物半導体発光装置内全体の電流注入経路の変化として現れる。そのため、１発光ユニットの劣化が発光装置の特性変動として大きく現れてしまう。本発明においては、光学結合層は、各発光ユニット間の電気的絶縁を確保できるように材料選択をすることが極めて好ましい。電気的に絶縁されていることで、駆動中にある発光ユニットが劣化したとしても、その劣化は、発光ユニット１つの問題で済む。さらに、隣接する発光ユニットが光学的に結合していることで、劣化してしまった発光ユニット部分の近傍からも光学結合層が導波した光の出力がある程度期待され、発光強度も極端に低下することを免れる。このため、劣化した部分を含めた発光強度の面内均一性が比較的や保持されやすい。   Furthermore, although the optical coupling layer exists in common in each light emitting unit, it is essential to select a material so that electrical insulation between each light emitting unit is not hindered. If, for example, all the light emitting units in the light emitting device are electrically coupled, when one of the light emitting units (a pair of pn junctions) deteriorates, the effect is not limited to a decrease in luminous intensity of the deteriorated light emitting units. Instead, it appears as a change in the current injection path throughout the integrated compound semiconductor light emitting device. For this reason, the deterioration of one light-emitting unit appears greatly as a characteristic variation of the light-emitting device. In the present invention, it is extremely preferable to select a material for the optical coupling layer so as to ensure electrical insulation between the light emitting units. Even if the light emitting unit being driven is deteriorated by being electrically insulated, the deterioration is only one problem of the light emitting unit. In addition, since the adjacent light emitting units are optically coupled, the output of light guided by the optical coupling layer is expected to some extent from the vicinity of the degraded light emitting unit portion, and the light emission intensity is also extremely reduced. Escape from doing. For this reason, the in-plane uniformity of the emission intensity including the deteriorated portion is relatively easily maintained.

ここで、光学結合層は、１つの発光ユニットにおける劣化等の変化が他のユニットに影響を及ぼさない程度に実質的に絶縁性を有していればよく、例えば層全体の比抵抗ρｏｃ（Ω・ｃｍ）が０．５（Ω・ｃｍ）以上であることが好ましい。さらに好ましくは、１．０（Ω・ｃｍ）以上であり、さらに好ましくは１．５（Ω・ｃｍ）以上、最も好ましくは５（Ω・ｃｍ）以上である。比抵抗が高いためには、光学結合層はアンドープであることが望ましいが、光学結合層が複数の層からなる場合などにおいては、一部ドーピングされている層があっても、これがアンドープ層の間にあり、発光ユニット間が電気的に結合していないのであれば問題はない。この場合、第一導電型半導体層（例えば第一導電型クラッド層）に隣接する層が上記の比抵抗を有していればよい。また、一般的に半導体においては、その材料に対して透明な波長領域では、同一の材料であっても、アンドープ層の屈折率が意図的にドーピングされ多数のキャリアを有する層よりも屈折率が高くなるので、光学的な特性から考えても、また、電気的特性から考えても、アンドープ層は好ましい。 Here, the optical coupling layer has only to be substantially insulative to such an extent that a change such as deterioration in one light emitting unit does not affect other units. For example, the specific resistance ρ oc ( (Ω · cm) is preferably 0.5 (Ω · cm) or more. More preferably, it is 1.0 (Ω · cm) or more, more preferably 1.5 (Ω · cm) or more, and most preferably 5 (Ω · cm) or more. In order to have a high specific resistance, the optical coupling layer is preferably undoped. However, in the case where the optical coupling layer is composed of a plurality of layers, even if there is a partially doped layer, this is the undoped layer. There is no problem as long as the light emitting units are not electrically coupled to each other. In this case, the layer adjacent to the first conductivity type semiconductor layer (for example, the first conductivity type clad layer) may have the above specific resistance. In general, in a semiconductor, in a wavelength region transparent to a material, the refractive index of an undoped layer is intentionally doped and the refractive index is higher than that of a layer having a large number of carriers even in the same material. Therefore, the undoped layer is preferable from the viewpoint of optical characteristics and electrical characteristics.

本発明においては、光学結合層は、発光ユニット同士を光学的に結合し、光を分布・遍在させるのに対し、前述のバッファ層は基板上に結晶成長するときに各種の不整合の軽減を図るものであるので、その機能は異なる。しかし、同一の層が２つの機能を同時に有することがある。また、光学結合層またはバッファ層が複数の層で構成されているとき、一部の層が２つの機能を有する場合もある。さらに組成が同一でも成長方法・条件が異なる場合には、一方の機能しか有さない場合もある。   In the present invention, the optical coupling layer optically couples the light emitting units and distributes and distributes light, whereas the buffer layer described above reduces various mismatches when crystals grow on the substrate. Therefore, its function is different. However, the same layer may have two functions at the same time. In addition, when the optical coupling layer or the buffer layer is composed of a plurality of layers, some layers may have two functions. Furthermore, if the growth method and conditions are different even though the composition is the same, only one function may be provided.

前述のとおり、本発明の発光ユニット間には、発光ユニット間分離溝が存在し、この分離溝が、少なくとも第一導電型クラッド層を分断するように形成されている。一般にクラッド層などは発光ユニット内のｐｎ接合にキャリアを注入するために、ドーピングされており、電気的に絶縁を確保するためには、本発明では、クラッド層を各発光ユニットで分離することが必要であるからである。従って、発光ユニット間分離溝は、光学結合層の界面まで達していれば十分であるが、制御が困難であるため、通常は光学結合層の途中まで形成されている。   As described above, there is a separation groove between the light emitting units between the light emitting units of the present invention, and this separation groove is formed so as to divide at least the first conductivity type cladding layer. In general, a cladding layer or the like is doped in order to inject carriers into a pn junction in the light emitting unit, and in order to ensure electrical insulation, in the present invention, the cladding layer can be separated by each light emitting unit. Because it is necessary. Accordingly, it is sufficient that the separation groove between the light emitting units reaches the interface of the optical coupling layer. However, since it is difficult to control, the light emitting unit separation groove is usually formed halfway through the optical coupling layer.

また、発光ユニット間分離溝の中に露出した薄膜結晶層の側面は、絶縁層で覆われていることが望ましい。これは、発光装置を支持体等にフリップチップマウントした際に、薄膜結晶層の側壁などでのハンダによる短絡等の発生を防止できるからである。   Moreover, it is desirable that the side surface of the thin film crystal layer exposed in the separation groove between the light emitting units is covered with an insulating layer. This is because when the light emitting device is flip-chip mounted on a support or the like, it is possible to prevent the occurrence of a short circuit due to soldering on the side wall of the thin film crystal layer.

＜第一導電型半導体層および第一導電型クラッド層＞
本発明の代表的形態では、図１に示すように光学結合層２３に接して、発光ユニット間で分断された第一導電型クラッド層２４が存在する。第一導電型クラッド層２４は、後述する活性層構造２５に対して、後述する第二導電型クラッド層２６と共に機能して、キャリアを効率よく注入し、かつ、活性層構造からのオーバーフローも抑制し、量子井戸層における発光を高効率で実現するための機能を有している。また、あわせて活性層構造近傍への光の閉じ込めにも寄与し、量子井戸層における発光を高効率で実現するための機能を有している。第一導電型半導体層は、上記のクラッド機能を有する層に加えて、コンタクト層のように装置の機能向上のため、または製造上の理由により、第一導電型にドープされた層を含むものである。広義には、第一導電型半導体層の全体を第一導電型クラッド層と考えてもよく、その場合にはコンタクト層等は、第一導電型クラッド層の一部と見ることもできる。 <First conductivity type semiconductor layer and first conductivity type cladding layer>
In a typical embodiment of the present invention, as shown in FIG. 1, there is a first conductivity type cladding layer 24 in contact with the optical coupling layer 23 and divided between the light emitting units. The first conductivity type clad layer 24 functions together with the second conductivity type clad layer 26 described later to the active layer structure 25 described later to efficiently inject carriers and suppress overflow from the active layer structure. In addition, it has a function for realizing light emission in the quantum well layer with high efficiency. In addition, it contributes to confinement of light in the vicinity of the active layer structure, and has a function for realizing light emission in the quantum well layer with high efficiency. The first conductivity type semiconductor layer includes a layer doped to the first conductivity type, in addition to the above-mentioned layer having a cladding function, for improving the function of the device like a contact layer or for manufacturing reasons. . In a broad sense, the entire first conductivity type semiconductor layer may be considered as the first conductivity type cladding layer, and in this case, the contact layer and the like can also be regarded as a part of the first conductivity type cladding layer.

一般的に第一導電型クラッド層は、後述する活性層構造の平均屈折率より小さな屈折率を有する材料で、かつ、後述する活性層構造の平均的なバンドギャップよりも大きな材料で構成されることが好ましい。さらに、第一導電型クラッド層は、活性層構造内の特にバリア層との関係において、いわゆるタイプＩ型のバンドラインナップとなる材料で構成されるのが一般的である。このような指針の元で、第一導電型クラッド層材料としては、所望の発光波長を実現するために準備される基板、バッファ層、活性層構造等に鑑みて、適宜選択することができる。   Generally, the first conductivity type cladding layer is made of a material having a refractive index smaller than an average refractive index of an active layer structure described later and a material larger than an average band gap of an active layer structure described later. It is preferable. Furthermore, the first conductivity type cladding layer is generally made of a material that forms a so-called type I band lineup in relation to the barrier layer in the active layer structure. Under such guidelines, the first conductivity type cladding layer material can be appropriately selected in view of the substrate, buffer layer, active layer structure, and the like prepared for realizing a desired emission wavelength.

例えば、基板としてＣ＋面サファイアを使用し、バッファ層として低温成長したＧａＮ、光学結合層として高温成長したアンドープＧａＮを使用する場合には、第一導電型クラッド層としてＧａＮ系材料、ＡｌＧａＮ系材料、ＡｌＧａＩｎＮ系材料、ＩｎＡｌＢＧａＮ系材料、もしくはその多層構造を用いることができる。ここで、本発明においては、光学結合層の平均屈折率（ｎｏｃ）は、第一導電型クラッド層の平均屈折率より大きいことが望ましい。特に光学結合層と活性層構造の間に存在する第一導電型半導体層の平均屈折率（ｎ１）より大きくすることが好ましい。またバッファ層の平均屈折率（ｎｂｆ）以上であり、特にバッファ層の平均屈折率より大きいことが好ましい。 For example, when C + plane sapphire is used as a substrate, GaN grown at a low temperature as a buffer layer, and undoped GaN grown at a high temperature as an optical coupling layer, a GaN-based material, an AlGaN-based material as a first conductivity type cladding layer, An AlGaInN-based material, an InAlBGaN-based material, or a multilayer structure thereof can be used. Here, in the present invention, the average refractive index (n oc ) of the optical coupling layer is preferably larger than the average refractive index of the first conductivity type cladding layer. In particular, the average refractive index (n 1 ) of the first conductivity type semiconductor layer existing between the optical coupling layer and the active layer structure is preferably larger. Moreover, it is more than the average refractive index ( nbf ) of a buffer layer, and it is preferable that it is especially larger than the average refractive index of a buffer layer.

第一導電型クラッド層のキャリア濃度としては、下限としては１×１０１７ｃｍ−３以上が好ましく、５×１０１７ｃｍ−３以上がより好ましく、１×１０１８ｃｍ−３以上が最も好ましい。上限としては５×１０１９ｃｍ−３以下が好ましく、１×１０１９ｃｍ−３以下がより好ましく、７×１０１８ｃｍ−３以下が最も好ましい。また、ここでは、第一導電型がｎ型の場合、ドーパントとしては、Ｓｉが最も望ましい。 The carrier concentration of the first conductivity type cladding layer is preferably 1 × 10 17 cm −3 or more as a lower limit, more preferably 5 × 10 17 cm −3 or more, and most preferably 1 × 10 18 cm −3 or more. The upper limit is preferably 5 × 10 19 cm −3 or less, more preferably 1 × 10 19 cm −3 or less, and most preferably 7 × 10 18 cm −3 or less. Here, when the first conductivity type is n-type, Si is most desirable as a dopant.

第一導電型クラッド層の構造は、図１の一例では単一の層からなる第一導電型クラッド層を示すが、第一導電型クラッド層は、２層以上の層からなるものであってもよい。この場合には、たとえばＧａＮ系材料とＡｌＧａＮ系材料、ＩｎＡｌＧａＮ系材料、ＩｎＡｌＢＧａＮ系材料を使用することも可能である。また第一導電型クラッド層の全体を異種材料の積層構造として超格子構造とすることもできる。さらに、第一導電型クラッド層内において、前述のキャリア濃度を変化させることも可能である。   In the example of FIG. 1, the structure of the first conductivity type cladding layer shows a first conductivity type cladding layer composed of a single layer, but the first conductivity type cladding layer is composed of two or more layers. Also good. In this case, for example, a GaN-based material and an AlGaN-based material, an InAlGaN-based material, or an InAlBGaN-based material can be used. Further, the entire first conductivity type cladding layer may be a superlattice structure as a laminated structure of different materials. Furthermore, it is also possible to change the above-mentioned carrier concentration in the first conductivity type cladding layer.

第一導電型クラッド層の第一導電型側電極と接触している部分においては、そのキャリア濃度を意図的に高くして、当該電極との接触抵抗を低減することも可能である。   In the portion of the first conductivity type clad layer that is in contact with the first conductivity type side electrode, the carrier concentration can be intentionally increased to reduce the contact resistance with the electrode.

第一導電型クラッド層の一部はエッチングされており、かつ、第一導電型クラッド層の露出した側壁、エッチングされた部分などは、後述する第一導電型側電極との接触を実現する第一電流注入領域を除いて、すべて絶縁層で覆われている構造が望ましい。   A part of the first conductivity type cladding layer is etched, and the exposed side wall, the etched part, etc. of the first conductivity type cladding layer are in contact with the first conductivity type side electrode described later. A structure in which all except one current injection region is covered with an insulating layer is desirable.

第一導電型クラッド層に加えて、第一導電型半導体層として、必要によりさらに異なる層が存在してもよい。例えば、電極との接続部にキャリアの注入を容易にするためのコンタクト層が含まれていてもよい。また、各層を、組成または形成条件等の異なる複数の層に分けて構成してもよい。   In addition to the first conductivity type cladding layer, a different layer may exist as necessary as the first conductivity type semiconductor layer. For example, a contact layer for facilitating carrier injection may be included in the connection portion with the electrode. Each layer may be divided into a plurality of layers having different compositions or formation conditions.

＜活性層構造＞
第一導電型クラッド層２４の上には、活性層構造２５が形成されている。活性層構造とは、前述の第一導電型クラッド層と、後述する第二導電型クラッド層から注入される、電子と正孔（あるいは正孔と電子）が再結合して発光する層である量子井戸層を含み、かつ、量子井戸層に隣接して配置される、あるいは、量子井戸層とクラッド層間に配置されるバリア層をも含む構造を指す。ここで、本発明のひとつの目的である高出力化、高効率化を実現するためには、活性層構造中の量子井戸層の層数をＷ、バリア層の層数をＢとすると、Ｂ＝Ｗ＋１を満たすことが望ましい。すなわち、クラッド層と活性層構造の全体の層の関係は、「第一導電型クラッド層、活性層構造、第二導電型クラッド層」と形成され、活性層構造は、「バリア層、量子井戸層、バリア層」、あるいは、「バリア層、量子井戸層、バリア層、量子井戸層、バリア層」のように形成されることが、高出力化のために望ましい。図３に、５層の量子井戸層と、６層のバリア層が積層された構造を模式的に示す。 <Active layer structure>
An active layer structure 25 is formed on the first conductivity type cladding layer 24. The active layer structure is a layer that emits light by recombination of electrons and holes (or holes and electrons) injected from the above-described first conductivity type cladding layer and the second conductivity type cladding layer described later. A structure including a quantum well layer and including a barrier layer disposed adjacent to the quantum well layer or disposed between the quantum well layer and the cladding layer. Here, in order to realize high output and high efficiency, which are one object of the present invention, when the number of quantum well layers in the active layer structure is W and the number of barrier layers is B, B = W + 1 is preferably satisfied. That is, the relationship between the cladding layer and the entire layer of the active layer structure is formed as “first conductivity type cladding layer, active layer structure, second conductivity type cladding layer”, and the active layer structure is defined as “barrier layer, quantum well. It is desirable for high output to be formed as “layer, barrier layer” or “barrier layer, quantum well layer, barrier layer, quantum well layer, barrier layer”. FIG. 3 schematically shows a structure in which five quantum well layers and six barrier layers are stacked.

ここで、量子井戸層においては量子サイズ効果を発現させて、発光効率を高めるために、その層厚はド・ブロイ波長と同程度にうすい層である。このため、高出力化を実現するためには、単層の量子井戸層のみではなく、複数の量子井戸層を設けてこれを分離して活性層構造とすることが望ましい。この際に各量子井戸層間の結合を制御しつつ分離する層がバリア層である。また、バリア層は、クラッド層と量子井戸層の分離のためにも存在することが望ましい。たとえば、クラッド層がＡｌＧａＮからなり、量子井戸層がＩｎＧａＮからなる場合には、この間にＧａＮからなるバリア層が存在する形態が望ましい。これは結晶成長の最適温度が異なる場合の変更も容易にできるので、薄膜結晶成長の観点からも望ましい。また、クラッド層が、最もバンドギャップの広いＩｎＡｌＧａＮからなり、量子井戸層が最もバンドギャップの狭いＩｎＡｌＧａＮからなる場合は、バリア層にその中間のバンドギャップを有するＩｎＡｌＧａＮを用いることも可能である。さらに、一般にクラッド層と量子井戸層との間のバンドギャップの差は、バリア層と量子井戸層の間のバンドギャップの差よりも大きく、量子井戸層へのキャリアの注入効率を考えても、量子井戸層はクラッド層に直接隣接しないことが望ましい。   Here, in the quantum well layer, the layer thickness is as thin as the de Broglie wavelength in order to express the quantum size effect and increase the luminous efficiency. For this reason, in order to achieve high output, it is desirable to provide not only a single quantum well layer but also a plurality of quantum well layers and separate them into an active layer structure. At this time, a layer that is separated while controlling the coupling between the quantum well layers is a barrier layer. In addition, it is desirable that the barrier layer exists for separation of the cladding layer and the quantum well layer. For example, when the cladding layer is made of AlGaN and the quantum well layer is made of InGaN, a form in which a barrier layer made of GaN exists between them is desirable. This is also desirable from the viewpoint of thin film crystal growth because it can be easily changed when the optimum temperature for crystal growth is different. When the clad layer is made of InAlGaN having the widest band gap and the quantum well layer is made of InAlGaN having the narrowest band gap, InAlGaN having an intermediate band gap can be used for the barrier layer. Furthermore, in general, the difference in the band gap between the cladding layer and the quantum well layer is larger than the difference in the band gap between the barrier layer and the quantum well layer, and considering the efficiency of carrier injection into the quantum well layer, The quantum well layer is preferably not directly adjacent to the cladding layer.

量子井戸層は意図的なドーピングは実施しないほうが望ましい。一方、バリア層には、ドーピングを施して、系全体の抵抗を下げるなどのことを実施するのが望ましい。特に、バリア層にはｎ型のドーパント、特にＳｉをドーピングするのが望ましい。これは、ｐ型のドーパントであるＭｇはデバイス内では拡散しやすく、高出力動作時においては、Ｍｇの拡散を抑制することが重要となる。このために、Ｓｉは有効であって、バリア層にはＳｉがドーピングされていることが望ましい。但し量子井戸層とバリア層との界面においては、ド−ピングを実施しないほうが望ましい。   It is desirable that the quantum well layer is not intentionally doped. On the other hand, it is desirable to dope the barrier layer to reduce the resistance of the entire system. In particular, the barrier layer is preferably doped with an n-type dopant, particularly Si. This is because Mg, which is a p-type dopant, easily diffuses in the device, and it is important to suppress the diffusion of Mg during high output operation. Therefore, Si is effective, and it is desirable that the barrier layer is doped with Si. However, it is preferable not to perform doping at the interface between the quantum well layer and the barrier layer.

１つの素子の活性層構造側壁は、図１に示される通り、絶縁層３０で覆われていることがのぞましい。このようにすると、本発明で作製された素子をフリップボンドする際には、活性層構造の側壁におけるハンダ等による短絡が発生しない利点がある。   It is preferable that the active layer structure side wall of one element is covered with an insulating layer 30 as shown in FIG. In this case, when flip-bonding the element manufactured according to the present invention, there is an advantage that a short circuit due to solder or the like on the side wall of the active layer structure does not occur.

本発明においては、各発光ユニット内の量子井戸層から発せされる光は、ほぼ同じ発光スペクトルを有することが望ましい。これは、化合物半導体発光装置として、面光源的で、かつ、均一な発光を実現するためである。   In the present invention, it is desirable that the light emitted from the quantum well layers in each light emitting unit has substantially the same emission spectrum. This is for realizing uniform light emission as a surface light source as a compound semiconductor light emitting device.

＜第二導電型半導体層および第二導電型クラッド層＞
第二導電型クラッド層２６は、前述の活性層構造２５に対して、前述の第一導電型クラッド層２４と共に、キャリアを効率よく注入し、かつ、活性層構造からのオーバーフローも抑制し、量子井戸層における発光を高効率で実現するための機能を有している。また、あわせて活性層構造近傍への光の閉じ込めにも寄与し、量子井戸層における発光を高効率で実現するための機能を有している。第二導電型半導体層は、上記のクラッド機能を有する層に加えて、コンタクト層のように装置の機能向上のため、または製造上の理由により、第二導電型にドープされた層を含むものである。広義には、第二導電型半導体層の全体を第二導電型クラッド層と考えてもよく、その場合にはコンタクト層等は、第二導電型クラッド層の一部と見ることもできる。 <Second conductivity type semiconductor layer and second conductivity type cladding layer>
The second conductivity type cladding layer 26 efficiently injects carriers into the aforementioned active layer structure 25 together with the aforementioned first conductivity type cladding layer 24 and suppresses overflow from the active layer structure. It has a function for realizing light emission in the well layer with high efficiency. In addition, it contributes to confinement of light in the vicinity of the active layer structure, and has a function for realizing light emission in the quantum well layer with high efficiency. The second conductivity type semiconductor layer includes a layer doped to the second conductivity type in addition to the above-mentioned layer having a cladding function, for the purpose of improving the function of the device or for manufacturing reasons, like a contact layer. . In a broad sense, the entire second conductivity type semiconductor layer may be considered as the second conductivity type cladding layer. In that case, the contact layer or the like can also be regarded as a part of the second conductivity type cladding layer.

一般的に第二導電型クラッド層は、前述の活性層構造の平均屈折率より小さな屈折率を有する材料で、かつ、前述の活性層構造の平均的なバンドギャップよりも大きな材料で構成される。さらに、第二導電型クラッド層は、活性層構造内の特にバリア層との関係において、いわゆるタイプＩ型のバンドラインナップとなる材料で構成されるのが一般的である。このような指針の元で、第二導電型クラッド層材料としては、所望の発光波長を実現するために準備される基板、バッファ層、活性層構造等に鑑みて、適宜選択することができる。例えば、基板としてＣ＋面サファイアを使用し、バッファ層としてＧａＮを使用する場合には、第二導電型クラッド層としてＧａＮ系材料、ＡｌＧａＮ系材料、ＡｌＧａＩｎＮ系材料、ＡｌＧａＢＩｎＮ系材料等を用いることができる。また、上記材料の積層構造であってもかまわない。また、第一導電型クラッド層と第二導電型クラッド層は同じ材料で構成することも可能である。   In general, the second conductivity type cladding layer is made of a material having a refractive index smaller than the average refractive index of the above-mentioned active layer structure and a material larger than the average band gap of the above-mentioned active layer structure. . Furthermore, the second conductivity type clad layer is generally made of a material that forms a so-called type I band lineup, particularly in relation to the barrier layer in the active layer structure. Under such guidelines, the second conductivity type cladding layer material can be appropriately selected in view of the substrate, buffer layer, active layer structure and the like prepared for realizing a desired emission wavelength. For example, when C + plane sapphire is used as the substrate and GaN is used as the buffer layer, a GaN-based material, an AlGaN-based material, an AlGaInN-based material, an AlGaBInN-based material, or the like can be used as the second conductivity type cladding layer. . Further, a laminated structure of the above materials may be used. Also, the first conductivity type cladding layer and the second conductivity type cladding layer can be made of the same material.

第二導電型クラッド層のキャリア濃度としては、下限としては１×１０１７ｃｍ−３以上が好ましく、４×１０１７ｃｍ−３以上がより好ましく、５×１０１７ｃｍ−３以上がさらに好ましく７×１０１７ｃｍ−３以上が最も好ましい。上限としては７×１０１８ｃｍ−３以下が好ましく、３×１０１８ｃｍ−３以下がより好ましく、２×１０１８ｃｍ−３以下が最も好ましい。また、ここでは、第二導電型がｐ型の場合ドーパントとしては、Ｍｇが最も望ましい。 The carrier concentration of the second conductivity type cladding layer is preferably 1 × 10 17 cm −3 or more as a lower limit, more preferably 4 × 10 17 cm −3 or more, and further preferably 5 × 10 17 cm −3 or more. × 10 17 cm −3 or more is most preferable. Preferably 7 × 10 18 cm -3 or less as an upper limit, more preferably 3 × 10 18 cm -3 or less, and most preferably 2 × 10 18 cm -3 or less. Here, Mg is most desirable as the dopant when the second conductivity type is p-type.

第二導電型クラッド層の構造は、図１の一例では単一の層で形成された例を示しているが、第二導電型クラッド層は、２層以上の層からなるものであってもよい。この場合には、たとえばＧａＮ系材料とＡｌＧａＮ系材料を使用することも可能である。また第二導電型クラッド層の全体を異種材料の積層構造からなる超格子構造とすることもできる。さらに、第二導電型クラッド層内において、前述のキャリア濃度を変化させることも可能である。   The structure of the second conductivity type cladding layer is an example of a single layer formed in the example of FIG. 1, but the second conductivity type cladding layer may be composed of two or more layers. Good. In this case, for example, a GaN-based material and an AlGaN-based material can be used. The entire second conductivity type cladding layer may be a superlattice structure composed of a laminated structure of different materials. Furthermore, it is possible to change the carrier concentration described above in the second conductivity type cladding layer.

一般に、ＧａＮ系材料においてはｎ型ドーパントがＳｉであって、かつ、ｐ型ドーパントがＭｇである場合には、ｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＡｌＩｎＧａＮの結晶性は、ｎ型ＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＩｎＧａＮにはそれぞれ及ばない。このため、素子作製においては、結晶性の劣るｐ型クラッド層を活性層構造の結晶成長後に実施することが望ましく、この観点で、第一導電型がｎ型で、第二導電型がｐ型である場合が望ましい。   In general, in a GaN-based material, when the n-type dopant is Si and the p-type dopant is Mg, the crystallinity of p-type GaN, p-type AlGaN, and p-type AlInGaN is n-type GaN, n It does not reach each of type AlGaN and n-type AlInGaN. Therefore, in device fabrication, it is desirable to implement a p-type cladding layer with poor crystallinity after crystal growth of the active layer structure. From this viewpoint, the first conductivity type is n-type and the second conductivity type is p-type. Is desirable.

また、結晶性の劣るｐ型クラッド層（これは、望ましい形態をとった場合の第二導電型クラッド層に相当する）の厚みは、ある程度薄いほうが望ましい。これは、フリップチップボンディングを実施する本発明においては、基板側が主たる光の取り出し方向となるため、後述する第二導電型側電極側からの光の取り出しを考慮する必要がなく、大面積の厚膜電極を形成することが可能である。このため、フェイスアップマウントを実施する際のように、第二導電型クラッド層における横方向への電流拡散を期待する必要がなく、第二導電型クラッド層は、ある程度薄くすることが素子構造からも有利である。但し、極端に薄い場合には、キャリアの注入効率が低下してしまうため、最適値が存在する。第二導電型クラッド層の厚みは、適宜選択可能であるが、０．０５μｍから０．３μｍが望ましく、０．１μｍから０．２μｍが最も望ましい。   In addition, it is desirable that the thickness of the p-type cladding layer with poor crystallinity (which corresponds to the second conductivity type cladding layer in the case of taking a desirable form) is somewhat thin. This is because in the present invention in which flip-chip bonding is performed, the substrate side is the main light extraction direction, so there is no need to consider light extraction from the second conductivity type side electrode side described later, and a large area thickness. It is possible to form a membrane electrode. For this reason, it is not necessary to expect current diffusion in the lateral direction in the second conductivity type cladding layer as in face-up mounting, and it is necessary to make the second conductivity type cladding layer thin to some extent from the element structure. Is also advantageous. However, when it is extremely thin, the carrier injection efficiency is lowered, and therefore there is an optimum value. The thickness of the second conductivity type cladding layer can be selected as appropriate, but is preferably 0.05 μm to 0.3 μm, and most preferably 0.1 μm to 0.2 μm.

第二導電型クラッド層の第二導電型側電極と接触している部分においては、そのキャリア濃度を意図的に高くして、当該電極との接触抵抗を低減することも可能である。   In the portion of the second conductivity type clad layer that is in contact with the second conductivity type side electrode, the carrier concentration can be intentionally increased to reduce the contact resistance with the electrode.

第二導電型クラッド層の露出した側壁は、後述する第二導電型側電極との接触を実現した第二電流注入領域を除いて、すべて絶縁層で覆われている構造であることが望ましい。   It is desirable that the exposed side wall of the second conductivity type cladding layer be entirely covered with an insulating layer except for a second current injection region that realizes contact with the second conductivity type side electrode described later.

さらに、第二導電型クラッド層に加えて、第二導電型半導体層として、必要によりさらに異なる層が存在してもよい。例えば、電極と接する部分にキャリアの注入を容易にするためのコンタクト層が含まれていてもよい。また、各層を、組成または形成条件等の異なる複数の層に分けて構成してもよい。   Furthermore, in addition to the second conductivity type cladding layer, a different layer may exist as necessary as the second conductivity type semiconductor layer. For example, a contact layer for facilitating carrier injection may be included in a portion in contact with the electrode. Each layer may be divided into a plurality of layers having different compositions or formation conditions.

尚、本発明の要旨に反しない限り、薄膜結晶層として、必要により上述のカテゴリに入らない層を形成してもよい。   In addition, unless it is contrary to the summary of this invention, you may form the layer which does not enter into the above-mentioned category as needed as a thin film crystal layer.

＜第二導電型側電極＞
第二導電型側電極は、第二導電型の窒化物化合物半導体と良好なオーム性接触を実現し、かつ、フリップチップマウントをした際には、良好な発光波長帯域における反射ミラーとなり、また、フリップチップマウントした際に、ハンダ材などによる支持体などとの良好な接着を実現するものである。本目的のためには、適宜材料選択が可能であり、第二導電型側電極は単一の層であっても、複数の層からなる場合でもかまわない。一般には、電極に要請される複数の目的を達するために、複数の層構成をとるのが普通である。 <Second conductivity type side electrode>
The second conductivity type side electrode realizes a good ohmic contact with the second conductivity type nitride compound semiconductor, and becomes a reflection mirror in a good emission wavelength band when flip-chip mounted, When flip chip mounting is performed, good adhesion to a support or the like using a solder material or the like is realized. For this purpose, the material can be selected as appropriate, and the second conductivity type side electrode may be a single layer or a plurality of layers. In general, in order to achieve a plurality of purposes required for an electrode, a plurality of layer structures are usually employed.

また、第二導電型がｐ型で第二導電型クラッド層の第二導電型側電極側がＧａＮである場合には、第二導電型側電極の構成元素として、Ｎｉ、Ｐｔ、Ｐｄ、Ｍｏ、Ａｕのいずれかを含むことが望ましい。特に、第二導電型側電極のｐ側クラッド層側の第一層目はＮｉであることが望ましく、第二導電型側電極のｐ側クラッド層側と反対側の表面はＡｕであることが望ましい。これは、Ｎｉの仕事関数の絶対値が大きく、ｐ型材料にとって都合がよく、また、Ａｕは、後述するプロセスダメージに対する耐性、マウントの都合などを考えると最表面の材料として好ましい。   Further, when the second conductivity type is p-type and the second conductivity-type side electrode side of the second conductivity-type cladding layer is GaN, the constituent elements of the second conductivity-type side electrode are Ni, Pt, Pd, Mo, It is desirable to include any of Au. In particular, the first layer on the p-side cladding layer side of the second conductivity type side electrode is preferably Ni, and the surface of the second conductivity type side electrode opposite to the p-side cladding layer side is Au. desirable. This is because Ni has a large work function absolute value, which is convenient for p-type materials, and Au is preferable as the outermost surface material in consideration of resistance to process damage described later, mounting convenience, and the like.

第二導電型側電極は、第二導電型のキャリアを注入可能であれば、薄膜結晶層のどの層と接してもよく、例えば第二導電型側コンタクト層が設けられるときは、それに接するように形成される。   The second conductivity type side electrode may be in contact with any layer of the thin film crystal layer as long as the second conductivity type carrier can be injected. For example, when the second conductivity type side contact layer is provided, the second conductivity type side electrode is in contact with it. Formed.

＜第一導電型側電極＞
第一導電型側電極は第一導電型の窒化物化合物半導体と良好なオーム性接触を実現し、かつ、フリップチップマウントをした際には、良好な発光波長帯域における反射ミラーとなり、また、フリップチップマウントした際に、ハンダ材等による支持体などとの良好な接着を実現するものであって、本目的のためには、適宜材料選択が可能である。第一導電型側電極は単一の層であっても、複数の層からなる場合でもかまわない。一般には、電極に要請される複数の目的を達するために、複数の層構成をとるのが普通である。 <First conductivity type side electrode>
The first-conductivity-type-side electrode achieves good ohmic contact with the first-conductivity-type nitride compound semiconductor, and when flip-chip mounted, it becomes a reflection mirror in a good emission wavelength band, When chip mounting is performed, good adhesion to a support with a solder material or the like is realized. For this purpose, a material can be selected as appropriate. The first conductivity type side electrode may be a single layer or a plurality of layers. In general, in order to achieve a plurality of purposes required for an electrode, a plurality of layer structures are usually employed.

第一導電型がｎ型であるとすると、ｎ側電極は、Ｔｉ、Ａｌ、Ｍｏのいずれかから選択される材料、もしくはすべてを構成元素として含むことが望ましい。これは、これらの金属の仕事関数の絶対値が小さいためである。また、ｎ側電極の主たる光取り出し方向とあい対する向きには、Ａｌが露出するのが普通である。   If the first conductivity type is n-type, the n-side electrode desirably includes a material selected from Ti, Al, and Mo, or all of them as constituent elements. This is because the absolute value of the work function of these metals is small. In addition, Al is usually exposed in the direction facing the main light extraction direction of the n-side electrode.

本発明においては、第一導電型側電極は第一電流注入領域の大きさよりも大きな面積に形成され、かつ、第一導電型側電極と第二導電型側電極は、空間的に重なりを有さないことが望ましい。これは、発光装置をハンダなどでフリップチップマウントした際に、支持体などとの十分な密着性を確保するに十分な面積を確保しつつ、第二導電型側電極と第一導電型側電極との間のハンダ材等による意図しない短絡を防止するのに十分な間隔を確保するために重要である。   In the present invention, the first conductivity type side electrode is formed in an area larger than the size of the first current injection region, and the first conductivity type side electrode and the second conductivity type side electrode are spatially overlapped. It is desirable not to. This is because when the light emitting device is flip-chip mounted with solder or the like, the second conductivity type side electrode and the first conductivity type side electrode are secured while ensuring a sufficient area to ensure sufficient adhesion to the support or the like. It is important to secure a sufficient interval to prevent an unintended short circuit due to a solder material or the like.

ここで、第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分の幅は１５μｍ以上であることが望ましい。これはフォトリソグラフィー工程とリフトオフ法によって形成することが好ましい第一導電型側電極の形成プロセスにおけるマージンが必要であるからである。   Here, the width of the narrowest portion among the widths of the portions where the first conductivity type side electrode is in contact with the insulating layer is preferably 15 μm or more. This is because a margin is required in the process of forming the first conductivity type side electrode, which is preferably formed by a photolithography process and a lift-off method.

第一導電型側電極は、第一導電型のキャリアを注入可能であれば、薄膜結晶層のどの層と接してもよく、例えば第一導電型側コンタクト層が設けられるときは、それに接するように形成される。   The first conductivity type side electrode may be in contact with any layer of the thin film crystal layer as long as the first conductivity type carrier can be injected. For example, when the first conductivity type side contact layer is provided, the first conductivity type side electrode is in contact with it. Formed.

＜絶縁層＞
絶縁層３０は、フリップチップマウントを実施した際に、マウント用のハンダ、導電性ペースト材等が「第二導電型側電極と第一導電型側電極の間」、「活性層構造などの薄膜結晶層の側壁」、「異なる発光ユニット間のあらゆる場所」に回りこんで、意図しない短絡が発生しないようにするためのものである。絶縁層は、電気的に絶縁が確保できる材料であれば、材料は適宜選択することができる。例えば、単層の酸化物、窒化物、フッ化物等が好ましく、具体的には、ＳｉＯｘ、ＡｌＯｘ、ＴｉＯｘ、ＴａＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＳｉＮｘ、ＡｌＮｘ、ＡｌＦｘ、ＢａＦｘ、ＣａＦｘ、ＳｒＦｘ、ＭｇＦｘ等から選ばれることが好ましい。これらは、長期に渡って安定に絶縁性を確保できる。 <Insulating layer>
When the flip-chip mounting is performed, the insulating layer 30 is made of a mounting solder, a conductive paste material, etc. “between the second conductive type side electrode and the first conductive type side electrode”, “a thin film such as an active layer structure” This is to prevent an unintended short circuit from occurring around the “side wall of the crystal layer” and “anywhere between different light emitting units”. The insulating layer can be appropriately selected as long as it is a material that can ensure electrical insulation. For example, single layer oxides, nitrides, fluorides and the like are preferable. Specifically, SiO x , AlO x , TiO x , TaO x , HfO x , ZrO x , SiN x , AlN x , AlF x , BaF It is preferably selected from x 1 , CaF x , SrF x , MgF x and the like. These can secure insulating properties stably over a long period of time.

一方、絶縁層３０を絶縁物の多層膜とすることも可能である。これは、誘電体多層膜となるので、絶縁層内の誘電体の屈折率を適宜調整することによって、発光装置内で発生した光に対して光学的に比較的高い反射率を有するいわゆる高反射コーティングの機能もあわせて発現させることが可能である。たとえば、素子の発光波長の中心値がλであった場合には、ＳｉＯｘとＴｉＯｘをそれぞれ光学厚みでλ／４ｎ（ここでｎは波長λにおけるそれぞれの材料の屈折率）に積層することなどで高い反射特性を実現することが可能である。このようにすると、素子をフリップチップボンドした際には、主たる取り出し方向側への光の取り出し効率を上げることが可能となり素子の高出力化、高効率化の観点とハンダ材等による意図しない短絡等を防止することが両立できることとなり非常に望ましい。 On the other hand, the insulating layer 30 can be a multilayer film of an insulator. Since this is a dielectric multilayer film, by appropriately adjusting the refractive index of the dielectric in the insulating layer, so-called high reflection having a relatively high optical reflectivity with respect to the light generated in the light emitting device. The function of the coating can also be expressed. For example, when the center value of the light emission wavelength of the element is λ, SiO x and TiO x are laminated to have an optical thickness of λ / 4n (where n is the refractive index of each material at the wavelength λ). Thus, it is possible to realize high reflection characteristics. In this way, when the chip is flip-chip bonded, it is possible to increase the light extraction efficiency in the main extraction direction, and an unintentional short circuit caused by soldering materials, etc. It is very desirable to prevent both of them.

具体的には、第一導電型クラッド層を含む第一導電型半導体層側から光学結合層へ垂直入射する当該発光装置の発光波長の光が光学結合層で反射される反射率をＲ２で表し、絶縁層に第二導電型クラッド層を含む第二導電型半導体層側から垂直入射する当該発光装置の発光波長の光が、絶縁層で反射される反射率をＲ１２、絶縁層に第一導電型クラッド層を含む第一導電型半導体層側から垂直入射する当該発光装置の発光波長の光が、絶縁層で反射される反射率をＲ１１、絶縁層に量子井戸層を含む活性層構造側から垂直入射する当該発光装置の発光波長の光が、絶縁層で反射される反射率をＲ１ｑでそれぞれ表したとき、
（式１） Ｒ２＜Ｒ１２
（式２） Ｒ２＜Ｒ１１
（式３） Ｒ２＜Ｒ１ｑ
の少なくとも１つの条件、特に式１〜３のすべての条件を満たすように、絶縁層が構成されることが好ましい。 Specifically, the reflectance at which the light having the emission wavelength of the light emitting device that is perpendicularly incident on the optical coupling layer from the first conductive type semiconductor layer side including the first conductive type cladding layer is reflected by the optical coupling layer is represented by R2. The reflectance of the light emitting wavelength of the light emitting device that is perpendicularly incident from the side of the second conductive type semiconductor layer including the second conductive type cladding layer in the insulating layer is reflected by the insulating layer as R12, and the first conductive in the insulating layer The light having the emission wavelength of the light-emitting device perpendicularly incident from the first conductive semiconductor layer side including the cladding layer is reflected by the insulating layer R11, and the active layer structure side including the quantum well layer in the insulating layer When the reflectance of the light emitting wavelength of the light emitting device that is perpendicularly incident is reflected by the insulating layer as R1q,
(Formula 1) R2 <R12
(Formula 2) R2 <R11
(Formula 3) R2 <R1q
It is preferable that the insulating layer is configured so as to satisfy at least one of the conditions, in particular, all of the expressions 1 to 3.

これは、誘電体多層膜で形成された絶縁層が光学的な反射ミラーとして効率よく機能するために望ましい範囲である。また、その材料の安定性、屈折率の範囲から考えて、誘電体膜中に、フッ化物が含まれることは望ましく、かつ、具体的にはＡｌＦｘ、ＢａＦｘ、ＣａＦｘ、ＳｒＦｘ、ＭｇＦｘのいずれかが含まれることが望ましい。 This is a desirable range for an insulating layer formed of a dielectric multilayer film to function efficiently as an optical reflecting mirror. Further, considering the stability of the material and the range of refractive index, it is desirable that the dielectric film contains fluoride, and specifically, AlF x , BaF x , CaF x , SrF x , MgF It is desirable that any of x is included.

＜支持体＞
支持体４０は、基板剥離の際の薄膜結晶層の支持体としての役割を果たせることが必須であるが、さらに、本支持体は、素子完成後の電流導入と放熱の機能をあわせ持つことも非常に望ましい。この観点で、支持体の母材は、金属、ＡｌＮ、ＳｉＣ、ダイヤモンド、ＢＮおよびＣｕＷからなる群より選ばれることがことが望ましい。これら材料は、放熱性に優れ、高出力の発光素子に不可避である発熱の問題を効率よく抑制できる点で好ましい。またＡｌ２Ｏ３、Ｓｉ、ガラス等も安価であって支持体として利用範囲が広く好ましい。また、後述する基板除去時にレーザ照射によって薄膜結晶層の一部を金属Ｇａと窒素に分解した際には、金属Ｇａを除去する際にウェットエッチングを実施する事が望ましいが、この際も、支持体はエッチングされない材質であることが望ましい。さらに、基板そのものをウェットエッチングすることも可能であって、この際にも支持体はエッチングされない材質であることが望ましい。尚、支持体の母材を金属から選択する際には、その周りを耐エッチング性のある誘電体等で覆う事が望ましい。金属の母材としては、発光素子の発光波長における反射率の高い材料が望ましく、Ａｌ、Ａｇ等が望ましい。また、誘電体等で覆う際には、各種ＣＶＤ法で形成したＳｉＮｘ、ＳｉＯ２等が望ましい。 <Support>
Although it is essential that the support 40 can serve as a support for the thin film crystal layer when the substrate is peeled off, the support 40 can also have functions of current introduction and heat dissipation after device completion. Highly desirable. In this respect, the base material of the support is preferably selected from the group consisting of metal, AlN, SiC, diamond, BN, and CuW. These materials are preferable in that they are excellent in heat dissipation and can efficiently suppress the problem of heat generation that is unavoidable for high-power light-emitting elements. Al 2 O 3 , Si, glass and the like are also inexpensive and are widely used as a support. In addition, when a portion of the thin film crystal layer is decomposed into metal Ga and nitrogen by laser irradiation when removing the substrate, which will be described later, it is desirable to perform wet etching when removing the metal Ga. The body is preferably made of a material that is not etched. Furthermore, it is possible to wet-etch the substrate itself, and it is desirable that the support is made of a material that is not etched. When the base material of the support is selected from metal, it is desirable to cover the periphery with a dielectric material having etching resistance. As the metal base material, a material having high reflectance at the light emission wavelength of the light emitting element is desirable, and Al, Ag, and the like are desirable. Further, when covered with a dielectric or the like, SiNx formed by various CVD methods, SiO 2 or the like is desirable.

支持体は、さらに素子完成後の電流導入と放熱の機能をあわせ持つとの観点では、母材の上に、電流導入用の電極配線を有することが望ましく、また、この電極配線上で装置を搭載する部分には、適宜発光装置と支持体の接合用の接着層を有することが望ましい。ここで、接着層は、Ａｇを含んだペースト、金属バンプ等を使用することも可能ではあるが、金属ハンダで構成されていることが、放熱性の観点で非常に望ましい。金属ハンダはＡｇを含んだペースト材、金属バンプなどと比較して圧倒的に放熱性に優れたフリップチップマウントが実現可能である。ここで、金属ハンダとしては、Ｉｎ、ＩｎＡｇ、ＩｎＳｎ、ＳｎＡｇ、ＰｂＳｎ、ＡｕＳｎ、ＡｕＧｅおよびＡｕＳｉ等を挙げることができる。特に、ＡｕＳｎ、ＡｕＳｉ、ＡｕＧｅ等の高融点ハンダがより望ましい。これは、発光素子を超高出力動作させるために大電流を注入すると、素子近傍の温度が２００℃程度に上昇するためであって、ハンダ材の融点として駆動時の素子温度よりも高い融点を有する金属ハンダがより好ましい。また、場合によっては、フリップチップマウント時の素子の段差を打ち消すために、バンプを用い、さらに、金属ハンダ材でその周りを埋めながら接合する事も望ましい。   From the viewpoint that the support further has functions of current introduction and heat dissipation after completion of the element, it is desirable that the support has electrode wiring for current introduction on the base material, and the device is mounted on this electrode wiring. It is desirable that the mounting portion has an adhesive layer for joining the light emitting device and the support as appropriate. Here, although it is possible to use a paste containing Ag, a metal bump, or the like as the adhesive layer, it is very desirable from the viewpoint of heat dissipation that it is made of metal solder. The metal solder can realize a flip chip mount that is overwhelmingly excellent in heat dissipation compared with a paste material containing Ag, a metal bump, and the like. Here, examples of the metal solder include In, InAg, InSn, SnAg, PbSn, AuSn, AuGe, and AuSi. In particular, a high melting point solder such as AuSn, AuSi, or AuGe is more desirable. This is because when a large current is injected to operate the light emitting element at an ultrahigh output, the temperature in the vicinity of the element rises to about 200 ° C. The melting point of the solder material is higher than the element temperature during driving. The metal solder which has is more preferable. In some cases, it is also desirable to use bumps in order to cancel out the level difference of the elements at the time of flip chip mounting, and further to join the metal solder material while filling the periphery thereof.

また、本発明の集積型化合物半導体発光装置は、支持体上の金属配線を自在に変化させることで、１つの発光装置内の各発光ユニットを並列接続にも、直列接続にも、またはこれらを混在させることも可能である。   Further, the integrated compound semiconductor light emitting device of the present invention can freely change the metal wiring on the support so that each light emitting unit in one light emitting device can be connected in parallel, in series, or It is also possible to mix them.

〔製造方法〕
次に、本発明の集積型化合物半導体発光装置の製造方法について説明する。 〔Production method〕
Next, a method for manufacturing the integrated compound semiconductor light emitting device of the present invention will be described.

本発明の製造方法の１例では、図４に示すように、まず基板２１を用意し、その表面にバッファ層２２、光学結合層２３、第一導電型クラッド層２４、活性層構造２５および第二導電型クラッド層２６を薄膜結晶成長により順次成膜する。これらの薄膜結晶層の形成には、ＭＯＣＶＤ法が望ましく用いられる。しかし、ＭＢＥ法、ＰＬＤ法なども全部の薄膜結晶層、あるいは一部の薄膜結晶層を形成するために用いることが可能である。これらの層構成は、素子の目的等に合わせて適宜変更が可能である。また、薄膜結晶層の形成後には、各種の処理を実施してもかまわない。なお、本明細書では、薄膜結晶層の成長後の熱処理等も含めて、「薄膜結晶成長」と記載している。   In one example of the manufacturing method of the present invention, as shown in FIG. 4, first, a substrate 21 is prepared, and a buffer layer 22, an optical coupling layer 23, a first conductivity type cladding layer 24, an active layer structure 25, The two-conductivity-type cladding layer 26 is sequentially formed by thin film crystal growth. The MOCVD method is desirably used for forming these thin film crystal layers. However, the MBE method, the PLD method, and the like can also be used for forming all thin film crystal layers or some thin film crystal layers. These layer configurations can be appropriately changed according to the purpose of the element. In addition, various processes may be performed after the formation of the thin film crystal layer. In this specification, the term “thin film crystal growth” includes heat treatment after the growth of the thin film crystal layer.

薄膜結晶層成長の後、本発明において図１、図２に示された形状を実現するためには、図４に示すように、第二導電型側電極２７を形成することが好ましい。即ち、予定されている第二電流注入領域３５に対する第二導電型側電極２７の形成が、絶縁層３０の形成よりも、また、第一電流注入領域３６の形成よりも、さらには、第一導電型側電極２８の形成よりも、早く実施されることが望ましい。これは、望ましい形態として第二導電型がｐ型である場合において、表面に露出しているｐ型クラッド層の表面に対して各種プロセスを経た後にｐ側電極を形成すると、ＧａＮ系材料では比較的活性化率の劣るｐ−ＧａＮクラッド層中の正孔濃度をプロセスダメージによって低下させてしまうからである。たとえばｐ−ＣＶＤによる絶縁層の形成工程を第二導電型側電極の形成より前に実施すれば、その表面にプラズマダメージが残存してしまう。このため、本発明では薄膜結晶成長の後には第二導電型側電極の形成が他のプロセス工程（たとえば後述する第一エッチング工程、第二エッチング工程、第三エッチング工程、あるいは絶縁層形成工程、第二導電型側電極露出部分形成工程、第一電流注入領域形成工程や第一導電型側電極形成工程など）よりも先に実施されることが望ましい。   In order to realize the shape shown in FIGS. 1 and 2 in the present invention after the thin film crystal layer growth, it is preferable to form the second conductivity type side electrode 27 as shown in FIG. That is, the formation of the second conductivity type side electrode 27 in the planned second current injection region 35 is more than the formation of the insulating layer 30, the first current injection region 36, and the first It is desirable that this is performed earlier than the formation of the conductive side electrode 28. When the p-type electrode is formed after various processes are performed on the surface of the p-type cladding layer exposed on the surface when the second conductivity type is p-type as a desirable form, this is compared with GaN-based materials. This is because the hole concentration in the p-GaN clad layer with a low effective activation rate is lowered by process damage. For example, if the step of forming the insulating layer by p-CVD is performed before the formation of the second conductivity type side electrode, plasma damage remains on the surface. For this reason, in the present invention, after the thin film crystal growth, the formation of the second conductivity type side electrode is another process step (for example, a first etching step, a second etching step, a third etching step, or an insulating layer forming step, which will be described later) It is desirable that the second conductivity type side electrode exposed portion forming step, the first current injection region forming step, the first conductivity type side electrode forming step, etc.) be performed prior to this.

また、本発明においては、第二導電型がｐ型である場合には、前述のとおり、第二導電型側電極の表面がＡｕである場合が代表的な例として想定されるが、露出面がＡｕなどの比較的安定な金属である場合には、その後のプロセスを経ても、プロセスダメージを受ける可能性が低い。この観点からも本発明では薄膜結晶成長の後には第二導電型側電極の形成が他のプロセス工程よりも先に実施されることが望ましい。   In the present invention, when the second conductivity type is p-type, as described above, the case where the surface of the second conductivity type side electrode is Au is assumed as a representative example. Is a relatively stable metal such as Au, it is unlikely to be damaged by the process even after the subsequent process. Also from this viewpoint, in the present invention, it is desirable that the formation of the second conductivity type side electrode is performed before the other process steps after the thin film crystal growth.

なお、本発明では、第二導電型側電極が形成される層が、第二導電型コンタクト層である場合にも同様に、第二導電型半導体層に対してのプロセスダメージを低減することができる。   In the present invention, when the layer on which the second conductivity type side electrode is formed is the second conductivity type contact layer, the process damage to the second conductivity type semiconductor layer can be reduced similarly. it can.

第二導電型側電極２７の形成には、スパッタ、真空蒸着等種々の成膜技術を適応可能であり、所望の形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。   Various film formation techniques such as sputtering and vacuum deposition can be applied to the formation of the second conductivity type side electrode 27. In order to obtain a desired shape, a lift-off method using a photolithography technique, a metal mask, etc. Site-selective vapor deposition using can be used as appropriate.

第二導電型側電極２７を形成した後、図５に示すように、第一導電型クラッド層２４の一部を露出させる。この工程は、第二導電型クラッド層２６、活性層構造２５、さらには第一導電型クラッド層２４の一部をエッチングにより除去することが好ましい（第一エッチング工程）。第一エッチング工程においては、後述する第一導電型側電極が第一導電型のキャリアを注入する半導体層を露出することが目的であるので、薄膜結晶層に他の層、たとえば、クラッド層が２層からなる場合や、あるいはコンタクト層がある場合には、その層を含んでエッチングしてもかまわない。   After forming the second conductivity type side electrode 27, as shown in FIG. 5, a part of the first conductivity type cladding layer 24 is exposed. In this step, it is preferable to remove a part of the second conductivity type cladding layer 26, the active layer structure 25, and further the first conductivity type cladding layer 24 by etching (first etching step). In the first etching step, the first conductivity type side electrode, which will be described later, is intended to expose the semiconductor layer in which the first conductivity type carriers are injected, so that another layer such as a cladding layer is formed on the thin film crystal layer. In the case of two layers or when there is a contact layer, etching may be performed including that layer.

第一エッチング工程では、エッチング精度があまり要求されないので、ＳｉＮｘのような窒化物やＳｉＯｘ等の酸化物をエッチングマスクとしてＣｌ２等を用いたプラズマエッチング法による公知のドライエッチングを使用することができる。しかし、後述する第二エッチング工程、第三エッチング工程で詳細に説明するような金属フッ化物マスクを用いたドライエッチングを実施することも望ましい。特に好ましくは、ＳｒＦ２、ＡｌＦ３、ＭｇＦ２、ＢａＦ２、ＣａＦ２およびそれらの組み合わせからなる群より選ばれる金属フッ化物層を含むエッチングマスクを用いて、Ｃｌ２、ＳｉＣｌ４、ＢＣｌ３、ＳｉＣｌ４等のガスを用いたプラズマ励起ドライエッチングによりエッチングを行うことが好ましい。さらに、ドライエッチングの方法としては、高密度プラズマを生成可能なＩＣＰ型のドライエッチングが最適である。 In the first etching step, since the etching accuracy not much required, the use of known dry etch of nitride or oxide such as SiO x such as SiN x by plasma etching method using Cl 2 or the like as an etching mask Can do. However, it is also desirable to perform dry etching using a metal fluoride mask, which will be described in detail in a second etching process and a third etching process described later. Particularly preferably, using an etching mask including a metal fluoride layer selected from the group consisting of SrF 2 , AlF 3 , MgF 2 , BaF 2 , CaF 2 and combinations thereof, Cl 2 , SiCl 4 , BCl 3 , SiCl Etching is preferably performed by plasma-excited dry etching using a gas such as 4 . Further, as a dry etching method, ICP type dry etching capable of generating high-density plasma is optimal.

ここで第二導電型側電極２７はプラズマＣＶＤ等によって形成されるＳｉＮｘマスクの形成履歴、あるいは第一エッチング工程後に実施される該ＳｉＮｘマスク除去工程を履歴するが、Ａｕなどの安定な金属が表面に形成されている場合には、第二導電型側電極が受けるプロセスダメージは少なくなる。 Here, the second conductivity type side electrode 27 has a history of forming a SiN x mask formed by plasma CVD or the like, or a history of the SiN x mask removing process performed after the first etching process. Is formed on the surface, the process damage received by the second conductivity type side electrode is reduced.

次に図６に示すように、発光ユニット間分離溝１２を、第二エッチング工程により形成する。第二エッチング工程は、第一エッチング工程と比較して、さらに深くＧａＮ系材料をエッチングすることが必要となる。一般に、第一エッチング工程によってエッチングされる層の総和は、０．５μｍ程度が普通であるが、第二エッチング工程においては、第一導電型クラッド層２４のすべてと、光学結合層２３の一部までをエッチングすることが必要なことから、１μｍ以上となることが多く、例えば１〜５μｍの範囲、または３μ以上の範囲、例えば３〜７μｍの範囲となることがある。場合によっては、３〜１０μｍの範囲、さらには１０μｍを越えることもある。   Next, as shown in FIG. 6, the separation grooves 12 between the light emitting units are formed by the second etching process. In the second etching step, it is necessary to etch the GaN-based material deeper than in the first etching step. Generally, the total sum of the layers etched by the first etching process is usually about 0.5 μm. However, in the second etching process, all of the first conductivity type cladding layer 24 and a part of the optical coupling layer 23 are used. Is often 1 μm or more, for example, in the range of 1 to 5 μm, or in the range of 3 μm or more, for example, 3 to 7 μm. In some cases, it may be in the range of 3 to 10 μm, and more than 10 μm.

一般に、金属マスク、ＳｉＮｘ等の窒化物マスク、ＳｉＯｘ等の酸化物マスク等は、Ｃｌ２系プラズマに対するエッチング耐性を示すＧａＮ系材料に対する選択比は５程度であって、膜厚の厚いＧａＮ系材料をエッチングする必要のある第二エッチング工程を実施するには、比較的厚めのＳｉＮｘ膜が必要となってしまう。たとえば第二ドライエッチング工程で４μｍのＧａＮ系材料をエッチングする最には、０．８μｍを越えるＳｉＮｘマスクが必要となってしまう。しかし、この程度の厚みのＳｉＮｘマスクになると、ドライエッチング実施中にＳｉＮｘマスクもエッチングされてしまい、その縦方向の厚みのみではなく水平方向の形状も変ってしまい、所望のＧａＮ系材料部分のみを選択的にエッチングすることができなくなってしまう。 In general, a metal mask, a nitride mask such as SiN x , an oxide mask such as SiO x, and the like have a selectivity ratio of about 5 to a GaN-based material exhibiting etching resistance to Cl 2 -based plasma, and are thick GaN In order to perform the second etching step that needs to etch the system material, a relatively thick SiNx film is required. For example, when etching a 4 μm GaN-based material in the second dry etching process, a SiNx mask exceeding 0.8 μm is required. However, at the SiN x mask for this degree of thickness, SiN x mask may cause etched, it alters also horizontal shape not only the thickness of the longitudinal, desired GaN material part during implementation dry etching It becomes impossible to selectively etch only.

そこで、第二エッチング工程において発光ユニット間分離溝を形成する際には、金属フッ化物層を含むマスクを用いたドライエッチングが好ましい。金属フッ化物層を構成する材料は、ドライエッチング耐性とウェットエッチング性のバランスを考慮すると、ＭｇＦ２、ＣａＦ２、ＳｒＦ２、ＢａＦ２、ＡｌＦ３が好ましく、この中でもＳｒＦ２が最も好ましい。 Therefore, when forming the light emitting unit separation groove in the second etching step, dry etching using a mask including a metal fluoride layer is preferable. The material constituting the metal fluoride layer is preferably MgF 2 , CaF 2 , SrF 2 , BaF 2 , or AlF 3 in consideration of the balance between dry etching resistance and wet etching property, and among these, SrF 2 is most preferable.

金属フッ化物膜は、第一、第二、第三エッチング工程で行うドライエッチングに対しては十分な耐性があり、一方でパターニングのためのエッチング（好ましくはウェットエッチング）に対しては、容易にエッチング可能でかつパターニング形状、特に側壁部分の直線性の良いものが求められる。金属フッ化物層の成膜温度を１５０℃以上にすることで、下地との密着性に優れ、緻密な膜が形成され、同時にエッチングによってパターニングした後に、マスク側壁の直線性にも優れている。成膜温度は、好ましくは２５０℃以上、さらに好ましくは３００℃以上、最も好ましくは３５０℃以上である。特に３５０℃以上で成膜された金属フッ化物層は、あらゆる下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐性を示しつつ、パターニング形状についても、側壁部分の直線性に非常に優れ、開口部の幅の制御性も確保されるようになり、エッチングマスクとして最も好ましい。   The metal fluoride film is sufficiently resistant to dry etching performed in the first, second, and third etching steps, while being easy to etch for patterning (preferably wet etching). What is required is one that can be etched and that has a good patterning shape, in particular, good linearity of the side wall portion. By setting the film formation temperature of the metal fluoride layer to 150 ° C. or more, excellent adhesion to the base is formed, and a dense film is formed. At the same time, after patterning by etching, the mask sidewall is also excellent in linearity. The film forming temperature is preferably 250 ° C. or higher, more preferably 300 ° C. or higher, and most preferably 350 ° C. or higher. In particular, a metal fluoride layer formed at 350 ° C. or higher is excellent in adhesion to all bases, becomes a dense film, exhibits high dry etching resistance, and has a patterning shape with linearity on the side wall portion. It is extremely excellent and the controllability of the width of the opening is ensured, which is most preferable as an etching mask.

このように、下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐性を示しつつ、パターニング形状についても、側壁部分の直線性と開口部の幅の制御性に非常に優れたエッチングマスクとするためには、高温で成膜することが好ましいが、一方、成膜温度が高すぎると、金属フッ化物をパターニングする際に好ましく実施される塩酸等に対するウェットエッチングに対する耐性が必要以上になり、その除去が容易でなくなる。特に、後述するようにＳｒＦ２等のマスクは半導体層のドライエッチング時に塩素等のプラズマにさらされると、その後に実施するマスク層の除去時のエッチングレートが、塩素等のプラズマにさらされる前に比較して低下する傾向を有している。このため、金属フッ化物の過剰な高温での成膜はそのパターニングと最終除去の観点から好ましくない。 In this way, it has excellent adhesion to the substrate and becomes a dense film, and exhibits high dry etching resistance, and the patterning shape is also excellent in control of the linearity of the side wall and the width of the opening. In order to obtain an etching mask, it is preferable to form a film at a high temperature. On the other hand, if the film forming temperature is too high, the resistance to wet etching with respect to hydrochloric acid or the like, which is preferably performed when patterning a metal fluoride, is more than necessary. And the removal is not easy. In particular, as will be described later, when a mask such as SrF 2 is exposed to plasma of chlorine or the like during dry etching of the semiconductor layer, the etching rate at the subsequent removal of the mask layer is reduced before exposure to plasma of chlorine or the like. It has a tendency to decrease in comparison. For this reason, film formation of metal fluoride at an excessively high temperature is not preferable from the viewpoint of patterning and final removal.

まず半導体層のドライエッチング時のプラズマにさらされる前の金属フッ化物にあっては、低温成膜した層ほど塩酸等のエッチャントに対するエッチングレートが大きくエッチングが速く進行し、成膜温度を高くするほどエッチングレートが低下し、エッチングの進行が遅くなる。成膜温度が３００℃以上になると、成膜温度が２５０℃程度の膜よりエッチングレートの低下が目立ってくるが、３５０℃から４５０℃程度では、非常に都合の良いエッチング速度の範囲にある。しかし、成膜温度が４８０℃を超えるとエッチング速度の絶対値が必要以上に小さくなり、当該金属フッ化物のパターニングに過剰な時間を費やすこととなり、また、レジストマスク層等が剥離しない条件でのパターニングが困難になる事もある。さらに、半導体層のドライエッチング時のプラズマにさらされた後の金属フッ化物にあっては、除去時の塩酸等に対するウエットエッチングレートは低下する性質があり、過剰な高温成長は金属フッ化物の除去を困難にしてしまう。   First, in the case of a metal fluoride before being exposed to plasma during dry etching of a semiconductor layer, the etching rate with respect to an etchant such as hydrochloric acid is larger and the etching proceeds faster as the layer is deposited at a lower temperature, and the deposition temperature is increased. The etching rate is lowered and the etching progress is slowed down. When the film forming temperature is 300 ° C. or higher, the etching rate is more markedly lower than the film having a film forming temperature of about 250 ° C. However, when the film forming temperature is about 350 ° C. to 450 ° C., the etching rate is in a very convenient range. However, when the film forming temperature exceeds 480 ° C., the absolute value of the etching rate becomes unnecessarily small, and excessive time is required for patterning the metal fluoride, and the resist mask layer or the like is not peeled off. Patterning may be difficult. Furthermore, the metal fluoride after being exposed to plasma during dry etching of the semiconductor layer has a property of reducing the wet etching rate against hydrochloric acid during removal, and excessive high-temperature growth removes the metal fluoride. Makes it difficult.

このような観点から、金属フッ化物層の成膜温度は、好ましくは４８０℃以下であり、さらに好ましくは４７０℃以下、特に好ましくは４６０℃以下である。   From such a viewpoint, the deposition temperature of the metal fluoride layer is preferably 480 ° C. or less, more preferably 470 ° C. or less, and particularly preferably 460 ° C. or less.

このようなことに配慮してパターニングされたマスク（金属フッ化物層が表面層になるようにＳｉＮｘ，ＳｉＯ２などと積層されていてよい）を用いて、ドライエッチングを行う。ドライエッチングのガス種としては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４およびこれらの組み合わせから選ばれるものが望ましい。ドライエッチングの際に、ＳｒＦ２マスクのＧａＮ系材料に対する選択比は１００を越えるため、厚膜ＧａＮ系材料のエッチングが容易に、かつ、高精度に行うことができる。さらに、ドライエッチングの方法としては、高密度プラズマを生成可能なＩＣＰ型のドライエッチングが最適である。 Dry etching is performed using a mask (which may be laminated with SiN x , SiO 2 or the like so that the metal fluoride layer becomes a surface layer) in consideration of such a situation. The gas species for dry etching is preferably selected from Cl 2 , BCl 3 , SiCl 4 , CCl 4 and combinations thereof. In the dry etching, the selection ratio of the SrF 2 mask to the GaN-based material exceeds 100, so that the thick film GaN-based material can be easily etched with high accuracy. Further, as a dry etching method, ICP type dry etching capable of generating high-density plasma is optimal.

エッチング後に、不要となった金属フッ化物層のマスクを、塩酸等のエッチャントで除去する際に、金属フッ化物マスクの下に酸に弱い材料が存在する場合、例えば電極材料が酸に弱い場合には、金属フッ化物層が表面層になるようにしてＳｉＮｘ、ＳｉＯ２などとの積層マスクとしてもよい。この場合、ＳｉＮｘ、ＳｉＯ２等は、金属フッ化物マスク層の下部の全体に存在していてもよいし、または例えば図１７に示すように、ＳｉＮｘ、ＳｉＯ２等マスク５１は、金属フッ化物マスク層５２の下部の全体に存在していなくても、少なくとも酸に弱い材料上に形成されていればよい。 When a metal fluoride layer mask that has become unnecessary after etching is removed with an etchant such as hydrochloric acid, there is a material that is vulnerable to acid under the metal fluoride mask, for example, when the electrode material is vulnerable to acid. May be a laminated mask with SiN x , SiO 2 or the like so that the metal fluoride layer becomes a surface layer. In this case, SiN x, the SiO 2 and the like, may be present in the entire lower portion of the metal fluoride mask layer, or for example, as shown in FIG. 17, SiN x, SiO 2 or the like mask 51, a metal fluoride Even if it does not exist in the entire lower portion of the chemical mask layer 52, it is sufficient if it is formed on a material that is at least susceptible to acid.

このような第二エッチング工程により、図６に示すように、発光ユニット間分離溝が形成される。   By such a second etching step, as shown in FIG. 6, a separation groove between light emitting units is formed.

次に、図７に示すように、装置間分離溝１３を、第三エッチング工程により形成する。第三エッチング工程では、エッチングすべきＧａＮ系材料の厚みは、バッファ層、光学結合層をすべてエッチングすることが必要なことから、第二エッチング工程と比較しても、極めて深く、５〜１０μｍとなることがあり、また１０μｍを超えることもある。そのため、第二エッチング工程で説明したと同様に、金属フッ化物層を含むマスクを用いたドライエッチングが好ましい。その好ましい条件等（積層マスク等も含む）は、第二エッチング工程について説明したとおりである。   Next, as shown in FIG. 7, an inter-device separation groove 13 is formed by a third etching process. In the third etching process, the thickness of the GaN-based material to be etched is extremely deep as compared with the second etching process because it is necessary to etch all of the buffer layer and the optical coupling layer, and is 5 to 10 μm. And may exceed 10 μm. Therefore, as described in the second etching step, dry etching using a mask including a metal fluoride layer is preferable. The preferable conditions and the like (including the laminated mask) are as described for the second etching step.

装置間分離溝は、少なくとも第一導電型クラッド層を分断して形成されていることが必要である。本発明の好ましい形態の１つでは、図７に示すように、装置間分離溝１３が基板２１に到達するように形成される。この場合には、装置の分離が容易である。また、基板の一部までをエッチングして装置間分離溝を形成してもよい。   The inter-device separation groove needs to be formed by dividing at least the first conductivity type cladding layer. In one preferred embodiment of the present invention, the inter-device separation groove 13 is formed so as to reach the substrate 21 as shown in FIG. In this case, the apparatus can be easily separated. Alternatively, the inter-device separation groove may be formed by etching part of the substrate.

一方、装置間分離溝が、基板に達していない形態も好ましい形態である。例えば、装置間分離溝が、光学結合層とバッファ層を合わせた層の途中まで形成されていれば、第一導電型クラッド層の側壁に絶縁層を形成することができて、ハンダ等の回りこみに対して絶縁性を保つことができる（発光装置完成後の形態は、図１３〜図１６を参照。）。この場合、絶縁層で被覆されずに側壁から露出する層は、高い絶縁性を有することが好ましい。装置間分離溝を、光学結合層の途中まで形成する形態では、第二エッチング工程と第三エッチング工程を同時実施することも可能になるので、工程を簡略化できる利点がある。   On the other hand, a mode in which the inter-device separation groove does not reach the substrate is also a preferable mode. For example, if the inter-device separation groove is formed up to the middle of the combined optical coupling layer and buffer layer, an insulating layer can be formed on the side wall of the first conductivity type cladding layer, Insulation can be maintained against dust (see FIGS. 13 to 16 for the form after the light emitting device is completed). In this case, the layer exposed from the side wall without being covered with the insulating layer preferably has high insulating properties. In the embodiment in which the inter-device separation groove is formed up to the middle of the optical coupling layer, the second etching step and the third etching step can be performed simultaneously, so that there is an advantage that the steps can be simplified.

なお、第一エッチング工程と第二エッチング工程、第三エッチング工程は、いずれの工程を先に実施しても、後に実施してもかまわない。また、プロセスを簡略にするため、第一エッチング工程を先に実施し、その際のエッチングマスクを除去しないで、第二エッチングおよび／または第三エッチング工程を実施することも好ましい。図１７に示すように、まずＳｉＮｘ、ＳｉＯ２等の酸に強い材料（好ましくはＳｉＮｘ）により第一エッチングマスク５１を形成し、第一導電型クラッド層２４が現れるようにエッチングし、マスク５１を除去しないで、金属フッ化物層による第二および／または第三エッチングマスク５２を形成する。そして、第二および／または第三エッチング工程を実施した後、マスク５２を酸により除去し、その後、マスク５１を適宜除去することが好ましい。第一エッチングマスク５１は、第二エッチング工程と第三エッチング工程が別々に実施される場合にも、両方のエッチングが終了するまで存在させることもできる。 Note that the first etching step, the second etching step, and the third etching step may be performed first or later. In order to simplify the process, it is also preferable that the first etching step is performed first, and the second etching and / or the third etching step is performed without removing the etching mask at that time. As shown in FIG. 17, first, a first etching mask 51 is formed of an acid-resistant material such as SiN x and SiO 2 (preferably SiN x ), and etching is performed so that the first conductivity type cladding layer 24 appears. Without removing 51, a second and / or third etch mask 52 with a metal fluoride layer is formed. And after implementing a 2nd and / or 3rd etching process, it is preferable to remove the mask 52 with an acid, and to remove the mask 51 suitably after that. Even when the second etching step and the third etching step are performed separately, the first etching mask 51 may be present until both etchings are completed.

形成される装置分離溝間の最も狭い部分の幅を２ＬＷＳＰＴ１とすると、ＬＷＳＰＴ１はブレーキングによって素子分離を行う際には、２０μｍ以上、例えば３０μｍ以上であることが望ましい。また、ダイシング等によって実施する際には、ＬＷＳＰＴ１は３００μｍ以上であることが望ましい。また、大きすぎても無駄であるので、ＬＷＳＰＴ１は通常は２０００μｍ以下である。これは、素子作製プロセスのマージンと、さらには、スクライブ領域の確保のために必要であるからである。 If the width of the narrowest portion between the device isolation grooves to be formed is 2L WSPT1 , it is desirable that L WSPT1 is 20 μm or more, for example, 30 μm or more when element isolation is performed by braking. Further, when implemented by dicing or the like, L WSPT1 is desirably 300 μm or more. Moreover, since it is useless even if it is too large, L WSPT1 is usually 2000 μm or less. This is because it is necessary for the margin of the element manufacturing process and further for securing the scribe region.

第三エッチング工程の後には、図８に示すように、絶縁層３０を形成する。絶縁層は、電気的に絶縁が確保できる材料であれば、適宜選択することができ、詳細は前述のとおりである。成膜方法は、プラズマＣＶＤ法等の公知の方法を用いればよい。   After the third etching step, an insulating layer 30 is formed as shown in FIG. The insulating layer can be appropriately selected as long as it is a material that can ensure electrical insulation, and details are as described above. As a film forming method, a known method such as a plasma CVD method may be used.

次に、図９に示すように、絶縁層３０の所定部分を除去し、第二導電型側電極２７上で絶縁層が除去された第二導電型側電極露出部分３７、第一導電型クラッド層上で絶縁層が除去された第一電流注入領域３６、装置間分離溝１３内で基板面と側壁から絶縁層が除去された絶縁層非形成部分１５を形成する。第二導電型側電極２７上の絶縁層３０の除去は、第二導電型側電極の周辺部分が絶縁層によって覆われているように実施することが望ましい。すなわち第二導電型側電極露出部分の表面積は第二電流注入領域の面積よりも小さいことが望ましい。ここで、素子作製プロセス、特にフォトリソグラフィー工程のマージン、あるいは、ハンダ材による意図しない短絡等の発生を防止するためには、第二導電型側電極の周辺から絶縁層で覆われている幅の中で、最も狭い部分の幅をＬ２Ｗとすると、Ｌ２Ｗは１５μｍ以上であることが好ましい。さらに好ましくは３０μｍ以上、特に好ましくは１００μｍ以上である。絶縁層によって第二導電型側電極の面積の多くが覆われることによって、特に、金属ハンダ材によるたとえば第一導電型側電極等の他の部分との意図しない短絡を低減することができる。また、Ｌ２ｗは、通常２０００μｍ以下であり、好ましくは７５０μｍ以下である。 Next, as shown in FIG. 9, a predetermined portion of the insulating layer 30 is removed, and the second conductivity type side electrode exposed portion 37 from which the insulating layer is removed on the second conductivity type side electrode 27, the first conductivity type cladding. The first current injection region 36 from which the insulating layer has been removed is formed on the layer, and the insulating layer non-formed portion 15 from which the insulating layer has been removed from the substrate surface and the side wall in the inter-device isolation trench 13 is formed. The insulating layer 30 on the second conductivity type side electrode 27 is desirably removed so that the peripheral portion of the second conductivity type side electrode is covered with the insulating layer. That is, the surface area of the exposed portion of the second conductivity type side electrode is preferably smaller than the area of the second current injection region. Here, in order to prevent the occurrence of an unintentional short-circuit due to a margin of a photolithography process, particularly a photolithography process, or a solder material, the width of the width covered with the insulating layer from the periphery of the second conductivity type side electrode Among them, when the width of the narrowest portion is L 2W , L 2W is preferably 15 μm or more. More preferably, it is 30 micrometers or more, Most preferably, it is 100 micrometers or more. By covering most of the area of the second conductivity type side electrode with the insulating layer, it is possible to reduce unintentional short-circuits with other parts such as the first conductivity type side electrode due to the metal solder material. L 2w is usually 2000 μm or less, preferably 750 μm or less.

絶縁層の除去は、選択された材質によってドライエッチング、ウェットエッチング等のエッチング手法が選択可能である。たとえば、絶縁層がＳｉＮｘ単層である場合には、ＳＦ６等のガスを用いたドライエッチングも、あるいはフッ酸系のエッチャントを用いたウェットエッチングも可能である。また、絶縁層がＳｉＯｘとＴｉＯｘからなる誘電体多層膜である場合には、Ａｒイオンミリングによって所望の部分の多層膜を除去することも可能である。 For the removal of the insulating layer, an etching technique such as dry etching or wet etching can be selected depending on the selected material. For example, when the insulating layer is a single layer of SiN x , dry etching using a gas such as SF 6 or wet etching using a hydrofluoric acid-based etchant is possible. Further, when the insulating layer is a dielectric multilayer film made of SiO x and TiO x , a desired portion of the multilayer film can be removed by Ar ion milling.

また、第二導電型側電極露出部分３７、第一電流注入領域３６、および絶縁層非形成部分１５の形成は、別々に行ってもよいが、通常は同時にエッチングで形成する。   The second conductivity type side electrode exposed portion 37, the first current injection region 36, and the insulating layer non-formed portion 15 may be formed separately, but are usually formed by etching at the same time.

絶縁層非形成部分１５を設ける際の溝側壁の絶縁層の一部の同時除去は、たとえば、以下の様なプロセスで形成が可能である。装置間分離溝１３の面積とほぼ同等か少し小さめの開口を有するレジストマスクをフォトリソグラフィーによって形成し、次に、絶縁層をエッチング可能なエッチャントを用いてウェットエッチングを実施すると、装置間分離溝内の基板面上の絶縁層の除去が進む。その後、さらに長時間エッチングを継続するとサイドエッチングが起こり、溝側壁の基板側を覆っていた絶縁層がウエットエッチャントで除去され、図９に示したように装置間分離溝の基板側に絶縁層が存在しない形状が得られる。このように絶縁層を除去する場合においては、絶縁層が存在しない薄膜結晶層の側壁は、アンドープ層の側壁であることが望ましい。これは、フリップチップマウントを実施する際に、万が一、支持体との接合用ハンダ等が側壁に付着しても、意図しない電気的短絡が発生しないためである。このような絶縁層の除去形状は、特に発光装置の製造工程中に、基板を除去する際には、これに付随して絶縁層の剥離など意図しない不具合が発生しないため、望ましい形状である。尚、装置間分離溝が、光学結合層とバッファ層を合わせた層の途中まで形成される場合にも、発光装置端から内側に入った側壁部分（装置間分離溝の側壁）のうち、主たる光取り出し方向側に絶縁層で覆われていない部分が存在する形態（例えば図１４、図１６の構造を作製する場合）では、上記のプロセスで絶縁膜を堆積するときに、基板面でなく溝底面に堆積される点が異なるが、同一のプロセスを採用することができる。また、絶縁層が、分離溝底面の一部と分離溝の側壁部分とを被覆する形態（例えば図１３、図１５の構造を作製する場合）には、上記のプロセスで、予定した形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、サイドエッチングを行わずに、溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成すればよい。   The simultaneous removal of a part of the insulating layer on the side wall of the groove when the insulating layer non-forming portion 15 is provided can be formed by the following process, for example. When a resist mask having an opening substantially equal to or slightly smaller than the area of the inter-device separation groove 13 is formed by photolithography, and then wet etching is performed using an etchant capable of etching the insulating layer, the inside of the inter-device separation groove is obtained. The removal of the insulating layer on the substrate surface proceeds. After that, when etching is continued for a longer time, side etching occurs, and the insulating layer covering the substrate side of the groove sidewall is removed with a wet etchant. As shown in FIG. 9, the insulating layer is formed on the substrate side of the inter-device separation groove. A non-existing shape is obtained. When the insulating layer is removed as described above, the side wall of the thin film crystal layer where the insulating layer is not present is preferably the side wall of the undoped layer. This is because an unintended electrical short circuit does not occur even when solder for joining to the support or the like adheres to the side wall when flip chip mounting is performed. Such a removed shape of the insulating layer is a desirable shape, particularly when the substrate is removed during the manufacturing process of the light emitting device, because unintended problems such as peeling of the insulating layer are not accompanied. Even when the inter-device separation groove is formed up to the middle of the combined optical coupling layer and buffer layer, the main portion of the side wall portion (side wall of the inter-device separation groove) that enters from the end of the light-emitting device is the main. In a mode in which a portion not covered with an insulating layer is present on the light extraction direction side (for example, in the case of manufacturing the structure of FIGS. 14 and 16), when the insulating film is deposited by the above process, not the substrate surface but the groove. The same process can be employed, although the points deposited on the bottom are different. Further, in the form in which the insulating layer covers a part of the bottom surface of the separation groove and the side wall portion of the separation groove (for example, in the case of manufacturing the structure of FIGS. 13 and 15), it is suitable for the planned shape in the above process. An appropriate etching mask shape may be prepared by photolithography, and a part of the insulating layer deposited on the bottom surface of the groove may be removed to form a scribe region without performing side etching.

次に、図１０に示すように、第一導電型側電極２８を形成する。電極材料としては、すでに説明したとおり、第一導電型がｎ型であるとすると、Ｔｉ、ＡｌおよびＭｏのいずれかから選択される材料、またはすべてを構成元素として含むことが望ましい。また、ｎ側電極の主たる光取り出し方向とあい対する向きには、Ａｌが露出するのが普通である。   Next, as shown in FIG. 10, the first conductivity type side electrode 28 is formed. As described above, when the first conductivity type is n-type as described above, it is desirable to include, as a constituent element, a material selected from Ti, Al, and Mo, or all of them. In addition, Al is usually exposed in the direction facing the main light extraction direction of the n-side electrode.

電極材料の成膜には、スパッタ、真空蒸着等種々の成膜技術を適応可能であり、電極形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。ここで、形成プロセスにおけるマージンをある程度見込むために、第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分の幅をＬ１ｗとすると、Ｌ１ｗは７μｍ以上が好ましく、特に９μｍ以上が好ましい。また、Ｌ１ｗは、通常５００μｍ以下であり、好ましくは１００μｍ以下である。通常、５μｍ以上があれば、フォトリソグラフィー工程とリフトオフ法によるプロセスマージンは確保できる。 Various film formation techniques such as sputtering and vacuum deposition can be applied to the film formation of the electrode material. In order to obtain an electrode shape, a lift-off method using a photolithography technique or a place selection using a metal mask, etc. An appropriate vapor deposition or the like can be used as appropriate. Here, in order to allow a margin in the formation process to some extent, if the width of the narrowest portion among the portions where the first conductivity type side electrode is in contact with the insulating layer is L 1w , L 1w is 7 μm or more. Particularly, 9 μm or more is preferable. Moreover, L1w is 500 micrometers or less normally, Preferably it is 100 micrometers or less. Usually, if it is 5 μm or more, a process margin by the photolithography process and the lift-off method can be secured.

第一導電型側電極は、この例では、第一導電型クラッド層にその一部が接して形成されるが、第一導電型側コンタクト層が形成されるときはそれに接するように形成することができる。   In this example, the first conductivity type side electrode is formed so as to be in contact with a part of the first conductivity type cladding layer. However, when the first conductivity type side contact layer is formed, it is formed so as to be in contact with the first conductivity type side electrode. Can do.

本発明の製造方法では、第一導電型側電極が、積層構造形成の最終段階にて製造されることにより、プロセスダメージ低減の観点でも有利である。第一導電型がｎ型である場合には、ｎ側電極は、好ましい形態では、Ａｌがその電極材の表面に形成される。この場合に、ｎ側電極が第二導電型側電極のように絶縁層の形成よりも前になされると、ｎ側電極表面、すなわちＡｌ金属は、絶縁層のエッチングプロセスを履歴することになる。絶縁層のエッチングには、前述のとおりフッ酸系のエッチャントを用いたウェットエッチング等が簡便であるが、Ａｌはフッ酸を含めた各種エッチャントに対する耐性が低く、このようなプロセスを実効的に実施すると電極そのものにダメージが入ってしまう。また、ドライエッチングを実施してもＡｌは比較的反応性が高く酸化を含めたダメージが導入される可能性がある。従って、本発明においては、第一導電型側電極の形成が絶縁層の形成後かつ絶縁層の予定されている不要部分の除去後に行われることは、電極に対するダメージの低減に効果がある。   In the manufacturing method of the present invention, the first conductivity type side electrode is manufactured at the final stage of forming the laminated structure, which is advantageous from the viewpoint of reducing process damage. When the first conductivity type is n-type, the n-side electrode is preferably formed with Al on the surface of the electrode material. In this case, if the n-side electrode is formed before the formation of the insulating layer like the second conductivity type side electrode, the surface of the n-side electrode, that is, the Al metal, will history the etching process of the insulating layer. . As described above, wet etching using a hydrofluoric acid-based etchant is simple for etching an insulating layer, but Al has low resistance to various etchants including hydrofluoric acid, and such a process is effectively performed. Then, the electrode itself will be damaged. Even if dry etching is performed, Al is relatively reactive and damage including oxidation may be introduced. Therefore, in the present invention, the formation of the first conductivity type side electrode after the formation of the insulating layer and after the removal of the unnecessary portion scheduled for the insulating layer is effective in reducing damage to the electrode.

このようにして、図１０（図２）の構造が形成された後には、基板除去するための前準備をする。通常、図１０に示された構造を、ウエハー全体として、あるいはその一部を、先ず、支持体４０に接合する。これは、薄膜結晶層全体としても高々１５μｍ程度の厚みであるので、基板を剥離してしまうと、機械的強度が不十分になりそれだけで自立してその後のプロセスを受けることが困難になるからである。支持体の材料等については前述のとおりであり、支持体上の金属面４１（電極配線等）に例えば金属ハンダ４２で接続して搭載する。   Thus, after the structure of FIG. 10 (FIG. 2) is formed, preparations for removing the substrate are made. In general, the entire structure of the wafer shown in FIG. 10 or a part thereof is first bonded to the support 40. This is because the thickness of the thin film crystal layer as a whole is at most about 15 μm, and if the substrate is peeled off, the mechanical strength becomes insufficient, and it becomes difficult to stand alone and undergo subsequent processes. It is. The material of the support is as described above, and is mounted on the metal surface 41 (electrode wiring or the like) on the support with, for example, metal solder 42.

このとき、本発明の発光装置では、第二導電型側電極２７と第一導電型側電極２８は、お互いが空間的に重ならない配置となっており、かつ、第一導電型側電極が第一電流注入領域よりも大きく、十分な面積も有しているため、意図しない短絡の防止と高い放熱性の確保が両立しており望ましい。また、他の薄膜結晶層の側壁もバッファ層の一部、特にアンドープ部分を除いて絶縁層で保護されるため、ハンダの染み出し等があっても薄膜結晶層内、たとえば活性層構造側壁における短絡等も発生することがない。   At this time, in the light emitting device of the present invention, the second conductivity type side electrode 27 and the first conductivity type side electrode 28 are arranged so as not to spatially overlap each other, and the first conductivity type side electrode is the first conductivity type side electrode. Since it is larger than one current injection region and has a sufficient area, it is desirable to prevent both unintentional short-circuiting and ensure high heat dissipation. Further, the sidewalls of other thin film crystal layers are also protected by the insulating layer except for a part of the buffer layer, particularly the undoped portion. There is no short circuit.

次に、支持体に素子を接合した後に、基板を剥離する。基板の剥離には、研磨、エッチング、レーザディボンディング等のあらゆる方法を用いる事が可能である。サファイア基板を研磨する場合には、ダイヤモンド等の研磨材を使用して基板を除去することが可能である。また、ドライエッチングによって基板を除去することも可能である。さらには、たとえばサファイアが基板でＩｎＡｌＧａＮ系材料によって薄膜結晶成長部分が形成されている場合には、サファイア基板側から、サファイア基板は透過し、たとえばバッファ層に使用されるＧａＮには吸収される２４８ｎｍの発振波長を有するエキシマレーザを用いて、バッファ層の一部のＧａＮを金属Ｇａと窒素に分解し、基板を剥離するレーザディボンディングを実施する事も可能である。   Next, after bonding the element to the support, the substrate is peeled off. Any method such as polishing, etching, or laser debonding can be used for peeling the substrate. When polishing a sapphire substrate, it is possible to remove the substrate using an abrasive such as diamond. It is also possible to remove the substrate by dry etching. Furthermore, for example, when a sapphire is a substrate and a thin film crystal growth portion is formed of an InAlGaN-based material, the sapphire substrate transmits from the sapphire substrate side, and is absorbed by GaN used for the buffer layer, for example, 248 nm. It is also possible to perform laser debonding using an excimer laser having an oscillation wavelength of 1 to decompose a part of GaN in the buffer layer into metal Ga and nitrogen and peel off the substrate.

またＺｎＯおよびＳｃＡｌＭｇＯ４等を基板として使用する場合には、ＨＣｌ等のエッチャントを用いて基板をウェットエッチングで除去することも可能である。 When using ZnO, ScAlMgO 4 or the like as a substrate, the substrate can be removed by wet etching using an etchant such as HCl.

ここで、本発明の好ましい形態では、基板上には絶縁層が接している部分がないため、基板剥離を実施した際に副次的に絶縁層の剥離等が発生することがない。   Here, in the preferred embodiment of the present invention, since there is no portion where the insulating layer is in contact with the substrate, when the substrate is peeled off, the insulating layer is not peeled off secondarily.

その後、装置間分離溝が存在する箇所に対応する分離領域において、支持体と共に発光装置を分離して単体の発光装置を得る。ここで、支持体の分離領域には、金属配線が存在しないことが望ましい。ここに金属配線が存在すると装置間の分離が実施しにくいからである。本発明の集積型化合物半導体発光装置は、支持体上の金属配線を自在に変化させることで、１つの発光装置内の各発光ユニットを並列接続にも、直列接続にも、これらを混合した配線にする事も可能である。   Thereafter, the light emitting device is separated together with the support in the separation region corresponding to the location where the inter-device separation groove is present to obtain a single light emitting device. Here, it is desirable that no metal wiring exists in the separation region of the support. This is because separation between devices is difficult if metal wiring exists here. The integrated compound semiconductor light-emitting device of the present invention can freely change the metal wiring on the support so that each light-emitting unit in one light-emitting device can be connected in parallel or in series. It is also possible to make it.

支持体の分離領域部分の切断には、母材によって、ダイシング、スクライビングとブレーキングなど適宜プロセスを選択可能である。また、装置間分離溝が、光学結合層とバッファ層を合わせた層の途中まで形成されている場合（例えば、発光ユニット間分離溝と同等の深さで、光学結合層の途中まで溝が形成されている場合）には、装置間分離溝を使用して、ダイヤモンドスクライブによる傷いれ、レーザスクライブによる光学結合層および／またはバッファ層の一部のアブレーション等を実施する事で、薄膜結晶成長層部分における発光装置間の分離は容易に実現可能である。その後、支持体はダイシングによって、各発光装置に分離することが可能である。場合によっては、発光装置間の分離は、薄膜結晶成長層と支持体をダイシングによって同時に分離することも可能である。   For the cutting of the separation region portion of the support, an appropriate process such as dicing, scribing and braking can be selected depending on the base material. In addition, when the inter-device separation groove is formed to the middle of the combined optical coupling layer and buffer layer (for example, the groove is formed to the middle of the optical coupling layer at the same depth as the light emitting unit separation groove). Thin film crystal growth layer by using an inter-device separation groove to perform damage by diamond scribe, ablation of part of the optical coupling layer and / or buffer layer by laser scribe, etc. Separation between the light emitting devices in the part can be easily realized. Thereafter, the support can be separated into each light emitting device by dicing. In some cases, separation between the light emitting devices can be performed by dicing the thin film crystal growth layer and the support at the same time.

このようにして、図１に示された１発光装置が完成する。   In this way, the single light emitting device shown in FIG. 1 is completed.

本発明の製造方法では、光学結合層を有する有利な構造を効果的に製造できることに加えて、説明のとおり薄膜結晶層の形成、第二導電型側電極の形成、エッチング工程（第一エッチング工程、第二エッチング工程、第三エッチング工程）、絶縁層の形成、絶縁層の除去（第二導電型側電極露出部分および第一電流注入領域の形成や装置間分離溝近傍の絶縁層の除去）、第一導電型側電極の形成は、この順に実施されることが望ましく、この工程順により、第二導電型側電極直下の薄膜結晶層のダメージがなく、また第一導電型側電極にもダメージのない発光装置を得ることができる。そして、装置形状はプロセスフローを反映したものとなっている。即ち、発光装置は、第二導電型側電極、絶縁層、第一導電型側電極がこの順番に積層された構造を内在している。つまり、第二導電型側電極は、第二導電型クラッド層（またはその他の第二導電型薄膜結晶層）に絶縁層を介在しないで接しており、第二導電型側電極の上部周辺には絶縁層で覆われた部分があり、第一導電型側電極と第一導電型クラッド層（またはその他の第一導電型薄膜結晶層）の間には、電極周囲部分に絶縁層が介在している部分が存在している。   In the manufacturing method of the present invention, in addition to being able to effectively manufacture an advantageous structure having an optical coupling layer, as described, formation of a thin film crystal layer, formation of a second conductivity type side electrode, etching process (first etching process) , Second etching step, third etching step), formation of the insulating layer, removal of the insulating layer (formation of the exposed portion of the second conductivity type side electrode and the first current injection region and removal of the insulating layer in the vicinity of the inter-device separation groove) The formation of the first conductivity type side electrode is preferably carried out in this order. By this process order, the thin film crystal layer directly under the second conductivity type side electrode is not damaged, and the first conductivity type side electrode is also formed. A light emitting device without damage can be obtained. The device shape reflects the process flow. That is, the light emitting device has a structure in which the second conductivity type side electrode, the insulating layer, and the first conductivity type side electrode are laminated in this order. In other words, the second conductivity type side electrode is in contact with the second conductivity type clad layer (or other second conductivity type thin film crystal layer) without an insulating layer interposed, There is a portion covered with an insulating layer, and an insulating layer is interposed between the first conductivity type side electrode and the first conductivity type cladding layer (or other first conductivity type thin film crystal layer) around the electrode. There is a part.

以下に実施例を挙げて本発明の特徴をさらに具体的に説明する。以下の実施例に示す材料、使用量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限り適宜変更することができる。したがって、本発明の範囲は以下に示す具体例により限定的に解釈されるべきものではない。また、以下の実施例において参照している図面は、構造を把握しやすくするために敢えて寸法を変えている部分があるが、実際の寸法は以下の文中に記載されるとおりである。   The features of the present invention will be described more specifically with reference to the following examples. The materials, amounts used, ratios, processing details, processing procedures, and the like shown in the following examples can be changed as appropriate without departing from the spirit of the present invention. Therefore, the scope of the present invention should not be construed as being limited by the specific examples shown below. In the drawings referred to in the following embodiments, there are portions where the dimensions are intentionally changed in order to make the structure easy to grasp, but the actual dimensions are as described in the following text.

（実施例１）
図１１に示した半導体発光装置を以下の手順で作製した。関連する工程図として、図４〜１０を参照する。 Example 1
The semiconductor light emitting device shown in FIG. 11 was fabricated according to the following procedure. 4 to 10 will be referred to as related process diagrams.

厚みが４３０μｍのｃ＋面サファイア基板２１を用意し、この上に、まずＭＯＣＶＤ法を用いて、第１のバッファ層２２ａとして厚み１０ｎｍの低温成長したアンドープのＧａＮ層を形成し、この後に厚み１μｍの第２のバッファ層２２ｂとして厚み０．５μｍのアンドープＧａＮ層と厚み０．５μｍのＳｉドープ（Ｓｉ濃度７×１０１７ｃｍ−３）のＧａＮ層を１０４０℃で積層した。連続して光学結合層２３として厚み３．５μｍのアンドープＧａＮ層を１０３５℃で形成した。 A c + -plane sapphire substrate 21 having a thickness of 430 μm is prepared, and an undoped GaN layer having a thickness of 10 nm is formed as a first buffer layer 22a on the first buffer layer 22a by using the MOCVD method. As the second buffer layer 22b, an undoped GaN layer having a thickness of 0.5 μm and a Si-doped (Si concentration: 7 × 10 17 cm −3 ) GaN layer having a thickness of 0.5 μm were stacked at 1040 ° C. Subsequently, an undoped GaN layer having a thickness of 3.5 μm was formed as the optical coupling layer 23 at 1035 ° C.

さらに、第一導電型（ｎ型）第二クラッド層２４ｂとしてＳｉドープ（Ｓｉ濃度１×１０１８ｃｍ−３）のＧａＮ層を２μｍ厚に形成し、第一導電型（ｎ型）コンタクト層２４ｃとしてＳｉドープ（Ｓｉ濃度３×１０１８ｃｍ−３）のＧａＮ層を０．５μｍ厚に形成し、さらに第一導電型（ｎ型）第一クラッド層２４ａとしてＳｉドープ（Ｓｉ濃度１．５×１０１８ｃｍ−３）のＡｌ０．１５Ｇａ０．８５Ｎ層を０．１μｍの厚さで形成した。さらに活性層構造２５として、バリア層として８５０℃で１３ｎｍの厚さに成膜したアンドープＧａＮ層と、量子井戸層として７２０℃で２ｎｍの厚さに成膜したアンドープＩｎ０．１Ｇａ０．９Ｎ層とを、量子井戸層が全部で５層で両側がバリア層となるように交互に成膜した。さらに成長温度を１０２５℃にして、第二導電型（ｐ型）第一クラッド層２６ａとしてＭｇドープ（Ｍｇ濃度５×１０１９ｃｍ−３）Ａｌ０．１５Ｇａ０．８５Ｎ層を０．１μｍの厚さに形成した。さらに連続して、第二導電型（ｐ型）第二クラッド層２６ｂとしてＭｇドープ（Ｍｇ濃度５×１０１９ｃｍ−３）ＧａＮ層を０．０７μｍの厚さに形成した。最後に第二導電型（ｐ型）コンタクト層２６ｃとしてＭｇドープ（Ｍｇ濃度１×１０２０ｃｍ−３）ＧａＮ層を０．０３μｍの厚さに形成した。 Further, a Si-doped (Si concentration: 1 × 10 18 cm −3 ) GaN layer is formed to a thickness of 2 μm as the first conductivity type (n-type) second cladding layer 24b, and the first conductivity type (n-type) contact layer 24c. A Si-doped (Si concentration 3 × 10 18 cm −3 ) GaN layer is formed to a thickness of 0.5 μm, and the first conductivity type (n-type) first cladding layer 24 a is Si-doped (Si concentration 1.5 × A 10 18 cm −3 ) Al 0.15 Ga 0.85 N layer was formed to a thickness of 0.1 μm. Furthermore, as the active layer structure 25, an undoped GaN layer formed to a thickness of 13 nm at 850 ° C. as a barrier layer, and an undoped In 0.1 Ga 0.9 formed to a thickness of 2 nm at 720 ° C. as a quantum well layer. N layers were formed alternately so that the quantum well layers were 5 layers in total and both sides were barrier layers. Further, the growth temperature is set to 1025 ° C., and Mg doped (Mg concentration 5 × 10 19 cm −3 ) Al 0.15 Ga 0.85 N layer is 0.1 μm as the second conductivity type (p-type) first cladding layer 26a. The thickness was formed. Further, an Mg-doped (Mg concentration 5 × 10 19 cm −3 ) GaN layer was formed to a thickness of 0.07 μm as the second conductivity type (p-type) second cladding layer 26b. Finally, an Mg-doped (Mg concentration 1 × 10 20 cm −3 ) GaN layer was formed to a thickness of 0.03 μm as the second conductivity type (p-type) contact layer 26c.

この後にＭＯＣＶＤ成長炉の中で徐々に温度を下げて、ウエハーを取り出し、薄膜結晶成長を終了した。   Thereafter, the temperature was gradually lowered in the MOCVD growth furnace, the wafer was taken out, and the thin film crystal growth was completed.

薄膜結晶成長が終了したウエハーに対してｐ側電極を形成するために、フォトリソグラフィー法を用いてｐ側電極２７をリフトオフ法でパターニングする準備をしてレジストパターンを形成した。ここでｐ側電極としてＮｉ（２０ｎｍ厚）／Ａｕ（５００ｎｍ厚）を真空蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施してｐ側電極を完成させた。ここまでの工程で完成した構造は、概ね図４に対応する。尚、ここまでの工程では、ｐ側電極直下のｐ側電流注入領域には、プラズマプロセス等のダメージが入るような工程はなかった。   In order to form the p-side electrode on the wafer on which the thin-film crystal growth was completed, a resist pattern was formed by preparing to pattern the p-side electrode 27 by the lift-off method using a photolithography method. Here, Ni (20 nm thickness) / Au (500 nm thickness) was formed as a p-side electrode by a vacuum deposition method, and unnecessary portions were removed in acetone by a lift-off method. Subsequently, heat treatment was then performed to complete the p-side electrode. The structure completed through the steps so far generally corresponds to FIG. In the process up to here, there has been no process in which the p-side current injection region directly under the p-side electrode is damaged by a plasma process or the like.

次いで、第一エッチング工程を実施するために、エッチング用マスクの形成を実施した。ここでは、ｐ−ＣＶＤ法を用いて０．４μｍ厚みのＳｉＮｘを基板温度４００℃で、ウエハー全面に成膜した。ここでｐ側電極表面にはＡｕが露出していたため、ｐ−ＣＶＤによるＳｉＮｘ成膜プロセスによってもまったく変質しなかった。次に再度フォトリソグフィー工程を実施してＳｉＮｘマスクをパターニングし、ＳｉＮｘエッチングマスクを作製した。この際には、ＳｉＮｘ膜の不要部分のエッチングはＲＩＥ法を用いてＳＦ６プラズマを用いて実施し、後述する第一エッチング工程において薄膜結晶層のエッチングを行わない部分はマスクを残し、かつ予定されている薄膜結晶層のエッチング部分に相当する部分のＳｉＮｘ膜を除去した。 Next, in order to perform the first etching step, an etching mask was formed. Here, 0.4 μm thick SiN x was deposited on the entire surface of the wafer at a substrate temperature of 400 ° C. using the p-CVD method. Here, since Au was exposed on the surface of the p-side electrode, it was not altered at all by the SiN x film forming process by p-CVD. Next, a photolithography process was performed again to pattern the SiNx mask, and a SiNx etching mask was produced. At this time, etching of the unnecessary portion of the SiNx film is performed using SF 6 plasma by using the RIE method, and a portion where the thin film crystal layer is not etched is left in the first etching step described later, and a mask is left. A portion of the SiN x film corresponding to the etched portion of the thin film crystal layer was removed.

次いで第一エッチング工程として、ｐ−ＧａＮコンタクト層２６ｃ、ｐ−ＧａＮ第二クラッド層２６ｂ、ｐ−ＡｌＧａＮ第一クラッド層２６ａ、ＩｎＧａＮ量子井戸層とＧａＮバリア層からなる活性層構造２５、ｎ−ＡｌＧａＮ第一クラッド層２４ａを経てｎ−ＧａＮコンタクト層２４ｃの途中まで、Ｃｌ２ガスを用いたＩＣＰプラズマエッチングを実施し、ｎ型キャリアの注入部分となるｎ型コンタクト層２４ｃを露出させた。 Next, as a first etching step, a p-GaN contact layer 26c, a p-GaN second cladding layer 26b, a p-AlGaN first cladding layer 26a, an active layer structure 25 comprising an InGaN quantum well layer and a GaN barrier layer, n-AlGaN ICP plasma etching using Cl 2 gas was performed to the middle of the n-GaN contact layer 24c through the first cladding layer 24a to expose the n-type contact layer 24c serving as an n-type carrier injection portion.

ＩＣＰプラズマエッチング終了後は、ＳｉＮｘマスクをバッファフッ酸を用いてすべて除去した。ここにおいてもｐ側電極表面にはＡｕが露出していたため、ｐ−ＣＶＤによるＳｉＮｘ成膜プロセスによっても、ｐ側電極はまったく変質しなかった。ここまでの工程で完成した構造は、概ね図５に対応する。 After completion of the ICP plasma etching, the SiN x mask was completely removed using buffered hydrofluoric acid. Also here, since Au was exposed on the surface of the p-side electrode, the p-side electrode was not altered at all even by the SiN x film forming process by p-CVD. The structure completed through the steps so far generally corresponds to FIG.

次いで、各発光装置内にある発光ユニット間分離溝１２を形成する第二エッチング工程を実施するために、真空蒸着法を用いて、ＳｒＦ２マスクをウエハー全面に形成した。次いで、発光ユニット間分離溝を形成する領域のＳｒＦ２膜を除去し、薄膜結晶層の発光ユニット間分離溝形成用マスク、すなわち、第二エッチング工程用ＳｒＦ２マスクを形成した。 Next, an SrF 2 mask was formed on the entire surface of the wafer by using a vacuum deposition method in order to perform a second etching process for forming the light emitting unit separating grooves 12 in each light emitting device. Next, the SrF 2 film in the region for forming the separation groove between the light emitting units was removed, and a mask for forming the separation groove between the light emitting units of the thin film crystal layer, that is, the SrF 2 mask for the second etching process was formed.

次いで、第二エッチング工程として、発光ユニット間分離溝に相当する部分の、ｐ−ＧａＮコンタクト層２６ｃ、ｐ−ＧａＮ第二クラッド層２６ｂ、ｐ−ＡｌＧａＮ第一クラッド層２６ａ、ＩｎＧａＮ量子井戸層とＧａＮバリア層からなる活性層構造２５、ｎ−ＡｌＧａＮ第一クラッド層２４ａ、ｎ−ＧａＮコンタクト層２４ｃ、ｎ−ＧａＮ第二クラッド層２４ｂ、アンドープＧａＮ光学結合層２３の一部までの薄膜結晶層を、Ｃｌ２ガスを用いたＩＣＰエッチングした。この第二エッチング工程中には、ＳｒＦ２マスクはほとんどエッチングされなかった。この工程により幅１０μｍの発光ユニット間分離溝を形成できた。 Next, as a second etching step, the p-GaN contact layer 26c, the p-GaN second clad layer 26b, the p-AlGaN first clad layer 26a, the InGaN quantum well layer, and the GaN corresponding to the light emitting unit separation trenches. An active layer structure 25 made of a barrier layer, an n-AlGaN first cladding layer 24a, an n-GaN contact layer 24c, an n-GaN second cladding layer 24b, and a thin film crystal layer up to a part of the undoped GaN optical coupling layer 23, ICP etching using Cl 2 gas was performed. During this second etching step, the SrF 2 mask was hardly etched. By this step, a separation groove between the light emitting units having a width of 10 μm was formed.

第二エッチング工程によって発光ユニット間分離溝１２を形成後は、不要となったＳｒＦ２マスクを除去した。ここにおいてもｐ側電極表面にはＡｕが露出していたため、まったく変質しなかった。ここまでの工程で完成した構造は、概ね図６に対応する。 After forming the light emitting unit separating groove 12 by the second etching step, the unnecessary SrF 2 mask was removed. Also here, since the Au was exposed on the surface of the p-side electrode, it was not altered at all. The structure completed through the steps up to here generally corresponds to FIG.

次いで、各々の化合物半導体発光装置間の装置間分離溝１３を形成する第三エッチング工程を実施するために、真空蒸着法を用いて、ＳｒＦ２マスクをウエハー全面に形成した。次いで、装置間分離溝を形成する領域部分のＳｒＦ２膜を除去し、薄膜結晶層の装置間分離溝形成用マスク、すなわち、第三エッチング工程用ＳｒＦ２マスクを形成した。 Next, in order to carry out the third etching step for forming the inter-device separation grooves 13 between the respective compound semiconductor light emitting devices, an SrF 2 mask was formed on the entire surface of the wafer by using a vacuum deposition method. Next, the SrF 2 film in the region where the inter-device separation groove was to be formed was removed, and an inter-device separation groove forming mask for the thin film crystal layer, ie, a third etching step SrF 2 mask was formed.

次いで、第三エッチング工程として、装置間分離溝に相当する部分の、ｐ−ＧａＮコンタクト層２６ｃ、ｐ−ＧａＮ第二クラッド層２６ｂ、ｐ−ＡｌＧａＮ第一クラッド層２６ａ、ＩｎＧａＮ量子井戸層とＧａＮバリア層からなる活性層構造２５、ｎ−ＡｌＧａＮ第一クラッド層２４ａ、ｎ−ＧａＮコンタクト層２４ｃ、ｎ−ＧａＮ第二クラッド層２４ｂ、アンドープＧａＮ光学結合層２３、バッファ層２２（２２ａ、２２ｂ）と薄膜結晶層のすべてを、Ｃｌ２ガスを用いたＩＣＰエッチングした。当該第三エッチング工程中には、ＳｒＦ２マスクはほとんどエッチングされなかった。この工程により、幅５０μｍの装置間分離溝を形成した。 Next, as a third etching step, the p-GaN contact layer 26c, the p-GaN second clad layer 26b, the p-AlGaN first clad layer 26a, the InGaN quantum well layer, and the GaN barrier at portions corresponding to the device isolation trenches. Active layer structure 25 composed of layers, n-AlGaN first cladding layer 24a, n-GaN contact layer 24c, n-GaN second cladding layer 24b, undoped GaN optical coupling layer 23, buffer layer 22 (22a, 22b) and thin film All of the crystal layer was ICP etched using Cl 2 gas. During the third etching step, the SrF 2 mask was hardly etched. By this process, an inter-device separation groove having a width of 50 μm was formed.

第三エッチング工程によって装置間分離溝１３を形成後は、不要となったＳｒＦ２マスクを除去した。ここにおいてもｐ側電極２７表面にはＡｕが露出していたため、まったく変質しなかった。ここまでの工程で完成した構造は、概ね図７に対応する。 After forming the inter-device separation groove 13 by the third etching step, the unnecessary SrF 2 mask was removed. Also here, since the Au was exposed on the surface of the p-side electrode 27, it was not altered at all. The structure completed through the steps up to here generally corresponds to FIG.

次いで、ウエハー全面にｐ−ＣＶＤ法によってＳｉＯｘとＳｉＮｘをこの順に形成し、誘電体多層膜とした。この際には、ＳｉＮｘとＳｉＯｘはそれぞれ素子の発光波長に対して光学波長として１／４となるような厚みで１層ずつ形成し、発光波長に対して比較的高い反射率を有するようにした。ここまでの工程で完成した構造は、概ね図８に対応する。 Next, SiO x and SiN x were formed in this order on the entire surface of the wafer by the p-CVD method to obtain a dielectric multilayer film. At this time, SiN x and SiO x are formed one layer at a time so that the optical wavelength is 1/4 with respect to the light emission wavelength of the device, and have a relatively high reflectance with respect to the light emission wavelength. I made it. The structure completed through the steps up to here generally corresponds to FIG.

次いで、Ｎｉ−Ａｕからなるｐ側電極２７上へのｐ側電極露出部分の形成、ｎ側コンタクト層２４ｃ上へのｎ側電流注入領域（３６）の形成、装置間分離溝内のアンドープバッファ層の側壁の一部に残存する絶縁層の除去を、同時に実施するために、フォトリソグラフィー技術を用いてレジストマスクを形成した。次いでフッ酸系のエッチャントでレジストマスクを形成しなかった誘電体多層膜（絶縁層）を除去した。さらに、フッ酸によるサイドエッチングの効果によって、バッファ層のアンドープ部分の側壁の一部の誘電体多層膜（絶縁層）も除去した。ここでは、ｐ側電極２７の周辺はＳｉＯｘとＳｉＮｘからなる絶縁層に１５０μｍ覆われているようにした。 Next, formation of a p-side electrode exposed portion on the p-side electrode 27 made of Ni—Au, formation of an n-side current injection region (36) on the n-side contact layer 24c, and an undoped buffer layer in the inter-device isolation trench In order to simultaneously remove the insulating layer remaining on a part of the side wall of the substrate, a resist mask was formed using a photolithography technique. Next, the dielectric multilayer film (insulating layer) on which the resist mask was not formed with a hydrofluoric acid-based etchant was removed. Further, due to the side etching effect using hydrofluoric acid, a part of the dielectric multilayer film (insulating layer) on the side wall of the undoped portion of the buffer layer was also removed. Here, the periphery of the p-side electrode 27 is covered with an insulating layer made of SiO x and SiN x of 150 μm.

この後に、不要となったレジストマスクは、アセトンで除去し、かつ、ＲＩＥ法による酸素プラズマでアッシングし除去した。この際にも、ｐ側電極表面にはＡｕが露出していたため、ｐ−ＣＶＤによるＳｉＮｘ成膜プロセスによってもまったく変質しなかった。ここまでの工程で完成した構造は、概ね図９に対応する。 Thereafter, the resist mask that was no longer needed was removed with acetone, and was removed by ashing with oxygen plasma by the RIE method. Also at this time, since Au was exposed on the surface of the p-side electrode, it was not altered at all by the SiN x film forming process by p-CVD. The structure completed through the steps up to here generally corresponds to FIG.

次いで、ｎ側電極２８を形成するために、フォトリソグラフィー法を用いてｎ側電極をリフトオフ法でパターニングする準備をしてレジストパターンを形成した。ここでｎ側電極としてＴｉ２０ｎｍ／Ａｌ３００ｎｍを真空蒸着法でウエハー全面に形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施してｎ側電極を完成させた。ｎ側電極は、その面積がｎ側電流注入領域よりも大きくなるように、絶縁層にその周辺が３０μｍほど接するようにし、かつ、ｐ側電極２７との重なりを有さないように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等にも配慮した。尚、別の製作例では、１０μｍほど接するようにして作製し、この実施例と同等の性能の発光素子が得られた。Ａｌ電極は、プラズマプロセス等により変質しやすく、かつ、フッ酸等によってもエッチングされるが、素子作製プロセスの最後にｎ側電極の形成を行ったことから、まったくダメージを受けなかった。ここまでの工程で完成した構造は、概ね図１０に対応する。   Next, in order to form the n-side electrode 28, a resist pattern was formed by preparing to pattern the n-side electrode by a lift-off method using a photolithography method. Here, Ti 20 nm / Al 300 nm as an n-side electrode was formed on the entire surface of the wafer by vacuum deposition, and unnecessary portions were removed in acetone by lift-off. Subsequently, heat treatment was then performed to complete the n-side electrode. The n-side electrode is formed so that its periphery is in contact with the insulating layer by about 30 μm so that the area thereof is larger than that of the n-side current injection region, and does not overlap with the p-side electrode 27. Flip chip bonding with metal solder is easy, and heat dissipation is considered. In another manufacturing example, the light-emitting element was manufactured so as to be in contact with about 10 μm, and a light-emitting element having the same performance as this example was obtained. The Al electrode is easily altered by a plasma process or the like, and is etched by hydrofluoric acid or the like, but was not damaged at all because the n-side electrode was formed at the end of the device fabrication process. The structure completed through the steps up to here generally corresponds to FIG.

次いで、基板剥離を実施する前準備として、支持体４０として、表面にＮｉ／Ｐｔ／Ａｕの積層構造の金属配線（金属層４１）が形成されたＳｉ基板を用意した。この支持体に、発光装置が作りこまれたウエハー（基板２１上の薄膜結晶成長層、電極、絶縁層等）全体を、ＡｕＳｎハンダを用いて接合した。接合時には、支持体４０と発光装置が形成されたウエハーを３００℃に加熱ししてｐ側電極とｎ側電極が、それぞれ設計された支持体上の金属配線にＡｕＳｎハンダで融着されるようにした。この際に、素子の意図しない短絡等は発生しなかった。   Next, as a preparation for carrying out substrate peeling, an Si substrate having a Ni / Pt / Au laminated metal wiring (metal layer 41) formed on the surface was prepared as a support 40. The entire wafer (the thin film crystal growth layer, the electrode, the insulating layer, etc. on the substrate 21) on which the light emitting device was built was bonded to this support using AuSn solder. At the time of bonding, the wafer on which the support 40 and the light emitting device are formed is heated to 300 ° C. so that the p-side electrode and the n-side electrode are fused to the designed metal wiring on the support by AuSn solder. I made it. At this time, an unintended short circuit or the like of the element did not occur.

次に、基板剥離を実施するために、エキシマレーザ（２４８ｎｍ）を、薄膜結晶成長を実施していない基板２１面から照射し、基板を剥離した（レーザディボンディング）。この後に、ＧａＮバッファ層の一部が窒素と金属Ｇａに分解されることで発生したＧａ金属をウェットエッチングによって除去した。   Next, in order to perform substrate peeling, an excimer laser (248 nm) was irradiated from the surface of the substrate 21 on which thin film crystal growth was not performed, and the substrate was peeled off (laser debonding). Thereafter, Ga metal generated by part of the GaN buffer layer being decomposed into nitrogen and metal Ga was removed by wet etching.

次いで、支持体４０に金属ハンダ４２で融着されている極薄膜の発光素子のバッファ層側に、アルミナからなる低反射光学膜４５をスパッタ法によって形成した。この際には、アルミナは素子の発光波長に対して低反射コーティングとなるように、光学膜厚として発光波長の１／４を成膜した。   Next, a low-reflection optical film 45 made of alumina was formed by sputtering on the buffer layer side of the ultrathin light-emitting element fused to the support 40 with metal solder 42. At this time, the alumina was formed with a quarter of the emission wavelength as the optical film thickness so that the alumina had a low reflection coating with respect to the emission wavelength of the device.

最後に、１つ１つの発光装置を分割するために、ダイシングソーを用いて、支持体内の素子分離領域部分をカットした。ここで、支持体内素子分離領域には、金属配線等が存在しなかったことから意図しない配線の剥離等は発生しなかった。このようにして、図１１に示す集積型の化合物半導体発光素子を完成させた。   Finally, in order to divide each light emitting device one by one, the element isolation region portion in the support was cut using a dicing saw. Here, since there was no metal wiring or the like in the element isolation region in the support body, unintentional peeling of the wiring did not occur. Thus, the integrated compound semiconductor light emitting device shown in FIG. 11 was completed.

（実施例２）
実施例１において、光学結合層２３を成膜した後の薄膜結晶層の成膜を次のように行った以外は実施例１を繰り返した。即ち、実施例１で、光学結合層２３として厚み３．５μｍのアンドープＧａＮを１０３５℃で形成した後、さらに、第一導電型（ｎ型）第二クラッド層２４ｂとしてＳｉドープ（Ｓｉ濃度５×１０１８ｃｍ−３）のＧａＮ層を４μｍ厚に形成し、第一導電型（ｎ型）コンタクト層２４ｃとしてＳｉドープ（Ｓｉ濃度８×１０１８ｃｍ−３）のＧａＮ層を０．５μｍ厚に形成し、さらに第一導電型（ｎ型）第一クラッド層２４ａとしてＳｉドープ（Ｓｉ濃度５．０×１０１８ｃｍ−３）のＡｌ０．１０Ｇａ０．９０Ｎ層を０．１μｍの厚さで形成した。さらに活性層構造２５として、バリア層として８５０℃で１３ｎｍの厚さに成膜したアンドープＧａＮ層と、量子井戸層として７２０℃で２ｎｍの厚さに成膜したアンドープＩｎ０．１Ｇａ０．９Ｎ層とを、量子井戸層が全部で８層で両側がバリア層となるように交互に成膜した。さらに成長温度を１０２５℃にして、第二導電型（ｐ型）第一クラッド層２６ａとしてＭｇドープ（Ｍｇ濃度５×１０１９ｃｍ−３）Ａｌ０．１０Ｇａ０．９０Ｎを０．１μｍの厚さに形成した。さらに連続して、第二導電型（ｐ型）第二クラッド層２６ｂとしてＭｇドープ（Ｍｇ濃度５×１０１９ｃｍ−３）ＧａＮを０．０７μｍの厚さに形成した。最後に第二導電型（ｐ型）コンタクト層２６ｃとしてＭｇドープ（Ｍｇ濃度１×１０２０ｃｍ−３）ＧａＮを０．０３μｍの厚さに形成した。その後は、実施例１と同様にして、図１１に示す発光装置を完成させた。この際には、素子の意図しない短絡等は発生しなかった。 (Example 2)
In Example 1, Example 1 was repeated except that the thin film crystal layer after the optical coupling layer 23 was formed was formed as follows. That is, in Example 1, after forming 3.5 μm-thick undoped GaN as the optical coupling layer 23 at 1035 ° C., the first conductive type (n-type) second cladding layer 24b is further doped with Si (Si concentration 5 × A 10 18 cm −3 ) GaN layer is formed to a thickness of 4 μm, and a Si-doped (Si concentration 8 × 10 18 cm −3 ) GaN layer is formed to a thickness of 0.5 μm as the first conductivity type (n-type) contact layer 24c. Further, a Si-doped (Si concentration 5.0 × 10 18 cm −3 ) Al 0.10 Ga 0.90 N layer having a thickness of 0.1 μm is formed as the first conductivity type (n-type) first cladding layer 24a. Formed. Furthermore, as the active layer structure 25, an undoped GaN layer formed to a thickness of 13 nm at 850 ° C. as a barrier layer, and an undoped In 0.1 Ga 0.9 formed to a thickness of 2 nm at 720 ° C. as a quantum well layer. N layers were alternately formed so that the quantum well layers were 8 layers in total and both sides were barrier layers. Further, the growth temperature is set to 1025 ° C., and Mg-doped (Mg concentration 5 × 10 19 cm −3 ) Al 0.10 Ga 0.90 N is 0.1 μm as the second conductivity type (p-type) first cladding layer 26a. Formed to a thickness. Further, Mg-doped (Mg concentration 5 × 10 19 cm −3 ) GaN was formed to a thickness of 0.07 μm as the second conductivity type (p-type) second cladding layer 26b. Finally, Mg-doped (Mg concentration 1 × 10 20 cm −3 ) GaN was formed to a thickness of 0.03 μm as the second conductivity type (p-type) contact layer 26c. Thereafter, in the same manner as in Example 1, the light emitting device shown in FIG. 11 was completed. At this time, an unintended short circuit of the element did not occur.

尚、実施例１、２のプロセスでは、第一エッチング工程後にＳｉＮｘマスクを除去したが、ＳｉＮｘマスクを除去せずに、第二エッチング工程後に除去してもよいし、さらには第三エッチング工程後に除去することも好ましい。 In the processes of Examples 1 and 2, the SiN x mask was removed after the first etching step. However, the SiN x mask may be removed after the second etching step without removing the SiN x mask. It is also preferable to remove after the step.

さらに、第三エッチング工程でのエッチングを、バッファ層の途中で止めることで、図１６に示す発光装置を製作することができる（但し、絶縁膜は多層誘電体膜）。また、その際に、予定した形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、サイドエッチングを行わなければ、図１５に示す発光装置が得られる。また、第三エッチング工程でのエッチングを、光学結合層の途中で止めることで、図１４に示す発光装置を製作することができる。また、その際に、予定した形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、サイドエッチングを行わなければ、図１３に示す発光装置が得られる。   Furthermore, by stopping the etching in the third etching step in the middle of the buffer layer, the light emitting device shown in FIG. 16 can be manufactured (however, the insulating film is a multilayer dielectric film). At that time, if an appropriate etching mask shape is prepared by photolithography suitable for the planned shape and side etching is not performed, the light emitting device shown in FIG. 15 is obtained. Moreover, the light-emitting device shown in FIG. 14 can be manufactured by stopping the etching in the third etching step in the middle of the optical coupling layer. At that time, if an appropriate etching mask shape is prepared by photolithography suitable for the planned shape and side etching is not performed, the light emitting device shown in FIG. 13 is obtained.

（実施例３）
図１２に示す半導体発光装置を以下の手順で作製した。 (Example 3)
The semiconductor light emitting device shown in FIG. 12 was produced by the following procedure.

厚みが４３０μｍのｃ＋面サファイア基板２１を用意し、この上に、まずＭＯＣＶＤ法を用いて、第１のバッファ層２２ａとして厚み１０ｎｍの低温成長したアンドープのＧａＮ層を形成し、この後に第２のバッファ層２２ｂとして厚み１μｍのアンドープＧａＮ層を１０４０℃で形成した。   A c + -plane sapphire substrate 21 having a thickness of 430 μm is prepared, and an undoped GaN layer having a low-temperature growth having a thickness of 10 nm is first formed thereon as the first buffer layer 22a using the MOCVD method. As the buffer layer 22b, an undoped GaN layer having a thickness of 1 μm was formed at 1040 ° C.

光学結合層２３としてアンドープＩｎ０．０５Ｇａ０．９５Ｎが３ｎｍとアンドープＧａＮが１２ｎｍの各１０層の積層構造をその中心に含むアンドープＧａＮ層２μｍ厚を形成した。ここで、アンドープＧａＮ層は８５０℃、アンドープＩｎ０．０５Ｇａ０．９５Ｎ層は７３０℃で成長した。 As the optical coupling layer 23, an undoped GaN layer having a thickness of 2 μm including a laminated structure of 10 layers each of undoped In 0.05 Ga 0.95 N of 3 nm and undoped GaN of 12 nm was formed. Here, the undoped GaN layer was grown at 850 ° C., and the undoped In 0.05 Ga 0.95 N layer was grown at 730 ° C.

次いで、第一導電型（ｎ型）第二クラッド層２４ｂとしてＳｉドープ（Ｓｉ濃度１×１０１８ｃｍ−３）のＧａＮ層を２μｍ厚に形成し、第一導電型（ｎ型）コンタクト層２４ｃとしてＳｉドープ（Ｓｉ濃度２×１０１８ｃｍ−３）のＧａＮ層を０．５μｍ厚に形成し、さらに第一導電型（ｎ型）第一クラッド層２４ａとしてＳｉドープ（Ｓｉ濃度１．５×１０１８ｃｍ−３）のＡｌ０．１５Ｇａ０．８５Ｎ層を０．１μｍの厚さで形成した。 Next, a Si-doped (Si concentration: 1 × 10 18 cm −3 ) GaN layer is formed to a thickness of 2 μm as the first conductivity type (n-type) second cladding layer 24b, and the first conductivity type (n-type) contact layer 24c is formed. A Si-doped (Si concentration 2 × 10 18 cm −3 ) GaN layer is formed to a thickness of 0.5 μm, and Si-doped (Si concentration 1.5 ×) is formed as the first conductivity type (n-type) first cladding layer 24a. A 10 18 cm −3 ) Al 0.15 Ga 0.85 N layer was formed to a thickness of 0.1 μm.

さらに活性層構造２５として、バリア層として８５０℃で１３ｎｍに成膜したアンドープＧａＮ層と、量子井戸層として７１５℃で２ｎｍに成膜したアンドープＩｎ０．１３Ｇａ０．８７Ｎ層を、量子井戸層が全部で３層で両側がバリア層となるように交互に成膜した。 Further, as the active layer structure 25, an undoped GaN layer formed to 13 nm at 850 ° C. as a barrier layer, and an undoped In 0.13 Ga 0.87 N layer formed to 2 nm at 715 ° C. as a quantum well layer, Films were alternately formed so that the total number of layers was 3 and both sides were barrier layers.

さらに成長温度を１０２５℃にして、第二導電型（ｐ型）第一クラッド層２６ａとしてＭｇドープ（Ｍｇ濃度５×１０１９ｃｍ−３）Ａｌ０．１５Ｇａ０．８５Ｎ層を０．１μｍの厚さに形成した。さらに連続して、第二導電型（ｐ型）第二クラッド層２６ｂとしてＭｇドープ（Ｍｇ濃度５×１０１９ｃｍ−３）ＧａＮ層を０．０５μｍの厚さに形成した。最後に第二導電型（ｐ型）コンタクト層２６ｃとしてＭｇドープ（Ｍｇ濃度１×１０２０ｃｍ−３）ＧａＮ層を０．０２μｍの厚さに形成した。 Further, the growth temperature is set to 1025 ° C., and Mg doped (Mg concentration 5 × 10 19 cm −3 ) Al 0.15 Ga 0.85 N layer is 0.1 μm as the second conductivity type (p-type) first cladding layer 26a. The thickness was formed. Further, an Mg-doped (Mg concentration 5 × 10 19 cm −3 ) GaN layer was formed to a thickness of 0.05 μm as the second conductivity type (p-type) second cladding layer 26b. Finally, an Mg-doped (Mg concentration 1 × 10 20 cm −3 ) GaN layer was formed to a thickness of 0.02 μm as the second conductivity type (p-type) contact layer 26c.

この後にＭＯＣＶＤ成長炉の中で徐々に温度を下げて、ウエハーを取り出し、薄膜結晶成長を終了した。   Thereafter, the temperature was gradually lowered in the MOCVD growth furnace, the wafer was taken out, and the thin film crystal growth was completed.

薄膜結晶成長が終了したウエハーに対してｐ側電極２７を形成するために、フォトリソグラフィー法を用いてｐ側電極をリフトオフ法でパターニングする準備をしてレジストパターンを形成した。ここでｐ側電極としてＰｄ（２０ｎｍ厚）／Ａｕ（１０００ｎｍ厚）を真空蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施してｐ側電極２７を完成させた。尚、ここまでの工程では、ｐ側電極直下のｐ側電流注入領域には、プラズマプロセス等のダメージが入るような工程はなかった。   In order to form the p-side electrode 27 on the wafer on which the thin film crystal growth was completed, a resist pattern was formed by preparing to pattern the p-side electrode by a lift-off method using a photolithography method. Here, Pd (20 nm thickness) / Au (1000 nm thickness) was formed as a p-side electrode by a vacuum deposition method, and unnecessary portions were removed in acetone by a lift-off method. Subsequently, heat treatment was then performed to complete the p-side electrode 27. In the process up to here, there has been no process in which the p-side current injection region directly under the p-side electrode is damaged by a plasma process or the like.

次いで、発光ユニット間分離溝を形成する第二エッチング工程と、装置間分離溝を形成する第三エッチング工程を同時に実施するために、真空蒸着法を用いて、ＳｒＦ２マスクをウエハー全面に形成した。次いで、発光ユニット間分離溝の形成領域と装置間分離溝の形成領域にあるＳｒＦ２膜を除去し、薄膜結晶層の分離エッチングマスク、すなわち、第二エッチング工程と第三エッチング工程を同時に実施するためのエッチングマスクを形成した。 Next, in order to simultaneously perform the second etching step for forming the light emitting unit separation grooves and the third etching step for forming the device separation grooves, an SrF 2 mask was formed on the entire surface of the wafer by vacuum evaporation. . Next, the SrF 2 film in the light emitting unit separation groove forming region and the device separation groove forming region is removed, and the thin film crystal layer separation etching mask, that is, the second etching step and the third etching step are simultaneously performed. An etching mask was formed.

次いで、同時に実施する第二、第三エッチング工程として、発光ユニット間分離溝と装置間分離溝に相当する部分の、ｐ−ＧａＮコンタクト層２６ｃ、ｐ−ＧａＮ第二クラッド層２６ｂ、ｐ−ＡｌＧａＮ第一クラッド層２６ａ、ＩｎＧａＮ量子井戸層とＧａＮバリア層からなる活性層構造２５、ｎ−ＡｌＧａＮ第一クラッド層２４ａ、ｎ−ＧａＮコンタクト層２４ｃ、ｎ−ＧａＮ第二クラッド層２４ｂ、アンドープＩｎＧａＮ／ＧａＮ光学結合層２３の一部までの薄膜結晶層を、Ｃｌ２ガスを用いたＩＣＰエッチングした。第二・第三同時エッチング工程中には、ＳｒＦ２マスクはほとんどエッチングされなかった。この工程により、発光ユニット間分離溝は、幅６μｍで形成できた。 Next, as the second and third etching steps to be performed simultaneously, the p-GaN contact layer 26c, the p-GaN second cladding layer 26b, and the p-AlGaN second layer in the portions corresponding to the light emitting unit separation grooves and the device separation grooves. One cladding layer 26a, an active layer structure 25 comprising an InGaN quantum well layer and a GaN barrier layer, an n-AlGaN first cladding layer 24a, an n-GaN contact layer 24c, an n-GaN second cladding layer 24b, an undoped InGaN / GaN optical The thin film crystal layer up to a part of the bonding layer 23 was subjected to ICP etching using Cl 2 gas. During the second and third simultaneous etching steps, the SrF 2 mask was hardly etched. By this process, the separation groove between the light emitting units was formed with a width of 6 μm.

第二・第三エッチング工程を同時に実施し、発光ユニット間分離溝と装置間分離溝を形成後は、不要となったＳｒＦ２マスクを除去した。ここにおいてもｐ側電極表面にはＡｕが露出していたためまったく変質しなかった。 The second and third etching steps were performed at the same time, and after forming the light emitting unit separation groove and the device separation groove, the unnecessary SrF 2 mask was removed. Also here, since the Au was exposed on the surface of the p-side electrode, it was not altered at all.

次に、第一導電型側電極を形成する前準備として第一導電型コンタクト層を露出させる第一エッチング工程を実施するために、エッチング用マスクの形成を実施した。ここでは、真空蒸着法を用いてＳｒＦ２をウエハー全面に製膜した。次に再度フォトリソグフィー工程を実施してＳｒＦ２マスクをパターニングし、第一エッチング用のマスクを作製した。 Next, in order to perform a first etching step of exposing the first conductivity type contact layer as preparation before forming the first conductivity type side electrode, an etching mask was formed. Here, SrF 2 was formed on the entire surface of the wafer by vacuum evaporation. Next, a photolithography process was performed again to pattern the SrF 2 mask, and a first etching mask was produced.

次いで第一エッチング工程として、ｐ−ＧａＮコンタクト層２６ｃ、ｐ−ＧａＮ第二クラッド層２６ｂ、ｐ−ＡｌＧａＮ第一クラッド層２６ａ、ＩｎＧａＮ量子井戸層とＧａＮバリア層からなる活性層構造２５、ｎ−ＡｌＧａＮ第一クラッド層２４ａを経てｎ−ＧａＮコンタクト層２４ｃの途中まで、Ｃｌ２ガスを用いたＩＣＰプラズマエッチングを実施し、ｎ型キャリアの注入部分となるｎ型コンタクト層を露出させた。 Next, as a first etching step, a p-GaN contact layer 26c, a p-GaN second cladding layer 26b, a p-AlGaN first cladding layer 26a, an active layer structure 25 comprising an InGaN quantum well layer and a GaN barrier layer, n-AlGaN ICP plasma etching using Cl 2 gas was performed through the first cladding layer 24a and halfway through the n-GaN contact layer 24c to expose the n-type contact layer serving as an n-type carrier injection portion.

ＩＣＰプラズマエッチング終了後は、ＳｒＦ２マスクをすべて除去した。ここにおいてもｐ側電極表面にはＡｕが露出していたため、これらのプロセスによってもまったく変質しなかった。 After the ICP plasma etching was completed, the entire SrF 2 mask was removed. Again, since Au was exposed on the surface of the p-side electrode, it was not altered at all by these processes.

次いで、ウエハー全面にｐ−ＣＶＤ法によって絶縁層３０としてＳｉＮｘを１２５ｎｍ厚だけウエハー全面に形成した。次いで、Ｐｄ−Ａｕからなるｐ側電極２７の上にｐ側電極露出部分を形成し、ｎ側コンタクト層上にはｎ側電流注入領域を形成し、さらに、装置間分離溝に存在する絶縁層の一部の除去を、同時に実施するために、フォトリソグラフィー技術を用いてレジストマスクを形成し、次いでＳＦ６ガスのＲＩＥプラズマを用いてレジストマスクを形成しなかった部分、すなわち、ｐ側電極露出部分の形成と、ｎ側コンタクト層２４ｃ上のｎ側電流注入領域の形成と、さらに、装置間分離溝に存在する絶縁層の一部の除去を実施した。ここでは、ｐ側電極の周辺はＳｉＮｘ絶縁層に覆われているようにした。また、ｎ側電流注入領域を除いて薄膜結晶層の側壁なども絶縁層に覆われているようにした。また、例えば実施例１、２で説明したように、予定した形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、絶縁層のサイドエッチングを進めることで図１４の形状（図１２は、この形状を示した。）の形成も、あるいは、予定した形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、絶縁層のサイドエッチングを進めないことで図１３の形状も可能である。 Next, SiN x having a thickness of 125 nm was formed as an insulating layer 30 on the entire surface of the wafer by p-CVD. Next, a p-side electrode exposed portion is formed on the p-side electrode 27 made of Pd—Au, an n-side current injection region is formed on the n-side contact layer, and an insulating layer present in the inter-device isolation trench In order to simultaneously remove a portion of the resist mask, a resist mask is formed using a photolithography technique, and then a portion where the resist mask is not formed using RIE plasma of SF 6 gas, ie, p-side electrode exposure The formation of the portion, the formation of the n-side current injection region on the n-side contact layer 24c, and the removal of a part of the insulating layer existing in the inter-device isolation trench were performed. Here, the periphery of the p-side electrode was covered with a SiN x insulating layer. In addition, the sidewall of the thin film crystal layer is covered with the insulating layer except for the n-side current injection region. Further, for example, as described in the first and second embodiments, an appropriate etching mask shape is prepared by photolithography suitable for a predetermined shape, and the shape of FIG. 12 shows this shape.) Alternatively, an appropriate etching mask shape is prepared by photolithography suitable for the planned shape, and the side etching of the insulating layer is not advanced, so that FIG. Shape is also possible.

この後に、不要となったレジストマスクは、アセトンで除去し、かつ、ＲＩＥ法による酸素プラズマでアッシングし除去した。この際にも、ｐ側電極表面にはＡｕが露出していたため、ｐまったく変質しなかった。   Thereafter, the resist mask that was no longer needed was removed with acetone, and was removed by ashing with oxygen plasma by the RIE method. Also at this time, since Au was exposed on the surface of the p-side electrode, p was not altered at all.

次いで、ｎ側電極２８を形成するために、フォトリソグラフィー法を用いてｎ側電極をリフトオフ法でパターニングする準備をしてレジストパターンを形成した。ここでｎ側電極としてＴｉ（２０ｎｍ厚）／Ａｌ（１５００ｎｍ厚）を真空蒸着法でウエハー全面に形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施してｎ側電極を完成させた。ｎ側電極は、その面積がｎ側電流注入領域よりも大きく、かつ、ｐ側電極との重なりを有さないように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等にも配慮した。Ａｌ電極は、プラズマプロセス等により変質しやすく、かつ、フッ酸等によってもエッチングされるが、素子作製プロセスの最後にｎ側電極の形成を行ったことから、まったくダメージを受けなかった。   Next, in order to form the n-side electrode 28, a resist pattern was formed by preparing to pattern the n-side electrode by a lift-off method using a photolithography method. Here, Ti (20 nm thickness) / Al (1500 nm thickness) as an n-side electrode was formed on the entire surface of the wafer by a vacuum deposition method, and unnecessary portions were removed in acetone by a lift-off method. Subsequently, heat treatment was then performed to complete the n-side electrode. The n-side electrode has an area larger than that of the n-side current injection region and does not overlap with the p-side electrode, so that flip chip bonding with metal solder is easy and heat dissipation is also achieved. Considered. The Al electrode is easily altered by a plasma process or the like, and is etched by hydrofluoric acid or the like, but was not damaged at all because the n-side electrode was formed at the end of the device fabrication process.

次いで、基板剥離を実施する前準備として、支持体４０として、表面にＴｉ／Ｐｔ／Ａｕの積層構造の金属配線（金属層４１）が形成されたＡｌＮ基板を用意した。この支持体に、発光装置が作りこまれたウエハー（基板２１上の薄膜結晶成長層、電極、絶縁層等）全体を、ＡｕＳｎハンダを用いて接合した。接合時には、支持体４０と発光装置が形成されたウエハーを３００℃に加熱ししてｐ側電極とｎ側電極が、それぞれ設計された支持体上の金属配線にＡｕＳｎハンダで融着されるようにした。この際に、この際には、素子の意図しない短絡等は発生しなかった。   Next, as a preparation for carrying out substrate peeling, an AlN substrate having a Ti / Pt / Au laminated metal wiring (metal layer 41) on the surface was prepared as a support 40. The entire wafer (the thin film crystal growth layer, the electrode, the insulating layer, etc. on the substrate 21) on which the light emitting device was built was bonded to this support using AuSn solder. At the time of bonding, the wafer on which the support 40 and the light emitting device are formed is heated to 300 ° C. so that the p-side electrode and the n-side electrode are fused to the designed metal wiring on the support by AuSn solder. I made it. At this time, an unintended short circuit or the like of the element did not occur at this time.

次に、基板剥離を実施するために、エキシマレーザ（２４８ｎｍ）を、薄膜結晶成長を実施していない基板２１面から照射し、基板を剥離した（レーザディボンディング）。この後に、ＧａＮバッファ層の一部が窒素と金属Ｇａに分解されることで発生したＧａ金属をウェットエッチングによって除去した。   Next, in order to perform substrate peeling, an excimer laser (248 nm) was irradiated from the surface of the substrate 21 on which thin film crystal growth was not performed, and the substrate was peeled off (laser debonding). Thereafter, Ga metal generated by part of the GaN buffer layer being decomposed into nitrogen and metal Ga was removed by wet etching.

最後に、１つ１つの発光装置を分割するために、ダイシングソーを用いて、支持体内の素子分離領域部分を、装置間分離溝底部の光学結合層およびバッファ層と共にカットした。ここで、支持体内素子分離領域には、金属配線等が存在しなかったことから意図しない配線の剥離等は発生しなかった。このようにして、図１２に示す集積型の化合物半導体発光素子を完成させた。   Finally, in order to divide each light emitting device one by one, the element isolation region portion in the support was cut together with the optical coupling layer and the buffer layer at the bottom of the inter-device isolation groove using a dicing saw. Here, since there was no metal wiring or the like in the element isolation region in the support body, unintentional peeling of the wiring did not occur. Thus, the integrated compound semiconductor light emitting device shown in FIG. 12 was completed.

本発明の発光装置の１例を示す図である。It is a figure which shows one example of the light-emitting device of this invention. 本発明の発光装置の１例の完成前の構造を示す図である。It is a figure which shows the structure before completion of one example of the light-emitting device of this invention. 活性層構造を模式的に示す図である。It is a figure which shows an active layer structure typically. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention. 実施例１で製造した発光装置を示す図である。1 is a view showing a light emitting device manufactured in Example 1. FIG. 実施例２で製造した発光装置を示す図である。6 is a view showing a light emitting device manufactured in Example 2. FIG. 本発明の発光装置の１例を示す図である。It is a figure which shows one example of the light-emitting device of this invention. 本発明の発光装置の１例を示す図である。It is a figure which shows one example of the light-emitting device of this invention. 本発明の発光装置の１例を示す図である。It is a figure which shows one example of the light-emitting device of this invention. 本発明の発光装置の１例を示す図である。It is a figure which shows one example of the light-emitting device of this invention. 本発明の製造方法の１実施形態を説明する工程断面図である。It is process sectional drawing explaining one Embodiment of the manufacturing method of this invention.

符号の説明Explanation of symbols

１０ 発光装置
１１ 発光ユニット
１２ 発光ユニット間分離溝
１３ 装置間分離溝
１５ 絶縁層非形成部分
２１ 基板
２２ バッファ層
２２ａ 第１のバッファ層
２２ｂ 第２のバッファ層
２３ 光学結合層
２４ 第一導電型クラッド層
２４ａ 第一導電型第一クラッド層
２４ｂ 第一導電型第二クラッド層
２４ｃ 第一導電型（ｎ型）コンタクト層
２５ 活性層構造
２６ 第二導電型クラッド層
２６ａ 第二導電型第一クラッド層
２６ｂ 第二導電型第二クラッド層
２６ｃ 第二導電型（ｐ型）コンタクト層
２７ 第二導電型側電極
２８ 第一導電型側電極
３０ 絶縁層
３５ 第二電流注入領域
３６ 第一電流注入領域
３７ 第二導電型側電極露出部分
４０ 支持体
４１ 金属面
４２ 金属ハンダ
４５ 低反射光学膜
５１ 第一エッチングマスク（ＳｉＮｘ等）
５２ 第二および／または第三エッチングマスク（金属フッ化物マスク） DESCRIPTION OF SYMBOLS 10 Light-emitting device 11 Light-emitting unit 12 Light-emitting-unit separation groove 13 Inter-device separation groove 15 Insulating layer non-formation part 21 Substrate 22 Buffer layer 22a First buffer layer 22b Second buffer layer 23 Optical coupling layer 24 First conductive clad Layer 24a First conductivity type first cladding layer 24b First conductivity type second cladding layer 24c First conductivity type (n-type) contact layer 25 Active layer structure 26 Second conductivity type cladding layer 26a Second conductivity type first cladding layer 26b Second conductivity type second cladding layer 26c Second conductivity type (p-type) contact layer 27 Second conductivity type side electrode 28 First conductivity type side electrode 30 Insulating layer 35 Second current injection region 36 First current injection region 37 Second conductive type side electrode exposed portion 40 Support 41 Metal surface 42 Metal solder 45 Low reflection optical film 51 First etching mask (SiN x, etc.)
52 Second and / or third etching mask (metal fluoride mask)

Claims (52)

複数の発光ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、
主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられた発光ユニット間分離溝により電気的に分離され、
さらに、前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ユニット間に共通して設けられ、前記複数の発光ユニットを光学的に結合し、１つの発光ユニットから発光された光を他の発光ユニットに分布させる光学結合層と、前記光学結合層の前記主たる光取り出し方向側にバッファ層を有することを特徴とする集積型化合物半導体発光装置。 An integrated compound semiconductor light emitting device having a plurality of light emitting units,
The light emitting unit includes a compound semiconductor thin film crystal layer having a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer; Having at least a conductivity type side electrode, and a first conductivity type side electrode,
The main light extraction direction is the first conductivity type semiconductor layer side direction when viewed from the active layer structure, and the first conductivity type side electrode and the second conductivity type side electrode are opposite to the main light extraction direction. Formed on the side,
The light emitting units are electrically separated by a separation groove between light emitting units provided between adjacent light emitting units,
Further, provided in common between the plurality of light emitting units on the main light extraction direction side from the first conductive type semiconductor layer, the plurality of light emitting units are optically coupled to emit light from one light emitting unit. An integrated compound semiconductor light emitting device comprising: an optical coupling layer that distributes the emitted light to other light emitting units; and a buffer layer on the main light extraction direction side of the optical coupling layer. 前記光学結合層が、前記薄膜結晶層の一部として、前記複数の発光ユニット間に共通して設けられている層であることを特徴とする請求項１記載の発光装置。   The light-emitting device according to claim 1, wherein the optical coupling layer is a layer provided in common between the plurality of light-emitting units as part of the thin-film crystal layer. 前記光学結合層の平均屈折率をｎｏｃ、前記第一導電型半導体層の平均屈折率をｎ１で表したとき、
ｎ１＜ｎｏｃ
の関係を満たすことを特徴とする請求項１または２記載の発光装置。 When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the first conductive type semiconductor layer is expressed as n 1 ,
n 1 <n oc
The light-emitting device according to claim 1, wherein the relationship is satisfied. 前記光学結合層の平均屈折率をｎｏｃ、前記バッファ層の平均屈折率をｎｂｆで表したとき、
ｎｂｆ≦ｎｏｃ
の関係を満たすことを特徴とする請求項１〜３のいずれかに記載の発光装置。 When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the buffer layer is expressed as nbf ,
n bf ≦ n oc
The light emitting device according to claim 1, wherein the relationship is satisfied. 前記発光装置の発光波長をλ（ｎｍ）、発光波長における前記光学結合層の平均屈折率をｎｏｃ、第一導電型半導体層の平均屈折率をｎ１、前記光学結合層の物理的厚みをｔｏｃ（ｎｍ）とし、光学結合層と第一導電型半導体層の比屈折率差Δ（ｏｃ−１）を
Δ（ｏｃ−１）≡（（ｎｏｃ)２−（ｎ１)２）/(２×（ｎｏｃ)２）
と定義したときに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ π/２
を満たすようにｔｏｃが選択されていることを特徴とする請求項１〜４のいずれかに記載の発光装置。 The emission wavelength of the light emitting device is λ (nm), the average refractive index of the optical coupling layer at the emission wavelength is n oc , the average refractive index of the first conductivity type semiconductor layer is n 1 , and the physical thickness of the optical coupling layer is t oc (nm), and the relative refractive index difference Δ (oc-1) between the optical coupling layer and the first conductivity type semiconductor layer is Δ (oc-1) ≡ ((n oc ) 2- (n 1 ) 2 ) / (2 × (n oc ) 2 )
Defined as
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ π / 2
The light emitting device according to claim 1, wherein t oc is selected so as to satisfy さらに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ ２×π
の関係を満たすようにｔｏｃが選択されることを特徴とする請求項５記載の発光装置。 further,
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ 2 × π
The light emitting device according to claim 5, wherein t oc is selected so as to satisfy the relationship of 前記光学結合層全体の比抵抗ρｏｃ（Ω・ｃｍ）が、
０．５ ≦ρｏｃ
の関係を満たすことを特徴とする請求項１〜６のいずれかに記載の発光装置。 The specific resistance ρ oc (Ω · cm) of the entire optical coupling layer is
0.5 ≦ ρ oc
The light emitting device according to claim 1, wherein the relationship is satisfied. 前記光学結合層が複数の層の積層構造であることを特徴とする請求項１〜７のいずれかに記載の発光装置。   The light-emitting device according to claim 1, wherein the optical coupling layer has a stacked structure of a plurality of layers. 前記複数の発光ユニットは、前記発光ユニット間分離溝が、隣接する発光ユニット間で、前記薄膜結晶層の表面から前記光学結合層の界面まで、または前記光学結合層の一部までを除去して形成されていることを特徴とする請求項１〜８のいずれかに記載の発光装置。   In the plurality of light emitting units, the separation grooves between the light emitting units are removed between adjacent light emitting units from the surface of the thin film crystal layer to the interface of the optical coupling layer or a part of the optical coupling layer. The light emitting device according to claim 1, wherein the light emitting device is formed. 前記発光ユニット間分離溝の幅が、２〜３００μｍの範囲である請求項１〜９のいずれかに記載の発光装置。   The light emitting device according to any one of claims 1 to 9, wherein a width of the light emitting unit separation groove is in a range of 2 to 300 µm. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割されたものであって、この装置間分離溝が、前記光学結合層の途中まで形成されたことを特徴とする請求項１〜１０のいずれかに記載の発光装置。   The light-emitting device is divided from an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove is formed partway through the optical coupling layer. The light-emitting device according to claim 1. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内から分割されたものであって、この装置間分離溝が、前記バッファ層の途中まで形成されたことを特徴とする請求項１〜１０のいずれかに記載の発光装置。   The light emitting device is divided from the inter-device separation groove provided between the plurality of light-emitting devices, and the inter-device separation groove is formed partway in the buffer layer. The light-emitting device according to claim 1. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割されたものであって、この装置間分離溝が、前記バッファ層を除去して形成されたことを特徴とする請求項１〜１０のいずれかに記載の発光装置。   The light emitting device is divided from an inter-device separation groove provided between a plurality of light emitting devices, and the inter-device separation groove is formed by removing the buffer layer. The light-emitting device according to claim 1. 前記発光ユニット間分離溝内の底面および側面の全面を被覆し、この発光装置の側面に露出した層のうち、少なくとも前記第一導電型半導体層、活性層構造および第二導電型半導体層の側面を被覆し、前記第一導電型側電極の主たる光取り出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対側の一部を覆っている絶縁層を有することを特徴とする請求項１〜１３のいずれかに記載の発光装置。   Of the layers exposed on the side surfaces of the light emitting device, covering the entire bottom surface and side surfaces in the light emitting unit separation groove, at least the side surfaces of the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer And an insulating layer that is in contact with a part of the first conductivity type side electrode on the main light extraction direction side and covers a part of the second conductivity type side electrode opposite to the main light extraction direction. The light-emitting device according to claim 1. この発光装置の側面に、前記絶縁層が形成されていない絶縁層非形成領域が存在し、かつ、前記絶縁層が少なくとも前記第一導電型半導体層、前記活性層構造、および前記第二導電型半導体層の側壁を覆っていることを特徴とする請求項１４記載の発光装置。   An insulating layer non-formation region where the insulating layer is not formed is present on a side surface of the light emitting device, and the insulating layer is at least the first conductive type semiconductor layer, the active layer structure, and the second conductive type. The light emitting device according to claim 14, wherein the side wall of the semiconductor layer is covered. 前記薄膜結晶層が、Ｖ族として窒素原子を含むＩＩＩ−Ｖ族化合物半導体からなることを特徴とする請求項１〜１５のいずれかに記載の発光装置。   The light-emitting device according to claim 1, wherein the thin-film crystal layer is made of a III-V group compound semiconductor containing a nitrogen atom as a V group. 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数をＢ、量子井戸層の数をＷで表したとき、ＢとＷが、
Ｂ＝Ｗ＋１
を満たすことを特徴とする請求項１〜１６のいずれかに記載の発光装置。 When the active layer structure is composed of a quantum well layer and a barrier layer, the number of barrier layers is represented by B, and the number of quantum well layers is represented by W.
B = W + 1
The light-emitting device according to claim 1, wherein: 前記絶縁層が、複数の層からなる誘電体多層膜であることを特徴とする請求項１４または１５記載の発光装置。   16. The light emitting device according to claim 14, wherein the insulating layer is a dielectric multilayer film composed of a plurality of layers. 前記第一導電型半導体層側から前記光学結合層へ垂直入射する当該発光装置の発光波長の光が前記光学結合層で反射される反射率をＲ２で表し、前記絶縁層に前記第二導電型半導体層側から垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率をＲ１２、前記絶縁層に第一導電型半導体層側から垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率をＲ１１、前記絶縁層に前記活性層構造側から垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率をＲ１ｑでそれぞれ表したとき、
（式１） Ｒ２＜Ｒ１２
（式２） Ｒ２＜Ｒ１１
（式３） Ｒ２＜Ｒ１ｑ
のすべての条件を満たすように、前記絶縁層が構成されていることを特徴とする請求項１４〜１８のいずれかに記載の発光装置。 The reflectance at which the light having the emission wavelength of the light emitting device perpendicularly incident on the optical coupling layer from the first conductive semiconductor layer side is reflected by the optical coupling layer is represented by R2, and the second conductive type is applied to the insulating layer. The reflectance at which the light having the emission wavelength of the light-emitting device perpendicularly incident from the semiconductor layer side is reflected by the insulating layer is R12, and the light emission wavelength of the light-emitting device perpendicularly incident on the insulating layer from the first conductivity type semiconductor layer side is R12. R11 represents a reflectance at which light is reflected by the insulating layer, and R1q represents a reflectance at which light having a light emission wavelength of the light emitting device that is perpendicularly incident on the insulating layer from the active layer structure side is reflected by the insulating layer. When
(Formula 1) R2 <R12
(Formula 2) R2 <R11
(Formula 3) R2 <R1q
The light-emitting device according to claim 14, wherein the insulating layer is configured to satisfy all of the conditions. 前記バッファ層の主たる光取り出し方向の表面が平坦でないことを特徴とする請求項１〜１９のいずれかに記載の発光装置。   The light emitting device according to claim 1, wherein a surface of the buffer layer in a main light extraction direction is not flat. 前記光学結合層からバッファ層側に垂直入射する当該発光装置の発光波長の光がバッファ層で反射される反射率をＲ３、前記バッファ層から光取り出し側の空間に垂直入射する当該発光装置の発光波長の光が空間との界面で反射される反射率をＲ４で表したとき、
Ｒ４＜Ｒ３
を満たすようにバッファ層の光取り出し側に低反射光学膜を有することを特徴とする請求項１〜２０のいずれかに記載の発光装置。 R3 is a reflectance at which the light of the emission wavelength of the light emitting device that is perpendicularly incident on the buffer layer side from the optical coupling layer is reflected by the buffer layer, and the light emission of the light emitting device that is perpendicularly incident on the light extraction side space from the buffer layer When the reflectance at which the wavelength of light is reflected at the interface with the space is represented by R4,
R4 <R3
21. The light emitting device according to claim 1, further comprising a low reflection optical film on the light extraction side of the buffer layer so as to satisfy the above. 第一導電型がｎ型であり、第二導電型がｐ型であることを特徴とする請求項１〜２１のいずれかに記載の発光装置。   The light emitting device according to any one of claims 1 to 21, wherein the first conductivity type is n-type and the second conductivity type is p-type. 前記第一導電型側電極および前記第二導電型側電極が、金属ハンダによって金属面を有する支持体に接合されていることを特徴とする請求項１〜２２のいずれかに記載の発光装置。   23. The light emitting device according to claim 1, wherein the first conductivity type side electrode and the second conductivity type side electrode are joined to a support having a metal surface by metal solder. 前記第一導電型側電極および前記第二導電型側電極と、前記支持体の金属面との接合が、金属ハンダのみ、または金属ハンダと金属バンプによってなされていることを特徴とする請求項２３記載の発光装置。   24. The bonding between the first conductivity type side electrode and the second conductivity type side electrode and the metal surface of the support is made of only metal solder, or metal solder and metal bumps. The light-emitting device of description. 前記支持体の母材が、金属、ＡｌＮ、Ａｌ２Ｏ３、Ｓｉ、ガラス、ＳｉＣ、ダイヤモンド、ＢＮおよびＣｕＷからなる群より選ばれることを特徴とする請求項２３または２４記載の発光装置。 The light emitting device according to claim 23 or 24, wherein the base material of the support is selected from the group consisting of metal, AlN, Al 2 O 3 , Si, glass, SiC, diamond, BN, and CuW. 前記支持体の発光装置間の分離部分に、金属層が形成されていないことを特徴とする請求項２３〜２５のいずれかに記載の発光装置。   The light emitting device according to any one of claims 23 to 25, wherein a metal layer is not formed at a separation portion between the light emitting devices of the support. 複数の発光ユニットを支持体上に有する集積型化合物半導体発光装置の製造方法であって、
基板上に、バッファ層および光学結合層をこの順に形成する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶層を成膜する工程と、
前記第二導電型半導体層の表面に第二導電型側電極を形成する工程と、
前記第一導電型半導体層の一部を表面に露出させる第一エッチング工程と、
前記第一エッチング工程により、露出した第一導電型半導体層の面に第一導電型側電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成するために、前記薄膜結晶層表面から前記光学結合層の界面まで、または、前記薄膜結晶層表面から前記光学結合層の一部までを除去する第二エッチング工程と、
複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三エッチング工程と、
前記基板を除去する工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。 A method of manufacturing an integrated compound semiconductor light emitting device having a plurality of light emitting units on a support,
Forming a buffer layer and an optical coupling layer in this order on the substrate;
Forming a thin film crystal layer having at least a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer;
Forming a second conductivity type side electrode on the surface of the second conductivity type semiconductor layer;
A first etching step of exposing a portion of the first conductivity type semiconductor layer to the surface;
Forming a first conductivity type side electrode on the exposed surface of the first conductivity type semiconductor layer by the first etching step;
In order to form a separation groove between the light emitting units for electrically separating the light emitting units from each other, from the surface of the thin film crystal layer to the interface of the optical coupling layer, or from the surface of the thin film crystal layer to the optical coupling layer. A second etching step to remove a part,
A third etching step of removing at least the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer to form an inter-device separation groove for separating into a plurality of light emitting devices;
And a step of removing the substrate. A method of manufacturing an integrated compound semiconductor light emitting device. 前記の基板を除去する工程の前に、前記第一導電型側電極および第二導電型側電極を、支持体上の金属面に接合して前記支持体に搭載する工程を有することを特徴とする請求項２７記載の方法。   Before the step of removing the substrate, the first conductivity type side electrode and the second conductivity type side electrode are bonded to a metal surface on a support and mounted on the support. The method of claim 27. 前記の基板を除去する工程の後、複数の発光装置に分離する工程を有することを特徴とする請求項２８記載の方法。   29. The method according to claim 28, further comprising the step of separating the plurality of light emitting devices after the step of removing the substrate. 前記光学結合層の成膜工程を、前記薄膜結晶層の成膜工程の一部として、かつ前記第一導電型半導体層の形成に先立って行うことを特徴とする請求項２７〜２９のいずれかに記載の方法。   30. The film formation step of the optical coupling layer is performed as a part of the film formation step of the thin film crystal layer and prior to the formation of the first conductivity type semiconductor layer. The method described in 1. 前記光学結合層の平均屈折率をｎｏｃ、前記第一導電型半導体層の平均屈折率をｎ１で表したとき、
ｎ１＜ｎｏｃ
の関係を満たすようにすることを特徴とする請求項２７〜３０のいずれかに記載の方法。 When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the first conductive type semiconductor layer is expressed as n 1 ,
n 1 <n oc
The method according to claim 27, wherein the relationship is satisfied. 前記光学結合層の平均屈折率をｎｏｃ、前記バッファ層の平均屈折率をｎｂｆで表したとき、
ｎｂｆ≦ｎｏｃ
の関係を満たすようにすることを特徴とする請求項２７〜３１のいずれかに記載の方法。 When the average refractive index of the optical coupling layer is expressed as n oc and the average refractive index of the buffer layer is expressed as nbf ,
n bf ≦ n oc
32. The method according to claim 27, wherein the relationship is satisfied. 前記発光装置の発光波長をλ（ｎｍ）、発光波長における前記光学結合層の平均屈折率をｎｏｃ、第一導電型半導体層の平均屈折率をｎ１、前記光学結合層の物理的厚みをｔｏｃ（ｎｍ）とし、光学結合層と第一導電型半導体層の比屈折率差Δ（ｏｃ−１）を
Δ（ｏｃ−１）≡（（ｎｏｃ)２−（ｎ１)２）/(２×（ｎｏｃ)２）
と定義したときに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ π/２
を満たすようにｔｏｃを選択することを特徴とする請求項２７〜３２のいずれかに記載の方法。 The emission wavelength of the light emitting device is λ (nm), the average refractive index of the optical coupling layer at the emission wavelength is n oc , the average refractive index of the first conductivity type semiconductor layer is n 1 , and the physical thickness of the optical coupling layer is t oc (nm), and the relative refractive index difference Δ (oc-1) between the optical coupling layer and the first conductivity type semiconductor layer is Δ (oc-1) ≡ ((n oc ) 2- (n 1 ) 2 ) / (2 × (n oc ) 2 )
Defined as
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ π / 2
The method according to any one of claims 27 to 32, characterized in that selecting a t oc to meet. さらに、
（√（２×Δ（ｏｃ−１））×ｎｏｃ×π×ｔｏｃ）/λ ≧ ２×π
の関係を満たすようにｔｏｃを選択することを特徴とする請求項３３記載の方法。 further,
(√ (2 × Δ (oc−1) ) × n oc × π × t oc ) / λ ≧ 2 × π
35. The method of claim 33, wherein t oc is selected to satisfy the relationship. 前記光学結合層全体の比抵抗ρｏｃ（Ω・ｃｍ）が、
０．５ ≦ρｏｃ
の関係を満たすようにすることを特徴とする請求項２７〜３４のいずれかに記載の方法。 The specific resistance ρ oc (Ω · cm) of the entire optical coupling layer is
0.5 ≦ ρ oc
The method according to claim 27, wherein the relationship is satisfied. 前記光学結合層を、複数の層の積層構造として成膜することを特徴とする請求項２７〜３５のいずれかに記載の方法。   The method according to any one of claims 27 to 35, wherein the optical coupling layer is formed as a stacked structure of a plurality of layers. 前記第三エッチング工程を、前記第二エッチング工程と同時にまたは別に行い、前記薄膜結晶層表面から前記光学結合層の界面まで、または前記光学結合層の一部までを除去するまでエッチングを行うことを特徴とする請求項２７〜３６のいずれかに記載の方法。   The third etching step is performed simultaneously with or separately from the second etching step, and etching is performed until the surface of the thin film crystal layer is removed to the interface of the optical coupling layer or a part of the optical coupling layer is removed. 37. A method according to any of claims 27 to 36, characterized in that 前記第三エッチング工程を、前記薄膜結晶層表面からバッファ層の一部を除去するまでエッチングを行うことを特徴とする請求項２７〜３６のいずれかに記載の方法。   37. The method according to claim 27, wherein the third etching step is performed until a part of the buffer layer is removed from the surface of the thin film crystal layer. 前記第三エッチング工程において、少なくとも前記基板表面に達するまでエッチングを行うことを特徴とする請求項２７〜３６のいずれかに記載の方法。   The method according to any one of claims 27 to 36, wherein in the third etching step, etching is performed until at least the surface of the substrate is reached. 前記第二および第三エッチング工程が、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４およびそれらの２種以上の組み合わせからなる群より選ばれるガス種を用いたドライエッチング法で行われることを特徴とする請求項２７〜３９のいずれかに記載の方法。 The second and third etching steps are performed by a dry etching method using a gas species selected from the group consisting of Cl 2 , BCl 3 , SiCl 4 , CCl 4 and combinations of two or more thereof. 40. A method according to any one of claims 27 to 39. エッチングマスクとして、パターニングされた金属フッ化物層を用いることを特徴とする請求項４０記載の方法。   41. The method according to claim 40, wherein a patterned metal fluoride layer is used as an etching mask. 前記金属フッ化物層が、ＳｒＦ２、ＡｌＦ３、ＭｇＦ２、ＢａＦ２、ＣａＦ２およびそれらの組み合わせからなる群より選ばれることを特徴とする請求項４１記載の方法。 Wherein the metal fluoride layer, SrF 2, AlF 3, MgF 2, BaF 2, CaF 2 and 42. The method of claim 41 wherein the selected from the group consisting of. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前記第一導電型側電極を形成する工程をこの順番に行い、前記第一導電型側電極を形成する工程の前に、さらに絶縁層を形成する工程を有することを特徴とする請求項２７〜４２のいずれかに記載の方法。   The step of forming the second conductivity type side electrode, the first etching step and the step of forming the first conductivity type side electrode are performed in this order, and before the step of forming the first conductivity type side electrode, 43. The method according to any one of claims 27 to 42, further comprising a step of forming an insulating layer. 前記絶縁層を形成する工程が、第一〜第三エッチング工程の後に行われることを特徴とする請求項４３記載の方法。   44. The method according to claim 43, wherein the step of forming the insulating layer is performed after the first to third etching steps. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前記第一導電型側電極を形成する工程をこの順番に行い、
前記第三エッチング工程では、表面から、前記光学結合層の少なくとも一部を除去するまで、または前記バッファ層の少なくとも一部を除去するまでの深さでエッチングを行って前記装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層の一部を除去し、スクライブ領域を形成する工程と
を有することを特徴とする請求項２７〜３６のいずれかに記載の方法。 The step of forming the second conductivity type side electrode, the first etching step and the step of forming the first conductivity type side electrode are performed in this order,
In the third etching step, etching is performed at a depth from the surface until at least part of the optical coupling layer is removed or until at least part of the buffer layer is removed, thereby forming the inter-device separation groove. And
Furthermore, after the first to third etching steps, before the step of forming the first conductivity type side electrode, a step of further forming an insulating layer;
37. The method according to claim 27, further comprising the step of removing a part of the insulating layer deposited on the bottom surface of the groove in the inter-device separation groove to form a scribe region. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前記第一導電型側電極を形成する工程をこの順番に行い、
前記第三エッチング工程では、表面から、前記光学結合層の少なくとも一部を除去するまで、前記バッファ層の少なくとも一部を除去するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層のすべてと、前記装置間分離溝の側壁に形成された絶縁層のうち、前記溝底面側の一部を除去する工程と
を有することを特徴とする請求項２７〜３６のいずれかに記載の方法。 The step of forming the second conductivity type side electrode, the first etching step and the step of forming the first conductivity type side electrode are performed in this order,
In the third etching step, etching is performed at a depth from the surface until at least part of the optical coupling layer is removed, at least part of the buffer layer is removed, or at least reaches the substrate. Forming an inter-device separation groove;
Furthermore, after the first to third etching steps, before the step of forming the first conductivity type side electrode, a step of further forming an insulating layer;
A step of removing all of the insulating layer deposited on the bottom surface of the groove in the inter-device separation groove and a part of the insulating layer formed on the side wall of the inter-device separation groove on the groove bottom surface side. 37. A method according to any one of claims 27 to 36. 前記第二、第三エッチング工程を同時に実施し、前記光学結合層の界面まで、または、光学結合層の一部を除去するまでエッチングを行って前記装置間分離溝を形成することを特徴とする請求項４５記載の方法。   The second and third etching steps are performed at the same time, and etching is performed until the interface of the optical coupling layer or until a part of the optical coupling layer is removed to form the inter-device separation groove. 46. The method of claim 45. 前記第二、第三エッチング工程を同時に実施し、前記光学結合層の界面まで、または、光学結合層の一部を除去するまでエッチングを行って前記装置間分離溝を形成することを特徴とする請求項４６記載の方法。   The second and third etching steps are performed at the same time, and etching is performed until the interface of the optical coupling layer or until a part of the optical coupling layer is removed to form the inter-device separation groove. 48. The method of claim 46. 前記の基板を除去する工程を、前記基板に対しては透明であって、前記バッファ層に対しては吸収される波長の光を前記基板側から照射して、前記バッファ層の一部を分解して、前記基板と前記バッファ層の界面での剥離を生じさせることで行うことを特徴とする請求項２７〜４８のいずれかに記載の方法。   The step of removing the substrate is performed by irradiating light from the substrate side with light having a wavelength that is transparent to the substrate and is absorbed by the buffer layer. The method according to any one of claims 27 to 48, which is performed by causing separation at an interface between the substrate and the buffer layer. 前記第一導電型側電極および第二導電型側電極と前記支持体上の金属面との接合を、金属ハンダで行うことを特徴とする請求項２８記載の方法。   29. The method according to claim 28, wherein the first conductive type side electrode and the second conductive type side electrode and the metal surface on the support are joined by metal solder. 前記支持体の母材が、金属、ＡｌＮ、Ａｌ２Ｏ３、Ｓｉ、ガラス、ＳｉＣ、ダイヤモンド、ＢＮおよびＣｕＷからなる群より選ばれることを特徴とする請求項２８または５０記載の方法。 The base material of the support, a metal, AlN, Al 2 O 3, Si, glass, SiC, diamond, claim 28 or 50 method wherein a is selected from the group consisting of BN and CuW. 前記基板が、サファイア、ＳｉＣ、ＧａＮ、ＬｉＧａＯ２、ＺｎＯ、ＳｃＡｌＭｇＯ４、ＮｄＧａＯ３およびＭｇＯからなる群より選ばれることを特徴とする請求項２７〜５１のいずれかに記載の方法。 Wherein the substrate, sapphire, SiC, GaN, LiGaO 2, ZnO, A method according to any one of claims 27 to 51, characterized in that it is selected from the group consisting of ScAlMgO 4, NdGaO 3 and MgO.
JP2007120963A 2006-05-01 2007-05-01 Integrated semiconductor light-emitting device, and manufacturing method thereof Withdrawn JP2007324576A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007120963A JP2007324576A (en) 2006-05-01 2007-05-01 Integrated semiconductor light-emitting device, and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006128018 2006-05-01
JP2007120963A JP2007324576A (en) 2006-05-01 2007-05-01 Integrated semiconductor light-emitting device, and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2007324576A true JP2007324576A (en) 2007-12-13

Family

ID=38857049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007120963A Withdrawn JP2007324576A (en) 2006-05-01 2007-05-01 Integrated semiconductor light-emitting device, and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2007324576A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110086724A (en) * 2008-11-06 2011-07-29 필립스 루미리즈 라이팅 캄파니 엘엘씨 Series connected flip chip leds with growth substrate removed
JP2013021175A (en) * 2011-07-12 2013-01-31 Toshiba Corp Semiconductor light-emitting element
US9343617B2 (en) 2014-06-13 2016-05-17 Nichia Corporation Method of manufacturing light emitting element

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110086724A (en) * 2008-11-06 2011-07-29 필립스 루미리즈 라이팅 캄파니 엘엘씨 Series connected flip chip leds with growth substrate removed
JP2012507848A (en) * 2008-11-06 2012-03-29 フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー Series-connected flip chip LED with growth substrate removed
KR101632768B1 (en) 2008-11-06 2016-06-22 필립스 루미리즈 라이팅 캄파니 엘엘씨 Series connected flip chip leds with growth substrate removed
JP2013021175A (en) * 2011-07-12 2013-01-31 Toshiba Corp Semiconductor light-emitting element
US9343617B2 (en) 2014-06-13 2016-05-17 Nichia Corporation Method of manufacturing light emitting element

Similar Documents

Publication Publication Date Title
US8581274B2 (en) Integrated semiconductor light-emitting device and its manufacturing method
WO2007126092A1 (en) Integrated semiconductor light emitting device and method for manufacturing same
US7977682B2 (en) Light emitting device
US20090200568A1 (en) Semiconductor light-emitting device
JP4909533B2 (en) Semiconductor laser device and manufacturing method thereof
JP4986714B2 (en) Nitride-based semiconductor laser device and manufacturing method thereof
JP2007329465A (en) Method of manufacturing semiconductor light-emitting device
JP2007324585A (en) Semiconductor light-emitting element
JP2009141132A (en) Light-emitting element and method of manufacturing the same
JP2009135466A (en) Semiconductor light-emitting device and method of manufacturing the same
JP2007324581A (en) Integrated semiconductor light-emitting device, and manufacturing method thereof
JP2009218495A (en) Semiconductor light-emitting element and semiconductor light-emitting device
JP2009224397A (en) Light emitting device and lighting apparatus using the same, and display apparatus
JP2011222973A (en) Semiconductor laser element and method of manufacturing the same
JP2012016726A (en) Method of processing nitride material, method of manufacturing semiconductor functional element, method of manufacturing semiconductor light emitting element, semiconductor light emitting element array, semiconductor light emitting element and laser beam machining apparatus
JP2003283052A (en) Semiconductor device and its manufacturing method
JP2009117695A (en) Semiconductor laser device
JP2007324586A (en) Manufacturing method of semiconductor light-emitting element
JP2007324582A (en) Integrated semiconductor light-emitting device, and manufacturing method thereof
JP4493041B2 (en) Nitride semiconductor light emitting device
JP2007329464A (en) Semiconductor light-emitting device
JP2007324583A (en) Integrated semiconductor light-emitting device, and manufacturing method thereof
JP2007324579A (en) Integrated semiconductor light-emitting device, and manufacturing method thereof
JP2007324576A (en) Integrated semiconductor light-emitting device, and manufacturing method thereof
JP2007324578A (en) Integrated semiconductor light-emitting device, and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100428

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20101019