JP2007324361A - Semiconductor device and its method for manufacturing - Google Patents
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Abstract
Description
本発明は、高耐圧での使用を目的とする電力用トランジスタに関し、特に絶縁ゲート型バイポーラトランジスタ(以下、本文ではIGBTと略す)及びその製造方法に関するものである。 The present invention relates to a power transistor intended for use at a high withstand voltage, and more particularly to an insulated gate bipolar transistor (hereinafter abbreviated as IGBT) and a method for manufacturing the same.
高電圧、大電力を扱う電力用トランジスタとしては、パワーMOSFETやIGBTがよく知られている。これらの素子を他の半導体集積回路と同一半導体基板上に形成する場合、他の集積回路形成プロセスとの整合性が良いことから、素子として横型パワーMOSFET(以下、横型パワーMOSと略す)や横型IGBT(以下、LIGBTと略す)が用いられる。しかしながら、LIGBTは、MOSFETのゲート絶縁構造に加えてバイポーラトランジスタの持つドリフト領域での伝導率変調性を併せ持っており、高破壊耐量及び低オン抵抗を実現できるデバイスであるが、バイポーラトランジスタとしての動作を行うため、スイッチング速度がMOSFETに比べ遅くなってしまうという欠点を持つ。 As power transistors that handle high voltage and high power, power MOSFETs and IGBTs are well known. When these elements are formed on the same semiconductor substrate as other semiconductor integrated circuits, since the compatibility with other integrated circuit formation processes is good, a horizontal power MOSFET (hereinafter abbreviated as a horizontal power MOS) or a horizontal type is used as the element. An IGBT (hereinafter abbreviated as LIGBT) is used. However, the LIGBT has a conductivity modulation in the drift region of a bipolar transistor in addition to the MOSFET gate insulation structure, and is a device that can realize a high breakdown resistance and a low on-resistance, but operates as a bipolar transistor. Therefore, the switching speed is slower than that of MOSFET.
このとき、LIGBTのスイッチング特性を改善する従来の技術として例えば特許文献1に記載の半導体装置がある。図17は、同半導体装置の構造を示す断面図である。 At this time, as a conventional technique for improving the switching characteristics of the LIGBT, for example, there is a semiconductor device described in Patent Document 1. FIG. 17 is a cross-sectional view showing the structure of the semiconductor device.
この半導体装置では、p-型半導体基板21表面にn-型エピタキシャル層22が形成され、n-型エピタキシャル層22は、トレンチウェル23によりn-型エピタキシャル層22a及びn-型エピタキシャル層22bの2つの領域に分離されている。また、トレンチウェル23を構成し、対向して位置するトレンチウェル壁25、26上には、電気的絶縁層24が形成されている。また、トレンチウェル23内部には、ポリシリコン等のトレンチウェル充填物質27が形成されている。
In this semiconductor device, p - -
トレンチウェル23右側のn-型エピタキシャル層22bでは、ドレインとなるn+型領域28が形成され、ドレインとなるn+型領域28上にはドレイン電極43が形成されている。このドレインとなるn+型領域28と一定の距離をあけてp型ウェル29が形成されている。p型ウェル29の表面にはソース領域を形成するn+型領域30及びp+型領域31が形成されている。ソース領域を形成するn+型領域30及びp+型領域31の上方にはソース電極32が形成されている。また、n-型エピタキシャル層22b上には酸化層33が形成され、この酸化層33上にはゲート電極41が形成されている。
In the n − type
トレンチウェル23左側のn-型エピタキシャル層22aでは、LIGBTのアノードとなるp+型領域34が形成され、アノードとなるp+型領域34上にはアノード電極42が形成されている。このアノードとなるp+型領域34と一定の距離をあけてp型ウェル35が形成されている。p型ウェル35の表面にはカソード領域を形成するn+型領域36及びp+型領域37が形成されている。カソード領域を形成するn+型領域36及びp+型領域37上にはカソード電極38が形成されている。また、n-型エピタキシャル層22a上には酸化層39が形成され、この酸化層39上にはゲート電極40が形成されている。また、ドレイン電極43とアノード電極42とは電気的に接続されている。
In the n − type
上記構造を有する半導体装置では、トレンチウェル23左側のn-型エピタキシャル層22aがLIGBTとなり、トレンチウェル23右側のn-型エピタキシャル層22bが横型パワーMOSとなり、LIGBT及び横型パワーMOSが同一基板上に形成される。LIGBTのゲート電極40及び横型パワーMOSのゲート電極41はそれぞれ独立した構造となっているため、LIGBT及び横型パワーMOSをそれぞれ独立にスイッチングさせることが可能である。よって、この半導体装置のオン、オフのスイッチング時にはスイッチング速度の速い横型パワーMOSのみを動作させ、オン状態の時はLIGBTを動作させることによってスイッチング速度を高速化することができる。
しかしながら、横型パワーMOSとLIGBTとを同一基板上に形成した特許文献1に記載の半導体装置においては、横型パワーMOSとLIGBTとのどちらか一方しか搭載していない半導体装置に比べ、同じ耐圧、オン抵抗を得るために必要な半導体装置の面積が大きくなってしまう。 However, the semiconductor device described in Patent Document 1 in which the lateral power MOS and the LIGBT are formed on the same substrate has the same breakdown voltage and on-state as compared with the semiconductor device on which only one of the lateral power MOS and the LIGBT is mounted. The area of the semiconductor device necessary for obtaining the resistance increases.
そこで、本発明は、かかる問題点に鑑み、LIGBTとして動作するスイッチングロスの少ない小型の半導体装置及びその製造方法を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a small-sized semiconductor device that operates as a LIGBT and has a small switching loss, and a manufacturing method thereof.
上記目的を達成するために、本発明に係る半導体装置は、第1導電型の半導体基板と、前記半導体基板の表面に形成された第2導電型の第1ドリフト領域と、前記第1ドリフト領域表面に形成された第1導電型のコレクタ領域と、前記第1ドリフト領域と間隔をあけて前記半導体基板の表面に形成された第2導電型のソース領域と、前記ソース領域と隣接して前記半導体基板の表面に形成された第1導電型のエミッタ領域と、前記ソース領域及びエミッタ領域と接触して前記半導体基板上に形成されたエミッタ電極と、前記第1ドリフト領域とソース領域との間の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記コレクタ領域上方に位置するように、前記半導体基板上に形成されたコレクタ電極と、前記コレクタ領域とコレクタ電極との間に位置するように、前記半導体基板の表面に形成された第2導電型のドレイン領域と、前記ドレイン領域内に形成され、前記コレクタ領域とコレクタ電極とを電気的に接続する第1導電型のコレクタ接続領域とを備えることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes a first conductivity type semiconductor substrate, a second conductivity type first drift region formed on a surface of the semiconductor substrate, and the first drift region. A first conductivity type collector region formed on the surface; a second conductivity type source region formed on the surface of the semiconductor substrate at a distance from the first drift region; and the source region adjacent to the source region. A first conductivity type emitter region formed on the surface of the semiconductor substrate, an emitter electrode formed on the semiconductor substrate in contact with the source region and the emitter region, and between the first drift region and the source region A gate electrode formed on the semiconductor substrate via a gate oxide film, a collector electrode formed on the semiconductor substrate so as to be positioned above the collector region, and the collector region A drain region of a second conductivity type formed on the surface of the semiconductor substrate and located in the drain region so as to be positioned between the collector electrode and the collector region and the collector electrode; And a collector connection region of the first conductivity type.
この構成により、半導体装置はLIGBTとして動作する。また、半導体装置はゲート電極に所定の電圧を印加し、さらにコレクタ電極に電圧を印加したときに横型パワーMOSとしても動作する。LIGBTの立ち上がり電圧前に横型パワーMOSが立ち上がることによって、LIGBTがターンオンに要する時間が短縮され、スイッチングロスが低減される。よって、LIGBTとして動作するスイッチングロスの少ない小型の半導体装置を実現することができる。 With this configuration, the semiconductor device operates as a LIGBT. The semiconductor device also operates as a lateral power MOS when a predetermined voltage is applied to the gate electrode and a voltage is further applied to the collector electrode. By starting the lateral power MOS before the rising voltage of the LIGBT, the time required for the LIGBT to turn on is shortened, and the switching loss is reduced. Therefore, a small semiconductor device that operates as a LIGBT and has little switching loss can be realized.
また、ドレイン領域の直下にLIGBTのコレクタ領域が形成されることから、ドレイン領域とコレクタ領域とをコレクタ電極下に平面的に形成した場合よりも、オン電流に対して有効なコレクタ領域の面積を増加させることができ、オン電流を増加させることができる。よって、LIGBTの面積を増大することなくオン電流を増加させることができるので、オン電流を増加させることが可能な小型の半導体装置を実現することができる。 In addition, since the collector region of the LIGBT is formed immediately below the drain region, the area of the collector region effective against the on-current can be reduced as compared with the case where the drain region and the collector region are formed planarly under the collector electrode. The on-current can be increased. Therefore, since the on-current can be increased without increasing the area of the LIGBT, a small semiconductor device capable of increasing the on-current can be realized.
ここで、前記エミッタ領域は、前記ソース領域の下方に位置し、前記半導体装置は、さらに、前記ソース領域内に形成され、前記エミッタ領域とエミッタ電極とを電気的に接続する第1導電型のエミッタ接続領域を備えてもよい。 Here, the emitter region is located below the source region, and the semiconductor device is further formed in the source region and electrically connected to the emitter region and the emitter electrode. An emitter connection region may be provided.
この構成により、高不純物濃度のエミッタ領域の面積を大きくすることができるため、LIGBTがオンした際のオン電流が増加する。その結果、オン電流をさらに増加させることが可能な半導体装置を実現することができる。 With this configuration, the area of the emitter region having a high impurity concentration can be increased, so that the on-current when the LIGBT is turned on increases. As a result, a semiconductor device capable of further increasing the on-current can be realized.
また、前記半導体装置は、さらに、前記第1ドリフト領域の表面に形成された第1導電型の第2ドリフト領域を備えてもよい。 The semiconductor device may further include a first conductivity type second drift region formed on a surface of the first drift region.
この構成により、LIGBTのオフ時に半導体基板と第1ドリフト領域との接合部に形成される空乏層と、第1ドリフト領域と第2ドリフト領域との接合部で形成される空乏層とによって、第1ドリフト領域全体を効率よく空乏化することができる。このため、第1ドリフト領域の不純物濃度を高くした場合でも耐圧を確保できるため、オン抵抗を低減することが可能な半導体装置を実現できる。 With this configuration, the depletion layer formed at the junction between the semiconductor substrate and the first drift region when the LIGBT is turned off, and the depletion layer formed at the junction between the first drift region and the second drift region, The entire drift region can be efficiently depleted. For this reason, since the breakdown voltage can be secured even when the impurity concentration of the first drift region is increased, a semiconductor device capable of reducing the on-resistance can be realized.
また、前記半導体装置は、さらに、前記第1ドリフト領域内に埋め込み形成された第1導電型の第3ドリフト領域を備えてもよい。 The semiconductor device may further include a first conductivity type third drift region embedded in the first drift region.
この構成により、LIGBTのオフ時に半導体基板と第1ドリフト領域との接合部に形成される空乏層と、第1ドリフト領域と第3ドリフト領域との接合部で形成される空乏層とによって、第1ドリフト領域全体をさらに効率よく空乏化することができる。このため、第1ドリフト領域の不純物濃度をさらに高くした場合でも耐圧を確保できるため、さらにオン抵抗を低減することが可能な半導体装置を実現できる。 With this configuration, the depletion layer formed at the junction between the semiconductor substrate and the first drift region when the LIGBT is turned off, and the depletion layer formed at the junction between the first drift region and the third drift region, The entire one drift region can be more efficiently depleted. For this reason, since the breakdown voltage can be secured even when the impurity concentration of the first drift region is further increased, a semiconductor device capable of further reducing the on-resistance can be realized.
また、前記半導体装置は、さらに、前記第1ドリフト領域に異なる深さで形成された複数の第1導電型の第4ドリフト領域を備えてもよい。 The semiconductor device may further include a plurality of first conductivity type fourth drift regions formed at different depths in the first drift region.
この構成により、第1ドリフト領域内がさらに効率よく空乏化されるため、さらにオン抵抗を低減することが可能な半導体装置を実現できる。 With this configuration, the first drift region is more efficiently depleted, so that a semiconductor device that can further reduce the on-resistance can be realized.
また、本発明は、第1導電型の半導体基板の表面に第2導電型の第1ドリフト領域を形成する第1工程と、前記半導体基板上にゲート酸化膜を介してゲート電極を形成する第2工程と、前記半導体基板及び前記第1ドリフト領域のそれぞれに第1導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、第1導電型のエミッタ領域及びコレクタ領域を形成する第3工程と、前記半導体基板及び前記コレクタ領域のそれぞれに第2導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、前記コレクタ領域よりも高い不純物濃度で第2導電型のソース領域及びドレイン領域と、第1導電型のコレクタ接続領域とを同時に形成する第4工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。 The present invention also provides a first step of forming a first conductivity type first drift region on a surface of a first conductivity type semiconductor substrate, and a first step of forming a gate electrode on the semiconductor substrate via a gate oxide film. And after ion implantation of a first conductivity type impurity into each of the semiconductor substrate and the first drift region, heat treatment of the semiconductor substrate is performed to form a first conductivity type emitter region and a collector region. A third step of performing ion implantation of impurities of a second conductivity type into each of the semiconductor substrate and the collector region, and then heat-treating the semiconductor substrate to perform second conductivity at a higher impurity concentration than the collector region. The semiconductor device manufacturing method may include a fourth step of simultaneously forming the source and drain regions of the mold and the collector connection region of the first conductivity type.
この製造方法により、LIGBTとして動作するスイッチングロスの少ない小型の半導体装置を少ない工程数で容易に製造することができる。また、オン電流を増加させることが可能な小型の半導体装置を少ない工程数で容易に製造することができる。 With this manufacturing method, a small semiconductor device with a small switching loss that operates as a LIGBT can be easily manufactured with a small number of steps. In addition, a small semiconductor device capable of increasing the on-current can be easily manufactured with a small number of steps.
ここで、前記第4工程では、前記エミッタ領域及び前記コレクタ領域のそれぞれに第2導電型の不純物のイオン注入を行い、前記エミッタ領域よりも高い不純物濃度で第2導電型のソース領域及びドレイン領域と、第1導電型のコレクタ接続領域及びエミッタ接続領域とを同時に形成してもよい。 Here, in the fourth step, ion implantation of a second conductivity type impurity is performed in each of the emitter region and the collector region, and a source region and a drain region of the second conductivity type with a higher impurity concentration than the emitter region. In addition, the collector connection region and the emitter connection region of the first conductivity type may be formed at the same time.
この製造方法により、オン電流を増加させることが可能な小型の半導体装置を少ない工程数で容易に製造することができる。 With this manufacturing method, a small semiconductor device capable of increasing the on-current can be easily manufactured with a small number of steps.
また、前記半導体装置の製造方法は、さらに、前記第1ドリフト領域に第1導電型の不純物のイオン注入を行って第1導電型の第2ドリフト領域を形成する第5工程を含んでもよい。 The method for manufacturing a semiconductor device may further include a fifth step of forming a first conductivity type second drift region by ion implantation of a first conductivity type impurity in the first drift region.
この製造方法により、オン抵抗を低減することが可能な半導体装置を容易に製造することができる。 With this manufacturing method, a semiconductor device capable of reducing the on-resistance can be easily manufactured.
本発明によれば、LIGBTのコレクタ領域とコレクタ電極との間に、横型パワーMOSのドレインとなるドレイン領域が形成され、さらにドレイン領域中にコレクタ領域とコレクタ電極とを電気的に接続するためのコレクタ接続領域が形成されるので、LIGBTのゲート電極に所定の電圧を印加し、さらにコレクタ電極に電圧を印加したときにLIGBTは横型パワーMOSとして動作する。LIGBTの立ち上がり電圧前に横型パワーMOSが立ち上がることによって、LIGBTがターンオンに要する時間が短縮され、スイッチングロスが低減される。よって、スイッチングロスの少ない小型のLIGBTを実現することができる。 According to the present invention, a drain region serving as a drain of the lateral power MOS is formed between the collector region of the LIGBT and the collector electrode, and further for electrically connecting the collector region and the collector electrode in the drain region. Since the collector connection region is formed, the LIGBT operates as a lateral power MOS when a predetermined voltage is applied to the gate electrode of the LIGBT and a voltage is further applied to the collector electrode. By starting the lateral power MOS before the rising voltage of the LIGBT, the time required for the LIGBT to turn on is shortened, and the switching loss is reduced. Therefore, a small LIGBT with little switching loss can be realized.
また、ドレイン領域の直下にはLIGBTのコレクタ領域が形成されるので、ドレイン領域とコレクタ領域とをコレクタ電極下に平面的に形成した場合よりも、オン電流に対して有効なコレクタ領域の面積を増加させることができ、オン電流を増加させることができる。よってLIGBTの面積を増大することなくオン電流を増加させることが可能なLIGBTを実現することができる。 In addition, since the LIGBT collector region is formed immediately below the drain region, the area of the collector region effective against the on-current can be reduced compared to the case where the drain region and the collector region are planarly formed below the collector electrode. The on-current can be increased. Therefore, it is possible to realize a LIGBT that can increase the on-current without increasing the area of the LIGBT.
また、LIGBTのコレクタ領域を形成する工程において、ドリフト領域内にイオン注入を行い、熱処理による不純物の拡散によって第1導電型のコレクタ領域を形成した後、コレクタ領域よりも高い不純物濃度で、コレクタ領域のコレクタ接続領域が形成される領域以外の部分にイオン注入を行い、熱処理による不純物の拡散を行うことにより第2導電型のドレイン領域と、ドレイン領域中のコレクタ接続領域とを同時に形成する。よって、スイッチングロスの少ない小型のLIGBTを少ない工程数で容易に製造することができる。 Further, in the step of forming the collector region of the LIGBT, after ion implantation is performed in the drift region and the first conductivity type collector region is formed by diffusion of impurities by heat treatment, the collector region has a higher impurity concentration than the collector region. The second conductivity type drain region and the collector connection region in the drain region are formed at the same time by implanting ions into portions other than the region where the collector connection region is formed and diffusing impurities by heat treatment. Therefore, a small LIGBT with little switching loss can be easily manufactured with a small number of steps.
また、第2導電型のドリフト領域表面には、第1導電型のドリフト領域が形成される。よって、LIGBTのオフ時に第1導電型の半導体基板と第2導電型のドリフト領域との接合部に形成される空乏層と、第2導電型のドリフト領域と第1導電型のドリフト領域との接合部で形成される空乏層とによって、ドリフト領域全体を効率よく空乏化することができる。その結果、第2導電型のドリフト領域の不純物濃度を高くした場合でも耐圧を確保できるため、オン抵抗を低減することが可能なLIGBTを実現することができる。 A drift region of the first conductivity type is formed on the surface of the drift region of the second conductivity type. Therefore, a depletion layer formed at the junction between the first conductivity type semiconductor substrate and the second conductivity type drift region when the LIGBT is turned off, and the second conductivity type drift region and the first conductivity type drift region The entire drift region can be efficiently depleted by the depletion layer formed at the junction. As a result, a breakdown voltage can be ensured even when the impurity concentration of the drift region of the second conductivity type is increased, so that a LIGBT that can reduce on-resistance can be realized.
また、イオン注入によって第2導電型のドリフト領域表面に第1導電型のドリフト領域を形成する。よって、オン抵抗を低減することが可能なLIGBTを容易に製造することができる。 Also, a first conductivity type drift region is formed on the surface of the second conductivity type drift region by ion implantation. Therefore, a LIGBT that can reduce on-resistance can be easily manufactured.
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。 Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the drawings.
(第1の実施の形態)
図1は、本発明に係る第1の実施の形態のLIGBTの構造を示す模式的な断面図である。このLIGBTは、本発明の半導体装置の一例である。
(First embodiment)
FIG. 1 is a schematic cross-sectional view showing the structure of the LIGBT according to the first embodiment of the present invention. This LIGBT is an example of the semiconductor device of the present invention.
このLIGBTは、不純物濃度が1E14cm-3から1E17cm-3程度のp型シリコン(Si)基板100に形成される。p型シリコン(Si)基板100の表面の一部には、不純物濃度が1E14cm-3から5E16cm-3程度で厚さが4μmから8μm程度のn型ドリフト領域101が形成され、n型ドリフト領域101に隣接して不純物濃度が1E16cm-3から1E17cm-3程度のp型低濃度エミッタ領域102が形成されている。p型低濃度エミッタ領域102の表面の一部には、高不純物濃度のn型ソース領域103が形成されている。n型ドリフト領域101とn型ソース領域103とに挟まれたp型低濃度エミッタ領域102及びn型ドリフト領域101の一部の表面上方には、酸化シリコン(SiO2)からなるゲート酸化膜104を介してポリシリコン(poly−Si)からなるゲート電極105が形成されている。p型低濃度エミッタ領域102の表面には、p型低濃度エミッタ領域102よりも不純物濃度の高い高不純物濃度のp型エミッタ領域106が形成され、p型エミッタ領域106及びn型ソース領域103の上方には、AlSiCu等のアルミニウム合金からなるエミッタ電極107が形成されている。また、n型ドリフト領域101の表面には、n型ドリフト領域101よりも不純物濃度の高いn型バッファ領域108が形成され、n型バッファ領域108の表面には高不純物濃度のn型ドレイン領域109が形成され、n型ドレイン領域109の上方にはAlSiCu等のアルミニウム合金からなるコレクタ電極111が形成されている。このn型ドレイン領域109の直下には高不純物濃度のp型コレクタ領域110aが形成されている。またコレクタ電極111は、n型ドレイン領域109内の一部に形成された高不純物濃度のp型コレクタ接続領域110bによってp型コレクタ領域110aと電気的に接続されている。さらに、n型ドリフト領域101の上方に位置するように、p型シリコン(Si)基板100上にはトランジスタを分離するための酸化シリコン(SiO2)からなる分離層112が形成されている。ゲート電極105とエミッタ電極107及びコレクタ電極111との間には、各電極間を分離するための酸化シリコン(SiO2)とボロン・リン添加シリケードグラス(BPSG)との積層構造からなる層間絶縁膜113が形成され、その上方には窒化シリコン(SiN)からなる保護膜114が形成されている。
This LIGBT is formed on a p-type silicon (Si)
図1のLIGBTは、LIGBTのゲート電極105に所定の電圧を印加し、さらにコレクタ電極111に所定の電圧を印加したときに横型パワーMOSとして動作する。よって、LIGBTの立ち上がり電圧前に横型パワーMOSが立ち上がることになり、LIGBTがターンオンに要する時間が短縮され、スイッチングロスを低減できる。また、n型ドレイン領域109の直下にLIGBTのp型コレクタ領域110aが形成されることから、n型ドレイン領域109とp型コレクタ領域110aとをコレクタ電極111下に平面的に形成した場合よりも、オン電流に対して有効なp型コレクタ領域110aの面積を増加させることができ、オン電流を増加させることができる。よって、LIGBTの面積を増大させることなくオン電流を増加させることができる、横型パワーMOSとしても動作可能なLIGBTを実現することができる。すなわち、オン電流を増加させることが可能なスイッチングロスの少ない小型のLIGBTを実現できる。
The LIGBT of FIG. 1 operates as a lateral power MOS when a predetermined voltage is applied to the
なお、図2に示すように、n型ソース領域103の直下にp型エミッタ領域115aを形成し、p型エミッタ接続領域115bによってp型エミッタ領域115aとエミッタ電極107とが電気的に接続されるような構造としても良い。こうすることで、高不純物濃度のp型エミッタ領域の面積を大きくすることができるため、LIGBTがオンした際のオン電流が増加し、スイッチングロスをさらに低減させたLIGBTを実現することができる。
As shown in FIG. 2, a p-
次に、図3〜9を用いて図1のLIGBTの製造方法について説明する。図3は、同LIGBTのn型ドリフト領域101を形成する工程を示す断面図であり、図4は、同LIGBTのp型低濃度エミッタ領域102及び分離層112を形成する工程を示す断面図であり、図5は、同LIGBTのゲート酸化膜104及びゲート電極105を形成する工程を示す断面図であり、図6は、同LIGBTのn型バッファ領域108を形成する工程を示す断面図であり、図7は、同LIGBTのp型コレクタ領域110a及びp型エミッタ領域106を形成する工程を示す断面図であり、図8は、同LIGBTのn型ドレイン領域109、p型コレクタ接続領域110b及びn型ソース領域103を形成する工程を示す断面図であり、図9は、同LIGBTの層間絶縁膜113、エミッタ電極107、コレクタ電極111及び保護膜114を形成する工程を示す断面図である。
Next, the manufacturing method of LIGBT of FIG. 1 is demonstrated using FIGS. 3 is a cross-sectional view showing a process of forming the n-
まず、図3に示すように、不純物濃度が1E14cm-3から1E17cm-3程度のp型シリコン(Si)基板100にレジストパターンを用いて所望の位置にリンのイオン注入を行う。その後、熱拡散により不純物濃度が1E16cm-3から5E16cm-3程度で厚さが4μmから8μm程度のn型ドリフト領域101が形成されるようにp型シリコン(Si)基板100に熱処理を行う。
First, as shown in FIG. 3, phosphorus ions are implanted into a desired position using a resist pattern on a p-type silicon (Si)
次に、図4に示すように、p型シリコン(Si)基板100にレジストパターンを用いて所望の位置にボロンのイオン注入を行う。その後、SiNマスクを用いた熱酸化法により酸化シリコン(SiO2)からなる分離層112を形成する。この熱酸化工程により、注入されたボロンの熱拡散が生じ、不純物濃度が1E16cm-3から1E17cm-3程度のp型低濃度エミッタ領域102が形成される。
Next, as shown in FIG. 4, boron ions are implanted into a desired position using a resist pattern in a p-type silicon (Si)
次に、図5に示すように、ウェハ全体に酸化シリコン(SiO2)膜及びポリシリコン(poly−Si)膜を形成した後に、レジストパターンを用いて酸化シリコン(SiO2)膜及びポリシリコン(poly−Si)膜のエッチングを行い、酸化シリコン(SiO2)からなるゲート酸化膜104とポリシリコン(poly−Si)からなるゲート電極105とを形成する。
Next, as shown in FIG. 5, after a silicon oxide (SiO 2 ) film and a polysilicon (poly-Si) film are formed on the entire wafer, a silicon oxide (SiO 2 ) film and polysilicon ( The poly-Si) film is etched to form a
次に、図6に示すように、n型ドリフト領域101にレジストパターンを用いて所望の位置にリンのイオン注入を行う。その後、熱拡散により不純物濃度が1E16cm-3から5E16cm-3程度のn型バッファ領域108が形成されるようにp型シリコン(Si)基板100に熱処理を行う。
Next, as shown in FIG. 6, phosphorus ions are implanted into a desired position using a resist pattern in the n-
次に、図7に示すように、n型バッファ領域108及びp型低濃度エミッタ領域102にレジストパターンを用いて所望の位置にボロンのイオン注入を行う。その後、熱拡散により不純物濃度が1E18cm-3から1E19cm-3程度で、深さが0.5μmから1μm程度のp型コレクタ領域110a及びp型エミッタ領域106が同時に形成されるようにp型シリコン(Si)基板100に熱処理を行う。
Next, as shown in FIG. 7, boron ions are implanted into desired positions using resist patterns in the n-
次に、図8に示すように、n型バッファ領域108(p型コレクタ領域110a)及びp型低濃度エミッタ領域102にレジストパターンを用いて所望の位置にヒ素のイオン注入を行う。その後、酸化シリコン(SiO2)とボロン・リン添加シリケードグラス(BPSG)との積層構造からなる層間絶縁膜113を形成した後、熱処理によりBPSGのリフローを行い表面の平坦化を行う。この熱処理により、不純物濃度が1E19cm-3から1E20cm-3程度でp型コレクタ領域110aの不純物濃度よりも高く、深さが0.2μmから0.4μm程度のn型ドレイン領域109及びn型ソース領域103と、p型コレクタ接続領域110bとが同時に形成される。このとき、p型コレクタ領域110aへのイオン注入は、p型コレクタ接続領域110bが形成される領域にはヒ素が注入されないように行われる。
Next, as shown in FIG. 8, arsenic ions are implanted into desired positions using a resist pattern in the n-type buffer region 108 (p-
次に、図9に示すように、レジストパターンを用いて層間絶縁膜113の所望の領域をエッチングした後、スパッタリング法によってAlSiCu等のアルミニウム合金膜を形成する。その後、レジストパターンを用いてアルミニウム合金膜の所望の領域をエッチングし、エミッタ電極107及びコレクタ電極111を形成する。そして、全面に窒化シリコン(SiN)からなる保護膜114をプラズマCVD法によって形成した後、レジストパターンを用いたドライエッチングによってパッド部を開口する。これにより、図1のLIGBTが形成される。
Next, as shown in FIG. 9, after etching a desired region of the
このような製造方法を用いることによって、n型ドレイン領域109とp型コレクタ接続領域110bを通してコレクタ電極と電気的に接続されたp型コレクタ領域110aとの2重構造を形成することができ、横型パワーMOSとしても動作可能なLIGBTを容易に製造することができる。
By using such a manufacturing method, a double structure of the n-
次に、図10〜12を用いて図2のLIGBTの製造方法について説明する。図10は、同LIGBTのp型コレクタ領域110a及びp型エミッタ領域115aを形成する工程を示す断面図であり、図11は、同LIGBTのn型ドレイン領域109、p型コレクタ接続領域110b、p型エミッタ接続領域115b及びn型ソース領域103を形成する工程を示す断面図であり、図12は、同LIGBTの層間絶縁膜113、エミッタ電極107、コレクタ電極111及び保護膜114を形成する工程を示す断面図である。
Next, the manufacturing method of LIGBT of FIG. 2 is demonstrated using FIGS. FIG. 10 is a cross-sectional view showing a process of forming the p-
まず、図3から図6に示す工程を行う。 First, the steps shown in FIGS. 3 to 6 are performed.
次に、図10に示すように、n型バッファ領域108及びp型低濃度エミッタ領域102にレジストパターンを用いて所望の位置にボロンのイオン注入を行う。その後、熱拡散によりp型コレクタ領域110a及びp型エミッタ領域115aが形成されるようにp型シリコン(Si)基板100に熱処理を行う。
Next, as shown in FIG. 10, boron ions are implanted into desired positions using a resist pattern in the n-
次に、図11に示すように、n型バッファ領域108(p型コレクタ領域110a)及びp型エミッタ領域115aにレジストパターンを用いて所望の位置にヒ素のイオン注入を行う。その後、酸化シリコン(SiO2)とボロン・リン添加シリケードグラス(BPSG)との積層構造からなる層間絶縁膜113を形成した後、熱処理によりBPSGのリフローを行い表面の平坦化を行う。この熱処理により、p型エミッタ領域115aの不純物濃度よりも高いn型ドレイン領域109及びn型ソース領域103と、p型コレクタ接続領域110b及びp型エミッタ接続領域115bとが同時に形成される。このとき、p型エミッタ領域115aへのイオン注入は、p型エミッタ接続領域115bが形成される領域にはヒ素が注入されないように行われる。
Next, as shown in FIG. 11, arsenic ions are implanted into desired positions using a resist pattern in the n-type buffer region 108 (p-
次に、図12に示すように、レジストパターンを用いて層間絶縁膜113の所望の領域をエッチングした後、スパッタリング法によってAlSiCu等のアルミニウム合金膜を形成する。その後、レジストパターンを用いてアルミニウム合金膜の所望の領域をエッチングし、エミッタ電極107及びコレクタ電極111を形成する。そして、全面に窒化シリコン(SiN)からなる保護膜114をプラズマCVD法によって形成した後、レジストパターンを用いたドライエッチングによってパッド部を開口する。これにより、図2のLIGBTが形成される。
Next, as shown in FIG. 12, after etching a desired region of the
このような製造方法工程を用いることにより、n型ソース領域103の直下にp型エミッタ領域115aが形成され、p型エミッタ接続領域115bによってp型エミッタ領域115aとエミッタ電極107とが電気的に接続された構造を形成することができ、高不純物濃度のエミッタ領域の面積を大きくすることができる。その結果、LIGBTがオンした際のオン電流が増加し、スイッチングロスをさらに低減させたLIGBTを容易に製造することができる。
By using such a manufacturing method process, the p-
(第2の実施の形態)
図13は、本発明に係る第2の実施の形態のLIGBTの構造を示す模式的な断面図である。このLIGBTは本発明の半導体装置の一例である。なお、図13において、図1と同一の構成部材には同一の符号を付すこととする。
(Second Embodiment)
FIG. 13 is a schematic cross-sectional view showing the structure of the LIGBT according to the second embodiment of the present invention. This LIGBT is an example of the semiconductor device of the present invention. In FIG. 13, the same components as those in FIG. 1 are denoted by the same reference numerals.
このLIGBTは、p型シリコン(Si)基板100に形成されている。p型シリコン(Si)基板100の表面の一部には、n型ドリフト領域101が形成され、n型ドリフト領域101の表面には、厚さ1μm程度で不純物濃度が1E16cm-3から3E16cm-3程度のp型ドリフト領域116が形成されている。また、p型ドリフト領域116は、p型シリコン(Si)基板100と電気的に接続されている。
The LIGBT is formed on a p-type silicon (Si)
この構成により、LIGBTのオフ時にはn型ドリフト領域101とp型ドリフト領域116との間で空乏層が形成されるため、より高い耐圧を確保することができる。よって、n型ドリフト領域101の不純物濃度を高くすることにより、第1の実施の形態のLIGBTに比べオン抵抗を低減することが可能である。よって、本実施の形態のLIGBTでは、スイッチングロスの低減と同時にオン抵抗を低減することができる。
With this configuration, a depletion layer is formed between the n-
なお、図14に示すように、n型ドリフト領域101内に表面から1.2μm程度の深さに、厚さ1μm程度で不純物濃度が1E16cm-3から3E16cm-3程度のp型ドリフト領域117を埋め込み形成した構造としても良い。このようにすると、LIGBTのオフ時にn型ドリフト領域101とp型ドリフト領域117との接合部が広がり、その接合部で空乏層が形成されるため、より高い耐圧を確保することができる。さらにn型ドリフト領域101の不純物濃度を高くすることにより、第1の実施の形態のLIGBTに比べオン抵抗を低減することが可能である。よって、本実施の形態のLIGBTでは、スイッチングロスの低減と同時にオン抵抗を低減することができる。
Incidentally, as shown in FIG. 14, a depth of about 1.2μm from the surface to the n-
また、図15に示すように、n型ドリフト領域101には、異なる深さで複数のp型ドリフト領域118a、118bが形成されても良い。このようにすると、n型ドリフト領域101に、p型ドリフト領域を1つ埋め込み形成した場合に比べ、さらにスイッチングロス及びオン抵抗を低減することができる。
Further, as shown in FIG. 15, a plurality of p-
次に、図3〜9及び図16を用いて図13のLIGBTの製造方法について説明する。なお、同LIGBTの製造方法は、第1の実施の形態に係るLIGBTの製造方法とほぼ同一であり、図16の断面図に示すp型ドリフト領域116を形成する工程を追加しているところだけが異なっている。このため、第1の実施の形態に係るLIGBTの製造方法における工程と異なる工程を中心として以下で説明する。
Next, a method for manufacturing the LIGBT of FIG. 13 will be described with reference to FIGS. The manufacturing method of the LIGBT is almost the same as the manufacturing method of the LIGBT according to the first embodiment, and only the step of forming the p-
まず、図3から図6に示す工程を行う。これにより、p型シリコン(Si)基板100にn型ドリフト領域101、分離層112、p型低濃度エミッタ領域102、ゲート酸化膜104、ゲート電極105及びn型バッファ領域108が形成される。
First, the steps shown in FIGS. 3 to 6 are performed. As a result, the n-
次に、図16に示すように、n型ドリフト領域101にレジストパターンを用いて所望の位置に4E12cm-2程度のドーズ量、600keV程度の加速電圧でボロンのイオン注入を行う。その後、熱拡散により不純物濃度が1E16cm-3から3E16cm-3程度のp型ドリフト領域116が形成されるようにp型シリコン(Si)基板100に熱処理を行う。
Next, as shown in FIG. 16, boron ions are implanted into a desired position using a resist pattern in the n-
次に、図7から図9に示すように、p型コレクタ領域110aと、p型エミッタ領域106と、酸化シリコン(SiO2)及びボロン・リン添加シリケードグラス(BPSG)の積層構造からなる層間絶縁膜113と、n型ドレイン領域109と、p型コレクタ接続領域110bと、n型ソース領域103と、p型エミッタ領域106と、エミッタ電極107と、コレクタ電極111とを形成し、さらに窒化シリコン(SiN)からなる保護膜114を形成する。これにより、図13のLIGBTが形成される。
Next, as shown in FIG. 7 to FIG. 9, an interlayer composed of a p-
このような製造方法を用いることにより、n型ドリフト領域101の不純物濃度を高くした場合でも耐圧を確保でき、第1の実施の形態のLIGBTに比べさらにオン抵抗を低減することが可能なLIGBTを容易に製造することができる。
By using such a manufacturing method, a LIGBT that can secure a breakdown voltage even when the impurity concentration of the n-
本発明は、スイッチング素子等に有用であり、特に制御回路及び保護回路と同一の基板上に形成される電力用LIGBT等に有用である The present invention is useful for switching elements and the like, and particularly useful for power LIGBTs and the like formed on the same substrate as the control circuit and protection circuit.
21 p-型半導体基板
22、22a、22b n-型エピタキシャル層
23 トレンチウェル
24 電気的絶縁層
25、26 トレンチウェル壁
27 トレンチウェル充填物質
28、30、36 n+型領域
29、35 p型ウェル
31、34、37 p+型領域
32 ソース電極
33、39 酸化層
38 カソード電極
40、41 ゲート電極
42 アノード電極
43 ドレイン電極
100 p型シリコン(Si)基板
101 n型ドリフト領域
102 p型低濃度エミッタ領域
103 n型ソース領域
104 ゲート酸化膜
105 ゲート電極
106 p型エミッタ領域
107 エミッタ電極
108 n型バッファ領域
109 n型ドレイン領域
110a p型コレクタ領域
110b p型コレクタ接続領域
111 コレクタ電極
112 分離層
113 層間絶縁膜
114 保護膜
115a p型エミッタ領域
115b p型エミッタ接続領域
116 p型ドリフト領域
117、118a、118b p型ドリフト領域
21 p −
Claims (8)
前記半導体基板の表面に形成された第2導電型の第1ドリフト領域と、
前記第1ドリフト領域表面に形成された第1導電型のコレクタ領域と、
前記第1ドリフト領域と間隔をあけて前記半導体基板の表面に形成された第2導電型のソース領域と、
前記ソース領域と隣接して前記半導体基板の表面に形成された第1導電型のエミッタ領域と、
前記ソース領域及びエミッタ領域と接触して前記半導体基板上に形成されたエミッタ電極と、
前記第1ドリフト領域とソース領域との間の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、
前記コレクタ領域上方に位置するように、前記半導体基板上に形成されたコレクタ電極と、
前記コレクタ領域とコレクタ電極との間に位置するように、前記半導体基板の表面に形成された第2導電型のドレイン領域と、
前記ドレイン領域内に形成され、前記コレクタ領域とコレクタ電極とを電気的に接続する第1導電型のコレクタ接続領域とを備える
ことを特徴とする半導体装置。 A first conductivity type semiconductor substrate;
A first conductivity type first drift region formed on the surface of the semiconductor substrate;
A first conductivity type collector region formed on the surface of the first drift region;
A source region of a second conductivity type formed on the surface of the semiconductor substrate spaced from the first drift region;
A first conductivity type emitter region formed on a surface of the semiconductor substrate adjacent to the source region;
An emitter electrode formed on the semiconductor substrate in contact with the source region and the emitter region;
A gate electrode formed on a semiconductor substrate between the first drift region and the source region via a gate oxide film;
A collector electrode formed on the semiconductor substrate so as to be located above the collector region;
A drain region of a second conductivity type formed on the surface of the semiconductor substrate so as to be located between the collector region and the collector electrode;
A semiconductor device comprising: a first conductivity type collector connection region formed in the drain region and electrically connecting the collector region and the collector electrode.
前記半導体装置は、さらに、前記ソース領域内に形成され、前記エミッタ領域とエミッタ電極とを電気的に接続する第1導電型のエミッタ接続領域を備える
ことを特徴とする請求項1に記載の半導体装置。 The emitter region is located below the source region;
The semiconductor device according to claim 1, further comprising a first conductivity type emitter connection region formed in the source region and electrically connecting the emitter region and the emitter electrode. apparatus.
ことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a second conductivity region of a first conductivity type formed on a surface of the first drift region.
ことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a third drift region of a first conductivity type embedded in the first drift region.
ことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a plurality of first conductivity type fourth drift regions formed at different depths in the first drift region.
前記半導体基板上にゲート酸化膜を介してゲート電極を形成する第2工程と、
前記半導体基板及び前記第1ドリフト領域のそれぞれに第1導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、第1導電型のエミッタ領域及びコレクタ領域を形成する第3工程と、
前記半導体基板及び前記コレクタ領域のそれぞれに第2導電型の不純物のイオン注入を行った後、前記半導体基板の熱処理を行い、前記コレクタ領域よりも高い不純物濃度で第2導電型のソース領域及びドレイン領域と、第1導電型のコレクタ接続領域とを同時に形成する第4工程とを含む
ことを特徴とする半導体装置の製造方法。 Forming a first conductivity type first drift region on a surface of a first conductivity type semiconductor substrate;
A second step of forming a gate electrode on the semiconductor substrate through a gate oxide film;
A third step of forming a first conductivity type emitter region and a collector region by ion-implanting a first conductivity type impurity into each of the semiconductor substrate and the first drift region, and then heat-treating the semiconductor substrate. When,
After ion implantation of a second conductivity type impurity into each of the semiconductor substrate and the collector region, heat treatment of the semiconductor substrate is performed, so that the second conductivity type source region and drain are higher in impurity concentration than the collector region. A method for manufacturing a semiconductor device, comprising: a fourth step of simultaneously forming a region and a collector connection region of a first conductivity type.
ことを特徴とする請求項6に記載の半導体装置の製造方法。 In the fourth step, ion implantation of a second conductivity type impurity is performed in each of the emitter region and the collector region, and a second conductivity type source region and drain region having a higher impurity concentration than the emitter region, The method for manufacturing a semiconductor device according to claim 6, wherein a collector connection region and an emitter connection region of one conductivity type are formed simultaneously.
ことを特徴とする請求項6に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device further includes a fifth step of forming a first conductivity type second drift region by performing ion implantation of a first conductivity type impurity in the first drift region. A method for manufacturing a semiconductor device according to claim 6.
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-
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