JP2007318755A - Switchable phase locked loop, and method for operation of switchable phase locked loop - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To enable a controllable oscillator to generate an output signal and to be switched over between a first clock signal and a second clock signal for use as the input clock signal of a PLL regarding the PLL and a method for the operation of the PLL. <P>SOLUTION: For the clock signal currently being used to generate the output signal, a phase difference between this clock signal and the output signal is determined and used for the control of the oscillator, whereas for the clock signal currently not being used to generate the output signal, its frequency difference with respect to the output signal is determined and stored and continuously updated and provided for the control of the oscillator after the switch-over to this clock signal previously not being used. The PLL output signal can thus follow more quickly any switch-over-related frequency change of the clock signal being used. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明はフェーズロックループの出力信号を発生するための制御可能なオシレータを具備しており且つフェーズロックループの入力クロック信号として使用するために第一クロック信号と第二クロック信号との間でスイッチオーバーするためのスイッチオーバー装置を具備しているフェーズロックループに関するものである。   The present invention comprises a controllable oscillator for generating an output signal of a phase lock loop and switches between a first clock signal and a second clock signal for use as an input clock signal of a phase lock loop The present invention relates to a phase-locked loop having a switchover device for overrunning.

更に、本発明は、フェーズロックループの動作のための方法に関するものであって、その場合に、制御可能なオシレータがフェーズロックループの出力信号を発生し且つフェーズロックループの入力クロック信号として使用するために第一クロック信号と第二クロック信号との間でスイッチオーバーさせることが可能である。   The invention further relates to a method for the operation of a phase-locked loop, wherein a controllable oscillator generates a phase-locked loop output signal and uses it as an input clock signal for the phase-locked loop. Therefore, it is possible to switch over between the first clock signal and the second clock signal.

このようなフェーズロックループは、以後、「ＰＬＬ」と省略され、且つＰＬＬ用のこのような動作モードは米国特許明細書第６，７４１，１０９号から既知である。   Such a phase-locked loop is hereinafter abbreviated as “PLL” and such a mode of operation for the PLL is known from US Pat. No. 6,741,109.

極めて一般的に、ＰＬＬは出力周波数を有する出力信号を発生する制御可能なオシレータを、入力周波数を有する入力クロック信号でのフィードバックによって同期させる機能を有する。この目的のために、ＰＬＬは位相検知器又は位相比較器を有しており、その入力において、入力ブロック信号及びＰＬＬ出力信号が存在する。これら２つの信号の間の位相差を表わす信号は、通常、アクティブ又はパッシブのデジタル又はアナログのフィルタ（ループフィルタ）を介してオシレータを制御するために使用される。   Very generally, a PLL has the function of synchronizing a controllable oscillator that generates an output signal having an output frequency by feedback with an input clock signal having an input frequency. For this purpose, the PLL has a phase detector or phase comparator, at the input of which there is an input block signal and a PLL output signal. A signal representing the phase difference between these two signals is typically used to control the oscillator via an active or passive digital or analog filter (loop filter).

ＰＬＬスイッチング回路の適用分野は広範にわたっている。例えば、ＰＬＬはデジタル信号シーケンス又はＦＭ復調からクロック回復のために使用することが可能である。「ＳＯＮＥＴ」及び「ＳＤＨ」のような通信スタンダードにおいて、データを送信し且つ受信する場合にクロック信号を発生するためにクロック発生回路が必要とされる。このような回路において、ＰＬＬ回路は、例えば基準として入力された入力クロック信号から、通信システムにおいて使用するための１つ又はそれ以上の出力クロック信号を発生することが可能である。ＰＬＬ出力信号の入力クロック信号に対する同期は、ここでは、これら２つの信号の周波数が同一であることを必ずしも意味するものではない。反対に、ＰＬＬ回路の入力において及び／又は出力において及び／又はフィードバック経路において周波数分割器の配置によりそれ自身既知の態様で多かれ少なかれ任意の周波数比を与えることが可能である。   The field of application of PLL switching circuits is extensive. For example, the PLL can be used for clock recovery from digital signal sequences or FM demodulation. In communication standards such as “SONET” and “SDH”, a clock generation circuit is required to generate a clock signal when data is transmitted and received. In such a circuit, the PLL circuit can generate one or more output clock signals for use in a communication system, eg, from an input clock signal input as a reference. The synchronization of the PLL output signal to the input clock signal does not necessarily mean here that the frequency of these two signals is the same. Conversely, it is possible to give more or less arbitrary frequency ratios in a manner known per se by the arrangement of frequency dividers at the input and / or at the output of the PLL circuit and / or in the feedback path.

本発明は、前述した米国特許明細書第６，７４１，１０９号でも同じであるが、このようなＰＬＬにおいて、ＰＬＬの入力クロック信号として使用するために第一クロック信号と第二クロック信号との間でスイッチさせることが可能であるという事実を起点としている。このことは、ＰＬＬの入力クロック信号として２つを超えるクロック信号を使用することが可能であるという事実を排除するものではない。反対に、多数のクロック信号から、常にただ１つのクロック信号が選択され且つＰＬＬ出力信号を発生するために実際に使用されることが基本的である。多数のクロック信号を設けることは、特に、通信システムにおいて冗長性を形成するために有益的である場合がある。例えば、基準として機能しているクロック信号のうちの１つが「喪失」した場合に、ＰＬＬの入力ブロック信号として使用するための別のクロック信号へのスイッチオーバーはクロック発生回路のＰＬＬ回路において行うことが可能である。特に、クロック発生又はクロック回復のために通信システムにおけるＰＬＬの使用のために、このようなスイッチオーバー手順に起因してＰＬＬ出力信号において著しい位相変化（「フェーズヒット（ｐｈａｓｅ ｈｉｔ）」）が発生しないことが望ましい。然しながら、第一及び第二クロック信号がスイッチオーバーの直前において異なる位相を有している場合にはこのような位相変化が発生する場合がある。   The present invention is the same in the aforementioned US Pat. No. 6,741,109, but in such a PLL, the first clock signal and the second clock signal are used for use as the input clock signal of the PLL. The fact that it can be switched between. This does not exclude the fact that more than two clock signals can be used as the input clock signal for the PLL. On the contrary, it is fundamental that only one clock signal is always selected from a large number of clock signals and actually used to generate the PLL output signal. Providing multiple clock signals may be particularly beneficial for creating redundancy in a communication system. For example, when one of the clock signals functioning as a reference is “lost”, a switchover to another clock signal for use as an input block signal of the PLL is performed in the PLL circuit of the clock generation circuit. Is possible. In particular, due to the use of the PLL in the communication system for clock generation or clock recovery, no significant phase change ("phase hit") occurs in the PLL output signal due to such a switchover procedure. It is desirable. However, such a phase change may occur when the first and second clock signals have different phases immediately before the switchover.

スイッチオーバー手順の結果として急激な位相変化を回避する既知の可能性は、ＰＬＬ帯域幅（「ループ利得」）を非常に小さく選択することである（例えば、前述した通信システムの場合には、数Ｈｚの大きさの程度）。この場合には、スイッチオーバーが発生する間のクロック信号がスイッチオーバーの直前において比較的大きな位相差を有している場合であっても、ＰＬＬ出力信号の位相は非常にゆっくりと変化するに過ぎない。従って、前述した通信システムにおいてデータ転送エラーが発生することはない。然しながら、このソリューションは、特に、以下の２つの欠点を有しており、一方においては、特に小さなＰＬＬ帯域幅は集積回路装置において製造することが困難である。他方においては、小さなＰＬＬ帯域幅からＰＬＬの不利益的により小さなキャプチャレンジ即ち捕獲範囲が発生する。このＰＬＬキャプチャレンジは、例えば、数ＨｚのＰＬＬ帯域幅に対して１ｐｐｍ未満である場合がある。   A known possibility to avoid abrupt phase changes as a result of the switchover procedure is to choose a very small PLL bandwidth (“loop gain”) (eg, in the case of the communication system described above, a few Degree of magnitude in Hz). In this case, the phase of the PLL output signal only changes very slowly even if the clock signal during the switchover has a relatively large phase difference immediately before the switchover. Absent. Therefore, no data transfer error occurs in the communication system described above. However, this solution has in particular the following two drawbacks, on the one hand, particularly small PLL bandwidths are difficult to manufacture in integrated circuit devices. On the other hand, a smaller PLL capture bandwidth results from a smaller PLL bandwidth. This PLL capture range may be less than 1 ppm for a PLL bandwidth of several Hz, for example.

スイッチオーバー手順に起因するＰＬＬ出力信号の位相変化を回避するために及び「ヒットレススイッチング（ｈｉｔｌｅｓｓ ｓｗｉｔｃｈｉｎｇ）」を保証するために、前述した米国特許明細書第６，７４１，１０９号においては、現在使用されていないクロック信号が出力信号を発生するために、ＰＬＬ出力信号から派生されるフィードバック信号に関しての前記クロック信号の位相差を解明し且つ格納することが提案されている。このクロック信号へのスイッチオーバーが発生すると、格納されている位相差がその位相差を補償するためにＰＬＬ内の適宜の点において注入される。このソリューションの場合には、実際上達成可能な補償の正確度及びその補償のために必要とされる回路アウトレイが問題である。   In order to avoid the phase change of the PLL output signal due to the switchover procedure and to guarantee “hitless switching”, the aforementioned US Pat. No. 6,741,109 In order for an unused clock signal to generate an output signal, it has been proposed to resolve and store the phase difference of the clock signal with respect to a feedback signal derived from the PLL output signal. When this switchover to the clock signal occurs, the stored phase difference is injected at an appropriate point in the PLL to compensate for the phase difference. In the case of this solution, the accuracy of compensation that can be achieved in practice and the circuit outlay required for the compensation are problems.

このこととは拘わりなく、スイッチオーバーが行われる間のクロック信号が互いに著しく異なる周波数を有している場合には該既知のソリューションの場合に問題である。このような周波数差の場合には、スイッチオーバーが発生する場合に「すぐさま」又は急激に該オシレータの振動周波数が対応的に変化することが望ましい場合がある。然しながら、「位相差の観察」に基づくこの既知のソリューションは、これを達成することが不可能であり、というのは、特定の時間に存在する２つの信号の間の位相差に関する情報はこれらの信号の間に存在する場合のある周波数差に関する何等情報的な値を有するものではないからである。互いに異なる周波数を有する２つのクロック信号の間でスイッチオーバーが行なわれる場合には、ＰＬＬ出力信号は究極的に現在使用されているクロック信号の周波数へ調節するが、この調節は多かれ少なかれ長い時間を必要とし、そのことは多くの適用分野において与えられるものではない。   Regardless of this, it is a problem with the known solution if the clock signals during the switchover have different frequencies. In the case of such a frequency difference, it may be desirable for the oscillation frequency of the oscillator to change correspondingly “immediately” or abruptly when a switchover occurs. However, this known solution based on “observation of phase difference” cannot achieve this, because information about the phase difference between two signals present at a particular time is This is because it does not have any informational value regarding the frequency difference that may exist between the signals. If a switchover occurs between two clock signals having different frequencies, the PLL output signal will eventually adjust to the frequency of the clock signal currently in use, but this adjustment will take more or less long time. Necessary and that is not given in many fields of application.

本発明の１つの目的とするところは、ＰＬＬ出力信号がスイッチオーバーによって発生される使用中のクロック信号の如何なる周波数変化にも迅速に追従することが可能であるようにフェーズロックループ及び最初に言及したタイプの方法を改善することである。   One object of the present invention is the phase-locked loop and first mentioned so that the PLL output signal can quickly follow any frequency change of the clock signal in use generated by the switchover. Is to improve the type of method.

本発明に基づくフェーズロックループは、異なる動作モード間でスイッチオーバーすることが可能な位相検知器が２つのクロック信号に対し各場合において設けられており、現在使用中のクロック信号に対する位相検知器は第一動作モードとされ且つ現在使用されていないクロック信号に対する位相検知器は第二動作モードとされ、且つ第一動作モードにある各位相検知器は使用されているクロック信号と出力信号との間の位相差を決定し且つ該オシレータの制御のために後者を使用可能なものとさせ、且つ該第二動作モードにおいては、使用されていないクロック信号と出力信号との間の周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていないこのクロック信号へのスイッチオーバーの後に該オシレータの制御に対して使用可能とされる、ことを特徴としている。   In the phase-locked loop according to the invention, a phase detector that can be switched over between different operating modes is provided in each case for two clock signals, the phase detector for the clock signal currently in use is The phase detector for the clock signal that is in the first operation mode and is not currently used is in the second operation mode, and each phase detector in the first operation mode is between the clock signal and the output signal that is in use. And the latter is usable for controlling the oscillator, and in the second mode of operation, the frequency difference between the unused clock signal and the output signal is determined. And the oscillator after a switchover to this clock signal that is stored and continuously updated and not used previously Are available to the control, it is characterized by.

本発明に基づく動作手順は、現在使用中のクロック信号が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つ該オシレータの制御のために使用され、一方現在使用されていないクロック信号が出力信号を発生するために、出力信号に関するその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていないこのクロック信号へのスイッチオーバーの後に該オシレータの制御のために使用可能なものとされる、ことを特徴としている。   The operating procedure according to the invention is such that the phase difference between this clock signal and the output signal is determined and used for controlling the oscillator, since the clock signal currently in use generates an output signal, In order for a clock signal that is not currently used to generate an output signal, its frequency difference with respect to the output signal is determined and stored and continuously updated and after a switchover to this clock signal that has not been previously used It is characterized in that it can be used for controlling the oscillator.

フェーズロックループの入力におけるスイッチオーバーに関連する周波数変化はより良く取扱うことが可能であり、且つＰＬＬ出力信号の品質は本発明の場合に改善させることが可能である。ＰＬＬにおいて使用されるオシレータは、スイッチオーバーの前に既に決定され、格納且つ継続的アップデートされる周波数差に関する情報によってスイッチオーバーの時にその振動周波数において対応的にすぐさま調節することが可能である。利点であるが、このことは回路の観点から比較的低いアウトレイで達成することが可能である。   Frequency changes associated with switchover at the input of the phase-locked loop can be better handled and the quality of the PLL output signal can be improved in the present case. The oscillator used in the PLL can be adjusted immediately correspondingly at its oscillation frequency at the time of the switchover by means of information about the frequency difference which has already been determined before the switchover and is stored and continuously updated. Although an advantage, this can be achieved with a relatively low outlay from a circuit perspective.

更に、本発明の好適実施例においては、入力クロック信号として使用可能な複数個のクロック信号の間に存在するどのような位相差もスイッチオーバーの前に適合させるか又は補償させることが可能であり、従ってスイッチオーバーに起因するＰＬＬ出力信号における不所望な位相変化を回避することも可能である。本発明に基づいてスイッチオーバーの前に存在する周波数差を考慮に入れることによりこのような「ヒットレススイッチング」手段の精度及び品質が改善される傾向があることは明らかである。換言すると、本発明に基づく周波数適応は「ヒットレススイッチング」に対して与えられる位相適応に関する条件を減少させ、且つ本発明に基づく周波数適応の使用はプリセットした位相適応の性能を改善する。   Furthermore, in the preferred embodiment of the present invention, any phase difference that exists between multiple clock signals that can be used as input clock signals can be adapted or compensated before switchover. Thus, it is possible to avoid undesired phase changes in the PLL output signal due to switchover. It is clear that the accuracy and quality of such “hitless switching” means tends to be improved by taking into account the frequency differences that exist before the switchover according to the invention. In other words, frequency adaptation according to the present invention reduces the conditions for phase adaptation given for “hitless switching” and the use of frequency adaptation according to the present invention improves the performance of preset phase adaptation.

本発明の更なる利点は、後者はＰＬＬ帯域幅に関する何等特別の条件を構成するものではなく、即ちそれは比較的低い且つ比較的高いＰＬＬ帯域幅の両方に使用することが可能であるという事実に存在している。   A further advantage of the present invention lies in the fact that the latter does not constitute any special requirement for PLL bandwidth, i.e. it can be used for both relatively low and relatively high PLL bandwidth. Existing.

本発明の１実施例においては、位相検知器が積分器を有しており、その中に使用されていないクロック信号とＰＬＬ出力信号との間の位相差に依存する信号が位相検知器の第二動作モードにおいて入力され、その出力において該周波数差を表わす信号を使用可能なものとさせる構成が設けられている。   In one embodiment of the present invention, the phase detector includes an integrator, and a signal that depends on the phase difference between the clock signal and the PLL output signal that is not used therein is the first phase detector. A configuration is provided that enables a signal that is input in two operating modes and that represents the frequency difference at its output to be used.

このような積分器でもって、周波数差を表わす信号の決定、格納及び継続的なアップデートを回路の観点からは特に簡単な態様で達成することが可能である。   With such an integrator, it is possible to determine, store and continuously update signals representing the frequency difference in a particularly simple manner from a circuit point of view.

これの１つの展開においては、該積分器内へ入力される信号が位相比較装置の出力信号として使用可能なものとされ、該位相比較装置が使用されていないクロック信号の位相を調節され位相シフトされている出力信号のバージョンと比較し、該位相シフトが該位相比較装置の出力信号に基づいて調節されるような構成とすることが可能である。   In one development of this, the signal input into the integrator can be used as the output signal of the phase comparator, and the phase of the clock signal not used by the phase comparator is adjusted and phase shifted. The phase shift can be adjusted based on the output signal of the phase comparator compared to the version of the output signal being applied.

該積分器は、例えば、フィードバックフィルタのコンポーネントとすることが可能であり、それは位相シフト装置の入力への位相比較装置の出力からのフィードバック経路内に配置されており、それは位相補償の前に該出力信号を位相シフトに露呈させる。ある意味では、各位相検知器内に該第二動作モードにおいてのみ活性化される「内部フェーズロックループ」を設けることが可能であり、その制御逸脱信号が積分され且つ該積分器の出力において周波数差を表わす信号として使用される。   The integrator can be, for example, a component of a feedback filter, which is placed in the feedback path from the output of the phase comparator to the input of the phase shifter, which is Expose the output signal to the phase shift. In a sense, it is possible to provide in each phase detector an “internal phase-locked loop” that is activated only in the second mode of operation, whose control deviation signal is integrated and frequency at the output of the integrator. Used as a signal representing the difference.

本発明の１実施例においては、使用されているクロック信号と調節され位相シフトされた出力信号のバージョンとの間の位相差が第一動作モードにおいて各位相検知器により決定された位相差として与えられ、且つ各位相検知器が第二動作モードにおいてこの位相シフトを調節するように構成される。   In one embodiment of the invention, the phase difference between the clock signal being used and the version of the adjusted and phase shifted output signal is provided as the phase difference determined by each phase detector in the first mode of operation. And each phase detector is configured to adjust this phase shift in the second mode of operation.

この手段により、最初に言及した「ヒットレススイッチング」を達成することが可能であり且つＰＬＬ出力信号の品質は多くの適用分野に対して更に改善することが可能である。本発明のこの展開の場合には、スイッチオーバーの時に使用可能なクロック信号間に存在するどのような位相差もスイッチオーバーの前に適応されるか又は補償される。   By this means it is possible to achieve the first mentioned “hitless switching” and the quality of the PLL output signal can be further improved for many applications. In the case of this development of the invention, any phase difference that exists between the available clock signals at the time of the switchover is adapted or compensated before the switchover.

ここで、例えば、ＰＬＬ出力信号が多数の位相で使用可能なものとされ且つ出力信号の位相シフトされたバージョンがこれらの位相の間の調節可能な補間によって発生されるような構成とすることが可能である。本発明に基づくＰＬＬの場合には、出力信号を位相検知器に対して多数の位相で使用可能なものとさせるようにオシレータを設計するということにより達成することが可能であり、その場合に該位相検知器は、
これらの位相の間の補間のため及び調節され補間された信号を使用可能なものとさせるための調節可能な位相補間器、及び
該クロック信号の位相を該補間された信号の位相と比較し且つその位相差を表わす位相検知器出力信号を使用可能なものとさせる位相比較装置、
を有している。 Here, for example, the PLL output signal can be used in multiple phases, and the phase-shifted version of the output signal can be generated by adjustable interpolation between these phases. Is possible. In the case of the PLL according to the invention, this can be achieved by designing the oscillator so that the output signal is usable in multiple phases for the phase detector, in which case Phase detector
An adjustable phase interpolator for interpolating between these phases and for making the adjusted interpolated signal usable; and comparing the phase of the clock signal with the phase of the interpolated signal; and A phase comparison device that enables use of a phase detector output signal representing the phase difference;
have.

本発明に基づいて提供される周波数差の決定、格納及び継続的なアップデートに再度戻ると、位相検知器の「内部フェーズロックループ」をこのために使用することが可能であることは既に上に説明しており、それは位相検知器の第二動作モードにおいてのみアクティブ即ち活性状態である。このような内部フェーズロックループは、又、上述した位相適用に対しても有益的に使用することが可能であり（「ヒットレススイッチング」に対して）、それは、又、場合により、位相検知器の第二動作モードにおいてのみ実施されるべきものである。従って、現在使用されていない位相検知器の１つで且つ同一の内部フェーズロックループは、周波数差を表わす信号及び位相差を表わす信号を第二動作モードにおいて送給するために使用することが可能である。この概念の好適な展開においては、該周波数差信号が関連するフィードバックフィルタのコンポーネントである積分器の出力においてピックアップされるように構成される。例えば、「比例的経路」をこのようなフィルタの「積分経路」と並列的に配置されることが可能である。   It is already above that once again returning to the determination, storage and continuous update of the frequency difference provided in accordance with the present invention, the "inner phase lock loop" of the phase detector can be used for this purpose. It has been described and is only active in the second mode of operation of the phase detector. Such an internal phase-locked loop can also be beneficially used for the phase application described above (for “hitless switching”), which may also optionally be a phase detector. This should be implemented only in the second operation mode. Thus, one of the phase detectors that are not currently used and the same inner phase-locked loop can be used to deliver a signal representing the frequency difference and a signal representing the phase difference in the second mode of operation. It is. In a preferred development of this concept, the frequency difference signal is configured to be picked up at the output of an integrator that is a component of the associated feedback filter. For example, a “proportional path” can be placed in parallel with the “integration path” of such a filter.

前に使用されていないクロック信号へのＰＬＬのスイッチオーバー期間中においての格納され且つ継続的にアップデートされる周波数差信号を考慮する態様に関しては、好適実施例においては、この周波数差信号が重ね合わせ要素（例えば、加算器）を介して該オシレータの制御入力へ供給され、そこにおいて、該周波数差信号が位相検知器出力信号と重ね合せられるように構成される。該位相検知器出力信号はＰＬＬ用の「従来の振動制御信号」であり、且つ、例えば、マルチプレックス装置として設計されており且つ該オシレータ（例えば、ＤＣＯ又はＶＣＯ）への従来のＰＬＬフィルタ（「ループフィルタ」）を介して、全ての位相検知器へ接続されているスイッチオーバー装置によって送給させることが可能である。該言及した重ね合わせ要素はこのようなＰＬＬフィルタの前又は後の信号経路内に設けることが可能である。該言及した「従来のＰＬＬフィルタ」は、例えば、比例経路と積分経路との並列配置により形成することが可能であり、これら２つの経路から発生する信号は重ね合わされる（例えば、加算器によって）。   With respect to aspects that take into account stored and continuously updated frequency difference signals during a PLL switchover period to a clock signal that has not been previously used, in the preferred embodiment this frequency difference signal is superimposed. An element (eg, an adder) is provided to the control input of the oscillator, where the frequency difference signal is configured to be superimposed with the phase detector output signal. The phase detector output signal is a “conventional vibration control signal” for the PLL and is designed, for example, as a multiplex device and a conventional PLL filter (“DCO or VCO) to the oscillator (eg, DCO or VCO). It can be fed by a switchover device connected to all phase detectors via a loop filter "). The mentioned superposition element can be provided in the signal path before or after such a PLL filter. The mentioned “conventional PLL filter” can be formed, for example, by a parallel arrangement of a proportional path and an integral path, and the signals generated from these two paths are superimposed (eg, by an adder). .

図１はＰＬＬ（フェーズロックループ）（１２）を具備するＰＬＬ回路１０を示している。   FIG. 1 shows a PLL circuit 10 having a PLL (Phase Locked Loop) (12).

ＰＬＬ１２は、出力信号ＣＫｏｕｔ又は２つの位相ＣＫ ０及びＣＫ ９０を有するこの出力信号の二相バージョンを発生するためのデジタル的に制御可能なオシレータＤＣＯを有している。これら２つの信号ＣＫ ０，ＣＫ ９０は互いに９０゜の固定されている位相差及び出力信号ＣＫｏｕｔに関して固定されている位相差を有している。最も簡単な場合においては、信号ＣＫｏｕｔは信号ＣＫ ０及びＣＫ ９０のうちの１つと同一である。 The PLL 12 outputs the output signal CKout or two phases CK 0 and CK It has a digitally controllable oscillator DCO for generating a two-phase version of this output signal with 90. These two signals CK 0, CK 90 have a fixed phase difference of 90 ° relative to each other and a fixed phase difference with respect to the output signal CKout. In the simplest case, the signal CKout is the signal CK 0 and CK Same as one of 90.

図示した実施例の例においては、ＰＬＬ出力信号ＣＫｏｕｔが多数の出力分割器１４−１乃至１４−４へ供給され、それらは各場合において該ＰＬＬ出力信号をプリセットされた分割比で周波数分割させ且つそれを出力段１６−１乃至１６−４へ出力し、該出力段は各場合において該信号を差動的出力クロック信号ＣＫｏｕｔ１乃至ＣＫｏｕｔ４へ変換させる。   In the illustrated example embodiment, the PLL output signal CKout is fed to a number of output dividers 14-1 through 14-4, which in each case frequency-divide the PLL output signal by a preset division ratio and It is output to output stages 16-1 to 16-4, which in each case convert the signals into differential output clock signals CKout1 to CKout4.

入力側において、多数の差動的クロック信号ＣＫｉｎ１乃至ＣＫｉｎ３が回路１０へ供給され、前記信号は、最初に、３個の入力段１８−１乃至１８−３によって各場合において非差動的表現へ変換され且つ３個の入力分割器２０−１乃至２０−３を介してＰＬＬ１２内へ入力される。   On the input side, a number of differential clock signals CKin1 to CKin3 are supplied to the circuit 10, which is first converted into a non-differential representation in each case by means of three input stages 18-1 to 18-3. It is converted and input into the PLL 12 via the three input dividers 20-1 to 20-3.

図示した如く、位相検知器ＰＤ１，ＰＤ２，ＰＤ３は、夫々、以後「入力信号ＣＫｉｎ」としても呼称されるクロック信号ＣＫｉｎ１乃至ＣＫｉｎ３の各々に対して設けられている。   As shown in the figure, phase detectors PD1, PD2, and PD3 are respectively provided for clock signals CKin1 to CKin3, which are also referred to as “input signals CKin”.

以後「位相検知器ＰＤ」としても呼称するこれらの位相検知器ＰＤ１乃至ＰＤ３の各々は、特別の動作モード（「第一動作モード」）において関連するクロック信号ＣＫｉｎ（又は分割器２０−１，２０−２，２０−３によって周波数分割されたそのバージョン）と調節され位相シフトされている出力信号ＣＫｏｕｔのバージョンとの間の位相差を決定し、且つそれをデジタル的に制御されるオシレータＤＣＯの制御のために使用可能なものとさせることが可能である。この目的のために、位相検知器ＰＤの出力はマルチプレックス即ちスイッチオーバー装置２２へ接続されており、それは位相検知器ＰＤ１乃至ＰＤ３によって出力される３個の出力信号のうちの１つを選択し且つそれをＰＬＬフィルタ２４へ出力するように構成されている。図示した実施例の例においては、各位相検知器ＰＤは、その第一動作モードにおいて、この位相差をデジタル的に表わす位相検知器出力信号を発生し、その信号はこの実施例の例においてはデジタル的に構成されているＰＬＬフィルタ２４によってフィルタされ且つ加算器２５を介してオシレータＤＣＯの制御入力へ出力される。更に、各位相検知器ＰＤは、その第一動作モードにおいて、以下においては積分器出力信号ＩＮＴ ＯＵＴとして呼称する信号を出力し、それは該位相検知器が「第二動作モード」（それについても更に後に説明する）にあった期間中に以下に説明する態様で位相検知器において決定され、格納され且つ継続的にアップデートされたものである。信号ＩＮＴ ＯＵＴ及び以後においてはＰＤ ＯＵＴとしても呼称する位相検知器出力信号が、これらの信号を加法的に重ね合わせるために加算器２５へ供給される。ＤＣＯにより出力されるＰＬＬ出力信号ＣＫｏｕｔの周波数は加算器２５により出力される信号によって制御される。 Each of these phase detectors PD1 to PD3, also referred to hereinafter as “phase detector PD”, has a clock signal CKin (or dividers 20-1, 20) associated with it in a special operating mode (“first operating mode”). Control of the oscillator DCO which determines the phase difference between the version of the output signal CKout which is frequency-divided by -2, 20-3) and the adjusted and phase-shifted output signal CKout and which is digitally controlled Can be made available for use. For this purpose, the output of the phase detector PD is connected to a multiplex or switchover device 22, which selects one of the three output signals output by the phase detectors PD1 to PD3. And it is comprised so that it may output to the PLL filter 24. FIG. In the example embodiment shown, each phase detector PD generates a phase detector output signal that digitally represents this phase difference in its first mode of operation, which signal is in this example embodiment. Filtered by a digitally configured PLL filter 24 and output via an adder 25 to the control input of the oscillator DCO. Furthermore, each phase detector PD is in its first operating mode, in the following, an integrator output signal INT Outputs a signal referred to as OUT, which is determined and stored in the phase detector in the manner described below during the period when the phase detector was in the “second mode of operation” (which will be described further below). And has been continuously updated. Signal INT OUT and afterwards PD A phase detector output signal, also referred to as OUT, is supplied to adder 25 for additive superposition of these signals. The frequency of the PLL output signal CKout output from the DCO is controlled by the signal output from the adder 25.

スイッチオーバー装置２２は全ての位相検知器ＰＤ１，ＰＤ２，ＰＤ３へ接続されており、且つスイッチング状態に依存して、これらの位相検知器のうちの特定の１つにより出力される信号をデジタルフィルタ２４及び加算器２５へ中継する。   The switchover device 22 is connected to all the phase detectors PD1, PD2, PD3, and depending on the switching state, the signal output by a particular one of these phase detectors is converted to a digital filter 24. And relay to the adder 25.

スイッチオーバー装置２２によって、ＰＬＬの入力クロック信号として使用するために３個のクロック信号ＣＫｉｎ１乃至ＣＫｉｎ３の間でスイッチオーバーさせることが可能である。各このようなスイッチオーバーは信号採取装置２６によって開始され、それは入力側において、図示した如く、クロック信号ＣＫｉｎ１乃至ＣＫｉｎ３を受取り且つその出力側においてスイッチオーバー装置２２へ接続している。装置２６はクロック信号ＣＫｉｎの品質を検査し且つこの採取に基づいて該クロック信号のうちのどれをＰＬＬ入力クロック信号として使用すべきか又は現在使用中のクロック信号が使用不可能となる場合にどの他の入力クロック信号に対してスイッチオーバーを実施すべきかの決定を行う。後者の状況は、又、信号ＬＯＳによって集積回路装置のその他の（不図示）回路部分へ通信され、それも表示されたＰＬＬスイッチング回路１０を有している。   The switchover device 22 can switch over between three clock signals CKin1 to CKin3 for use as an input clock signal for the PLL. Each such switchover is initiated by the signal acquisition device 26, which receives the clock signals CKin1 to CKin3 on the input side and connects to the switchover device 22 on its output side as shown. The device 26 checks the quality of the clock signal CKin and, based on this sampling, which of the clock signals should be used as the PLL input clock signal or which other if the clock signal currently in use becomes unavailable. A determination is made as to whether a switchover should be performed on the input clock signal. The latter situation also has a PLL switching circuit 10 that is communicated to the other (not shown) circuit portions of the integrated circuit device by signal LOS and is also indicated.

図２はこれら３個の位相検知器ＰＤ１，ＰＤ２，ＰＤ３の（同一の）構成を例示している。これら３個の位相検知器の構成が同一であることから、この構成は図２を参照して１つの位相検知器ＰＤについてのみ説明する。図１に示したスイッチング回路１０においては、位相検知器ＰＤに対して以下に説明する全てのコンポーネント及び信号は位相検知器ＰＤ１乃至ＰＤ３の各々に対して別々に各場合において存在している。   FIG. 2 illustrates the (identical) configuration of these three phase detectors PD1, PD2, PD3. Since these three phase detectors have the same configuration, this configuration will be described only for one phase detector PD with reference to FIG. In the switching circuit 10 shown in FIG. 1, all components and signals described below for the phase detector PD are present in each case separately for each of the phase detectors PD1 to PD3.

位相検知器ＰＤの前述した第一動作モードに対する主要なコンポーネントは調節可能な位相補間器３０及びサンプラー装置３２である。ＰＬＬ出力信号ＣＫｏｕｔの２つの「直交信号」ＣＫ ０，ＣＫ ９０が位相補間器３０内へ入力される。以下に説明する補間調節に対応して、補間器３０は調節され補間された信号ＣＫ＜１：８＞を発生し、それはサンプラー装置３２への入力信号として供給される。図示した実施例の例においては、位相補間器３０は約２．５ＧＨｚの周波数において振動するＤＣＯの２つの正弦波直交クロック信号ＣＫ ０，ＣＫ ９０の間で補間を行う。信号表示ＣＫ＜１：８＞は８個の信号成分を有しており且つ「ＰＬＬ出力信号の位相シフトされたバージョン」（補間調節に従って）ＣＫｏｕｔを表わしている。サンプラー装置３２は位相比較器の機能を有しており且つ出力信号ＣＫｏｕｔ（位相検知器ＰＤに対して直交信号成分ＣＫ ０及びＣＫ ９０として供給される）の位相シフトされたバージョンＣＫ＜１：８＞を位相検知器入力ＰＤ ＩＮの位相と比較する。この比較の結果として、サンプラー装置３２はデジタル信号表示ＰＤ ＯＵＴ＜９：０＞を出力し、それは位相検知器ＰＤの第一動作モードにおいて位相検知器スイッチオーバー装置３４を介して位相検知器出力へ供給され、それはＰＬＬスイッチオーバー装置２２（図１）へ接続されている。図２に表示されている位相検知器入力信号ＰＤ ＩＮは、図１に表示されている出力分割器２０−１乃至２０−３によって出力される信号のうちの１つである。 The main components for the first mode of operation of the phase detector PD are an adjustable phase interpolator 30 and a sampler device 32. Two “orthogonal signals” CK of the PLL output signal CKout 0, CK 90 is input into the phase interpolator 30. Corresponding to the interpolation adjustment described below, the interpolator 30 generates an adjusted and interpolated signal CK <1: 8>, which is provided as an input signal to the sampler device 32. In the illustrated example embodiment, the phase interpolator 30 is a DCO two sinusoidal quadrature clock signal CK that oscillates at a frequency of about 2.5 GHz. 0, CK Interpolate between 90. The signal indication CK <1: 8> has 8 signal components and represents “phase-shifted version of the PLL output signal” (according to the interpolation adjustment) CKout. The sampler device 32 has a function of a phase comparator and outputs an output signal CKout (a quadrature signal component CK 0 and CK Phase-shifted version CK <1: 8> (supplied as 90) to phase detector input PD Compare with the phase of IN. As a result of this comparison, the sampler device 32 has a digital signal display PD. OUT <9: 0> is output and is supplied to the phase detector output via the phase detector switchover device 34 in the first mode of operation of the phase detector PD, which goes to the PLL switchover device 22 (FIG. 1). It is connected. Phase detector input signal PD displayed in FIG. IN is one of the signals output by the output dividers 20-1 to 20-3 displayed in FIG.

再度図１に戻ると、例えば、以下において、信号採取装置２６によって開始され且つＰＬＬスイッチオーバー装置２２によって実現されて、クロック信号ＣＫｉｎ１がＰＬＬ１２の入力クロック信号として現在使用されており且つ後の時間においてクロック信号ＣＫｉｎ２へのスイッチオーバーが行われることが仮定される。この場合において、位相検知器ＰＤ１はその第一動作モードにあり、それは図２を参照して既に説明してある。然しながら、他の２つの位相検知器ＰＤ２及びＰＤ３は図２を参照して再度以下に説明する第二動作モードにあり、その動作モードにおいては、後者は入力クロック信号をＰＬＬに対して使用可能なものとするものではなく、一方においては、「位相適応」（「ヒットレススイッチング」に対し）を発生し且つ他方においては「周波数適応」（オシレータＤＣＯの迅速な周波数調節に対し）を発生させる。より詳細に説明すると、その第二動作モードにある各位相検知器において、一方においては、次続の第一動作モードにおいて使用されるべき前述した位相シフト（「出力信号ＣＫｏｕｔの位相シフトされたバージョン」）の範囲、且つ、他方においては、爾後の第一動作モードに対して実際に使用される前述した積分器出力信号ＩＮＴ ＯＵＴが確立される。 Returning again to FIG. 1, for example, in the following, initiated by the signal acquisition device 26 and implemented by the PLL switchover device 22, the clock signal CKin1 is currently used as the input clock signal for the PLL 12, and at a later time. It is assumed that a switchover to the clock signal CKin2 takes place. In this case, the phase detector PD1 is in its first mode of operation, which has already been described with reference to FIG. However, the other two phase detectors PD2 and PD3 are in a second mode of operation, described again below with reference to FIG. 2, in which the latter can use the input clock signal for the PLL. It is not intended that one produces “phase adaptation” (for “hitless switching”) and the other produces “frequency adaptation” (for rapid frequency adjustment of the oscillator DCO). In more detail, in each phase detector in its second mode of operation, on the one hand, the phase shift described above (“phase-shifted version of the output signal CKout” to be used in the subsequent first mode of operation). )) And on the other hand, the integrator output signal INT described above which is actually used for the first operating mode after OUT is established.

その第一動作モードからその第二動作モードへの図２に示した位相検知器ＰＤのスイッチオーバーは、信号採取装置２６又はＰＬＬスイッチオーバー装置２２によって出力される信号Ｓ１によって発生され、前記信号は、サンプラー装置３２によって出力される位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞は最早ＰＬＬへの基準クロックとして出力されることがないが、位相検知器ＰＤに設けられているフィードバック経路を介して位相補間器３０に関して反動するような態様で位相検知器スイッチオーバー装置３４を制御する。図示した実施例の例においては、このフィードバック経路はデジタルフィルタ３６と、オーバーフローカウンタ３８と、モジュロ８積分器４０によって形成されている。 The switchover of the phase detector PD shown in FIG. 2 from the first operation mode to the second operation mode is generated by the signal S1 output by the signal sampling device 26 or the PLL switchover device 22, the signal being The phase detector output signal PD output by the sampler device 32 OUT <9: 0> is no longer output as a reference clock to the PLL, but in a manner that reacts with respect to the phase interpolator 30 via a feedback path provided in the phase detector PD. The switchover device 34 is controlled. In the illustrated example embodiment, this feedback path is formed by a digital filter 36, an overflow counter 38, and a modulo 8 integrator 40.

第二動作モードにおいて、位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞はデジタルフィルタ３６を介してオーバーフローカウンタ３８の入力へ供給され、それは、各カウンタのオーバーフローの度に出力パルスをモジュロ８積分器４０へ出力する。出力側において、積分器４０は調節可能な位相補間器３０に対する調節信号を出力し、それに対して、８個の異なる補間段階に対する８個の異なる信号状態が供給される。 In the second operation mode, the phase detector output signal PD OUT <9: 0> is fed through the digital filter 36 to the input of the overflow counter 38, which outputs an output pulse to the modulo 8 integrator 40 for each counter overflow. On the output side, integrator 40 outputs an adjustment signal for adjustable phase interpolator 30, to which 8 different signal states for 8 different interpolation stages are provided.

位相検知器ＰＤの第二動作モードにおいては、位相補間器３０の調節は信号ＣＫ＜１：８＞の位相に影響を与え、従って位相調節のために使用される位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞に間接的に影響を与えるという事実に鑑み、位相制御は位相検知器ＰＤにおいて実施され、その場合に積分器４０により出力される調節は、位相検知器出力信号がゼロの位相差に対応する値に制御される状態に到達するまで変化される。位相検知器ＰＤがアクティブであり且つＰＬＬループ内に包含されている場合には、全体的なフィードバック経路３６，３８，４０は非アクティブである。 In the second mode of operation of the phase detector PD, the adjustment of the phase interpolator 30 affects the phase of the signal CK <1: 8>, and thus the phase detector output signal PD used for phase adjustment. In view of the fact that it indirectly affects OUT <9: 0>, the phase control is implemented in the phase detector PD, in which case the adjustment output by the integrator 40 is such that the phase detector output signal is zero. It is changed until reaching a state controlled to a value corresponding to the phase difference. When the phase detector PD is active and included in the PLL loop, the overall feedback path 36, 38, 40 is inactive.

この位相制御はＰＬＬ出力信号の発生のために現在使用されていない全ての位相検知器ＰＤにおいて実施される。従って、ＰＬＬ入力クロック信号として使用するためのクロック信号ＣＫｉｎの間のスイッチオーバーが行われる前に、全ての異なるクロック信号ＣＫｉｎに対してＰＬＬ出力信号に関して言わば「内部位相調節」が形成される。各位相検知器ＰＤの第二動作モードにおいて行われるこの内部位相制御の機能は、言わば、「位相検知器内部のＰＬＬ」として考えることが可能である。この「内部ＰＬＬ」のデジタル的に制御可能なオシレータの機能はコンポーネント３８，４０，３０で使用可能なものとされる。   This phase control is implemented in all phase detectors PD that are not currently used for generating the PLL output signal. Thus, so-called “internal phase adjustment” is made with respect to the PLL output signal for all the different clock signals CKin before the switchover between the clock signals CKin for use as the PLL input clock signal takes place. The function of the internal phase control performed in the second operation mode of each phase detector PD can be considered as “PLL inside the phase detector”. The function of this digitally controllable oscillator of the “internal PLL” can be used by the components 38, 40, 30.

ＰＬＬ回路１０（図１）において、ＰＬＬ出力信号発生のために前に使用されていないクロック信号へのスイッチオーバーが行われる場合には、関連する位相検知器ＰＤにおける内部スイッチオーバー装置３４が、位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞がそれも対応的にスイッチオーバーされるＰＬＬスイッチオーバー装置２２を介してＰＬＬフィルタ２４へ供給されるような態様で信号Ｓ１によって逆転される。制御された態様で「内部ＰＬＬ」によって実施された位相補間器３０の先行する調節のおかげで、このスイッチオーバーはＰＬＬ出力信号において不利益的な位相変化へ通ずるものではない（もしも位相補間器３０が前もって調節されていなかった場合に予測されるであろうような）。 In the PLL circuit 10 (FIG. 1), when a switchover to a clock signal that has not been previously used for PLL output signal generation occurs, the internal switchover device 34 in the associated phase detector PD Detector output signal PD OUT <9: 0> is reversed by the signal S1 in such a way that it is fed to the PLL filter 24 via the PLL switchover device 22 which is also correspondingly switched over. Thanks to the previous adjustment of the phase interpolator 30 implemented by the “internal PLL” in a controlled manner, this switchover does not lead to a detrimental phase change in the PLL output signal (if phase interpolator 30 As would have been expected if it had not been adjusted in advance).

この「位相調節」とは無関係に、前に使用されていないクロック信号へのスイッチオーバーが行われる場合に「周波数調節」も与えられ、というのは、オシレータＤＣＯを制御するためのスイッチオーバー時において、位相検知器出力信号がフィルタ２４及び加算器２５を介してスイッチオーバー装置２２によって供給されるばかりでなく、積分器出力信号ＩＮＴ ＯＵＴは加算器２５における重ね合わせのおかげでオシレータの制御に協力する。２つの入力クロック信号ＣＫｉｎの間のスイッチオーバー期間中の周波数のジャンプは、付加的な信号ＩＮＴ ＯＵＴを介して、該オシレータの直接的な対応する調節を発生する。この目的のために、第二動作モードにおいて固定された信号ＩＮＴ ＯＵＴが固定され且つ使用されていないクロック信号とＰＬＬ出力信号との間の周波数差の表示（ここでは、デジタル）としてアップデートされる。 Regardless of this “phase adjustment”, a “frequency adjustment” is also provided when a switchover to a clock signal that has not been used before is performed, at the time of a switchover to control the oscillator DCO. , The phase detector output signal is not only supplied by the switchover device 22 via the filter 24 and the adder 25, but also the integrator output signal INT OUT cooperates with the control of the oscillator thanks to the superposition in the adder 25. The frequency jump during the switchover period between the two input clock signals CKin is an additional signal INT. A direct corresponding adjustment of the oscillator is generated via OUT. For this purpose, the signal INT fixed in the second operating mode OUT is fixed and updated as an indication (here digital) of the frequency difference between the clock signal that is not used and the PLL output signal.

図示した実施例の例においては、いずれの場合においても第二動作モードにおける位相適用のために存在する「内部ＰＬＬ」（図２参照）は、又、周波数適用のために提供される信号ＩＮＴ ＯＵＴの発生、格納及びアップデートのために有益的に使用される。図２から理解することが可能であるように、この信号はフィードバックフィルタ３６から、より精密にはその入力（第二動作モードにおいてのみ）がサンプラー装置３２の出力信号を受取る積分器４１の出力信号として派生される。積分器４１は「積分分岐」を形成し、それは、「比例分岐」及び加算器４２と共に、図２に示したようなフィルタ３６を形成する。図示した実施例の例においては、該比例分岐は線形要素４３（例えば、増幅器）及びローパスフィルタ４４によって形成されている。異なるＰＬＬ入力信号の間でのスイッチオーバー期間中に、ＩＮＴ ＯＵＴとして指定される積分器４１の出力信号が決定される周波数差を表わすものであることが周波数適応の機能にとって基本的である。「内部ＰＬＬ」を使用する位相適応の説明した実現のおかげで、周波数適用のために必要な信号は、言わば、この回路に関連した実現の副産物として得られる。 In the example of the illustrated embodiment, the “internal PLL” (see FIG. 2), which in each case exists for phase application in the second mode of operation, is also the signal INT provided for frequency application. Useful for OUT generation, storage and update. As can be understood from FIG. 2, this signal is output from the feedback filter 36, more precisely the output signal of the integrator 41 whose input (only in the second mode of operation) receives the output signal of the sampler device 32. As derived. The integrator 41 forms an “integral branch”, which together with the “proportional branch” and the adder 42 forms a filter 36 as shown in FIG. In the example embodiment shown, the proportional branch is formed by a linear element 43 (eg, an amplifier) and a low pass filter 44. INT during a switchover period between different PLL input signals It is fundamental for the function of frequency adaptation that the output signal of the integrator 41 designated as OUT represents the frequency difference to be determined. Thanks to the described implementation of phase adaptation using an “internal PLL”, the signal required for frequency application is obtained as a by-product of the implementation associated with this circuit.

ＰＬＬの入力クロック信号として使用するために多数のクロック信号の間でスイッチオーバーを行うことが可能なＰＬＬ１２を使用することが説明したＰＬＬスイッチング回路１０の機能にとって基本的なことであり、その場合に、現在使用中のＰＬＬ位相検知器は、フィードバック信号ＣＫｏｕｔの位相（該フィードバック信号の位相は調節され位相シフトされている）を現在使用中の入力信号の位相と比較し、且つこの期間において現在使用されていない位相検知器は、既に、周波数シフトの調節を実施しており、それは、ＰＬＬ位相検知器としてそれらが使用される場合には、「初期的な調節」として使用される。更に、説明した例においては、現在使用されていない位相検知器は、既に、位相シフトの調節を実施し、それは、ＰＬＬ位相検知器としてそれらが使用される場合に、加算器２５における混合を介して、スイッチオーバー直後の初期的に調節に貢献する。   It is fundamental to the function of the PLL switching circuit 10 described to use the PLL 12 capable of switching over between a large number of clock signals for use as an input clock signal of the PLL, and in that case The PLL phase detector currently in use compares the phase of the feedback signal CKout (the phase of the feedback signal is adjusted and phase shifted) with the phase of the input signal currently in use and is currently in use during this period. Undetected phase detectors already perform frequency shift adjustments, which are used as “initial adjustments” when they are used as PLL phase detectors. Further, in the example described, phase detectors that are not currently used already perform phase shift adjustments, which can be done via mixing in the adder 25 when they are used as PLL phase detectors. This contributes to the initial adjustment immediately after the switchover.

実施例の説明した例から逸れて、入力において異なる数のクロック信号及び／又は異なる数の出力クロック信号も勿論与えることが可能である。更に、周波数分割器１４，１６の数及び配置は与えられた適用例に対して適用させることが可能である。図２に示した位相検知器ＰＤの構成は好適な実施例を表わしているが、勿論、異なる構成とすることも可能である。然しながら、（説明した構成の場合におけるように）、内部フェーズロックループを第二動作モードにおける位相シフト及び／又は周波数シフトの調節のために位相検知器内部に設けることが可能である構成が好適である。このような位相シフトに関する限り、位相補間器による説明した実施例は、又、好適実施例としてのみみなされるべきものであり、それも異なる構成とすることも可能である。同じことは、一方においては、サンプラー３２及び他方においては位相補間器３０の以下に説明する詳細な構成についても適用され、それらは以下に説明するものとは異なる構成を有することも可能である。   Deviating from the described example of embodiment, it is of course possible to provide different numbers of clock signals and / or different numbers of output clock signals at the input. Furthermore, the number and arrangement of frequency dividers 14, 16 can be applied for a given application. Although the configuration of the phase detector PD shown in FIG. 2 represents a preferred embodiment, it is of course possible to have a different configuration. However, a configuration in which an internal phase-locked loop can be provided inside the phase detector for adjusting the phase shift and / or frequency shift in the second mode of operation (as in the case of the described configuration) is preferred. is there. As far as such a phase shift is concerned, the described embodiment by means of a phase interpolator should also be regarded only as a preferred embodiment, and it can also be configured differently. The same applies to the detailed configuration described below of the sampler 32 on the one hand and the phase interpolator 30 on the other hand, which can have different configurations than those described below.

最後に、図１に示したＰＬＬフィルタ２４の構成は好適実施例としての例示としてのみ理解すべきものである。この例においては、フィルタ２４は、下流側のローパスフィルタ４６と共に線形要素４５から形成されている比例分岐と、積分器４７から形成されている積分分岐とを有しており、その場合に、これら２つの分岐から発生する信号は加算器４８を介して結合されてフィルタ出力信号を形成する。   Finally, the configuration of the PLL filter 24 shown in FIG. 1 should be understood only as an illustration as a preferred embodiment. In this example, the filter 24 has a proportional branch formed from a linear element 45 together with a downstream low-pass filter 46 and an integral branch formed from an integrator 47, in which case The signals originating from the two branches are combined through summer 48 to form the filter output signal.

図３は図２からの位相検知器ＰＤにおいて使用されるサンプラー３２の構成を示している。   FIG. 3 shows the configuration of the sampler 32 used in the phase detector PD from FIG.

ＰＬＬ出力信号ＣＫｏｕｔのフェーズシフトしたバージョンＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮが多相サンプラー５０内へ入力され、それは、それから、信号ＣＫ Ｒ及びＰＤ ＯＵＴ＜２：０＞を発生する。全部で８個の信号成分ＣＫ＜１＞乃至ＣＫ＜８＞からなる信号ＣＫ＜１：８＞の信号成分ＣＫ＜１＞は、又、位相アキュムレータ５２（カウンタ）内へ入力される。７個のフリップフロップを有するフリップフロップ装置５４は、図示した如く、位相アキュムレータ５２によって出力される信号及び信号ＣＫ Ｒを受取り且つ信号成分ＰＤ ＯＵＴ＜９：３＞を形成し、それは、信号ＰＤ ＯＵＴ＜２：０＞を受取る加算要素５６を介して搬送されて検知器出力信号ＰＤ ＯＵＴ＜９：０＞を形成する。図示した実施例の例においては、サンプラー装置３２が、その出力において、１０ビットワードを発生し、それは位相検知器ＰＤへ供給される信号の位相差をデジタル的に表わしている。サンプラー装置３２は信号ＰＤ ＯＵＴ＜２：０＞を使用可能とするために高速において動作する多相サンプラーを有しており、該信号は位相検知器出力信号の３個の下位ビットを表わしている。フリップフロップ装置５４は７個の高位ビットを発生する。該多相サンプラーは供給された位相検知器入力信号ＰＤ ＩＮをサンプルし、それは、８個の均等に離隔されたクロック信号ＣＫ＜１＞乃至ＣＫ＜８＞と共に、１９．４４ＭＨｚの周波数を有しており、それは、図示した実施例の例においては、１．２５ＧＨｚの周波数を有しており且つ１００ｐｓの位相分解能を送給する。 Phase-shifted version CK <1: 8> of the PLL output signal CKout and the phase detector input signal PD IN is input into the polyphase sampler 50, which then receives the signal CK R and PD OUT <2: 0> is generated. The signal component CK <1> of the signal CK <1: 8> consisting of a total of eight signal components CK <1> to CK <8> is also input into the phase accumulator 52 (counter). A flip-flop unit 54 having seven flip-flops receives the signal output by the phase accumulator 52 and the signal CKR and has a signal component PD as shown. OUT <9: 3>, which is the signal PD Detector output signal PD carried through summing element 56 receiving OUT <2: 0>. OUT <9: 0> is formed. In the example embodiment shown, the sampler device 32 generates a 10-bit word at its output, which digitally represents the phase difference of the signal supplied to the phase detector PD. The sampler device 32 receives the signal PD It has a multiphase sampler that operates at high speed to enable OUT <2: 0>, which signal represents the three low order bits of the phase detector output signal. The flip-flop unit 54 generates seven high order bits. The multiphase sampler is supplied with a phase detector input signal PD. IN is sampled and has a frequency of 19.44 MHz, along with eight equally spaced clock signals CK <1> to CK <8>, which in the illustrated example embodiment, It has a frequency of 1.25 GHz and delivers a phase resolution of 100 ps.

図４は図３に示した多相サンプラー５０の構成を示している。多相サンプラー５０は、図示した如く、フリップフロップ装置５８及びデコーダ６０を包含しており、それは、図示した態様においては、信号ＰＤ ＩＮ及びＣＫ＜１＞乃至ＣＫ＜８＞を受取り、且つ出力側において、信号ＣＫ Ｒ及びＰＤ ＯＵＴ＜２：０＞を出力する。 FIG. 4 shows the configuration of the multiphase sampler 50 shown in FIG. The polyphase sampler 50 includes a flip-flop device 58 and a decoder 60, as shown, which in the illustrated embodiment is a signal PD. IN and CK <1> to CK <8> are received and on the output side the signal CK R and PD OUT <2: 0> is output.

図５は、例示として信号成分ＣＫ＜１＞乃至ＣＫ＜８＞、信号ＰＤ ＩＮ信号ＰＤ ＯＵＴ＜２：０＞及び信号ＣＫ Ｒの時間特性を示している。図５は、特に、８個のサンプリングクロック信号ＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮ及び位相検知器出力信号ＰＤ ＯＵＴの間の位相関係を示している。 FIG. 5 shows signal components CK <1> to CK <8> and a signal PD as an example. IN signal PD OUT <2: 0> and signal CK The time characteristic of R is shown. FIG. 5 shows in particular the eight sampling clock signals CK <1: 8> and the phase detector input signal PD. IN and phase detector output signal PD The phase relationship between OUT is shown.

このことから理解することが可能であるように、位相補間器３０により発生される信号成分ＣＫ＜１＞乃至ＣＫ＜８＞は、それ自身、同一の信号であるが、互いに等距離位相シフトされている。図示した実施例の例においては、これらの信号成分の２つの隣り合うものの間（例えば、ＣＫ＜１＞とＣＫ＜２＞との間）のタイミングオフセットは１００ｐｓに対応している。   As can be understood from this, the signal components CK <1> to CK <8> generated by the phase interpolator 30 are themselves the same signal but are phase-shifted equidistant from each other. ing. In the illustrated example embodiment, the timing offset between two adjacent ones of these signal components (eg, between CK <1> and CK <2>) corresponds to 100 ps.

図６及び７は位相補間器３０の構成を例示している。   6 and 7 illustrate the configuration of the phase interpolator 30. FIG.

補間器３０の全体的な構成を図６に示してある。１．２５ＧＨｚの周波数において８個のクロック信号ＣＫ＜１＞乃至ＣＫ＜８＞を一様に離れて離隔させて（１００ｐｓだけ）使用可能なものとさせるために、補間器３０は２つの表示された補間器半分部分７０−１及び７０−２及び付加的な分割器回路を具備する出力回路部分７２を有している。補間器半分部分７０−１，７０−２及び補間器出力回路部分７２は、直交信号ＣＫ ０及びＣＫ ９０（図１参照）から、信号成分ＣＫ＜１＞乃至ＣＫ＜８＞により表現されるＰＬＬ出力信号の位相シフトされたバージョンを形成するために、図示した態様で共同する。 The overall configuration of the interpolator 30 is shown in FIG. In order to make the eight clock signals CK <1> to CK <8> uniformly spaced (only 100 ps) usable at a frequency of 1.25 GHz, the interpolator 30 is displayed in two ways. Interpolator half portions 70-1 and 70-2 and an output circuit portion 72 with additional divider circuitry. Interpolator half portions 70-1 and 70-2 and interpolator output circuit portion 72 are connected to quadrature signal CK. 0 and CK 90 (see FIG. 1) collaborate in the manner shown to form a phase shifted version of the PLL output signal represented by signal components CK <1> through CK <8>.

直交信号ＣＫ ０及びＣＫ ９０は差動的な形態で補間器３０へ供給され、信号ＣＫ ０は差動的信号成分ＣＫ ０ Ｐ及びＣＫ ０ Ｎから構成されている。信号ＣＫ ９０は差動的信号成分ＣＫ ９０ Ｐ及びＣＫ ９０ Ｎから構成されている。所望の位相シフトの調節は信号ＰＨＩ＜２：０＞により行われる。これは位相補間器３０の制御入力へモジュロ８積分器４０によって図２において送信される信号である。   Quadrature signal CK 0 and CK 90 is supplied to the interpolator 30 in a differential form and the signal CK 0 is the differential signal component CK 0 P and CK 0 N. Signal CK 90 is a differential signal component CK 90 P and CK 90 N. The desired phase shift adjustment is performed by signals PHI <2: 0>. This is the signal sent in FIG. 2 by the modulo 8 integrator 40 to the control input of the phase interpolator 30.

最後に、図７は図６に示した２つの補間器半分部分７０−１及び７０−２の（同一の）構成を示している。各補間器半分部分の構成は、それ自身の既知の概念に従うものであり且つデジタル・アナログ変換器７４を有しており、それは供給された信号ＰＨＩ＜２：０＞をアナログ電流表示（表示された電流源により記号化されている）へ変換する。該電流源により供給される電流は夫々のトランスコンダクタンス段に対する調節用電流として作用し、それらの段の各々は、図示した如く、トランジスタ対によって形成されており且つ個々の電流の重み付けした重ね合わせを発生する。これらの電流は共通の抵抗負荷Ｒを介して供給され、従って図６に示した電位ＰＨ ＯＵＴＰ及びＰＨ ＯＵＴＮは抵抗負荷Ｒにおける電圧降下として使用可能とされる。該位相補間器出力信号は（電流の重ね合わせにより）形成されたＣＫ１及びＣＫ２入力信号の重み付けされた和に対応しており、前記入力信号は、常に、９０゜の位相差を有している。該位相補間器出力信号の分解能は５０ｐｓに特定されている。 Finally, FIG. 7 shows the (identical) configuration of the two interpolator halves 70-1 and 70-2 shown in FIG. The configuration of each interpolator half is in accordance with its own known concept and has a digital-to-analog converter 74, which provides the supplied signal PHI <2: 0> with an analog current display (displayed). Symbolized by the current source). The current supplied by the current source acts as a regulating current for each transconductance stage, each of which is formed by a pair of transistors as shown and a weighted superposition of the individual currents. appear. These currents are supplied via a common resistive load R, so that the potential PH shown in FIG. OUTP and PH OUTN can be used as a voltage drop across the resistive load R. The phase interpolator output signal corresponds to the weighted sum of the CK1 and CK2 input signals formed (by current superposition), which input signal always has a phase difference of 90 °. . The resolution of the phase interpolator output signal is specified as 50 ps.

上述した実施例の例に対して期待した周波数及び時間の値は、勿論、単に例示的なものとして理解すべきものであり、実際上は修正し且つ関連する適用例の場合に適応させることが可能である。   The expected frequency and time values for the example embodiments described above are, of course, to be understood merely as illustrative and can be modified in practice and adapted to the relevant application case. It is.

ＰＬＬ回路を示した概略図。Schematic showing a PLL circuit. 図１からのＰＬＬ回路において使用される位相検知器の構成を示した概略図。Schematic showing the configuration of the phase detector used in the PLL circuit from FIG. 図２からの位相検知器において使用されるサンプラー装置の構成を示した概略図。FIG. 3 is a schematic diagram showing the configuration of a sampler device used in the phase detector from FIG. 2. 図３からのサンプラー装置において使用される多相サンプラーの構成を示した概略図。FIG. 4 is a schematic diagram showing the configuration of a multiphase sampler used in the sampler device from FIG. 3. 図４からの多相サンプラーにおいて発生する信号の時間特性の例示的表示を示した概略図。FIG. 5 is a schematic diagram illustrating an exemplary display of time characteristics of signals generated in the polyphase sampler from FIG. 図２のからの位相検知器において使用される位相補間器の構成を示した概略図。FIG. 3 is a schematic diagram showing the configuration of a phase interpolator used in the phase detector from FIG. 図６からの位相補間器において使用される２つの補間器半分部分の構成を示した概略図。FIG. 7 is a schematic diagram illustrating the configuration of two interpolator halves used in the phase interpolator from FIG. 6.

Claims (5)

フェーズロックループの出力信号（ＣＫｏｕｔ）を発生するための制御可能なオシレータ（ＤＣＯ）を具備しており且つフェーズロックループの入力クロック信号として使用するために第一クロック信号（ＣＫｉｎ１）と第二クロック信号（ＣＫｉｎ２）との間でスイッチオーバーするためのスイッチオーバー装置（２２）を具備しているフェーズロックループ（１２）において、
異なる動作モード間でスイッチさせることが可能な位相検知器（ＰＤ１，ＰＤ２）が該２つのクロック信号（ＣＫｉｎ１，ＣＫｉｎ２）に対して各々の場合に設けられており、現在使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）に対する位相検知器（ＰＤ１又はＰＤ２）は第一動作モードとされ且つ現在使用中でないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）に対する位相検知器（ＰＤ２又はＰＤ１）は第二動作モードとされ、且つ第一動作モードにある各位相検知器（ＰＤ１，ＰＤ２）は使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）と出力信号（ＣＫｏｕｔ）との間の位相差を決定し且つ該オシレータ（ＤＣＯ）の制御のために後者を供給し、且つ、該第二動作モードにおいては、使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）と出力信号（ＣＫｏｕｔ）との間の周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていなかったこのクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）へのスイッチオーバーの後に該オシレータ（ＤＣＯ）の制御のために供給されることを特徴とするフェーズロックループ。 A first clock signal (CKin1) and a second clock having a controllable oscillator (DCO) for generating an output signal (CKout) of the phase locked loop and for use as an input clock signal of the phase locked loop In a phase-locked loop (12) comprising a switchover device (22) for switching over with the signal (CKin2),
A phase detector (PD1, PD2) that can be switched between different operating modes is provided in each case for the two clock signals (CKin1, CKin2) and the clock signal (CKin1) currently in use. Or the phase detector (PD1 or PD2) for CKin2) is in the first mode of operation and the phase detector (PD2 or PD1) for the clock signal (CKin2 or CKin1) not currently in use is in the second mode of operation and Each phase detector (PD1, PD2) in one operating mode determines the phase difference between the clock signal (CKin1 or CKin2) in use and the output signal (CKout) and controls the oscillator (DCO). In the second operation mode, the latter clock signal (CKi) is not used. 2 or CKin1) and the frequency difference between the output signal (CKout) is determined and stored and continuously updated and after a switchover to this clock signal (CKin2 or CKin1) that was not used before A phase-locked loop supplied for control of the oscillator (DCO). 請求項１において、該位相検知器が積分器（４１）を有しており、その出力において該周波数差を表わす信号（ＩＮＴ ＯＵＴ）を使用可能なものとさせるために、該積分器内に使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）と該出力信号（ＣＫｏｕｔ）との間の位相差に依存する信号を該第二動作モードにおいて入力させるフェーズロックループ。 2. The signal detector according to claim 1, wherein the phase detector comprises an integrator (41), the signal representing the frequency difference (INT) at its output. OUT) to enable the second operation with a signal that depends on the phase difference between the clock signal (CKin2 or CKin1) that is not used in the integrator and the output signal (CKout). A phase-locked loop that is entered in mode. 請求項２において、該積分器（４１）内へ入力される該信号が位相比較装置（３２）の出力信号（ＰＤ ＯＵＴ）として供給され、該位相比較装置は使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）の位相を調節され位相シフトされている出力信号（ＰＤ ＯＵＴ）のバージョン（ＣＫ＜１：８＞）と比較し、該位相シフトは該位相比較装置（３２）の出力信号に基づいて調節されるフェーズロックループ。 3. The signal according to claim 2, wherein the signal inputted into the integrator (41) is an output signal (PD) of the phase comparator (32). OUT), and the phase comparison device adjusts the phase of the clock signal (CKin2 or CKin1) that is not used and is phase-shifted. OUT) version (CK <1: 8>) and the phase shift is adjusted based on the output signal of the phase comparator (32). 先行する請求項のうちのいずれか１つにおいて、使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）と調節され位相シフトされている出力信号（ＣＫｏｕｔ）のバージョン（ＣＫ＜１：８＞）との間の位相差が該第一動作モードにおいて各位相検知器（ＰＤ１，ＰＤ２）により決定された位相差として供給され、且つ各検知器（ＰＤ１，ＰＤ２）が該第二動作モードにおいてこの位相シフトを調節するフェーズロックループ。   In any one of the preceding claims, between a clock signal in use (CKin1 or CKin2) and a version (CK <1: 8>) of a regulated and phase shifted output signal (CKout). A phase difference is provided as the phase difference determined by each phase detector (PD1, PD2) in the first mode of operation, and each detector (PD1, PD2) adjusts this phase shift in the second mode of operation. Phase lock loop. フェーズロックループ（１２）の動作方法において、制御可能なオシレータ（ＤＣＯ）がフェーズロックループの出力信号（ＣＫｏｕｔ）を発生し且つ該フェーズロックループの入力クロック信号として使用するために第一クロック信号（ＣＫｉｎ１）と第二クロック信号（ＣＫｉｎ２）との間でスイッチオーバーさせることが可能であり、
現在使用中のクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号（ＣＫｏｕｔ）を発生するために、このクロック信号と出力信号（ＣＫｏｕｔ）との間の位相差が決定され且つ該オシレータ（ＤＣＯ）の制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号（ＣＫｏｕｔ）を発生するために、出力信号（ＣＫｏｕｔ）に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ前に使用されていなかったこのクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）へのスイッチオーバーの後に該オシレータ（ＤＣＯ）の制御のために使用可能とされる、ことを特徴とする方法。 In the method of operating the phase-locked loop (12), a controllable oscillator (DCO) generates a phase-locked loop output signal (CKout) and uses a first clock signal (for use as an input clock signal for the phase-locked loop). CKin1) and the second clock signal (CKin2) can be switched over,
In order for the clock signal (CKin1 or CKin2) currently in use to generate the output signal (CKout), the phase difference between this clock signal and the output signal (CKout) is determined and the control of the oscillator (DCO) is determined. In order for a clock signal (CKin2 or CKin1) that is used to be used while generating an output signal (CKout), its frequency difference with respect to the output signal (CKout) is determined and stored and continuously A method characterized in that it is enabled for control of the oscillator (DCO) after a switchover to this clock signal (CKin2 or CKin1) that has been updated and not previously used.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007027070B4 (en) * 2007-06-12 2009-10-15 Texas Instruments Deutschland Gmbh Electronic device and method for on-chip measurement of jitter
KR101149866B1 (en) 2007-12-26 2012-05-25 삼성전자주식회사 Method and apparatus for frequency synthesis using delay locked loop
US20100182049A1 (en) * 2009-01-22 2010-07-22 Henrik Sjoland Digital Phase Detection
US8222932B2 (en) * 2010-02-23 2012-07-17 Agilent Technologies, Inc. Phase-locked loop with switched phase detectors
US9991898B1 (en) * 2016-11-16 2018-06-05 Perceptia Devices, Inc. Fractional-N jitter attenuator
US11265009B2 (en) * 2019-05-30 2022-03-01 Texas Instruments Incorporated Waveform synthesizer using multiple digital-to-analog converters
US11588488B1 (en) * 2021-12-09 2023-02-21 Raytheon Company Dual-loop phase-locking circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163889A (en) * 1998-11-24 2000-06-16 Matsushita Electric Ind Co Ltd Clock regenerating device
JP2002043938A (en) * 2000-07-31 2002-02-08 Canon Inc Frequency synthesizer, frequency conversion method, image forming device, image forming method and recording medium
JP2002158583A (en) * 2000-11-16 2002-05-31 Canon Inc Frequency synthesizer and printer engine
JP2006020109A (en) * 2004-07-02 2006-01-19 Nec Electronics Corp Pulse width modulator circuit
JP2006067350A (en) * 2004-08-27 2006-03-09 Japan Radio Co Ltd Signal generator

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929886A (en) * 1989-07-26 1990-05-29 Hanwa Electronic Co., Ltd. Apparatus for detecting noise in the measurement of very small resistance
US5260979A (en) * 1991-05-28 1993-11-09 Codex Corp. Circuit and method of switching between redundant clocks for a phase lock loop
US5512860A (en) * 1994-12-02 1996-04-30 Pmc-Sierra, Inc. Clock recovery phase locked loop control using clock difference detection and forced low frequency startup
KR100546541B1 (en) * 1995-08-14 2006-03-23 가부시끼가이샤 히다치 세이사꾸쇼 Pll circuit and picture reproducing device
US5950115A (en) * 1997-08-29 1999-09-07 Adaptec, Inc. GHz transceiver phase lock loop having autofrequency lock correction
JP3176331B2 (en) * 1997-10-15 2001-06-18 山形日本電気株式会社 PLL circuit
US6194969B1 (en) 1999-05-19 2001-02-27 Sun Microsystems, Inc. System and method for providing master and slave phase-aligned clocks
DE19946502C1 (en) * 1999-09-28 2001-05-23 Siemens Ag Circuit arrangement for generating a clock signal which is frequency-synchronous with reference clock signals
US6313708B1 (en) * 2000-07-26 2001-11-06 Marconi Communications, Inc. Analog phase locked loop holdover
JP3605023B2 (en) * 2000-10-05 2004-12-22 山形日本電気株式会社 Clock generation circuit
JP3502618B2 (en) * 2001-07-19 2004-03-02 松下電器産業株式会社 Phase-locked loop circuit and data reproducing apparatus
JP2003347936A (en) * 2001-11-02 2003-12-05 Seiko Epson Corp Clock shaping circuit and electronic equipment
US6741109B1 (en) * 2002-02-28 2004-05-25 Silicon Laboratories, Inc. Method and apparatus for switching between input clocks in a phase-locked loop
US6657464B1 (en) * 2002-04-25 2003-12-02 Applied Micro Circuits Corporation Method and circuit to reduce jitter generation in a PLL using a reference quadrupler, equalizer, and phase detector with control for multiple frequencies
US7030688B2 (en) * 2002-05-22 2006-04-18 Matsushita Electric Industrial Co., Ltd. Low-pass filter for a PLL, phase-locked loop and semiconductor integrated circuit
EP1532764B1 (en) * 2002-08-30 2009-03-11 Telefonaktiebolaget LM Ericsson (publ) Method and arrangement for reducing phase jumps when switching between synchronisation sources
US20040095863A1 (en) * 2002-11-12 2004-05-20 Verboom Johannes J. Phase lock loop for optical disc drive and optical media with wobbled grooves
US6867627B1 (en) * 2003-09-16 2005-03-15 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
TWI239718B (en) * 2004-01-29 2005-09-11 Mediatek Inc Phase lock loop with higher resolution
US7053719B2 (en) * 2004-03-11 2006-05-30 Agilent Technologies, Inc. Controlling a voltage controlled oscillator in a bang-bang phase locked loop

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163889A (en) * 1998-11-24 2000-06-16 Matsushita Electric Ind Co Ltd Clock regenerating device
JP2002043938A (en) * 2000-07-31 2002-02-08 Canon Inc Frequency synthesizer, frequency conversion method, image forming device, image forming method and recording medium
JP2002158583A (en) * 2000-11-16 2002-05-31 Canon Inc Frequency synthesizer and printer engine
JP2006020109A (en) * 2004-07-02 2006-01-19 Nec Electronics Corp Pulse width modulator circuit
JP2006067350A (en) * 2004-08-27 2006-03-09 Japan Radio Co Ltd Signal generator

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