JP2007318143A - Semiconductor structure, and its manufacturing method - Google Patents

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Toko Ri
東鎬 李
Kang-Wook Lee
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Seong-Il Han
成一 韓
Keum-Hee Ma
金希 馬
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor structure comprising a semiconductor unit which has a front surface in which a projection part is formed and a rear surface in which a concave part is formed, and to provide its manufacturing method. <P>SOLUTION: The semiconductor structure of the present invention comprises a package unit 300. An auxiliary plug pattern 170 which is the projection part is formed in the front surface of the package unit 300, and the concave part is formed in the rear surface of the semiconductor unit. Moreover, a method for manufacturing the semiconductor structure of the present invention comprises a step of forming the auxiliary plug pattern 170 which is the projection part in the front surface of the semiconductor unit, and a step of forming the concave part in rear surface of the semiconductor unit. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体構造体及びその製造方法に関する。   The present invention relates to a semiconductor structure and a manufacturing method thereof.

多様な類型の３次元ボンディング技術があり、これらは一般に３つのカテゴリーに分類することができる。パッケージの場合、ウェーハはパッケージされるチップに切断（ｓａｗｉｎｇ）された後に積層されて、マルチスタックパッケージ（ｍｕｌｔｉ−ｓｔａｃｋｅｄ ｐａｃｋａｇｅ）を構成する。チップの場合、ウェーハはビアを有するか、または有しないように形成されることができ、チップに切断（ｓａｗｉｎｇ）された後に積層されて、マルチチップパッケージ（ｍｕｌｔｉ−ｃｈｉｐ ｐａｃｋａｇｅ；ＭＣＰ）または３次元スタックパッケージ（３Ｄ ｃｈｉｐ ｓｔａｃｋ ｐａｃｋａｇｅ；ＣＳＰ）を形成する。ウェーハの場合、２つ以上のウェーハがビアを有するか、または有しないように形成することができ、積層した後に切断して、ウェーハレベル３次元チップスタックパッケージ（ｗａｆｅｒ−ｌｅｖｅｌ ３Ｄ ｃｈｉｐ ｓｔａｃｋ ｐａｃｋａｇｅ；ＷＬ−３ＤＣＳＰ）を形成する。   There are various types of 3D bonding techniques, which can generally be classified into three categories. In the case of a package, a wafer is cut into chips to be packaged and then stacked to form a multi-stacked package. In the case of a chip, the wafer can be formed with or without vias, stacked after being cut into chips, multi-chip package (MCP) or three-dimensional A stack package (3D chip stack package; CSP) is formed. In the case of a wafer, two or more wafers can be formed with or without vias, and can be cut after stacking to produce a wafer-level 3D chip stack package (WL). -3DCSP).

ウェーハレベル３次元ボンディングは、多様なレベルにおける長所及び短所を有する。パッケージレベル及びチップレベルでの長所は、現在の技術の拡張可能性、他の工程または他の物質の集積の容易さ、短い開発期間及び極めて小さな歩留まりの減少などがある。ウェーハレベルでの長所は、改善された性能、高い集積度、短い垂直配線及び少ない費用などがある。   Wafer level 3D bonding has advantages and disadvantages at various levels. Advantages at the package level and chip level include scalability of current technology, ease of integration of other processes or other materials, short development periods and very small yield reductions. Advantages at the wafer level include improved performance, high integration, short vertical wiring and low cost.

ウェーハレベル３次元ボンディングを達成するための従来の技術は、１）ビアホールを形成するステップ及びボイドなしにビアホールを満たすステップをさらに含むスルービア形成技術、２）（例えば、略５０オｍの厚さに）ウェーハを薄膜化するステップ、３）高精密の均一ボンディングステップ及び／または、４）マイクロギャップフィル（ｍｉｃｒｏ−ｇａｐ ｆｉｌｌｉｎｇ）技術を含むことができる。図１は、このような技術の各ステップが適用される位置を示す。   Conventional techniques for achieving wafer level 3D bonding include: 1) through-via formation technique further comprising the steps of forming a via hole and filling the via hole without voids; 2) (e.g., approximately 50 um thick) A) thinning the wafer, 3) a high precision uniform bonding step, and / or 4) a micro-gap filling technique. FIG. 1 shows the location where each step of such a technique is applied.

一方、積層されたウェーハを製造するのには技術的困難がある。このようなものには、１）アライメント、２）ボンディング、３）薄膜化及び４）高い縦横比のスルービア形成などが含まれる。アライメントと関連した技術的困難としては、１オｍ以下の高い精密度が求められ、アライメント精密度は、バウ／ストレスビルドアップ（ｂｏｗ／ｓｔｒｅｓｓ ｂｕｉｌｄ−ｕｐ）により影響を受ける。ボンディングと関連した技術的困難には、ボンディング強度（ｂｏｎｄｉｎｇ ｓｔｒｅｎｇｔｈ）及び欠陥、接着特性及び厚さ変動の制御、及び低い温度のボンディングなどが含まれる。薄膜化と関連した技術的困難には、エッチング停止のための均一性、そしてエッジの破損及び損失などが含まれる。高い縦横比のスルービア形成では、プラズマまたはレーザーを使用したスルービアエッチング、蒸着技術を使用するビアホール埋め込み、そしてビアホールクリーニング（ｃｌｅａｎｉｎｇ）と関連した技術的問題があり得る。   On the other hand, there are technical difficulties in manufacturing stacked wafers. These include 1) alignment, 2) bonding, 3) thinning, and 4) high aspect ratio through via formation. Technical difficulties associated with alignment require high accuracy of 1 ohm or less, and alignment accuracy is affected by bow / stress build-up. Technical difficulties associated with bonding include bonding strength and defects, control of adhesive properties and thickness variations, and low temperature bonding. Technical difficulties associated with thinning include uniformity for etch stop and edge breakage and loss. In high aspect ratio through via formation, there may be technical problems associated with through via etching using plasma or laser, via hole filling using deposition techniques, and via hole cleaning.

図２は、従来の突出型３次元積層構造体を示す。図２に示すように、チップの表面から突出した電極及びボンディングパッドは、従来のチップ積層のために結合される。そういう配列においては、１）ボンディング信頼性を低下させ得る結合欠陥の危険があり、２）積層の高さは、チップの表面から突出する電極の一部だけ増加し、３）そのような積層を形成するためには、フラックス（ｆｌｕｘ）が必要である。   FIG. 2 shows a conventional protruding three-dimensional laminated structure. As shown in FIG. 2, the electrodes and bonding pads protruding from the surface of the chip are combined for conventional chip stacking. In such an arrangement, 1) there is a risk of bond defects that can reduce bonding reliability, 2) the stack height increases by only a portion of the electrode protruding from the surface of the chip, and 3) such stacking is reduced. In order to form, a flux is required.

図３Ａないし図３Ｄは、従来の突出型電極を形成する従来の方法を示す。図３Ａに示すように、電極２が分離膜３により取り囲まれた基板１内に形成される。図３Ｂに示すように、基板１の後面は、バックラップ（ｂａｃｋ−ｌａｐ）される。図３Ｃに示すように、前記基板１は、スピンウェットエッチングのような方法により分離膜３の一部が露出するように、エッチングされる。図３Ｄに示すように、前記分離膜３は同様にスピンウェットエッチングのような方法により前記電極２の一部が露出するように、エッチングされる。その結果、図３Ｄに示すように、電極２は、前記チップから突出する。   3A to 3D show a conventional method of forming a conventional protruding electrode. As shown in FIG. 3A, an electrode 2 is formed in a substrate 1 surrounded by a separation membrane 3. As shown in FIG. 3B, the rear surface of the substrate 1 is back-wrapped. As shown in FIG. 3C, the substrate 1 is etched by a method such as spin wet etching so that a part of the separation film 3 is exposed. As shown in FIG. 3D, the separation film 3 is similarly etched by a method such as spin wet etching so that a part of the electrode 2 is exposed. As a result, as shown in FIG. 3D, the electrode 2 protrudes from the chip.

本発明は、上述の問題を解決するためになされたもので、その目的は、自然酸化膜の生成及びフラックスの使用により引き起こされる電気的接続の信頼性の低下を防止する半導体パッケージの製造方法を提供することにある。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a semiconductor package that prevents a decrease in reliability of electrical connection caused by generation of a natural oxide film and use of a flux. It is to provide.

また、本発明の他の目的は、突出した突起電極による電気的接続の信頼性の低下を防止する半導体パッケージの製造方法を提供することにある。
また、本発明のさらに他の目的は、自然酸化膜の生成、フラックスの使用及び突出した突起電極から引き起こされる接続信頼性の低下のうち、少なくとも１つを防止できる半導体パッケージを提供することにある。 Another object of the present invention is to provide a method of manufacturing a semiconductor package that prevents a decrease in the reliability of electrical connection caused by protruding protruding electrodes.
Still another object of the present invention is to provide a semiconductor package that can prevent at least one of the generation of a natural oxide film, the use of flux, and the decrease in connection reliability caused by protruding protruding electrodes. .

上記の目的を達成するために、本発明は、半導体チップを貫通する耐酸化金属パターンに挿入されたプラグを備える半導体パッケージの製造方法を提供する。この方法は、複数の半導体チップを製作した後、前記半導体チップを貫通し、前記半導体チップの一面から凹んだソケット領域を画定し、かつ前記半導体チップの他の面から突出する、プラグ構造体を形成するステップを含む。その後、各半導体チップのプラグ構造体を他の半導体チップのソケット領域に挿入して、前記ソケット領域の内側壁に各半導体チップのプラグ構造体を直接接続させる。   In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor package including a plug inserted into an oxidation-resistant metal pattern penetrating a semiconductor chip. In this method, after manufacturing a plurality of semiconductor chips, a plug structure that penetrates through the semiconductor chips, defines a socket region that is recessed from one surface of the semiconductor chip, and protrudes from the other surface of the semiconductor chip. Forming. Thereafter, the plug structure of each semiconductor chip is inserted into the socket region of another semiconductor chip, and the plug structure of each semiconductor chip is directly connected to the inner wall of the socket region.

本発明の一実施形態によれば、前記プラグ構造体を形成するステップは、前記半導体チップの所定領域をエッチングして、空洞（ｃａｖｉｔｙ）を形成し、前記空洞の内壁を覆うソケット層を形成し、前記ソケット層の形成された空洞を満たす主プラグパターンを形成し、前記主プラグパターンの上部に補助プラグパターンを形成し、前記半導体チップ及び前記ソケット層を順に研磨することで、前記半導体チップを貫通するソケットパターンを形成した後、前記半導体チップの研磨された表面側から前記ソケットパターンの内壁を露出させる前記ソケット領域を形成するステップを含む。   According to an embodiment of the present invention, the step of forming the plug structure includes etching a predetermined region of the semiconductor chip to form a cavity and forming a socket layer covering an inner wall of the cavity. Forming a main plug pattern that fills the cavity in which the socket layer is formed, forming an auxiliary plug pattern on the main plug pattern, and polishing the semiconductor chip and the socket layer in order, Forming a socket region that exposes an inner wall of the socket pattern from a polished surface side of the semiconductor chip after forming a socket pattern penetrating the socket pattern;

本発明の一実施形態によれば、前記ソケット層を形成するステップは、前記空洞の形成された結果物の上に絶縁膜を形成した後、前記絶縁膜の形成された結果物の上に、耐酸化金属膜（ｏｘｉｄａｔｉｏｎ−ｐｒｅｖｅｎｔｉｎｇ ｍｅｔａｌ ｌａｙｅｒ）を形成するステップを含む。このとき、前記補助プラグパターンは、他の半導体チップのソケット領域において前記耐酸化金属膜と直接接触するように形成される。   According to an embodiment of the present invention, the step of forming the socket layer includes forming an insulating film on the resultant structure having the cavity, and then forming the insulating layer on the resultant structure having the insulating film. Forming an oxidation-preventing metal layer. At this time, the auxiliary plug pattern is formed so as to be in direct contact with the oxidation-resistant metal film in a socket region of another semiconductor chip.

また、上記の目的を達成するために、本発明は、半導体チップを貫通する耐酸化金属パターンに挿入されたプラグを備える半導体パッケージを提供する。このパッケージは、接続端子を備える配線基板と、前記配線基板上に順に積層された複数の半導体チップ及び前記半導体チップを貫通するビアホールの所定領域を満たすプラグ構造体とを有する。このとき、前記プラグ構造体は、前記ビアホールの下部領域にソケット領域を画定し、かつ前記ビアホールの上部領域に配置される主プラグパターンと、前記半導体チップと前記主プラグパターンとの間に介在して前記ビアホールの内壁を覆うソケットパターンと、前記主プラグパターンの上部に配置される補助プラグパターンと、を有する。また、前記半導体チップは、前記ソケット領域において前記補助プラグと前記ソケットパターンの内側壁との直接的な接触により、互いに電気的に接続される。   In order to achieve the above object, the present invention provides a semiconductor package including a plug inserted into an oxidation-resistant metal pattern penetrating a semiconductor chip. The package includes a wiring board having connection terminals, and a plug structure that fills a predetermined region of a plurality of semiconductor chips stacked in order on the wiring board and a via hole penetrating the semiconductor chip. At this time, the plug structure defines a socket region in a lower region of the via hole and is interposed between the main plug pattern disposed in the upper region of the via hole, the semiconductor chip, and the main plug pattern. A socket pattern that covers the inner wall of the via hole, and an auxiliary plug pattern that is disposed on the main plug pattern. The semiconductor chips are electrically connected to each other by direct contact between the auxiliary plug and the inner wall of the socket pattern in the socket region.

本発明によれば、陥没したソケット領域を画定し、かつ他のパッケージ単位体のソケット領域に挿入されるプラグ構造体を備えるパッケージが提供される。これにより、本発明に係るパッケージは、突出したプラグ構造体（すなわち、突起電極）を接続する従来の技術に見られる、物理的な力の集中による突起電極の破損のような問題をもたない。   According to the present invention, a package is provided that includes a plug structure that defines a recessed socket region and is inserted into a socket region of another package unit. As a result, the package according to the present invention does not have a problem such as breakage of the protruding electrode due to concentration of physical force, which is seen in the prior art for connecting the protruding plug structure (that is, the protruding electrode). .

さらに、本発明によれば、前記プラグ構造体は、前記ソケット領域において他のパッケージ単位体の耐酸化金属パターンと直接接触する。このとき、前記耐酸化金属パターンは、酸化度の低い物質から形成されるため、本発明に係るパッケージは、自然酸化膜の形成及びフラックス使用の必要性などの問題を有さない。その結果、本発明に係るパッケージは、従来の技術に比べて改善された接続に対する信頼性を有する。   Further, according to the present invention, the plug structure is in direct contact with an oxidation resistant metal pattern of another package unit in the socket region. At this time, since the oxidation-resistant metal pattern is formed of a material having a low degree of oxidation, the package according to the present invention does not have problems such as formation of a natural oxide film and necessity of using a flux. As a result, the package according to the present invention has improved connection reliability compared to the prior art.

以上の本発明の目的、他の目的、特徴及び利点は、添付した図面と関連した以下の好ましい実施形態により容易に理解できるであろう。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は、開示された内容が徹底、かつ完全になるように、そして当業者に本発明の思想が十分に伝達され得るようにするために提供されるものである。   The above objects, other objects, features, and advantages of the present invention can be easily understood by the following preferred embodiments in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments described herein, and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete, and will fully convey the spirit of the invention to those skilled in the art. .

本明細書において、ある膜が他の膜または基板上にあると言及される場合、それは他の膜または基板上に直接形成されることができるか、またはそれらの間に第３の膜が介在することもできるということを意味する。また、図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態において第１、第２、第３などの用語が多様な領域、膜などを記述するために使用されたが、これらの領域、膜がこのような用語によって限定されてはならない。これらの用語は、単にある所定の領域または膜を他の領域または膜と区別させるために使用されただけである。したがって、ある一実施形態において第１膜質と言及された膜質は、他の実施形態では第２膜質と言及され得る。ここに説明され例示される各実施形態は、それの相補的な実施形態も含む。   In this specification, when a film is referred to as being on another film or substrate, it can be formed directly on another film or substrate, or a third film is interposed between them. It means that you can also. In the drawings, the thicknesses of the films and regions are exaggerated for effective explanation of technical contents. Also, in various embodiments of the present specification, terms such as first, second, and third are used to describe various regions, films, and the like. Must not be limited. These terms are only used to distinguish one given region or film from another region or film. Accordingly, a film quality referred to as a first film quality in one embodiment may be referred to as a second film quality in another embodiment. Each embodiment described and illustrated herein includes its complementary embodiments.

図４、図６ないし図１３は、本発明の一実施形態に係る半導体構造体の製造方法を説明するための断面図である。この実施形態に係る半導体構造体は、プラグ構造体が形成された複数の半導体チップを備える。以下では、説明を簡略にするために、これらの半導体チップのうちの何れか１つを備える半導体装置３００に、前記プラグ構造体を形成する方法を説明する。   4 and 6 to 13 are cross-sectional views for explaining a method for manufacturing a semiconductor structure according to an embodiment of the present invention. The semiconductor structure according to this embodiment includes a plurality of semiconductor chips on which plug structures are formed. In the following, in order to simplify the description, a method of forming the plug structure in the semiconductor device 300 including any one of these semiconductor chips will be described.

まず、図４に示すように、内部回路（図示せず）及び内部回路に接続する入出力パッド（Ｉ／Ｏ ｐａｄｓ）１１０を備える半導体チップ１００を用意した後、前記半導体チップ１００の所定領域に側壁及び底面を有する空洞（ｃａｖｉｔｉｅｓ）１０５を形成する。次に、前記空洞１０５の内壁を等角に覆いながら、前記入出力パッド１１０に接続するソケット層（ｓｏｃｋｅｔ ｌａｙｅｒ）１３０を形成する。   First, as shown in FIG. 4, after preparing a semiconductor chip 100 including an internal circuit (not shown) and input / output pads (I / O pads) 110 connected to the internal circuit, a predetermined region of the semiconductor chip 100 is provided. Cavities 105 having side walls and a bottom surface are formed. Next, a socket layer 130 connected to the input / output pad 110 is formed while covering the inner wall of the cavity 105 at an equal angle.

本発明によれば、前記半導体チップ１００は、（切断工程が行われない）ウェーハの一部分であり得る。すなわち、半導体チップを分離するための切断工程は、図１１を参照して以下で説明される、後面の研磨工程（ｂａｃｋ−ｇｒｉｎｄｉｎｇ ｐｒｏｃｅｓｓ）以後に行われることが好ましい。一方、前記半導体チップ１００の上部には、前記入出力パッド１１０の上部面を露出させる保護膜パターン１２０が形成される。   According to the present invention, the semiconductor chip 100 may be a part of a wafer (no cutting process is performed). In other words, the cutting process for separating the semiconductor chip is preferably performed after a back-grinding process described below with reference to FIG. Meanwhile, a passivation layer pattern 120 that exposes an upper surface of the input / output pad 110 is formed on the semiconductor chip 100.

前記空洞１０５は、写真及びエッチングステップを含む通常のパターニング技術またはレーザーを利用するレーザー穿孔（ｌａｓｅｒ ｄｒｉｌｌｉｎｇ）技術などを使用して形成される。このとき、前記空洞１０５は、前記内部回路及び前記入出力パッド１１０から離隔された位置に形成されることが好ましい。   The cavity 105 may be formed using a normal patterning technique including a photo and an etching step or a laser drilling technique using a laser. At this time, the cavity 105 is preferably formed at a position separated from the internal circuit and the input / output pad 110.

前記ソケット層１３０は、図５に示すように、順に積層された絶縁膜１３１、第１外部金属膜１３２、耐酸化金属膜１３３及び第１内部金属膜１３４を有することができる（前記耐酸化金属膜１３３は、以下で第２金属膜と言及され得る）。一方、周知のように、前記半導体チップ１００は、シリコンまたはゲルマニウムなどのような半導体物質を基板として利用するため、前記空洞１０５は、前記基板として用いられる半導体層を露出させる。前記絶縁膜１３１は、このように前記空洞１０５により露出した半導体層が前記第１外部金属膜１３２または前記耐酸化金属膜１３３と電気的に接続する短絡（ｅｌｅｃｔｒｉｃ ｓｈｏｒｔ）を予防する。このために、前記絶縁膜１３１は、シリコン酸化膜、シリコン窒化膜及びポリマーを含む絶縁性物質のうちの少なくとも１つで形成されることができる。このとき、前記第１外部金属膜１３２、耐酸化金属膜１３３及び第１内部金属膜１３４が前記入出力パッド１１０に接続できるように、前記第１絶縁膜１３１は、前記入出力パッド１１０の上部面が露出するように形成される。   As shown in FIG. 5, the socket layer 130 may include an insulating film 131, a first outer metal film 132, an oxidation resistant metal film 133, and a first inner metal film 134, which are sequentially stacked (the oxidation resistant metal). The film 133 may be referred to as a second metal film below). Meanwhile, as is well known, since the semiconductor chip 100 uses a semiconductor material such as silicon or germanium as a substrate, the cavity 105 exposes a semiconductor layer used as the substrate. The insulating layer 131 prevents an electrical short where the semiconductor layer exposed through the cavity 105 is electrically connected to the first external metal layer 132 or the oxidation-resistant metal layer 133. For this, the insulating layer 131 may be formed of at least one of an insulating material including a silicon oxide layer, a silicon nitride layer, and a polymer. At this time, the first insulating layer 131 is formed on the input / output pad 110 so that the first outer metal layer 132, the oxidation-resistant metal layer 133 and the first inner metal layer 134 can be connected to the input / output pad 110. The surface is formed to be exposed.

前記第１外部金属膜１３２は、不純物（例えば、銅）が前記半導体層に拡散されるのを防止し、かつ前記耐酸化金属膜１３３と前記絶縁膜１３１との接着特性を向上させ得る物質で形成されることが好ましい。例えば、前記第１外部金属膜１３２は、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タングステン（Ｗ）、タングステン窒化膜（ＷＮ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、タングステンチタン（ＴｉＷ）及びそれらの合金（Ａｌｌｏｙ）のうちの少なくとも１つで形成することができる。   The first external metal film 132 is a material that can prevent impurities (for example, copper) from diffusing into the semiconductor layer and can improve the adhesion characteristics between the oxidation-resistant metal film 133 and the insulating film 131. Preferably it is formed. For example, the first external metal film 132 may be formed of titanium (Ti), titanium nitride film (TiN), tantalum (Ta), tantalum nitride film (TaN), tungsten (W), tungsten nitride film (WN), chromium (Cr ), Nickel (Ni), tungsten titanium (TiW), and alloys thereof (Alloy).

前記耐酸化金属膜１３３は、前記第１及び第１内部金属膜１３２、１３４より低い酸化度（ｌｏｗｅｒ ｏｘｉｄａｔｉｏｎ ｄｅｇｒｅｅ）を有する金属性物質からなる。例えば、前記耐酸化金属膜１３３は、金（Ａｕ）、銀（Ａｇ）及びパラジウム（Ｐｄ）などのような貴金属（ｎｏｂｌｅ ｍｅｔａｌ）のうちの少なくとも１つで形成される。本発明によれば、前記耐酸化金属膜１３３は、後述するように他の半導体チップの補助プラグパターン（図１４の１７０参照）と直接接触されるため、電気的接続の信頼性を低下させる物質であるフラックス（ｆｌｕｘ）などを使用して自然酸化膜を除去する工程を省略することを可能にする。また、前記耐酸化金属膜１３３は、前記貴金属からなる膜を含む多層膜であり得る。この場合、前記補助プラグパターン１７０は、前記貴金属からなる膜に直接接触する。   The oxidation-resistant metal layer 133 is made of a metallic material having a lower oxidation degree than the first and first inner metal layers 132 and 134. For example, the oxidation-resistant metal film 133 is formed of at least one of noble metals such as gold (Au), silver (Ag), and palladium (Pd). According to the present invention, the oxidation-resistant metal film 133 is in direct contact with an auxiliary plug pattern (see 170 in FIG. 14) of another semiconductor chip, as will be described later, and thus the material that reduces the reliability of electrical connection. It is possible to omit the step of removing the natural oxide film using a flux or the like. The oxidation resistant metal film 133 may be a multilayer film including a film made of the noble metal. In this case, the auxiliary plug pattern 170 is in direct contact with the film made of the noble metal.

本発明の他の実施形態によれば、前記耐酸化金属膜１３３は、前記絶縁膜１３１上に直接形成される。すなわち、この実施形態によれば、前記第１外部金属膜１３２を形成しなくても良い。
前記第１内部金属膜１３４は、後続の工程において主プラグパターン（図７の１５０参照）を電気メッキ技術により形成するとき、電気メッキのためのシード電極（ｓｅｅｄ ｅｌｅｃｔｒｏｄｅ）として用いることができる。このために、前記第１内部金属膜１３４は、スパッタリング技術を使用して形成される銅膜であり得る。本発明の他の実施形態によれば、後述するように、前記主プラグパターン１５０は、電気メッキ技術以外の方法により形成することもできる。この場合、前記ソケット層１３０は、前記第１内部金属膜１３４を有さなくても良い。また、本発明のさらに他の実施形態によれば、前記第１内部金属膜１３４は、前記耐酸化金属膜１３３と前記主プラグパターン１５０との接着特性を改善させるために形成され得る。この場合、前記第１内部金属膜１３４は、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タングステン（Ｗ）、タングステン窒化膜（ＷＮ）及びタングステンチタン（ＴｉＷ）のうちの少なくとも１つで形成される。 According to another embodiment of the present invention, the oxidation-resistant metal film 133 is directly formed on the insulating film 131. That is, according to this embodiment, the first external metal film 132 need not be formed.
The first inner metal layer 134 may be used as a seed electrode for electroplating when a main plug pattern (see 150 in FIG. 7) is formed by an electroplating technique in a subsequent process. For this, the first inner metal layer 134 may be a copper layer formed using a sputtering technique. According to another embodiment of the present invention, as will be described later, the main plug pattern 150 may be formed by a method other than electroplating. In this case, the socket layer 130 may not have the first internal metal film 134. In addition, according to another embodiment of the present invention, the first inner metal layer 134 may be formed to improve the adhesion characteristics between the oxidation resistant metal layer 133 and the main plug pattern 150. In this case, the first internal metal film 134 includes titanium (Ti), titanium nitride film (TiN), tantalum (Ta), tantalum nitride film (TaN), tungsten (W), tungsten nitride film (WN), and tungsten titanium. It is formed of at least one of (TiW).

図６に示すように、前記ソケット層１３０の形成された結果物の上に、第１開口部１４１を画定する第１鋳型パターン（ｆｉｒｓｔ ｍｏｌｄｉｎｇ ｐａｔｔｅｒｎ）１４０を形成する。前記第１開口部１４１は、前記入出力パッド１１０及び前記空洞１０５の上部において前記ソケット層１３０を露出させるように形成される。   Referring to FIG. 6, a first molding pattern 140 that defines the first opening 141 is formed on the resultant structure having the socket layer 130. The first opening 141 is formed to expose the socket layer 130 at the top of the input / output pad 110 and the cavity 105.

前記第１鋳型パターン１４０は、前記ソケット層１３０に対してエッチング選択性を有する物質のうちの何れか１つで形成される。例えば、前記第１鋳型パターン１４０は、日常的な絶縁性物質またはフォトレジストのような感光性ポリマーのうちの何れかであり得る。感光性ポリマーを使用する場合、前記第１鋳型パターン１４０を形成するステップは、感光性ポリマーをスピンコート方式により形成した後、写真及び現像工程を利用してこれをパターニングするステップを含むことができる。また、絶縁性物質を使用する場合、前記第１鋳型パターン１４０は、蒸着及びパターニング工程により形成される。   The first mold pattern 140 is formed of any one of materials having etching selectivity with respect to the socket layer 130. For example, the first template pattern 140 may be one of a routine insulating material or a photosensitive polymer such as a photoresist. In the case of using a photosensitive polymer, the step of forming the first template pattern 140 may include a step of patterning the photosensitive polymer using a photo and development process after the photosensitive polymer is formed by spin coating. . In addition, when an insulating material is used, the first mold pattern 140 is formed by a deposition and patterning process.

本発明の一実施形態によれば、前記空洞１０５には、その下部領域を満たす犠牲パターン（ｓａｃｒｉｆｉｃｉａｌ ｐａｔｔｅｒｎｓ）１４５を形成することができる。前記犠牲パターン１４５は、前記空洞１０５の上部領域において、前記ソケット層１３０の内壁を露出させるように形成される。製造工程の単純化のために、前記犠牲パターン１４５は、前記第１鋳型パターン１４０を形成するステップを利用して形成されることが好ましく、この場合、前記犠牲パターン１４５は、前記第１鋳型パターン１４０と同じ物質から形成される。   According to an embodiment of the present invention, a sacrificial pattern 145 that fills the lower region of the cavity 105 may be formed. The sacrificial pattern 145 is formed to expose the inner wall of the socket layer 130 in the upper region of the cavity 105. In order to simplify the manufacturing process, the sacrificial pattern 145 is preferably formed by using the step of forming the first template pattern 140. In this case, the sacrificial pattern 145 is the first template pattern. 140 and the same material.

例えば、前記犠牲パターン１４５を形成するステップは、前記空洞１０５を満たす第１鋳型膜を形成した後、前記空洞１０５の下部領域に前記第１鋳型膜が所定の厚さに残存するように、前記第１鋳型膜を局所的にエッチングするステップを含む。このような局所的エッチングのためには、前記第１開口部１４１の領域を画定する所定のマスクが用いられ、前記犠牲パターン１４５の厚さは、前記鋳型膜をエッチングするステップで工程条件を調節する方法により決定される。   For example, in the step of forming the sacrificial pattern 145, the first template film filling the cavity 105 is formed, and then the first template film remains in a predetermined thickness in a lower region of the cavity 105. Locally etching the first template film. For such local etching, a predetermined mask that defines the region of the first opening 141 is used, and the thickness of the sacrificial pattern 145 is adjusted in the process condition in the step of etching the template film. It is determined by the method.

前記感光性ポリマーを使用する実施形態によれば、前記スピンコートの方法の優れた埋め込み特性のため、前記空洞１０５は、前記感光性ポリマーにより満たされる。この場合、前記犠牲パターン１４５は、前記写真及び現像工程の工程条件（例えば、露光ビームの強度及び現像工程の時間）を調節する方法により、前記空洞１０５の下部領域に選択的に残存するように形成されることができる。この実施形態によれば、上述のように、前記犠牲パターン１４５は、前記第１鋳型パターン１４０と同じ物質から形成される。   According to an embodiment using the photosensitive polymer, the cavity 105 is filled with the photosensitive polymer due to the excellent embedding properties of the spin coating method. In this case, the sacrificial pattern 145 is selectively left in the lower region of the cavity 105 by a method of adjusting the process conditions of the photograph and the development process (for example, the intensity of the exposure beam and the time of the development process). Can be formed. According to this embodiment, as described above, the sacrificial pattern 145 is formed of the same material as the first template pattern 140.

本発明の他の実施形態によれば、前記犠牲パターン１４５と前記第１鋳型パターン１４０とは互いに異なる工程を利用して形成することができる。例えば、前記第１鋳型パターン１４０を形成した後、公知のスクリーンプリント（ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ）技術などを使用して、前記空洞１０５の下部領域を選択的に満たす犠牲パターン１４５を形成することができる。   According to another embodiment of the present invention, the sacrificial pattern 145 and the first template pattern 140 may be formed using different processes. For example, after forming the first mold pattern 140, a sacrificial pattern 145 that selectively fills the lower region of the cavity 105 may be formed using a known screen printing technique.

図７に示すように、前記犠牲パターン１４５の形成された結果物の上に、前記空洞１０５の上部領域及び前記第１開口部１４１の下部領域を満たす主プラグパターン１５０を形成する。結果的に、前記ソケット層１３０の形成された空洞１０５の下部領域は、前記犠牲パターン１４５により満たされ、その上部領域は、前記主プラグパターン１５０により満たされる。このとき、前記主プラグパターン１５０は、前記入出力パッド１１０の上部領域を露出させる前記第１開口部１４１を満たすから、前記空洞１０５の上部領域から（これに隣接する）前記入出力パッド１１０の上部に伸びた形状を有する。   As shown in FIG. 7, a main plug pattern 150 is formed on the resultant structure on which the sacrificial pattern 145 is formed to fill the upper region of the cavity 105 and the lower region of the first opening 141. As a result, the lower region of the cavity 105 where the socket layer 130 is formed is filled with the sacrificial pattern 145, and the upper region is filled with the main plug pattern 150. At this time, since the main plug pattern 150 fills the first opening 141 exposing the upper region of the input / output pad 110, the main plug pattern 150 extends from the upper region of the cavity 105 (adjacent to the input / output pad 110). It has a shape extending to the top.

本発明によれば、前記第１開口部１４１の上部領域には、前記主プラグパターン１５０と後続補助プラグパターン（図８の１７０）との間の接着安定性の増大及び拡散を防止するために、前記主プラグパターン１５０の上部面に接続するＵＢＭ（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ）パターン１５５が形成される。   According to the present invention, in the upper region of the first opening 141, in order to prevent an increase in adhesion stability and diffusion between the main plug pattern 150 and the subsequent auxiliary plug pattern (170 in FIG. 8). A UBM (under bump metal) pattern 155 connected to the upper surface of the main plug pattern 150 is formed.

前記主プラグパターン１５０及びＵＢＭパターン１５５を形成するステップは、前記空洞１０５及び前記第１開口部１４１を順に満たす主プラグ導電膜及びＵＢＭ膜を形成するステップと、前記第１鋳型パターン１４０の上部面が露出するまで前記主プラグ導電膜及びＵＢＭ膜をエッチングするステップとを含むことができる。このとき、前記主プラグ導電膜は、少なくとも前記空洞１０５の上部領域を完全に満たすように形成されることが好ましく、前記エッチングステップは、ドライエッチング、ウェットエッチング及び研磨のうちの何れか１つの方法を使用して行われる。   The steps of forming the main plug pattern 150 and the UBM pattern 155 include forming a main plug conductive film and a UBM film that sequentially fill the cavity 105 and the first opening 141, and an upper surface of the first mold pattern 140. Etching the main plug conductive film and the UBM film until the film is exposed. At this time, the main plug conductive film is preferably formed so as to completely fill at least the upper region of the cavity 105, and the etching step is any one of dry etching, wet etching, and polishing. Is done using.

また、主プラグ導電膜及びＵＢＭ膜は、それぞれ電気メッキ、物理的蒸着及び化学的蒸着のうちの何れか１つの方法を使用して形成される。前記ソケット層１３０を構成する第１内部金属膜１３４は、前記電気メッキ技術を利用した主プラグ導電膜形成工程においてシード電極として用いることができる。したがって、前記電気メッキ技術を利用しない場合、前記ソケット層１３０は、前記第１内部金属膜１３４を含まなくても良い。   In addition, the main plug conductive film and the UBM film are formed using any one of electroplating, physical vapor deposition, and chemical vapor deposition, respectively. The first internal metal film 134 constituting the socket layer 130 can be used as a seed electrode in a main plug conductive film forming process using the electroplating technique. Accordingly, when the electroplating technique is not used, the socket layer 130 may not include the first internal metal film 134.

前記主プラグパターン１５０は、銅、金、銀及びパラジウムなどのような低い比抵抗を有する導電性金属のうちの少なくとも１つで形成され、前記ＵＢＭパターン１５５は、ニッケル（Ｎｉ）、クロム（Ｃｒ）、銅（Ｃｕ）、タングステンチタン（ＴｉＷ）、金（Ａｕ）及びこれらの合金（ａｌｌｏｙ）の中から選択された少なくとも１つの金属で形成される。   The main plug pattern 150 is formed of at least one of conductive metals having a low specific resistance such as copper, gold, silver, and palladium, and the UBM pattern 155 includes nickel (Ni), chromium (Cr ), Copper (Cu), tungsten titanium (TiW), gold (Au), and alloys thereof.

本発明によれば、前記主プラグパターン１５０は、上述のように前記犠牲パターン１４５が形成された前記空洞１０５を満たすように形成される。その結果、前記主プラグパターン１５０は、前記空洞１０５の上部領域において前記ソケット層１３０の内壁と直接接触し、前記犠牲パターン１４５は、前記ソケット層１３０及び前記主プラグパターン１５０により取り囲まれる。   According to the present invention, the main plug pattern 150 is formed to fill the cavity 105 in which the sacrificial pattern 145 is formed as described above. As a result, the main plug pattern 150 is in direct contact with the inner wall of the socket layer 130 in the upper region of the cavity 105, and the sacrificial pattern 145 is surrounded by the socket layer 130 and the main plug pattern 150.

図８に示すように、前記第１鋳型パターン１４０を除去して、その下部に配置された前記ソケット層１３０の上部面を露出させる。次に、前記ＵＢＭパターン１５５をエッチングマスクとして前記露出したソケット層１３０をエッチングすることによって、前記主プラグパターン１５０の周囲で前記保護膜１２０を露出させる予備ソケットパターン１３０ａを形成する。これにより、前記入出力パッド１１０及び前記主プラグパターン１５０のそれぞれは、隣接する入出力パッド１１０及び隣接する主プラグパターン１５０から電気的に分離される。   Referring to FIG. 8, the first mold pattern 140 is removed to expose the upper surface of the socket layer 130 disposed under the first mold pattern 140. Next, the exposed socket layer 130 is etched using the UBM pattern 155 as an etching mask to form a preliminary socket pattern 130a that exposes the protective layer 120 around the main plug pattern 150. Accordingly, the input / output pad 110 and the main plug pattern 150 are electrically separated from the adjacent input / output pad 110 and the adjacent main plug pattern 150.

前記予備ソケットパターン１３０ａの形成された結果物の上に、前記ＵＢＭパターン１５５の上部面を露出させる第２開口部１６５を画定する第２鋳型パターン１６０を形成する。本発明によれば、前記第２開口部１６５は、半導体チップを電気的に接続させる補助プラグパターン１７０を形成するための鋳型として用いられる。したがって、前記第２開口部１６５は、前記空洞１０５の主軸（ｐｒｉｎｃｉｐａｌ ａｘｉｓ）上に形成されることが好ましい。前記第２鋳型パターン１６０は、前記保護膜１２０、前記予備ソケットパターン１３０ａ、前記主プラグパターン１５０、前記ＵＢＭパターン１５５及び前記補助プラグパターン１７０に対してエッチング選択性を有する物質のうちの何れか１つで形成することができる。例えば、前記第２鋳型パターン１６０は、フォトレジストのような感光性ポリマーのうちの１つであり得、これを形成するステップは、感光性ポリマーをスピンコート方式により形成した後、写真及び現像工程を利用してこれをパターニングするステップを含むことができる。本発明の他の実施形態によれば、前記第２鋳型パターン１６０は、シリコン窒化膜、シリコン酸化膜及びポリマーを含む絶縁性物質のうちの何れか１つで形成される。   A second mold pattern 160 defining a second opening 165 exposing the upper surface of the UBM pattern 155 is formed on the resultant structure having the preliminary socket pattern 130a. According to the present invention, the second opening 165 is used as a mold for forming the auxiliary plug pattern 170 for electrically connecting the semiconductor chip. Accordingly, the second opening 165 is preferably formed on a principal axis of the cavity 105. The second mold pattern 160 may be any one of materials having etching selectivity with respect to the protective layer 120, the spare socket pattern 130a, the main plug pattern 150, the UBM pattern 155, and the auxiliary plug pattern 170. Can be formed with one. For example, the second template pattern 160 may be one of a photosensitive polymer such as a photoresist, and a step of forming the second template pattern 160 may be performed by forming a photosensitive polymer by a spin coating method, and then performing a photographic and developing process. The step of patterning this may be included. According to another embodiment of the present invention, the second template pattern 160 is formed of any one of an insulating material including a silicon nitride film, a silicon oxide film, and a polymer.

次に、前記第２鋳型パターン１６０を鋳型として使用して、前記第２開口部１６５を満たす補助プラグパターン１７０を形成する。前記補助プラグパターン１７０は、ハンダ付け用合金（ｓｏｌｄｅｒ）を含む低融点金属のうちの何れか１つで形成することが好ましい（このとき、前記低融点金属は、３００℃以下の融点を有する金属を意味する）。例えば、前記補助プラグパターン１７０は、Ｓｎ、ＳｎＰｂ、ＳｎＡｇ及びＳｎＡｇＣｕなどのような錫（ｔｉｎ）を含む物質及びインジウム（ｉｎｄｉｕｍ、Ｉｎ）を含む物質のうちの何れか１つで形成できる。前記補助プラグパターン１７０を形成するステップは、前記第２開口部１６５を満たす補助プラグ導電膜（図示せず）を形成した後、前記第２鋳型パターン１６０が露出するまで、前記補助プラグ導電膜を平坦化エッチングするステップを含む。このとき、前記補助プラグ導電膜は、電気メッキ及びスパッタリングの方法のうちの何れか１つを使用して形成される。   Next, an auxiliary plug pattern 170 that fills the second opening 165 is formed using the second mold pattern 160 as a mold. The auxiliary plug pattern 170 is preferably formed of any one of low melting point metals including a soldering alloy (in this case, the low melting point metal is a metal having a melting point of 300 ° C. or less. Means). For example, the auxiliary plug pattern 170 may be formed of any one of a material including tin and a material including indium such as Sn, SnPb, SnAg, and SnAgCu. The step of forming the auxiliary plug pattern 170 includes forming an auxiliary plug conductive film (not shown) that fills the second opening 165 and then forming the auxiliary plug conductive film until the second mold pattern 160 is exposed. Planarizing etching. At this time, the auxiliary plug conductive film is formed using any one of electroplating and sputtering.

一方、本発明によれば、前記補助プラグパターン１７０は、後続の半導体チップの接続ステップにおいて、他の半導体チップの主プラグパターン１５０及び耐酸化金属膜１３３に接続される。このとき、前記主プラグパターン１５０との安定的な接続のために、前記補助プラグパターン１７０の上部には、導電性接着パターン（図示せず）をさらに形成することもできる。前記導電性接着パターンは、プリンティング技術などを使用して形成されるＩＣＰ（ｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）であり得る。   Meanwhile, according to the present invention, the auxiliary plug pattern 170 is connected to the main plug pattern 150 and the oxidation-resistant metal film 133 of another semiconductor chip in a subsequent semiconductor chip connection step. At this time, a conductive adhesive pattern (not shown) may be further formed on the auxiliary plug pattern 170 for stable connection with the main plug pattern 150. The conductive adhesive pattern may be an ICP (isotropic conductive paste) formed using a printing technique or the like.

図９に示すように、前記第２鋳型パターン１６０のみを選択的に除去する。次に、その結果物上に前記補助プラグパターン１７０の上部領域を露出するように接着性絶縁膜１８０を形成する。すなわち、前記接着性絶縁膜１８０は、前記補助プラグパターン１７０より低い上部面を有するように形成される。結果的に、前記接着性絶縁膜１８０は、前記ＵＢＭパターン１５５及び前記保護膜１２０を覆い、前記空洞１０５の上部において前記補助プラグパターン１７０の上部領域を露出させる。   As shown in FIG. 9, only the second template pattern 160 is selectively removed. Next, an adhesive insulating layer 180 is formed on the resultant structure so as to expose the upper region of the auxiliary plug pattern 170. That is, the adhesive insulating layer 180 is formed to have a lower upper surface than the auxiliary plug pattern 170. As a result, the adhesive insulating layer 180 covers the UBM pattern 155 and the protective layer 120 and exposes the upper region of the auxiliary plug pattern 170 in the upper portion of the cavity 105.

本発明によれば、前記接着性絶縁膜１８０は、メラミンフェノール（ｍｅｌａｍｉｎｅ−ｐｈｅｎｏｌ）、ポリベンゾオキサゾール（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ;ＰＢＯ）、ベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ；ＢＣＢ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、エラストマー（ｅｌａｓｔｏｍｅｒ）、エポキシ及び感光性ポリマーのうちの少なくとも１つで形成される。前記接着性絶縁膜１８０を形成するステップは、前記補助プラグパターン１７０の上部領域を露出させるために、前記補助プラグパターン１７０に対してエッチング選択性を有するエッチングレシピを使用するエッチングステップをさらに含むことができる。   According to the present invention, the adhesive insulating layer 180 includes melamine-phenol, polybenzoxazole (PBO), benzocyclobutene (BCB), polyimide, elastomer, Formed with at least one of epoxy and photosensitive polymer. The step of forming the adhesive insulating layer 180 further includes an etching step using an etching recipe having an etching selectivity with respect to the auxiliary plug pattern 170 to expose an upper region of the auxiliary plug pattern 170. Can do.

図１０及び図１１に示すように、前記接着性絶縁膜１８０を形成した後、その結果物の上に後面の研磨（ｂａｃｋ−ｇｒｉｎｄｉｎｇ）のために用いられる支持膜１９２を形成する。本発明によれば、前記支持膜１９２と前記接着性絶縁膜１８０との間には、仮接着膜（ｔｅｍｐｏｒａｒｙ ａｄｈｅｓｉｖｅ ｌａｙｅｒ）１９１をさらに形成することもできる。前記仮接着膜１９１及び前記支持膜１９２は、全て後続の工程ステップでの加熱により変形または変性しない物質から形成されることが好ましい。特に、前記支持膜１９２は、半導体チップを含むウェーハと実質的に同じ熱膨張係数を有する物質から形成されることが好ましい。反面、前記仮接着膜１９１は、前記支持膜１９２の容易な分離のために、所定強度の紫外線または所定温度ではその接着特性が減少する物質から形成されることが好ましい。   As shown in FIGS. 10 and 11, after the adhesive insulating film 180 is formed, a support film 192 used for back-grinding is formed on the resultant structure. According to the present invention, a temporary adhesive layer 191 may be further formed between the support film 192 and the adhesive insulating film 180. The temporary adhesive film 191 and the support film 192 are preferably formed of a material that is not deformed or modified by heating in subsequent process steps. In particular, the support film 192 is preferably formed of a material having substantially the same thermal expansion coefficient as that of a wafer including semiconductor chips. On the other hand, the temporary adhesive film 191 is preferably formed of a UV light having a predetermined strength or a material whose adhesive properties decrease at a predetermined temperature for easy separation of the support film 192.

次に、少なくとも前記犠牲パターン１４５の下部面が露出するまで、前記半導体チップ１００及び前記予備ソケットパターン１３０ａの下部面を研磨することにより、前記半導体チップ１００を貫通するビアホール１０１及び前記ビアホール１０１の内壁を覆うソケットパターン１３５を形成する。このとき、前記ビアホール１０１は、前記空洞１０５の底面が露出するまで前記半導体チップ１００の下部面を研磨した結果形成され、前記ソケットパターン１３５は、前記予備ソケットパターン１３０ａの前記空洞１０５の底面を覆う部分が除去された結果、形成される。   Next, by polishing the lower surface of the semiconductor chip 100 and the preliminary socket pattern 130a until at least the lower surface of the sacrificial pattern 145 is exposed, the via hole 101 penetrating the semiconductor chip 100 and the inner wall of the via hole 101 are polished. A socket pattern 135 is formed to cover. At this time, the via hole 101 is formed as a result of polishing the lower surface of the semiconductor chip 100 until the bottom surface of the cavity 105 is exposed, and the socket pattern 135 covers the bottom surface of the cavity 105 of the spare socket pattern 130a. Formed as a result of the removal of parts.

本発明によれば、前記仮接着膜１９１及び支持膜１９２の形成ステップ及び前記研磨ステップは、通常知られた後面の研磨技術のうちの１つを使用して行われることができ、これらのステップは、上述のように（切断工程が行われない）ウェーハ状態で行われることが好ましい。その結果、前記半導体チップ１００を含むウェーハは、図４に示す厚さｈ１より薄くなった厚さｈ２を有する。   According to the present invention, the steps of forming the temporary adhesive film 191 and the support film 192 and the polishing step can be performed using one of the conventionally known rear surface polishing techniques. Is preferably performed in the wafer state (no cutting process is performed) as described above. As a result, the wafer including the semiconductor chip 100 has a thickness h2 that is thinner than the thickness h1 shown in FIG.

次に、前記露出した犠牲パターン１４５を除去して、半導体チップ１００の接続工程で前記補助プラグパターン１７０が挿入されるソケット領域９９を形成する。このとき、前記ソケット領域９９は、前記ビアホール１０１の下部領域で前記主プラグパターン１５０の下部面及び前記ソケットパターン１３５の内壁を露出させるように形成される。前記犠牲パターン１４５を除去するステップは、前記ソケットパターン１３５及び前記ウェーハに対してエッチング選択性を有するエッチング方法を使用して行われる。   Next, the exposed sacrificial pattern 145 is removed to form a socket region 99 into which the auxiliary plug pattern 170 is inserted in the connection process of the semiconductor chip 100. At this time, the socket region 99 is formed to expose a lower surface of the main plug pattern 150 and an inner wall of the socket pattern 135 in a lower region of the via hole 101. The removing of the sacrificial pattern 145 is performed using an etching method having etching selectivity with respect to the socket pattern 135 and the wafer.

一方、前記ソケットパターン１３５は、図４を参照して説明された前記ソケット層１３０がパターニングされる結果物であるという点で、前記ソケットパターン１３５は、前記ビアホール１０１の内壁を順に覆う絶縁パターン１３６、第１外部金属パターン１３７、耐酸化金属パターン１３８及び第１内部金属パターン１３９で形成される（図１５及び図１６参照）（このとき、上述の製造方法によれば、前記絶縁パターン１３６、第１外部金属パターン１３７、耐酸化金属パターン１３８及び第１内部金属パターン１３９は、それぞれ前記絶縁膜１３１、第１外部金属膜１３２、耐酸化金属膜１３３及び第１内部金属膜１３４がパターニングされた結果物である。）。   Meanwhile, the socket pattern 135 is a result of patterning the socket layer 130 described with reference to FIG. 4, and the socket pattern 135 covers the inner wall of the via hole 101 in order. The first external metal pattern 137, the oxidation-resistant metal pattern 138 and the first internal metal pattern 139 are formed (see FIGS. 15 and 16) (At this time, according to the manufacturing method described above, the insulating pattern 136, the first The outer metal pattern 137, the oxidation resistant metal pattern 138, and the first inner metal pattern 139 are obtained by patterning the insulating film 131, the first outer metal film 132, the oxidation resistant metal film 133, and the first inner metal film 134, respectively. It is a thing.)

本発明によれば、前記犠牲パターン１４５を除去した後、前記ソケット領域９９から前記第１内部金属パターン１３９を除去する。これにより、図１５に示すように、前記ビアホール１０１において、前記第１内部金属パターン１３９は、前記ビアホール１０１の上部領域（すなわち、前記主プラグパターン１５０と前記耐酸化金属パターン１３８との間）にのみ残存する。このとき、前記第１内部金属パターン１３９を含む前記ソケットパターン１３５は、前記ビアホール１０１から前記入出力パッド１１０の上部に伸びる。   According to the present invention, after the sacrificial pattern 145 is removed, the first internal metal pattern 139 is removed from the socket region 99. Accordingly, as shown in FIG. 15, in the via hole 101, the first internal metal pattern 139 is in an upper region of the via hole 101 (that is, between the main plug pattern 150 and the oxidation-resistant metal pattern 138). Only remains. At this time, the socket pattern 135 including the first internal metal pattern 139 extends from the via hole 101 to the top of the input / output pad 110.

一方、上述の他の実施形態によれば、前記ソケット層１３０は、前記第１内部金属膜１３４を含まなくても良い。この場合、前記ソケットパターン１３５は、図１６に示すように、前記第１内部金属パターン１３９を含まなくても良い。
上述のように、本発明によれば、前記空洞１０５の下部領域を満たす犠牲パターン１４５が形成されなくても良い。この実施形態によれば、前記後面の研磨工程は、前記ビアホール１０１において前記主プラグパターン１５０の下部面を露出させる。この場合、前記ソケット領域９９を形成するステップは、前記半導体チップ１００及び前記ソケットパターン１３５に対してエッチング選択性を有するエッチングレシピを使用して、前記露出した主プラグパターン１５０の下部面をエッチングするステップをさらに含む。 Meanwhile, according to the other embodiment described above, the socket layer 130 may not include the first internal metal film 134. In this case, the socket pattern 135 may not include the first internal metal pattern 139 as shown in FIG.
As described above, according to the present invention, the sacrificial pattern 145 that fills the lower region of the cavity 105 may not be formed. According to this embodiment, the rear surface polishing step exposes the lower surface of the main plug pattern 150 in the via hole 101. In this case, in the step of forming the socket region 99, the exposed lower surface of the main plug pattern 150 is etched using an etching recipe having etching selectivity with respect to the semiconductor chip 100 and the socket pattern 135. The method further includes a step.

図１２に示すように、前記ソケット領域９９の形成された結果物から、前記支持膜１９２及び前記仮接着膜１９１を分離する。このとき、前記仮接着膜１９１の上述の熱接着特性は、このような分離のために利用されることができる。すなわち、前記分離工程のために、前記仮接着膜１９１を含むウェーハは、所定強度の紫外線を照射するか、または所定の温度まで加熱する。   As shown in FIG. 12, the support film 192 and the temporary adhesive film 191 are separated from the resultant product in which the socket region 99 is formed. At this time, the above-described thermal bonding characteristics of the temporary adhesive film 191 can be used for such separation. That is, for the separation step, the wafer including the temporary adhesive film 191 is irradiated with ultraviolet rays having a predetermined intensity or heated to a predetermined temperature.

本発明によれば、前記仮接着膜１９１及び前記支持膜１９２を前記ウェーハから分離する前またはその後に、前記半導体チップ１００それぞれを分離するためのウェーハ切断工程（ｗａｆｅｒ ｓａｗｉｎｇ ｐｒｏｃｅｓｓ）を行うことができる。前記ウェーハ切断工程は、通常知られた技術のうちの１つを使用して行われる。   According to the present invention, before or after the temporary adhesive film 191 and the support film 192 are separated from the wafer, a wafer sawing process for separating each of the semiconductor chips 100 can be performed. . The wafer cutting process is performed using one of commonly known techniques.

図１３に示すように、上部及び下部接続端子２１０、２２０を備える配線基板２００に、上述の製造工程により形成されたプラグ構造体を備えるパッケージ単位体３００を付着させる。前記パッケージ単位体３００は、前記半導体チップ１００及び前記半導体チップ１００に形成された前記プラグ構造体で構成される。前記パッケージ単位体３００には、前記ソケット領域９９を画定し、かつ前記補助プラグパターン１７０を備える前記プラグ構造体を利用して、さらに異なるパッケージ単位体３００が順に接続される。   As shown in FIG. 13, a package unit 300 including a plug structure formed by the above-described manufacturing process is attached to a wiring board 200 including upper and lower connection terminals 210 and 220. The package unit 300 includes the semiconductor chip 100 and the plug structure formed on the semiconductor chip 100. Different package units 300 are sequentially connected to the package unit 300 using the plug structure that defines the socket region 99 and includes the auxiliary plug pattern 170.

さらに具体的に、図１４に示すように、前記パッケージ単位体３００と前記配線基板２００とは、前記補助プラグパターン１７０と前記上部接続端子２１０との接触により電気的に接続される。また、前記パッケージ単位体３００は、異なるパッケージ単位体３００のソケット領域９９に挿入された補助プラグパターン１７０を介して互いに電気的に接続される。このとき、図１５及び図１６を参照して上述したように、本発明に係る前記補助プラグパターン１７０は、前記ソケット領域９９において、前記ソケットパターン１３５を構成する耐酸化金属パターン１３８の内壁に直接接触する。   More specifically, as shown in FIG. 14, the package unit 300 and the wiring board 200 are electrically connected by contact between the auxiliary plug pattern 170 and the upper connection terminal 210. The package units 300 are electrically connected to each other through an auxiliary plug pattern 170 inserted into the socket region 99 of the different package unit 300. At this time, as described above with reference to FIGS. 15 and 16, the auxiliary plug pattern 170 according to the present invention is directly applied to the inner wall of the oxidation-resistant metal pattern 138 constituting the socket pattern 135 in the socket region 99. Contact.

また、前記上部接続端子２１０と前記下部接続端子２２０とは、前記配線基板２００に形成された配線構造体（図示せず）を介して互いに接続される。さらに、外部電子装置との接続のために、前記下部接続端子２２０の下部にはバンプ２３０が形成される。   The upper connection terminal 210 and the lower connection terminal 220 are connected to each other through a wiring structure (not shown) formed on the wiring board 200. Further, a bump 230 is formed below the lower connection terminal 220 for connection with an external electronic device.

図１４は、上述の製造方法により形成された半導体構造体を示す断面図である。
図１４に示すように、上部及び下部接続端子２１０、２２０を備える配線基板２００上に、複数のパッケージ単位体３００が積層される（以下では、同じ構造を有する３つのパッケージ単位体３００を備える実施形態を説明するが、前記パッケージ単位体３００の数は、ユーザの必要性によって変化でき、各パッケージ単位体３００は、互いに異なる構造を有してもよい。互いに異なる構造を有するパッケージ単位体に関する実施形態は、以後の図１９及び図２１を参照して再び説明する）。前記配線基板２００上に複数のパッケージ単位体３００が付着した結果物の外壁には、図１４に示すように、外部保護膜４００が形成される。 FIG. 14 is a cross-sectional view showing a semiconductor structure formed by the above-described manufacturing method.
As shown in FIG. 14, a plurality of package unit bodies 300 are stacked on a wiring board 200 including upper and lower connection terminals 210 and 220 (hereinafter, an implementation including three package unit bodies 300 having the same structure). Although the form will be described, the number of the package units 300 may be changed according to the user's needs, and each package unit 300 may have a different structure. The form will be described again with reference to FIGS. 19 and 21 below). As shown in FIG. 14, an external protective film 400 is formed on the outer wall of the resultant product having a plurality of package units 300 attached on the wiring substrate 200.

前記パッケージ単位体３００のそれぞれは、内部回路及びこれに接続する入出力パッド１１０を備える半導体チップ１００及び前記入出力パッド１１０に接続するプラグ構造体１９９を備える。さらに具体的に、前記半導体チップ１００の所定領域には、他のパッケージ単位体との電気的接続のために、前記半導体チップ１００を貫通する複数のビアホール１０１が形成される。前記プラグ構造体１９９のそれぞれは、前記ビアホール１０１の内壁を覆うソケットパターン１３５及び前記ソケットパターン１３５が形成された前記ビアホール１０１の所定領域を満たす主プラグパターン１５０及び前記主プラグパターン１５０に接続する補助プラグパターン１７０を含む。前記主プラグパターン１５０と前記補助プラグパターン１７０との間には、前記プラグ構造体１９９を構成するＵＢＭパターン１５５をさらに配置することができる。   Each of the package units 300 includes a semiconductor chip 100 including an internal circuit and an input / output pad 110 connected thereto, and a plug structure 199 connected to the input / output pad 110. More specifically, a plurality of via holes 101 penetrating the semiconductor chip 100 are formed in a predetermined region of the semiconductor chip 100 for electrical connection with other package units. Each of the plug structures 199 includes a socket pattern 135 that covers an inner wall of the via hole 101, a main plug pattern 150 that fills a predetermined region of the via hole 101 in which the socket pattern 135 is formed, and an auxiliary that connects to the main plug pattern 150. A plug pattern 170 is included. A UBM pattern 155 constituting the plug structure 199 may be further disposed between the main plug pattern 150 and the auxiliary plug pattern 170.

本発明によれば、前記ソケットパターン１３５は、前記ビアホール１０１から伸びて前記入出力パッド１１０に電気的に接続される。また、前記主プラグパターン１５０も、前記ビアホール１０１から前記入出力パッド１１０の上部に伸びる。このとき、前記主プラグパターン１５０は、前記ビアホール１０１の上部領域に配置され、前記ビアホール１０１の下部領域において、前記ソケットパターン１３５の内側壁を露出させるソケット領域９９を画定する。前記ソケット領域９９には、他のパッケージ単位体３００の補助プラグパターン１７０が挿入される。本発明によれば、前記補助プラグパターン１７０は、前記ソケット領域９９において、前記ソケットパターン１３５の露出した内壁に直接接触する。さらに、前記補助プラグパターン１７０は、前記ソケット領域９９において他のパッケージ単位体３００の主プラグパターン１５０と直接接触することもできる。   According to the present invention, the socket pattern 135 extends from the via hole 101 and is electrically connected to the input / output pad 110. The main plug pattern 150 also extends from the via hole 101 to the top of the input / output pad 110. At this time, the main plug pattern 150 is disposed in an upper region of the via hole 101, and defines a socket region 99 that exposes an inner wall of the socket pattern 135 in the lower region of the via hole 101. An auxiliary plug pattern 170 of another package unit 300 is inserted into the socket area 99. According to the present invention, the auxiliary plug pattern 170 directly contacts the exposed inner wall of the socket pattern 135 in the socket region 99. Further, the auxiliary plug pattern 170 may directly contact the main plug pattern 150 of another package unit 300 in the socket region 99.

本発明の一実施形態によれば、前記ソケットパターン１３５は、図１５に示すように、前記ビアホール１０１を順に覆う絶縁パターン１３６、第１外部金属パターン１３７、耐酸化金属パターン１３８及び第１内部金属パターン１３９を含む。   According to an embodiment of the present invention, the socket pattern 135 includes an insulating pattern 136, a first external metal pattern 137, an oxidation-resistant metal pattern 138, and a first internal metal that sequentially cover the via holes 101, as shown in FIG. Pattern 139 is included.

前記絶縁パターン１３６は、シリコン酸化膜、シリコン窒化膜及びポリマーを含む絶縁性物質のうちの少なくとも１つで形成され、前記入出力パッド１１０の上部面を露出させる開口部を有する。
前記第１外部金属パターン１３７は、不純物（例えば、銅）の拡散を防止し、かつ前記耐酸化金属パターン１３８と前記絶縁パターン１３６との接着特性を向上させ得る物質から形成される。例えば、前記第１外部金属パターン１３７は、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タングステン（Ｗ）、タングステン窒化膜（ＷＮ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、タングステンチタン（ＴｉＷ）及びそれらの合金（Ａｌｌｏｙ）のうちの少なくとも１つで形成される。 The insulating pattern 136 is formed of at least one of an insulating material including a silicon oxide film, a silicon nitride film, and a polymer, and has an opening that exposes an upper surface of the input / output pad 110.
The first external metal pattern 137 is formed of a material that can prevent diffusion of impurities (for example, copper) and improve adhesion characteristics between the oxidation-resistant metal pattern 138 and the insulating pattern 136. For example, the first external metal pattern 137 includes titanium (Ti), titanium nitride film (TiN), tantalum (Ta), tantalum nitride film (TaN), tungsten (W), tungsten nitride film (WN), and chromium (Cr ), Nickel (Ni), tungsten titanium (TiW), and alloys thereof (Alloy).

前記耐酸化金属パターン１３８は、前記第１外部金属パターン１３７及び第１内部金属パターン１３９より低い酸化度を有する金属性物質からなる。例えば、前記耐酸化金属パターン１３８は、金（Ａｕ）、銀（Ａｇ）及びパラジウム（Ｐｄ）などのような貴金属のうちの少なくとも１つで形成される。   The oxidation-resistant metal pattern 138 is made of a metallic material having a lower oxidation degree than the first outer metal pattern 137 and the first inner metal pattern 139. For example, the oxidation-resistant metal pattern 138 is formed of at least one of noble metals such as gold (Au), silver (Ag), and palladium (Pd).

本発明の一実施形態によれば、前記第１内部金属パターン１３９は、前記耐酸化金属パターン１３８と前記主プラグパターン１５０との接着特性を向上させ得る物質から形成されることができる。例えば、前記第１内部金属パターン１３９は、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タングステン（Ｗ）、タングステン窒化膜（ＷＮ）及びタングステンチタン（ＴｉＷ）のうちの少なくとも１つで形成されることができる。本発明の他の実施形態によれば、前記第１内部金属パターン１３９は、主プラグパターンを電気メッキ技術により形成するステップにおいてシード電極として用いることができる。この場合、前記第１内部金属パターン１３９は、銅膜で形成される。   According to an embodiment of the present invention, the first internal metal pattern 139 may be formed of a material capable of improving an adhesion characteristic between the oxidation-resistant metal pattern 138 and the main plug pattern 150. For example, the first internal metal pattern 139 includes titanium (Ti), titanium nitride film (TiN), tantalum (Ta), tantalum nitride film (TaN), tungsten (W), tungsten nitride film (WN), and tungsten titanium ( TiW). According to another embodiment of the present invention, the first internal metal pattern 139 may be used as a seed electrode in a step of forming a main plug pattern by an electroplating technique. In this case, the first internal metal pattern 139 is formed of a copper film.

一方、本発明の実施形態によれば、前記補助プラグパターン１７０は、前記ソケット領域９９において前記耐酸化金属パターン１３８の内壁と直接接触する。このために、前記第１内部金属パターン１３９は、図１５に示すように、前記ソケット領域９９において前記耐酸化金属パターン１３８の内壁を露出するように形成される。すなわち、前記第１内部金属パターン１３９は、前記ビアホール１０１の上部領域（すなわち、前記主プラグパターン１５０と前記耐酸化金属パターン１３８との間）に局所的に配置される。   Meanwhile, according to an embodiment of the present invention, the auxiliary plug pattern 170 is in direct contact with the inner wall of the oxidation-resistant metal pattern 138 in the socket region 99. For this, the first internal metal pattern 139 is formed to expose the inner wall of the oxidation-resistant metal pattern 138 in the socket region 99 as shown in FIG. That is, the first internal metal pattern 139 is locally disposed in an upper region of the via hole 101 (that is, between the main plug pattern 150 and the oxidation-resistant metal pattern 138).

本発明の一実施形態によれば、１つ以上の主プラグパターン１５０は前記１つ以上の空洞１０５の一部を満たす埋め込みパターンとして用いられる。本発明の一実施形態によれば、前記１つ以上の主プラグパターン１５０は、銅または他の類似の物質から形成される。   According to an embodiment of the present invention, the one or more main plug patterns 150 are used as a buried pattern that fills a part of the one or more cavities 105. According to one embodiment of the present invention, the one or more main plug patterns 150 are formed from copper or other similar material.

本発明の実施形態によれば、前記半導体装置３００は、露出しない側壁構造体及び露出した側壁構造体を有する側壁構造体をさらに備えることができる。実施形態によれば、前記露出しない側壁構造体は、前記埋め込みパターンに隣接し、前記露出した側壁構造体は、前記凹部９９に隣接する。   According to an embodiment of the present invention, the semiconductor device 300 may further include a sidewall structure having an unexposed sidewall structure and an exposed sidewall structure. According to the embodiment, the unexposed sidewall structure is adjacent to the embedded pattern, and the exposed sidewall structure is adjacent to the recess 99.

実施形態において、前記露出しない側壁構造体は、少なくとも１つの絶縁膜１３６、前記第１外部金属膜１３７、前記耐酸化金属膜１３８及び前記第１内部金属膜１３９を含む。前記露出した側壁構造体は、前記絶縁膜１３６、前記第１外部金属膜１３７、前記耐酸化金属膜１３８または前記第１内部金属膜１３９のうちの何れも有さないか、または前記絶縁膜１３６、前記第１外部金属膜１３７、前記耐酸化金属膜１３８及び前記第１内部金属膜１３９の全てではないが、前記絶縁膜１３６、前記第１外部金属膜１３７、前記耐酸化金属膜１３８または前記第１内部金属膜１３９の何れかの下部集合を有することができる。   In the embodiment, the unexposed sidewall structure includes at least one insulating film 136, the first outer metal film 137, the oxidation-resistant metal film 138, and the first inner metal film 139. The exposed sidewall structure does not have any of the insulating film 136, the first outer metal film 137, the oxidation-resistant metal film 138, or the first inner metal film 139, or the insulating film 136. The insulating film 136, the first outer metal film 137, the oxidation resistant metal film 138, or the first outer metal film 137, the oxidation resistant metal film 138, and the first inner metal film 139, but not all of them. Any lower set of the first inner metal film 139 may be included.

実施形態において、金属間ボンド（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｂｏｎｄ）を前記ソケット層１３０、１３５及び前記補助プラグパターン、すなわちボンディングパッド１７０の間に形成することができる。２つの異なる金属原子が拡散するとき、これら２つの物質の組み合わせとしての金属間組成物が生成される。金属間組成物の成長は、欠陥、汚染、不純物、結晶粒境界（ｇｒａｉｎ ｂｏｕｎｄａｒｉｅｓ）及び機械的ストレスにより生成され得る結晶空間（ｃｒｙｓｔａｌｖａｃａｎｃｉｅｓ）を介して１つの物質が異なる物質へと拡散された結果である。第１物質の第２物質への拡散率は、通常、第２物質の第１物質への拡散率と異なる。このような拡散率は、温度の関数である。１つの物質が他の物質に比べて圧倒的に多く、かつ、十分に速く拡散されるとき、少数の物質は多数の物質により完全に「消耗（ｃｏｎｓｕｍｅｄ）」され得る。拡散は、１つの物質の原子が異なる物質の結晶空間に運動することによって可能である。前記空間は、このような動きの特徴を示し、これらは互いに合体する傾向を有し、ボイドまたは微細穴（ｖｏｉｄｓ ｏｒ ｐｏｒｅｓ）の形態に可視化される。   In an embodiment, an intermetallic bond may be formed between the socket layers 130 and 135 and the auxiliary plug pattern, that is, the bonding pad 170. When two different metal atoms diffuse, an intermetallic composition is produced as a combination of these two materials. The growth of intermetallic compositions is the result of the diffusion of one material into a different material through defects, contamination, impurities, grain boundaries, and crystal vacancies that can be generated by mechanical stress. is there. The diffusion rate of the first material into the second material is usually different from the diffusion rate of the second material into the first material. Such diffusivity is a function of temperature. When one material is overwhelmingly more diffuse than other materials and diffuses fast enough, a small number of materials can be completely “consumed” by a large number of materials. Diffusion is possible by the movement of atoms of one substance into the crystal space of different substances. The space exhibits such movement features, which tend to merge with each other and are visualized in the form of voids or pores or pores.

実施形態において、前記突出部及び前記半導体装置は、金属間ボンドを形成できる２つの物質から形成される。
実施形態において、前記突出部は、低融点の金属で形成され、前記凹部を画定する半導体装置の側壁は、高融点の金属で形成される。例えば、前記突出部は、アルミニウムまたは錫を含み、前記凹部を画定する半導体装置の側壁は、金またはパラジウムを含む。 In an embodiment, the protrusion and the semiconductor device are formed of two materials capable of forming an intermetallic bond.
In the embodiment, the protruding portion is formed of a low melting point metal, and the sidewall of the semiconductor device that defines the recess is formed of a high melting point metal. For example, the protrusion includes aluminum or tin, and the side wall of the semiconductor device that defines the recess includes gold or palladium.

図１５に示すように、ボンディング界面は、主に前記補助プラグパターン（すなわち、ボンディングパッド）１７０と前記耐酸化金属パターン１３８との間に形成される。
本発明のさらに他の実施形態によれば、図１６に示すように、前記ソケットパターン１３５は、前記第１内部金属パターン１３９なしに、前記絶縁パターン１３６、第１外部金属パターン１３７及び耐酸化金属パターン１３８のみで構成されることができる。これにより、前記補助プラグパターン１７０は、前記ソケット領域９９において前記耐酸化金属パターン１３８の内壁と直接接触され得る。 As shown in FIG. 15, the bonding interface is mainly formed between the auxiliary plug pattern (ie, bonding pad) 170 and the oxidation-resistant metal pattern 138.
According to still another embodiment of the present invention, as shown in FIG. 16, the socket pattern 135 may include the insulating pattern 136, the first external metal pattern 137, and the oxidation-resistant metal without the first internal metal pattern 139. Only the pattern 138 can be configured. Accordingly, the auxiliary plug pattern 170 may be in direct contact with the inner wall of the oxidation-resistant metal pattern 138 in the socket region 99.

上述のように、本発明の実施形態によれば、１つまたはそれ以上のプラグパターン、すなわち埋め込みパターン１５０は、前記半導体装置から突出しない。実施形態において、前記補助プラグパターン、すなわちボンディングパッド１７０は突出し、２つの隣接した半導体装置内に部分的にまたは完全に挿入される。図１７Ａは、本発明の一実施形態に係る他の半導体パッケージの断面図を示す。図１７Ａに示すように、この実施形態に係る半導体パッケージは、Ｈ１の高さを有する。   As described above, according to the embodiment of the present invention, one or more plug patterns, that is, the embedded patterns 150 do not protrude from the semiconductor device. In an embodiment, the auxiliary plug pattern, that is, the bonding pad 170 protrudes and is partially or completely inserted into two adjacent semiconductor devices. FIG. 17A shows a cross-sectional view of another semiconductor package according to an embodiment of the present invention. As shown in FIG. 17A, the semiconductor package according to this embodiment has a height of H1.

図１７Ｂは、従来の技術に係る半導体パッケージの断面図を示す。図１７Ｂに示すように、従来の技術の半導体パッケージは、Ｈ２の高さを有するが、Ｈ２はＨ１より大きい。
図１８ないし図２０は、本発明の変形された実施形態に係る半導体構造体を示す断面図である。具体的に、図１８及び図１９は、本発明の変形された実施形態に係るパッケージ単位体を説明するための断面図であり、図２０は、これらを備えるパッケージを説明するための断面図である。 FIG. 17B is a cross-sectional view of a conventional semiconductor package. As shown in FIG. 17B, the conventional semiconductor package has a height of H2, which is larger than H1.
18 to 20 are cross-sectional views showing a semiconductor structure according to a modified embodiment of the present invention. Specifically, FIG. 18 and FIG. 19 are cross-sectional views for explaining a package unit according to a modified embodiment of the present invention, and FIG. 20 is a cross-sectional view for explaining a package including these. is there.

図１８に示すように、第１変形された実施形態に係るパッケージ単位体３０１は、前記入出力パッド１１０に接続せず、かつ前記半導体チップ１００を貫通する第１変形されたプラグ構造体１９８ａを備えることができる。しかし、この実施形態に係るパッケージ単位体３０１は、その内部回路と前記配線基板２００との接続のために、前記入出力パッド１１０に接続する（すなわち、上述の実施形態において説明した）プラグ構造体１９９をさらに備えることができる。   As shown in FIG. 18, the package unit 301 according to the first modified embodiment includes a first modified plug structure 198 a that is not connected to the input / output pad 110 and penetrates the semiconductor chip 100. Can be provided. However, the package unit 301 according to this embodiment is connected to the input / output pad 110 (that is, described in the above-described embodiment) for connection between the internal circuit and the wiring board 200. 199 may further be provided.

本発明の一実施形態によれば、図１８に示すように、前記入出力パッド１１０の上部には、前記プラグ構造体１９８ａの製造工程で共に作られるダミー構造体１９８ｂが形成される。しかし、本発明の他の実施形態によれば、前記パッケージ単位体３０１は、前記ダミー構造体１９８ｂを含まなくても良い（図示せず）。   According to an embodiment of the present invention, as shown in FIG. 18, a dummy structure 198b formed together in the manufacturing process of the plug structure 198a is formed on the input / output pad 110. However, according to another embodiment of the present invention, the package unit 301 may not include the dummy structure 198b (not shown).

図１９に示すように、第２変形された実施形態に係るパッケージ単位体３０２は、前記入出力パッド１１０に接続し、前記半導体チップ１００を貫通しない第２変形されたプラグ構造体１９７を有する。この実施形態によれば、前記第２変形されたプラグ構造体１９７は、他のパッケージ単位体に挿入される補助プラグパターン１７０を有し、ソケットパターン１３５及び主プラグパターン１５０は、前記入出力パッド１１０と前記補助プラグパターン１７０とを接続するように形成される。   As shown in FIG. 19, the package unit 302 according to the second modified embodiment includes a second modified plug structure 197 that is connected to the input / output pad 110 and does not penetrate the semiconductor chip 100. According to this embodiment, the second modified plug structure 197 has an auxiliary plug pattern 170 inserted into another package unit, and the socket pattern 135 and the main plug pattern 150 are the input / output pads. 110 and the auxiliary plug pattern 170 are connected to each other.

製造方法と関連して、前記半導体チップ１００を貫通するビアホール１０１を形成するためには、図４を参照して説明した空洞を必要な領域に形成する必要がある。このような点で、前記第２変形されたプラグ構造体１９７のための領域に前記空洞を形成しない場合、前記第２変形されたプラグ構造体１９７は容易に作ることができる。   In connection with the manufacturing method, in order to form the via hole 101 penetrating the semiconductor chip 100, it is necessary to form the cavity described with reference to FIG. 4 in a necessary region. In this respect, if the cavity is not formed in the region for the second deformed plug structure 197, the second deformed plug structure 197 can be easily formed.

図２０に示すように、前記配線基板２００上には、（図６を参照して説明した）パッケージ単位体３００及び（図１８及び図１９を参照して説明した）前記第１及び第２変形されたパッケージ単位体３０１、３０２が配置される。このとき、ビアホールを有さない前記第２変形されたパッケージ３０２は、前記配線基板２００から最も離隔した位置に配置されることが好ましい。   As shown in FIG. 20, on the wiring board 200, a package unit 300 (described with reference to FIG. 6) and the first and second modifications (described with reference to FIGS. 18 and 19) are formed. The package unit bodies 301 and 302 thus arranged are arranged. At this time, it is preferable that the second deformed package 302 having no via hole is disposed at a position farthest from the wiring substrate 200.

この実施形態によれば、前記プラグ構造体１９９は、該当パッケージ単位体（すなわち、３００）の内部回路だけでなく、他のパッケージ単位体（すなわち、３０１、３０２）の内部回路を前記配線基板２００に接続し、前記第１変形されたプラグ構造体１９８ａは、他のパッケージ単位体（すなわち、３０２）の内部回路を前記配線基板２００に接続する。また、前記第２変形されたプラグ構造体１９７は、該当パッケージ単位体（すなわち、３０２）の内部回路を前記配線基板２００に接続する経路として用いられる。   According to this embodiment, the plug structure 199 includes not only an internal circuit of the corresponding package unit (ie, 300) but also an internal circuit of another package unit (ie, 301, 302) as the wiring board 200. The first deformed plug structure 198a connects the internal circuit of another package unit (ie, 302) to the wiring board 200. The second deformed plug structure 197 is used as a path for connecting the internal circuit of the package unit (ie, 302) to the wiring board 200.

図２１Ａ及び図２１Ｂは、本発明の変形された実施形態に係る補助プラグパターンを説明する断面図である。
図２１Ａに示すように、この実施形態に係る前記補助プラグパターン１７０は、前記パッケージ単位体の接続を容易にするために、前記ソケット領域９９の幅ｗ１より狭い幅ｗ２を有してもよい。このとき、前記補助プラグパターン１７０が前記ソケットパターン１３５（さらに具体的には、前記耐酸化金属パターン１３８）と直接接触するように形成される。 21A and 21B are cross-sectional views illustrating an auxiliary plug pattern according to a modified embodiment of the present invention.
As shown in FIG. 21A, the auxiliary plug pattern 170 according to this embodiment may have a width w2 narrower than the width w1 of the socket region 99 in order to facilitate connection of the package unit. At this time, the auxiliary plug pattern 170 is formed to be in direct contact with the socket pattern 135 (more specifically, the oxidation-resistant metal pattern 138).

このために、前記補助プラグパターン１７０の突出部の体積は、前記ソケット領域９９の体積より大きいか、または同じであることが好ましい。さらに具体的に、前記補助プラグパターン１７０の突出部の高さｈ４は、前記ソケット領域９９の深さｈ３より大きいことが好ましい。本発明によれば、このような幅または体積の差を克服し、前記補助プラグパターン１７０と前記ソケット領域９９の側壁を接触させるために、前記補助プラグパターン１７０をリフロー方式によりはんだ付けする方法が用いられる。   Therefore, the volume of the protrusion of the auxiliary plug pattern 170 is preferably larger than or equal to the volume of the socket region 99. More specifically, the height h4 of the protrusion of the auxiliary plug pattern 170 is preferably larger than the depth h3 of the socket region 99. According to the present invention, in order to overcome such a difference in width or volume and bring the auxiliary plug pattern 170 into contact with the side wall of the socket region 99, a method of soldering the auxiliary plug pattern 170 by a reflow method is provided. Used.

前記補助プラグパターン１７０は、上述のように低融点金属で形成されるため、前記パッケージ単位体の接続工程において前記パッケージ単位体に印加される熱及び圧力は、前記補助プラグパターン１７０の変形をもたらす。このような点で、上述の体積と関連した要求は、図２１Ｂに示すように、前記補助プラグパターン１７０が溶融されて前記耐酸化金属パターン１３８の内壁と直接接触できるようにする。   Since the auxiliary plug pattern 170 is formed of a low melting point metal as described above, the heat and pressure applied to the package unit body in the connection process of the package unit body cause deformation of the auxiliary plug pattern 170. . In this regard, the requirements associated with the volume described above allow the auxiliary plug pattern 170 to be melted and directly contact the inner wall of the oxidation-resistant metal pattern 138, as shown in FIG. 21B.

ウェーハレベル３次元ボンディングを実現するための従来の技術を説明するための図である。It is a figure for demonstrating the prior art for implement | achieving wafer level three-dimensional bonding. 従来の突出型３次元積層構造を示す図である。It is a figure which shows the conventional protrusion type | mold three-dimensional laminated structure. 突出型電極を形成する従来の方法を説明するための図である。It is a figure for demonstrating the conventional method of forming a protrusion-type electrode. 突出型電極を形成する従来の方法を説明するための図である。It is a figure for demonstrating the conventional method of forming a protrusion-type electrode. 突出型電極を形成する従来の方法を説明するための図である。It is a figure for demonstrating the conventional method of forming a protrusion-type electrode. 突出型電極を形成する従来の方法を説明するための図である。It is a figure for demonstrating the conventional method of forming a protrusion-type electrode. 本発明の実施形態に係る半導体装置の工程断面図である。It is process sectional drawing of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置をさらに詳細に示す工程断面図である。It is process sectional drawing which shows the semiconductor device which concerns on embodiment of this invention in more detail. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体構造体を製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the semiconductor structure which concerns on embodiment of this invention. 本発明の実施形態に係る半導体パッケージの断面をさらに詳細に示す断面図である。It is sectional drawing which shows the cross section of the semiconductor package which concerns on embodiment of this invention further in detail. 本発明の実施形態に係る半導体装置の断面をさらに詳細に示す断面図である。It is sectional drawing which shows the cross section of the semiconductor device which concerns on embodiment of this invention in detail. 本発明の実施形態に係る半導体装置の断面をさらに詳細に示す断面図である。It is sectional drawing which shows the cross section of the semiconductor device which concerns on embodiment of this invention in detail. 本発明の実施形態に係る半導体パッケージの断面図である。It is sectional drawing of the semiconductor package which concerns on embodiment of this invention. 従来の技術に係る半導体パッケージの断面図である。It is sectional drawing of the semiconductor package which concerns on a prior art. 本発明の変形された実施形態に係る半導体構造体を示す断面図である。It is sectional drawing which shows the semiconductor structure which concerns on the modified embodiment of this invention. 本発明の変形された実施形態に係る半導体構造体を示す断面図である。It is sectional drawing which shows the semiconductor structure which concerns on the modified embodiment of this invention. 本発明の変形された実施形態に係る半導体構造体を示す断面図である。It is sectional drawing which shows the semiconductor structure which concerns on the modified embodiment of this invention. 本発明の変形された実施形態に係る補助プラグパターンを説明するための断面図である。It is sectional drawing for demonstrating the auxiliary | assistant plug pattern which concerns on the modified embodiment of this invention. 本発明の変形された実施形態に係る補助プラグパターンを説明するための断面図である。It is sectional drawing for demonstrating the auxiliary | assistant plug pattern which concerns on the modified embodiment of this invention.

符号の説明Explanation of symbols

１００：半導体チップ、１０１：ビアホール、１１０：入出力パッド、１３０：ソケット層、１３５：ソケットパターン、１４０：第１鋳型パターン、１５０：主プラグパターン、１７０：補助プラグパターン、１８０：接着性絶縁膜、１９９：プラグ構造体、２００：配線基板、３００：パッケージ単位体   100: semiconductor chip, 101: via hole, 110: input / output pad, 130: socket layer, 135: socket pattern, 140: first mold pattern, 150: main plug pattern, 170: auxiliary plug pattern, 180: adhesive insulating film 199: Plug structure, 200: Wiring board, 300: Package unit

Claims (29)

半導体ユニットを備え、
前記半導体ユニットの前面には突出部を有し、前記半導体ユニットの後面には凹部を有することを特徴とする半導体構造体。 With a semiconductor unit,
A semiconductor structure having a protrusion on a front surface of the semiconductor unit and a recess on a rear surface of the semiconductor unit. 前記半導体ユニットは、前記凹部を有する半導体チップを含むことを特徴とする請求項１に記載の半導体構造体。   The semiconductor structure according to claim 1, wherein the semiconductor unit includes a semiconductor chip having the recess. 前記半導体チップは、
埋め込みパターン及び側壁構造体、
前記凹部の周辺において前記埋め込みパターン及び前記露出した側壁構造体に隣接する露出しない側壁構造体を有することを特徴とする請求項２に記載の半導体構造体。 The semiconductor chip is
Embedded pattern and sidewall structure,
The semiconductor structure according to claim 2, further comprising an unexposed side wall structure adjacent to the embedded pattern and the exposed side wall structure around the recess. 前記露出した側壁構造体は、絶縁膜、少なくとも１つの第１外部金属膜及び第２金属膜を有し、
前記第１外部金属膜の酸化の程度は、前記第２金属膜の酸化の程度より大きく、前記第２金属膜の酸化の程度は、前記埋め込みパターンの酸化の程度より小さいことを特徴とする請求項２に記載の半導体構造体。 The exposed sidewall structure includes an insulating film, at least one first outer metal film and second metal film,
The degree of oxidation of the first external metal film is greater than the degree of oxidation of the second metal film, and the degree of oxidation of the second metal film is smaller than the degree of oxidation of the buried pattern. Item 3. The semiconductor structure according to Item 2. 前記第１外部金属膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びＴｉＷを含むグループから選択される物質で形成され、
前記第２金属膜は、ＡｕまたはＰｄを含むグループから選択される物質で形成され、
前記埋め込みパターンは、Ｃｕを含むグループから選択される物質で形成されることを特徴とする請求項４に記載の半導体構造体。 The first outer metal layer is formed of a material selected from a group including Ti, TiN, Ta, TaN, W, WN, and TiW.
The second metal film is formed of a material selected from the group including Au or Pd,
The semiconductor structure according to claim 4, wherein the embedded pattern is formed of a material selected from a group containing Cu. 前記埋め込みパターンに隣接する前記露出しない側壁構造体は、
絶縁膜、
少なくとも１つの第１外部金属膜
及び第２金属膜、
及び第１内部金属膜を有し、前記第１外部金属膜の酸化の程度は、前記第２金属膜の酸化の程度より大きく、前記第２金属膜の酸化の程度は、前記第１内部金属膜の酸化の程度より小さいことを特徴とする請求項４に記載の半導体構造体。 The unexposed sidewall structure adjacent to the embedded pattern is
Insulation film,
At least one first outer metal film and second metal film;
And the first inner metal film has a degree of oxidation greater than that of the second metal film, and the degree of oxidation of the second metal film depends on the first inner metal film. 5. The semiconductor structure of claim 4, wherein the semiconductor structure is less than the degree of oxidation of the film. 前記第１外部金属膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びＴｉＷを含むグループから選択される物質で形成され、
前記第２金属膜は、ＡｕまたはＰｄを含むグループから選択される物質で形成され、
前記第１内部金属膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、及びＴｉＷを含むグループから選択される物質で形成され、
前記埋め込みパターンは、Ｃｕを含むグループから選択される物質で形成されることを特徴とする請求項６に記載の半導体構造体。 The first outer metal layer is formed of a material selected from a group including Ti, TiN, Ta, TaN, W, WN, and TiW.
The second metal film is formed of a material selected from the group including Au or Pd,
The first inner metal layer is formed of a material selected from a group including Ti, TiN, Ta, TaN, W, WN, and TiW.
The semiconductor structure according to claim 6, wherein the embedded pattern is formed of a material selected from a group containing Cu. 前記突出部の幅は、前記凹部の幅より小さいか、または同じであることを特徴とする請求項１に記載の半導体構造体。   The semiconductor structure according to claim 1, wherein a width of the protruding portion is smaller than or equal to a width of the concave portion. 前記突出部は、ボンディングパッドであることを特徴とする請求項１に記載の半導体構造体。   The semiconductor structure according to claim 1, wherein the protrusion is a bonding pad. 前記突出部は、接着絶縁膜から突出することを特徴とする請求項９に記載の半導体構造体。   The semiconductor structure according to claim 9, wherein the protruding portion protrudes from the adhesive insulating film. 前記半導体チップの上部面上の保護膜と、
前記半導体チップの上部面の入出力パッドに接続する、前記保護膜上の前記側壁構造体の伸びまたは一部であるソケット膜と、
前記埋め込みパターン上のＵＢＭ膜をさらに含み、
前記接着絶縁膜は、前記ＵＢＭ膜及び前記保護膜を覆い、かつ前記突出部を露出させることを特徴とする請求項１０に記載の半導体構造体。 A protective film on an upper surface of the semiconductor chip;
A socket film that is connected to an input / output pad on an upper surface of the semiconductor chip and is an extension or a part of the sidewall structure on the protective film;
A UBM film on the buried pattern;
The semiconductor structure according to claim 10, wherein the adhesive insulating film covers the UBM film and the protective film and exposes the protruding portion. 半導体構造体は、前記突出部または前記凹部を介して他の半導体構造体に接続されることを特徴とする請求項１に記載の半導体構造体。   The semiconductor structure according to claim 1, wherein the semiconductor structure is connected to another semiconductor structure via the protrusion or the recess. 請求項１の半導体構造体を有し、前記半導体構造体は、それぞれの突出部及び凹部により接続されることを特徴とするパッケージ。   A package comprising the semiconductor structure according to claim 1, wherein the semiconductor structure is connected by respective protrusions and recesses. 少なくとも１つの凹部を有する上部半導体構造体と、
少なくとも１つの突出部を有する下部半導体構造体と、
請求項１の半導体構造体を含み、前記請求項１の半導体構造体の前記突出部は、前記上部半導体構造体の前記凹部に接続され、前記請求項１の半導体構造体の前記凹部は、前記下部半導体構造体の前記突出部に接続されることを特徴とするパッケージ。 An upper semiconductor structure having at least one recess;
A lower semiconductor structure having at least one protrusion;
The semiconductor structure of claim 1, wherein the protrusion of the semiconductor structure of claim 1 is connected to the recess of the upper semiconductor structure, and the recess of the semiconductor structure of claim 1 is A package connected to the protruding portion of the lower semiconductor structure. 前記上部半導体構造体の突出部に接続する凹部を有するボードと、
前記ボードに付着するモールディング物質をさらに含み、
前記モールディング物質及び前記ボードは、前記半導体構造体のそれぞれを取り囲むことを特徴とする請求項１４に記載のパッケージ。 A board having a recess connected to the protrusion of the upper semiconductor structure;
Further comprising a molding substance attached to the board;
The package of claim 14, wherein the molding material and the board surround each of the semiconductor structures. 前記突出部及び前記凹部を画定する前記半導体ユニットの側壁は、金属間ボンドを形成することを特徴とする請求項１４に記載のパッケージ。   15. The package of claim 14, wherein a sidewall of the semiconductor unit that defines the protrusion and the recess forms an intermetallic bond. 前記金属間ボンドは、前記半導体構造体を他の半導体構造体に固定させることを特徴とする請求項１６に記載のパッケージ。   The package of claim 16, wherein the intermetallic bond fixes the semiconductor structure to another semiconductor structure. 前記突出部は、低融点金属で形成され、前記凹部を画定する前記半導体ユニットの側壁は、金またはパラジウムで形成されることを特徴とする請求項１７に記載のパッケージ。   The package of claim 17, wherein the protrusion is formed of a low melting point metal, and a sidewall of the semiconductor unit that defines the recess is formed of gold or palladium. 半導体ユニットの前面に突出部を形成するステップと、
前記半導体ユニットの後面に凹部を形成するステップと、を含むことを特徴する半導体構造体の製造方法。 Forming a protrusion on the front surface of the semiconductor unit;
Forming a recess on a rear surface of the semiconductor unit. A method for manufacturing a semiconductor structure, comprising: 前記凹部を形成するステップは、
前記半導体ユニットにスルービアホールを形成するステップと、
前記スルービアホール内に側壁構造体を形成するステップと、
前記側壁構造体の一部分を覆うように、フォトレジストで前記スルービアホールを部分的に満たすステップと、
埋め込みパターンで前記スルービアホールの残りの部分を満たすステップと、
前記フォトレジストが露出するように、前記半導体ユニットの後面を薄膜化するステップと、
前記凹部を形成し、かつ前記側壁構造体の一部分を露出させるように前記フォトレジストを除去するステップと、を含むことを特徴とする請求項１９に記載の半導体構造体の製造方法。 The step of forming the recess includes
Forming a through via hole in the semiconductor unit;
Forming a sidewall structure in the through via hole;
Partially filling the through via hole with a photoresist so as to cover a portion of the sidewall structure;
Filling the remaining portion of the through via hole with a buried pattern;
Thinning the rear surface of the semiconductor unit so that the photoresist is exposed;
20. The method of manufacturing a semiconductor structure according to claim 19, further comprising: removing the photoresist so as to form the recess and expose a part of the sidewall structure. 前記側壁構造体を形成するステップは、
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第１外部金属膜を形成するステップと、
前記第１外部金属膜上に第２金属膜を形成するステップと、を含み、
前記第１外部金属膜の酸化の程度は、前記第２金属膜の酸化の程度より大きく、前記第２金属膜の酸化の程度は、前記埋め込みパターンの酸化の程度より小さいことを特徴とする請求項２０に記載の半導体構造体の製造方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film,
The degree of oxidation of the first external metal film is greater than the degree of oxidation of the second metal film, and the degree of oxidation of the second metal film is smaller than the degree of oxidation of the buried pattern. Item 21. A method for manufacturing a semiconductor structure according to Item 20. 前記側壁構造体を形成するステップは、
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第１外部金属膜を形成するステップと、
前記第１外部金属膜上に第２金属膜を形成するステップと、
前記第２金属膜上に第１内部金属膜を形成するステップと、を含み、
前記第１外部金属膜の酸化程度は、前記第２金属膜の酸化程度より大きく、前記第２金属膜の酸化程度は、前記第１内部金属膜の酸化程度より小さいことを特徴とする請求項２０に記載の半導体構造体の製造方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film;
Forming a first internal metal film on the second metal film,
The oxidation degree of the first external metal film is greater than the oxidation degree of the second metal film, and the oxidation degree of the second metal film is smaller than the oxidation degree of the first internal metal film. 20. A method for producing a semiconductor structure according to 20. 前記突出部を形成するステップは、
前記側壁構造体上に主プラグパターンを形成するステップと、
前記主プラグパターン上に補助プラグパターンを形成するステップと、
前記補助プラグパターンの一部を露出させることによって、前記突出部を形成するステップと、を含むことを特徴とする請求項２０に記載の半導体構造体の製造方法。 The step of forming the protrusion includes
Forming a main plug pattern on the sidewall structure;
Forming an auxiliary plug pattern on the main plug pattern;
21. The method of manufacturing a semiconductor structure according to claim 20, further comprising: forming the protrusion by exposing a part of the auxiliary plug pattern. 半導体ユニット内にスルービアホールを形成するステップと、
前記半導体ユニットの前面上にソケット膜を形成し、かつ前記スルービアホール内に側壁構造体を形成するステップと、
前記側壁構造体の一部分を覆うように、フォトレジストで前記スルービアホールを部分的に満たすステップと、
埋め込み膜で前記スルービアホールの残りの部分を満たすことによって、前記側壁構造体の残りの部分を覆うステップと、
前記ソケット膜上に主プラグパターンを形成するステップと、
前記主プラグパターン上に補助プラグパターンを形成するステップと、
前記補助プラグパターンの一部を露出させることによって、突出部を形成するステップと、
前記半導体ユニットの前面に支持膜を付着するステップと、
前記フォトレジストが露出するように、前記半導体ユニットの後面を薄膜化するステップと、
前記フォトレジストを除去して凹部を形成するステップと、
前記半導体ユニットの前面から前記支持膜を取り外すステップと、を含むことを特徴とする半導体構造体の製造方法。 Forming a through via hole in the semiconductor unit;
Forming a socket film on the front surface of the semiconductor unit, and forming a sidewall structure in the through via hole;
Partially filling the through via hole with a photoresist so as to cover a portion of the sidewall structure;
Covering the remaining portion of the sidewall structure by filling the remaining portion of the through via hole with a buried film;
Forming a main plug pattern on the socket film;
Forming an auxiliary plug pattern on the main plug pattern;
Forming a protrusion by exposing a portion of the auxiliary plug pattern; and
Attaching a support film to the front surface of the semiconductor unit;
Thinning the rear surface of the semiconductor unit so that the photoresist is exposed;
Removing the photoresist to form a recess;
Removing the support film from the front surface of the semiconductor unit. A method for manufacturing a semiconductor structure, comprising: 前記突出部または前記凹部を介して前記半導体ユニットを他の半導体ユニットに付着するステップを含むことを特徴とする請求項２４に記載の半導体構造体の製造方法。   25. The method of manufacturing a semiconductor structure according to claim 24, further comprising a step of attaching the semiconductor unit to another semiconductor unit through the protrusion or the recess. 前記他の半導体ユニットは、ボードであり、
前記半導体ユニットの前記突出部を前記ボードの凹部に接続するステップを含むことを特徴とする請求項２４に記載の半導体構造体の製造方法。 The other semiconductor unit is a board,
25. The method of manufacturing a semiconductor structure according to claim 24, further comprising a step of connecting the protruding portion of the semiconductor unit to a concave portion of the board. 半導体ユニット内にスルービアホールを形成するステップと、
前記スルービアホール内に側壁構造体を形成するステップと、
前記側壁構造体の一部分を覆うように、フォトレジストで前記スルービアホールを部分的に満たすステップと、
埋め込みパターンで前記スルービアホールの残りの部分を満たすステップと、
前記半導体ユニットの後面を薄膜化することによって、前記フォトレジストを露出させるステップと、
前記フォトレジストを除去して前記凹部を形成し、かつ前記側壁構造体の一部分を露出させるステップと、を含むことを特徴とする半導体ユニット内に凹部を形成する方法。 Forming a through via hole in the semiconductor unit;
Forming a sidewall structure in the through via hole;
Partially filling the through via hole with a photoresist so as to cover a portion of the sidewall structure;
Filling the remaining portion of the through via hole with a buried pattern;
Exposing the photoresist by thinning a rear surface of the semiconductor unit;
Removing the photoresist to form the recess and exposing a portion of the sidewall structure. A method of forming a recess in a semiconductor unit. 前記側壁構造体を形成するステップは、
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第１外部金属膜を形成するステップと、
前記第１外部金属膜上に第２金属膜を形成するステップと、を含み、
前記第１外部金属膜の酸化程度は、前記第２金属膜の酸化程度より大きく、前記第２金属膜の酸化程度は、前記埋め込みパターンの酸化程度より小さいことを特徴とする請求項２７に記載の半導体ユニット内に凹部を形成する方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film,
28. The oxidation degree of the first external metal film is greater than the oxidation degree of the second metal film, and the oxidation degree of the second metal film is smaller than the oxidation degree of the buried pattern. Forming a recess in the semiconductor unit. 前記側壁構造体を形成するステップは、
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第１外部金属膜を形成するステップと、
前記第１外部金属膜上に第２金属膜を形成するステップと、
前記第２金属膜上に第１内部金属膜を形成するステップと、を含み、
前記第１外部金属膜の酸化程度は、前記第２金属膜の酸化程度より大きく、前記第２金属膜の酸化程度は、前記第１内部金属膜の酸化程度より小さいことを特徴とする請求項２７に記載の半導体ユニット内に凹部を形成する方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film;
Forming a first internal metal film on the second metal film,
The oxidation degree of the first external metal film is greater than the oxidation degree of the second metal film, and the oxidation degree of the second metal film is smaller than the oxidation degree of the first internal metal film. 28. A method for forming a recess in a semiconductor unit according to 27.
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