JP2007318143A - Semiconductor structure, and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体構造体及びその製造方法に関する。 The present invention relates to a semiconductor structure and a manufacturing method thereof.
多様な類型の3次元ボンディング技術があり、これらは一般に3つのカテゴリーに分類することができる。パッケージの場合、ウェーハはパッケージされるチップに切断(sawing)された後に積層されて、マルチスタックパッケージ(multi−stacked package)を構成する。チップの場合、ウェーハはビアを有するか、または有しないように形成されることができ、チップに切断(sawing)された後に積層されて、マルチチップパッケージ(multi−chip package;MCP)または3次元スタックパッケージ(3D chip stack package;CSP)を形成する。ウェーハの場合、2つ以上のウェーハがビアを有するか、または有しないように形成することができ、積層した後に切断して、ウェーハレベル3次元チップスタックパッケージ(wafer−level 3D chip stack package;WL−3DCSP)を形成する。 There are various types of 3D bonding techniques, which can generally be classified into three categories. In the case of a package, a wafer is cut into chips to be packaged and then stacked to form a multi-stacked package. In the case of a chip, the wafer can be formed with or without vias, stacked after being cut into chips, multi-chip package (MCP) or three-dimensional A stack package (3D chip stack package; CSP) is formed. In the case of a wafer, two or more wafers can be formed with or without vias, and can be cut after stacking to produce a wafer-level 3D chip stack package (WL). -3DCSP).
ウェーハレベル3次元ボンディングは、多様なレベルにおける長所及び短所を有する。パッケージレベル及びチップレベルでの長所は、現在の技術の拡張可能性、他の工程または他の物質の集積の容易さ、短い開発期間及び極めて小さな歩留まりの減少などがある。ウェーハレベルでの長所は、改善された性能、高い集積度、短い垂直配線及び少ない費用などがある。 Wafer level 3D bonding has advantages and disadvantages at various levels. Advantages at the package level and chip level include scalability of current technology, ease of integration of other processes or other materials, short development periods and very small yield reductions. Advantages at the wafer level include improved performance, high integration, short vertical wiring and low cost.
ウェーハレベル3次元ボンディングを達成するための従来の技術は、1)ビアホールを形成するステップ及びボイドなしにビアホールを満たすステップをさらに含むスルービア形成技術、2)(例えば、略50オmの厚さに)ウェーハを薄膜化するステップ、3)高精密の均一ボンディングステップ及び/または、4)マイクロギャップフィル(micro−gap filling)技術を含むことができる。図1は、このような技術の各ステップが適用される位置を示す。 Conventional techniques for achieving wafer level 3D bonding include: 1) through-via formation technique further comprising the steps of forming a via hole and filling the via hole without voids; 2) (e.g., approximately 50 um thick) A) thinning the wafer, 3) a high precision uniform bonding step, and / or 4) a micro-gap filling technique. FIG. 1 shows the location where each step of such a technique is applied.
一方、積層されたウェーハを製造するのには技術的困難がある。このようなものには、1)アライメント、2)ボンディング、3)薄膜化及び4)高い縦横比のスルービア形成などが含まれる。アライメントと関連した技術的困難としては、1オm以下の高い精密度が求められ、アライメント精密度は、バウ/ストレスビルドアップ(bow/stress build−up)により影響を受ける。ボンディングと関連した技術的困難には、ボンディング強度(bonding strength)及び欠陥、接着特性及び厚さ変動の制御、及び低い温度のボンディングなどが含まれる。薄膜化と関連した技術的困難には、エッチング停止のための均一性、そしてエッジの破損及び損失などが含まれる。高い縦横比のスルービア形成では、プラズマまたはレーザーを使用したスルービアエッチング、蒸着技術を使用するビアホール埋め込み、そしてビアホールクリーニング(cleaning)と関連した技術的問題があり得る。 On the other hand, there are technical difficulties in manufacturing stacked wafers. These include 1) alignment, 2) bonding, 3) thinning, and 4) high aspect ratio through via formation. Technical difficulties associated with alignment require high accuracy of 1 ohm or less, and alignment accuracy is affected by bow / stress build-up. Technical difficulties associated with bonding include bonding strength and defects, control of adhesive properties and thickness variations, and low temperature bonding. Technical difficulties associated with thinning include uniformity for etch stop and edge breakage and loss. In high aspect ratio through via formation, there may be technical problems associated with through via etching using plasma or laser, via hole filling using deposition techniques, and via hole cleaning.
図2は、従来の突出型3次元積層構造体を示す。図2に示すように、チップの表面から突出した電極及びボンディングパッドは、従来のチップ積層のために結合される。そういう配列においては、1)ボンディング信頼性を低下させ得る結合欠陥の危険があり、2)積層の高さは、チップの表面から突出する電極の一部だけ増加し、3)そのような積層を形成するためには、フラックス(flux)が必要である。 FIG. 2 shows a conventional protruding three-dimensional laminated structure. As shown in FIG. 2, the electrodes and bonding pads protruding from the surface of the chip are combined for conventional chip stacking. In such an arrangement, 1) there is a risk of bond defects that can reduce bonding reliability, 2) the stack height increases by only a portion of the electrode protruding from the surface of the chip, and 3) such stacking is reduced. In order to form, a flux is required.
図3Aないし図3Dは、従来の突出型電極を形成する従来の方法を示す。図3Aに示すように、電極2が分離膜3により取り囲まれた基板1内に形成される。図3Bに示すように、基板1の後面は、バックラップ(back−lap)される。図3Cに示すように、前記基板1は、スピンウェットエッチングのような方法により分離膜3の一部が露出するように、エッチングされる。図3Dに示すように、前記分離膜3は同様にスピンウェットエッチングのような方法により前記電極2の一部が露出するように、エッチングされる。その結果、図3Dに示すように、電極2は、前記チップから突出する。
3A to 3D show a conventional method of forming a conventional protruding electrode. As shown in FIG. 3A, an
本発明は、上述の問題を解決するためになされたもので、その目的は、自然酸化膜の生成及びフラックスの使用により引き起こされる電気的接続の信頼性の低下を防止する半導体パッケージの製造方法を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a semiconductor package that prevents a decrease in reliability of electrical connection caused by generation of a natural oxide film and use of a flux. It is to provide.
また、本発明の他の目的は、突出した突起電極による電気的接続の信頼性の低下を防止する半導体パッケージの製造方法を提供することにある。
また、本発明のさらに他の目的は、自然酸化膜の生成、フラックスの使用及び突出した突起電極から引き起こされる接続信頼性の低下のうち、少なくとも1つを防止できる半導体パッケージを提供することにある。
Another object of the present invention is to provide a method of manufacturing a semiconductor package that prevents a decrease in the reliability of electrical connection caused by protruding protruding electrodes.
Still another object of the present invention is to provide a semiconductor package that can prevent at least one of the generation of a natural oxide film, the use of flux, and the decrease in connection reliability caused by protruding protruding electrodes. .
上記の目的を達成するために、本発明は、半導体チップを貫通する耐酸化金属パターンに挿入されたプラグを備える半導体パッケージの製造方法を提供する。この方法は、複数の半導体チップを製作した後、前記半導体チップを貫通し、前記半導体チップの一面から凹んだソケット領域を画定し、かつ前記半導体チップの他の面から突出する、プラグ構造体を形成するステップを含む。その後、各半導体チップのプラグ構造体を他の半導体チップのソケット領域に挿入して、前記ソケット領域の内側壁に各半導体チップのプラグ構造体を直接接続させる。 In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor package including a plug inserted into an oxidation-resistant metal pattern penetrating a semiconductor chip. In this method, after manufacturing a plurality of semiconductor chips, a plug structure that penetrates through the semiconductor chips, defines a socket region that is recessed from one surface of the semiconductor chip, and protrudes from the other surface of the semiconductor chip. Forming. Thereafter, the plug structure of each semiconductor chip is inserted into the socket region of another semiconductor chip, and the plug structure of each semiconductor chip is directly connected to the inner wall of the socket region.
本発明の一実施形態によれば、前記プラグ構造体を形成するステップは、前記半導体チップの所定領域をエッチングして、空洞(cavity)を形成し、前記空洞の内壁を覆うソケット層を形成し、前記ソケット層の形成された空洞を満たす主プラグパターンを形成し、前記主プラグパターンの上部に補助プラグパターンを形成し、前記半導体チップ及び前記ソケット層を順に研磨することで、前記半導体チップを貫通するソケットパターンを形成した後、前記半導体チップの研磨された表面側から前記ソケットパターンの内壁を露出させる前記ソケット領域を形成するステップを含む。 According to an embodiment of the present invention, the step of forming the plug structure includes etching a predetermined region of the semiconductor chip to form a cavity and forming a socket layer covering an inner wall of the cavity. Forming a main plug pattern that fills the cavity in which the socket layer is formed, forming an auxiliary plug pattern on the main plug pattern, and polishing the semiconductor chip and the socket layer in order, Forming a socket region that exposes an inner wall of the socket pattern from a polished surface side of the semiconductor chip after forming a socket pattern penetrating the socket pattern;
本発明の一実施形態によれば、前記ソケット層を形成するステップは、前記空洞の形成された結果物の上に絶縁膜を形成した後、前記絶縁膜の形成された結果物の上に、耐酸化金属膜(oxidation−preventing metal layer)を形成するステップを含む。このとき、前記補助プラグパターンは、他の半導体チップのソケット領域において前記耐酸化金属膜と直接接触するように形成される。 According to an embodiment of the present invention, the step of forming the socket layer includes forming an insulating film on the resultant structure having the cavity, and then forming the insulating layer on the resultant structure having the insulating film. Forming an oxidation-preventing metal layer. At this time, the auxiliary plug pattern is formed so as to be in direct contact with the oxidation-resistant metal film in a socket region of another semiconductor chip.
また、上記の目的を達成するために、本発明は、半導体チップを貫通する耐酸化金属パターンに挿入されたプラグを備える半導体パッケージを提供する。このパッケージは、接続端子を備える配線基板と、前記配線基板上に順に積層された複数の半導体チップ及び前記半導体チップを貫通するビアホールの所定領域を満たすプラグ構造体とを有する。このとき、前記プラグ構造体は、前記ビアホールの下部領域にソケット領域を画定し、かつ前記ビアホールの上部領域に配置される主プラグパターンと、前記半導体チップと前記主プラグパターンとの間に介在して前記ビアホールの内壁を覆うソケットパターンと、前記主プラグパターンの上部に配置される補助プラグパターンと、を有する。また、前記半導体チップは、前記ソケット領域において前記補助プラグと前記ソケットパターンの内側壁との直接的な接触により、互いに電気的に接続される。 In order to achieve the above object, the present invention provides a semiconductor package including a plug inserted into an oxidation-resistant metal pattern penetrating a semiconductor chip. The package includes a wiring board having connection terminals, and a plug structure that fills a predetermined region of a plurality of semiconductor chips stacked in order on the wiring board and a via hole penetrating the semiconductor chip. At this time, the plug structure defines a socket region in a lower region of the via hole and is interposed between the main plug pattern disposed in the upper region of the via hole, the semiconductor chip, and the main plug pattern. A socket pattern that covers the inner wall of the via hole, and an auxiliary plug pattern that is disposed on the main plug pattern. The semiconductor chips are electrically connected to each other by direct contact between the auxiliary plug and the inner wall of the socket pattern in the socket region.
本発明によれば、陥没したソケット領域を画定し、かつ他のパッケージ単位体のソケット領域に挿入されるプラグ構造体を備えるパッケージが提供される。これにより、本発明に係るパッケージは、突出したプラグ構造体(すなわち、突起電極)を接続する従来の技術に見られる、物理的な力の集中による突起電極の破損のような問題をもたない。 According to the present invention, a package is provided that includes a plug structure that defines a recessed socket region and is inserted into a socket region of another package unit. As a result, the package according to the present invention does not have a problem such as breakage of the protruding electrode due to concentration of physical force, which is seen in the prior art for connecting the protruding plug structure (that is, the protruding electrode). .
さらに、本発明によれば、前記プラグ構造体は、前記ソケット領域において他のパッケージ単位体の耐酸化金属パターンと直接接触する。このとき、前記耐酸化金属パターンは、酸化度の低い物質から形成されるため、本発明に係るパッケージは、自然酸化膜の形成及びフラックス使用の必要性などの問題を有さない。その結果、本発明に係るパッケージは、従来の技術に比べて改善された接続に対する信頼性を有する。 Further, according to the present invention, the plug structure is in direct contact with an oxidation resistant metal pattern of another package unit in the socket region. At this time, since the oxidation-resistant metal pattern is formed of a material having a low degree of oxidation, the package according to the present invention does not have problems such as formation of a natural oxide film and necessity of using a flux. As a result, the package according to the present invention has improved connection reliability compared to the prior art.
以上の本発明の目的、他の目的、特徴及び利点は、添付した図面と関連した以下の好ましい実施形態により容易に理解できるであろう。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は、開示された内容が徹底、かつ完全になるように、そして当業者に本発明の思想が十分に伝達され得るようにするために提供されるものである。 The above objects, other objects, features, and advantages of the present invention can be easily understood by the following preferred embodiments in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments described herein, and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete, and will fully convey the spirit of the invention to those skilled in the art. .
本明細書において、ある膜が他の膜または基板上にあると言及される場合、それは他の膜または基板上に直接形成されることができるか、またはそれらの間に第3の膜が介在することもできるということを意味する。また、図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態において第1、第2、第3などの用語が多様な領域、膜などを記述するために使用されたが、これらの領域、膜がこのような用語によって限定されてはならない。これらの用語は、単にある所定の領域または膜を他の領域または膜と区別させるために使用されただけである。したがって、ある一実施形態において第1膜質と言及された膜質は、他の実施形態では第2膜質と言及され得る。ここに説明され例示される各実施形態は、それの相補的な実施形態も含む。 In this specification, when a film is referred to as being on another film or substrate, it can be formed directly on another film or substrate, or a third film is interposed between them. It means that you can also. In the drawings, the thicknesses of the films and regions are exaggerated for effective explanation of technical contents. Also, in various embodiments of the present specification, terms such as first, second, and third are used to describe various regions, films, and the like. Must not be limited. These terms are only used to distinguish one given region or film from another region or film. Accordingly, a film quality referred to as a first film quality in one embodiment may be referred to as a second film quality in another embodiment. Each embodiment described and illustrated herein includes its complementary embodiments.
図4、図6ないし図13は、本発明の一実施形態に係る半導体構造体の製造方法を説明するための断面図である。この実施形態に係る半導体構造体は、プラグ構造体が形成された複数の半導体チップを備える。以下では、説明を簡略にするために、これらの半導体チップのうちの何れか1つを備える半導体装置300に、前記プラグ構造体を形成する方法を説明する。
4 and 6 to 13 are cross-sectional views for explaining a method for manufacturing a semiconductor structure according to an embodiment of the present invention. The semiconductor structure according to this embodiment includes a plurality of semiconductor chips on which plug structures are formed. In the following, in order to simplify the description, a method of forming the plug structure in the
まず、図4に示すように、内部回路(図示せず)及び内部回路に接続する入出力パッド(I/O pads)110を備える半導体チップ100を用意した後、前記半導体チップ100の所定領域に側壁及び底面を有する空洞(cavities)105を形成する。次に、前記空洞105の内壁を等角に覆いながら、前記入出力パッド110に接続するソケット層(socket layer)130を形成する。
First, as shown in FIG. 4, after preparing a
本発明によれば、前記半導体チップ100は、(切断工程が行われない)ウェーハの一部分であり得る。すなわち、半導体チップを分離するための切断工程は、図11を参照して以下で説明される、後面の研磨工程(back−grinding process)以後に行われることが好ましい。一方、前記半導体チップ100の上部には、前記入出力パッド110の上部面を露出させる保護膜パターン120が形成される。
According to the present invention, the
前記空洞105は、写真及びエッチングステップを含む通常のパターニング技術またはレーザーを利用するレーザー穿孔(laser drilling)技術などを使用して形成される。このとき、前記空洞105は、前記内部回路及び前記入出力パッド110から離隔された位置に形成されることが好ましい。
The
前記ソケット層130は、図5に示すように、順に積層された絶縁膜131、第1外部金属膜132、耐酸化金属膜133及び第1内部金属膜134を有することができる(前記耐酸化金属膜133は、以下で第2金属膜と言及され得る)。一方、周知のように、前記半導体チップ100は、シリコンまたはゲルマニウムなどのような半導体物質を基板として利用するため、前記空洞105は、前記基板として用いられる半導体層を露出させる。前記絶縁膜131は、このように前記空洞105により露出した半導体層が前記第1外部金属膜132または前記耐酸化金属膜133と電気的に接続する短絡(electric short)を予防する。このために、前記絶縁膜131は、シリコン酸化膜、シリコン窒化膜及びポリマーを含む絶縁性物質のうちの少なくとも1つで形成されることができる。このとき、前記第1外部金属膜132、耐酸化金属膜133及び第1内部金属膜134が前記入出力パッド110に接続できるように、前記第1絶縁膜131は、前記入出力パッド110の上部面が露出するように形成される。
As shown in FIG. 5, the
前記第1外部金属膜132は、不純物(例えば、銅)が前記半導体層に拡散されるのを防止し、かつ前記耐酸化金属膜133と前記絶縁膜131との接着特性を向上させ得る物質で形成されることが好ましい。例えば、前記第1外部金属膜132は、チタン(Ti)、チタン窒化膜(TiN)、タンタル(Ta)、タンタル窒化膜(TaN)、タングステン(W)、タングステン窒化膜(WN)、クロム(Cr)、ニッケル(Ni)、タングステンチタン(TiW)及びそれらの合金(Alloy)のうちの少なくとも1つで形成することができる。
The first
前記耐酸化金属膜133は、前記第1及び第1内部金属膜132、134より低い酸化度(lower oxidation degree)を有する金属性物質からなる。例えば、前記耐酸化金属膜133は、金(Au)、銀(Ag)及びパラジウム(Pd)などのような貴金属(noble metal)のうちの少なくとも1つで形成される。本発明によれば、前記耐酸化金属膜133は、後述するように他の半導体チップの補助プラグパターン(図14の170参照)と直接接触されるため、電気的接続の信頼性を低下させる物質であるフラックス(flux)などを使用して自然酸化膜を除去する工程を省略することを可能にする。また、前記耐酸化金属膜133は、前記貴金属からなる膜を含む多層膜であり得る。この場合、前記補助プラグパターン170は、前記貴金属からなる膜に直接接触する。
The oxidation-
本発明の他の実施形態によれば、前記耐酸化金属膜133は、前記絶縁膜131上に直接形成される。すなわち、この実施形態によれば、前記第1外部金属膜132を形成しなくても良い。
前記第1内部金属膜134は、後続の工程において主プラグパターン(図7の150参照)を電気メッキ技術により形成するとき、電気メッキのためのシード電極(seed electrode)として用いることができる。このために、前記第1内部金属膜134は、スパッタリング技術を使用して形成される銅膜であり得る。本発明の他の実施形態によれば、後述するように、前記主プラグパターン150は、電気メッキ技術以外の方法により形成することもできる。この場合、前記ソケット層130は、前記第1内部金属膜134を有さなくても良い。また、本発明のさらに他の実施形態によれば、前記第1内部金属膜134は、前記耐酸化金属膜133と前記主プラグパターン150との接着特性を改善させるために形成され得る。この場合、前記第1内部金属膜134は、チタン(Ti)、チタン窒化膜(TiN)、タンタル(Ta)、タンタル窒化膜(TaN)、タングステン(W)、タングステン窒化膜(WN)及びタングステンチタン(TiW)のうちの少なくとも1つで形成される。
According to another embodiment of the present invention, the oxidation-
The first
図6に示すように、前記ソケット層130の形成された結果物の上に、第1開口部141を画定する第1鋳型パターン(first molding pattern)140を形成する。前記第1開口部141は、前記入出力パッド110及び前記空洞105の上部において前記ソケット層130を露出させるように形成される。
Referring to FIG. 6, a
前記第1鋳型パターン140は、前記ソケット層130に対してエッチング選択性を有する物質のうちの何れか1つで形成される。例えば、前記第1鋳型パターン140は、日常的な絶縁性物質またはフォトレジストのような感光性ポリマーのうちの何れかであり得る。感光性ポリマーを使用する場合、前記第1鋳型パターン140を形成するステップは、感光性ポリマーをスピンコート方式により形成した後、写真及び現像工程を利用してこれをパターニングするステップを含むことができる。また、絶縁性物質を使用する場合、前記第1鋳型パターン140は、蒸着及びパターニング工程により形成される。
The
本発明の一実施形態によれば、前記空洞105には、その下部領域を満たす犠牲パターン(sacrificial patterns)145を形成することができる。前記犠牲パターン145は、前記空洞105の上部領域において、前記ソケット層130の内壁を露出させるように形成される。製造工程の単純化のために、前記犠牲パターン145は、前記第1鋳型パターン140を形成するステップを利用して形成されることが好ましく、この場合、前記犠牲パターン145は、前記第1鋳型パターン140と同じ物質から形成される。
According to an embodiment of the present invention, a
例えば、前記犠牲パターン145を形成するステップは、前記空洞105を満たす第1鋳型膜を形成した後、前記空洞105の下部領域に前記第1鋳型膜が所定の厚さに残存するように、前記第1鋳型膜を局所的にエッチングするステップを含む。このような局所的エッチングのためには、前記第1開口部141の領域を画定する所定のマスクが用いられ、前記犠牲パターン145の厚さは、前記鋳型膜をエッチングするステップで工程条件を調節する方法により決定される。
For example, in the step of forming the
前記感光性ポリマーを使用する実施形態によれば、前記スピンコートの方法の優れた埋め込み特性のため、前記空洞105は、前記感光性ポリマーにより満たされる。この場合、前記犠牲パターン145は、前記写真及び現像工程の工程条件(例えば、露光ビームの強度及び現像工程の時間)を調節する方法により、前記空洞105の下部領域に選択的に残存するように形成されることができる。この実施形態によれば、上述のように、前記犠牲パターン145は、前記第1鋳型パターン140と同じ物質から形成される。
According to an embodiment using the photosensitive polymer, the
本発明の他の実施形態によれば、前記犠牲パターン145と前記第1鋳型パターン140とは互いに異なる工程を利用して形成することができる。例えば、前記第1鋳型パターン140を形成した後、公知のスクリーンプリント(screen printing)技術などを使用して、前記空洞105の下部領域を選択的に満たす犠牲パターン145を形成することができる。
According to another embodiment of the present invention, the
図7に示すように、前記犠牲パターン145の形成された結果物の上に、前記空洞105の上部領域及び前記第1開口部141の下部領域を満たす主プラグパターン150を形成する。結果的に、前記ソケット層130の形成された空洞105の下部領域は、前記犠牲パターン145により満たされ、その上部領域は、前記主プラグパターン150により満たされる。このとき、前記主プラグパターン150は、前記入出力パッド110の上部領域を露出させる前記第1開口部141を満たすから、前記空洞105の上部領域から(これに隣接する)前記入出力パッド110の上部に伸びた形状を有する。
As shown in FIG. 7, a
本発明によれば、前記第1開口部141の上部領域には、前記主プラグパターン150と後続補助プラグパターン(図8の170)との間の接着安定性の増大及び拡散を防止するために、前記主プラグパターン150の上部面に接続するUBM(under bump metal)パターン155が形成される。
According to the present invention, in the upper region of the
前記主プラグパターン150及びUBMパターン155を形成するステップは、前記空洞105及び前記第1開口部141を順に満たす主プラグ導電膜及びUBM膜を形成するステップと、前記第1鋳型パターン140の上部面が露出するまで前記主プラグ導電膜及びUBM膜をエッチングするステップとを含むことができる。このとき、前記主プラグ導電膜は、少なくとも前記空洞105の上部領域を完全に満たすように形成されることが好ましく、前記エッチングステップは、ドライエッチング、ウェットエッチング及び研磨のうちの何れか1つの方法を使用して行われる。
The steps of forming the
また、主プラグ導電膜及びUBM膜は、それぞれ電気メッキ、物理的蒸着及び化学的蒸着のうちの何れか1つの方法を使用して形成される。前記ソケット層130を構成する第1内部金属膜134は、前記電気メッキ技術を利用した主プラグ導電膜形成工程においてシード電極として用いることができる。したがって、前記電気メッキ技術を利用しない場合、前記ソケット層130は、前記第1内部金属膜134を含まなくても良い。
In addition, the main plug conductive film and the UBM film are formed using any one of electroplating, physical vapor deposition, and chemical vapor deposition, respectively. The first
前記主プラグパターン150は、銅、金、銀及びパラジウムなどのような低い比抵抗を有する導電性金属のうちの少なくとも1つで形成され、前記UBMパターン155は、ニッケル(Ni)、クロム(Cr)、銅(Cu)、タングステンチタン(TiW)、金(Au)及びこれらの合金(alloy)の中から選択された少なくとも1つの金属で形成される。
The
本発明によれば、前記主プラグパターン150は、上述のように前記犠牲パターン145が形成された前記空洞105を満たすように形成される。その結果、前記主プラグパターン150は、前記空洞105の上部領域において前記ソケット層130の内壁と直接接触し、前記犠牲パターン145は、前記ソケット層130及び前記主プラグパターン150により取り囲まれる。
According to the present invention, the
図8に示すように、前記第1鋳型パターン140を除去して、その下部に配置された前記ソケット層130の上部面を露出させる。次に、前記UBMパターン155をエッチングマスクとして前記露出したソケット層130をエッチングすることによって、前記主プラグパターン150の周囲で前記保護膜120を露出させる予備ソケットパターン130aを形成する。これにより、前記入出力パッド110及び前記主プラグパターン150のそれぞれは、隣接する入出力パッド110及び隣接する主プラグパターン150から電気的に分離される。
Referring to FIG. 8, the
前記予備ソケットパターン130aの形成された結果物の上に、前記UBMパターン155の上部面を露出させる第2開口部165を画定する第2鋳型パターン160を形成する。本発明によれば、前記第2開口部165は、半導体チップを電気的に接続させる補助プラグパターン170を形成するための鋳型として用いられる。したがって、前記第2開口部165は、前記空洞105の主軸(principal axis)上に形成されることが好ましい。前記第2鋳型パターン160は、前記保護膜120、前記予備ソケットパターン130a、前記主プラグパターン150、前記UBMパターン155及び前記補助プラグパターン170に対してエッチング選択性を有する物質のうちの何れか1つで形成することができる。例えば、前記第2鋳型パターン160は、フォトレジストのような感光性ポリマーのうちの1つであり得、これを形成するステップは、感光性ポリマーをスピンコート方式により形成した後、写真及び現像工程を利用してこれをパターニングするステップを含むことができる。本発明の他の実施形態によれば、前記第2鋳型パターン160は、シリコン窒化膜、シリコン酸化膜及びポリマーを含む絶縁性物質のうちの何れか1つで形成される。
A
次に、前記第2鋳型パターン160を鋳型として使用して、前記第2開口部165を満たす補助プラグパターン170を形成する。前記補助プラグパターン170は、ハンダ付け用合金(solder)を含む低融点金属のうちの何れか1つで形成することが好ましい(このとき、前記低融点金属は、300℃以下の融点を有する金属を意味する)。例えば、前記補助プラグパターン170は、Sn、SnPb、SnAg及びSnAgCuなどのような錫(tin)を含む物質及びインジウム(indium、In)を含む物質のうちの何れか1つで形成できる。前記補助プラグパターン170を形成するステップは、前記第2開口部165を満たす補助プラグ導電膜(図示せず)を形成した後、前記第2鋳型パターン160が露出するまで、前記補助プラグ導電膜を平坦化エッチングするステップを含む。このとき、前記補助プラグ導電膜は、電気メッキ及びスパッタリングの方法のうちの何れか1つを使用して形成される。
Next, an
一方、本発明によれば、前記補助プラグパターン170は、後続の半導体チップの接続ステップにおいて、他の半導体チップの主プラグパターン150及び耐酸化金属膜133に接続される。このとき、前記主プラグパターン150との安定的な接続のために、前記補助プラグパターン170の上部には、導電性接着パターン(図示せず)をさらに形成することもできる。前記導電性接着パターンは、プリンティング技術などを使用して形成されるICP(isotropic conductive paste)であり得る。
Meanwhile, according to the present invention, the
図9に示すように、前記第2鋳型パターン160のみを選択的に除去する。次に、その結果物上に前記補助プラグパターン170の上部領域を露出するように接着性絶縁膜180を形成する。すなわち、前記接着性絶縁膜180は、前記補助プラグパターン170より低い上部面を有するように形成される。結果的に、前記接着性絶縁膜180は、前記UBMパターン155及び前記保護膜120を覆い、前記空洞105の上部において前記補助プラグパターン170の上部領域を露出させる。
As shown in FIG. 9, only the
本発明によれば、前記接着性絶縁膜180は、メラミンフェノール(melamine−phenol)、ポリベンゾオキサゾール(polybenzoxazole;PBO)、ベンゾシクロブテン(benzocyclobutene;BCB)、ポリイミド(Polyimide)、エラストマー(elastomer)、エポキシ及び感光性ポリマーのうちの少なくとも1つで形成される。前記接着性絶縁膜180を形成するステップは、前記補助プラグパターン170の上部領域を露出させるために、前記補助プラグパターン170に対してエッチング選択性を有するエッチングレシピを使用するエッチングステップをさらに含むことができる。
According to the present invention, the adhesive insulating
図10及び図11に示すように、前記接着性絶縁膜180を形成した後、その結果物の上に後面の研磨(back−grinding)のために用いられる支持膜192を形成する。本発明によれば、前記支持膜192と前記接着性絶縁膜180との間には、仮接着膜(temporary adhesive layer)191をさらに形成することもできる。前記仮接着膜191及び前記支持膜192は、全て後続の工程ステップでの加熱により変形または変性しない物質から形成されることが好ましい。特に、前記支持膜192は、半導体チップを含むウェーハと実質的に同じ熱膨張係数を有する物質から形成されることが好ましい。反面、前記仮接着膜191は、前記支持膜192の容易な分離のために、所定強度の紫外線または所定温度ではその接着特性が減少する物質から形成されることが好ましい。
As shown in FIGS. 10 and 11, after the adhesive insulating
次に、少なくとも前記犠牲パターン145の下部面が露出するまで、前記半導体チップ100及び前記予備ソケットパターン130aの下部面を研磨することにより、前記半導体チップ100を貫通するビアホール101及び前記ビアホール101の内壁を覆うソケットパターン135を形成する。このとき、前記ビアホール101は、前記空洞105の底面が露出するまで前記半導体チップ100の下部面を研磨した結果形成され、前記ソケットパターン135は、前記予備ソケットパターン130aの前記空洞105の底面を覆う部分が除去された結果、形成される。
Next, by polishing the lower surface of the
本発明によれば、前記仮接着膜191及び支持膜192の形成ステップ及び前記研磨ステップは、通常知られた後面の研磨技術のうちの1つを使用して行われることができ、これらのステップは、上述のように(切断工程が行われない)ウェーハ状態で行われることが好ましい。その結果、前記半導体チップ100を含むウェーハは、図4に示す厚さh1より薄くなった厚さh2を有する。
According to the present invention, the steps of forming the temporary
次に、前記露出した犠牲パターン145を除去して、半導体チップ100の接続工程で前記補助プラグパターン170が挿入されるソケット領域99を形成する。このとき、前記ソケット領域99は、前記ビアホール101の下部領域で前記主プラグパターン150の下部面及び前記ソケットパターン135の内壁を露出させるように形成される。前記犠牲パターン145を除去するステップは、前記ソケットパターン135及び前記ウェーハに対してエッチング選択性を有するエッチング方法を使用して行われる。
Next, the exposed
一方、前記ソケットパターン135は、図4を参照して説明された前記ソケット層130がパターニングされる結果物であるという点で、前記ソケットパターン135は、前記ビアホール101の内壁を順に覆う絶縁パターン136、第1外部金属パターン137、耐酸化金属パターン138及び第1内部金属パターン139で形成される(図15及び図16参照)(このとき、上述の製造方法によれば、前記絶縁パターン136、第1外部金属パターン137、耐酸化金属パターン138及び第1内部金属パターン139は、それぞれ前記絶縁膜131、第1外部金属膜132、耐酸化金属膜133及び第1内部金属膜134がパターニングされた結果物である。)。
Meanwhile, the
本発明によれば、前記犠牲パターン145を除去した後、前記ソケット領域99から前記第1内部金属パターン139を除去する。これにより、図15に示すように、前記ビアホール101において、前記第1内部金属パターン139は、前記ビアホール101の上部領域(すなわち、前記主プラグパターン150と前記耐酸化金属パターン138との間)にのみ残存する。このとき、前記第1内部金属パターン139を含む前記ソケットパターン135は、前記ビアホール101から前記入出力パッド110の上部に伸びる。
According to the present invention, after the
一方、上述の他の実施形態によれば、前記ソケット層130は、前記第1内部金属膜134を含まなくても良い。この場合、前記ソケットパターン135は、図16に示すように、前記第1内部金属パターン139を含まなくても良い。
上述のように、本発明によれば、前記空洞105の下部領域を満たす犠牲パターン145が形成されなくても良い。この実施形態によれば、前記後面の研磨工程は、前記ビアホール101において前記主プラグパターン150の下部面を露出させる。この場合、前記ソケット領域99を形成するステップは、前記半導体チップ100及び前記ソケットパターン135に対してエッチング選択性を有するエッチングレシピを使用して、前記露出した主プラグパターン150の下部面をエッチングするステップをさらに含む。
Meanwhile, according to the other embodiment described above, the
As described above, according to the present invention, the
図12に示すように、前記ソケット領域99の形成された結果物から、前記支持膜192及び前記仮接着膜191を分離する。このとき、前記仮接着膜191の上述の熱接着特性は、このような分離のために利用されることができる。すなわち、前記分離工程のために、前記仮接着膜191を含むウェーハは、所定強度の紫外線を照射するか、または所定の温度まで加熱する。
As shown in FIG. 12, the
本発明によれば、前記仮接着膜191及び前記支持膜192を前記ウェーハから分離する前またはその後に、前記半導体チップ100それぞれを分離するためのウェーハ切断工程(wafer sawing process)を行うことができる。前記ウェーハ切断工程は、通常知られた技術のうちの1つを使用して行われる。
According to the present invention, before or after the temporary
図13に示すように、上部及び下部接続端子210、220を備える配線基板200に、上述の製造工程により形成されたプラグ構造体を備えるパッケージ単位体300を付着させる。前記パッケージ単位体300は、前記半導体チップ100及び前記半導体チップ100に形成された前記プラグ構造体で構成される。前記パッケージ単位体300には、前記ソケット領域99を画定し、かつ前記補助プラグパターン170を備える前記プラグ構造体を利用して、さらに異なるパッケージ単位体300が順に接続される。
As shown in FIG. 13, a
さらに具体的に、図14に示すように、前記パッケージ単位体300と前記配線基板200とは、前記補助プラグパターン170と前記上部接続端子210との接触により電気的に接続される。また、前記パッケージ単位体300は、異なるパッケージ単位体300のソケット領域99に挿入された補助プラグパターン170を介して互いに電気的に接続される。このとき、図15及び図16を参照して上述したように、本発明に係る前記補助プラグパターン170は、前記ソケット領域99において、前記ソケットパターン135を構成する耐酸化金属パターン138の内壁に直接接触する。
More specifically, as shown in FIG. 14, the
また、前記上部接続端子210と前記下部接続端子220とは、前記配線基板200に形成された配線構造体(図示せず)を介して互いに接続される。さらに、外部電子装置との接続のために、前記下部接続端子220の下部にはバンプ230が形成される。
The
図14は、上述の製造方法により形成された半導体構造体を示す断面図である。
図14に示すように、上部及び下部接続端子210、220を備える配線基板200上に、複数のパッケージ単位体300が積層される(以下では、同じ構造を有する3つのパッケージ単位体300を備える実施形態を説明するが、前記パッケージ単位体300の数は、ユーザの必要性によって変化でき、各パッケージ単位体300は、互いに異なる構造を有してもよい。互いに異なる構造を有するパッケージ単位体に関する実施形態は、以後の図19及び図21を参照して再び説明する)。前記配線基板200上に複数のパッケージ単位体300が付着した結果物の外壁には、図14に示すように、外部保護膜400が形成される。
FIG. 14 is a cross-sectional view showing a semiconductor structure formed by the above-described manufacturing method.
As shown in FIG. 14, a plurality of
前記パッケージ単位体300のそれぞれは、内部回路及びこれに接続する入出力パッド110を備える半導体チップ100及び前記入出力パッド110に接続するプラグ構造体199を備える。さらに具体的に、前記半導体チップ100の所定領域には、他のパッケージ単位体との電気的接続のために、前記半導体チップ100を貫通する複数のビアホール101が形成される。前記プラグ構造体199のそれぞれは、前記ビアホール101の内壁を覆うソケットパターン135及び前記ソケットパターン135が形成された前記ビアホール101の所定領域を満たす主プラグパターン150及び前記主プラグパターン150に接続する補助プラグパターン170を含む。前記主プラグパターン150と前記補助プラグパターン170との間には、前記プラグ構造体199を構成するUBMパターン155をさらに配置することができる。
Each of the
本発明によれば、前記ソケットパターン135は、前記ビアホール101から伸びて前記入出力パッド110に電気的に接続される。また、前記主プラグパターン150も、前記ビアホール101から前記入出力パッド110の上部に伸びる。このとき、前記主プラグパターン150は、前記ビアホール101の上部領域に配置され、前記ビアホール101の下部領域において、前記ソケットパターン135の内側壁を露出させるソケット領域99を画定する。前記ソケット領域99には、他のパッケージ単位体300の補助プラグパターン170が挿入される。本発明によれば、前記補助プラグパターン170は、前記ソケット領域99において、前記ソケットパターン135の露出した内壁に直接接触する。さらに、前記補助プラグパターン170は、前記ソケット領域99において他のパッケージ単位体300の主プラグパターン150と直接接触することもできる。
According to the present invention, the
本発明の一実施形態によれば、前記ソケットパターン135は、図15に示すように、前記ビアホール101を順に覆う絶縁パターン136、第1外部金属パターン137、耐酸化金属パターン138及び第1内部金属パターン139を含む。
According to an embodiment of the present invention, the
前記絶縁パターン136は、シリコン酸化膜、シリコン窒化膜及びポリマーを含む絶縁性物質のうちの少なくとも1つで形成され、前記入出力パッド110の上部面を露出させる開口部を有する。
前記第1外部金属パターン137は、不純物(例えば、銅)の拡散を防止し、かつ前記耐酸化金属パターン138と前記絶縁パターン136との接着特性を向上させ得る物質から形成される。例えば、前記第1外部金属パターン137は、チタン(Ti)、チタン窒化膜(TiN)、タンタル(Ta)、タンタル窒化膜(TaN)、タングステン(W)、タングステン窒化膜(WN)、クロム(Cr)、ニッケル(Ni)、タングステンチタン(TiW)及びそれらの合金(Alloy)のうちの少なくとも1つで形成される。
The insulating
The first
前記耐酸化金属パターン138は、前記第1外部金属パターン137及び第1内部金属パターン139より低い酸化度を有する金属性物質からなる。例えば、前記耐酸化金属パターン138は、金(Au)、銀(Ag)及びパラジウム(Pd)などのような貴金属のうちの少なくとも1つで形成される。
The oxidation-
本発明の一実施形態によれば、前記第1内部金属パターン139は、前記耐酸化金属パターン138と前記主プラグパターン150との接着特性を向上させ得る物質から形成されることができる。例えば、前記第1内部金属パターン139は、チタン(Ti)、チタン窒化膜(TiN)、タンタル(Ta)、タンタル窒化膜(TaN)、タングステン(W)、タングステン窒化膜(WN)及びタングステンチタン(TiW)のうちの少なくとも1つで形成されることができる。本発明の他の実施形態によれば、前記第1内部金属パターン139は、主プラグパターンを電気メッキ技術により形成するステップにおいてシード電極として用いることができる。この場合、前記第1内部金属パターン139は、銅膜で形成される。
According to an embodiment of the present invention, the first
一方、本発明の実施形態によれば、前記補助プラグパターン170は、前記ソケット領域99において前記耐酸化金属パターン138の内壁と直接接触する。このために、前記第1内部金属パターン139は、図15に示すように、前記ソケット領域99において前記耐酸化金属パターン138の内壁を露出するように形成される。すなわち、前記第1内部金属パターン139は、前記ビアホール101の上部領域(すなわち、前記主プラグパターン150と前記耐酸化金属パターン138との間)に局所的に配置される。
Meanwhile, according to an embodiment of the present invention, the
本発明の一実施形態によれば、1つ以上の主プラグパターン150は前記1つ以上の空洞105の一部を満たす埋め込みパターンとして用いられる。本発明の一実施形態によれば、前記1つ以上の主プラグパターン150は、銅または他の類似の物質から形成される。
According to an embodiment of the present invention, the one or more
本発明の実施形態によれば、前記半導体装置300は、露出しない側壁構造体及び露出した側壁構造体を有する側壁構造体をさらに備えることができる。実施形態によれば、前記露出しない側壁構造体は、前記埋め込みパターンに隣接し、前記露出した側壁構造体は、前記凹部99に隣接する。
According to an embodiment of the present invention, the
実施形態において、前記露出しない側壁構造体は、少なくとも1つの絶縁膜136、前記第1外部金属膜137、前記耐酸化金属膜138及び前記第1内部金属膜139を含む。前記露出した側壁構造体は、前記絶縁膜136、前記第1外部金属膜137、前記耐酸化金属膜138または前記第1内部金属膜139のうちの何れも有さないか、または前記絶縁膜136、前記第1外部金属膜137、前記耐酸化金属膜138及び前記第1内部金属膜139の全てではないが、前記絶縁膜136、前記第1外部金属膜137、前記耐酸化金属膜138または前記第1内部金属膜139の何れかの下部集合を有することができる。
In the embodiment, the unexposed sidewall structure includes at least one
実施形態において、金属間ボンド(intermetallic bond)を前記ソケット層130、135及び前記補助プラグパターン、すなわちボンディングパッド170の間に形成することができる。2つの異なる金属原子が拡散するとき、これら2つの物質の組み合わせとしての金属間組成物が生成される。金属間組成物の成長は、欠陥、汚染、不純物、結晶粒境界(grain boundaries)及び機械的ストレスにより生成され得る結晶空間(crystalvacancies)を介して1つの物質が異なる物質へと拡散された結果である。第1物質の第2物質への拡散率は、通常、第2物質の第1物質への拡散率と異なる。このような拡散率は、温度の関数である。1つの物質が他の物質に比べて圧倒的に多く、かつ、十分に速く拡散されるとき、少数の物質は多数の物質により完全に「消耗(consumed)」され得る。拡散は、1つの物質の原子が異なる物質の結晶空間に運動することによって可能である。前記空間は、このような動きの特徴を示し、これらは互いに合体する傾向を有し、ボイドまたは微細穴(voids or pores)の形態に可視化される。
In an embodiment, an intermetallic bond may be formed between the socket layers 130 and 135 and the auxiliary plug pattern, that is, the
実施形態において、前記突出部及び前記半導体装置は、金属間ボンドを形成できる2つの物質から形成される。
実施形態において、前記突出部は、低融点の金属で形成され、前記凹部を画定する半導体装置の側壁は、高融点の金属で形成される。例えば、前記突出部は、アルミニウムまたは錫を含み、前記凹部を画定する半導体装置の側壁は、金またはパラジウムを含む。
In an embodiment, the protrusion and the semiconductor device are formed of two materials capable of forming an intermetallic bond.
In the embodiment, the protruding portion is formed of a low melting point metal, and the sidewall of the semiconductor device that defines the recess is formed of a high melting point metal. For example, the protrusion includes aluminum or tin, and the side wall of the semiconductor device that defines the recess includes gold or palladium.
図15に示すように、ボンディング界面は、主に前記補助プラグパターン(すなわち、ボンディングパッド)170と前記耐酸化金属パターン138との間に形成される。
本発明のさらに他の実施形態によれば、図16に示すように、前記ソケットパターン135は、前記第1内部金属パターン139なしに、前記絶縁パターン136、第1外部金属パターン137及び耐酸化金属パターン138のみで構成されることができる。これにより、前記補助プラグパターン170は、前記ソケット領域99において前記耐酸化金属パターン138の内壁と直接接触され得る。
As shown in FIG. 15, the bonding interface is mainly formed between the auxiliary plug pattern (ie, bonding pad) 170 and the oxidation-
According to still another embodiment of the present invention, as shown in FIG. 16, the
上述のように、本発明の実施形態によれば、1つまたはそれ以上のプラグパターン、すなわち埋め込みパターン150は、前記半導体装置から突出しない。実施形態において、前記補助プラグパターン、すなわちボンディングパッド170は突出し、2つの隣接した半導体装置内に部分的にまたは完全に挿入される。図17Aは、本発明の一実施形態に係る他の半導体パッケージの断面図を示す。図17Aに示すように、この実施形態に係る半導体パッケージは、H1の高さを有する。
As described above, according to the embodiment of the present invention, one or more plug patterns, that is, the embedded
図17Bは、従来の技術に係る半導体パッケージの断面図を示す。図17Bに示すように、従来の技術の半導体パッケージは、H2の高さを有するが、H2はH1より大きい。
図18ないし図20は、本発明の変形された実施形態に係る半導体構造体を示す断面図である。具体的に、図18及び図19は、本発明の変形された実施形態に係るパッケージ単位体を説明するための断面図であり、図20は、これらを備えるパッケージを説明するための断面図である。
FIG. 17B is a cross-sectional view of a conventional semiconductor package. As shown in FIG. 17B, the conventional semiconductor package has a height of H2, which is larger than H1.
18 to 20 are cross-sectional views showing a semiconductor structure according to a modified embodiment of the present invention. Specifically, FIG. 18 and FIG. 19 are cross-sectional views for explaining a package unit according to a modified embodiment of the present invention, and FIG. 20 is a cross-sectional view for explaining a package including these. is there.
図18に示すように、第1変形された実施形態に係るパッケージ単位体301は、前記入出力パッド110に接続せず、かつ前記半導体チップ100を貫通する第1変形されたプラグ構造体198aを備えることができる。しかし、この実施形態に係るパッケージ単位体301は、その内部回路と前記配線基板200との接続のために、前記入出力パッド110に接続する(すなわち、上述の実施形態において説明した)プラグ構造体199をさらに備えることができる。
As shown in FIG. 18, the
本発明の一実施形態によれば、図18に示すように、前記入出力パッド110の上部には、前記プラグ構造体198aの製造工程で共に作られるダミー構造体198bが形成される。しかし、本発明の他の実施形態によれば、前記パッケージ単位体301は、前記ダミー構造体198bを含まなくても良い(図示せず)。
According to an embodiment of the present invention, as shown in FIG. 18, a
図19に示すように、第2変形された実施形態に係るパッケージ単位体302は、前記入出力パッド110に接続し、前記半導体チップ100を貫通しない第2変形されたプラグ構造体197を有する。この実施形態によれば、前記第2変形されたプラグ構造体197は、他のパッケージ単位体に挿入される補助プラグパターン170を有し、ソケットパターン135及び主プラグパターン150は、前記入出力パッド110と前記補助プラグパターン170とを接続するように形成される。
As shown in FIG. 19, the
製造方法と関連して、前記半導体チップ100を貫通するビアホール101を形成するためには、図4を参照して説明した空洞を必要な領域に形成する必要がある。このような点で、前記第2変形されたプラグ構造体197のための領域に前記空洞を形成しない場合、前記第2変形されたプラグ構造体197は容易に作ることができる。
In connection with the manufacturing method, in order to form the via
図20に示すように、前記配線基板200上には、(図6を参照して説明した)パッケージ単位体300及び(図18及び図19を参照して説明した)前記第1及び第2変形されたパッケージ単位体301、302が配置される。このとき、ビアホールを有さない前記第2変形されたパッケージ302は、前記配線基板200から最も離隔した位置に配置されることが好ましい。
As shown in FIG. 20, on the
この実施形態によれば、前記プラグ構造体199は、該当パッケージ単位体(すなわち、300)の内部回路だけでなく、他のパッケージ単位体(すなわち、301、302)の内部回路を前記配線基板200に接続し、前記第1変形されたプラグ構造体198aは、他のパッケージ単位体(すなわち、302)の内部回路を前記配線基板200に接続する。また、前記第2変形されたプラグ構造体197は、該当パッケージ単位体(すなわち、302)の内部回路を前記配線基板200に接続する経路として用いられる。
According to this embodiment, the
図21A及び図21Bは、本発明の変形された実施形態に係る補助プラグパターンを説明する断面図である。
図21Aに示すように、この実施形態に係る前記補助プラグパターン170は、前記パッケージ単位体の接続を容易にするために、前記ソケット領域99の幅w1より狭い幅w2を有してもよい。このとき、前記補助プラグパターン170が前記ソケットパターン135(さらに具体的には、前記耐酸化金属パターン138)と直接接触するように形成される。
21A and 21B are cross-sectional views illustrating an auxiliary plug pattern according to a modified embodiment of the present invention.
As shown in FIG. 21A, the
このために、前記補助プラグパターン170の突出部の体積は、前記ソケット領域99の体積より大きいか、または同じであることが好ましい。さらに具体的に、前記補助プラグパターン170の突出部の高さh4は、前記ソケット領域99の深さh3より大きいことが好ましい。本発明によれば、このような幅または体積の差を克服し、前記補助プラグパターン170と前記ソケット領域99の側壁を接触させるために、前記補助プラグパターン170をリフロー方式によりはんだ付けする方法が用いられる。
Therefore, the volume of the protrusion of the
前記補助プラグパターン170は、上述のように低融点金属で形成されるため、前記パッケージ単位体の接続工程において前記パッケージ単位体に印加される熱及び圧力は、前記補助プラグパターン170の変形をもたらす。このような点で、上述の体積と関連した要求は、図21Bに示すように、前記補助プラグパターン170が溶融されて前記耐酸化金属パターン138の内壁と直接接触できるようにする。
Since the
100:半導体チップ、101:ビアホール、110:入出力パッド、130:ソケット層、135:ソケットパターン、140:第1鋳型パターン、150:主プラグパターン、170:補助プラグパターン、180:接着性絶縁膜、199:プラグ構造体、200:配線基板、300:パッケージ単位体 100: semiconductor chip, 101: via hole, 110: input / output pad, 130: socket layer, 135: socket pattern, 140: first mold pattern, 150: main plug pattern, 170: auxiliary plug pattern, 180: adhesive insulating film 199: Plug structure, 200: Wiring board, 300: Package unit
Claims (29)
前記半導体ユニットの前面には突出部を有し、前記半導体ユニットの後面には凹部を有することを特徴とする半導体構造体。 With a semiconductor unit,
A semiconductor structure having a protrusion on a front surface of the semiconductor unit and a recess on a rear surface of the semiconductor unit.
埋め込みパターン及び側壁構造体、
前記凹部の周辺において前記埋め込みパターン及び前記露出した側壁構造体に隣接する露出しない側壁構造体を有することを特徴とする請求項2に記載の半導体構造体。 The semiconductor chip is
Embedded pattern and sidewall structure,
The semiconductor structure according to claim 2, further comprising an unexposed side wall structure adjacent to the embedded pattern and the exposed side wall structure around the recess.
前記第1外部金属膜の酸化の程度は、前記第2金属膜の酸化の程度より大きく、前記第2金属膜の酸化の程度は、前記埋め込みパターンの酸化の程度より小さいことを特徴とする請求項2に記載の半導体構造体。 The exposed sidewall structure includes an insulating film, at least one first outer metal film and second metal film,
The degree of oxidation of the first external metal film is greater than the degree of oxidation of the second metal film, and the degree of oxidation of the second metal film is smaller than the degree of oxidation of the buried pattern. Item 3. The semiconductor structure according to Item 2.
前記第2金属膜は、AuまたはPdを含むグループから選択される物質で形成され、
前記埋め込みパターンは、Cuを含むグループから選択される物質で形成されることを特徴とする請求項4に記載の半導体構造体。 The first outer metal layer is formed of a material selected from a group including Ti, TiN, Ta, TaN, W, WN, and TiW.
The second metal film is formed of a material selected from the group including Au or Pd,
The semiconductor structure according to claim 4, wherein the embedded pattern is formed of a material selected from a group containing Cu.
絶縁膜、
少なくとも1つの第1外部金属膜
及び第2金属膜、
及び第1内部金属膜を有し、前記第1外部金属膜の酸化の程度は、前記第2金属膜の酸化の程度より大きく、前記第2金属膜の酸化の程度は、前記第1内部金属膜の酸化の程度より小さいことを特徴とする請求項4に記載の半導体構造体。 The unexposed sidewall structure adjacent to the embedded pattern is
Insulation film,
At least one first outer metal film and second metal film;
And the first inner metal film has a degree of oxidation greater than that of the second metal film, and the degree of oxidation of the second metal film depends on the first inner metal film. 5. The semiconductor structure of claim 4, wherein the semiconductor structure is less than the degree of oxidation of the film.
前記第2金属膜は、AuまたはPdを含むグループから選択される物質で形成され、
前記第1内部金属膜は、Ti、TiN、Ta、TaN、W、WN、及びTiWを含むグループから選択される物質で形成され、
前記埋め込みパターンは、Cuを含むグループから選択される物質で形成されることを特徴とする請求項6に記載の半導体構造体。 The first outer metal layer is formed of a material selected from a group including Ti, TiN, Ta, TaN, W, WN, and TiW.
The second metal film is formed of a material selected from the group including Au or Pd,
The first inner metal layer is formed of a material selected from a group including Ti, TiN, Ta, TaN, W, WN, and TiW.
The semiconductor structure according to claim 6, wherein the embedded pattern is formed of a material selected from a group containing Cu.
前記半導体チップの上部面の入出力パッドに接続する、前記保護膜上の前記側壁構造体の伸びまたは一部であるソケット膜と、
前記埋め込みパターン上のUBM膜をさらに含み、
前記接着絶縁膜は、前記UBM膜及び前記保護膜を覆い、かつ前記突出部を露出させることを特徴とする請求項10に記載の半導体構造体。 A protective film on an upper surface of the semiconductor chip;
A socket film that is connected to an input / output pad on an upper surface of the semiconductor chip and is an extension or a part of the sidewall structure on the protective film;
A UBM film on the buried pattern;
The semiconductor structure according to claim 10, wherein the adhesive insulating film covers the UBM film and the protective film and exposes the protruding portion.
少なくとも1つの突出部を有する下部半導体構造体と、
請求項1の半導体構造体を含み、前記請求項1の半導体構造体の前記突出部は、前記上部半導体構造体の前記凹部に接続され、前記請求項1の半導体構造体の前記凹部は、前記下部半導体構造体の前記突出部に接続されることを特徴とするパッケージ。 An upper semiconductor structure having at least one recess;
A lower semiconductor structure having at least one protrusion;
The semiconductor structure of claim 1, wherein the protrusion of the semiconductor structure of claim 1 is connected to the recess of the upper semiconductor structure, and the recess of the semiconductor structure of claim 1 is A package connected to the protruding portion of the lower semiconductor structure.
前記ボードに付着するモールディング物質をさらに含み、
前記モールディング物質及び前記ボードは、前記半導体構造体のそれぞれを取り囲むことを特徴とする請求項14に記載のパッケージ。 A board having a recess connected to the protrusion of the upper semiconductor structure;
Further comprising a molding substance attached to the board;
The package of claim 14, wherein the molding material and the board surround each of the semiconductor structures.
前記半導体ユニットの後面に凹部を形成するステップと、を含むことを特徴する半導体構造体の製造方法。 Forming a protrusion on the front surface of the semiconductor unit;
Forming a recess on a rear surface of the semiconductor unit. A method for manufacturing a semiconductor structure, comprising:
前記半導体ユニットにスルービアホールを形成するステップと、
前記スルービアホール内に側壁構造体を形成するステップと、
前記側壁構造体の一部分を覆うように、フォトレジストで前記スルービアホールを部分的に満たすステップと、
埋め込みパターンで前記スルービアホールの残りの部分を満たすステップと、
前記フォトレジストが露出するように、前記半導体ユニットの後面を薄膜化するステップと、
前記凹部を形成し、かつ前記側壁構造体の一部分を露出させるように前記フォトレジストを除去するステップと、を含むことを特徴とする請求項19に記載の半導体構造体の製造方法。 The step of forming the recess includes
Forming a through via hole in the semiconductor unit;
Forming a sidewall structure in the through via hole;
Partially filling the through via hole with a photoresist so as to cover a portion of the sidewall structure;
Filling the remaining portion of the through via hole with a buried pattern;
Thinning the rear surface of the semiconductor unit so that the photoresist is exposed;
20. The method of manufacturing a semiconductor structure according to claim 19, further comprising: removing the photoresist so as to form the recess and expose a part of the sidewall structure.
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第1外部金属膜を形成するステップと、
前記第1外部金属膜上に第2金属膜を形成するステップと、を含み、
前記第1外部金属膜の酸化の程度は、前記第2金属膜の酸化の程度より大きく、前記第2金属膜の酸化の程度は、前記埋め込みパターンの酸化の程度より小さいことを特徴とする請求項20に記載の半導体構造体の製造方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film,
The degree of oxidation of the first external metal film is greater than the degree of oxidation of the second metal film, and the degree of oxidation of the second metal film is smaller than the degree of oxidation of the buried pattern. Item 21. A method for manufacturing a semiconductor structure according to Item 20.
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第1外部金属膜を形成するステップと、
前記第1外部金属膜上に第2金属膜を形成するステップと、
前記第2金属膜上に第1内部金属膜を形成するステップと、を含み、
前記第1外部金属膜の酸化程度は、前記第2金属膜の酸化程度より大きく、前記第2金属膜の酸化程度は、前記第1内部金属膜の酸化程度より小さいことを特徴とする請求項20に記載の半導体構造体の製造方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film;
Forming a first internal metal film on the second metal film,
The oxidation degree of the first external metal film is greater than the oxidation degree of the second metal film, and the oxidation degree of the second metal film is smaller than the oxidation degree of the first internal metal film. 20. A method for producing a semiconductor structure according to 20.
前記側壁構造体上に主プラグパターンを形成するステップと、
前記主プラグパターン上に補助プラグパターンを形成するステップと、
前記補助プラグパターンの一部を露出させることによって、前記突出部を形成するステップと、を含むことを特徴とする請求項20に記載の半導体構造体の製造方法。 The step of forming the protrusion includes
Forming a main plug pattern on the sidewall structure;
Forming an auxiliary plug pattern on the main plug pattern;
21. The method of manufacturing a semiconductor structure according to claim 20, further comprising: forming the protrusion by exposing a part of the auxiliary plug pattern.
前記半導体ユニットの前面上にソケット膜を形成し、かつ前記スルービアホール内に側壁構造体を形成するステップと、
前記側壁構造体の一部分を覆うように、フォトレジストで前記スルービアホールを部分的に満たすステップと、
埋め込み膜で前記スルービアホールの残りの部分を満たすことによって、前記側壁構造体の残りの部分を覆うステップと、
前記ソケット膜上に主プラグパターンを形成するステップと、
前記主プラグパターン上に補助プラグパターンを形成するステップと、
前記補助プラグパターンの一部を露出させることによって、突出部を形成するステップと、
前記半導体ユニットの前面に支持膜を付着するステップと、
前記フォトレジストが露出するように、前記半導体ユニットの後面を薄膜化するステップと、
前記フォトレジストを除去して凹部を形成するステップと、
前記半導体ユニットの前面から前記支持膜を取り外すステップと、を含むことを特徴とする半導体構造体の製造方法。 Forming a through via hole in the semiconductor unit;
Forming a socket film on the front surface of the semiconductor unit, and forming a sidewall structure in the through via hole;
Partially filling the through via hole with a photoresist so as to cover a portion of the sidewall structure;
Covering the remaining portion of the sidewall structure by filling the remaining portion of the through via hole with a buried film;
Forming a main plug pattern on the socket film;
Forming an auxiliary plug pattern on the main plug pattern;
Forming a protrusion by exposing a portion of the auxiliary plug pattern; and
Attaching a support film to the front surface of the semiconductor unit;
Thinning the rear surface of the semiconductor unit so that the photoresist is exposed;
Removing the photoresist to form a recess;
Removing the support film from the front surface of the semiconductor unit. A method for manufacturing a semiconductor structure, comprising:
前記半導体ユニットの前記突出部を前記ボードの凹部に接続するステップを含むことを特徴とする請求項24に記載の半導体構造体の製造方法。 The other semiconductor unit is a board,
25. The method of manufacturing a semiconductor structure according to claim 24, further comprising a step of connecting the protruding portion of the semiconductor unit to a concave portion of the board.
前記スルービアホール内に側壁構造体を形成するステップと、
前記側壁構造体の一部分を覆うように、フォトレジストで前記スルービアホールを部分的に満たすステップと、
埋め込みパターンで前記スルービアホールの残りの部分を満たすステップと、
前記半導体ユニットの後面を薄膜化することによって、前記フォトレジストを露出させるステップと、
前記フォトレジストを除去して前記凹部を形成し、かつ前記側壁構造体の一部分を露出させるステップと、を含むことを特徴とする半導体ユニット内に凹部を形成する方法。 Forming a through via hole in the semiconductor unit;
Forming a sidewall structure in the through via hole;
Partially filling the through via hole with a photoresist so as to cover a portion of the sidewall structure;
Filling the remaining portion of the through via hole with a buried pattern;
Exposing the photoresist by thinning a rear surface of the semiconductor unit;
Removing the photoresist to form the recess and exposing a portion of the sidewall structure. A method of forming a recess in a semiconductor unit.
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第1外部金属膜を形成するステップと、
前記第1外部金属膜上に第2金属膜を形成するステップと、を含み、
前記第1外部金属膜の酸化程度は、前記第2金属膜の酸化程度より大きく、前記第2金属膜の酸化程度は、前記埋め込みパターンの酸化程度より小さいことを特徴とする請求項27に記載の半導体ユニット内に凹部を形成する方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film,
28. The oxidation degree of the first external metal film is greater than the oxidation degree of the second metal film, and the oxidation degree of the second metal film is smaller than the oxidation degree of the buried pattern. Forming a recess in the semiconductor unit.
前記スルービアホール内に絶縁膜を形成するステップと、
前記絶縁膜上に第1外部金属膜を形成するステップと、
前記第1外部金属膜上に第2金属膜を形成するステップと、
前記第2金属膜上に第1内部金属膜を形成するステップと、を含み、
前記第1外部金属膜の酸化程度は、前記第2金属膜の酸化程度より大きく、前記第2金属膜の酸化程度は、前記第1内部金属膜の酸化程度より小さいことを特徴とする請求項27に記載の半導体ユニット内に凹部を形成する方法。 Forming the sidewall structure comprises:
Forming an insulating film in the through via hole;
Forming a first external metal film on the insulating film;
Forming a second metal film on the first outer metal film;
Forming a first internal metal film on the second metal film,
The oxidation degree of the first external metal film is greater than the oxidation degree of the second metal film, and the oxidation degree of the second metal film is smaller than the oxidation degree of the first internal metal film. 28. A method for forming a recess in a semiconductor unit according to 27.
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