JP2007310131A - Active matrix substrate and active matrix display device - Google Patents
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Abstract
Description
本発明は、複数のスイッチング素子がマトリクス状に形成されたアクティブマトリクス基板及びアクティブマトリクス表示装置に関し、特に素子領域内にショートリングを備えたアクティブマトリクス基板及びアクティブマトリクス表示装置に関する。 The present invention relates to an active matrix substrate and an active matrix display device in which a plurality of switching elements are formed in a matrix, and more particularly to an active matrix substrate and an active matrix display device having a short ring in an element region.
アクティブマトリクス型の液晶表示装置は、高表示品位、薄型、軽量、低消費電力のなどの優れた特徴を有している。特に、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）素子を用いた液晶表示装置（ＴＦＴ−ＬＣＤ）は、その品質やコストの面から、アクティブマトリクス型の液晶表示装置として現在最も広く用いられている。 An active matrix liquid crystal display device has excellent features such as high display quality, thinness, light weight, and low power consumption. In particular, a liquid crystal display device (TFT-LCD) using a thin film transistor (TFT) element as a switching element is currently most widely used as an active matrix liquid crystal display device in terms of quality and cost. .
一般的に、アクティブマトリクス型の液晶表示装置に用いられる液晶表示パネルは、対向配置された２枚の基板間に液晶などの表示材料を挟持するとともに、この表示材料に選択的に電圧を印加するように構成されている。液晶表示パネルを構成する２枚の基板のうちの一方は、アクティブマトリクス基板（ＴＦＴアレイ基板）と呼ばれている。ＴＦＴアレイ基板上には、ＴＦＴ素子と各ＴＦＴ素子に信号を供給するための信号配線及び走査配線が形成されている。 In general, a liquid crystal display panel used in an active matrix liquid crystal display device sandwiches a display material such as liquid crystal between two substrates arranged opposite to each other and selectively applies a voltage to the display material. It is configured as follows. One of the two substrates constituting the liquid crystal display panel is called an active matrix substrate (TFT array substrate). On the TFT array substrate, TFT elements and signal lines and scanning lines for supplying signals to the TFT elements are formed.
しかしながら、ＴＦＴアレイ基板は、一般的に静電気に対して弱い。このため、液晶表示装置の製造工程において発生する静電気により、ＴＦＴアレイ基板の特性が劣化してしまうことがある。例えば、液晶表示装置の製造工程において、液晶の配向方向を決定するために、基板上に形成されたポリイミド膜を布によって一方向に擦って配向膜を形成するラビング工程がある。このラビング工程において発生する静電気がアレイ基板上の信号配線又は走査配線に蓄積されると、ＴＦＴ素子に悪影響を及ぼす。例えば、ＴＦＴ素子の閾値電圧が数Ｖシフトしてしまうと、静電気が印加された部分の画素が欠陥画素として認識されるという不良が発生する。また、静電気によって、ＴＦＴアレイ基板上の信号配線と走査配線間の絶縁膜が破壊され、短絡するという不良も発生する。 However, the TFT array substrate is generally weak against static electricity. For this reason, the characteristics of the TFT array substrate may be deteriorated by static electricity generated in the manufacturing process of the liquid crystal display device. For example, in a manufacturing process of a liquid crystal display device, there is a rubbing process in which an alignment film is formed by rubbing a polyimide film formed on a substrate with a cloth in one direction in order to determine the alignment direction of the liquid crystal. If static electricity generated in the rubbing process is accumulated in the signal wiring or the scanning wiring on the array substrate, the TFT element is adversely affected. For example, if the threshold voltage of the TFT element is shifted by several V, a defect occurs in which a pixel in a portion to which static electricity is applied is recognized as a defective pixel. In addition, due to static electricity, the insulating film between the signal wiring and the scanning wiring on the TFT array substrate is broken and a short circuit occurs.
そこで、従来から、これらの不良を改善するため、ＴＦＴアレイ基板の周辺領域にショートラインと呼ばれる金属配線を形成し、全ての信号配線及び走査配線を短絡している。このＴＦＴアレイ基板の周辺領域に設けられたショートラインは、液晶パネル組み立て後には、基板の切断により切り離される。しかし、ショートラインを除去した後の工程であっても、例えばＦＰＣの取り付け工程での摩擦帯電や、液晶表示パネルを電子機器に実装する際の外部からの電荷供給による帯電などに起因して、ＴＦＴアレイ基板の特性劣化が生じることがある。 Therefore, conventionally, in order to improve these defects, metal wirings called short lines are formed in the peripheral region of the TFT array substrate, and all signal wirings and scanning wirings are short-circuited. The short lines provided in the peripheral area of the TFT array substrate are cut off by cutting the substrate after the liquid crystal panel is assembled. However, even in the process after removing the short line, for example, due to frictional charging in the FPC attachment process, charging due to external charge supply when mounting the liquid crystal display panel on the electronic device, etc. The characteristic deterioration of the TFT array substrate may occur.
このため、ＴＦＴアレイ基板の周辺部に設けられたショートラインとは別に、ＴＦＴアレイ基板の素子領域にショートリングが設けられている。通常、信号配線及び走査配線の各配線とショートリングとは、それぞれ非線形抵抗体からなる保護素子を介して接続され、また、他の方法としては、信号配線及び走査配線の各配線とショートリングとを接続する保護素子を比較的高抵抗の材料（例えば、ａ−Ｓｉ）を用いて形成する方法が知られている（例えば、特許文献１〜５参照）。特許文献１においては、信号配線及び走査配線をショートリングに直接接続するのではなく、保護素子として非線形素子であるダイオードを用いて接続している。これにより、信号配線及び走査配線等に帯電した静電気を逃がし、ＴＦＴ素子の閾値シフトや信号配線と走査配線間の短絡等の不良を改善している。
しかしながら、特許文献１において、隣接する信号配線又は隣接する走査配線間における保護素子の抵抗値が小さい場合には、隣接配線間で大きなリーク電流が流れることがある。例えば、保護素子の抵抗値が数ＭΩの時には、数十〜数百μＡ程度のリーク電流が流れてしまう。このリーク電流値が、ドライバＩＣの駆動能力に対して大きい場合には、所望の電圧を信号配線又は走査配線に印加させることができず、その結果、表示ムラが発生するという問題が生じていた。
However, in
また、逆に保護素子の抵抗値が大きい場合には、静電気が発生した場合に静電気を除去することができず、スイッチング素子の閾値シフトや信号配線と走査配線間の短絡などの問題が生じていた。 On the other hand, if the resistance value of the protective element is large, static electricity cannot be removed when static electricity occurs, causing problems such as a threshold shift of the switching element and a short circuit between the signal wiring and the scanning wiring. It was.
本発明は、このような問題を背景としてなされたものであり、静電気による不良発生を抑制し、かつ、配線間のリークによる表示ムラを発生させない十分な抵抗値を有する保護回路を備えたアクティブマトリクス基板及びアクティブマトリクス表示装置を提供することを目的とする。 The present invention has been made against the background of such problems, and an active matrix having a protective circuit having a sufficient resistance value that suppresses the occurrence of defects due to static electricity and does not cause display unevenness due to leakage between wirings. It is an object to provide a substrate and an active matrix display device.
本発明の一態様にかかるアクティブマトリクス基板は、基板上にマトリクス状に形成された複数のスイッチング素子と、前記複数のスイッチング素子にそれぞれ接続された複数の第１の配線と、前記複数の第１の配線に対応して設けられた複数の第１の保護回路と、前記複数の第１の配線のそれぞれと前記第１の保護回路を介して接続される第１のショートリングとを備えるアクティブマトリクス基板であって、前記第１の保護回路は、前記第１のショートリングから前記第１の配線に電流を流す第１の整流素子と、前記第１の配線から前記第１のショートリングに電流を流す第２の整流素子とを有し、前記第１の整流素子と前記第２の整流素子とは並列に接続され、前記第１の整流素子の抵抗特性と前記第２の整流素子の抵抗特性とは異なるものである。 An active matrix substrate according to one embodiment of the present invention includes a plurality of switching elements formed in a matrix on the substrate, a plurality of first wirings respectively connected to the plurality of switching elements, and the plurality of first elements. An active matrix comprising a plurality of first protection circuits provided corresponding to the first wirings, and a first short ring connected to each of the plurality of first wirings via the first protection circuits The first protection circuit includes a first rectifier element for passing a current from the first short ring to the first wiring, and a current from the first wiring to the first short ring. The first rectifying element and the second rectifying element are connected in parallel, and the resistance characteristic of the first rectifying element and the resistance of the second rectifying element are Different from the characteristics It is intended.
本発明によれば、静電気による不良発生を抑制し、かつ、配線間のリークによる表示ムラを発生させない十分な抵抗値を有する保護素子を備えたアクティブマトリクス基板及びアクティブマトリクス表示装置を提供することができる。 According to the present invention, it is possible to provide an active matrix substrate and an active matrix display device including a protective element having a sufficient resistance value that suppresses the occurrence of defects due to static electricity and does not cause display unevenness due to leakage between wirings. it can.
実施の形態１．
本発明の実施の形態１に係る表示装置について図１及び図２を参照して説明する。ここでは、表示装置の一例として液晶表示装置１００について説明する。図１は、液晶表示装置１００の構成を示す平面図である。また、図２は、液晶表示装置１００の構成を示す断面図である。
A display device according to
図１及び図２に示すように、液晶表示装置１００は、液晶表示パネル２００とバックライト３００とを備えている。液晶表示パネル２００は、入力される表示信号に基づいて画像表示を行う。バックライト３００は、液晶表示パネル２００の反視認側に配置されており、液晶表示パネル２００の背面側から光を照射する。液晶表示パネル２００は、ＴＦＴアレイ基板１０１、対向基板１０２、シール材１０３、液晶１０４、スペーサ１０５、走査配線２、配向膜１０６、対向電極１０７、偏光板１０８、ゲートドライバＩＣ１０９、ソースドライバＩＣ１１０を備えている。本発明において注目すべき点はアクティブマトリクス基板であるＴＦＴアレイ基板１０１であり、後に詳述する。
As shown in FIGS. 1 and 2, the liquid
なお、図１においては図示しないが、ＴＦＴアレイ基板１０１には、水平方向に走査配線（ゲート線）、垂直方向に信号配線（ソース線）がそれぞれ形成されており、走査配線と信号配線の交差点付近にはＴＦＴが設けられている。また、走査配線と信号配線との間には、複数の画素電極が形成されている。これにより、ＴＦＴアレイ基板１０１上には、画素電極がマトリクス状に形成されている。ＴＦＴのゲートが走査配線に、ソースが信号配線に、ドレインが画素電極に、それぞれ接続される。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。この画素電極が形成されている領域が、表示領域である。
Although not shown in FIG. 1, a scanning wiring (gate line) is formed in the horizontal direction and a signal wiring (source line) is formed in the vertical direction on the
図２に示すように、液晶表示パネル２００は、ＴＦＴアレイ基板１０１と、ＴＦＴアレイ基板１０１に対向配置される対向基板１０２と、両基板を接着するシール材１０３との間の空間に液晶１０４を封入した構成を有している。両基板の間は、スペーサ１０５によって、所定の間隔となるように維持されている。ＴＦＴアレイ基板１０１及び対向基板１０２としては、例えば、光透過性のあるガラス、ポリカーボネート、アクリル樹脂などの絶縁性基板が用いられる。
As shown in FIG. 2, the liquid
ＴＦＴアレイ基板１０１において、上述した各電極及び配線等の上には配向膜１０６が形成されている。一方、対向基板１０２のＴＦＴアレイ基板１０１に対向する面には、カラーフィルタ（不図示）、対向電極１０７、配向膜１０６が順次積層形成されている。
In the
また、ＴＦＴアレイ基板１０１及び対向基板１０２の外側の面にはそれぞれ、偏光板１０８が貼着されている。液晶表示パネル２００は、外部から入力される画像データに基づいて、画像の表示に必要な各種の制御信号、走査信号及び表示信号などを出力するゲートドライバＩＣ１０９、ソースドライバＩＣ１１０によって駆動される。各ドライバＩＣ１０９、１１０は、ＣＯＧ（Chip On Glass）技術を用いて、基板上に直接実装されている。なお、各ドライバＩＣ１０９、１１０を実装したフレキシブル基板を液晶表示パネル２００に接続する場合もある。
Further, polarizing
液晶表示パネル２００の背面には、バックライト３００が備えられている。バックライト３００は、液晶表示パネル２００の反視認側から当該液晶表示パネル２００に対して光を照射する。バックライト３００としては、例えば、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。
A
ここで、上述の液晶表示装置１００の駆動について説明する。各走査配線２には、ゲートドライバＩＣ１０９から走査信号が供給される。各走査信号によって、１つの走査配線２に接続されているすべてのＴＦＴが同時にオンとなる。そして、ソースドライバＩＣ１１０から各信号配線１に表示信号が供給され、画素電極に表示信号に応じた電荷が蓄積される。表示信号が書き込まれた画素電極と対向電極１０７との電位差に応じて、画素電極と対向電極１０７間の液晶の配列が変化する。
Here, driving of the above-described liquid
ここで、図３を参照して、本発明に係るアクティブマトリクス基板の一例であるＴＦＴアレイ基板１０１の構成について説明する。図３は、実施の形態１に係るＴＦＴアレイ基板１０１の構成を示す図である。本発明に係るアクティブマトリクス基板は、液晶表示装置に限らず、有機ＥＬ表示装置等、他の表示装置にも好適に用いられるものである。
Here, the configuration of the
図３に示すように、ＴＦＴアレイ基板１０１は、信号配線１、走査配線２、第１のショートリング３、第２のショートリング４、ソース端子５、ゲート端子６、第１の保護回路７、第２の保護回路８を有している。基板上に形成される複数の信号配線１は、所定の間隔を隔てて垂直方向に形成されている。また、複数の走査配線２は、信号配線１と交差するように、所定の間隔を隔てて水平方向に形成されている。上述したように、表示領域においては、信号配線１と走査配線２の交差点付近にＴＦＴ（不図示）が形成されている。信号配線１と走査配線２との間には、マトリクス状に形成された複数の画素電極（不図示）を有している。ＴＦＴのゲート電極が走査配線２に、ソース電極が信号配線１に、ドレイン電極が画素電極に、それぞれ接続されている。
As shown in FIG. 3, the
複数の信号配線１のそれぞれの一端にはソース端子５が設けられている。ソース端子５には図１に示すソースドライバＩＣ１１０が実装されている。あるいは、ソースドライバＩＣ１１０がフレキシブル基板上に実装され、フレキシブル基板の接続端子とソース端子５とが接続されている場合もある。また、複数の走査配線２のそれぞれの一端にはゲート端子６が設けられている。ゲート端子６には図示しないゲートドライバＩＣ１０９が実装されている。あるいは、ゲートドライバＩＣ１０９がフレキシブル基板上に実装され、フレキシブル基板の接続端子とゲート端子６とが接続されている場合もある
A
第１のショートリング３及び第２のショートリング４は、基板上の信号配線１、走査配線２等に蓄積された静電気を逃がし、表示領域内のＴＦＴ素子の閾値シフトや信号配線１と走査配線２間の短絡等の不良を改善するために設けられている。第１のショートリング３及び第２のショートリング４は、複数の画素や端子等が形成された素子領域に形成される。具体的には、第１のショートリング３は、ソース端子５と表示領域との間に設けられる。また、第２のショートリング４は、ゲート端子６と表示領域との間に設けられる。すなわち、第１のショートリング３及び第２のショートリング４は、ＴＦＴアレイ基板１０１の表示領域を囲むように形成されている。従って、第１のショートリング３及び第２のショートリング４は、切断後のＴＦＴアレイ基板１０１上に存在するものである。このため、切断前のＴＦＴアレイ基板の周辺領域に形成され、全ての信号配線１及び走査配線２を短絡するショートラインと呼ばれる金属配線と、第１のショートリング３及び第２のショートリング４とは異なるものである。
The first
第１のショートリング３は、走査配線２に平行に設けられている。また、第１のショートリング３は、複数の信号配線１に絶縁膜を介して交差するように形成されている。第１のショートリング３は、第１の保護回路７を介してそれぞれの信号配線１に接続されている。一方、第２のショートリング４は、信号配線１に平行に設けられている。また、第２のショートリング４は、複数の走査配線２に絶縁膜を介して交差するように形成されている。第２のショートリング４は、第２の保護回路８を介してそれぞれの走査配線２に接続されている。なお、第１のショートリング３と第２のショートリング４とを合わせて、１つの配線により表示領域を取り囲むようにリング状に形成してもよい。また、第１のショートリング３及び第２のショートリング４は、それぞれ接地電位に接続されている。また、第１のショートリング３及び第２のショートリング４を対向電極電位に接続してもよい。
The first
上述したショートラインは、ＴＦＴアレイ基板１０１を製造する際に、複数のＴＦＴアレイ基板１０１が形成されたマザー基板から個々のＴＦＴアレイ基板１０１に切断した後には除去される。一方、第１のショートリング３及び第２のショートリング４は、切断後においてもＴＦＴアレイ基板１０１上に存在する。
When the
ここで、図４を参照して、実施の形態１に係るＴＦＴアレイ基板に用いられる第１の保護回路７及び第２の保護回路８の構成について説明する。図４は、第１の保護回路７及び第２の保護回路８の構成を示す等価回路である。なお、第１の保護回路７及び第２の保護回路８は略同一の構成を有しており、図４においてはかっこ内の符号が第２の保護回路８に対応するものである。すなわち、第１の保護回路７及び第２の保護回路８は、それぞれ第１の半導体素子９及び第２の半導体素子１０を備えている。
Here, with reference to FIG. 4, the structure of the
まず、第１の保護回路７について説明する。図４に示すように、第１の保護回路７は、第１の半導体素子９と第２の半導体素子１０を有している。第１の半導体素子９及び第２の半導体素子１０は、それぞれその抵抗値が非線形で変化する整流素子である。ここでは、薄膜トランジスタ（ＴＦＴ）にて形成した場合について説明する。第１の保護回路７においては、第１の半導体素子９のゲート電極及びソース電極が第１のショートリング３に接続されており、ドレイン電極が信号配線１に接続されている。すなわち、第１の半導体素子９は、ＴＦＴのゲートを当該ＴＦＴのソース又はドレインに接続した２端子素子からなる。また、第２の半導体素子１０のゲート電極及びソース電極が信号配線１に接続されており、ドレイン電極が第１のショートリング３に接続されている。すなわち、第２の半導体素子１０は、ＴＦＴのゲートを当該ＴＦＴのソース又はドレインに接続した２端子素子からなる。また、第１の保護回路７においては、第１の半導体素子９と第２の半導体素子１０とが並列に接続されている。
First, the
第１の保護回路７においては、第１の半導体素子９は、第１のショートリング３が信号配線１より高電位となったときにオン状態となり、第１のショートリング３から信号配線１へと電流を流す。また、第２の半導体素子１０は、信号配線１が第１のショートリング３より高電位となったときにオン状態となり、信号配線１から第１のショートリング３へと電流を流す。すなわち、第１の保護回路７において、第１の半導体素子９の整流方向は、第２の半導体素子１０の整流方向と逆方向である。
In the
次に、第２の保護回路８について説明する。図４のかっこ内の符号で示すように、第２の保護回路８は、第１の半導体素子９と第２の半導体素子１０を有している。第２の保護回路８においては、第１の半導体素子９のゲート電極及びソース電極が第２のショートリング４に接続されており、ドレイン電極が走査配線２と接続されている。すなわち、第１の半導体素子９は、ＴＦＴのゲートを当該ＴＦＴのソース又はドレインに接続した２端子素子からなる。また、第２の半導体素子１０のゲート電極及びソース電極が走査配線２に接続されており、ドレイン電極が第２のショートリング４に接続されている。すなわち、第２の半導体素子１０は、ＴＦＴのゲートを当該ＴＦＴのソース又はドレインに接続した２端子素子からなる。また、第２の保護回路８においては、第１の半導体素子９と第２の半導体素子１０とが並列に接続されている。
Next, the
第２の保護回路８においては、第１の半導体素子９は、第２のショートリング４が走査配線２より高電位となったときにオン状態となり、第２のショートリング４から走査配線２へと電流を流す。また、第２の半導体素子１０は、走査配線２が第２のショートリングより高電位となったときにオン状態となり、走査配線２から第２のショートリング４へと電流を流す。すなわち、第２の保護回路８において、第１の半導体素子９の整流方向は、第２の半導体素子１０の整流方向と逆方向である。
In the
一例として、１行目の信号配線１が静電気により第１のショートリング３よりも高電位になった場合について説明する。１行目の信号配線１が第１のショートリング３よりも静電気により高電位になると、当該信号配線１に対応する第１の保護回路７の第２の半導体素子１０がオン状態となる。これにより、１行目の信号配線１と第１のショートリング３とが第２の半導体素子１０を介して接続され、信号配線１に蓄積されていた電荷が第１のショートリング３へと移動する。このため、画素電極に接続されたＴＦＴ素子の閾値シフトや、信号配線１及び走査配線２との間の絶縁膜の破壊による短絡を防止することができる。
As an example, a case where the
また、第１の保護回路７は、同じ電位差において第１のショートリング３から信号配線１に電流を流す方向の第１の半導体素子９の抵抗値と、信号配線１から第１のショートリング３に電流を流す方向の第２の半導体素子１０の抵抗値とが非平衡である。すなわち、第１の保護回路７を構成する第１の半導体素子９と第２の半導体素子１０の抵抗特性が異なる。例えば、第１のショートリング３から信号配線１へと電流を流す方向の第１の半導体素子９の抵抗値を、信号配線１間のリーク電流が発生しないよう高い値とする。第１の半導体素子９の抵抗特性は、ＴＦＴのＷ／Ｌで調整することができる。これにより、信号配線１間のリーク電流に起因して発生する表示ムラを抑制することができる。また、信号配線１から第１のショートリング３へと電流を流す第２の半導体素子１０の抵抗値は、従来と同様に、静電気による不良を軽減できるように低い値とする。
In addition, the
このように構成されたＴＦＴアレイ基板１０１においては、製造工程中にソース端子５から正極性の静電気が供給された場合、第２の半導体素子１０により信号配線１から第１のショートリング３へ電流が流れ、静電気により不良発生を軽減することが可能であるだけでなく、信号配線１間の第１のショートリング３を介したリーク電流による表示ムラを抑制することが可能である。
In the
また逆に、製造工程中にソース端子５から供給される静電気が主に負極性である場合には、第１の保護回路７の、第１のショートリング３から信号配線１へ電流を流す方向の第１の半導体素子９の抵抗値を静電気による不良を軽減するように低い値にする。第２の半導体素子１０の抵抗値は、信号配線１間のリーク電流が発生しないよう高い値とする。このため、効果的に静電気を除去することができ、画素電極に接続されるＴＦＴの閾値シフトや、信号配線１と走査配線２との短絡などの問題を解決することができる。従って、リーク電流によって発生する表示ムラの改善を行うことができ、高品位の液晶表示装置１００を提供することができる。
Conversely, when the static electricity supplied from the
さらに、第２の保護回路８は、同じ電位差において第２のショートリング４から走査配線２に電流を流す方向の第１の半導体素子９の抵抗値と、走査配線２から第２のショートリング４に電流を流す方向の第２の半導体素子１０の抵抗値とが非平衡である。すなわち、第２の保護回路８を構成する第１の半導体素子９と第２の半導体素子１０の抵抗特性が異なる。例えば、第２のショートリング４から走査配線２へと電流を流す方向の第１の半導体素子９の抵抗値を、走査配線２間のリーク電流が発生しないよう高い値とする。これにより、走査配線２間のリーク電流に起因して発生する表示ムラを抑制することができる。また、走査配線２から第２のショートリング４へと電流を流す第２の半導体素子１０の抵抗値は、従来と同様に、静電気による不良を軽減できるように低い値とする。
Further, the
このように構成されたＴＦＴアレイ基板１０１においては、製造工程中にゲート端子６から正極性の静電気が供給された場合、第２の半導体素子１０により走査配線２から第２のショートリング４へ電流が流れ、静電気により不良発生を軽減することが可能であるだけでなく、走査配線２間の第２のショートリング４を介したリーク電流による表示ムラを抑制することが可能である。
In the
また逆に、製造工程中にゲート端子６から供給される静電気が主に負極性である場合には、第２の保護回路８の、第２のショートリング４から走査配線２へ電流を流す方向の第１の半導体素子９の抵抗値を静電気による不良を軽減するように低い値にしている。第２の半導体素子１０の抵抗値は、走査配線２間のリーク電流が発生しないように高い値とする。このため、効果的に静電気を除去することができ、画素電極に接続されるＴＦＴの閾値シフトや、信号配線１と走査配線２との短絡などの問題を解決することができる。従って、静電気による不良の軽減とともに、表示ムラの改善を行うことができ、高品位の液晶表示装置１００を提供することができる。
Conversely, when the static electricity supplied from the gate terminal 6 during the manufacturing process is mainly negative, the current flows from the second
ここで、図５を参照して、図４に示す第１の保護回路７、第２の保護回路８を構成する第１の半導体素子９及び第２の半導体素子１０の構成を説明する。図５は、第１の半導体素子９の構成を示す断面図である。なお、第１の保護回路７及び第２の保護回路８を構成する第１の半導体素子９及び第２の半導体素子１０は略同一の構成を有している。
Here, with reference to FIG. 5, the structure of the
図５に示すように、第１の半導体素子９は、ＴＦＴアレイ基板１０１、ゲート電極１２、ゲート絶縁膜１３、ソース電極１４、ドレイン電極１５、ノンドープアモルファスシリコン層１６、リンドープアモルファスシリコン層１７、保護膜１８などを備えている。
As shown in FIG. 5, the
ＴＦＴアレイ基板１０１上には、ゲート電極１２が形成されている。また、ゲート電極１２上には、ゲート絶縁膜１３がゲート電極１２を覆うように形成されている。ゲート絶縁膜１３上の、ゲート電極１２に対応する位置には、ノンドープアモルファスシリコン層１６が設けられている。ノンドープアモルファスシリコン層１６の一部には、不純物としてリンがドープされたリンドープアモルファスシリコン層１７が形成されている。リンドープアモルファスシリコン層１７は、ノンドープアモルファスシリコン層１６上において、２つの領域に分かれて形成されている。また、ゲート絶縁膜１３及び一方のリンドープアモルファスシリコン層１７上には、ソース電極１４が形成されている。また、ゲート絶縁膜１３及び他方のリンドープアモルファスシリコン層１７上には、ドレイン電極１５が形成されている。
A
上記の構成の第１の保護回路７を構成する第１の半導体素子９においては、ゲート電極１２は、図３に示す第１のショートリング３に接続されている。また、ソース電極１４は第１のショートリング３に接続され、ドレイン電極１５は信号配線１に接続されている。また、第１の保護回路７を構成する第２の半導体素子１０においては、ゲート電極１２は、図３に示す信号配線１に接続されている。また、ソース電極１４は信号配線１に接続され、ドレイン電極１５は第１のショートリング３に接続されている。従って、第１の保護回路７を構成する第１の半導体素子９及び第２の半導体素子１０は、信号配線１と第１のショートリング３との間にダイオード接続されている。
In the
また、第２の保護回路８を構成する第１の半導体素子９においては、ゲート電極１２は、図３に示す第２のショートリング４に接続されている。また、ソース電極１４は第２のショートリング４に接続され、ドレイン電極１５は走査配線２に接続されている。また、第２の保護回路８を構成する第２の半導体素子１０においては、ゲート電極１２は、図３に示す走査配線２に接続されている。また、ソース電極１４は走査配線２に接続され、ドレイン電極１５は第２のショートリング４に接続されている。従って、第２の保護回路を構成する第１の半導体素子９及び第２の半導体素子１０は、走査配線２と第２のショートリング４との間にダイオード接続されている。
Further, in the
図６に従来の半導体素子の構成を示す。図６に示す半導体素子において図５に示す半導体素子と同一の構成要素には同一の符号を付している。図６と比較すると、図５に示す本発明に係るＴＦＴアレイ基板１０１に用いられる第１の半導体素子９及び第２の半導体素子１０において、金属膜からなるゲート電極１２は、ノンドープアモルファスシリコン層１６及びリンドープアモルファスシリコン層１７からなる半導体層よりも大きく形成されている。このため、ＴＦＴアレイ基板１０１側から照射された光は、半導体層の下層膜であるゲート電極１２により遮光され、半導体層に到達しない。
また、図５では図示していないが、半導体素子の上層に遮光膜を形成しても良い。あるいは、図２に示す対向基板１０２上に、カラーフィルタ（不図示）の着色層間、及び表示領域の周囲に配置されるＢＭ（Black Matrix）などの遮光膜を、ＴＦＴアレイ基板１０１上の半導体素子に対応して形成しても良い。これにより、ＴＦＴアレイ基板１０１の半導体素子形成面側から照射された光は、半導体層の上層膜である遮光膜により遮光され、半導体層に到達しない。
FIG. 6 shows a configuration of a conventional semiconductor element. In the semiconductor element shown in FIG. 6, the same components as those of the semiconductor element shown in FIG. Compared with FIG. 6, in the
Although not shown in FIG. 5, a light shielding film may be formed on the upper layer of the semiconductor element. Alternatively, a light-shielding film such as a BM (Black Matrix) disposed around the coloring layer of the color filter (not shown) and the display area is formed on the
このため、光の影響による第１の保護回路７及び第２の保護回路８の抵抗値の変化を抑制することができる。従って、本発明のＴＦＴアレイ基板によれば、使用時において光の影響による保護回路７、８の抵抗特性変動を抑制することができる。このように、光リークによって生じる保護回路７、８の抵抗特性の変化を低減することができる。
For this reason, changes in the resistance values of the
ここで、本発明に係るＴＦＴアレイ基板及び液晶表示装置１００の製造方法について図７を参照して説明する。図７は、本実施の形態に係るＴＦＴアレイ基板の製造方法を説明するためのフロー図である。図７に示すように、まず、ＴＦＴアレイ基板１０１上にスパッタリング法等を用いて第１の金属薄膜を成膜し、走査配線２、第１のショートリング３、ゲート電極１２を所定のパターンで形成する（ステップＳ１）。なお、ゲート電極１２の形成と同時に、表示領域中のＴＦＴ素子のゲート電極を同時に形成する。
Here, a manufacturing method of the TFT array substrate and the liquid
次に、プラズマＣＶＤ法を用いて、ゲート絶縁膜１３を形成する。そして、アモルファスシリコン膜を成膜した後リンをドープして、ノンドープアモルファスシリコン層１６及びリンドープアモルファスシリコン層１７を形成し、ノンドープアモルファスシリコン層１６及びリンドープアモルファスシリコン層１７を所定のパターンにパターニングする（ステップＳ２）。続いて、スパッタリング法等を用いて、第２の金属薄膜を成膜し、信号配線１、第２のショートリング４、ソース電極１４及びドレイン電極１５を所定のパターンで形成する（ステップＳ３）。なお、ソース電極１４及びドレイン電極１５の形成と同時に、表示領域中のＴＦＴ素子のソース電極及びドレイン電極１５を同時に形成する。
Next, the
その後、ゲート絶縁膜１３、ノンドープアモルファスシリコン層１６、ソース電極１４、及びドレイン電極１５の上に保護膜１８を成膜する（ステップＳ４）。このようにして、第１の保護回路７及び第２の保護回路８が形成される。そして、その上に画素電極を形成する（ステップＳ５）。画素電極は、保護膜１８に形成されるコンタクトホールを介して、第２の金属薄膜からなる表示領域中のＴＦＴのドレイン電極を接続される。
Thereafter, a
そして、画素電極を形成すると同時に、第１の保護回路７と第１のショートリング３及び信号配線１、第２の保護回路８と第２のショートリング４及び走査配線２との接続を行う（ステップＳ５）。このようにして、形成されたＴＦＴアレイ基板においては、信号配線１が第１の保護回路７によって第１のショートリング３と接続される。また、走査配線２が第２の保護回路８を介して、第２のショートリング４と接続される。従って、第１のショートリング３及び第２のショートリング４は、ＴＦＴアレイ基板の切断工程後においても、液晶表示パネル中に残っている。このため、ＴＦＴアレイ形成工程後の切断工程、モジュール実装工程において発生する静電気による絶縁破壊の発生を抑制することができる。また、第１の保護回路７及び第２の保護回路８を構成する第１の半導体素子９及び第２の半導体素子１０は、表示領域中のＴＦＴと同一の工程により形成される。これにより、製造工程の増加を抑制することができる。
At the same time as forming the pixel electrode, the
そして、切断工程、実装工程において発生する静電気の極性及びドライバＩＣの駆動能力を考慮し、第１の半導体素子９及び第２の半導体素子１０のＷ／Ｌを調整することにより、静電気による不良の発生を軽減するだけでなく、隣接する信号配線１間の第１のショートリング３を介したリーク電流、隣接する走査配線２間の第２のショートリング４を介したリーク電流を抑制することができ、表示ムラの発生を抑制することが可能となる。
Then, in consideration of the polarity of static electricity generated in the cutting process and the mounting process and the driving capability of the driver IC, the W / L of the
そして、上述したように形成したＴＦＴアレイ基板１０１と対向電極等を形成した対向基板１０２とを対向配置して、一定の間隔をもってシール材により貼り合せる（ステップＳ６）。この両基板とシール材とで形成される空間に液晶１０４を注入して、注入口を封止する（ステップＳ７）。これにより、液晶表示パネル２００が形成される。そして、液晶表示パネル２００の周辺領域にゲートドライバＩＣ１０９及びソースドライバＩＣ１１０、バックライト３００等その他の周辺機器を実装して（ステップＳ８）、液晶表示装置１００が完成する。
Then, the
実施の形態２．
本発明の実施の形態２に係るアクティブマトリクス基板について図８を参照して説明する。図８は、本実施の形態に係るＴＦＴアレイ基板の第１の保護回路７及び第２の保護回路８の構成を示す等価回路である。本実施の形態に係るＴＦＴアレイ基板において、図４に示す実施の形態１と異なる点は、第１の半導体素子９、第２の半導体素子１０にそれぞれ直列に接続した第３の半導体素子１９、第４の半導体素子２０をさらに接続した点である。なお、図８において、図４と同一の構成要素には同一の符号を付し、説明を省略する。また、第１の保護回路７及び第２の保護回路８は略同一の構成を有しており、図８においてはかっこ内の符号が第２の保護回路８に対応するものである。
An active matrix substrate according to
まず、本実施の形態にかかる第１の保護回路７について説明する。図８に示すように、第１の保護回路７は、第１の半導体素子９、第２の半導体素子１０、第３の半導体素子１９、第４の半導体素子２０を有している。第１の半導体素子９、第２の半導体素子１０、第３の半導体素子１９、第４の半導体素子２０は、それぞれその抵抗が非線形で変化する整流素子である。ここでは、薄膜トランジスタ（ＴＦＴ）にて形成した場合について説明する。従って、第１の半導体素子９、第２の半導体素子１０、第３の半導体素子１９、第４の半導体素子２０は、ＴＦＴのゲートを当該ＴＦＴのソース又はドレインに接続した２端子素子からなる。
第１の保護回路７においては、第１の半導体素子９のゲート電極及びソース電極が第１のショートリング３に接続されており、第１の半導体素子９のドレイン電極が第３の半導体素子１９のゲート電極及びソース電極に接続されている。また、第３の半導体素子１９のドレイン電極は、信号配線１と接続されている。すなわち、第１の半導体素子９と第３の半導体素子１９とは、信号配線１と第１のショートリング３との間に直列にダイオード接続されている。ここで、第１の半導体素子９と第３の半導体素子１９とを第１の電流制御素子２１とする。
First, the
In the
また、第４の半導体素子２０のゲート電極及びソース電極が信号配線１に接続されており、第４の半導体素子２０のドレイン電極が第２の半導体素子１０のゲート電極及びソース電極に接続されている。また、第２の半導体素子１０のドレイン電極が、第１のショートリング３に接続されている。すなわち、第２の半導体素子１０と第４の半導体素子２０とは、信号配線１と第１のショートリング３との間に直列にダイオード接続されている。ここで、第２の半導体素子１０と第４の半導体素子２０とを第２の電流制御素子２２とする。第１の半導体素子９及び第３の半導体素子１９からなる第１の電流制御素子２１と、第２の半導体素子１０及び第４の半導体素子２０からなる第２の電流制御素子２２とは並列に接続されている。また、第１の電流制御素子２１の整流方向と第２の電流制御素子２２の整流方向とは逆向きに接続されている。
Further, the gate electrode and the source electrode of the
第１の保護回路７においては、第１の半導体素子９は、第１のショートリング３が高電位となったときにオン状態となる。そして、第３の半導体素子１９がオン状態となり、第１のショートリング３から信号配線１へと電流が流れる。また、第２の半導体素子１０は、信号配線１が高電位となったときにオン状態となる。そして、第４の半導体素子２０がオン状態となり、信号配線１から第１のショートリング３へと電流が流れる。
In the
次に、本実施の形態にかかる第２の保護回路８について説明する。図８のかっこ内の符号に示すように、第２の保護回路８は、第１の半導体素子９、第２の半導体素子１０、第３の半導体素子１９、第４の半導体素子２０を有している。第２の保護回路８においては、第１の半導体素子９のゲート電極及びソース電極が第２のショートリング４に接続されており、第１の半導体素子９のドレイン電極が第３の半導体素子１９のゲート電極及びソース電極に接続されている。また、第３の半導体素子１９のドレイン電極は、走査配線２と接続されている。すなわち、第１の半導体素子９と第３の半導体素子１９とは、走査配線２と第２のショートリング４との間に直列にダイオード接続されている。ここで、第１の半導体素子９と第３の半導体素子１９とを第１の電流制御素子２１とする。
Next, the
また、第４の半導体素子２０のゲート電極及びソース電極が走査配線２に接続されており、第４の半導体素子２０のドレイン電極が第２の半導体素子１０のゲート電極及びソース電極に接続されている。また、第２の半導体素子１０のドレイン電極が、第２のショートリング４に接続されている。すなわち、第２の半導体素子１０と第４の半導体素子２０とは、走査配線２と第２のショートリング４との間に直列にダイオード接続されている。ここで、第２の半導体素子１０と第４の半導体素子２０とを第２の電流制御素子２２とする。また、第１の半導体素子９及び第３の半導体素子１９からなる第１の電流制御素子２１と、第２の半導体素子１０及び第４の半導体素子２０からなる第２の電流制御素子２２とは並列に接続されている。また、第１の電流制御素子２１の整流方向と第２の電流制御素子２２の整流方向とは逆向きに接続されている。
The gate electrode and the source electrode of the
第２の保護回路８においては、第１の半導体素子９は、第２のショートリング４が高電位となったときにオン状態となる。そして、第３の半導体素子１９がオン状態となり、第２のショートリング４から走査配線２へと電流がれる。また、第２の半導体素子１０は、走査配線２が高電位となったときにオン状態となる。そして、第４の半導体素子２０がオン状態となり、走査配線２から第２のショートリング４へと電流が流れる。
In the
また、第１の保護回路７は、第１のショートリング３から信号配線１に電流を流す方向の抵抗値と、信号配線１から第１のショートリング３に電流を流す方向の抵抗値とが非平衡である。すなわち、第１の保護回路７を構成する第１の電流制御素子２１と第２の電流制御素子２２の抵抗特性が異なる。例えば、第１のショートリング３から信号配線１へと電流を流す方向の第１の電流制御素子２１の抵抗値を、信号配線１間のリーク電流が発生しないよう高い値とする。これにより、信号配線１間のリーク電流に起因して発生する表示ムラを抑制することができる。また、信号配線１から第１のショートリング３へと電流を流す第２の電流制御素子２２の抵抗値は、従来と同様に、静電気による不良を軽減できるように低い値とする。
Further, the
このように構成されたＴＦＴアレイ基板１０１においては、製造工程中にソース端子５から正極性の静電気が供給された場合、静電気により不良発生を軽減することが可能であるだけでなく、信号配線１間の第１のショートリング３を介したリーク電流による表示ムラを抑制することが可能ある。
In the
また、製造工程中にソース端子５から供給される静電気が主に負極性である場合には、第１の保護回路７の抵抗値を、信号配線１から第１のショートリング３へ電流を流す方向の第１の電流制御素子２１の抵抗値を静電気による不良を軽減するように低い値にする。このため、効果的に静電気を除去することができ、画素電極に接続されるＴＦＴの閾値シフトや、信号配線１と走査配線２との短絡などの問題を解決することができる。よって、リーク電流による表示ムラを改善することができる。
When the static electricity supplied from the
さらに、第２の保護回路８は、第２のショートリング４から走査配線２に電流を流す方向の抵抗値と、走査配線２から第２のショートリング４に電流を流す方向の抵抗値とが非平衡である。すなわち、第２の保護回路８を構成する第１の電流制御素子２１と第２の電流制御素子２２の抵抗特性が異なる。例えば、第２のショートリング４から走査配線２へと電流を流す方向の第１の電流制御素子２１の抵抗値を、走査配線２間のリーク電流が発生しないよう高い値とする。これにより、走査配線２間のリーク電流に起因して発生する表示ムラを抑制することができる。また、走査配線２から第２のショートリング４へと電流を流す第２の電流制御素子２２の抵抗値は、従来と同様に、静電気による不良を軽減できるように低い値とする。
Further, the
このように構成されたＴＦＴアレイ基板１０１においては、製造工程中にゲート端子６から正極性の静電気が供給された場合、静電気により不良発生を軽減することが可能であるだけでなく、走査配線２間の第２のショートリング４を介したリーク電流による表示ムラを抑制することが可能ある。
In the
また、製造工程中にゲート端子６から供給される静電気が主に負極性である場合には、第２の電流制御素子２２の抵抗値を、第２のショートリング４から走査配線２へ電流を流す方向の第１の半導体素子９の抵抗値を静電気による不良を軽減するように低い値にする。このため、効果的に静電気を除去することができ、画素電極に接続されるＴＦＴの閾値シフトや、信号配線１と走査配線２との短絡などの問題を解決することができる。従って、静電気による不良の軽減とともに、表示ムラの改善を行うことができ、高品位の液晶表示装置１００を提供することができる。このように、リーク電流による表示ムラを改善することができる。
Further, when the static electricity supplied from the gate terminal 6 during the manufacturing process is mainly negative, the resistance value of the second
また、本実施の形態によれば、第１の電流制御素子２１を直列に接続した第１の半導体素子９と第３の半導体素子の２つの半導体素子から形成し、第２の電流制御素子２２を直列に接続した第２の半導体素子１０と第４の半導体素子２０の２つの半導体素子から形成している。これにより、第１の電流制御素子２１及び第２の電流制御素子２２の静電気の耐圧性を向上させることができる。また、パターン欠陥による信号配線１と第１のショートリング３との、走査配線２と第２のショートリング４との短絡に対する冗長性を増加させることができる。このため、ＴＦＴアレイ基板の歩留りを上げることが可能となる。
Further, according to the present embodiment, the first
実施の形態３．
図９及び図１０に、本発明の実施の形態３に係るアクティブマトリクス基板の構成を示す。図９及び図１０において、図３と同一の構成要素には同一の符号を付し、説明を省略する。図９に示すように、第１のショートリング３にはソースドライバＩＣ１１０の１つのＣＯＧ端子２３が接続されている。また、第２のショートリング４には、ゲートドライバＩＣ１０９の１つのＣＯＧ端子２４が接続されている。このような構成とすることにより、各ドライバＩＣから入力する電位を調整して、ドライバＩＣ実装後の第１の保護回路７及び第２の保護回路８の抵抗値を容易に制御することができる。なお、ここでは、ドライバＩＣを信号配線１用と走査配線２用とで別々に構成したが、１つのドライバＩＣにより構成することも可能である。
9 and 10 show the configuration of the active matrix substrate according to
また、図１０に示すように、第１のショートリング３にＦＰＣ端子２５を接続し、第２のショートリング４に他のＦＰＣ端子２６を接続してもよい。また、この場合、ＦＰＣにはドライバＩＣが実装されている。このような構成とすることにより、各ドライバＩＣからＦＰＣを介して入力する電位を調整して、ドライバＩＣ実装後の第１の保護回路７及び第２の保護回路８の抵抗値を容易に制御することができる。
Further, as shown in FIG. 10, the
このように、ドライバＩＣの実装後に、ドライバＩＣから第１のショートリング３、第２のショートリング４にそれぞれ入力される電位により、第１の保護回路７及び第２の保護回路８の抵抗値を任意に制御することができる。また、第１のショートリング３及び第２のショートリング４の電位を一定に維持することが容易となる。これにより、静電気による不良の低減とともに、配線間のリークによる表示ムラの発生を抑制することができる。
As described above, the resistance values of the
以上説明したように、本発明によれば、ショートリングに接続する保護回路の抵抗値を、所望の値に調整することで、配線間のリークによる表示不良を低減することができ、さらに静電気によるスイッチング素子の閾値シフトや、信号配線と走査配線間の絶縁膜の破壊による短絡などの不良を大幅に抑制することが可能となる。 As described above, according to the present invention, by adjusting the resistance value of the protection circuit connected to the short ring to a desired value, display defects due to leakage between wirings can be reduced, and further due to static electricity. Defects such as a threshold shift of the switching element and a short circuit due to the breakdown of the insulating film between the signal wiring and the scanning wiring can be significantly suppressed.
また、保護回路の半導体層をゲート電極等の下層膜又は遮光膜、ＢＭ等の上層膜によって遮光することにより、光の影響による保護回路の抵抗特性の変化を低減できる。このように、本実施の形態にかかるＴＦＴアレイ基板によれば、使用時において光の影響による保護回路７、８の抵抗特性変動を抑制することができる。さらに、保護回路としてそれぞれ直列に接続した２つの半導体素子からなる２つの電流制御素子によりショートリングに接続することにより、保護回路のパターン欠陥等による信号配線とショートリングとの短絡に対する冗長性を増加させることができるとともに、静電気に対する耐圧性を向上させることができる。さらに、保護回路を構成する半導体素子のゲート電極の電位を、ドライバＩＣから直接、又はＦＰＣを介して入力される入力信号により制御することで、保護回路の抵抗値を容易に制御することが可能となり、また、配線間のリーク電流による表示ムラを抑制することが可能となる。
Further, by shielding the semiconductor layer of the protection circuit with a lower layer film such as a gate electrode or a light shielding film, or an upper layer film such as BM, a change in the resistance characteristic of the protection circuit due to the influence of light can be reduced. Thus, according to the TFT array substrate according to the present embodiment, it is possible to suppress fluctuations in the resistance characteristics of the
なお、上記の実施例においては、保護回路を構成する整流素子として薄膜トランジスタの２端子半導体素子を用いたが、これに限定されない。例えば、ＭＮＲ（Metal oxide Non linear Resistor）バリスタなどの非線形整流素子を用いることも可能である。 In the above embodiment, the two-terminal semiconductor element of the thin film transistor is used as the rectifying element constituting the protection circuit, but the present invention is not limited to this. For example, a non-linear rectifying element such as an MNR (Metal oxide Non linear Resistor) varistor can be used.
１ 信号配線
２ 走査配線
３ 第１のショートリング
４ 第２のショートリング
５ ソース端子
６ ゲート端子
７ 第１の保護回路
８ 第２の保護回路
９ 第１の半導体素子
１０ 第２の半導体素子
１１ ガラス基板
１２ ゲート電極
１３ ゲート絶縁膜
１４ ソース電極
１５ ドレイン電極
１６ ノンドープアモルファスシリコン層
１７ リンドープアモルファスシリコン層
１８ 保護膜
１９ 第３の半導体素子
２０ 第４の半導体素子
２１ 第１の電流制御素子
２２ 第２の電流制御素子
２３ 第１のショートリングへの電位入力用ＣＯＧ端子
２４ 第２のショートリングへの電位入力用ＣＯＧ端子
２５ 第１のショートリングへの電位入力用ＦＰＣ端子
２６ 第２のショートリングへの電位入力用ＦＰＣ端子
１００ 液晶表示装置
１０１ ＴＦＴアレイ基板
１０２ 対向基板
１０３ シール材
１０４ 液晶
１０５ スペーサ
１０６ 配向膜
１０７ 対向電極
１０８ 偏光板
１０９ ゲートドライバＩＣ
１１０ ソースドライバＩＣ
２００ 液晶表示パネル
３００ バックライト
DESCRIPTION OF
110 Source Driver IC
200
Claims (7)
前記複数のスイッチング素子にそれぞれ接続された複数の第１の配線と、
前記複数の第１の配線に対応して設けられた複数の第１の保護回路と、
前記複数の第１の配線のそれぞれと前記第１の保護回路を介して接続される第１のショートリングとを備えるアクティブマトリクス基板であって、
前記第１の保護回路は、
前記第１のショートリングから前記第１の配線に電流を流す第１の整流素子と、
前記第１の配線から前記第１のショートリングに電流を流す第２の整流素子とを有し、
前記第１の整流素子と前記第２の整流素子とは並列に接続され、
前記第１の整流素子の抵抗特性と前記第２の整流素子の抵抗特性とは異なるアクティブマトリクス基板。 A plurality of switching elements formed in a matrix on the substrate;
A plurality of first wires respectively connected to the plurality of switching elements;
A plurality of first protection circuits provided corresponding to the plurality of first wirings;
An active matrix substrate comprising: a first short ring connected to each of the plurality of first wirings via the first protection circuit;
The first protection circuit includes:
A first rectifying element that allows current to flow from the first short ring to the first wiring;
A second rectifying element that allows current to flow from the first wiring to the first short ring;
The first rectifying element and the second rectifying element are connected in parallel,
An active matrix substrate having different resistance characteristics of the first rectifier element and different resistance characteristics of the second rectifier element.
前記半導体層は、前記下層膜により遮光されている請求項１又は２に記載のアクティブマトリクス基板。 The lower layer film of the semiconductor layer of the first rectifying element or the second rectifying element is larger than the semiconductor layer,
The active matrix substrate according to claim 1, wherein the semiconductor layer is shielded from light by the lower layer film.
前記第１の整流素子と直列に接続された第３の整流素子と、
前記第２の整流素子と直列に接続された第４の整流素子とを有する請求項１〜４のいずれか１項に記載のアクティブマトリクス基板。 The first protection circuit includes:
A third rectifying element connected in series with the first rectifying element;
The active matrix substrate according to claim 1, further comprising: a fourth rectifying element connected in series with the second rectifying element.
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