JP2007306290A - Transmission line - Google Patents
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Abstract
Description
本発明は、無線通信に用いられる伝送線路に関する。特に半導体チップ上に設けられる伝送線路に関する。 The present invention relates to a transmission line used for wireless communication. In particular, the present invention relates to a transmission line provided on a semiconductor chip.
我が国の場合は、６０ＧＨｚ帯（５９ＧＨｚ〜６６ＧＨｚ）の帯域がこれから使用できる電波の帯域として注目を集めており、この帯域の効率的な利用が考えられている。この帯域は、総務省によって、自由に使用可能な無線通信用周波数として割り当てられており、その開拓・利用が種々検討されている。 In Japan, the 60 GHz band (59 GHz to 66 GHz) is attracting attention as a radio wave band that can be used in the future, and efficient use of this band is considered. This band is assigned by the Ministry of Internal Affairs and Communications as a frequency for wireless communication that can be freely used, and various development and utilization of the frequency band have been studied.
６０ＧＨＧｚ帯の利用
一般に高い周波数の電波を用いると、情報の伝送速度は向上する。この観点からも、６０ＧＨｚ帯に対しては大きな期待が寄せられている。
Use of 60 GHz band Generally, when a high frequency radio wave is used, the transmission speed of information is improved. From this point of view, great expectations are placed on the 60 GHz band.
さて、自由に使用でき、かつ、高速なデータ転送も可能な６０ＧＨｚ帯において動作するＲＦ回路を、製造コストが低いＣＭＯＳプロセスを用いて構成できれば、６０ＧＨｚ帯の利用は大幅に進むと考えられる。その結果、周波数帯域不足の解消、及び、無線通信速度の高速化に大きく貢献することができる。 If an RF circuit operating in the 60 GHz band, which can be used freely and can transfer data at high speed, can be configured using a CMOS process with low manufacturing costs, the use of the 60 GHz band is considered to be greatly advanced. As a result, it is possible to greatly contribute to the elimination of the frequency band shortage and the increase of the wireless communication speed.
プロセスの微細化
微細化の進んだプロセスほど、トランジスタの動作速度は向上する。例えば、トランジスタのゲート長が１００ｎｍ以下のプロセスではｆｍａｘが１００ＧＨｚ以上になることが知られている。このように、トランジスタなどの能動素子の性能の観点からは、６０ＧＨｚ帯のＲＦ−ＣＭＯＳ回路を実現することは十分に可能であると考えられる。
The process speed of the transistor increases as the process becomes finer. For example, it is known that fmax is 100 GHz or more in a process in which the gate length of a transistor is 100 nm or less. Thus, from the viewpoint of the performance of active elements such as transistors, it is considered possible to realize a 60 GHz band RF-CMOS circuit.
受動素子
一方、受動素子（インダクタンスやキャパシタンス等）の性能は能動素子（トランジスタ等）と異なり、スケーリングの恩恵を受けることはないので、６０ＧＨｚ帯のＲＦ−ＣＭＯＳ回路を実現するに当たって、受動素子の性能が相対的により重要なものとなってきている。
On the other hand the passive elements, the performance of the passive elements (inductance or capacitance, etc.) is different from the active element (transistor, etc.), since no scaling benefit, in order to realize the RF-CMOS circuit of 60GHz band, the performance of the passive element Is becoming more important.
受動素子の性能上、アナログ回路において一般的に特に求められるのは、以下の三点である。 From the viewpoint of the performance of passive elements, the following three points are generally required in analog circuits.
（１）省面積：アナログ回路においては、能動素子の占める割合は小さく、オンチップインダクタやオンチップ伝送線路などの受動素子がチップ面積の大半を占めている。チップ面積はコストに直結するので、コスト削減の観点から、チップ面積を低減することが広く求められている。 (1) Area saving: In analog circuits, the proportion of active elements is small, and passive elements such as on-chip inductors and on-chip transmission lines occupy most of the chip area. Since the chip area is directly related to the cost, it is widely demanded to reduce the chip area from the viewpoint of cost reduction.
（２）低損失：トランジスタのゲインは周波数が上昇するにつれて下がる。特に、ミリ波帯（６０ＧＨｚ帯等）のような高周波帯では、設計時に許容されるゲインマージンも小さくなりがちである。したがって、特に高周波回路において低損失な受動素子が求められている。 (2) Low loss: The gain of the transistor decreases as the frequency increases. In particular, in a high frequency band such as a millimeter wave band (60 GHz band or the like), a gain margin allowed at the time of design tends to be small. Therefore, there is a demand for a passive element with low loss, particularly in a high frequency circuit.
（３）各種デザインルールへの適合性：微細化されたプロセスでは、歩留まり低下を防止するために、回路設計時点から製造法上の問題を考慮に入れる（Design for Manufacturing:DFM）必要がある。そのため、受動素子の構造は、複雑かつ厳格な設計規則を満たしている必要がある。 (3) Conformity to various design rules: In a miniaturized process, it is necessary to take into account problems in the manufacturing method from the time of circuit design (Design for Manufacturing: DFM) in order to prevent a decrease in yield. For this reason, the structure of the passive element needs to satisfy complicated and strict design rules.
伝送線路の利用
高周波を扱う用途においては、受動素子のオンチップインダクタ（インダクタコイル）に代わって、伝送線路ショートスタブが用いられることが多い。これは、伝送線路の方が特性のモデリングが容易となり、また高周波になるほど伝送線路の実装面積が削減されるためである。
Utilization of transmission lines In applications dealing with high frequencies, transmission line short stubs are often used in place of passive on-chip inductors (inductor coils). This is because the characteristics of the transmission line are easier to model, and the mounting area of the transmission line is reduced as the frequency becomes higher.
インダクタコイルと、伝送線路とを比較すると、一般的に、損失（ロス）はインダクタコイルの方が大きく、サイズ的には伝送線路の方が大きくなる。したがって、６０ＧＨｚ帯等のより高周波の分野では、伝送線路が多く用いられることになると考えられる。 Comparing the inductor coil and the transmission line, generally, the loss is larger in the inductor coil, and the transmission line is larger in size. Therefore, it is considered that transmission lines are often used in higher frequency fields such as the 60 GHz band.
先行特許文献の例
例えば、下記特許文献１には、ミリ波伝送において、信号線を接地線で囲んで伝播する電磁波を封じ込める構造が開示されている。
Examples of Prior Patent Documents For example,
また、下記特許文献２では、コプレーナ伝送線路を用いたアンテナ一体型無線通信装置が開示されている。
さらに、下記非特許文献１には、波長を４５％に短縮できるコプレナ導波路が記載されている。また、下記非特許文献２には、櫛歯状（指状）の電極を用いたコプレナ導波路において、伝達特性を改善する例が示されている。
Et al is, Non-patent
このように、６０ＧＨｚ帯のような、より高周波の分野においては、伝送線路が今後多く利用されると考えられる。しかし、上記３点の特徴を備えた伝送線路であって、良好な特性を示すものは未だ知られていない。 Thus, in the field of higher frequencies such as the 60 GHz band, it is considered that transmission lines will be used in the future. However, a transmission line having the above three features and showing good characteristics is not yet known.
本願発明者は係る状況の下、鋭意研究を進め、上記３点の特徴を備えた伝送線路の形状を発明するに至った。そして、この形状の伝送線路を実際に試作し、その効果を実証することができた。以下、本特許では、本発明に係る伝送線路の形状を説明すると共に、試作デバイスの特性の測定結果についても言及する。 Under the circumstances, the inventor of the present application has advanced intensive studies and has invented the shape of the transmission line having the above three features. And we actually prototyped this shape of the transmission line and verified its effect. Hereinafter, in this patent, the shape of the transmission line according to the present invention will be described, and the measurement result of the characteristics of the prototype device will be mentioned.
なお、特に本発明は、伝送線路中の波長を短くすることができる伝送線路を実現することを主たる目的とする。 In particular, the present invention mainly aims to realize a transmission line that can shorten the wavelength in the transmission line.
（１）本発明は、上記課題を解決するために、信号線と、グランド線と、前記グランド線に接続し、前記信号線と交差する複数のストリップラインと、を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする伝送線路である。 (1) In order to solve the above problems, the present invention includes a signal line, a ground line, and a plurality of strip lines connected to the ground line and intersecting the signal line, and the length of the strip line The direction is a transmission line characterized by being orthogonal to the direction in which the signal on the signal line travels.
このような構成によって、グランド線と同電位のストリップラインを信号線に近づけることができ、伝送線路のキャパシタンスを増加することができる。また、ストリップラインは信号線と直交しているので電流は流れず、グランド線と信号線とから構成されるインダクタンスを減少させることがない。 With such a configuration, the strip line having the same potential as the ground line can be brought close to the signal line, and the capacitance of the transmission line can be increased. Further, since the strip line is orthogonal to the signal line, no current flows, and the inductance composed of the ground line and the signal line is not reduced.
（２）また、本発明は、上記（１）記載の伝送線路において、前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする伝送線路である。 (2) In the transmission line according to (1), the ground line includes a first ground line and a second ground line, and the signal line is the first transmission line. The transmission line is located between a ground line and the second ground line, and the plurality of strip lines are connected to the first ground line and the second ground line.
このような構成によって、グランド線を第１のグランド線と第２のグランド線と二分けたので、グランド線によるシールド効果を高めることができる。 With such a configuration, since the ground line is divided into the first ground line and the second ground line, the shielding effect by the ground line can be enhanced.
（３）また、本発明は、上記（１）又は（２）記載の伝送線路において、前記複数のストリップラインは、前記信号線の上方に位置する上側ストリップラインと、前記信号線の下方に位置する下側ストリップラインと、を含むことを特徴とする伝送経路である。 (3) Further, according to the present invention, in the transmission line according to the above (1) or (2), the plurality of strip lines are positioned above the signal line and below the signal line. And a lower strip line.
このような構成によって、信号線に対してストリップラインをより多く設けることができるので、伝送線路のキャパシタンスをより増加させることができる。 With such a configuration, more strip lines can be provided with respect to the signal line, and thus the capacitance of the transmission line can be further increased.
（４）本発明は、上記課題を解決するために、少なくとも第１の配線層と、第２の配線層と、を含む半導体チップ上に形成された伝送線路において、前記第１の配線層に位置する信号線と、前記第１の配線層に位置するグランド線と、前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数のストリップラインと、を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路である。 (4) In order to solve the above-described problems, the present invention provides a transmission line formed on a semiconductor chip including at least a first wiring layer and a second wiring layer. A signal line located on the first wiring layer; a plurality of strip lines located on the second wiring layer and connected to the ground line via vias; The longitudinal direction of the line is a transmission line formed on a semiconductor chip, which is perpendicular to the direction in which the signal on the signal line travels.
このような構成によって、半導体チップ上の伝送線路のキャパシタンスを増加させることができる。また、半導体チップ上の伝送線路において、ストリップラインは信号線と直交しているので電流は流れず、グランド線と信号線とから構成されるインダクタンスを減少させることがない。 With such a configuration, the capacitance of the transmission line on the semiconductor chip can be increased. Further, in the transmission line on the semiconductor chip, since the strip line is orthogonal to the signal line, no current flows, and the inductance composed of the ground line and the signal line is not reduced.
（５）また、本発明は、上記（４）記載の伝送線路において、前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする半導体チップ上に形成された伝送線路である。 (5) In the transmission line according to (4), the ground line includes a first ground line and a second ground line, and the signal line is the first transmission line. The plurality of strip lines are located between a ground line and the second ground line, and are connected to the first ground line and the second ground line, and formed on a semiconductor chip. Transmission line.
このような構成によって、グランド線を第１のグランド線と第２のグランド線とに分けたので、グランド線によるシールド効果を高めた半導体チップ上の伝送線路が得られる。 With such a configuration, since the ground line is divided into the first ground line and the second ground line, a transmission line on the semiconductor chip with an improved shielding effect by the ground line can be obtained.
（６）本発明は、上記課題を解決するために、少なくとも第２の配線層と、第３の配線層と、前記第２の配線等と前記第３の配線層との間に位置する第１の配線層と、を含む半導体チップ上に形成された伝送線路において、前記第１の配線層に位置する信号線と、前記第１の配線層に位置するグランド線と、前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数の上側ストリップラインと、前記第３の配線層に位置し、前記グランド線にビアを介して接続する複数の下側ストリップラインと、を含み、前記上側ストリップライン及び前記下側ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路である。 (6) In order to solve the above problems, the present invention provides at least a second wiring layer, a third wiring layer, and a second wiring layer positioned between the second wiring layer and the third wiring layer. In a transmission line formed on a semiconductor chip including one wiring layer, a signal line located in the first wiring layer, a ground line located in the first wiring layer, and the second wiring A plurality of upper strip lines located in a layer and connected to the ground line via vias; a plurality of lower strip lines located in the third wiring layer and connected to the ground line via vias; And the longitudinal direction of the upper stripline and the lower stripline is a transmission line formed on the semiconductor chip, wherein the longitudinal direction of the upper stripline and the lower stripline is orthogonal to the direction in which the signal on the signal line travels.
このように上側と下側のストリップラインを設けることによって、信号線に対するストリップラインをより多くすることができ、伝送線路のキャパシタンスをより増加させることができる。 By providing the upper and lower strip lines in this way, the number of strip lines for the signal lines can be increased, and the capacitance of the transmission line can be further increased.
以上述べたように、本発明によれば、伝送線路のキャパシタンス、インダクタンスを従来より大きな値にすることができる。その結果、伝送線路中の波長を短くすることができる。 As described above, according to the present invention, the capacitance and inductance of the transmission line can be set to larger values than in the past. As a result, the wavelength in the transmission line can be shortened.
したがって、１／４波長路等の伝送線路を構成する場合に従来より小型化することが可能である。 Therefore, it is possible to reduce the size of the transmission line when a transmission line such as a quarter wavelength path is formed.
以下、本発明の好適な実施の形態を図面に基づき説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the drawings.
１．伝送線路における波長の短縮
まず、伝送線路のパラメータと、伝送線路上の波長の短縮について説明する。
1. Shortening the wavelength in the transmission line First, the parameters of the transmission line and the shortening of the wavelength on the transmission line will be described.
１．１ マイクロストリップライン
伝送線路では、微小区間において直列の抵抗抵抗Ｒ及びインダクタンスＬ、さらに並列にコンダクタンスＧ及び容量Ｃを考えることができる。伝送線路としてマイクロストリップ線路（Microstrip Line :MSL）の例を図７に示す。図７（１）は、
グランドプレート１０上に絶縁膜１２を介して信号線１４が積層されている様子を示す説明図である。このグランドプレート１０と信号線１４とからＭＳＬが構成されている。
1.1 In a microstrip line transmission line, a resistance R and an inductance L in series can be considered in a minute section, and a conductance G and a capacitance C can be considered in parallel. An example of a microstrip line (MSL) as a transmission line is shown in FIG. FIG. 7 (1)
FIG. 3 is an explanatory diagram showing a state in which signal
理解を容易にするために、図７（１）から絶縁膜１２を便宜上除いて表した図を図７（２）に示す。この図７（２）から理解されるように、まず信号線１４には、抵抗ＲとインダクタンスＬが生じる。そして、グランドプレート１０と信号線１４との間にキャパシタンスＣとコンダクタンスＧが生じる。この様子を示す説明図が図７（３）に示されている。
In order to facilitate understanding, FIG. 7B is a diagram in which the insulating film 12 is removed from FIG. As can be understood from FIG. 7B, first, a resistance R and an inductance L are generated in the
この図７から明らかなように、微小区間ｄにおけるこれらＲＬＧＣのパラメータは伝送線路の断面形状により決定される。 As is apparent from FIG. 7, the RLGC parameters in the minute section d are determined by the cross-sectional shape of the transmission line.
このＲＬＧＣパラメータのうち、ＬとＣ、さらに伝送線路を流れる信号の角周波数ωとから、この伝送線路を伝搬する信号の波長λが下記（１）式に基づいて求められる。 Among these RLGC parameters, the wavelength λ of the signal propagating through the transmission line is obtained from L and C and the angular frequency ω of the signal flowing through the transmission line based on the following equation (1).
もし、この（１）式で求められた波長λの値をより小さくすることができれば、これは同じ信号伝播特性を、より短い物理線路長で実現できることを意味する。すなわち、伝送線路の小型化が実現できることを意味する。
If the value of the wavelength λ obtained by the equation (1) can be made smaller, this means that the same signal propagation characteristic can be realized with a shorter physical line length. That is, it means that the transmission line can be downsized.
上記（１）式から明らかなように、ＬとＣのいずれか一方又は双方を増加させることによって、伝送線路中を伝播する信号の波長は短縮される。 As is clear from the above equation (1), the wavelength of the signal propagating in the transmission line is shortened by increasing one or both of L and C.
例えば、信号電位と、接地電位の距離が近くなればなるほど、容量Ｃは増加する。すなわち、信号線１４とグランドプレート１０との距離を小さくするのである。また、信号電流とグランド帰還電流との距離が遠くなればなるほど、信号及びグランドの電流ループに鎖交する磁束が増え、インダクタンスＬは増加する。
For example, the capacity C increases as the distance between the signal potential and the ground potential becomes shorter. That is, the distance between the
マイクロストリップライン（以下、ＭＳＬと呼ぶ）の容量は、製造プロセスにおいて絶縁膜等に用いる酸化膜厚によって決定される。一般にＣＭＯＳプロセスにおいて酸化膜厚は、比較的小さいのでＭＳＬの容量Ｃは一般に大きくなる。しかし、これは同時に信号電流とグランド電流とが近づくということを意味するので、インダクタンスＬは一般に小さくなる。 The capacity of the microstrip line (hereinafter referred to as MSL) is determined by the oxide film thickness used for the insulating film or the like in the manufacturing process. In general, since the oxide film thickness is relatively small in a CMOS process, the capacitance C of the MSL is generally large. However, since this means that the signal current and the ground current approach at the same time, the inductance L is generally small.
１．２ コプレナ導波路
伝送線路の他の例としてコプレナ導波路を説明する。このコプレナ導波路（Coplanar Wavegide :CPW）の形状が図８に示されている。コプレナ導波路（以下、ＣＰＷと呼ぶ）では、図８に示すように、グランド線１６を信号線１４から遠ざけることができるのでインダクタンスＬを増加させることができる。しかし、グランド電位（の位置）が信号電位（の位置）から遠ざかってしまうので、容量Ｃは低下してしまう。
1.2 Coplanar waveguide A coplanar waveguide will be described as another example of the transmission line. The shape of this coplanar waveguide (CPW) is shown in FIG. In the coplanar waveguide (hereinafter referred to as CPW), as shown in FIG. 8, the
以上、マイクロストリップライン、コプレナ導波路を説明した。これらの従来の伝送線路では、上で述べたように、インダクタンスＬと容量Ｃとの間にトレードオフの関係があり、線路中の波長を短縮するためには、製造プロセスにおいて比誘電率の高い酸化膜を用いる等の手法を採用する必要がある。 The microstrip line and the coplanar waveguide have been described above. In these conventional transmission lines, as described above, there is a trade-off relationship between the inductance L and the capacitance C, and in order to shorten the wavelength in the line, the dielectric constant is high in the manufacturing process. It is necessary to adopt a technique such as using an oxide film.
２．本実施の形態における伝送線路の形態
そこで、本実施の形態では、信号線１４及びグランド線１６に対して垂直なストリップラインをダミーグランドとして用い、グランド電位（の位置）を、信号電位（の位置）に近づける構造を新たに開発した。特に、このストリップラインを信号線１４中の信号伝播方向と直交するように、信号線１４と交差させている。このような構造の説明図が図１に示されている。
2. Form of the transmission line of this embodiment Therefore, in this embodiment, a vertical stripline to the
本実施の形態においては、一般的なＣＭＯＳプロセスを採用している。現在、ＣＭＯＳプロセスは、６層から１１層程度のものが利用されており、複数のメタル層、絶縁層、半導体層、等がその中に含まれている。そして、各層の堆積、エッチングを所望のパターンで行うことによってＣＭＯＳ−ＩＣが製造される。 In this embodiment, a general CMOS process is employed. Currently, about 6 to 11 CMOS processes are used, and a plurality of metal layers, insulating layers, semiconductor layers, and the like are included therein. Then, the CMOS-IC is manufactured by depositing and etching each layer in a desired pattern.
図１に示すように、本実施の形態においては、ＣＭＯＳプロセス中の３個のメタル層２０ａ、２０ｂ、２０ｃを用いて伝送線路が構成されている。なお、３個のメタル層２０の間には、実際は絶縁層が設けられているが、この絶縁層は図１では図示されていない。メタル層（及びそれに接続するビア）のみを描き、理解を容易にするためである。
As shown in FIG. 1, in this embodiment, a transmission line is configured using three
なお、メタル層は配線として用いられる。すなわち、請求の範囲の配線層の好適な一例に相当する。 The metal layer is used as a wiring. That is, it corresponds to a preferred example of the wiring layer in the claims.
２．１ ダミーグランドの採用
（１）容量Ｃの増加
まず、信号線１４とグランド線１６は、中間の第２のメタル層２０ｂを用いて構成されている。この構成は、図８で示したＣＰＷと同様の構成である。すなわち、信号線１４の左右の両サイドにそれぞれグランド線１６が配置されている。ここでは、それぞれ第１のグランド線１６ａ、第２のグランド線１６ｂと呼ぶ（図１参照）。
2.1 Adoption of dummy ground
(1) Increase in capacitance C First, the
本実施の形態において特徴的なことは、第２のメタル層２０ｂの上方（上面）に位置する第１のメタル層２０ａを容量Ｃを増すためのダミーグランドとして用いたことである。
What is characteristic in the present embodiment is that the
このダミーグランドは、信号線に垂直なストリップライン３０群によって構成されており、ビア３２によって、第１のグランド線１６ａ及び第２のグランド線１６ｂに接続されている（図１参照）。
The dummy ground is composed of a group of strip lines 30 perpendicular to the signal lines, and is connected to the
さらに、第２のメタル層２０ｂの下方（下面）に位置する第３のメタル層２０ｃも容量Ｃを増すためのダミーグランドとして用いられており、容量Ｃをさらに増加させている。このダミーグランドも、第１のメタル層２０ａと同様に信号線１４に垂直なストリップライン４０群によって構成されており、ビア４２によって、第１のグランド線１６ａ及び第２のグランド線１６ｂに接続されている（図１参照）。
Further, the
このように、本実施の形態におけるダミーグランドは、複数のストリップライン３０、４０からなり、伝送線路の容量Ｃを増大させている。 As described above, the dummy ground according to the present embodiment includes the plurality of strip lines 30 and 40, and increases the capacitance C of the transmission line.
（２）インダクタンスＬの非減少
一方、このダミーグランドの存在は、伝送線路のインダクタンスＬの値を減少させず維持させる。
(2) Non-decrease in inductance L On the other hand, the presence of this dummy ground maintains the value of inductance L of the transmission line without decreasing it.
つまり、これらダミーグランド（ストリップライン３０群、４０群）は、信号線１４中の信号の流れる方向とは垂直な方向に伸長しているので、信号が流れる方向に電流は流れない。換言すれば、ストリップライン３０、４０の長手方向は、信号の流れる方向（伝播する方向）と垂直である。
In other words, these dummy grounds (strip lines 30 and 40) extend in a direction perpendicular to the signal flow direction in the
したがって、信号線１４中の信号電流と、グランド線中のグランド電流とが近づくことはなく、鎖交磁束は減少していない。その結果、本実施の形態における伝送線路のインダクタンスＬの値は、上で述べたＣＰＷと同程度となる。すなわち、インダクタンスＬの値を小さくしてしまうことがない。
Therefore, the signal current in the
逆に言えば、図１における信号線１４と、グランド線１６との距離を離すことによって、「キャパシタンスＣを減少させずに」インダクタンスＬを大きな値にすることができるのである。つまりダミーグランドによってキャパシタンスＣを大きな値に維持させることができるのである。
In other words, the inductance L can be increased by increasing the distance between the
このように、本実施の形態における伝送線路の形態を採用すれば、伝送線路の容量Ｃを増加させつつ、インダクタンスＬの値を維持することができる。 Thus, if the transmission line form in this embodiment is adopted, the value of inductance L can be maintained while increasing the capacitance C of the transmission line.
以上述べたような本実施の形態の伝送線路の形態を採用するには基本的には３層のメタル層があれば十分であり、ＭＥＭＳ加工や、高誘電率の酸化膜などの追加的なプロセスは必要ない。利用できるメタル層がより多い場合や少ない場合の変形例については後に詳述する。 In order to employ the transmission line configuration of the present embodiment as described above, it is basically sufficient to have three metal layers, and additional processing such as MEMS processing and high dielectric constant oxide film is sufficient. No process is necessary. Modifications when there are more or fewer usable metal layers will be described in detail later.
２．２ 試作及びその測定結果
本願発明者は、このような形態の伝送線路を９０ｎｍＣＭＯＳプロセスを用いて試作した。その平面図が図２に示されている。この図２に示すように、信号線の幅は１２μｍであり、第１のグランド線１６ａと第２のグランド線１６ｂとの間の距離は１００μｍである。また、ダミーグランドを構成する各ストリップライン３０（４０）の幅は約１μｍである。また、各ストリップライン３０（４０）相互の間の距離も１μｍ程度である。
2.2 Trial Manufacture and Measurement Results The inventors of the present application prototyped such a form of transmission line using a 90 nm CMOS process. The plan view is shown in FIG. As shown in FIG. 2, the width of the signal line is 12 μm, and the distance between the
このようにして作成した伝送線路と、同じ９０ｎｍＣＭＯＳプロセスを用いて製作したＭＳＬ、ＣＰＷの線路中を伝播する信号の波長を測定したところ、図３に示すグラフのような結果が得られた。このように、本実施の形態によれば、伝送線路中の波長を、従来の伝送線路に比べて短くすることができる。図３のグラフにおいては、横軸は周波数（ＧＨｚ）であり、縦軸は伝送線路中の波長λ（ｎｍ）である。 When the wavelength of the signal propagating through the transmission line created in this way and the MSL and CPW lines produced using the same 90 nm CMOS process was measured, the result shown in the graph of FIG. 3 was obtained. Thus, according to this Embodiment, the wavelength in a transmission line can be shortened compared with the conventional transmission line. In the graph of FIG. 3, the horizontal axis represents frequency (GHz), and the vertical axis represents wavelength λ (nm) in the transmission line.
例えば、６０ＧＨｚにおいて、各伝送線路中を伝播する信号の波長は、本実施の形態の伝送線路が０．６ｎｍ、ＭＳＬでは２．４６ｎｍであり、ＣＰＷでは１．９６ｎｍであった。このように本実施の形態における伝送線路は、従来の伝送線路に比べてその中を伝播する信号の波長を大幅に短くすることができる。 For example, at 60 GHz, the wavelength of a signal propagating through each transmission line is 0.6 nm for the transmission line of the present embodiment, 2.46 nm for MSL, and 1.96 nm for CPW. Thus, the transmission line in the present embodiment can significantly shorten the wavelength of the signal propagating through the transmission line as compared with the conventional transmission line.
したがって、図２で説明した伝送線路を１／４波長共振器として用いて１／４波長発振器（発振周波数６０ＧＨｚ）を構成すると、図４に示すように、従来の１／３以下の長さで実装することが可能である。図４には、従来の伝送線路を用いて１／４波長発振器を構成した場合と、本実施の形態に係る伝送線路を用いて１／４波長発振器を構成した場合の模式回路図が示されている。このように、従来のマイクロストリップラインを用いた伝送線路では、１／４波長が４９０μｍとなるが、本実施の形態の伝送線路では、１５０μｍとなった（図４参照）。 Therefore, when a 1/4 wavelength oscillator (oscillation frequency 60 GHz) is configured using the transmission line described in FIG. 2 as a 1/4 wavelength resonator, the length is less than 1/3 of the conventional length as shown in FIG. It is possible to implement. FIG. 4 shows a schematic circuit diagram when a quarter wavelength oscillator is configured using a conventional transmission line and when a quarter wavelength oscillator is configured using the transmission line according to the present embodiment. ing. Thus, in the transmission line using the conventional microstrip line, the quarter wavelength is 490 μm, but in the transmission line of the present embodiment, it is 150 μm (see FIG. 4).
なお、本実施の形態で説明した伝送線路中の波長は、本願発明者が調べた限りにおいては、現在報告されている種々の工夫をした伝送線路の中で最も小さいものである。 It should be noted that the wavelength in the transmission line described in the present embodiment is the smallest of the various transmission lines that have been reported at present, as far as the present inventors have examined.
３ Ｑ値の検証
次に、本実施の形態の伝送線路のＱ値について説明する。伝送線路のＲＬＧＣパラメータから、ＱＬ、ＱＣは、それぞれ以下のような式（２）、式（３）で定義される。
3 Verification of Q value Next, the Q value of the transmission line of the present embodiment will be described. From RLGC parameters of the transmission line, Q L, Q C is defined by respective the following equation (2), Equation (3).
また、このＱＬやＱＣと、伝送線路のＱ値との関係が下記式（４）に示されている。
Further, the relationship between the Q L and Q C and the Q value of the transmission line is shown in the following formula (4).
伝送線路のＱ値を向上させ、低損失化するためには、上記（４）式から、ＱＬ及びＱＣを共に高くする必要があることが理解できよう。
To improve the Q value of the transmission line, in order to reduce loss from equation (4), it will be understood that it is necessary to both increase the Q L and Q C.
ＭＳＬにおいては、シリコン基板がグランド面によってシールドされているため、ＱＣは高い値となる。しかし、先に述べたように、インダクタンスＬが低い。また、信号線とグランド線とが近いので、近接効果によって、抵抗Ｒも増加する。結果的にＱＬの値は低く抑えられてしまう。 In MSL, since the silicon substrate is shielded by a ground plane, Q C is a high value. However, as described above, the inductance L is low. Further, since the signal line and the ground line are close to each other, the resistance R increases due to the proximity effect. The value of the result, the Q L is thus kept low.
一方、ＣＰＷにおいては、信号とグランドを離すことによってインダクタンスＬの値が増加するため、ＱＬは高い値にすることができる。しかし、グランド線を信号線から離間させることによって、シリコン基板との容量性結合が生じてしまう。シリコン基板は導電性を有しており、これは誘電正接としてＧを増加させてしまう。したがって、ＣＰＷではＱＣの値は低くなってしまう。 On the other hand, in the CPW, the value of the inductance L increases by separating the signal and the ground, so that Q L can be set to a high value. However, when the ground line is separated from the signal line, capacitive coupling with the silicon substrate occurs. The silicon substrate has conductivity, which increases G as a dielectric loss tangent. Therefore, the value of the CPW in Q C becomes low.
その結果、ＭＳＬもＣＰＷもＱＣとＱＬとを同時に大きな値とすることができず、Ｑ値は低い値に抑えられてしまう。 As a result, MSL also CPW also can not be at the same time a large value and Q C and Q L, Q value would be suppressed to a low value.
これに対して、本実施の形態で提案する伝送線路の形態によれば、信号線とグランド線との間隔（距離）を広くとれるので、ＱＬを大きくすることができる。また、下側のダミーグランドは電界を終端させることができ、シリコン基板を容量性結合からシールドすることができ、Ｇの値は小さくなる。したがって、ＱＣの値を大きくすることができる。 On the other hand, according to the form of the transmission line proposed in the present embodiment, the interval (distance) between the signal line and the ground line can be widened, so that Q L can be increased. In addition, the lower dummy ground can terminate the electric field, shield the silicon substrate from capacitive coupling, and reduce the value of G. Therefore, it is possible to increase the value of Q C.
上記試作した伝送経路のＱ値を、従来のＭＳＬやＣＰＷのＱ値と比較した結果を表すグラフが図５に示されている。このグラフは、横軸が周波数（ＧＨｚ）を表し、縦軸はＱ値を表す。 FIG. 5 shows a graph showing the result of comparing the Q value of the prototype transmission path with the Q value of the conventional MSL and CPW. In this graph, the horizontal axis represents frequency (GHz), and the vertical axis represents Q value.
このグラフから明らかなように、特に高周波においてはＭＳＬ、ＣＰＷより高いＱ値を達成している。６０ＧＨｚにおける本実施の形態に係る伝送線路のＱ値は１０であった。 As is apparent from this graph, Q values higher than those of MSL and CPW are achieved particularly at high frequencies. The Q value of the transmission line according to the present embodiment at 60 GHz was 10.
このように、本実施の形態に係る伝送線路は、従来の伝送線路に比べて高いＱ値を呈し、損失が少ない伝送線路である。 Thus, the transmission line according to the present embodiment is a transmission line that exhibits a higher Q value and less loss than the conventional transmission line.
４． 設計規則への適合性
次に、本実施の形態に係る伝送線路の、一般的な半導体プロセスの設計規則への適合性について検討する。
4). Next, the suitability of the transmission line according to the present embodiment to the design rule of a general semiconductor process will be examined.
微細化された半導体の製造プロセスでは、歩留まりを高めるために、設計段階において種々の規則が課されている。これら設計規則の内、特に、メタルデンシティルールと呼ばれるルールが受動素子に与える影響は大きい。このデンシティルールは、半導体チップにおけるメタルの偏った配置を禁じるルールである。具体的には、このルールは、チップ内において決められた値（ミニマムデンシティ）より低いメタル密度を禁止するルールである。また、このルールは、同様に、マキシマムデンシティも定めている。そして、メタル密度は、このマキシマムデンシティを超えて配置することも許されない。 In a miniaturized semiconductor manufacturing process, various rules are imposed at the design stage in order to increase the yield. Among these design rules, in particular, a rule called a metal density rule has a great influence on passive elements. This density rule is a rule that prohibits uneven arrangement of metal in a semiconductor chip. Specifically, this rule is a rule for prohibiting a metal density lower than a value (minimum density) determined in the chip. This rule also defines the maximum density. The metal density is not allowed to be placed beyond this maximum density.
図６には、ＭＳＬ、ＣＰＷ、本実施例、の各形状で構成した伝送線路の縦方向の断面図が示されている。 FIG. 6 shows a cross-sectional view in the vertical direction of a transmission line constituted by each shape of MSL, CPW, and the present embodiment.
図６（１）には、従来のＭＳＬの断面図が示されている。この図に示すように、従来のＭＳＬは、信号線１４と、グランドプレート１０とから構成されているが、その間の空間が非常に広くなっている。上記デンシティルールによれば、このようなメタルが存在しない広い空間は許されないので、実際には、メタルの小片を、図６（１）の信号線１４とグランドプレート１０との間の空間に適宜配置することになる。しかし、このようなメタルの小片の存在は、伝送線路の特性に影響を与えてしまう恐れが大である。
FIG. 6 (1) shows a cross-sectional view of a conventional MSL. As shown in this figure, the conventional MSL is composed of a
図６（２）には、従来のＣＰＷの断面図が示されている。この図に示すように、従来のＣＰＷは、同じ層に配置された信号線１４とグランド線１６とから構成されているが、その層以外の空間が非常に広くなっている。上記デンシティルールによれば、このようなメタルが存在しない広い空間は許されないので、実際には、メタルの小片を、図６（２）の空いた空間に適宜配置することになる。しかし、上記ＭＳＬと同様に、このようなメタルの小片の存在は、伝送線路の特性に影響を与えてしまう恐れが大である。
FIG. 6 (2) shows a cross-sectional view of a conventional CPW. As shown in this figure, the conventional CPW is composed of a
一方、本実施の形態において提案する形状の伝送線路では、図６（３）に示すように、ダミーグランドを構成するストリップライン５０を複数の層に設けることが可能である。ダミーグランドを構成するこのストリップライン５０は、グランドと同電位であるので、複数のストリップライン５０が縦方向に「多層に」重畳して設けられていても、伝送線路の特性にはほとんど影響を及ぼさない。この結果、メタルの密度を上げることができ、デンシティルールを満たすことが可能である。なおここでは、ストリップライン５０がメタルで構成されていることを前提としている。
On the other hand, in the transmission line proposed in the present embodiment, the
なお、図６（３）においては、ストリップライン５０が５層重畳している例が示されている。ここで、各層にはもちろん複数のストリップライン５０が含まれており、平面的に見れば、図１のように複数のストリップライン５０が集まり、各層毎に短冊状の形態をなしている。図６（３）の上部には、ハッチングが示されている部分（５０の符号が付されている部位）が平面的にはこのような短冊状の形態をなしていることを説明するための概念図が示されている。
In FIG. 6 (3), an example in which five layers of
また、図６（３）に示した例では、ストリップライン５０を信号線１４及びグランド線１６を形成している層以外の層に設け、このストリップライン５０をグランド線１６とビアによって接続している。しかし、このストリップライン５０によって構成されるダミーグランドは、信号線１４及びグランド線１６を形成している層にも挿入することが可能である。そのため、信号線１４とグランド線１６の間隔に拘わらず、ミニマムデンシティを満たすことが可能である。
In the example shown in FIG. 6 (3), the
換言すれば、インダクタンスＬを大きくするために、信号線１４とグランド線１６の間隔を広げた場合は、その間の空間にストリップライン５０から成るダミーグランドを設けることによって、ミニマムデンシティを満たすことができるのである。
In other words, when the interval between the
さらに、ダミーグランドを構成する各ストリップライン５０の幅を狭め（すなわち細くし）、各ストリップライン５０の間の間隔を広げることによって、マキシマムデンシティによる制限をも回避することが可能である。
Furthermore, it is possible to avoid the limitation due to the maximum density by narrowing (that is, narrowing) the width of each
なお、図６（３）に示すように、複数層のストリップライン５０はビア５２によって相互に接続されている。
As shown in FIG. 6 (3), the multiple layers of
５． まとめ
以上述べたように、本実施の形態によれば、ダミーグランドを用いた構造によって伝送線路における波長を短縮することができた。これによって、例えば６０ＧＨｚにおける１／４波長は１５０μｍ程度とすることができ、ミリ波帯の発振器の小型化を図ることが可能である。
5. Summary As described above, according to the present embodiment, the wavelength in the transmission line can be shortened by the structure using the dummy ground. Thereby, for example, the quarter wavelength at 60 GHz can be set to about 150 μm, and the millimeter-wave oscillator can be downsized.
この６０ＧＨｚにおける１／４波長が１５０μｍという値は、現在までに報告されている種々の装置の中では最小のものである。 The value that the quarter wavelength at 60 GHz is 150 μm is the smallest among various devices reported to date.
さらに、６０ＧＨｚにおけるＱ値は約１０であり、ＣＰＷ又はＭＳＬ等の２倍程度の値を示す。 Furthermore, the Q value at 60 GHz is about 10, which is about twice that of CPW or MSL.
また、本願発明者は、実際に最先端のＣＭＯＳプロセスで伝送線路を構成し、本形状が半導体プロセスのデンシティルールに適合することが容易にできることを実証した。 The inventor of the present application has actually demonstrated that it is possible to easily construct the transmission line by a state-of-the-art CMOS process and to conform to the density rule of the semiconductor process.
６． 他の例
（１）上で述べた実施の形態では、請求の範囲における配線層の例として、メタル（層）を示したが、導体であれば他の材質で構成されていても良い。例えばポリシリコンや各種の透明導電膜等でもかまわない。また、メタルの材質もアルミニウムや銅など種々の金属を利用可能である。
6). Other Embodiment (1) In the embodiment described above, the metal (layer) is shown as an example of the wiring layer in the claims, but it may be made of other materials as long as it is a conductor. For example, polysilicon or various transparent conductive films may be used. Various metals such as aluminum and copper can be used as the metal material.
（２）上で述べた実施の形態では、第２のメタル２０ｂの上面と下面にそれぞれ第１のメタル層２０ａ、第３のメタル層２０ｃを設け、それぞれを用いてストリップライン３０、４０を作成し、ダミーグランドとして機能させた。
(2) In the embodiment described above, the
しかし、上面（又は下面）だけにストリップライン３０（又は４０）を設ける構成でも一定の効果が得られることは明らかである。用途によってはそれで十分な場合もあり、また、半導体プロセス、回路設計上の都合から上下の両面にストリップライン３０及び４０を双方設けることが困難な場合も想定される。そのような場合でも、一方の面だけでもストリップライン３０（又は４０）を構成すれば一定の効果が期待できる。 However, it is obvious that a certain effect can be obtained even if the stripline 30 (or 40) is provided only on the upper surface (or lower surface). Depending on the application, this may be sufficient, and it may be difficult to provide both the strip lines 30 and 40 on both the upper and lower sides for convenience of semiconductor process and circuit design. Even in such a case, a certain effect can be expected if the stripline 30 (or 40) is formed on only one surface.
（３）また、上面（又は下面）に設けるストリップライン３０（又は４０）は、複数層にまたがって構成することも好ましい。このように構成すれば、上述したようにメタルのミニマムデンシティを満足させることが容易となる。 (3) Moreover, it is also preferable that the strip line 30 (or 40) provided on the upper surface (or the lower surface) is formed over a plurality of layers. If comprised in this way, it will become easy to satisfy the minimum density of a metal as mentioned above.
（４）また、上述した実施の形態では、第２のメタル層２０ｂにグランド線を２個設けたが、１個だけでも従来に比べて波長を短くする効果が得られる。回路設計の都合上、グランド線１６を多く設けられない場合もあるが、そのような場合でも、グランド線を１本のみ用いた構成によっても、従来に比べれば波長を短縮する効果が得られる。
(4) In the above-described embodiment, two ground lines are provided on the
（５）上述した例では、ＣＭＯＳ−ＩＣの例を示したが、これは半導体チップを構成するための好適な一例に相当する。しかし、本発明は、ＣＭＯＳ−ＩＣに限られず、種々の半導体プロセスを用いた半導体チップに適用することが極めて好ましい。 (5) In the above-described example, an example of a CMOS-IC is shown, but this corresponds to a preferred example for configuring a semiconductor chip. However, the present invention is not limited to the CMOS-IC, and is very preferably applied to a semiconductor chip using various semiconductor processes.
（６）上述した例では、ストリップライン３０（４０）として、幅１μｍ程度を説明したが、その幅や長さは用途に応じて、種々の値がとれることは言うまでもない。 (6) In the above-described example, the strip line 30 (40) has been described with a width of about 1 μm, but it goes without saying that the width and length can take various values depending on the application.
１０ グランドプレート
１２ 絶縁膜
１４ 信号線
１６ グランド線
２０ メタル層
３０ ストリップライン
３２ ビア
４０ ストリップライン
４２ ビア
５０ ストリップライン
５２ ビア
DESCRIPTION OF
Claims (6)
グランド線と、
前記グランド線に接続し、前記信号線と交差する複数のストリップラインと、
を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする伝送線路。 A signal line;
A ground wire,
A plurality of strip lines connected to the ground line and intersecting the signal line;
The transmission line is characterized in that a longitudinal direction of the strip line is orthogonal to a direction in which a signal on the signal line travels.
前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、
前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、
前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする伝送線路。 The transmission line according to claim 1,
The ground line includes a first ground line and a second ground line,
The signal line is located between the first ground line and the second ground line,
The transmission line, wherein the plurality of strip lines are connected to the first ground line and the second ground line.
前記複数のストリップラインは、前記信号線の上方に位置する上側ストリップラインと、前記信号線の下方に位置する下側ストリップラインと、を含むことを特徴とする伝送経路。 In the transmission line according to claim 1 or 2,
The transmission path, wherein the plurality of strip lines include an upper strip line located above the signal line and a lower strip line located below the signal line.
前記第１の配線層に位置する信号線と、
前記第１の配線層に位置するグランド線と、
前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数のストリップラインと、
を含み、前記ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路。 In a transmission line formed on a semiconductor chip including at least a first wiring layer and a second wiring layer,
A signal line located in the first wiring layer;
A ground line located in the first wiring layer;
A plurality of strip lines located in the second wiring layer and connected to the ground line via vias;
A transmission line formed on a semiconductor chip, wherein a longitudinal direction of the strip line is perpendicular to a direction in which a signal on the signal line travels.
前記グランド線は、第１のグランド線と、第２のグランド線と、を含み、
前記信号線は、前記第１のグランド線と前記第２のグランド線との間に位置し、
前記複数のストリップラインは、前記第１のグランド線及び前記第２のグランド線に接続することを特徴とする半導体チップ上に形成された伝送線路。 The transmission line according to claim 4,
The ground line includes a first ground line and a second ground line,
The signal line is located between the first ground line and the second ground line,
The transmission line formed on the semiconductor chip, wherein the plurality of strip lines are connected to the first ground line and the second ground line.
前記第１の配線層に位置する信号線と、
前記第１の配線層に位置するグランド線と、
前記第２の配線層に位置し、前記グランド線にビアを介して接続する複数の上側ストリップラインと、
前記第３の配線層に位置し、前記グランド線にビアを介して接続する複数の下側ストリップラインと、
を含み、前記上側ストリップライン及び前記下側ストリップラインの長手方向は、前記信号線上の信号が進む方向と直交していることを特徴とする半導体チップ上に形成された伝送線路。
Formed on a semiconductor chip including at least a second wiring layer, a third wiring layer, and a first wiring layer located between the second wiring and the like and the third wiring layer. In the transmission line,
A signal line located in the first wiring layer;
A ground line located in the first wiring layer;
A plurality of upper strip lines located in the second wiring layer and connected to the ground line via vias;
A plurality of lower strip lines located in the third wiring layer and connected to the ground line via vias;
A transmission line formed on a semiconductor chip, wherein a longitudinal direction of the upper stripline and the lower stripline is orthogonal to a direction in which a signal on the signal line travels.
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